CN111869110A - 时间交织模数转换器中的斩波开关时间偏斜校准 - Google Patents

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Abstract

一种示例时间偏斜校准电路包括多个第一电路(702)，每个第一电路包括第一累加器(720)和第二累加器(722)。时间偏斜校准电路还包括多个第二电路(704)，每个第二电路包括耦合到第一累加器和第二累加器的输出的第一加法器(724)、以及耦合到第一累加器和第二累加器的输出的第一减法器(726)。时间偏斜校准电路还包括配置为组合第一加法器的输出和第一减法器的输出的判定电路(727)。

Description

时间交织模数转换器中的斩波开关时间偏斜校准
政府合同
根据国防高级研究计划局所授予的第HR0011-16-3-0004号协议，本发明在一定程度上得到了政府支持。政府拥有本发明的某些权利。
技术领域
本公开的示例一般涉及电子电路，具体地，涉及时间交织模数转换器(ADC)中的斩波开关时间偏斜校准。
背景技术
时间交织几乎普遍用于射频(RF)采样模数转换器(ADC)中。时间交织ADC实例化多个ADC通道，同时采样点在通道之间均匀铺开。其主要优势在于，总体ADC采样率比使用单个通道高N倍(其中N是通道的数目)。
时间交织的局限性在于，输出频谱在失配不可避免的情况下受到破坏。可以对偏移、增益和时序失配误差进行校准，以将它们降低到可接受水平。然而，ADC通道中的闪烁噪声会被上转换，并且在偏移杂散附近出现。该闪烁噪声无法被校准，并且在深度缩放的互补金属氧化物半导体(CMOS)设备中是个日益严重的问题。
斩波是一种对电路非理想性进行频率变换的技术，目的是将其对电路性能的影响降至最低。当应用于时间交织ADC时，斩波会在整个频率范围内分散偏移误差或闪烁噪声，从而防止ADC偏移频率附近的频谱的严重破坏。通过添加第二采样开关集合，这种斩波可以被添加到任何ADC架构中，该第二采样开关集合以与原始采样开关集合相反的极性对信号进行采样。通过使用一个开关集合或另一开关集合有选择地获取输入信号并且在适当时将输出信号反相，实现了斩波操作。当不需要斩波时，可以简单地禁用其他开关，并且不会以任何方式对性能产生不利影响。然而，该技术的一个缺点是新添加的开关容易受到采样时间失配的影响，这可能导致转换器本底噪声(noise floor)的严重降低。
发明内容
描述了用于在时间交织模数转换器(ADC)中斩波开关时间偏斜校准的技术。在一个示例中，一种时间偏斜校准电路包括：多个第一电路，每个第一电路包括第一累加器和第二累加器；多个第二电路，每个第二电路包括耦合到第一累加器和第二累加器的输出的第一加法器、耦合到第一累加器和第二累加器的输出的第二加法器、耦合到第一加法器的输出的第三加法器、耦合到第三加法器的输出的第一乘法器、耦合到第二加法器的输出的第二乘法器、耦合到第一乘法器和第二乘法器的输出的第三累加器、以及耦合到第一乘法器和第二乘法器的输出的第四累加器；以及平均电路，其耦合到第一累加器和第二累加器的输出以及第三加法器的输入。
在另一示例中，一种模数转换器(ADC)包括：多个通道，每个通道包括斩波电路；以及时间偏斜校准电路，其耦合到多个通道，包括多个第一电路，每个第一电路包括第一累加器和第二累加器；多个第二电路，每个第二电路包括耦合到第一累加器和第二累加器的输出的第一加法器、耦合到第一累加器和第二累加器的输出的第二加法器、耦合到第一加法器的输出的第三加法器、耦合到第三加法器的输出的第一乘法器、耦合到第二加法器的输出的第二乘法器、耦合到第一乘法器和第二乘法器的输出的第三累加器、以及耦合到第一乘法器和第二乘法器的输出的第四累加器；以及平均电路，其耦合到第一累加器和第二累加器的输出以及第三加法器的输入。
在另一示例中，一种用于时间交织模数转换器(ADC)的时间偏斜校准的方法包括：使应用于ADC的通道中的斩波电路的斩波序列与时间偏斜校准观察窗口同步；中途反转斩波序列的极性进入时间偏斜校准观测窗口；以及在ADC的通道的输出上执行双回路时间偏斜校准。
参考以下具体实施方式，可以理解这些和其他方面。
附图说明
为了可以详细理解上述特征的方式，可以通过参考示例实现方式来获得上文所简要概述的更具体描述，其中一些示例实现方式在附图中进行图示。然而，应当指出，附图仅图示了典型示例实现方式，因此不应被认为是对其范围的限制。
图1是根据示例的描绘了模数系统的框图。
图2是根据示例的描绘了ADC电路系统的框图。
图3是根据示例的描绘了ADC通道的框图。
图4A至图4B是图示了关于施加到斩波开关的伪随机序列的信号的时序图。
图5A图示了示例采样波形。
图5B图示了使用斩波电路的示例采样波形。
图6是根据示例的描绘了具有斩波采样的时间交织ADC的背景校准方法的流程图。
图7A是根据示例的描绘了TSC电路的框图。
图7B是根据示例的更详细地描绘了TSC电路的各部分的框图。
图8是描绘了其中可以采用本文中所描述的技术的可编程集成电路(IC)的框图。
图9是其中可以采用本文中所描述的技术的现场可编程门阵列(FPGA)架构的示意图。
为了便于理解，在可能的情况下，相同的附图标记用于指定图中所共有的相同元件。应当设想，一个示例的元件可以有益地并入其他示例中。
具体实施方式
下文中参考附图，对各种特征进行描述。应当指出，附图可以按比例绘制或可以不按比例绘制，并且在整个附图中，相似结构或功能的元件由相似的附图标记表示。应当指出，附图仅旨在便于对特征的描述。它们无意作为所要求保护的发明的详尽描述或对所要求保护的发明的范围的限制。另外，所图示的示例不必具有所示的所有方面或优点。结合特定示例所描述的方面或优点不必限于该示例，并且即使未如此图示或未明确描述也可以在任何其他示例中实践。
如上文所解释的，许多时间交织模数转换器(ADC)包括某种形式的时间偏斜校准电路，其感测并且校正背景中的时间偏斜误差。存在各种已知算法，但是这种算法不太容易扩展以校准斩波开关的时间偏斜。考虑四通道时间交织ADC。这种ADC中的每个通道依次对输入信号进行采样。在这种ADC中，采样事件的顺序是固定的：通道1始终跟随通道0；通道2始终跟随通道1，等等。每个采样开关均以固定间隔(时钟周期的四倍)使用。对于每个通道，时间偏斜校准算法确定当前通道输出与先前通道输出之间的差值的绝对值，并且将该绝对值累加到累加器中。从每个单独累加器输出中减去所有通道上这些累加器的平均值，然后将所得差值加到具有特定增益的第二累加器中。第二累加器的输出是通道之间的时间偏斜的量度，并且可以在舍入之后应用于校正电路(例如，延迟采样边缘的数字时间转换器(DTC))。该算法利用以下事实：对于第一(或任何其他奇数)奈奎斯特(Nyquist)区域中的信号，连续样本之间的差的绝对值与这些采样点之间的时间成比例。对于第二(或任何其他偶数)奈奎斯特区域中的信号，仅需要反转反馈的符号。
现在，考虑具有斩波采样开关的四通道时间交织ADC。每个通道仍然依次采样信号，但是对于每个通道，现在，两个不同采样开关之间存在(伪)随机选择，其中采样时间略有不同。添加斩波采样开关对校准算法有两个重要影响：1)在四通道时间交织ADC中，要校准的采样次数的数目从4增加到8；以及2)每个开关集合的采样位置不再以固定间隔出现。依据随机数生成器，不会长时间使用一个采样极性，以有利于另一采样极性。这可能会在输入信号与斩波序列之间引入相互作用，从而给需要处置的校准算法增加大量噪声。本文中所描述的示例技术允许在任何输入信号存在的情况下进行可靠的背景校准。
图1是根据示例的描绘了模数系统100的框图。系统100包括一个或多个模拟电路102、模数转换器(ADC)电路系统104、以及一个或多个数字电路106。模拟电路102生成一个或多个模拟信号作为输出(例如，连续时间、连续幅度信号)。ADC电路系统104对模拟信号进行处理，并且生成一个或多个数字信号作为输出(例如，离散时间、离散幅度信号)。数字电路106接收数字信号以供进一步处理。例如，模拟电路102可以是设置在集成电路(IC)上的传感器，诸如温度传感器、电压传感器、电流传感器等。ADC电路系统104和数字电路106可以是被配置为监测传感器所输出的模拟信号并且执行各种动作的监测电路等的一部分。应当理解，ADC电路系统104还有许多其他应用。在示例中，ADC电路系统104包括时间交织ADC，该时间交织ADC包括时间偏斜校准(TSC)电路108。TSC电路108被配置为感测并且校正背景中的时间偏斜误差，如下文所描述的。
图2是根据示例的描绘了ADC电路系统104的框图。在该示例中，ADC电路系统104接收差分模拟信号作为输入。差分模拟信号包括正分量Inp和负分量Inn。ADC电路系统104包括多个ADC通道，例如，ADC通道2021…202N，其中N是大于1的整数。ADC电路系统104还包括增益校准(GC)电路204和TSC电路108。每个ADC通道2021…202N的输入接收差分模拟输入信号的正分量和负分量。ADC通道2021…202N的数字输出耦合到GC电路204的输入。GC电路204的输出耦合到TSC电路108的输入。TSC电路108的输出提供ADC电路系统104的数字输出信号。ADC通道2021…202N包括斩波电路206，该斩波电路206被配置为以伪随机方式交替模拟输入信号的极性，如下文所进一步描述的。ADC电路系统104还包括控制电路208。控制电路208的输出耦合到ADC通道2021…202N和TSC电路108中的每个的控制输入。
在操作中，ADC通道2021…202N各自采样差分模拟输入信号。ADC通道2021…202N从控制电路208接收时钟信号，并且以时间交织方式采样差分模拟信号。例如，每个ADC通道202可以在给定时钟信号的不同相位处采样差分模拟信号。GC电路204被配置为比较每个ADC通道202的均方根(RMS)功率，并且相对于基准调整输出。TSC电路108如下文所进一步描述地操作。
图3是根据示例的描绘了ADC通道202的框图。ADC通道202包括斩波电路206、ADC304、OC电路306、乘法器308、以及伪随机二进制序列(PRBS)电路312。斩波电路206的输入接收差分模拟信号作为输入。斩波电路206的差分输出耦合到ADC 304的差分输入。ADC 304的输出耦合到OC电路306的输入。OC电路306的输出耦合到乘法器308的输入，其提供ADC通道202的输出。PRBS电路312的输出耦合到斩波电路206的输入和乘法器308的输入。
在操作中，斩波电路206采样差分模拟输入信号。斩波电路206基于PRBS电路312所输出的信号来将Inn和Inp交替耦合到ADC304的非反相(+)端子和反相(-)端子。以这种方式，对ADC 304所输出的数字信号进行随机化。此外，斩波电路206防止ADC通道202的采样频率下的模拟输入信号被视为DC。OC电路306移除ADC304的偏移。乘法器308使用从PRBS电路312输出的相同PRBS信号“去斩波”OC电路306的输出。除了使得信号能够在采样频率下存在之外，这种配置还具有减少闪烁噪声影响的能力。如果OC电路306的频率响应足够低，则OC电路306无法跟随闪烁噪声，其最终在整个频谱上加扰，而非出现在通道采样频率的倍数处。
对于时间偏斜校准算法，添加斩波电路206具有两个重要结果。考虑N(通道数目)等于4的情况。如果省略斩波电路206，则采样事件顺序固定。图5A图示了示例采样波形。每个通道202又采样输入信号，如波形上的标记所图示的。如图5A所示，通道1始终跟随通道0；通道2始终跟随通道1；并且通道3始终跟随通道2。每个采样开关在固定间隔为时钟周期(TCLK)的四倍处被使用。考虑其中N等于4并且存在如图3所示的斩波电路206的另一情况。图5B图示了使用斩波电路206的示例采样波形。每个通道202仍然又采样信号，但是现在，对于每个通道，在两个不同开关之间进行伪随机选择，其中采样时间略有不同。如图5B所示，它们被表示为CHx和CHx’。在该示例中，添加斩波电路206使要校准的采样时间的数目从四增加到八。进一步地，采样位置不再以规则间隔出现。依据PRBS电路312，不会长时间使用CHx'，而是使用CHx。这可能会在输入信号与斩波序列之间引入相互作用，从而给校准算法添加大量噪声。
图6是根据示例的描绘了使用斩波采样对时间交织ADC进行背景校准的方法600的流程图。方法600在步骤602开始，其中斩波序列被同步到校准观察窗口。换句话说，如果TSC电路108在每次更新之前观察到N个样本，则斩波序列应当在该窗口中重复整数次(603)。这可以确保时间偏斜校准的每次迭代都以相同斩波顺序进行。序列的旋转(例如，由于校准逻辑中的一些计算循环)不成问题。在序列开始时丢失的任何斩波序列位都出现在窗口的末尾。对于2M循环的TSC观测，可以使用M位线性反馈移位寄存器(LFSR)作为PRBS电路312实现该频率锁定，其中在序列中的某个位置插入单个零。这个附加0将重复周期增加到2M-1循环，并且平衡了0和1的数目，从而确保两种斩波极性均等。在2M循环的每次TSC观察中，修改后的序列重复两次。图4A是图示了斩波序列与输入信号之间的关系的时序图。2M-1样本之后，信号重复。因而，斩波序列与输入信号同步重复。控制电路208可以控制PRBS电路312以实现上文所描述的斩波序列同步。
在步骤604处，斩波序列的极性在TSC观察窗口内中途反转。当存在输入信号与TSC观察窗口的一半相干的可能性时，可以使用这种反转。由于极性交换和信号重复(步骤602)，在窗口的前一半期间由开关CHx采样的输入在后一半期间也由CHx'采样，反之亦然。结果，每个采样开关以规则间隔有效采样信号的一个重复，从而避免了此类信号的非均匀采样点的问题。图4B示出了时序图，该时序图图示了在第一重复与第二重复之间的斩波序列反转。控制电路208可以控制PRBS电路312以实现上文所描述的斩波序列反转。
在步骤606处，TSC电路108在控制电路208的控制下执行双回路时间偏斜校准过程。对于与TSC观察窗口的一半不相干的信号，通过针对每对CHx/CHx'的平均值和差值实施独立回路，可以使对每个开关集合进行的非均匀采样的影响最小。下文对TSC电路108和双回路时间偏斜校准过程进行进一步描述。在一个示例中，在步骤607处，通过TSC电路108对每个通道中的斩波电路的输出信号进行处理，如下文相对于图7A和图7B所进一步描述的。
图7A是根据示例的描绘了TSC电路108的框图。图7B是根据示例的更详细地描绘了TSC电路108的各部分的框图。TSC电路108包括多个第一电路702(例如，第一电路7021…702N)、多个第二电路704(例如，第二电路7041…704N)、以及校正电路706。对于时间交织ADC的每个通道(例如，在本示例中为N)，TSC电路108包括第一电路702和第二电路704。第一电路7021…702N的输入耦合到ADC通道202的输出。第一电路7021…702N的输出耦合到第二电路7041…704N的输入。第二电路7041…704N的输出耦合到校正电路706的输入。TSC电路108还包括平均电路708，其耦合到第二电路7041…704N。控制电路208耦合到第一电路702和第二电路704的控制输入。在操作中，第一电路702在2M个循环(TSC观察窗口)内对来自ADC通道202的数字输入信号进行处理。在2M个循环之后，对第一电路702进行复位。在每个2M循环周期后，第二电路704对第一电路702的输出进行处理。
如图7B所示，第一电路702包括减法器710、延迟电路712、绝对值电路714、乘法器716、解复用器718、累加器720、以及累加器722。对应的第二电路704包括加法器724、减法器726、以及判定电路727。判定电路727包括减法器728、乘法器730、乘法器732、累加器734、累加器736、舍入电路738、以及舍入电路740。
在第一电路702中，减法器710和延迟电路712从ADC通道202接收信号dout。减法器710也耦合到延迟电路712的输出。减法器710的输出耦合到绝对值电路714的输入。绝对值电路714的输出耦合到乘法器716的输入。乘法器716的另一输入接收奈奎斯特区域信号。乘法器716的输出耦合到解复用器718的输入。解复用器718的输出分别耦合到累加器720和722。解复用器718的控制输入被耦合以从PRBS电路312接收斩波信号。
在操作中，减法器710从信号dout中减去延迟电路712的输出。绝对值电路714取减法器710所输出的结果的绝对值。乘法器716将绝对值运算的结果与如由奈奎斯特区域信号确定的1或-1相乘。解复用器依据斩波信号的值将乘法器716的输出耦合到累加器720或累加器722。该操作进行2M个循环。对于每个ADC通道202，来自CHx和CHx'的一定数目的样本在累加器720和累加器722中进行独立累加，其中符号反转取决于输入信号是处于奇数奈奎斯特区域还是偶数奈奎斯特区域。
在第二电路中，加法器724的输入耦合到累加器720的输出和累加器722的输出。减法器726的输入耦合到累加器720的输出和累加器722的输出。加法器724的输出耦合到减法器728的输入。减法器726的输出耦合到乘法器732的输入。用于ADC通道202中的每个ADC通道的第一电路702中的累加器720和722的输出耦合到平均电路708的输入。在第二电路704的每个实例中，平均电路708的输出耦合到减法器728的另一输入。减法器728的输出耦合到乘法器730的输入。乘法器730的另一输入被配置为接收信号μCM。乘法器732的另一输入被配置为接收信号μDIFF。乘法器730的输出耦合到累加器734和累加器736的输入。乘法器732的输出耦合到累加器734和累加器736的输入。累加器734的输出耦合到舍入电路738。累加器736的输出耦合到舍入电路740。舍入电路738和740的输出耦合到校正电路706。
在操作中，在累加器720和722中已经累加了2M个循环之后，分别通过加法器724和减法器726计算两个累加器720和722的和与差。另外，通过平均电路708计算所有通道上的平均累加器输出。和(如由加法器724输出的)与平均值(如由平均电路708输出的)之间的差值乘以值μCM并且加到每个累加器734和736。累加器720和722两者之间的差值乘以μDIFF并且加到累加器734以及从累加器736中减去。可以看出，这种布置实现了对累加器734和累加器736产生相同影响的共模回路以及影响累加器734和736之间差值的差分回路。共模回路从CHx和CHx'两者获取数据，因此不受采样点不确定性的影响。该回路与不带斩波开关的用于校准ADC的回路相同。另一方面，差分回路受采样点不确定性的影响：ADC输入信号与斩波信号之间的随机相互作用会在提取时间偏斜时引入大量噪声。可以通过以较慢回路为代价为μDIFF选择一个很小的值来抑制这种噪声，该回路最初的建立时间较长，并且不太能响应环境改变。上述布置的优点在于，仅需要使累加器734和736之间的差值慢下来以抑制噪声，而共模回路可以很快。
图8是根据示例的描绘了可编程IC 1的框图，其中可以使用本文中所描述的在线ADC电路104。可编程IC 1包括可编程逻辑3、配置逻辑25、以及配置存储器26。可编程IC 1可以耦合到诸如非易失性存储器27、DRAM 28和其他电路29之类的外部电路。可编程逻辑3包括逻辑单元30、支持电路31、以及可编程互连32。逻辑单元30包括可以被配置为实现多个输入的通用逻辑功能的电路。支持电路31包括专用电路，诸如收发器、输入/输出块、数字信号处理器、存储器等。逻辑单元和支持电路31可以使用可编程互连32互连。配置逻辑25把用于对逻辑单元30进行编程、用于设置支持电路31的参数以及用于对可编程互连32进行编程的信息存储在配置存储器26中。配置逻辑25可以从非易失性存储器27或任何其他源(例如，DRAM 28或从其他电路29)获得配置数据。在一些示例中，可编程IC1包括处理系统2。处理系统2可以包括微处理器、存储器、支持电路、IO电路等。
图9图示了可编程IC 1的现场可编程门阵列(FPGA)实现方式，其包括大量不同的可编程区块，这些可编程区块包括收发器37、可配置逻辑块(“CLB”)33、随机存取存储器块(“BRAM”)34、输入/输出块(“IOB”)36、配置和时钟逻辑(“CONFIG/CLOCKS”)42、数字信号处理块(“DSP”)35、专用输入/输出块(“I/O”)41(例如，配置端口和时钟端口)、以及其他可编程逻辑39，诸如数字时钟管理器、模数转换器、系统监测逻辑等。FPGA还可以包括PCIe接口40、模数转换器(ADC)38等，其包括ADC电路系统104。
在一些FPGA中，每个可编程区块可以包括至少一个可编程互连元件(“INT”)43，其具有到相同区块内的可编程逻辑元件的输入端子和输出端子48的连接，如图9的顶部包括的示例所示。每个可编程互连元件43还可以包括到同一区块或其他区块中的相邻可编程互连元件的互连段49的连接。每个可编程互连元件43还可以包括到逻辑块(未示出)之间的通用路由资源的互连段50的连接。通用路由资源可以包括逻辑块(未示出)之间的路由通道，其包括互连段(例如，互连段50)的轨道和用于连接互连段的开关块(未示出)。通用路由资源的互连段(例如，互连段50)可以跨越一个或多个逻辑块。可编程互连元件43与通用路由资源一起实现了用于所示FPGA的可编程互连结构(“可编程互连”)。
在一个示例实现方式中，CLB 33可以包括可以被编程为实现用户逻辑的可配置逻辑元件(“CLE”)44以及单个可编程互连元件(“INT”)43。除了一个或多个可编程互连元件之外，BRAM 34还可以包括BRAM逻辑元件(“BRL”)45。通常，区块中包括的互连元件的数目取决于区块的高度。在所图示的示例中，BRAM区块的高度与五个CLB相同，但是还可以使用其他数目(例如，四个)。除了适当数目的可编程互连元件之外，DSP区块35还可以包括DSP逻辑元件(“DSPL”)46。除了可编程互连元件43的一个实例之外，IOB 36还可以包括例如输入/输出逻辑元件(“IOL”)47的两个实例。本领域技术人员应当清楚，例如连接到I/O逻辑元件47的实际I/O焊盘通常不局限于输入/输出逻辑元件47的区域。
在所图示示例中，靠近管芯中心的水平区域(如图9所示)用于配置逻辑、时钟逻辑和其他控制逻辑。从该水平区域或列延伸的垂直列51用于在FPGA的整个宽度上分配时钟信号和配置信号。
利用图9所图示的架构的一些FPGA包括其他逻辑块，这些逻辑块破坏了构成FPGA很大一部分的规则柱状结构。附加逻辑块可以是可编程块和/或专用逻辑。
应当指出，图9仅旨在图示示例性FPGA架构。例如，一行中逻辑块的数目、行的相对宽度、行的数目和次序、行中包括的逻辑块的类型、逻辑块的相对大小、以及图9顶部处包括的互连实现方式/逻辑实现方式纯粹是示例性的。例如，在实际FPGA中，无论CLB出现在何处，通常都包括一个以上的相邻CLB行，以便于用户逻辑的有效实现，但是相邻CLB行的数目随FPGA的整体大小而发生变化。
可以提供用于在时间交织模数转换器(ADC)中斩波开关时间偏斜校准的技术。在一个示例中，一种时间偏斜校准电路可以包括：多个第一电路，每个第一电路包括第一累加器和第二累加器；多个第二电路，每个第二电路包括：第一加法器，耦合到第一累加器和第二累加器的输出；第一减法器，耦合到第一累加器和第二累加器的输出；以及判定电路，被配置为组合第一加法器的输出和第一减法器的输出。
在一些这样的时间偏斜校准电路中，判定电路可以包括：第二减法器，耦合到第一加法器的输出；第一乘法器，耦合到第二减法器的输出；以及第二乘法器，耦合到第一减法器的输出。
在一些这样的时间偏斜校准电路中，判定电路还可以包括：第三累加器，耦合到第一乘法器和第二乘法器的输出；以及第四累加器，耦合到第一乘法器和第二乘法器的输出。
在一些这样的时间偏斜校准电路中，多个第一电路中的每个第一电路还可以包括：第三减法器；绝对值电路，耦合到第三减法器的输出；第三乘法器，耦合到绝对值电路的输出；以及解复用器，其输入耦合到第三乘法器的输出并且其输出耦合到第一累加器和第二累加器的输入。
一些这样的时间偏斜校准电路还可以包括平均电路，耦合到第一累加器和第二累加器的输出以及第二减法器的输入。
在一些这样的时间偏斜校准电路中，多个第二电路中的每个第二电路可以包括第一舍入电路和第二舍入电路，分别耦合到第三累加器和第四累加器的输出。
一些这样的时间偏斜校准电路还可以包括多个校正电路，分别耦合到多个第二电路的输出。
在另一示例中，可以提供模数转换器(ADC)。这种ADC可以包括：多个通道，每个通道包括斩波电路；以及时间偏斜校准电路，耦合到多个通道，包括：多个第一电路，每个第一电路包括第一累加器和第二累加器；多个第二电路，每个第二电路包括耦合到第一累加器和第二累加器的输出的第一加法器、耦合到第一累加器和第二累加器的输出的第一减法器；以及判定电路，被配置为组合第一加法器的输出和第一减法器的输出。
在一些这样的ADC中，判定电路可以包括：第二减法器，耦合到第一加法器的输出；第一乘法器，耦合到第二减法器的输出；以及第二乘法器，耦合到第一减法器的输出。
在一些这样的ADC中，判定电路还可以包括：第三累加器，耦合到第一乘法器和第二乘法器的输出；以及第四累加器，耦合到第一乘法器和第二乘法器的输出。
在一些这样的ADC中，多个第一电路中的每个第一电路还可以包括：第三减法器；绝对值电路，耦合到第三减法器的输出；第三乘法器，耦合到绝对值电路的输出；以及解复用器，其输入耦合到第三乘法器的输出且其输出耦合到第一累加器和第二累加器的输入。
一些这样的ADC还可以包括平均电路，耦合到第一累加器和第二累加器的输出以及第二减法器的输入。
在一些这样的ADC中，多个第二电路中的每个第二电路可以包括第一舍入电路和第二舍入电路，分别耦合到第三累加器和第四累加器的输出。
一些这样的ADC还可以包括多个校正电路，分别耦合到多个第二电路的输出。
在又一示例中，可以提供一种用于时间交织模数转换器(ADC)的时间偏斜校准方法，包括：使施加到ADC的通道的斩波电路的斩波序列与时间偏斜校准观察窗口同步；中途反转斩波序列的极性进入时间偏斜校准观测窗口；以及在ADC的通道的输出上执行双回路时间偏斜校准。
在一些这样的方法中，使斩波序列同步的步骤包括：在时间偏斜校准观察窗口中重复斩波序列整数次。
在一些这样的方法中，执行双回路时间偏斜校准的步骤包括：通过多个第一电路和多个第二电路处理通道中的每个通道中的斩波电路的输出信号，该多个第一电路中的每个第一电路包括第一累加器和第二累加器，该多个第二电路中的每个第二电路包括耦合到第一累加器和第二累加器的输出的第一加法器、耦合到第一累加器和第二累加器的输出的第一减法器、以及被配置为组合第一加法器的输出和第一减法器的输出的判定电路。
在一些这样的方法中，判定电路包括耦合到第一加法器的输出的第二减法器、耦合到第二减法器的输出的第一乘法器、以及耦合到第一减法器的输出的第二乘法器。
在一些这样的方法中，判定电路还包括耦合到第一乘法器和第二乘法器的输出的第三累加器、以及耦合到第一乘法器和第二乘法器的输出的第四累加器。
在一些这样的方法中，多个第一电路中的每个第一电路还可以包括：第三减法器；绝对值电路，耦合到第三减法器的输出；第三乘法器，耦合到绝对值电路的输出；以及解复用器，其输入耦合到第三乘法器的输出且其输出耦合到第一累加器和第二累加器的输入。
尽管前述内容针对特定示例，但是在不脱离其基本范围的情况下可以设计其他示例，并且其范围由所附权利要求确定。

Claims (15)

1.一种时间偏斜校准电路，包括：
多个第一电路，每个第一电路包括第一累加器和第二累加器；
多个第二电路，每个第二电路包括：
第一加法器，耦合到所述第一累加器和所述第二累加器的输出；
第一减法器，耦合到所述第一累加器和所述第二累加器的所述输出；以及
判定电路，被配置为组合所述第一加法器的输出和所述第一减法器的输出。
2.根据权利要求1所述的时间偏斜校准电路，其中所述判定电路包括：
第二减法器，耦合到所述第一加法器的输出；
第一乘法器，耦合到所述第二减法器的输出；以及
第二乘法器，耦合到所述第一减法器的输出。
3.根据权利要求2所述的时间偏斜校准电路，其中所述判定电路还包括：
第三累加器，耦合到所述第一乘法器和所述第二乘法器的输出；以及
第四累加器，耦合到所述第一乘法器和所述第二乘法器的所述输出。
4.根据权利要求2或3所述的时间偏斜校准电路，其中所述多个第一电路中的每个第一电路还包括：
第三减法器；
绝对值电路，耦合到所述第三减法器的输出；
第三乘法器，耦合到所述绝对值电路的输出；以及
解复用器，所述解复用器的输入耦合到所述第三乘法器的输出，并且所述解复用器的输出耦合到所述第一累加器和所述第二累加器的输入。
5.根据权利要求2至4中任一项所述的时间偏斜校准电路，还包括：
平均电路，耦合到所述第一累加器和所述第二累加器的所述输出以及所述第二减法器的输入。
6.根据权利要求1至5中任一项所述的时间偏斜校准电路，其中所述多个第二电路中的每个第二电路包括：
第一舍入电路和第二舍入电路，分别耦合到所述第三累加器和所述第四累加器的输出。
7.根据权利要求1至6中任一项所述的时间偏斜校准电路，还包括：
多个校正电路，分别耦合到所述多个第二电路的输出。
8.一种模数转换器(ADC)，包括：
多个通道，每个通道包括斩波电路；以及
时间偏斜校准电路，耦合到所述多个通道，包括：
多个第一电路，每个第一电路包括第一累加器和第二累加器；
多个第二电路，每个第二电路包括：
第一加法器，耦合到所述第一累加器和所述第二累加器的输出；
第一减法器，耦合到所述第一累加器和所述第二累加器的所述输出；以及
判定电路，被配置为组合所述第一加法器的输出和所述第一减法器的输出。
9.根据权利要求8所述的ADC，其中所述判定电路包括：
第二减法器，耦合到所述第一加法器的输出；
第一乘法器，耦合到所述第二减法器的输出；以及
第二乘法器，耦合到所述第一减法器的输出。
10.根据权利要求9所述的ADC，其中所述判定电路还包括：
第三累加器，耦合到所述第一乘法器和所述第二乘法器的输出；以及
第四累加器，耦合到所述第一乘法器和所述第二乘法器的所述输出。
11.一种用于时间交织模数转换器(ADC)的时间偏斜校准方法，包括：
使施加到所述ADC的通道的斩波电路的斩波序列与时间偏斜校准观察窗口同步；
中途反转所述斩波序列的极性进入所述时间偏斜校准观测窗口；以及
在所述ADC的所述通道的输出上执行双回路时间偏斜校准。
12.根据权利要求11所述的方法，其中所述使所述斩波序列同步的步骤包括：
在所述时间偏斜校准观察窗口中重复所述斩波序列整数次。
13.根据权利要求11或12所述的方法，其中所述执行所述双回路时间偏斜校准的步骤包括：
通过多个第一电路和多个第二电路对所述通道中的每个通道中的所述斩波电路的输出信号进行处理，所述多个第一电路中的每个第一电路包括第一累加器和第二累加器，所述多个第二电路中的每个第二电路包括耦合到所述第一累加器和所述第二累加器的输出的第一加法器、耦合到所述第一累加器和所述第二累加器的所述输出的第一减法器，以及被配置为组合所述第一加法器的输出和所述第一减法器的输出的判定电路。
14.根据权利要求13所述的方法，其中所述判定电路包括耦合到所述第一加法器的输出的第二减法器、耦合到所述第二减法器的输出的第一乘法器，以及耦合到所述第一减法器的输出的第二乘法器。
15.根据权利要求14所述的方法，其中所述判定电路还包括耦合到所述第一乘法器和所述第二乘法器的输出的第三累加器，以及耦合到所述第一乘法器和所述第二乘法器的所述输出的第四累加器。
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