JP2021515495A - 時間インターリーブされるアナログ−デジタル変換器における、チョッピングスイッチの時間スキュー校正 - Google Patents

Abstract

例示的な時間スキュー校正回路は、複数の第１の回路（７０２）を含み、各第１の回路は、第１の累算器（７２０）と、第２の累算器（７２２）とを含む。時間スキュー校正回路は、複数の第２の回路（７０４）をさらに含み、各第２の回路は、第１の累算器および第２の累算器の出力に結合される第１の加算器（７２４）と、第１の累算器および第２の累算器の出力に結合される第１の減算器（７２６）とを含む。時間スキュー校正回路は、第１の加算器の出力および第１の減算器の出力を組み合わせるように構成されている決定回路（７２７）をさらに含む。

Description

政府契約
本発明は、アメリカ国防高等研究計画局により認可された契約番号ＨＲ００１１−１６−３−０００４の下で部分的に政府支援を伴ってなされた。この発明において、政府は、一定の権利を有する。

技術分野
本開示の例は、一般的に、電子回路に関し、特に、時間インターリーブされるアナログ−デジタル変換器（ＡＤＣ：analog-to-digital converter）における、チョッピングスイッチの時間スキュー校正に関する。

背景
時間インターリーブは、アナログ−デジタル変換回路（ＡＤＣ）をサンプリングする無線周波数（ＲＦ：radio frequency）において、ほぼ例外なく用いられる。時間インターリーブされるＡＤＣは、サンプリング点と並列に数個のＡＤＣチャネルを例示し、当該サンプリング点は、当該チャネルにわたって一様に広げられる。主な利点は、全体のＡＤＣサンプリングレートが、単一のチャネルを用いるときよりもＮ倍高いことである（ここで、Ｎはチャネルの数である）。

時間インターリーブの限界は、不可避な不整合の存在下で、出力スペクトルが損なわれることである。オフセット、利得およびタイミング不整合誤差は、それらを許容可能なレベルまで低減させるために校正され得る。しかしながら、ＡＤＣチャネルにおけるフリッカノイズがアップコンバートされ、オフセットスパーの辺りで現れる。このフリッカノイズは、校正されることができず、深くスケールされる相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide semiconductor）装置において増加している問題である。

チョッピングは、回路性能への影響を最小化する目標を伴う、周波数変換回路の非理想性に対する技法である。時間インターリーブされるＡＤＣに適用されると、チョッピングは、周波数にわたってオフセット誤差またはフリッカノイズを分散でき、ＡＤＣオフセット周波数に近くのスペクトルが深刻に損なわれることを防止する。このチョッピングは、サンプリングスイッチの元々のセットとは反対の極性で信号をサンプリングするサンプリングスイッチの第２のセットを加えることにより、任意のＡＤＣアーキテクチャに加えられ得る。１つまたは他のセットのスイッチを用いて入力信号を選択的に入手することにより、および適当なときに出力信号を反転させることにより、チョッピング動作は達成される。チョッピングが要求されないとき、追加的なスイッチは、単に無効になり得、いかなる方法においても性能に不都合に影響を及ぼさない。しかしながら、この技法の１つの欠点は、新たに加えられるスイッチがサンプリング時間の不整合に左右され、変換器のノイズフロアの深刻な劣化に至り得ることである。

概要
時間インターリーブされるアナログ−デジタル変換器における、チョッピングスイッチの時間スキュー校正のための技法が開示される。ある例において、時間スキュー校正回路は、複数の第１の回路を含み、各第１の回路は、第１の累算器および第２の累算器を含み、時間スキュー校正回路は、さらに、複数の第２の回路を含み、各第２の回路は、第１の累算器および第２の累算器の出力に結合される第１の加算器と、第１の累算器および第２の累算器の出力に結合される第２の加算器と、第１の加算器の出力に結合される第３の加算器と、第３の加算器の出力に結合される第１の乗算器と、第２の加算器の出力に結合される第２の乗算器と、第１および第２の乗算器の出力に結合される第３の累算器と、第１および第２の乗算器の出力に結合される第４の累算器と、第１および第２の累算器の出力、ならびに第３の加算器の入力に結合される平均回路とを含む。

別の実施形態において、アナログ−デジタル変換器（ＡＤＣ）は、各々がチョッピング回路を含む複数のチャネルと、当該複数のチャネルに結合される時間スキュー校正回路とを含み、当該時間スキュー校正回路は、複数の第１の回路を備え、各第１の回路は、第１の累算器および第２の累算器を含み、時間スキュー校正回路は、さらに、複数の第２の回路を備え、各第２の回路は、第１の累算器および第２の累算器の出力に結合される第１の加算器と、第１の累算器および第２の累算器の出力に結合される第２の加算器と、第１の加算器の出力に結合される第３の加算器と、第３の加算器の出力に結合される第１の乗算器と、第２の加算器の出力に結合される第２の乗算器と、第１および第２の乗算器の出力に結合される第３の累算器と、第１および第２の乗算器の出力に結合される第４の累算器と、第１および第２の累算器の出力、ならびに第３の加算器の入力に結合される平均回路とを含む。

別の例において、時間インターリーブされるアナログ−デジタル変換器（ＡＤＣ）のための時間スキュー校正の方法は、時間スキュー校正の観測窓への、ＡＤＣのチャネルにおいてチョッピング回路に適用されるチョッピングシーケンスを同期させことと、時間スキュー校正の観測窓の中の途中でチョッピングシーケンスの極性を反転させることと、ＡＤＣのチャネルの出力に関する、二重ループの時間スキュー校正を実行することとを含む。

これらの態様および他の態様は、以下の詳細な説明を参照して理解され得る。
上述された特徴が詳細に理解され得るような方法で、上記において簡潔に要約された、より特定的な説明が、例示的な実施形態への参照によりなされる。実施形態のいくつかは、添付される図面に例示される。しかしながら、添付される図面は、典型的な例示的な実施形態のみを例示するため、その範囲の限定をするとは考えられないことに注意されたい。

ある例に従う、アナログ−デジタルシステムを示すブロックダイアグラムである。 ある例に従う、ＡＤＣ回路を示すブロックダイアグラムである。 ある例に従う、ＡＤＣチャネルを示すブロックダイアグラムである。 チョッピングスイッチに適用される、疑似乱数のシーケンスについての信号を例示するタイミングダイアグラムである。 チョッピングスイッチに適用される、疑似乱数のシーケンスについての信号を例示するタイミングダイアグラムである。 サンプリングされる例示的な波形を示す図である。 チョッピング回路を用いてサンプリングされる例示的な波形を示す図である。 ある例に従う、チョッピングサンプリングを用いる、時間インターリーブされるＡＤＣのバックグラウンド校正の方法を示すフローダイアグラムである。 ある例に従う、ＴＳＣ回路を示すブロックダイアグラムである。 ある例に従う、より詳細にＴＳＣ回路の一部を示すブロックダイアグラムである。 本明細書で説明される技法が用いられるプログラマブル集積回路（ＩＣ：integrated circuit）を示すブロックダイアグラムである。 本明細書で説明される技法が用いられるフィールドプログラマブルゲートアレイ（ＦＰＧＡ：field programmable gate array）アーキテクチャの模式図である。

理解を容易にするために、図に共通する同一の要素を指し示すために、可能であれば、同一の参照番号が用いられる。ある例の要素が他の例に有益に組み込まれ得ることが意図される。

詳細な説明
図を参照して、以下、種々の特徴が説明される。図は、正寸で描かれているか、または正寸で描かれていないことがあり、同様の構造または機能の要素は、図面全体を通じて同様の参照番号により表されることに注意されるべきである。図は、特徴の説明を容易にすることを意図されているにすぎないことに注意されるべきである。図は、請求される発明の排他的な説明として、または、請求される発明の範囲に関する限定として意図されていない。加えて、示される例は、示される全ての態様または利点を有する必要はない。特定の例と併せて説明される態様または利点は、必ずしもその例に限定されず、そのように例示されていない場合、またはそのように明確に説明されていない場合であっても、任意の他の例において実施され得る。

上述されるように、時間インターリーブされる多くのアナログ−デジタル変換器（ＡＤＣ）は、バックグラウンドにおける時間スキュー誤差を検知して当該誤差に対して誤りを訂正する時間スキュー校正回路のいくつかの形態を含む。種々の知られたアルゴリズムが存在するが、そのようなアルゴリズムは、チョッピングスイッチの時間スキューを校正するために簡単に拡張されることができない。４つのチャネルの、時間インターリーブされるＡＤＣを考えてほしい。そのようなＡＤＣにおける各チャネルは、順番に入力信号をサンプリングする。そのようなＡＤＣにおいて、サンプリングイベントのシーケンスは固定されており、チャネル１は、常にチャネル０に続き、チャネル２は、常にチャネル１に続き、他も同様である。各サンプリングスイッチは、固定された間隔（クロック周期あたり４回）で用いられる。各チャネルに対して、時間スキュー校正アルゴリズムは、現在のチャネルの出力と前のチャネルの出力との差の絶対値を決定し、この絶対値を累算器において累算する。全てのチャネルにわたる、これらの累算器の平均は、個々の累算器の出力の各々から減算され、結果として生じる差は、特定の利得を有する第２の累算器に順番に加えられる。第２の累算器の出力は、チャネル間の時間スキューに対する尺度であり、丸めの後に訂正回路（例えば、サンプリングエッジを遅らせるデジタル−時間変換器（ＤＴＣ：digital-to-time converter））に適用され得る。このアルゴリズムは、第１（または任意の他の奇数）のナイキスト領域における信号に対して、引き続くサンプルの間の差の絶対値が、これらのサンプリング点の間の時間に比例するという事実を活用する。第２（または任意の他の偶数）のナイキスト領域における信号に対して、フィードバックの符号は、反転されることを単に必要とする。

次に、チョッピングサンプリングスイッチを有する、４つのチャネルの時間インターリーブされるＡＤＣを考えてほしい。各チャネルは、順番に信号をなおサンプリングするが、各チャネルに対して、今度は、わずかに異なるサンプリング時間を有する２つの異なるサンプリングスイッチの間の（疑似）乱数の選択がある。チョッピングサンプリングスイッチの追加は、校正アルゴリズムに対して、（１）４つのチャネルの時間インターリーブされるＡＤＣにおいて、校正されるサンプリング時間の数が４から８に２倍になることと、（２）スイッチの各セットのサンプリング位置が、規則的な間隔において、もはや生じないこととの２つの重要な意義を有する。乱数生成器に応じて、あるサンプリング極性は、他のサンプリング極性のために、時間の延ばされる量に対して用いられないことがある。これは、入力信号とチョッピングシーケンスとの間に相互作用をもたらし、遂行される必要がある校正アルゴリズムに重大なノイズを加える。本明細書で説明される例示的な技法は、任意の入力信号の存在下での、信頼性があるバックグラウンド校正を可能にする。

図１は、ある例に従う、アナログ−デジタルシステム１００を示すブロックダイアグラムである。システム１００は、１つまたは複数のアナログ回路１０２と、アナログ−デジタル変換（ＡＤＣ）回路１０４と、１つまたは複数のデジタル回路１０６とを含む。アナログ回路１０２（複数可）は、出力（例えば、連続的な時間、連続的な振幅信号）として、１つまたは複数のアナログ信号を生成する。ＡＤＣ回路１０４は、アナログ信号（複数可）を処理し、出力（例えば、離散的な時間、離散的な振幅信号）として、１つまたは複数のデジタル信号を生成する。デジタル回路１０６（複数可）は、さらに他の処理に対してデジタル信号（複数可）を受信する。例えば、アナログ回路（複数可）１０２は、温度センサ、電圧センサまたは電流センサなどの、集積回路（ＩＣ）上に配備されるセンサであり得る。ＡＤＣ回路１０４およびデジタル回路（複数可）１０６は、当該センサにより出力されるアナログ信号を監視して種々の動作を行うように構成されている、監視回路またはその他同種の回路の一部であり得る。ＡＤＣ回路１０４に対する無数の他のアプリケーションがあることが理解されるべきである。ある例において、ＡＤＣ回路１０４は、時間スキュー校正（ＴＳＣ：time-skew calibration）回路１０８を含む、時間インターリーブされるＡＤＣを備える。以下にさらに説明されるように、ＴＳＣ回路１０８は、バックグラウンドにおける時間スキュー誤差を検知して訂正するように構成されている。

図２は、ある例に従う、ＡＤＣ回路１０４を示すブロックダイアグラムである。ある例において、ＡＤＣ回路１０４は、差動アナログ信号を入力として受信する。差動アナログ信号は、正の構成要素Ｉｎｐと、負の構成要素Ｉｎｎとを含む。ＡＤＣ回路１０４は、複数のＡＤＣチャネル、例えば、ＡＤＣチャネル２０２_１...２０２_Ｎを含み、ここで、Ｎは、１よりも大きい整数である。ＡＤＣ回路１０４は、利得校正（ＧＣ：gain calibration）回路２０４と、ＴＳＣ回路１０８とをさらに含む。各ＡＤＣチャネル２０２_１...２０２_Ｎの入力は、差動アナログ入力信号の正および負の構成要素を受信する。ＡＤＣチャネル２０２_１...２０２_Ｎのデジタル出力は、ＧＣ回路２０４の入力に結合される。ＧＣ回路２０４の出力は、ＴＳＣ回路１０８の入力に結合される。ＴＳＣ回路１０８の出力は、ＡＤＣ回路１０４のデジタル出力信号を与える。以下にさらに説明されるように、ＡＤＣチャネル２０２_１...２０２_Ｎは、疑似的にランダムな方法でアナログ入力信号の極性を互い違いにするように構成されているチョッピング回路２０６を含む。ＡＤＣ回路１０４は、制御回路２０８をさらに含む。制御回路２０８の出力は、ＡＤＣチャネル２０２_１...２０２_Ｎの各々およびＴＳＣ回路１０８の制御入力に結合される。

動作において、ＡＤＣチャネル２０２_１...２０２_Ｎは、各々、差動アナログ入力信号をサンプリングする。ＡＤＣチャネル２０２_１...２０２_Ｎは、制御回路２０８からクロック信号を受信し、時間インターリーブされる仕方で差動アナログ信号をサンプリングする。例えば、各ＡＤＣチャネル２０２は、所与のクロック信号の異なる位相において差動アナログ信号をサンプリングできる。ＧＣ回路２０４は、各ＡＤＣチャネル２０２の平均２乗平方根（ＲＭＳ：root mean squared）電力を比較し、基準に関して出力を調整するように構成されている。ＴＳＣ回路１０８は、以下にさらに説明されるように動作する。

図３は、ある例に従う、ＡＤＣチャネル２０２を示すブロックダイアグラムである。ＡＤＣチャネル２０２は、チョッピング回路２０６と、ＡＤＣ３０４と、ＯＣ回路３０６と、乗算器３０８と、疑似乱数バイナリシーケンス（ＰＲＢＳ：pseudorandom binary sequence）回路３１２とを含む。チョッピング回路２０６の入力は、差動アナログ信号を入力として受信する。チョッピング回路２０６の差動出力は、ＡＤＣ３０４の差動入力に結合される。ＡＤＣ３０４の出力は、ＯＣ回路３０６の入力に結合される。ＯＣ回路３０６の出力は、乗算器３０８の入力に結合されており、乗算器３０８は、ＡＤＣチャネル２０２の出力を与える。ＰＲＢＳ回路３１２の出力は、チョッピング回路２０６の入力と、乗算器３０８の入力とに結合される。

動作において、チョッピング回路２０６は、差動アナログ入力信号をサンプリングする。チョッピング回路２０６は、ＰＲＢＳ回路３１２により出力される信号に基づいて、ＩｎｎおよびＩｎｐを、ＡＤＣ３０４の非反転（＋）および反転（−）端子に結合することを交互に行う。この方法で、ＡＤＣ３０４により出力されるデジタル信号がランダム化される。また、チョッピング回路２０６は、ＡＤＣチャネル２０２のサンプリング周波数におけるアナログ入力信号がＤＣとして見られることを防止する。ＯＣ回路３０６は、ＡＤＣ３０４のオフセットを除去する。乗算器３０８は、ＰＲＢＳ回路３１２から出力される同じＰＲＢＳ信号を用いてＯＣ回路３０６の出力を「逆チョッピング」する。サンプリング周波数における信号の存在を可能にすることに加えて、この構成は、フリッカノイズの影響を低減できる性能も有する。ＯＣ回路３０６の周波数応答が十分に低い場合、ＯＣ回路３０６がフリッカノイズを追うことができず、当該ノイズは、サンプリング周波数の倍数において表れることに代えて、スペクトル全体にわたってスクランブルされることになる。

チョッピング回路２０６の追加は、時間スキュー校正アルゴリズムに対して２つの重要な意義を有する。Ｎ（チャネルの数）が４に等しい場合を考えてほしい。チョッピング回路２０６が省かれる場合、サンプリングイベントのシーケンスは固定される。図５Ａは、サンプリングされる例示的な波形を示す。各チャネル２０２は、波形上の目印により例示されるように、入力信号を順番にサンプリングする。図５Ａに示されるように、チャネル１は、常にチャネル０に続き、チャネル２は、常にチャネル１に続き、チャネル３は、常にチャネル２に続く。各サンプリングスイッチは、クロック周期（Ｔ_ＣＬＫ）あたり４回の固定された間隔で用いられる。図３に示されるように、Ｎが４に等しく、チョッピング回路２０６が存在する別の場合を考えてほしい。図５Ｂは、チョッピング回路２０６を使ってサンプリングされる例示的な波形を示す。各チャネル２０２は、順番に信号をなおサンプリングするが、各チャネルに対して、今度は、わずかに異なるサンプリング時間を有する２つの異なるスイッチの間の疑似乱数的な選択がある。これらは、図５Ｂに示されるように、ＣＨ_ＸおよびＣＨ_Ｘ’として表される。一例において、チョッピング回路２０６の追加は、校正されるサンプリング時間の数を４から８に２倍にする。さらに、サンプリング位置は、規則的な間隔において、もはや生じない。ＰＲＢＳ回路３１２に応じて、ＣＨ_Ｘが代わりに用いられ、ＣＨ_Ｘ’は、時間の延ばされる量に対して用いられないことがある。これは、入力信号とチョッピングシーケンスとの間で相互作用をもたらし、重大なノイズを校正アルゴリズムに加える。

図６は、ある例に従う、チョッピングサンプリングを用いる、時間インターリーブされるＡＤＣのバックグラウンド校正の方法６００を示すフローダイアグラムである。方法６００は、ステップ６０２において始まり、当該ステップにおいて、チョッピングシーケンスは、校正観測窓に同期されている。別に述べられたように、ＴＳＣ回路１０８が各更新の前にＮ個のサンプルを観察する場合、チョッピングシーケンスは、この窓（６０３）において、整数の回数、繰り返されるべきである。これは、時間スキュー校正の各反復が、同一のチョッピングシーケンスに伴って生じることを保証する。シーケンスのローテーションは、（例えば、校正論理回路における、いくらかの算出サイクルのため）論点ではない。シーケンスの開始において失われた任意のチョッピングシーケンスビットは、当該窓の終わりで生じる。２^ＭのサイクルのＴＳＣ観察に対して、この周波数ロックは、当該シーケンスにおいてどこかに単一の０が挿入されたＰＲＢＳ回路３１２としての、Ｍビットの線形フィードバックシフトレジスタ（ＬＦＳＲ：linear feedback shift register）を用いて達成され得る。この追加的な０は、繰り返し期間を２^Ｍ−１のサイクルに増加させて０および１の数のバランスを保たせ、両方のチョッピング極性が同様に確からしいことを保証する。修正されたシーケンスは、２^Ｍのサイクルの各ＴＳＣ観察において２回繰り返される。図４Ａは、チョッピングシーケンスと入力信号との関係を示すタイミングダイアグラムである。当該信号は、２^Ｍ−１のサンプルの後に繰り返される。チョップシーケンスは、それに応じて、入力信号との同期において繰り返される。制御回路２０８は、上述されたチョッピングシーケンスの同期を達成するためにＰＲＢＳ回路３１２を制御できる。

ステップ６０４において、チョッピングシーケンスの極性は、ＴＳＣ観測窓内の途中で反転される。そのような反転は、入力信号がＴＳＣ観測窓の半分と干渉している可能性があるときに用いられ得る。極性の取り替えおよび信号の繰り返しのため（ステップ６０２）、当該窓の第１の半分の間にスイッチＣＨ_Ｘによりサンプリングされる入力も、第２の半分の間にＣＨ_Ｘ’によりサンプリングされ、逆もまた同様である。結果として、各サンプリングスイッチは、規則的な間隔で信号の１つの繰り返しを効率的にサンプリングし、信号のこのクラスに対して非均一的なサンプリング点の問題を回避する。図４Ｂは、第１の繰り返しと第２の繰り返しとの間のチョッピングシーケンスの反転を例示するタイミングダイアグラムを示す。制御回路２０８は、上述された、チョッピングシーケンスの反転を達成するためにＰＲＢＳ回路３１２を制御できる。

ステップ６０６において、二重ループの時間スキュー校正プロセスは、制御回路２０８の制御の下でＴＳＣ回路１０８により実行される。ＴＳＣ観測窓の半分と干渉していない信号に対して、スイッチの各セットの非均一的なサンプリングの効果は、ＣＨ_Ｘ／ＣＨ_Ｘ’の各組の平均および差に対する独立のループを実現することにより最小化され得る。ＴＳＣ回路１０８および二重ループの時間スキュー校正プロセスは、以下にさらに説明される。ある例では、ステップ６０７において、各チャネルにおけるチョッピング回路の出力信号は、図７Ａおよび図７Ｂに関して以下にさらに説明されるように、ＴＳＣ回路１０８を通じて処理される。

図７Ａは、ある例に従う、ＴＳＣ回路１０８を示すブロックダイアグラムである。図７Ｂは、ある例に従う、ＴＳＣ回路１０８の一部をより詳細に示すブロックダイアグラムである。ＴＳＣ回路１０８は、複数の第１の回路７０２（例えば、第１の回路７０２_１...７０２_Ｎ）と、複数の第２の回路７０４（例えば、第２の回路７０４_１...７０４_Ｎ）と、訂正回路７０６とを含む。ＴＳＣ回路１０８は、時間インターリーブされる（この例においてＮ個の）ＡＤＣの各チャネルに対して、第１の回路７０２と第２の回路７０４とを含む。第１の回路７０２_１...７０２_Ｎの入力は、ＡＤＣチャネル２０２の出力に結合される。第１の回路７０２_１...７０２_Ｎの出力は、第２の回路７０４_１...７０４_Ｎの入力に結合される。第２の回路７０４_１...７０４_Ｎの出力は、訂正回路７０６の入力に結合される。ＴＳＣ回路１０８は、第２の回路７０４_１...７０４_Ｎに結合される平均回路７０８をさらに含む。制御回路２０８は、第１の回路７０２および第２の回路７０４の制御入力に結合される。動作において、第１の回路７０２は、２^Ｍサイクル（ＴＳＣ観測窓）に対して、ＡＤＣチャネル２０２からのデジタル入力信号を処理する。２^Ｍサイクルの後、第１の回路７０２はリセットされる。第２の回路７０４は、各２^Ｍサイクルの期間の後、第１の回路７０２の出力を処理する。

図７Ｂに示されるように、第１の回路７０２は、減算器７１０と、遅延回路７１２と、絶対値回路７１４と、乗算器７１６と、デマルチプレクサ７１８と、累算器７２０と、累算器７２２とを含む。対応する第２の回路７０４は、加算器７２４と、減算器７２６と、決定回路７２７とを含む。決定回路７２７は、減算器７２８と、乗算器７３０と、乗算器７３２と、累算器７３４と、累算器７３６と、丸め回路７３８と、丸め回路７４０とを含む。

第１の回路７０２において、減算器７１０および遅延回路７１２は、ＡＤＣチャネル２０２からデジタル出力の信号を受信する。減算器７１０は、遅延回路７１２の出力にも結合される。減算器７１０の出力は、絶対値回路７１４の入力に結合される。絶対値回路７１４の出力は、乗算器７１６の入力に結合される。乗算器７１６の別の入力は、ナイキスト領域の信号を受信する。乗算器７１６の出力は、デマルチプレクサ７１８の入力に結合される。デマルチプレクサ７１８の出力は、それぞれ、累算器７２０および７２２に結合される。デマルチプレクサ７１８の制御入力は、ＰＲＢＳ回路３１２からのチョッピング信号を受信するために結合される。

動作において、減算器７１０は、デジタル出力の信号から遅延回路７１２の出力を減算する。絶対値回路７１４は、減算器７１０による結果の出力の絶対値を取る。乗算器７１６は、ナイキスト領域の信号により決定される１または−１を、絶対値動作の結果に乗算する。デマルチプレクサは、チョッピング信号の値に応じて、累算器７２０または累算器７２２のいずれかに乗算器７１６の出力を結合する。この動作プロセスは、２^Ｍサイクルにわたって進む。各ＡＤＣチャネル２０２に対して、ＣＨ_ＸおよびＣＨ_Ｘ’からのサンプルの一定の数は、累算器７２０および累算器７２２に独立に累積され、符号の反転は、奇または偶のいずれのナイキスト領域に入力信号があるかに依存する。

第２の回路において、加算器７２４の入力は、累算器７２０の出力と累算器７２２の出力とに結合される。減算器７２６の入力は、累算器７２０の出力と累算器７２２の出力とに結合される。加算器７２４の出力は、減算器７２８の入力に結合される。減算器７２６の出力は、乗算器７３２の入力に結合される。ＡＤＣチャネル２０２の各々に対する、第１の回路７０２における累算器７２０および７２２の出力は、平均回路７０８の入力に結合される。平均回路７０８の出力は、第２の回路７０４の各インスタンスにおける減算器７２８の別の入力に結合される。減算器７２８の出力は、乗算器７３０の入力に結合される。乗算器７３０の別の入力は、信号μ_ＣＭを受信するように構成されている。乗算器７３２の別の入力は、信号μ_ＤＩＦＦを受信するように構成されている。乗算器７３０の出力は、累算器７３４と累算器７３６との入力とに結合される。乗算器７３２の出力は、累算器７３４と累算器７３６との入力に結合される。累算器７３４の出力は、丸め回路７３８に結合される。累算器７３６の出力は、丸め回路７４０に結合される。丸め回路７３８および７４０の出力は、訂正回路７０６に結合される。

動作では、累算器７２０および７２２において２^Ｍサイクルが累積された後、２つの累算器７２０および７２２の和ならびに差は、それぞれ、加算器７２４と減算器７２６とにより算出される。加えて、全てのチャネルにわたって平均の、累算器の出力は、平均回路７０８により算出される。（加算器７２４により出力される）和と（平均回路７０８により出力される）平均との差は、値μ_ＣＭにより乗算され、各累算器７３４および７３６に加えられる。累算器７２０および７２２の両方の差は、値μ_ＤＩＦＦにより乗算され、累算器７３４に加えられ、累算器７３６から減算される。この配列は、累算器７３４および７３６の差に影響を与える差動ループと同様に、累算器７３４と累算器７３６とに同一に影響を与えるコモンモードループを実現することが理解され得る。コモンモードループは、ＣＨ_ＸおよびＣＨ_Ｘ’の両方からデータを取り、それゆえ、サンプリング点の不確実さにより影響を受けない。このループは、チョッピングスイッチ無しでＡＤＣを校正するために用いられるループと同一である。他方、差動ループは、サンプリング点の不確実さにより影響を受ける。ＡＤＣ入力信号とチョッピング信号との間のランダムな相互作用は、時間スキューの抽出における大量のノイズをもたらし得る。このノイズは、より遅いループを犠牲にして、μ_ＤＩＦＦに対して非常に小さい値を選ぶことにより抑制されることができ、当該ノイズは、最初に落ち着くためにより長い時間がかかり、より環境の変化に応答できない。上述された配列の利点は、コモンモードループが速くなり得る一方で、累算器７３４および７３６の差のみが、ノイズの抑制のためにスローダウンされる必要があることである。

図８は、本明細書で説明されるインラインのＡＤＣ回路１０４が用いられ得る例に従う、プログラマブルＩＣ１を示すブロックダイアグラムである。プログラマブルＩＣ１は、プログラマブル論理回路３と、構成論理回路２５と、構成メモリ２６とを含む。プログラマブルＩＣ１は、不揮発性メモリ２７、ＤＲＡＭ２８および他の回路２９などの外部の回路に結合され得る。プログラマブル論理回路３は、論理セル３０と、補助回路３１と、プログラマブル相互接続３２とを含む。論理セル３０は、一般的な論理回路の、複数の入力の機能を実現するために構成され得る回路を含む。補助回路３１は、送受信器、入力／出力ブロック、デジタル信号プロセッサおよびメモリなどの特定の目的用の回路を含む。論理セルおよび補助回路３１は、プログラマブル相互接続３２を用いて相互接続され得る。論理セル３０をプログラムするための情報と、補助回路３１のパラメータを設定するための情報と、プログラマブル相互接続３２をプログラムするための情報とは、構成論理回路２５により構成メモリ２６に格納される。構成論理回路２５は、不揮発性メモリ２７または任意の他のソース（例えば、ＤＲＡＭ２８もしくは他の回路２９）から構成データを取得できる。いくつかの例において、プログラマブルＩＣ１は、処理システム２を含む。処理システム２は、マイクロプロセッサ（複数可）、メモリ、補助回路および入出力回路などを含み得る。

図９は、送受信器３７と、構成論理ブロック（「ＣＬＢ」：configurable logic blocks）３３と、ランダムアクセスメモリブロック（「ＢＲＡＭ」：random access memory blocks）３４と、入力／出力ブロック（「ＩＯＢ」：input/output blocks）３６と、構成およびクロッキング論理回路（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」：configuration and clocking logic）４２と、デジタル信号処理ブロック（「ＤＳＰ」：digital signal processing blocks）３５と、専用の入力／出力ブロック（Ｉ／Ｏ：input/output blocks）４１（例えば、構成ポートおよびクロックポート）と、デジタルクロックマネージャ、アナログ―デジタル変換器およびシステム監視回路などの他のプログラマブル論理回路３９とを含む、多数の異なるプログラマブルタイルを含むプログラマブルＩＣ１のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の実施形態を例示する。ＦＰＧＡは、ＰＣＩｅインターフェース４０と、アナログ―デジタル変換器（ＡＤＣ）３８と、ＡＤＣ回路１０４を含むその他同種のものとをも含み得る。

いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、図９の上部に含まれる例により示されるように、同じタイル内のプログラマブル論理素子の入力および出力端末４８への接続を有する少なくとも一つのプログラマブル相互接続素子（ＩＮＴ：interconnect element）４３を含み得る。各プログラマブル相互接続素子４３は、同じタイルまたは他のタイル（複数可）における、隣接するプログラマブル相互接続素子（複数可）の相互接続セグメント４９への接続をも含み得る。各プログラマブル相互接続素子４３は、論理ブロック（図示しない）の間の一般的なルーティングリソースの相互接続セグメント５０への接続をも含み得る。一般的なルーティングリソースは、相互接続セグメント（例えば、相互接続セグメント５０）と相互接続セグメントを接続するためのスイッチブロック（図示しない）とのトラックを備える論理ブロック（図示しない）の間のルーティングチャネルを含み得る。一般的なルーティングリソース（例えば、相互接続セグメント５０）の相互接続セグメントは、１つまたは複数の論理ブロックをつなぐことができる。プログラマブル相互接続素子４３は、一般的なルーティングリソースとともに、例示されるＦＰＧＡに対してプログラマブル相互接続構造（「プログラマブル相互接続」）を実現する。

例示的な実施形態において、ＣＬＢ３３は、単一のプログラマブル相互接続素子（ＩＮＴ）４３に加えてユーザー論理回路を実現するためにプログラムされ得る構成可能な論理素子（「ＣＬＥ」：configurable logic element）４４を含み得る。ＢＲＡＭ３４は、１つまたは複数のプログラマブル相互接続素子に加えて、ＢＲＡＭ論理素子（「ＢＲＬ」：BRAM logic element）４５を含み得る。典型的に、タイルに含まれる相互接続素子の数は、タイルの高さに依存する。描かれた例において、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（例えば、４）も用いられ得る。ＤＳＰタイル３５は、プログラマブル相互接続素子の適切な数に加えて、ＤＳＰ論理素子（ＤＳＰＬ：DSP logic element）４６を含み得る。ＩＯＢ３６は、例えば、プログラマブル相互接続素子４３の１つのインスタンスに加えて、入力／出力論理素子（ＩＯＬ：input/output logic element）４７の２つのインスタンスを含み得る。当業者に明らかであるように、例えば、Ｉ／Ｏ論理素子４７に接続される実際のＩ／Ｏパッドは、典型的に、入力／出力論理素子４７の領域にとどまらない。

描かれた例において、（図９に示される）ダイの中心の近くの平面の領域は、構成、クロックおよび他の制御論理回路のために用いられる。この平面の領域または列から延びる縦の列５１は、ＦＰＧＡの幅にわたってクロックおよび構成信号を分配するために用いられる。

図９に例示されるアーキテクチャを利用する、いくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列状の構造を分裂させる追加的な論理ブロックを含む。追加的な論理ブロックは、プログラマブルブロック、および／または特定の目的用の論理回路であり得る。

図９は、例示的なＦＰＧＡアーキテクチャのみを例示することを意図されていることに注意されたい。例えば、行における論理ブロックの数、相対的な行の幅、行の数および順序、行に含まれる論理ブロックのタイプ、相対的な論理ブロックのサイズ、図９の上部に含まれる、相互接続／論理回路の実施形態は、純粋に例示的である。例えば、実際のＦＰＧＡにおいて、ＣＬＢの１つより多い隣接する行は、どこにＣＬＢが現れようとも典型的に含まれ、ユーザー論理回路の効率的な実施形態を容易にするが、隣接するＣＬＢの行の数は、ＦＰＧＡの全体のサイズとともに変わる。

時間インターリーブされるアナログ−デジタル変換回路（ＡＤＣ）における、チョッピングスイッチの時間スキュー校正のための技法が提供され得る。ある例において、時間スキュー校正回路は、複数の第１の回路を含むことができ、各第１の回路は、第１の累算器と第２の累算器とを含み、時間スキュー校正回路は、さらに、複数の第２の回路を含むことができ、各第２の回路は、第１の累算器および第２の累算器の出力に結合される第１の加算器と、第１の累算器および第２の累算器の出力に結合される第１の減算器と、第１の加算器の出力および第１の減算器の出力を組み合わせるように構成されている決定回路とを含む。

いくつかのそのような時間スキュー校正回路において、決定回路は、第１の加算器の出力に結合される第２の減算器と、第２の減算器の出力に結合される第１の乗算器と、第１の減算器の出力に結合される第２の乗算器とを含み得る。

いくつかのそのような時間スキュー校正回路において、決定回路は、第１および第２の乗算器の出力に結合される第３の累算器と、第１および第２の乗算器の出力に結合される第４の累算器とをさらに含み得る。

いくつかのそのような時間スキュー校正回路において、複数の第１の回路の各々は、第３の減算器と、第３の減算器の出力に結合される絶対値回路と、絶対値回路の出力に結合される第３の乗算器と、第３の乗算器の出力に結合される入力、ならびに第１および第２の累算器の入力に結合される出力を有するデマルチプレクサとをさらに含み得る。

いくつかのそのような時間スキュー校正回路において、第１および第２の累算器の出力と、第２の減算器の入力とに結合される平均回路をさらに含み得る。

いくつかのそのような時間スキュー校正回路において、複数の第２の回路の各々は、第３および第４の累算器の出力にそれぞれ結合される、第１および第２の丸め回路を含み得る。

いくつかのそのような時間スキュー校正回路は、複数の第２の回路の出力にそれぞれ結合される複数の訂正回路をさらに含み得る。

別の例において、アナログ−デジタル変換器（ＡＤＣ）が提供され得る。そのようなＡＤＣは、各々がチョッピング回路を含む複数のチャネルを含むことができ、アナログ−デジタル変換器は、さらに、当該複数のチャネルに結合される時間スキュー校正回路を含むことができ、時間スキュー校正回路は、複数の第１の回路を含み、各第１の回路は、第１の累算器および第２の累算器を含み、時間スキュー校正回路は、さらに、複数の第２の回路を含み、各第２の回路は、第１の累算器および第２の累算器の出力に結合される第１の加算器と、第１の累算器および第２の累算器の出力に結合される第１の減算器と、第１の加算器の出力および第１の減算器の出力を組み合わせるように構成されている決定回路とを備える。

いくつかのそのようなＡＤＣにおいて、決定回路は、第１の加算器の出力に結合される第２の減算器と、第２の減算器の出力に結合される第１の乗算器と、第１の減算器の出力に結合される第２の乗算器とを含み得る。

いくつかのそのようなＡＤＣにおいて、決定回路は、第１および第２の乗算器の出力に結合される第３の累算器と、第１および第２の乗算器の出力に結合される第４の累算器とをさらに含み得る。

いくつかのそのようなＡＤＣにおいて、複数の第１の回路の各々は、第３の減算器と、第３の減算器の出力に結合される絶対値回路と、絶対値回路の出力に結合される第３の乗算器と、第３の乗算器の出力に結合される入力、ならびに第１および第２の累算器の入力に結合される出力を有するデマルチプレクサとをさらに含み得る。

いくつかのそのようなＡＤＣは、第１および第２の累算器の出力と、第２の減算器の入力とに結合される平均回路をさらに含み得る。

いくつかのそのようなＡＤＣにおいて、複数の第２の回路の各々は、第３および第４の累算器の出力にそれぞれ結合される、第１および第２の丸め回路を含み得る。

いくつかのそのようなＡＤＣは、複数の第２の回路の出力にそれぞれ結合される複数の訂正回路をさらに含み得る。

さらに別の例において、時間インターリーブされるアナログ−デジタル変換器（ＡＤＣ）のための時間スキュー校正の方法が提供され得る。そのような方法は、時間スキュー校正観測窓への、ＡＤＣのチャネルにおけるチョッピング回路に適用されるチョッピングシーケンスを同期させることと、時間スキュー校正観測窓の中の途中でチョッピングシーケンスの極性を反転させることと、ＡＤＣのチャネルの出力に関する、２重ループの時間スキュー校正を実行することととを含み得る。

いくつかのそのような方法において、チョッピングシーケンスを同期させるステップは、時間スキュー校正観測窓において、整数回数、チョッピングシーケンスを繰り返すことを含み得る。

いくつかのそのような方法において、２重ループの時間スキュー校正を実行するステップは、複数の第１の回路および複数の第２の回路を通じて、チャネルの各々におけるチョッピング回路の出力信号を処理することを含むことができ、複数の第１の回路の各々は、第１の累算器と第２の累算器とを含み、複数の第２の回路の各々は、第１の累算器および第２の累算器の出力に結合される第１の加算器と、第１の累算器および第２の累算器の出力に結合される第１の減算器と、第１の加算器の出力および第１の減算器の出力を組み合わせるように構成されている決定回路とを含む。

いくつかのそのような方法において、決定回路は、第１の加算器の出力に結合される第２の減算器と、第２の減算器の出力に結合される第１の乗算器と、第１の減算器の出力に結合される第２の乗算器とを含み得る。

いくつかのそのような方法において、決定回路は、第１および第２の乗算器の出力に結合される第３の累算器と、第１および第２の乗算器の出力に結合される第４の累算器とをさらに含み得る。

いくつかのそのような方法において、複数の第１の回路の各々は、第３の減算器と、第３の減算器の出力に結合される絶対値回路と、絶対値回路の出力に結合される第３の乗算器と、第３の乗算器の出力に結合される入力、ならびに第１および第２の累算器の入力に結合される出力を有するデマルチプレクサとをさらに含み得る。

前述の記載が特定の例に向けられている一方で、他の例、およびさらに他の例が、その基本的な範囲から逸脱することなく考え出されることができ、その範囲は、以下の特許請求の範囲により決定される。

Claims (15)

1. 時間スキュー校正回路であって、前記時間スキュー校正回路は、
   複数の第１の回路を備え、各前記第１の回路は、第１の累算器および第２の累算器を含み、
   前記時間スキュー校正回路は、さらに、
   複数の第２の回路を備え、各前記第２の回路は、
   前記第１の累算器および前記第２の累算器の出力に結合される第１の加算器と、
   前記第１の累算器および前記第２の累算器の前記出力に結合される第１の減算器と、
   前記第１の加算器の出力および前記第１の減算器の出力を組み合わせるように構成されている決定回路とを含む、時間スキュー校正回路。
2. 前記決定回路は、
   前記第１の加算器の出力に結合される第２の減算器と、
   前記第２の減算器の出力に結合される第１の乗算器と、
   前記第１の減算器の出力に結合される第２の乗算器とを備える、請求項１に記載の時間スキュー校正回路。
3. 前記決定回路は、
   前記第１および第２の乗算器の出力に結合される第３の累算器と、
   前記第１および第２の乗算器の前記出力に結合される第４の累算器とをさらに備える、請求項２に記載の時間スキュー校正回路。
4. 前記複数の第１の回路の各々は、
   第３の減算器と、
   前記第３の減算器の出力に結合される絶対値回路と、
   前記絶対値回路の出力に結合される第３の乗算器と、
   前記第３の乗算器の出力に結合される入力、ならびに前記第１および第２の累算器の入力に結合される出力を有するデマルチプレクサとをさらに含む、請求項２または３に記載の時間スキュー校正回路。
5. 前記第１および第２の累算器の前記出力と、前記第２の減算器の入力とに結合される平均回路をさらに備える、請求項２〜４のいずれか１項に記載の時間スキュー校正回路。
6. 前記複数の第２の回路の各々は、
   前記第３および第４の累算器の出力にそれぞれ結合される、第１および第２の丸め回路を備える、請求項１〜５のいずれか１項に記載の時間スキュー校正回路。
7. 前記複数の第２の回路の出力にそれぞれ結合される複数の訂正回路をさらに備える、請求項１〜６のいずれか１項に記載の時間スキュー校正回路。
8. アナログ−デジタル変換器（ＡＤＣ：An analog-to-digital converter）であって、前記アナログ−デジタル変換器は、
   各々がチョッピング回路を含む複数のチャネルと、
   前記複数のチャネルに結合される時間スキュー校正回路とを備え、
   前記時間スキュー校正回路は、
   複数の第１の回路を備え、各前記第１の回路は、第１の累算器と第２の累算器とを含み、
   前記時間スキュー校正回路は、さらに、
   複数の第２の回路を備え、各前記第２の回路は、
   前記第１の累算器および前記第２の累算器の出力に結合される第１の加算器と、
   前記第１の累算器および前記第２の累算器の前記出力に結合される第１の減算器と、
   前記第１の加算器の出力および前記第１の減算器の出力を組み合わせるように構成されている決定回路とを含む、時間スキュー校正回路。
9. 前記決定回路は、
   前記第１の加算器の出力に結合される第２の減算器と、
   前記第２の減算器の出力に結合される第１の乗算器と、
   前記第１の減算器の出力に結合される第２の乗算器とを備える、請求項８に記載のアナログ−デジタル変換器。
10. 前記決定回路は、
    前記第１および第２の乗算器の出力に結合される第３の累算器と、
    前記第１および第２の乗算器の前記出力に結合される第４の累算器とをさらに備える、請求項９に記載のアナログ−デジタル変換器。
11. 時間インターリーブされるアナログ−デジタル変換器（ＡＤＣ）のための時間スキュー校正の方法であって、前記方法は、
    時間スキュー校正観測窓への、前記アナログ−デジタル変換器のチャネルにおけるチョッピング回路に適用されるチョッピングシーケンスを同期させることと、
    前記時間スキュー校正観測窓の中の途中で前記チョッピングシーケンスの極性を反転させることと、
    前記アナログ−デジタル変換器の前記チャネルの出力に関する、二重ループの時間スキュー校正を実行することとを含む、方法。
12. 前記チョッピングシーケンスを同期させることは、前記時間スキュー校正観測窓において、整数回数、前記チョッピングシーケンスを繰り返すことを含む、請求項１１に記載の方法。
13. 前記二重ループの時間スキュー校正を実行することは、複数の第１の回路および複数の第２の回路を通じて、前記チャネルの各々における前記チョッピング回路の出力信号を処理することを含み、前記複数の第１の回路の各々は、第１の累算器および第２の累算器を含み、前記複数の第２の回路の各々は、前記第１の累算器および前記第２の累算器の出力に結合される第１の加算器と、前記第１の累算器および前記第２の累算器の前記出力に結合される第１の減算器と、前記第１の加算器の出力および前記第１の減算器の出力を組み合わせるように構成されている決定回路とを含む、請求項１１または１２に記載の方法。
14. 前記決定回路は、前記第１の加算器の出力に結合される第２の減算器と、前記第２の減算器の出力に結合される第１の乗算器と、前記第１の減算器の出力に結合される第２の乗算器とを備える、請求項１３に記載の方法。
15. 前記決定回路は、前記第１および第２の乗算器の出力に結合される第３の累算器と、前記第１および第２の乗算器の前記出力に結合される第４の累算器とをさらに備える、請求項１４に記載の方法。

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