KR20130046777A - 고속 듀티 사이클 보정 회로 - Google Patents

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Abstract

칩 외부로의 입출력단 또는, 칩 내부의 지연 고정 루프 회로(Delay Locked Loop; DLL), 위상 고정 루프 회로(Phase Locked Loop; PLL)의 입출력단에 적용되어 신호의 듀티 비를 보정하는 듀티 사이클 보정 회로가 개시되어 있다. 고속 듀티 사이클 보정 회로는 듀티 제어 신호에 따라 입력 클럭 신호의 듀티 비를 변경시키기 위한 듀티 사이클 보정기; 상기 입력 클럭 신호 및 상기 듀티 사이클 보정기로부터의 출력 클럭 신호를 기초로, 상기 출력 클럭 신호의 듀티 비를 검출하기 위한 듀티 사이클 검출기; 및 상기 듀티 사이클 검출기에 의해 검출된 듀티 비 검출 신호에 따라 알고리즘을 수행하여 상기 듀티 제어 신호를 발생시키기 위한 알고리즘 기반의 디지털 컨트롤러를 포함한다.

Description

고속 듀티 사이클 보정 회로{High-Speed Duty Cycle Correction Circuit}
본 발명은 고속 듀티 사이클 보정 회로에 관한 것으로 특히, 칩 외부로의 입출력단 또는, 칩 내부의 지연 고정 루프 회로(Delay Locked Loop; DLL), 위상 고정 루프 회로(Phase Locked Loop; PLL)의 입출력단에 적용되어 신호의 듀티 비를 보정하는 듀티 사이클 보정 회로에 관한 것이다.
DRAM(Dynamic Random Access Memory) 기본 셀의 면적을 줄이기 위해 DRAM 공정은 4Xnm, 3Xnm 등 지속적으로 커패시터(Capacitor) 셀의 크기를 줄이기 위한 연구가 진행되고 있다. 기본 셀이 DRAM 면적을 차지하는데 주요한 역할을 하지만, DRAM 공정 기술 개발의 한계로 DRAM 내부 회로에서도 면적을 줄이도록 요구되고 있다. 게다가 모바일 기기의 보급에 따라 메모리는 고속화 및 저 전력화를 위해, 저 전력을 위한 파워다운 모드에서 정상 동작 모드로 빠르게 전환하는 회로를 필요로 한다. 특히, 파워 소비에 큰 영향을 주는 클럭 생성기, 예를 들어 지연 고정 루프 회로, 위상 고정 루프 회로 등의 클럭 발생기에서 듀티 사이클 보정 회로 등은 빠른 전환이 가능하면서 작은 면적을 갖도록 요구되고 있다.
반도체 메모리 출력 데이터의 유효 데이터 영역을 최대로 보장하기 위해서는 반도체 메모리에 사용되는 내부 클럭의 듀티가 대칭적으로 50:50으로 보장되어야 한다. 그러나 입, 출력 클럭은 비대칭적일 수 있어, 이를 보정해 주는 듀티 사이클 보정 회로가 필요하다.
듀티 사이클 검출기와 컨트롤러에서 사용하는 두 가지 방식 중 아날로그 방식은 듀티 에러를 보상하는 시간이 오래 걸리는 단점을 가진다. 이는 파워다운 모드에서 정상 동작 모드로의 빠른 전환이 필요한 현재 메모리를 포함하는 시스템에 적합하지 않다. 디지털 제어 방식은 시간/디지털 변환기에서 사용하는 지연 셀의 비선형 특성에 따라 듀티 비 에러가 발생할 수 있고, 시간/디지털 변환기로 인해 면적이 증가하여 생산 원가를 높이는 단점을 갖는다.
이에 본 발명은 상술한 사정을 감안하여 창출된 것으로서, 본 발명의 목적은 파워다운 모드에서 정상 동작 모드로의 빠른 전환이 가능하고, 면적과 선형 특성을 보다 향상시킬 수 있는 고속 듀티 사이클 보정 회로를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 고속 듀티 사이클 보정 회로는 듀티 제어 신호에 따라 입력 클럭 신호의 듀티 비를 변경시키기 위한 듀티 사이클 보정기; 상기 입력 클럭 신호 및 상기 듀티 사이클 보정기로부터의 출력 클럭 신호를 기초로, 상기 출력 클럭 신호의 듀티 비를 검출하기 위한 듀티 사이클 검출기; 및 상기 듀티 사이클 검출기에 의해 검출된 듀티 비 검출 신호에 따라 알고리즘을 수행하여 상기 듀티 제어 신호를 발생시키기 위한 알고리즘 기반의 디지털 컨트롤러를 포함한다.
실시 예에 따라서는, 상기 알고리즘 기반의 디지털 컨트롤러는 상기 듀티 사이클 검출기에 의해 검출된 듀티 비 검출 신호에 따라 SAR(Successive Approximation Resister) 알고리즘을 수행하여 상기 듀티 제어 신호를 발생시키기 위한 SAR 알고리즘 컨트롤러를 포함한다.
실시 예에 따라서는, 상기 듀티 사이클 검출기는 상기 출력 클럭 신호의 듀티 비 차이를 적분하기 위한 적분기; 및 상기 적분기에 저장된 상기 듀티 비 차이를 증폭하여 상기 듀티 비 검출 신호를 발생시키기 위한 래치(Latch)를 포함한다.
다른 실시 예에 따라서는, 상기 듀티 사이클 검출기는 상기 입력 클럭 신호의 2배 분주된 신호의 선택 구간 동안 상기 출력 클럭 신호를 지연시키고, 상기 2배 분주된 신호의 비교 구간 동안 지연 신호를 출력시키기 위한 지연 신호 선택기; 상기 2배 분주된 신호를 인버팅하기 위한 인버터; 및 상기 인버터로부터의 인버팅된 신호에 따라 상기 지연 신호 선택기로부터의 지연 신호를 상기 듀티 비 검출 신호로서 출력시키기 위한 D-플립플롭을 포함한다.
실시 예에 따라서는, 상기 지연 신호 선택기는 상기 2배 분주된 신호에 따라 상기 출력 클럭 신호를 선택하기 위한 멀티플렉스; 상기 멀티플렉서로부터 출력되는 신호를 순차적으로 지연시키기 위해 직렬로 연결된 n개의 버퍼들; 상기 n개의 버퍼들로부터의 지연 신호들에 따라 상기 출력 클럭 신호를 선택적으로 출력시키기 위한 n개의 D-플립플롭들; 상기 n개의 D-플립플롭들로부터 출력되는 신호들을 상호 비교하여 변이하는 부분을 찾기 위한 n개의 로직 회로들; 및 상기 n개의 로직 회로들로부터 출력되는 신호들 중, 상기 출력 클럭 신호의 양의 듀티 양만큼 지연된 신호를 선택하기 위한 OR 게이트를 포함한다.
실시 예에 따라서는, 상기 듀티 사이클 보정기는 상기 입력 클럭 신호를 인버팅하기 위한 인버터; 상기 인버터로부터의 신호를 소정의 시간 동안 지연시키기 위한 더미 지연 셀(dummy delay line)을 포함하는 상승 에지 발생기; 및 상기 듀티 제어 신호에 따라 가변 지연 셀의 크기를 제어하여 상기 입력 클럭 신호를 지연시키기 위한 하강 에지 발생기를 포함한다.
다른 실시 예에 따라서는, 상기 듀티 사이클 보정기는 상기 입력 클럭 신호를 인버팅하기 위한 인버터; 상기 인버터로부터의 신호 및 상기 입력 클럭 신호를 부호 신호에 따라 선택적으로 출력시키기 위한 멀티플렉서; 상기 멀티플렉서로부터의 신호를 소정의 시간 동안 지연시키기 위한 더미 지연 셀(dummy delay line)를 포함하는 상승 에지 발생기; 및 상기 듀티 제어 신호에 따라 가변 지연 셀의 크기를 제어하여 상기 멀티플렉서로부터의 신호를 지연시키기 위한 하강 에지 발생기를 포함하며, 상기 부호 신호는 상기 입력 클럭 신호의 듀티 비에 대응하는 것을 특징으로 한다.
본 발명에 의하면, 디지털 제어 방식을 사용하여 파워다운 모드에서 정상 동작 모드로의 빠른 전환이 가능하며, 싱글 비트 방식의 듀티 사이클 비교기를 사용하여 면적과 선형 특성을 향상시킬 수 있게 된다. 또한, SAR(Successive Approximation Register) 방식의 알고리즘을 포함하는 컨트롤러를 사용함으로써, 보다 빠른 듀티 보정이 가능하게 된다.
도 1은 본 발명의 일 실시 예에 따른 고속 듀티 사이클 보정 회로를 도시한 구성도이다.
도 2는 도 1에 도시된 SAR 방식의 컨트롤러의 동작을 나타낸 플로우차트이다.
도 3a는 도 1에 도시된 듀티 사이클 검출기의 일 예를 나타낸 회로도이다.
도 3b는 도 3a에 도시된 듀티 사이클 검출기의 동작을 설명하기 위한 동작 파형도이다.
도 4a는 도 1에 도시된 듀티 사이클 검출기의 다른 예를 나타낸 구성도이다.
도 4b는 도 4a에 도시된 듀티 사이클 검출기의 동작을 설명하기 위한 동작 파형도이다.
도 5는 도 4a에 도시된 상기 지연 신호 선택기의 일 예를 도시한 회로 구성도이다.
도 6은 도 1에 도시된 SAR 알고리즘 컨트롤러의 일 예를 나타낸 회로 구성도이다.
도 7a는 도 1에 도시된 듀티 사이클 보정기의 일 예를 도시한 회로 구성도이다.
도 7b는 도 7a의 듀티 사이클 보정기의 동작을 설명하기 위한 파형도이다.
도 8a는 도 1에 도시된 듀티 사이클 보정기의 다른 예를 도시한 회로 구성도이다.
도 8b는 도 8a의 듀티 사이클 보정기의 동작을 설명하기 위한 파형도이다.
도 9는 직접 제작한 듀티 사이클 보정 회로의 칩 사진을 나타낸 도면이다.
도 10은 제작한 듀티 사이클 보정 회로의 실험 결과를 나타낸 도면이다.
이하, 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 구현 예 및 실시 예를 상세히 설명한다.
그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현 예 및 실시 예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용 오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
도 1은 본 발명의 일 실시 예에 따른 고속 듀티 사이클 보정 회로를 나타낸 구성도이고, 도 2는 도 1에 도시된 SAR 알고리즘 컨트롤러의 동작을 설명하기 위한 플로우차트이다.
먼저, 도 1을 참조하면, 본 발명의 실시 예에 따른 고속 듀티 사이클 보정 회로는 듀티 사이클 보정기(100), 듀티 사이클 검출기(200), 및 알고리즘 기반의 디지털 컨트롤러(300)를 포함한다.
상기 듀티 사이클 보정기(100)는 듀티 제어 신호(Ctrl)에 따라 입력 클럭 신호(CKin)의 듀티 비를 변경시켜, 상기 듀티 비가 변경된 입력 클럭 신호(CLK)를 하나 이상의 출력 버퍼(400)를 통해 출력 클럭 신호(CKout)로서 출력시킨다.
상기 듀티 사이클 검출기(200)는 상기 입력 클럭 신호(CKin) 및 상기 듀티 사이클 보정기(100)로부터의 출력 클럭 신호(CKout)를 기초로, 상기 출력 클럭 신호(CKout)의 듀티 비를 검출하고 듀티 비 검출 결과에 따른 듀티 비 검출 신호(Comp)를 발생시킨다.
상기 알고리즘 기반의 디지털 컨트롤러(300)는 상기 듀티 사이클 검출기(200)에 의해 검출된 듀티 비 검출 신호에 따라 알고리즘을 수행하여 상기 듀티 제어 신호를 발생시킨다. 예컨대, 상기 알고리즘 기반의 디지털 컨트롤러(300)는 상기 SAR 알고리즘 컨트롤러(300)로 구현할 수 있다.
상기 SAR 알고리즘 컨트롤러(300)는 상기 듀티 사이클 검출기(200)로부터의 듀티 비 검출 신호(CompP)에 따라 도 2에 도시된 바와 같은, SAR(Successive Approximation Resister) 알고리즘을 수행하여 상기 듀티 제어 신호(Ctrl)를 발생시킨다.
도 2에 도시된 바와 같이, 상기 SAR 알고리즘 컨트롤러(300)가 상기 듀티 비 검출 신호에 따라 듀티 사이클 보정을 시작하게 되면, 상기 SAR 알고리즘 컨트롤러(300)는 상기 듀티 제어 신호(Ctrl) 및 파라미터 값(i)을 초기화한다. 상기 SAR 알고리즘 컨트롤러(300)로부터 상기 듀티 제어 신호(Ctrl)가 발생되면, 상기 듀티 사이클 보정기(100)는 최소 듀티 사이클 보정 양 Δtadj의 2^Ctrl배만큼씩 보정하게 되며, 상기 듀티 제어 신호(Ctrl)에 따라 점차적으로 50%의 듀티 사이클을 갖도록 근사화하여 듀티 사이클을 보정하게 된다. 상기 듀티 제어 신호(Ctrl)는 듀티 사이클 검출기(200)의 출력에 따라 듀티 사이클 보정기(100)의 출력의 듀티 사이클이 50%가 되도록 결정된다.
도 3a는 도 1에 도시된 듀티 사이클 검출기(200)의 일 예를 도시한 회로 구성도이고, 도 3b는 도 3a에 도시된 듀티 사이클 검출기(200)의 동작을 설명하기 위한 파형도이다.
도 3a를 참조하면, 상기 듀티 사이클 검출기(200)는 적분기(210) 및 래치(Latch: 220)를 포함한다.
상기 적분기(210)는 상기 출력 클럭 신호(CKout)의 듀티 비 차이를 적분하고, 상기 적분된 듀티 비 차이를 상기 래치(220)에 출력한다.
상기 래치(Latch: 220)는 상기 적분기(210)에 저장된 상기 듀티 비 차이를 증폭하여 상기 듀티 비 검출 신호(Comp)를 발생시킨다.
도 3b에 도시된 바와 같이, 듀티 사이클 검출기(200)는 내부 입력 신호를 2로 나눈 분주 신호(2x_CKin) 동안 듀티 신호를 적분하고, 적분된 전압 값의 변화를 검출하여, 최종 듀티 비 검출 신호(Comp)의 듀티 비 부호를 결정한다. 예시로 보여준 파형도에서는 60:40의 듀티 비를 갖는 내부 입력 신호가 들어왔을 때에, 전압이 기준 전압보다 증가하여 듀티 비 검출 신호(Comp)가 “1”로 결정됨을 보여 준다.
도 4a는 도 1에 도시된 듀티 사이클 검출기(200)의 다른 예를 도시한 회로 구성도이고, 도 4b는 도 4a에 도시된 듀티 사이클 검출기(200)의 동작을 설명하기 위한 파형도이다.
도 4a에 도시된 바와 같이, 상기 듀티 사이클 검출기(200)는 지연 신호 선택기(230), 인버터(240) 및 D-플립플롭(250)을 포함한다.
상기 지연 신호 선택기(230)는 상기 입력 클럭 신호(CKin)의 2배 분주된 신호(2x_CKin)의 선택 구간 동안 상기 출력 클럭 신호(CKout)를 지연시키고, 상기 2배 분주된 신호(2x_CKin)의 비교 구간 동안 지연 신호를 출력시킨다.
상기 인버터(240)는 상기 2배 분주된 신호를 인버팅하고, 인버팅된 신호를 상기 D-플립플롭(250)의 클럭 단자에 출력한다.
상기 D-플립플롭(250)는 상기 인버터(240)로부터의 인버팅된 신호에 따라 상기 지연 신호 선택기(230)로부터의 지연 신호를 상기 듀티 비 검출 신호(Comp)로서 출력시킨다.
도 4a에 도시된 듀티 사이클 검출기는 디지털 제어 방식의 싱글 비트 듀티 사이클 검출기로서, 도 4b에 도시된 바와 같이, 80:20의 듀티 비를 갖는 출력 클럭 신호(CKout)가 입력되면, 처음 80%만큼 듀티 비 에러가 발생하였을 때에, 첫 번째 선택 구간 동안에 듀티 비를 저장한 후, 상기 출력 클럭 신호(CKout)의 듀티 비가 20%에 해당하는 시점에“0”로 변이할 때, 상기 출력 클럭 신호(CKout)를 지연시켜 지연 신호(dCKout)를 발생시킨다. 이어, 비교 구간 동안에는 2배 분주 신호(2x_CKin)의 반전된 신호와 상기 지연 신호(dCKout)를 비교하여 듀티 비 부호를 결정한다. 본 예시에서 80%인 경우에는 듀티 비 검출 신호(Comp)가 “1”로 결정됨을 보여 준다.
도 5는 도 4a에 도시된 상기 지연 신호 선택기(230)의 일 예를 도시한 회로 구성도이다.
상기 지연 신호 선택기(230)는 도 5에 도시된 바와 같이, 멀티플렉스(231), n개의 버퍼들(232), n개의 D-플립플롭들(233), n개의 로직 회로들(234), 및 OR 게이트(235)를 포함한다.
상기 멀티플렉스(231)는 상기 2배 분주된 신호(2x_CKin)에 따라 상기 출력 클럭 신호(CKout)를 상기 n개의 버퍼들(232)에 선택적으로 출력한다.
상기 n개의 버퍼들(232)은 상호 직렬로 연결되며, 상기 멀티플렉서(231)로부터 출력되는 신호를 순차적으로 지연시켜 상기 n개의 D-플립플롭들(233)에 각각 출력시킨다.
상기 n개의 D-플립플롭들(233)은 상기 n개의 버퍼들(231)로부터의 지연 신호들에 따라 상기 출력 클럭 신호(CKout)를 상기 n개의 로직 회로들(234)에 각각 출력시킨다.
상기 n개의 로직 회로들(234)은 상기 n개의 D-플립플롭들(234)로부터 출력되는 신호들을 상호 비교하여 변이하는 부분을 찾아 상기 OR 게이트(235)에 출력시킨다.
상기 OR 게이트(235)는 상기 n개의 로직 회로들(234)로부터 출력되는 신호들 중, 상기 출력 클럭 신호(CKout)의 양의 듀티 양만큼 지연된 신호를 선택하여 상기 지연 신호(dCKout)를 발생시킨다.
도 5에 도시된 상기 지연 신호 선택기는 선택 구간 동안에 듀티 비를 저장하며, 처음 출력 클럭 신호(CKout)가 “1”이고, 2배 분주된 신호(2x_CKin)가 “0”일 때에 상기 n개의 버퍼들(231)의 n번째 신호(c[n])는 출력 클럭 신호(CKout)에 n값에 비례한 위상 차를 갖는 신호가 되며, 그 신호와 출력 클럭 신호(CKout)와 비교할 때, 상기 n개의 D-플립플롭들(233)의 n번째 D-플립플롭의 출력 값 Q[n]의 값이“1”로 유지된 구간이 상기 출력 클럭 신호(CKout)의 듀티 비 신호의 크기를 나타낸다. 상기 로직 회로(234)는 저장된 듀티 비 신호의 처음과 끝을 나타내어, 출력 클럭 신호(CKout)가 "0”으로 변이할 때 저장된 듀티 비 신호를 지연 신호(dCKout)로서 출력하게 된다.
도 6은 도 1에 도시된 SAR 알고리즘 컨트롤러(300)의 일 예를 나타낸 회로 구성도이다.
도 6에 도시된 상기 SAR 알고리즘 컨트롤러(300)는 3:1 멀티플렉서를 사용하여 저장, 데이터 로드(data load), 신호 전달(shift right)로 구분되는 1비트 SAR 로직을 이용하여 첫 번째 사이클에서는 데이터 로드한 후 신호를 전달하고, 두 번째 사이클에서는 듀티 사이클 검출기(200)로부터의 상기 듀티 비 검출 신호(Comp)를 이용하여, 저장 또는 리셋을 결정한다. 두 사이클 주기로 위의 동작을 반복하여 MSB에서 LSB값을 결정한다.
도 7a는 도 1에 도시된 듀티 사이클 보정기(100)의 일 예를 도시한 회로 구성도이고, 도 7b는 도 7a의 듀티 사이클 보정기(100)의 동작을 설명하기 위한 파형도이다.
도 7a에 도시된 바와 같이, 상기 듀티 사이클 보정기는 상기 입력 클럭 신호(CKin)를 인버팅하기 위한 인버터(110), 상기 인버터(110)로부터의 신호를 소정의 시간 동안 지연시키기 위한 더미 지연 셀(dummy delay line)을 포함하는 상승 에지 발생기(120), 및 상기 듀티 제어 신호(Ctrl)에 따라 가변 지연 셀의 크기를 제어하여 상기 입력 클럭 신호(CKin)를 지연시키기 위한 하강 에지 발생기(130)를 포함한다.
도 7a 및 7b에 나타낸 바와 같이, 상기 하강 에지 발생기(130)는 가변 지연 셀의 크기를 SAR 알고리즘 컨트롤러(300)로부터의 듀티 제어 신호(Ctrl)에 따라 가변시켜, 도 7b에 나타낸 바와 같이, 출력 클럭 신호(CKout)의 하강 에지 부분을 증가시키거나 감소시키는 역할을 한다. 상기 듀티 사이클 보정기의 지연 크기는 절반씩 줄여가며 7비트를 사용할 경우, 7비트의 각 지연 크기는 640ps, 320ps, 160ps, 80ps, 40ps, 20ps, 10ps으로 350MHz ~ 1GHz까지 10%~90% 듀티 비가 차이 나는 듀티 비를 1% 이내로 맞출 수 있다.
도 8a는 도 1에 도시된 듀티 사이클 보정기(100)의 다른 예를 도시한 회로 구성도이고, 도 8b는 도 8a의 듀티 사이클 보정기(100)의 동작을 설명하기 위한 파형도이다.
도 8a에 도시된 바와 같이, 상기 듀티 사이클 보정기는 상기 입력 클럭 신호(CKin)를 인버팅하기 위한 인버터(140), 상기 인버터(140)로부터의 신호 및 상기 입력 클럭 신호(CKin)를 부호 신호(Sign)에 따라 선택적으로 출력시키기 위한 멀티플렉서(150), 상기 멀티플렉서(150)로부터의 신호를 소정의 시간 동안 지연시키기 위한 더미 지연 셀을 포함하는 상승 에지 발생기(160), 및 상기 듀티 제어 신호(Ctrl)에 따라 가변 지연 셀의 크기를 제어하여 상기 멀티플렉서(150)로부터의 신호를 지연시키기 위한 하강 에지 발생기(170)를 포함한다.
상기 부호 신호(Sign)는 도 8b에 도시된 바와 같이, 듀티 비가 50% 이상 또는 이하를 구분하여 부호(sign) 비트를 발생시킨다. 상기 듀티 사이클 보정기는 부호 비트(Sign)를 사용함으로 부호에 따라 가변되는 에지를 선택함으로써 지연 셀의 수를 줄일 수 있다. 7비트를 사용할 경우, 7비트의 각 지연 크기는 부호, 320ps, 160ps, 80ps, 40ps, 20ps, 10ps로 지연 개수를 줄일 수 있다.
도 9는 직접 제작한 듀티 사이클 보정 회로의 칩 사진을 나타낸 도면이다. 제작한 칩 공정은 single-poly 6-metal CMOS 0.13μm 공정을 사용하였고, 칩의 크기는 280μm Х 270μm이다.
도 10은 제작한 듀티 사이클 보정 회로의 실험 결과를 나타낸 도면이다. 60:40의 듀티 비를 갖는 입력 신호에 대해 2사이클마다 듀티 비가 변화하여 14사이클에서 50:50 듀티 비를 갖는 출력 신호를 출력함을 알 수 있다.
이상에서 본 발명을 특정한 바람직한 실시 예에 대하여 도시하고 설명하였으나, 본 발명은 상기한 실시 예에 한정하지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
100: 듀티 사이클 보정기 120, 160: 상승 에지 발생기
130, 170: 하강 에지 발생기 200: 듀티 사이클 검출기
210: 적분기 220: 래치(Latch)
230: 지연 신호 선택기 110, 240: 인버터
233, 250: D-플립플롭 231, 150: 멀티플렉스
232, 400: 버퍼 234: 로직 회로
235: OR 게이트 300: SAR 알고리즘 컨트롤러

Claims (7)

  1. 듀티 제어 신호에 따라 입력 클럭 신호의 듀티 비를 변경시키기 위한 듀티 사이클 보정기;
    상기 입력 클럭 신호 및 상기 듀티 사이클 보정기로부터의 출력 클럭 신호를 기초로, 상기 출력 클럭 신호의 듀티 비를 검출하기 위한 듀티 사이클 검출기; 및
    상기 듀티 사이클 검출기에 의해 검출된 듀티 비 검출 신호에 따라 알고리즘을 수행하여 상기 듀티 제어 신호를 발생시키기 위한 알고리즘 기반의 디지털 컨트롤러를 포함하는 것을 특징으로 하는 고속 듀티 사이클 보정 회로.
  2. 제 1 항에 있어서, 상기 알고리즘 기반의 디지털 컨트롤러는
    상기 듀티 사이클 검출기에 의해 검출된 듀티 비 검출 신호에 따라 SAR(Successive Approximation Resister) 알고리즘을 수행하여 상기 듀티 제어 신호를 발생시키기 위한 SAR 알고리즘 컨트롤러를 포함하는 것을 특징으로 하는 고속 듀티 사이클 보정 회로.
  3. 제 1 항에 있어서, 상기 듀티 사이클 검출기는
    상기 출력 클럭 신호의 듀티 비 차이를 적분하기 위한 적분기; 및
    상기 적분기에 저장된 상기 듀티 비 차이를 증폭하여 상기 듀티 비 검출 신호를 발생시키기 위한 래치(Latch)를 포함하는 것을 특징으로 하는
    고속 듀티 사이클 보정 회로.
  4. 제 1 항에 있어서, 상기 듀티 사이클 검출기는
    상기 입력 클럭 신호의 2배 분주된 신호의 선택 구간 동안 상기 출력 클럭 신호를 지연시키고, 상기 2배 분주된 신호의 비교 구간 동안 지연 신호를 출력시키기 위한 지연 신호 선택기;
    상기 2배 분주된 신호를 인버팅하기 위한 인버터; 및
    상기 인버터로부터의 인버팅된 신호에 따라 상기 지연 신호 선택기로부터의 지연 신호를 상기 듀티 비 검출 신호로서 출력시키기 위한 D-플립플롭을 포함하는 것을 특징으로 하는
    고속 듀티 사이클 보정 회로.
  5. 제 4 항에 있어서, 상기 지연 신호 선택기는
    상기 2배 분주된 신호에 따라 상기 출력 클럭 신호를 선택하기 위한 멀티플렉스;
    상기 멀티플렉서로부터 출력되는 신호를 순차적으로 지연시키기 위해 직렬로 연결된 n개의 버퍼들;
    상기 n개의 버퍼들로부터의 지연 신호들에 따라 상기 출력 클럭 신호를 선택적으로 출력시키기 위한 n개의 D-플립플롭들;
    상기 n개의 D-플립플롭들로부터 출력되는 신호들을 상호 비교하여 변이하는 부분을 찾기 위한 n개의 로직 회로들; 및
    상기 n개의 로직 회로들로부터 출력되는 신호들 중, 상기 출력 클럭 신호의 양의 듀티 양만큼 지연된 신호를 선택하기 위한 OR 게이트를 포함하는 것을 특징으로 하는 고속 듀티 사이클 보정 회로.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 듀티 사이클 보정기는
    상기 입력 클럭 신호를 인버팅하기 위한 인버터;
    상기 인버터로부터의 신호를 소정의 시간 동안 지연시키기 위한 더미 지연 셀(dummy delay line)을 포함하는 상승 에지 발생기; 및
    상기 듀티 제어 신호에 따라 가변 지연 셀의 크기를 제어하여 상기 입력 클럭 신호를 지연시키기 위한 하강 에지 발생기를 포함하는 것을 특징으로 하는
    고속 듀티 사이클 보정 회로.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 듀티 사이클 보정기는
    상기 입력 클럭 신호를 인버팅하기 위한 인버터;
    상기 인버터로부터의 신호 및 상기 입력 클럭 신호를 부호 신호에 따라 선택적으로 출력시키기 위한 멀티플렉서;
    상기 멀티플렉서로부터의 신호를 소정의 시간 동안 지연시키기 위한 더미 지연 셀(dummy delay line)를 포함하는 상승 에지 발생기; 및
    상기 듀티 제어 신호에 따라 가변 지연 셀의 크기를 제어하여 상기 멀티플렉서로부터의 신호를 지연시키기 위한 하강 에지 발생기를 포함하며,
    상기 부호 신호는 상기 입력 클럭 신호의 듀티 비에 대응하는 것을 특징으로 하는
    고속 듀티 사이클 보정 회로.
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