KR20200127151A - 알루미나의 데미지를 억제한 조성물 및 이것을 이용한 반도체기판의 제조방법 - Google Patents

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Abstract

본 발명은, 반도체집적회로의 제조공정에 있어서 알루미나의 데미지를 억제하면서, 반도체집적회로의 표면에 존재하는 드라이에칭 잔사를 제거가능한 조성물, 및 알루미나를 갖는 반도체기판의 세정방법, 더 나아가서는 알루미나층을 갖는 반도체기판의 제조방법에 관한 것이다. 본 발명의 조성물은, 바륨 화합물(A)을 0.00005~1질량% 및 불소 화합물(B)을 0.01~20질량%로 함유하고, pH가 2.5~8.0의 범위에 있는 것을 특징으로 한다.

Description

알루미나의 데미지를 억제한 조성물 및 이것을 이용한 반도체기판의 제조방법
본 발명은 반도체집적회로의 제조공정에 있어서 알루미나의 데미지를 억제하고, 반도체집적회로의 표면에 존재하는 드라이에칭 잔사를 제거가능한 조성물, 및 이것을 이용한 반도체기판의 제조방법에 관한 것이다.
반도체집적회로의 드라이에칭공정에 있어서, 일반적으로는, 에칭가스성분, 피에칭층, 마스크층(레지스트나 하드마스크 등) 등에서 유래하는 잔사물(드라이에칭 잔사라 칭한다)이 발생한다. 이 드라이에칭 잔사를 제거하지 않고서 다음 공정으로 진행하면 수율이 저하되므로, 드라이에칭 잔사를 제거하는 공정이 필요해진다.
드라이에칭 잔사를 산소플라즈마로 제거하는 경우, 산소플라즈마 등에 노출된 재질이 데미지를 받아, 전기특성이 현저하게 열화된다는 문제가 발생한다. 이에 따라, 산소플라즈마공정과 동일 정도로 드라이에칭 잔사를 제거하고, 그 밖의 재질에는 데미지를 주지 않는 방법이 요구된다.
배선재료인 코발트에 도달할 때까지 드라이에칭을 행하는 경우, 코발트가 드라이에칭의 가스에 노출되어 변질되고, 전기특성에 영향을 주는 경우가 있다. 그러므로, 코발트의 위에 에치스톱층을 마련하고, 드라이에칭으로 에치스톱층에 도달할 때까지 비아를 형성하고, 이어서 코발트에 대한 영향이 적은 방법으로, 비아의 바닥의 에치스톱층을 제거하여, 코발트를 노출시키는 공정을 생각할 수 있다.
일반적으로, 드라이에칭으로 비아를 형성할 때는, 불소계의 가스가 선택되는데, 에치스톱층으로서 알루미나를 선택하면, 알루미나는 불소계의 가스에 대한 내성이 높으므로, 얇은 막이어도 에치스톱층으로서 기능하는 이점이 있다(비특허문헌 1).
에치스톱층으로서 알루미나를 선택하는 경우, 이 드라이에칭 잔사를 제거하는 공정에서는, 동시에 알루미나에 대한 데미지를 억제할 필요가 있으며, 이것을 달성가능한 약액이 요구되고 있다.
또한, 알루미나뿐 아니라 코발트나 저유전율 층간절연막의 데미지의 억제도 기판의 구성에 따라서는 필요시된다.
또한, 드라이에칭시에 마스크로서 사용되는 하드마스크는 실리콘계나 티탄계가 일반적으로 이용되는데, 최근 지르코니아계의 하드마스크도 사용되는 예도 있다(비특허문헌 2). 이에 따라, 지르코니아계 하드마스크가 사용되는 경우는, 드라이에칭 잔사에 지르코니아가 포함되게 된다.
16th MME workshop, Goeteborg, Sweden, 2005 "Etch stop materials for release by vapor HF etching" M Padmanaban et al, J. Photopolym.Sci.Technol., 27(2014)503
본 발명의 과제는, 알루미나의 데미지를 억제하고, 드라이에칭 잔사를 제거가능한 조성물, 및 이것을 이용한 반도체기판의 제조방법을 제공하는 것이다.
본 발명자들은 예의 연구를 거듭한 결과, 이하의 발명에 의해 본 과제를 해결할 수 있는 것을 발견하였다. 본 발명은 이하와 같다.
[1] 바륨 화합물(A)을 0.00005~1질량% 및 불소 화합물(B)을 0.01~20질량%로 함유하고, pH가 2.5~8.0의 범위에 있는 조성물.
[2] 바륨 화합물(A)이, 질산바륨, 아세트산바륨, 염화바륨, 수산화바륨, 아황산바륨, 염소산바륨, 과염소산바륨, 과산화바륨, 크롬산바륨, 산화바륨, 시안화바륨, 브롬화바륨, 탄산바륨, 메타붕산바륨, 요오드화바륨, 테트라플루오로붕산바륨, 황산바륨 및 황화바륨으로 이루어지는 군으로부터 선택되는 1 이상을 함유하는 [1]에 기재된 조성물.
[3] 바륨 화합물(A)이, 질산바륨, 아세트산바륨, 염화바륨 및 수산화바륨으로 이루어지는 군으로부터 선택되는 1 이상을 함유하는 [1]에 기재된 조성물.
[4] 불소 화합물(B)이, 불산 또는 불화물염을 함유하는 [1]~[3] 중 어느 하나에 기재된 조성물.
[5] pH가 3.1~7.4의 범위에 있는, [1]~[4] 중 어느 하나에 기재된 조성물.
[6] 과산화수소의 함유량이 0.002질량% 미만인, [1]~[5] 중 어느 하나에 기재된 조성물.
[7] 벤조트리아졸 화합물(C)을 추가로 0.01~10질량% 함유하는, [1]~[6] 중 어느 하나에 기재된 조성물.
[8] 피롤리돈구조를 갖는 화합물(D)을 추가로 0.0005~1질량% 함유하는, [1]~[7] 중 어느 하나에 기재된 조성물.
[9] 50℃에 있어서의 알루미나의 에칭레이트가, 40Å/min(4.0×10-9nm/min) 이하인, [1]~[8] 중 어느 하나에 기재된 조성물.
[10] 50℃에 있어서의 코발트의 에칭레이트가, 1.0Å/min(1.0×10-10nm/min) 이하인, [1]~[9] 중 어느 하나에 기재된 조성물.
[11] 50℃에 있어서의 저유전율 층간절연막의 에칭레이트가, 1.0Å/min(1.0×10-10nm/min) 이하인, [1]~[10] 중 어느 하나에 기재된 조성물.
[12] 알루미나층을 갖는 반도체기판의 드라이에칭 잔사제거에 사용되는, [1]~[11] 중 어느 하나에 기재된 조성물.
[13] [1]~[12] 중 어느 하나에 기재된 조성물을 이용한, 알루미나층을 갖는 반도체기판의 제조방법. 한편, 본 발명의 제조방법은, [1]~[12] 중 어느 하나에 기재된 조성물을 이용하여 드라이에칭 잔사를 제거하는 공정을 포함한다.
[14] [1]~[12] 중 어느 하나에 기재된 조성물을 이용하여 드라이에칭 잔사를 제거하는 공정을 포함하는, 알루미나층을 갖는 반도체기판의 세정방법.
본 발명의 바람직한 태양에 따르면, 본 발명의 조성물을 사용함으로써, 반도체회로의 제조공정에 있어서, 알루미나의 데미지를 억제하면서, 피처리물 표면 상의 드라이에칭 잔사를 제거하는 것이 가능해지고, 고정도, 고품질의 반도체기판을 수율좋게 제조할 수 있다.
[도 1] 비아의 바닥이 알루미나인 경우에 있어서의, 드라이에칭 잔사제거 전의 반도체기판에 있어서의, 저유전율 층간절연막, 코발트 또는 코발트합금, 알루미나, 티탄계 하드마스크의 구조를 갖는 반도체기판의 일 형태에 있어서의 단면도의 모식도이다.
[도 2] 비아의 바닥이 코발트 또는 코발트합금인 경우에 있어서의, 드라이에칭 잔사제거 전의 반도체기판에 있어서의, 저유전율 층간절연막, 코발트 또는 코발트합금, 알루미나, 티탄계 하드마스크의 구조를 갖는 반도체기판의 일 형태에 있어서의 단면도의 모식도이다.
[도 3] 비아의 바닥이 알루미나인 경우에 있어서의, 드라이에칭 잔사제거 전의 반도체기판에 있어서의, 저유전율 층간절연막, 코발트 또는 코발트합금, 알루미나, 지르코니아계 하드마스크의 구조를 갖는 반도체기판의 일 형태에 있어서의 단면도의 모식도이다.
[도 4] 비아의 바닥이 코발트 또는 코발트합금인 경우에 있어서의, 드라이에칭 잔사제거 전의 반도체기판에 있어서의, 저유전율 층간절연막, 코발트 또는 코발트합금, 알루미나, 지르코니아계 하드마스크의 구조를 갖는 반도체기판의 일 형태에 있어서의 단면도의 모식도이다.
본 발명에 있어서의 조성물은, 바륨 화합물(A) 및 불소 화합물(B)을 함유한다. 이하 이들에 대하여 상세하게 설명한다.
[바륨 화합물(A)]
본원의 바륨 화합물(A)은 바륨을 함유하는 무기물이며, 알루미나를 방식하는 효과가 있다.
바륨 화합물(A)의 구체예로서, 질산바륨, 아세트산바륨, 염화바륨, 수산화바륨, 아황산바륨, 염소산바륨, 과염소산바륨, 과산화바륨, 크롬산바륨, 산화바륨, 시안화바륨, 브롬화바륨, 탄산바륨, 메타붕산바륨, 요오드화바륨, 테트라플루오로붕산바륨, 황산바륨, 황화바륨, 및 수산화바륨과 산을 반응시킨 염을 들 수 있고, 이들은 단독 또는 2종류 이상을 조합하여 사용할 수 있다.
이들 중에서 질산바륨, 아세트산바륨, 염화바륨 및 수산화바륨이 높은 수용성이 있고, 입수가 용이하므로 바람직하다.
바륨 화합물(A)의 조성물 중의 농도(함유량)는 0.00005~1질량%, 바람직하게는 0.00025~0.75질량%, 더욱 바람직하게는 0.001~0.1질량%, 특히 바람직하게는 0.004~0.06질량%이다. 이 범위에 있음으로써 알루미나에 대한 데미지를 효과적으로 억제할 수 있다.
[불소 화합물(B)]
본 발명에 있어서의 불소 화합물(B)은, 불소원자를 함유하는 화합물(단, 탄소-불소(C-F)결합을 갖는 것을 제외한다)이며, 구체예로서, 불산, 불화물염, 테트라플루오로붕산, 테트라플루오로붕산염, 헥사플루오로규산, 헥사플루오로규산염, 헥사플루오로인산 및 헥사플루오로인산염 등을 들 수 있다.
여기서 불화물염은, 불산과, 무기알칼리 또는 유기알칼리와의 염이면 특별히 한정되지 않는다. 불화물염의 구체예로는, 불화암모늄, 불화리튬, 불화나트륨, 불화칼륨, 불화루비듐, 불화세슘, 불화베릴륨, 불화마그네슘, 불화칼슘, 불화스트론튬, 불화테트라메틸암모늄, 불화테트라에틸암모늄, 불화테트라프로필암모늄 및 불화테트라부틸암모늄 등을 바람직하게 들 수 있다.
불소 화합물(B)은, 드라이에칭 잔사를 제거하는 효과가 있다. 이들 중에서 드라이에칭 잔사의 제거성이 높고, 입수가 용이한 불산 및 불화물염이 바람직하다. 또한, 이들은 단독 또는 2종류 이상을 조합하여 사용할 수 있다.
불소 화합물(B)의 조성물 중의 농도(함유량)는 0.01~20질량%, 바람직하게는 0.02~17.5질량%, 더욱 바람직하게는 0.03~15.0질량%, 특히 바람직하게는 0.05~10.0질량%이다. 이 범위에 있음으로써 알루미나에 대한 데미지를 효과적으로 억제할 수 있다.
[벤조트리아졸 화합물(C)]
본 발명에서는, 코발트 또는 코발트합금에 대한 방식성을 높이기 위해 벤조트리아졸 화합물(C)을 첨가할 수도 있다.
벤조트리아졸 화합물(C)이란, 벤조트리아졸골격을 갖는 화합물이며, 구체예로서, 벤조트리아졸, 5-메틸-1H-벤조트리아졸, 및 2,2’-[[(메틸-1H-벤조트리아졸-1-일)메틸]이미노]비스에탄올 등을 들 수 있다. 그 밖에도, 벤조트리아졸골격을 갖는 화합물이면 사용할 수 있다. 이들은 단독 또는 2종류 이상을 조합하여 사용할 수 있다.
벤조트리아졸 화합물(C)을 사용하는 경우, 벤조트리아졸 화합물(C)의 조성물 중의 농도(함유량)는, 통상 0.01~10질량%, 바람직하게는 0.025~7.5질량%, 더욱 바람직하게는 0.05~5.0질량%, 특히 바람직하게는 0.1~1.0질량%이다. 이 범위에 있음으로써 코발트 또는 코발트합금에 대한 데미지를 효과적으로 억제할 수 있다.
[피롤리돈구조를 갖는 화합물(D)]
본 발명에서는, 저유전율 층간절연막 및 코발트 또는 코발트합금에 대한 방식성을 높이기 위해 피롤리돈구조를 갖는 화합물(D)을 첨가할 수도 있다.
본 발명에 사용되는 피롤리돈구조를 갖는 화합물(D)이란, 반복단위에 피롤리돈의 유닛을 포함하는 올리고머 혹은 폴리머이며, 구체적으로는 폴리비닐피롤리돈, 피롤리돈의 유닛을 포함하는 랜덤공중합체, 피롤리돈의 유닛을 포함하는 교호공중합체, 피롤리돈의 유닛을 포함하는 블록공중합체, 피롤리돈의 유닛을 포함하는 분지폴리머이다.
피롤리돈구조를 갖는 화합물(D)의 중량평균분자량은, 통상 1000~5000000, 바람직하게는 1300~3500000, 더욱 바람직하게는 1600~2800000, 특히 바람직하게는 2000~1200000이고, 피롤리돈구조를 갖는 화합물(D) 중의 피롤리돈의 유닛의 반복단위의 비율은, 통상 50% 이상, 바람직하게는 60% 이상, 더욱 바람직하게는 65% 이상, 특히 바람직하게는 70% 이상이다. 이들 범위 내에 있음으로써 저유전율 층간절연막과, 코발트 또는 코발트합금에 대한 데미지를 효과적으로 억제할 수 있다.
피롤리돈구조를 갖는 화합물(D)로는, 예를 들어 제일공업제약주식회사제의 핏츠콜(ピッツコ-ル)(상표)시리즈가 입수가능하며, 호적하게 사용가능하다.
피롤리돈구조를 갖는 화합물(D)을 사용하는 경우, 피롤리돈구조를 갖는 화합물(D)의 조성물 중의 농도(함유량)는 통상 0.0005~1질량%, 바람직하게는 0.001~0.75질량%, 더욱 바람직하게는 0.002~0.5질량%, 특히 바람직하게는 0.003~0.1질량%이다. 상기 범위 내이면 저유전율 층간절연막과, 코발트 또는 코발트합금에 대한 데미지를 효과적으로 억제할 수 있다.
[기타 성분]
본 발명의 조성물에는, 필요에 따라 본 발명의 목적을 손상시키지 않는 범위에서 종래부터 반도체용 조성물에 사용되고 있는 성분을 배합할 수도 있다.
예를 들어, 용제로서 디에틸렌글리콜모노부틸에테르, 첨가제로서, 알칼리, 산, 킬레이트제, 계면활성제, 소포제, 산화제, 환원제, 금속방식제 및 수용성 유기용제 등을 첨가할 수 있다.
[물]
본 발명의 조성물의 잔부는 물이다. 본 발명에 사용할 수 있는 물로는, 특별히 한정되지 않으나, 증류, 이온교환처리, 필터처리, 각종 흡착처리 등에 의해, 금속이온이나 유기불순물, 파티클 등이 제거된 것이 바람직하고, 순수가 보다 바람직하고, 초순수가 특히 바람직하다.
조성물 중의 물의 농도(함유량)는, 45~100질량%가 바람직하고, 보다 바람직하게는 90~100질량%, 더욱 바람직하게는 95~100질량%이다.
[조성물의 조제방법]
본 발명의 조성물은, 바륨 화합물(A), 불소 화합물(B) 및 필요에 따라 기타 성분에 물(바람직하게는 초순수)을 첨가하여 균일해질 때까지 교반함으로써 조제된다.
조성물의 pH의 범위는, 2.5~8.0, 바람직하게는 2.7~7.8, 더욱 바람직하게는 2.9~7.6, 특히 바람직하게는 3.1~7.4이고, 한층 바람직하게는 7.0 미만, 한층 더 바람직하게는 3.1~6.5이다. pH가 이 범위임으로써, 코발트 또는 코발트합금, 알루미나, 저유전율 층간절연막, 질화실리콘에 대한 데미지를 효과적으로 억제하면서, 드라이에칭 잔사를 제거할 수 있다.
한편, 본 발명의 조성물은, 과산화수소를 실질적으로 포함하지 않는 것이 바람직하고, 과산화수소의 조성물 중의 농도(함유량)는 0.002질량% 미만으로 하는 것이 보다 바람직하다.
[조성물의 사용방법]
본 발명의 조성물을 사용하는 온도는, 통상 20~70℃, 바람직하게는 30~60℃, 특히 바람직하게는 40~55℃이다. 드라이에칭의 조건이나 사용되는 반도체기판의 구성에 따라 적당히 선택하면 된다.
본 발명의 조성물을 사용하는 시간은, 통상 0.2~60분이다. 드라이에칭의 조건이나 사용되는 반도체기판의 구성에 따라 적당히 선택하면 된다.
본 발명의 조성물은, 예를 들어, 반도체기판의 표면에 접촉시켜 사용할 수 있다. 본 발명의 바람직한 태양에 따르면, 본 발명의 조성물을 반도체기판의 표면에 접촉시킴으로써, 반도체기판의 표면으로부터 드라이에칭 잔사를 제거할 수 있다. 본 발명의 특히 바람직한 태양에 따르면, 반도체기판이 알루미나를 함유하는 알루미나층을 갖는 경우에, 알루미나층에 함유되는 알루미나의 데미지를 억제하면서, 반도체기판의 표면으로부터 드라이에칭 잔사를 제거할 수 있다.
반도체기판의 표면에 본 발명의 조성물을 접촉시키는 방법은 특별히 제한되지 않고, 예를 들어 적하(매엽스핀처리) 또는 스프레이 등의 형식에 의해 반도체기판의 표면에 본 발명의 조성물을 접촉시키는 방법, 또는 반도체기판을 본 발명의 조성물에 침지시키는 방법 등을 채용할 수 있다. 본 발명에 있어서는, 어느 방법을 채용해도 된다.
본 발명의 조성물을 사용한 후의 린스액으로는, 유기용제든 물이든 어느 것이든 사용할 수 있다.
[반도체기판]
본 발명의 조성물을 호적하게 사용할 수 있는 반도체기판으로는,
실리콘, 비정질실리콘, 폴리실리콘, 유리 등의 기판재료;
산화실리콘, 질화실리콘, 탄화실리콘 및 이들의 유도체 등의 절연재료;
코발트, 코발트합금, 텅스텐, 티탄-텅스텐 등의 재료;
갈륨-비소, 갈륨-인, 인듐-인, 인듐-갈륨-비소, 인듐-알루미늄-비소 등의 화합물 반도체 및 크롬 산화물 등의 산화물 반도체, 특히 저유전율 층간절연막을 사용하고 있는 기판이며, 어느 재료를 갖는 반도체기판이든, 알루미나를 함유하는 알루미나층을 갖는 것이 바람직하다. 구체적으로는, 예를 들어, 에치스톱층 등으로서 알루미나층을 갖는다.
알루미나층에 있어서의 알루미나의 함유량은, 바람직하게는 30질량% 이상, 보다 바람직하게는 50질량% 이상, 더욱 바람직하게는 70질량% 이상, 더욱 보다 바람직하게는 90질량% 이상, 특히 바람직하게는 100질량%이다.
본 발명에서 제거대상이 되는 드라이에칭 잔사는, 예를 들어 티탄계나 지르코니아계의 하드마스크를 마스크로 하고, 드라이에칭에 의해 저유전율 층간절연막에 비아나 트렌치를 형성할 때에 발생한 것을 들 수 있다. 이 경우, 드라이에칭 잔사의 일부는, 에칭가스와, 티탄계 하드마스크 또는 지르코니아계 하드마스크가 접촉함으로써 발생한다. 따라서, 제거대상의 드라이에칭 잔사는, 통상 티탄 또는 지르코늄을 포함한다.
본 발명의 조성물은, 드라이에칭 잔사를 제거하는 공정에 있어서 알루미나의 데미지를 충분히 억제할 수 있는 것이 바람직하다. 예를 들어, 본 발명의 조성물에 상기 반도체기판을 침지하고, 50℃에서 측정했을 때의 알루미나의 에칭레이트는, 바람직하게는 40Å/min(4.0×10-9nm/min) 이하, 보다 바람직하게는 35Å/min(3.5×10-9nm/min) 이하, 더욱 바람직하게는 33Å/min(3.3×10-9nm/min) 이하, 특히 바람직하게는 15Å/min(1.5×10-9nm/min) 이하이다.
또한, 본 발명의 일 태양에 있어서, 반도체기판이, 알루미나에 더하여, 코발트 또는 코발트합금, 더 나아가서는 저유전율 층간절연막을 갖는 경우는, 이들의 데미지를 억제할 수 있는 것이 보다 바람직하다.
예를 들어, 본 발명의 조성물에 상기 반도체기판을 침지하고, 50℃에서 측정했을 때의 코발트의 에칭레이트는, 바람직하게는 5.0Å/min(5.0×10-10nm) 이하, 보다 바람직하게는 3.0Å/min(3.0×10-10nm/min) 이하, 더욱 바람직하게는 1.0Å/min(1.0×10-10nm/min) 이하, 더욱 보다 바람직하게는 0.5Å/min(0.5×10-10nm/min) 이하, 특히 바람직하게는 0.3Å/min(0.3×10-10nm/min) 이하이다.
또한, 본 발명의 조성물에 상기 반도체기판을 침지하고, 50℃에서 측정했을 때의 저유전율 층간절연막의 에칭레이트가, 5.0Å/min(5.0×10-10nm) 이하, 보다 바람직하게는 3.0Å/min(3.0×10-10nm/min) 이하, 더욱 바람직하게는 1.0Å/min(1.0×10-10nm/min), 더욱 보다 바람직하게는 0.5Å/min(0.5×10-10nm/min) 이하, 특히 바람직하게는 0.2Å/min(0.2×10-10nm/min) 이하이다.
[알루미나층을 갖는 반도체기판의 제조방법]
본 발명의 반도체기판의 제조방법은, 본 발명의 조성물을 이용하여 드라이에칭 잔사를 제거하는 공정을 포함한다. 예를 들어, 드라이에칭에 의해 비아나 트렌치를 형성한 후, 드라이에칭 잔사를 제거하기 전의 알루미나층을 갖는 반도체기판을, 본 발명의 조성물과 접촉시켜, 반도체기판의 표면으로부터 드라이에칭 잔사를 제거하는 공정을 포함한다.
본 발명의 조성물의 사용온도 및 사용시간은, 상기 「조성물의 사용방법」에 있어서 서술한 바와 같다. 알루미나층을 갖는 반도체기판에 대해서는, 상기 「반도체기판」에 있어서 서술한 바와 같다. 알루미나층을 갖는 반도체기판의 표면에 본 발명의 조성물을 접촉시키는 방법은 특별히 제한되지 않고, 예를 들어 적하(매엽스핀처리) 또는 스프레이 등의 형식에 의해 반도체기판의 표면에 본 발명의 조성물을 접촉시키는 방법, 또는 반도체기판을 본 발명의 조성물에 침지시키는 방법 등을 채용할 수 있다. 본 발명에 있어서는, 어느 방법을 채용해도 된다.
도 1 내지 4는, 드라이에칭에 의해 비아를 형성한 후, 드라이에칭 잔사를 제거하기 전의 알루미나층을 갖는 반도체기판의 단면구조의 일 예를 나타낸 것이다.
도 1은, 비아의 바닥이 알루미나인 경우에 있어서의, 드라이에칭 잔사제거 전의 반도체기판에 있어서의, 저유전율 층간절연막, 코발트 또는 코발트합금, 알루미나, 티탄계 하드마스크의 구조를 갖는 반도체기판의 일 형태에 있어서의 단면도의 모식도이다. 도 1에서는, 반도체기재 상에, 배선재료로서 코발트 또는 코발트합금(3), 에치스톱층으로서 알루미나(4)가 적층되고, 다시 그 위에 저유전율 층간절연막(5), 티탄계 하드마스크(2)가 이 순으로 적층되어 있다. 비아의 바닥은 알루미나(4)이고, 비아 및 티탄계 하드마스크(2)의 표면에 티탄계 드라이에칭 잔사(1)가 부착되어 있다.
도 2는, 비아의 바닥이 코발트 또는 코발트합금인 경우에 있어서의, 드라이에칭 잔사제거 전의 반도체기판에 있어서의, 저유전율 층간절연막, 코발트 또는 코발트합금, 알루미나, 티탄계 하드마스크의 구조를 갖는 반도체기판의 일 형태에 있어서의 단면도의 모식도이다. 도 2에서는, 반도체기재 상에, 배선재료로서 코발트 또는 코발트합금(3), 에치스톱층으로서 알루미나(4)가 적층되고, 다시 그 위에 저유전율 층간절연막(5), 티탄계 하드마스크(2)가 이 순으로 적층되어 있다. 비아의 바닥은 코발트 또는 코발트합금(3)이고, 비아 및 티탄계 하드마스크(2)의 표면에 티탄계 드라이에칭 잔사(1)가 부착되어 있다.
도 3은, 비아의 바닥이 알루미나인 경우에 있어서의, 드라이에칭 잔사제거 전의 반도체기판에 있어서의, 저유전율 층간절연막, 코발트 또는 코발트합금, 알루미나, 지르코니아계 하드마스크의 구조를 갖는 반도체기판의 일 형태에 있어서의 단면도의 모식도이다. 도 3에서는, 반도체기재 상에, 배선재료로서 코발트 또는 코발트합금(3), 에치스톱층으로서 알루미나(4)가 적층되고, 다시 그 위에 저유전율 층간절연막(5), 지르코니아계 하드마스크(7)가 이 순으로 적층되어 있다. 비아의 바닥은 알루미나(4)이고, 비아 및 지르코니아계 하드마스크(7)의 표면에 지르코니아계 드라이에칭 잔사(6)가 부착되어 있다.
도 4는, 비아의 바닥이 코발트 또는 코발트합금인 경우에 있어서의, 드라이에칭 잔사제거 전의 반도체기판에 있어서의, 저유전율 층간절연막, 코발트 또는 코발트합금, 알루미나, 지르코니아계 하드마스크의 구조를 갖는 반도체기판의 일 형태에 있어서의 단면도의 모식도이다. 도 4에서는, 반도체기재 상에, 배선재료로서 코발트 또는 코발트합금(3), 에치스톱층으로서 알루미나(4)가 적층되고, 다시 그 위에 저유전율 층간절연막(5), 지르코니아계 하드마스크(7)가 이 순으로 적층되어 있다. 비아의 바닥은 코발트 또는 코발트합금(3)이고, 비아 및 지르코니아계 하드마스크(7)의 표면에 지르코니아계 드라이에칭 잔사(6)가 부착되어 있다.
본 발명의 반도체기판의 제조방법에서는, 이러한 드라이에칭 잔사를 제거하기 전의 알루미나층을 갖는 반도체기판과, 본 발명의 조성물을 접촉시킴으로써, 반도체기판의 표면으로부터 드라이에칭 잔사를 제거할 수 있다. 이에 따라, 수율좋게, 반도체기판을 제조할 수 있다. 본 발명의 바람직한 태양에 따르면, 드라이에칭 잔사를 제거하는 공정에서 알루미나층에 함유되는 알루미나의 데미지를 충분히 억제할 수 있다. 또한, 본 발명의 일 태양에 있어서, 반도체기판이, 알루미나에 더하여, 코발트 또는 코발트합금, 더 나아가서는 저유전율 층간절연막을 갖는 경우는, 이들의 데미지를 억제할 수 있다. 이에 따라, 전기특성에 영향을 주는 일 없이, 반도체기판을 제조할 수 있다.
[알루미나층을 갖는 반도체기판의 세정방법]
본 발명의 반도체기판의 세정방법은, 본 발명의 조성물을 이용하여 드라이에칭 잔사를 제거하는 공정을 포함한다. 예를 들어, 드라이에칭에 의해 비아나 트렌치를 형성한 후, 드라이에칭 잔사를 제거하기 전의 알루미나층을 갖는 반도체기판을, 본 발명의 조성물과 접촉시켜, 반도체기판의 표면으로부터 드라이에칭 잔사를 제거하는 공정을 포함한다.
본 발명의 조성물의 사용온도 및 사용시간은, 상기 「조성물의 사용방법」에 있어서 서술한 바와 같다. 알루미나층을 갖는 반도체기판의 표면에 본 발명의 조성물을 접촉시키는 방법에 대해서도, 상기 「알루미나층을 갖는 반도체기판의 제조방법」에서 서술한 바와 같다. 또한, 세정대상인 알루미나층을 갖는 반도체기판에 대해서도, 상기 「반도체기판」 및 상기 「알루미나층을 갖는 반도체기판의 제조방법」에 있어서 서술한 바와 같다.
본 발명의 반도체기판의 세정방법을 이용함으로써, 반도체기판의 표면으로부터 드라이에칭 잔사를 제거할 수 있다. 본 발명의 세정방법의 바람직한 태양에서는, 드라이에칭 잔사를 제거하는 공정에서 알루미나의 데미지를 충분히 억제할 수 있다. 또한, 본 발명의 세정방법의 일 태양에서는, 반도체기판이, 배선재료로서 코발트 또는 코발트합금, 더 나아가서는 저유전율 층간절연막을 갖는 경우는, 이들의 데미지를 충분히 억제할 수 있다. 이에 따라, 전기특성에 영향을 주는 일 없이, 반도체기판을 제조할 수 있다.
실시예
이하, 실시예를 통해 본 발명을 구체적으로 설명하나, 본 발명의 효과를 나타내는 한 실시형태를 적당히 변경할 수 있다.
한편, 특별히 지정하지 않는 한 %는 질량%를 의미한다.
[평가용 웨이퍼]
<평가웨이퍼A>: 티탄(Ti)계 잔사의 제거평가용
하층으로부터, 질화실리콘, 층간절연막, 질화실리콘, 산화티탄, 포토레지스트를 제막하고, 이어서 포토레지스트를 패터닝하였다.
포토레지스트를 마스크로 하여 하드마스크의 소정의 개소를 드라이에칭으로 제거하고, 산소플라즈마에 의한 애싱으로 포토레지스트를 제거하였다. 다시 하드마스크를 마스크로 하여, 드라이에칭에 의해 질화실리콘, 층간절연막에 비아를 형성하였다.
<평가웨이퍼B>: 지르코니아(Zr)계 잔사의 제거평가용
하층으로부터, 질화실리콘, 층간절연막, 질화실리콘, 지르코니아, 포토레지스트를 제막하고, 이어서 포토레지스트를 패터닝하였다.
포토레지스트를 마스크로 하여 하드마스크의 소정의 개소를 드라이에칭으로 제거하고, 산소플라즈마에 의한 애싱으로 포토레지스트를 제거하였다. 다시 하드마스크를 마스크로 하여, 드라이에칭에 의해 질화실리콘, 층간절연막에 비아를 형성하였다.
<막부착 웨이퍼>: 조성물에 의한 알루미나, 코발트, 저유전율 층간절연막에 대한 데미지평가용
알루미나, 코발트, 저유전율 층간절연막(TEOS「테트라에톡시실리케이트」)의 각각의 재질이 제막된 각 막부착 웨이퍼(알루미나막부착 웨이퍼, 코발트막부착 웨이퍼, TEOS막부착 웨이퍼 막부착 웨이퍼)를 이용하였다.
[평가방법]
<잔사의 제거평가>
각종 조성물로 처리한 후의 평가웨이퍼A 및 평가웨이퍼B에 대하여 SEM관찰을 행하였다.
측정기기; 주식회사히타치하이테크놀로지즈사제, 초고분해능전계방출형 주사전자현미경 SU9000(배율 10만배)
판정방법:
E: 드라이에칭 잔사가 완전히 제거되었다.
G: 드라이에칭 잔사가 대체로 완전히 제거되었다.
P: 드라이에칭 잔사의 제거가 불충분하였다.
E, G판정을 합격으로 하였다.
<E.R.(에칭레이트)>
각각의 막부착 웨이퍼를 50℃의 조성물로 처리하고, 처리 전후의 막두께차를 처리시간으로 나눔으로써 E.R.을 산출하였다. 막부착 웨이퍼의 막두께는, 에스아이아이·나노테크놀로지주식회사제 형광X선장치 SEA1200VX(막두께측정장치A), 혹은 n&k테크놀로지사제 광학식 막두께계 n&k1280(막두께측정장치B)을 이용하여 측정하였다. 코발트막부착 웨이퍼는 막두께측정장치A를, 알루미나막부착 웨이퍼, TEOS막부착 웨이퍼 막부착 웨이퍼는 막두께측정장치B를 이용하여 막두께를 측정하였다.
알루미나는 E.R.이 40Å/min 이하
코발트는 E.R.이 1.0Å/min 이하
TEOS는 1.0Å/min 이하인 경우를 양품으로 하였다.
[실시예 1~8 및 비교예 1~12]
시험에는, 평가웨이퍼A, 평가웨이퍼B 및 알루미나막부착 웨이퍼를 사용하였다. 표 1에 기재한 조성물에 50℃에서 침지하고, 그 후, 초순수에 의한 린스, 건조질소가스 분사에 의한 건조를 행하였다. 평가웨이퍼A 및 평가웨이퍼B에 관해서는, 모두 1분간 침지처리를 행하고, 처리 후의 웨이퍼를 SEM으로 관찰하였다.
알루미나막부착 웨이퍼에 대해서는 5분간 침지처리를 행하고, 처리 전후의 막두께로부터 E.R.을 산출하였다(비교예에서는, 5분간의 침지처리에서는 알루미나막이 완전히 용해되었으므로, 비교예 11 이외는 30초간 침지처리를 행하고 E.R.을 산출하였다).
각 조성물의 pH는, 25℃에서 pH미터(주식회사호리바제작소제 pH미터F-52)를 사용하여 측정하였다.
실시예 1~8에 있어서는, 알루미나의 데미지를 방지하면서, 드라이에칭 잔사를 완전히 제거하고 있는 것을 알 수 있다.
한편, 비교예에 있어서는, 알루미나의 데미지를 억제하고, 피처리물 표면의 드라이에칭 잔사를 제거할 목적으로는 사용할 수 없음을 알 수 있다. 특히, 비교예 4~10에 있어서는, 바륨과 동족인 Be, Mg, Ca, Sr로 양이온을 변경한 것을 사용하고 있는데, 바륨염과 동일한 효과를 얻을 수 없음을 알 수 있다.
[표 1]
Figure pct00001
[실시예 9~13]
벤조트리아졸 화합물(C) 및 피롤리돈구조를 갖는 화합물(D)을 병용한 표 2의 조성에 있어서의 평가를 행하였다. 시험에는, 평가웨이퍼A, 평가웨이퍼B, 알루미나막부착 웨이퍼, 코발트막부착 웨이퍼 및 TEOS의 막부착 웨이퍼를 사용하였다. 표 2에 기재한 조성물에 50℃에서 침지하고, 그 후, 초순수에 의한 린스, 건조질소가스 분사에 의한 건조를 행하였다. 평가웨이퍼A 및 평가웨이퍼B에 관해서는, 실시예 1~8과 마찬가지로 1분간 침지처리를 행하고, 처리 후의 웨이퍼를 SEM으로 관찰하였다. 알루미나막부착 웨이퍼에 대해서는, 실시예 1~8과 마찬가지로 5분간 침지처리를 행하고, E.R.을 산출하였다. 코발트와 TEOS의 막부착 웨이퍼에 대해서는 각각 30분간 침지처리를 행하고, E.R.을 산출하였다. 실시예 9, 10에 있어서는, 알루미나, 코발트의 데미지를 방지하면서, 드라이에칭 잔사를 완전히 제거하고 있음을 알 수 있다. 나아가, 실시예 11~13에 있어서는, 알루미나, 코발트, 저유전율 층간절연막의 데미지를 방지하면서, 드라이에칭 잔사를 완전히 제거하고 있음을 알 수 있다.
[표 2]
Figure pct00002
1: 티탄계 드라이에칭 잔사
2: 티탄계 하드마스크
3: 코발트 또는 코발트합금
4: 알루미나
5: 저유전율 층간절연막
6: 지르코니아계 드라이에칭 잔사
7: 지르코니아계 하드마스크

Claims (14)

  1. 바륨 화합물(A)을 0.00005~1질량% 및 불소 화합물(B)을 0.01~20질량%로 함유하고, pH가 2.5~8.0의 범위에 있는 조성물.
  2. 제1항에 있어서,
    바륨 화합물(A)이, 질산바륨, 아세트산바륨, 염화바륨, 수산화바륨, 아황산바륨, 염소산바륨, 과염소산바륨, 과산화바륨, 크롬산바륨, 산화바륨, 시안화바륨, 브롬화바륨, 탄산바륨, 메타붕산바륨, 요오드화바륨, 테트라플루오로붕산바륨, 황산바륨 및 황화바륨으로 이루어지는 군으로부터 선택되는 1 이상을 함유하는, 조성물.
  3. 제1항에 있어서,
    바륨 화합물(A)이, 질산바륨, 아세트산바륨, 염화바륨 및 수산화바륨으로 이루어지는 군으로부터 선택되는 1 이상을 함유하는, 조성물.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    불소 화합물(B)이, 불산 또는 불화물염을 함유하는, 조성물.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    pH가 3.1~7.4의 범위에 있는, 조성물.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    과산화수소의 함유량이 0.002질량% 미만인, 조성물.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    벤조트리아졸 화합물(C)을 0.01~10질량% 추가로 함유하는, 조성물.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    피롤리돈구조를 갖는 화합물(D)을 0.0005~1질량% 추가로 함유하는, 조성물.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    50℃에 있어서의 알루미나의 에칭레이트가, 40Å/min(4.0×10-9nm/min) 이하인, 조성물.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    50℃에 있어서의 코발트의 에칭레이트가, 1.0Å/min(1.0×10-10nm/min) 이하인, 조성물.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    50℃에 있어서의 저유전율 층간절연막의 에칭레이트가, 1.0Å/min(1.0×10-10nm/min) 이하인, 조성물.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    알루미나층을 갖는 반도체기판의 드라이에칭 잔사제거에 사용되는, 조성물.
  13. 제1항 내지 제12항 중 어느 한 항에 기재된 조성물을 이용하여 드라이에칭 잔사를 제거하는 공정을 포함하는, 알루미나층을 갖는 반도체기판의 제조방법.
  14. 제1항 내지 제12항 중 어느 한 항에 기재된 조성물을 이용하여 드라이에칭 잔사를 제거하는 공정을 포함하는, 알루미나층을 갖는 반도체기판의 세정방법.
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