KR20200122748A - Saw 필터 패키지 및 그의 제조방법 - Google Patents

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KR20200122748A
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Abstract

본 발명은 SAW 필터 패키지 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 패키지 기판; 및 상기 패키지 기판 상에 실장된 SAW 필터 칩을 포함한다. 상기 패키지 기판은: 순차적으로 적층된 제1 세라믹 층 및 제2 세라믹 층; 및 상기 제2 세라믹 층 상에 제공되며, 인덕터를 구성하는 금속 라인을 포함하고, 상기 제2 세라믹 층의 투자율은 상기 제1 세라믹 층의 투자율보다 크다.

Description

SAW 필터 패키지 및 그의 제조방법{SAW filter package and a method for manufacturing the same}
본 발명은 SAW 필터 패키지 및 그의 제조방법에 관한 것으로, 보다 상세하게는 정전기 방전에 내성을 갖는 SAW 필터 패키지 및 그의 제조방법에 관한 것이다.
표면 탄성파 필터(이하 ‘SAW 필터’라 한다)는 주파수 신호처리용도의 핵심부품으로서 GHz 주파수 대역에 이르기까지 광범위하게 사용되고 있다. 특히 SAW 필터가 가지는 양산성, 선택성, 안정성 등의 우수한 특성으로 인해 RF 이동통신용도로 응용의 폭을 넓혀 가고 있다. 현재 SAW 필터는 그 크기가 계속 소형화되는 추세이며, 이에 따라 칩 사이즈 패키지 타입(Chip Size Package Type, 이하 ‘CSP 타입’이라 한다)으로 생산되고 있다.
정전기 방전(Electrostatic discharge, ESD)은 정전기에 의한 방전현상이다. 반도체 집적회로는 정전기 방전 펄스에 대해 매우 민감하고, 특히 정전기 방전 펄스에 의해 만들어지는 높은 전압과 전류에 의해 물리적 손상을 받기 쉽다. 따라서, 정전기 방전에 내성을 갖는 SAW 필터의 개발이 필요한 실정이다.
본 발명이 해결하고자 하는 과제는 정전기 방전에 내성을 갖는 SAW 필터 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 정전기 방전에 내성을 갖는 SAW 필터 패키지를 제조하는 방법을 제공하는 것이다.
본 발명의 개념에 따른, SAW 필터 패키지는, 패키지 기판; 및 상기 패키지 기판 상에 실장된 SAW 필터 칩을 포함할 수 있다. 상기 패키지 기판은: 순차적으로 적층된 제1 세라믹 층 및 제2 세라믹 층; 및 상기 제2 세라믹 층 상에 제공되며, 인덕터를 구성하는 금속 라인을 포함할 수 있다. 상기 제2 세라믹 층의 투자율은 상기 제1 세라믹 층의 투자율보다 클 수 있다.
본 발명에 따른 SAW 필터 패키지는, 패키지 기판 내에 내장된 인덕터를 통하여 정전기 방전으로부터 SAW 필터 칩을 효과적으로 보호할 수 있다. 나아가 SAW 필터 칩의 전극에 있어서, 복수개의 금속층들 중 중간에 고밀도의 금속층이 개재되므로, 정전기 방전으로부터 상기 전극이 파괴되는 것이 방지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 SAW 필터 패키지를 나타낸 사시도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 도 2의 M 영역을 확대한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 SAW 필터 패키지를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도의 다른 예이다.
도 5 내지 도 10은 본 발명의 실시예들에 따른 SAW 필터 패키지를 제조하는 방법을 설명하기 위한 사시도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 일 실시예에 따른 SAW 필터 패키지를 나타낸 사시도이다. 도 2는 도 1의 A-A'선에 따른 단면도이다. 도 3은 도 2의 M 영역을 확대한 단면도이다.
도 1 내지 도 3을 참조하면, 패키지 기판(PSU)이 제공될 수 있다. 패키지 기판(PSU)은, 순차적으로 적층된 제1 내지 제4 세라믹 층들(CRL1-CRL4)을 포함할 수 있다. 제1 내지 제4 세라믹 층들(CRL1-CRL4)은, 적층된 세라믹 시트들이 소성되어 형성된 것일 수 있다. 제2 및 제3 세라믹 층들(CRL2, CRL3)은, 제1 및 제4 세라믹 층들(CRL1, CRL4) 사이에 개재될 수 있다.
제1 및 제4 세라믹 층들(CRL1, CRL4)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 제1 및 제4 세라믹 층들(CRL1, CRL4)은, 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic)을 포함할 수 있다.
제2 및 제3 세라믹 층들(CRL2, CRL3)은, 제1 및 제4 세라믹 층들(CRL1, CRL4)과는 다른 물질을 포함할 수 있다. 구체적으로, 제2 및 제3 세라믹 층들(CRL2, CRL3)의 투자율(magnetic permeability)은, 제1 및 제4 세라믹 층들(CRL1, CRL4)의 투자율보다 더 클 수 있다.
제2 및 제3 세라믹 층들(CRL2, CRL3)은 서로 동일한 물질을 포함할 수 있다. 제2 및 제3 세라믹 층들(CRL2, CRL3)은 자성 세라믹(magnetic ceramic)을 포함할 수 있다. 예를 들어, 제2 및 제3 세라믹 층들(CRL2, CRL3)은 페라이트(ferrite)를 포함할 수 있다.
각각의 제1 및 제4 세라믹 층들(CRL1, CRL4)을 관통하는 복수개의 비아들(VI)이 제공될 수 있다. 비아들(VI)은, 패키지 기판(PSU) 내의 수직적 전기적 연결을 수행할 수 있다.
제2 및 제3 세라믹 층들(CRL2, CRL3) 사이에 복수개의 금속 라인들(ML1, ML2, ML3) 및 제1 패드들(PD1)이 개재될 수 있다. 예를 들어, 금속 라인들(ML1, ML2, ML3)은 제1 금속 라인(ML1), 제2 금속 라인(ML2) 및 제3 금속 라인(ML3)을 포함할 수 있다. 제1 패드(PD1)는, 각각의 제1 내지 제3 금속 라인들(ML1, ML2, ML3)과 연결될 수 있다.
금속 라인들(ML1, ML2, ML3)은 다양한 평면적 형태를 가질 수 있다. 제1 금속 라인(ML1)은 지그재그 형태를 가질 수 있고, 제2 금속 라인(ML2) 및 제3 금속 라인(ML3)은 직선 형태를 가질 수 있다.
제1 금속 라인(ML1)은 인덕터(IND)를 구성할 수 있다. 제2 및 제3 금속 라인들(ML2, ML3)은 패키지 기판(PSU) 내의 라우팅을 위한 배선을 구성할 수 있다. 제1 금속 라인(ML1)의 인덕터(IND)는 정전기 방전(Electrostatic discharge, ESD)으로부터 SAW 필터 패키지를 보호할 수 있다. 고전압 및 고전류를 갖는 정전기 방전 펄스가 인가될 때, 인덕터(IND)는 상기 정전기 방전 펄스를 완충시킬 수 있다.
제4 세라믹 층(CRL4) 상에 제2 패드들(PD2)이 제공될 수 있다. 예를 들어, 제2 패드(PD2)는, 비아(VI) 및 제1 패드(PD1)를 통해 제1 금속 라인(ML1)의 인덕터(IND)와 전기적으로 연결될 수 있다. 예를 들어, 제1 금속 라인(ML1)의 인덕터(IND)의 제1 단자는 제2 패드(PD2)와 전기적으로 연결될 수 있다. 제1 금속 라인(ML1)의 인덕터(IND)의 제2 단자는 제2 금속 라인(ML2)과 연결될 수 있다. 제2 금속 라인(ML2)은 접지 라인일 수 있다.
패키지 기판(PSU) 상에 SAW 필터 칩(SFC)이 실장될 수 있다. SAW 필터 칩(SFC)은 기판(SUB)을 포함할 수 있다. 기판(SUB)은 압전 기판일 수 있다. SAW 필터 칩(SFC)은, 기판(SUB)상에 제공된 전극들(IDT), 반사기들(reflector, REF), 및 제3 패드들(PD3)을 더 포함할 수 있다. 전극들(IDT)은, 빗살 형태의 한 쌍의 전극들을 포함할 수 있다. 전극들(IDT)은 변환기로 기능하도록 구성될 수 있다. 제3 패드들(PD3)은, 전극들(IDT)의 입력 단자 및 출력 단자에 각각 연결될 수 있다.
도 3을 다시 참조하면, 전극(IDT)은, 순차적으로 적층된 복수개의 금속층들(ME1-ME4)을 포함할 수 있다. 예를 들어, 금속층들(ME1-ME4)은 제1 금속층(ME1), 제2 금속층(ME2), 제3 금속층(ME3) 및 제4 금속층(ME4)을 포함할 수 있다.
제1 금속층(ME1)은 기판(SUB)의 상면과 직접 접촉할 수 있다. 제1 금속층(ME1)은, 제2 내지 제4 금속층들(ME2, ME3, ME4)이 기판(SUB)에 잘 접착되게 하기 위한 본딩층의 역할을 수행할 수 있다. 예를 들어, 제1 금속층(ME1)은 티타늄(Ti)을 포함할 수 있다.
제2 및 제4 금속층들(ME2, ME4)은 서로 동일한 물질을 포함할 수 있다. 제2 및 제4 금속층들(ME2, ME4)은 저저항 금속을 포함할 수 있다. 예를 들어, 제2 및 제4 금속층들(ME2, ME4)은 알루미늄(Al)을 포함할 수 있다.
제2 및 제4 금속층들(ME2, ME4) 사이에 제3 금속층(ME3)이 개재될 수 있다. 제3 금속층(ME3)은, 제2 및 제4 금속층들(ME2, ME4)보다 밀도가 큰 금속을 포함할 수 있다. 예를 들어, 제3 금속층(ME3)은 Cu, Mo, Ag 또는 Pt를 포함할 수 있다.
제2 및 제4 금속층들(ME2, ME4)은 밀도가 작은 금속인 알루미늄(Al)으로 이루어져 있으므로, 정전기 방전 펄스가 SAW 필터 칩(SFC)의 전극(IDT)에 인가될 경우 제2 및 제4 금속층들(ME2, ME4)은 쉽게 파괴될 수 있다. 제2 및 제4 금속층들(ME2, ME4) 사이에 고밀도의 제3 금속층(ME3)이 개재될 경우, 정전기 방전 펄스로부터 제2 및 제4 금속층들(ME2, ME4)이 물리적으로 파괴되는 것을 막을 수 있다.
본 실시예에 따르면, SAW 필터 칩(SFC)은 패키지 기판(PSU) 상에 와이어 본딩 방식으로 실장될 수 있다. 와이어(WI)를 통해, SAW 필터 칩(SFC)의 제3 패드들(PD3)이 패키지 기판(PSU)의 제2 패드들(PD2)에 각각 전기적으로 연결될 수 있다. 다시 말하면, SAW 필터 칩(SFC)은 패키지 기판(PSU)의 인덕터(IND)와 전기적으로 연결될 수 있다. 인덕터(IND)는 정전기 방전으로부터 SAW 필터 칩(SFC)을 보호할 수 있다.
본 발명의 실시예들에 따르면, 인덕터(IND)를 샌드위치하는 제2 및 제3 세라믹 층들(CRL2, CRL3)은, 상대적으로 높은 투자율을 갖는 자성 세라믹(예를 들어, 페라이트)을 포함할 수 있다. 이로써, 인덕터(IND)의 인덕턴스를 높일 수 있다. 결과적으로, 인덕터(IND)는 정전기 방전으로부터 SAW 필터 칩(SFC)을 보다 효과적으로 보호할 수 있다. 나아가, SAW 필터 칩(SFC)의 전극(IDT)의 경우 저밀도의 제2 및 제4 금속층들(ME2, ME4) 사이에 고밀도의 제3 금속층(ME3)이 개재되므로, 정전기 방전으로부터 전극(IDT)이 파괴되는 것이 방지될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 SAW 필터 패키지를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도의 다른 예이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 SAW 필터 패키지와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
패키지 기판(PSU) 상에 SAW 필터 칩(SFC)이 플립 칩 본딩 방식으로 실장될 수 있다. 구체적으로, SAW 필터 칩(SFC)의 기판(SUB)은 제1 면(SUBa) 및 제1 면(SUBa)에 대향하는 제2 면(SUBb)를 포함할 수 있다. 전극들(IDT), 반사기들(REF), 및 제3 패드들(PD3)은 제1 면(SUBa) 상에 제공될 수 있다. SAW 필터 칩(SFC)은, 기판(SUB)의 제1 면(SUBa)이 패키지 기판(PSU)을 마주보도록 패키지 기판(PSU) 상에 실장될 수 있다.
SAW 필터 칩(SFC)의 제3 패드들(PD3)과 패키지 기판(PSU)의 제2 패드들(PD2) 사이에 연결 단자들(SOL)이 각각 개재될 수 있다. 예를 들어, 연결 단자들(SOL)은 솔더볼일 수 있다. 연결 단자들(SOL)을 통해, SAW 필터 칩(SFC)과 패키지 기판(PSU)이 서로 전기적으로 연결될 수 있다.
패키지 기판(PSU)과 SAW 필터 칩(SFC)을 덮는 보호 필름(PF)이 제공될 수 있다. 보호 필름(PF)은 기판(SUB)의 제2 면(SUBb)을 덮을 수 있다.
도 5 내지 도 10은 본 발명의 실시예들에 따른 SAW 필터 패키지를 제조하는 방법을 설명하기 위한 사시도들이다.
도 5를 참조하면, 세라믹 시트(CRS)가 제공될 수 있다. 도 5에 도시된 세라믹 시트(CRS)는 자성 세라믹(예를 들어, 페라이트)를 포함할 수 있다. 세라믹 시트(CRS)를 펀칭하여, 복수개의 비아 홀들(VIH)이 형성될 수 있다.
비아 홀들(VIH) 내에 도전 물질을 채워, 비아들(VI)이 형성될 수 있다. 예를 들어, 상기 도전 물질은 은(Ag) 페이스트를 포함할 수 있고, 따라서 비아들(VI)은 은(Ag)을 포함할 수 있다.
도 6을 참조하면, 비아들(VI)이 형성된 세라믹 시트(CRS) 상에 복수개의 금속 라인들(ML1, ML2, ML3) 및 제1 패드들(PD1)이 형성될 수 있다. 일 예로, 금속 라인들(ML1, ML2, ML3) 및 제1 패드들(PD1)은, 스크린 프린팅에 의해 형성될 수 있다. 제1 패드들(PD1)은 비아들(VI)과 각각 중첩되도록 형성될 수 있다. 제1 패드(PD1)는, 각각의 금속 라인들(ML1, ML2, ML3)과 연결될 수 있다. 제1 금속 라인(ML1)은 지그재그 형태를 갖도록 형성될 수 있다. 제1 금속 라인(ML1)은 인덕터(IND)를 구성할 수 있다. 제1 금속 라인(ML1)의 일 단은 제1 패드(PD1)와 연결될 수 있고, 제1 금속 라인(ML1)의 타 단은 제2 금속 라인(ML2)과 연결될 수 있다.
도 7을 참조하면, 앞서 도 5 및 도 6을 참조하여 설명한 세라믹 시트(CRS)를 복수개 제조하여, 제1 내지 제4 세라믹 시트들(CRS1-CRS4)이 준비될 수 있다. 제1 내지 제4 세라믹 시트들(CRS1-CRS4)이 순차적으로 적층하여, 이들이 래미네이션(lamination)될 수 있다.
제1 및 제4 세라믹 시트들(CRS1, CRS4)은 저온 동시 소성 세라믹을 포함할 수 있다. 제2 및 제3 세라믹 시트들(CRS2, CRS3)은 자성 세라믹을 포함할 수 있다. 제2 및 제3 세라믹 시트들(CRS2, CRS3)의 투자율은, 제1 및 제4 세라믹 시트들(CRS1, CRS4)의 투자율보다 더 클 수 있다.
도 8을 참조하면, 제1 세라믹 시트(CRS1) 아래에 제1 수축 억제 시트(SIS1)가 부착될 수 있고, 제4 세라믹 시트(CRS4) 위에 제2 수축 억제 시트(SIS2)가 부착될 수 있다. 다시 말하면, 제1 및 제4 세라믹 시트들(CRS1, CRS4)은 제1 및 제2 수축 억제 시트들(SIS1, SIS2) 사이에 개재될 수 있다.
제1 및 제2 수축 억제 시트들(SIS1, SIS2)은 상대적으로 높은 소성 온도를 갖는 물질을 포함할 수 있다. 제1 및 제2 수축 억제 시트들(SIS1, SIS2)은, 제1 및 제4 세라믹 시트들(CRS1, CRS4)의 소성 온도보다 더 높을 수 있다. 제1 및 제2 수축 억제 시트들(SIS1, SIS2)은, 소성 온도가 800℃보다 높은 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 수축 억제 시트들(SIS1, SIS2)은 알루미늄 산화물, 지르코늄 산화물 또는 실리콘 카바이드를 포함할 수 있다.
도 9를 참조하면, 도 8의 결과물 상에 소성 공정(FIR)을 수행하여, 제1 내지 제4 세라믹 시트들(CRS1-CRS4)이 소성될 수 있다. 제1 내지 제4 세라믹 시트들(CRS1-CRS4)이 소성되어, 제1 내지 제4 세라믹 층들(CRL1-CRL4)이 각각 형성될 수 있다. 제1 내지 제4 세라믹 층들(CRL1-CRL4)은 패키지 기판(PSU)을 구성할 수 있다. 소성 공정(FIR) 동안, 제1 및 제2 수축 억제 시트들(SIS1, SIS2)은 소성되지 않을 수 있다.
제1 및 제4 세라믹 시트들(CRS1, CRS4)의 열팽창 계수와 제2 및 제3 세라믹 시트들(CRS2, CRS3)의 열팽창 계수가 서로 다르므로, 소성 공정(FIR) 동안 제1 내지 제4 세라믹 시트들(CRS1-CRS4)이 수축될 수 있다. 한편 본 발명의 실시예들에 따르면, 제1 및 제2 수축 억제 시트들(SIS1, SIS2)은 소성 공정(FIR) 동안 소성되지 않으면서, 제1 내지 제4 세라믹 층들(CRL1-CRL4)이 수축에 의해 휘지 않도록 할 수 있다. 예를 들어, 제1 수축 억제 시트(SIS1)와 제1 세라믹 시트(CRS1)간의 마찰력에 의해, 소성 공정(FIR) 동안 제1 수축 억제 시트(SIS1)는 제1 세라믹 시트(CRS1)의 수축을 방지할 수 있다. 예를 들어, 제2 수축 억제 시트(SIS2)와 제4 세라믹 시트(CRS4)간의 마찰력에 의해, 소성 공정(FIR) 동안 제2 수축 억제 시트(SIS2)는 제4 세라믹 시트(CRS4)의 수축을 방지할 수 있다. 결과적으로 본 발명의 실시예들에 따르면, 이종 재료의 소성에 의한 패키지 기판(PSU)의 휨 현상이 방지될 수 있다.
도 10을 참조하면, 패키지 기판(PSU)의 양 면 상의 제1 및 제2 수축 억제 시트들(SIS1, SIS2)이 제거될 수 있다. 제1 및 제2 수축 억제 시트들(SIS1, SIS2)를 제거한 뒤, 패키지 기판(PSU)의 양 면에 폴리싱 공정을 수행하여 표면 잔류물을 제거할 수 있다. 패키지 기판(PSU)의 양 면에 제2 패드들(PD2)이 형성될 수 있다.
패키지 기판(PSU) 상에 SAW 필터 칩(SFC)이 실장될 수 있다. 일 실시예로, SAW 필터 칩(SFC)은 도 2와 같이 와이어 본딩 방식으로 실장될 수 있다. 다른 실시예로, SAW 필터 칩(SFC)은 도 4와 같이 플립 칩 본딩 방식으로 실장될 수 있다.

Claims (10)

  1. 패키지 기판; 및
    상기 패키지 기판 상에 실장된 SAW 필터 칩을 포함하되,
    상기 패키지 기판은:
    순차적으로 적층된 제1 세라믹 층 및 제2 세라믹 층; 및
    상기 제2 세라믹 층 상에 제공되며, 인덕터를 구성하는 금속 라인을 포함하고,
    상기 제2 세라믹 층의 투자율은 상기 제1 세라믹 층의 투자율보다 큰 SAW 필터 패키지.
  2. 제1항에 있어서,
    상기 SAW 필터 칩은, 기판 및 상기 기판 상의 전극들을 포함하고,
    각각의 상기 전극들은, 복수개의 적층된 금속층들을 포함하며,
    상기 금속층들 중 가운데 개재된 금속층은, 다른 금속층들보다 밀도가 큰 SAW 필터 패키지.
  3. 제2항에 있어서,
    상기 금속층들은, 상기 기판 상에 순차적으로 적층된 제1 내지 제4 금속층들을 포함하고,
    상기 제1 금속층은 Ti을 포함하고,
    상기 제2 및 제4 금속층들은 Al을 포함하며,
    상기 제3 금속층은 Cu, Mo, Ag 또는 Pt를 포함하는 SAW 필터 패키지.
  4. 제1항에 있어서,
    상기 제1 세라믹 층은 저온 동시 소성 세라믹을 포함하고,
    상기 제2 세라믹 층은 자성 세라믹을 포함하는 SAW 필터 패키지.
  5. 제1항에 있어서,
    상기 패키지 기판은:
    상기 제2 세라믹 층 상의 제3 세라믹 층; 및
    상기 제3 세라믹 층 상의 제4 세라믹 층을 더 포함하고,
    상기 제3 세라믹 층은 상기 제2 세라믹 층과 동일한 물질을 포함하며,
    상기 제4 세라믹 층은 상기 제1 세라믹 층과 동일한 물질을 포함하는 SAW 필터 패키지.
  6. 제5항에 있어서,
    상기 금속 라인은 상기 제2 및 제3 세라믹 층들 사이에 개재되는 SAW 필터 패키지.
  7. 제1항에 있어서,
    상기 패키지 기판은:
    상기 패키지 기판을 관통하는 비아; 및
    상기 패키지 기판 상의 패드를 더 포함하고,
    상기 SAW 필터 칩은, 상기 패드 및 상기 비아를 통해 상기 인덕터와 전기적으로 연결되는 SAW 필터 패키지.
  8. 제1항에 있어서,
    상기 인덕터는 정전기 방전 펄스를 완충시켜, 정전기 방전으로부터 상기 SAW 필터 칩을 보호하도록 구성되는 SAW 필터 패키지.
  9. 제1항에 있어서,
    상기 SAW 필터 칩은 와이어 본딩 방식으로 상기 패키지 기판 상에 실장되는 SAW 필터 패키지.
  10. 제1항에 있어서,
    상기 SAW 필터 칩은 플립 칩 본딩 방식으로 상기 패키지 기판 상에 실장되는 SAW 필터 패키지.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030062691A (ko) * 2002-01-18 2003-07-28 엘지이노텍 주식회사 표면탄성파 필터의 패키지 구조
JP2004363553A (ja) * 2003-02-12 2004-12-24 Tdk Corp 基板と積層電子部品と基板の製造方法
KR100605454B1 (ko) * 2000-02-09 2006-07-28 마쯔시다덴기산교 가부시키가이샤 전사재 및 그 제조방법 및 이것을 이용하여 제조된 배선기판
KR20070089884A (ko) * 2003-02-10 2007-09-03 가부시키가이샤 무라타 세이사쿠쇼 탄성 경계파 장치
KR20080071432A (ko) * 2007-01-30 2008-08-04 엘지이노텍 주식회사 고주파 모듈

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100605454B1 (ko) * 2000-02-09 2006-07-28 마쯔시다덴기산교 가부시키가이샤 전사재 및 그 제조방법 및 이것을 이용하여 제조된 배선기판
KR20030062691A (ko) * 2002-01-18 2003-07-28 엘지이노텍 주식회사 표면탄성파 필터의 패키지 구조
KR20070089884A (ko) * 2003-02-10 2007-09-03 가부시키가이샤 무라타 세이사쿠쇼 탄성 경계파 장치
JP2004363553A (ja) * 2003-02-12 2004-12-24 Tdk Corp 基板と積層電子部品と基板の製造方法
KR20080071432A (ko) * 2007-01-30 2008-08-04 엘지이노텍 주식회사 고주파 모듈

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