KR101270062B1 - 민감성 구조물을 포함하는 소자 및 그의 제조 방법 - Google Patents

민감성 구조물을 포함하는 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR101270062B1
KR101270062B1 KR1020067017823A KR20067017823A KR101270062B1 KR 101270062 B1 KR101270062 B1 KR 101270062B1 KR 1020067017823 A KR1020067017823 A KR 1020067017823A KR 20067017823 A KR20067017823 A KR 20067017823A KR 101270062 B1 KR101270062 B1 KR 101270062B1
Authority
KR
South Korea
Prior art keywords
electrical
shunt
substrate
device structures
providing
Prior art date
Application number
KR1020067017823A
Other languages
English (en)
Other versions
KR20060132712A (ko
Inventor
토마스 바이어
발데마르 가블리크
귄터 코박스
안톤 라이들
크리스티안 마트
베르너 루일레
Original Assignee
에프코스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에프코스 아게 filed Critical 에프코스 아게
Publication of KR20060132712A publication Critical patent/KR20060132712A/ko
Application granted granted Critical
Publication of KR101270062B1 publication Critical patent/KR101270062B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Micromachines (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

본 발명은 전기 절연 기판 또는 반도체성(semiconducting) 기판 위에 배치되는 전도성 구조물들 및 전기적으로 서로 분리되며 전압이나 아킹(arcing)에 민감한 소자 구조물들을 포함하는 전기 소자에 관한 것이다. 전기 절연 소자 구조물들 사이의 아킹을 방지하기 위해, 상기 소자 구조물들이 다른 전기 도체 경로들보다 더 작은 횡단면을 갖는 분로(shunt)를 이용하여 단락된다. 상기 분로는 임의의 시점에, 특히 소자의 제조가 완료된 후에 전류가 인가되면 완전히 녹아 끊어지며(단선), 이때 소자의 기능에 필요한 경우에는 소자 구조물들의 전기적 분리가 일어난다.

Description

민감성 구조물을 포함하는 소자 및 그의 제조 방법{COMPONENT COMPRISING SENSITIVE STRUCTURES, AND METHOD FOR THE PRODUCTION THEREOF}
본 발명은 전기 절연 기판 또는 반도체성(semiconducting) 기판 위에 배치되는 전도성 구조물들 및 갈바니 전기적으로 서로 분리되며 전압이나 아킹(arcing)에 민감한 소자 구조물들을 포함하는 전기 소자에 관한 것이다.
전기 소자, 특히 횡단면이 작은 전기 도체 경로들을 가진 소형 전기 소자들 또는 소자 내에 서로 좁은 간격으로 배치된 소자 구조물들에서는, 일반적으로 ESD(Electrostatic Discharge) 문제라고 알려져 있는 정전기 충전 및 방전 문제가 증폭되어 발생한다. 그러한 소자들에서는, 정전기가 발생하면 작은 치수 또는 좁은 간격 때문에 인접한 소자 구조물들 사이에 아킹이 발생할 수 있고, 그러한 아킹은 소자 구조물들을 손상시키거나 파괴할 수 있다. 정전기 충전 및 상이한 소자 구조물들 사이에 인가되는 전압은 외전위(outer electrical potential)와의 접촉에 의한 마찰 전기로 인해 대기가 충전됨으로써(atmospheric charging) 발생한다. 특히 초전성(pyroelectric property) 및 압전성(piezoelectric property)을 가진 재료들에서는, 온도 변화 또는 (압전 물질들의 경우) 재료들에 가해지는 강력한 기계적 부하를 수반하는 처리 단계들로 인해 강력한 전기 충전이 야기된다.
고절연 재료들 또는 반도체성(semiconducting) 재료들 위에 제공되며 전기적으로 서로 절연되는 2개의 소자 구조물 사이에 전압이 형성되고, 그 전압이 항복 전압을 초과하면 전기 아킹이 발생할 수 있다. 그러한 아킹은 주로 서로 전기적으로 절연된 소자 구조물들이 아주 좁은 간격을 갖는 곳 또는 소자 구조물들의 특수한 구조적 형상으로 인해 상대적으로 높은 전하 밀도가 나타나는 곳에서 발생한다.
상기 문제는 특히 압전 및/또는 초전 재료들로 된 기판 위에 장착되는 소자들과 관련된다. 즉, SAW 소자, FBAR 소자 또는 MEMS(Microelectromechanical Systems) 소자와 같은 미세 음향(micro-acoustic) 소자들과 관련이 있다. 이 문제는 고저항 라인을 통한 정전기 전압의 자연적 감소를 방해하는 기판 재료의 고절연성에 의해 증폭된다.
높은 정전기 전압의 형성을 방지하거나 정전기 전압을 감퇴시키는 다양한 방법이 공지되어 있다. 특히 민감성 소자 구조물들 사이의 고저항 접합, 예컨대 소자 구조물들과 기판 사이의 고저항 층 형태(DE-A-102 203 47 또는 EP-A-124 73 38 참조) 또는 고저항 전기 접합 형태(US 5,699,026 참조)의 고저항 접합들을 포함하는 소자들이 공지되어 있다. 그러한 고저항 접합들에 의해, 민감성 소자들이 서서히 형성되는 과전압으로부터 보호될 수 있다. 그러나 이러한 조치는, 상기 소자들의 성능을 악화시켜 특히 SAW 필터들의 경우 삽입손실(insertion loss)의 증가를 두드러지게 할 뿐만 아니라, 필요 공간이 증가하고, 전하가 빠르게 형성되는 경우에 부적절한 효과를 초래하는 단점이 있다.
따라서 본 발명의 목적은, 과전압 또는 정전기 방전에 민감한 소자 구조물들을 포함하면서도 전체 제조 프로세스 동안 간단하게 그러한 손상으로부터 보호되고, 전술한 공지되어 있는 해결책들의 단점들을 방지하는 전기 소자를 제공하는 것이다.
상기 목적은 본 발명에 따라 청구항 1의 전기 소자를 통해 달성된다. 본 발명의 바람직한 실시예들 및 상기 소자를 제조하기 위한 방법은 종속 청구항들에 제시되어 있다.
본 발명은 반도체성 또는 전기 절연성 기판 위에 형성된 전기 소자를 제시한다. 기판 위에 또는 기판 내에는 적어도 2개의 소자 구조물을 포함하는 전도성 구조물들 및 전기 도체 경로들이 배치되고, 상기 도체 구조물들은 강제적인 것은 아니지만, 대체로 완성된 소자 내에서 서로 전기적으로 절연되며, 전기 아킹 또는 정전기 전압에 대해 민감해진다.
본 발명을 통해, 그러한 소자는 적어도 2개의 소자 구조물들이 소자의 예비단계에서 기판 내부 또는 기판 위에 제공된 분로에 의해 단락되고, 상기 분로는 전기 도체 경로들보다 더 작은 횡단면을 가지며 외부에서 접근가능한 2개의 전기 단자들과 연결됨으로써 개선된다. 상기 분로에 의해 소자의 전기적으로 서로 분리된 전체 소자 구조물들이 단락될 수 있고, 그 결과 모든 소자 구조물의 단락을 통해 상기 소자 구조물들이 모두 동일한 전위에 놓여 내부 전압이 형성될 수 없기 때문에 정전기로 인한 아킹 또는 손상이 실제로 차단된다. 이러한 소자는 전체 제조 프로세스 동안 보호된다.
물론 단락은 소자 기능 자체에 장애가 되기 때문에, 분로에 의해 발생한 단락은 소자가 최초로 작동되기 전에 제거되어야 한다. 이는 본 발명에 따라 분로를 녹여 단선시키는 전류 펄스에 의한 상기 분로의 과부하를 통해 간단하게 수행될 수 있다. 분로는 다른 도체 경로들에 비해 훨씬 더 작은 횡단면을 갖기 때문에, 다른 소자 및 특히 다른 도체 경로들에 무해하고 주로 정상 작동시 발생하는 전류의 범위에 놓이는 전류 세기에서 이미 단선이 이루어질 수 있다.
분로의 단선은 예컨대 하우징이나 그 밖의 캡슐 내로의 삽입 과정을 포함하는 소자 제조가 완료된 후에 비로소 수행될 수 있다. 분로는 직접적으로 또는 외부에 놓인 2개의 단자, 특히 단자 핀이나 단자 콘택을 통해 간접적으로 전기 접촉되기 때문에, 상기 단자들을 통해 분로의 단선에 필요한 전류가 인가될 수 있다. 이는 소자가 밀봉된 후 또는 하우징 내로 삽입된 후에 이루어질 수 있다.
다수의 분로가 존재하는 경우, 단선을 위해 다른 외부 단자 쌍들에 동시에 또는 경우에 따라 연속으로 가급적 상이한 전압이 인가될 수 있다. 분로들이 단선시 전류가 오직 한 쌍의 외부 단자로만 돌진하도록, 다수의 분로들을 서로 연결하는 것도 가능하다. 소자 내에 다수의 분로가 존재하는 경우, 상기 분로들은 동일한 유형으로 형성될 수도 있고, 구조나 금속화 측면에서 상이하게 형성될 수도 있다.
단선된 분로는 완성된 소자에 전혀 불리한 결과를 초래하지 않으며, 단지 소자 상의 작은 면적을 소요할 뿐이다. 분로의 단선은 관련 도체 재료의 용융 또는 증발을 통해 이루어질 수 있는데, 이 경우 필요한 에너지는 분로 내에서의 저항 가열에 의해 획득되며, 상기 분로는 횡단면이 작을수록 더 높은 전기 저항을 갖는다.
본 발명을 통해 모든 민감성 소자 구조물들 또는 위험에 노출된 소자 구조물들 또는 전기적으로 서로 분리된 모든 전도성 구조물들이 간단하게 다시 제거될 수 있는 하나 이상의 분로들을 이용하여 연결 및 단락될 수 있다.
바람직하게는 분로 내에 더 작은 횡단면을 갖는 비교적 짧은 섹션을 단 1개만 형성할 수 있다. 그럼으로써, 기판상의 원하는 위치에 배치될 수 있는 미리 정할 수 있는 절단점이 형성된다. 이 경우, 분로 자체를 훨씬 더 길게 형성함으로써 필요한 경우 매우 멀리 떨어져 있는 소자 구조물들을 적절하게 연결할 수 있다. 이러한 방식으로, 소자 기능을 손상시키지 않으면서 외부 단자와 연결되지 않는 부동(floating) 전도성 구조물도 분로를 이용하여 보호할 수 있다.
바람직하게는 기판상에 전기 접속면들 사이에 분로를 제공할 수 있다. 상기 접속면들은 통상 소자의 외부 단자들과 전기적으로 연결되기 때문에, 단선시 분로의 전기적 반응성도 보증된다. 이러한 분로들을 사용하여 접속면들과 연결된 모든 금속화층이 단락될 수 있다.
소자의 제조시 가급적 선행 제조 단계에서, 바람직하게는 제 1 금속화층과 함께 분로가 만들어지며, 상기 제 1 금속화층에는 고유의 소자 기능을 위한 추가의 도체 경로들 및 소자 구조물들도 형성된다. 이 경우, 분로의 제조에 적합한 방법 단계가 불필요하며, 소자가 제조되는 동안 최대 개수의 방법 단계에 걸쳐 보호된다는 장점이 제공된다. 그에 상응하게, 분로들이 다른 도체 경로들과 동일한 금속화층으로 형성되는 것도 바람직하다. 분로들은 예컨대 리소그래피 기법을 이용하여 제조될 수 있다.
오직 분로만 확실하게 단선시키기 위한 조치로는, 도체 횡단면의 적어도 일부분을 반으로 축소시키는 것으로 충분하다. 그럼으로써 2배가 된 저항은 분로의 단선을 위해 전류 펄스가 운반될 때 분로의 도체 재료를 용융시키거나 증발시키기에 충분한 에너지가 돌입되도록 하며, 이때 예컨대 횡단면이 2배인 다른 도체 경로들에는 피해를 주지 않는다.
도체 경로 횡단면의 축소는 예컨대 분로에 사용된 도체 경로의 폭이 나머지 도체 경로들보다 축소되는 방식으로 수행될 수 있다. 또는 분로 영역 내의 금속화층 두께를 줄이는 것도 가능하다. 전술한 횡단면의 절반화에 추가로, 분로의 도체 경로 횡단면의 축소 폭을 더 작게 또는 더 크게 하는 것도 물론 가능하다. 분로 영역 내의 금속화층 두께를 줄이는 조치는, 금속화층의 생성에 사용된 리소그래피 기법을 통해 추가의 구조물 축소 및 그에 따른 도체 경로 폭의 축소가 불가능한 경우에 바람직하다. 금속화층이 다단계 프로세스에서 예컨대 2중층 또는 다중층으로 제조되면, 분로의 금속화층 두께를 줄이기 위해 상기 단계들 중 하나가 생략될 수 있다.
바람직하게는 분로가 기판 표면에 배치된다. 그럼으로써, 분로의 단선시 증발된 도체 재료가 방해받지 않고 유출될 수 있고, 내지는 추가의 단락을 야기하지 않으면서 최대한 분배될 수 있다. 또는, 오로지 분로의 용융시에만 상기 분로가 용융된 후 용융 비드를 위한 공간이 제공되도록 하기 위해, 분로 또는 적어도 분로의 더 축소된 횡단면을 갖는 부분을 공동 내부에 배치하는 것도 가능하다.
본 발명은 초전성 또는 압전성을 갖는 재료로 된 기판들을 구비한 전기 소자들에 특히 바람직하다. 초전 재료들은 소자 제조 중에 대부분의 방법 단계에서 불가피한 온도 변화시 전압을 발생시킨다. 압전 재료들은 역시 상기 소자들의 제조시 발생할 수 있는 기계적 하중이 가해질 때 전압을 발생시킨다. 소자가 예컨대 웨이퍼 평면 위에 제조되면, 바람직하게는 절단(sawing)에 의해 수행되는 분할이 필요하다. 절단 프로세스만이 압전 전압을 야기할 수 있고, 마찰에 의해 발생한 마찰 전기가 증폭될 수 있다. 본 발명을 통해, 상기 프로세스로 인해 상이한 전위들이 형성될 수 있는 가능성이 신뢰성 있게 저지됨으로써, 소자 내 발생한 높은 전압으로 인한 전기 아킹 및 손상이 방지된다.
압전성 및 초전성 기판 재료들만이 높은 정전기 전압의 형성을 야기하는 것은 아니다. 반도체 소자 또는 다른 전기적으로 분리된 기판들 위에 형성되는 소자들에서도 정전기 전하가 발생할 수 있고, 전도성 구조물들의 구조에 따라 전기적 아킹 및 손상도 야기될 수 있다. 따라서 본 발명에 따른 소자들은 반도체 소자들도 포함할 수 있으며, 특히 소형 집적 회로, 소형 센서, 마이크로전자공학 시스템 및 마이크로광학 소자도 포함할 수 있다.
본 발명의 대상에는 원활한 소자 기능을 충족시킬 수 있는 단선된 분로를 갖는 소자도 포함된다.
하기에서는 실시예들 및 관련 도면들을 참고로 본 발명을 더 상세히 설명한다. 도면들에는 본 발명의 다양한 실시예들이 정확한 축적으로 도시되어 있지 않고 개략적으로 도시되어 있다.
도 1은 2개의 소자 구조물 및 1개의 분로를 구비한 본 발명에 따른 소자의 기판을 개략적으로 도시한 평면도.
도 2는 본 발명에 따른 분로를 구비한 특수 소자의 기판.
도 3은 다수의 분로를 구비한 소자 구조물들.
도 4는 웨이퍼 상에 제공된 본 발명에 따른 금속화층.
도 5는 다수의 분로를 구비한 소자 구조물들.
도 6은 서로 연결된 다수의 분로의 단선 전(6A) 및 단선 후(도 6B)의 모습.
도 7은 부동 금속화층을 연결하는 분로들을 구비한 소자 구조물들.
도 1에는 예컨대 2개의 금속화층으로 구현되는 소자 구조물들(BS1 및 BS2)이 상부에 제공된 소자의 기판(S)이 평면도로 개략적으로 도시되어 있다. 본 실시예에서는 제 1 소자 구조물(BS1)이 전기 접속면들(AF1 및 AF2)와 연결된다. 제 2 소자 구조물(BS2)은 각각 도체 경로들(LB)에 의해 전기 접속면들(AF3 및 AF4)과 연결되며, 모든 요소들은 기판의 표면 위에 존재한다.
상기 두 소자 구조물(BS1, BS2)은 소자의 정상 작동 상태에서 갈바니 전기적으로 분리되긴 하나, 좁은 간격으로 인접한다. 그 결과, 예컨대 상기 두 구조물 중 하나의 정전기 충전으로 인해 항복 전압이 초과될 경우, 두 소자 구조물 사이에 전기 아킹이 발생할 수 있다. 그러므로 본 발명에 따라 두 소자 구조물이 예컨대 접속면들(AF2, AF3) 사이로 연결하는 분로(SL)를 이용하여 전기적으로 단락된다. 분로(SL)는 일반 도체 경로처럼 형성된 섹션을 포함한다. 또한, 상기 분로는 나머지 도체 경로들에 비해 축소된 횡단면을 갖는 섹션(RA)을 포함한다. 도시된 예에서 축소된 횡단면은 폭의 축소를 통해 얻어진 것이다.
도시된 단일 분로(SL) 외에도, 예컨대 접속면들(AF1과 AF4) 사이에 추가의 분로들이 제공될 수도 있다. 접속면들(AF1 및 AF2 또는 AF3 및 AF4)도 각각 1개의 분로와 연결될 수 있다. 추가의 분로들은, 소자 구조물들(BS)이 예컨대 접속면들(AF1 및 AF2) 사이의 고저항 연결만을 형성하거나 소자 구조물이 두 접속면들(AF1 및 AF2 또는 AF3 및 AF4) 사이의 갈바니 전기적 연결을 전혀 보증하지 않는 경우에 필요하다. 소자의 각각의 접속면(AF) 또는 각각의 금속화층 구조물로부터 다수의 상이한 분로들(SL)이 형성되어 나와 상기 구조물들을 다른 금속화층 구조물들과 연결할 수 있다.
도 2에는 민감성 소자 구조물(BS)과 관련한 특수한 실시예로서 표면탄성파(SAW) 소자의 인터디지털 변환기가 도시되어 있다. 소자가 금속화층 형태의 압전 기판(S)의 표면 위에 형성된다. 인터디지털 변환기는 아킹에 민감한 2개의 소자 구조물(BS1)로 구현된 2개의 인터디지털 코움(comb)으로 형성된다. 금속 스트립들로 형성된 전극 핑거들을 포함하는 2개의 전극 코움이 연달아 움직이고, 이때 상이한 소자 구조물들의 전극 핑거들은 서로 아주 좁은 간격을 갖는다. 상기 두 소자 구조물(BS1, BS2) 중 하나에 인가되는 정전기 전위는 상기 두 소자 구조물(BS1, BS2)의 서로 가까이 놓인 전극 핑거들 사이의 전기적 항복(breakdown)을 초래하기가 쉽다.
소자 구조물들은 전기 도체 경로에 의해 접속면들(AF1 및 AF2)과 연결된다. 소자 내에서 갈바니 전기적으로 분리되어 있는 상기 두 접속면(AF1 및 AF2) 사이에는 본 발명에 따라 상기 두 접속면을 연결하는 분로(SL)가 제공된다. 도면에는 접속면들이 서로를 향하는 면 위로 쐐기형(wedge-shaped) 금속화된 면만큼 확장되고, 상기 금속 면들의 첨두부가 서로를 향하고 있다. 상기 첨두부들은 분로(SL)를 통해 연결된다. 이러한 방식으로 2개의 소자 구조물(BS1, BS2)이 전기적으로 단락된다. 소자 구조물들을 포함한 기판은 상기 방식으로 항복의 위험 없이 후처리될 수 있다.
후처리의 범주에서, 기판이 예컨대 하우징 내에 삽일될 수 있는데, 이때 접속면들(AF)이 하우징 또는 베이스 기판의 외부 접촉면들과 연결된다. 이와 관련하여 도면에는 예컨대 본딩 와이어(BD)에 의한 연결이 도시되어 있다. 본딩 와이어(BD)는 접속면들을 하우징의 접촉면들(KF)과 연결하고, 상기 접촉면들은 다시 전체 소자의 접속 컨택들과 전기적으로 연결된다. 소자 구조물들(BS)을 포함하는 기판(S)이 플립 칩 구조에서 범프 연결을 통해서도 하우징 하부 또는 지지 기판 위에 제공될 수 있고, 이때 여기에 도시되지 않은 실시예에서 접속면들(AF)은 지지 기판 또는 하우징 하부 상에 합동으로 배치된 접촉면들과 범프를 통해 전도성을 갖도록 및 기계적으로 단단하게 연결된다.
후처리의 범주에서, 마지막으로 기판이 상기 기판 위에 직접 장착될 수 있는 캡(cap) 또는 하우징 하부나 베이스판 위에 장착될 수 있는 하우징 상부에 의해 추가로 덮일 수 있다. 플립 칩 구조는 기판 배면 위에 직접 접해 있는 박막 또는 코팅층으로 덮일 수도 있다. 그럼에도 불구하고, 상기 하우징 단계 후에도 외부 콘택 또는 접촉면들(KF)을 통해 외부에서 접속면들(AF)에 접근할 수 있다. 이러한 접근은, 임의의 시점에, 특히 소자의 제조가 완전히 끝난 후에 적절한 전류 인가에 의해 분로(SL)의 분리가 수행될 수 있기 때문에 필요하다.
도 3에는 본 발명의 또 다른 한 실시예가 도시되어 있는데, 여기서는 소자가 작동 준비 상태에 있을 때 갈바니 전기적으로 서로 분리되는 3개 이상의 소자 구조물(BS1, BS2 및 BS3)이 기판 위에 설치된다. 각각의 소자 구조물은 적어도 하나의 접속면(AF1, AF2, AF3)과 연결된다. 여기서는 상기 접속면들 중 각각 2개가 분로(SL)에 의해 단락되는데, 이때 분로(SL1)는 접속면들(AF1 및 AF2)을 서로 연결하고, 분로(SL2)는 접속면들(AF2 및 AF3)을 서로 연결한다.
추가의 구조물들, 층들 또는 커버들의 제공 단계를 포함할 수 있는 전체 소자의 제조 동안의 임의의 시점에 또는 바람직하게는 제조 후에 분로들이 분리된다. 이를 위해 접속면들(AF1 및 AF2)에 통제된 환경(controlled condition)에서 전압이 인가되고, 상기 전압은 상기 두 접속면(AF1 및 AF2) 사이에 통제된 전류 흐름을 야기한다. 상기 전류 흐름은, 분로의 증가된 저항으로 인해 상기 분로가 가열됨으로써 도체 경로 재료가 용융되거나 증발될 정도로 충분한 크기로 선택된다. 그러한 도체 경로 재료의 용융 또는 증발의 결과 전류 흐름이 차단되고, 전압이 상승한다. 이어서 갈바니 전기적으로 분리된 소자 구조물들(BS1 및 BS2) 사이의 과전압을 방지하기 위해, 접속면들이 전류 공급 또는 전위들로부터 분리된다. 이제 접속면들(AF2 및 AF3)로 전압이 인가됨으로써 분로 SL2에 대해서도 동일한 단선 과정이 실시된다. 그 결과, 3개의 모든 소자 구조물(BS1, BS2, BS3)이 갈바니 전기적으로 서로 분리된다. 이때, 다음 소자에서는 접속면들 중 2개만, 예컨대 접속면들(AF1 및 AF3)이 소자 기능을 위해 사용될 수 있다. 소자 구조물(BS2)은 소자 작동 중에 외부 전위와 전혀 접촉되지 않는 부동 금속화층을 형성할 수 있다. 이 경우 접속면(AF2)은 관련 분로들(SL1, SL2)의 분리를 위해서만 외부 단자와 연결되고, 그 결과 거기에 상응하는 전압이 인가된다.
본 발명의 또 다른 한 실시예에서는, 도체 경로들(LB)이 1개의 분로와 연결될 수 있다. 이때 상기 분로는 연결될 양쪽 금속화층 사이의 최단 거리를 연결할 수 있으며, 이 경우 바람직하게 기판의 최소 표면이 요구된다. 그러나, 분로 또는 분로들을 임의의 길이 및 임의의 형태로 형성하는 것도 가능하다. 예를 들면, 분로를 미로(meander) 구조로 형성할 수 있다.
그러나 소자 내에 소자 기능에 영향을 미칠 수 있는 추가의 기생 커패시턴스가 형성되지 않도록 하기 위해, 대부분 분로의 금속화층 면적 및 금속화층 두께를 최소화하는 것이 유리하다. 소자 구조물들(BS) 자체를 분로들을 통해 접속면들(AF)과 연결하는 것도 가능하다. 이는 특히 소자 구조물들의 전기 접속이 접속면들(AF)을 통해 이루어지지 않고 소자 구조물의 다른 장소에서 예컨대 본딩 와이어 연결이나 범프 연결을 통해 실시되는 경우에 바람직하다.
도 4에는 웨이퍼 평면 위에 소자 구조물들(BS), 도체 경로들(LB), 접속면들(AF) 및 분로들(SL)을 형성하기 위한 금속화층이 실시되는 또 다른 실시예가 도시되어 있다. 여기서 기판은 웨이퍼이고, 상기 웨이퍼 위에서는 여러 소자 영역들이 가상의 절단 에지들(SK)에 의해 서로 분리된다. 하나의 단계에서 각각의 소자 영역 내에 관련 소자 구조물들과 다른 도전 구조물들이 동시에 제공된다. 도면에는 단일 소자 영역의 구조물들만, 즉 갈바니 전기적으로 서로 분리된 2개의 소자 구조물(BS1 및 BS2)만 개략적으로 도시되어 있다. 웨이퍼 상에는 다수의 접속면들(AF)이 1개의 절단 에지(SK)와 겹치고 2개의 인접한 소자 영역에 동시에 속하도록 웨이퍼 상에 배치된다. 접속면들은 갈바니 전기적으로 소자 구조물들(BS)과 연결된다. 완성된 소자에서 갈바니 전기적으로 분리된 2개의 인접한 접속면 각각은 분로들(SL)을 통해 서로 연결된다. 이러한 방식으로 2개의 소자 영역에 동시에 속하는 접속면들(AF)에 의해 인접한 소자 영역의 소자 구조물들이 갈바니 전기적으로 서로 연결됨에 따라, 전체 웨이퍼 표면상의 모든 소자 영역들 내에 존재하는 모든 금속 구조물들이 갈바니 전기적으로 서로 연결될 수 있다.
다음 처리 단계에서는, 웨이퍼가 예컨대 절단 프로세스를 통해 절단 에지들(SK)을 따라 분리됨으로써 소자들이 분할된다. 상기 분리시 접속면들이 분할되고, 이때 각각의 절반부는 분리된 양쪽 소자 영역 중 하나 또는 분리된 양쪽 소자 중 하나에 속한다. 인접한 2개의 접속면(AF1', AF2')이 그들 사이에 놓인 절단 에지(SK1)의 양쪽에 배치된 각각의 2개의 분로를 통해 서로 연결되면, 분할된 기판들의 접속면들이 분리 이후에도 상기 분로를 통해 단락된다. 이는 예컨대 기판의 기계적 하중을 야기하는 전체 절단 공정 동안 정전기에 의해 인접한 소자 구조물들(BS) 사이의 전위차가 야기될 수 없음을 의미한다.
이 경우에도 개별 소자들은 연속적으로 후처리되고, 경우에 따라 하우징 내에 삽입될 수 있다. 분로들의 분리는 임의의 시점에, 특히 통상 최종 점검(final inspection)에서 각각의 소자에 대해 수행되는 측정 프로세스 직전에 실시될 수 있다. 그런 다음에 비로소 소자들이 작동 준비 상태가 되고, 더 이상 분로들에 의해 단락되지 않는다.
본 발명의 한 실시예에서는, 소자의 기하학적 구조 및 소자의 처리의 요구에 따라 여러 분로들이 상이한 시점 내지는 상이한 방법 단계에서 분리될 수도 있다. 도 4와 유사한 한 변형예에서는, 소자 구조물들(BS)이 분로들을 통해 접속면들(AF)과 연결되는 반면, 상기 접속면들(AF)은 큰 부피로 형성된 하나의 도체 경로 또는 하나의 전도성 프레임을 통해 서로 연결된다. 본 실시예에서는 상기 프레임이 전체 접속면들의 단락을 야기하는 반면, 소자 구조물들은 분로들을 통해서만 접속면들과 연결된다. 본 실시예에서도 분로는 모든 제조 프로세스가 끝난 다음에 단선을 통해 분리될 수 있다.
도 5에는 본 발명의 또 다른 한 실시예의 개략도가 도시되어 있는데, 여기서는 다수의 상이한 소자 구조물들(BS1 내지 BS4)이 상이한 분로(SL)를 통해 단락된다. 분로들(SL)은 예컨대 소자 구조물들(BS)의 근처에 배치된 패드들(P1, P2, P3, P4)을 접속면들(AF1, AF2, AF3, AF4)과 연결한다. 개별 패드(P2)로부터 다수의 분로(SL)가 유도될 수도 있다.
도 6A에는 작동 상태에서 외부 단자들과 연결되지 않는 소자 구조물이 소위 부동 금속화층 또는 부동 소자 구조물을 단 1개의 분로를 이용하여 다른 소자 구조물들로 연결할 수 있는 가능성이 도시되어 있다. 1개의 분로는 전기적으로 직접 또는 간접적으로 단자들, 예컨대 관련 패드들(P1 및 P2)과 연결되는 섹션들(SL' 및 SL")로 구성된다. 임의의 지점(RA)에서 분로의 횡단면이 축소된다. 이 지점(RA)에는 또한 분로의 또 다른 섹션(SL"')이 추가로 연결되고, 상기 추가 섹션은 부동 소자 구조물(BS1)과 연결된다.
상기 분로들의 단선을 위해 패드(P1 및 P2)를 통해 섹션(RA) 내의 도체 재료의 용융 또는 증발을 야기하는 전류가 인가된다. 이 경우, 3개의 모든 섹션(SL', SL" 및 SL"')이 전기적으로 분리된다. 도 6B는 단선 이후의 구조를 보여준다.
도 7에는 1개의 부동 금속 구조물(FS)을 분로의 2개 섹션(SL' 및 SL")과 연결하는 방법이 도시되어 있다. 이 방법은 패드가 부동 금속 구조물, 예컨대 프레임 접지 또는 자기 차폐 구조물로 둘러싸인 경우에 필요할 수 있다. 단선시 두 섹션(SL' 및 SL")이 동시에 분리될 수 있다.
본 발명이 단지 소수의 실시예로만 구현되었으나, 이것으로 제한되는 것은 아니다. 본 발명은 특히 분로의 개수, 배열 및 형상과 관련하여 도시된 실시예들과 상이한, 도시되지 않은 실시예들을 포함한다. 그러나 항상 필수적인 것은, 소자가 제조된 상태에서 갈바니 전기적으로 서로 분리된 소자 구조물들이 분로를 이용하여 단락됨으로써 전기적 아킹으로부터 보호된다는 점이다.

Claims (25)

  1. 전기 소자(electrical component)로서,
    반도체성 기판 및 전기적으로 절연성인 기판으로 이루어진 그룹 중 적어도 하나로부터 선택된 기판,
    상기 기판의 상부 및 상기 기판의 내부 중 적어도 하나에 배치되며 횡단면을 가지는 전기 도체 경로들;
    상기 기판의 상부 및 상기 기판의 내부 중 적어도 하나에 배치되는 전기적 절연성 구조물;
    외부에서 접근가능한 적어도 2개의 전기 단자들;
    전압에 민감한(voltage-sensitive) 소자 구조물들 및 전기적 아킹으로 손상될 수 있는(electrical-arcing-endangered) 소자 구조물들로 이루어진 그룹 중 적어도 하나로부터 선택되는 적어도 2개의 소자 구조물들;
    상기 전기 도체 경로들의 상기 횡단면보다 작은 횡단면을 갖는 적어도 하나의 분로(shunt line)
    를 포함하며, 상기 기판, 상기 전기 도체 경로들, 상기 전기적 절연성 구조물들, 상기 전기 단자들, 및 상기 적어도 2개의 소자 구조물들은 예비-단계(pre-stage) 상태를 포함하며, 상기 예비-단계 상태에서 상기 적어도 하나의 분로는 상기 적어도 2개의 소자 구조물들을 단락(short-circuit)시키고 상기 전기 단자들과 전기적으로 접속되는,
    전기 소자.
  2. 제 1항에 있어서,
    상기 소자 구조물들 중 2개보다는 많은 소자 구조물이 상기 적어도 하나의 분로와 단락되는,
    전기 소자.
  3. 제 1항에 있어서,
    상기 적어도 하나의 분로는 다수의 분로들이며;
    상기 적어도 2개의 소자 구조물들은 상기 분로들과 단락되는,
    전기 소자.
  4. 제 1항에 있어서,
    상기 적어도 하나의 분로는 다수의 분로들이며;
    상기 소자 구조물들 중 2개보다는 많은 소자 구조물이 상기 분로들과 단락되는,
    전기 소자.
  5. 제 1항에 있어서,
    상기 적어도 하나의 분로는 다수의 분로들이며;
    상기 적어도 2개의 소자 구조물들은 다수의 소자 구조물들이며;
    상기 다수의 소자 구조물들은 상기 분로들과 단락되는,
    전기 소자.
  6. 제 1항에 있어서,
    상기 적어도 하나의 분로는 상기 전기 도체 경로들의 상기 횡단면보다 축소된 횡단면을 갖는 적어도 하나의 부분을 포함하는,
    전기 소자.
  7. 제 1항에 있어서,
    상기 전기 단자들은 표면들을 가지며;
    상기 전기 도체 경로들은 상기 소자 구조물들을 상기 전기 단자들의 상기 표면들에 연결하며;
    상기 표면들은 상기 적어도 하나의 분로와 단락되는,
    전기 소자.
  8. 제 1 항에 있어서,
    상기 전기 단자들은 표면들을 가지며;
    상기 전기 도체 경로들은 상기 소자 구조물들 중 2개보다는 많은 소자 구조물을 상기 전기 단자들의 상기 표면에 연결하며,
    상기 표면들은 상기 적어도 하나의 분로와 단락되는,
    전기 소자.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 분로 및 상기 도체 경로들은 동일한 금속화층(metallization)으로 형성되는,
    전기 소자.
  10. 제 1 항에 있어서,
    상기 기판은 표면을 가지며;
    상기 적어도 하나의 분로는 상기 기판의 상기 표면상에 위치되는,
    전기 소자.
  11. 제 1 항에 있어서,
    상기 기판은 초전성(pyroelectric) 특성들 또는 압전성(piezoelectric) 특성들로 이루어진 그룹 중 적어도 하나로부터 선택되는 전기적 특성을 갖는 재료로 구성되는,
    전기 소자.
  12. 제 1항에 있어서,
    상기 기판은 LTCC 세라믹 및 HTCC 세라믹으로 이루어진 그룹 중 적어도 하나로부터 선택된 세라믹으로 구성되는,
    전기 소자.
  13. 제 7항에 있어서,
    상기 전기적 단자들의 상기 표면들 각각은 첨두(peak)를 갖는 쐐기형상 금속 표면을 가지며;
    상기 표면들 중 2개의 첨두들은 서로를 향하며;
    상기 전기 단자들의 상기 2개 표면들의 상기 향하는 첨두들은 상기 적어도 하나의 분로를 통해 서로 연결되는,
    전기 소자.
  14. 제 1항에 있어서,
    상기 기판, 상기 전기 도체 경로들, 상기 전기적 절연 구조물들, 상기 전기 단자들, 및 상기 적어도 2개의 소자 구조물들이 하나의 소자를 형성하며;
    상기 소자는
    MEMS 소자, SAW 소자 및 FBAR 소자로 이루어진 그룹 중 하나로부터 선택되는 하우징을 가지며;
    상기 적어도 하나의 분로가 상기 하우징 내부에 배치되는,
    전기 소자.
  15. 제 1항에 있어서,
    상기 기판, 상기 전기 도체 경로들, 상기 전기적 절연 구조물들, 상기 전기 단자들, 및 상기 적어도 2개의 소자 구조물은 준비-단계(ready-stage) 상태를 포함하며, 상기 준비-단계 상태에서 상기 적어도 하나의 분로가 녹아 단선되어(burnt-through) 전기적으로 차단되는,
    전기 소자.
  16. 외부에서 진입가능한 적어도 2개의 전기 단자들에 연결되는 전기 소자로서,
    반도체성 기판 및 전기적으로 절연성인 기판으로 이루어진 그룹 중 적어도 하나로부터 선택된 기판,
    상기 기판의 상부 및 상기 기판의 내부 중 적어도 하나에 배치되며 횡단면을 가지는 전기 도체 경로들;
    상기 기판의 상부 및 상기 기판의 내부 중 적어도 하나에 배치되는 전기적 절연성 구조물;
    전압에 민감한(voltage-sensitive) 소자 구조물들 및 전기적 아킹으로 손상될 수 있는(electrical-arcing-endangered) 소자 구조물들로 이루어진 그룹 중 적어도 하나로부터 선택되는 적어도 2개의 소자 구조물들;
    상기 전기 도체 경로들의 상기 횡단면보다 작은 횡단면을 갖는 분로(shunt line)
    를 포함하며, 상기 기판, 상기 전기 도체 경로들, 상기 전기적 절연성 구조물들, 및 상기 적어도 2개의 소자 구조물들은 예비-단계(pre-stage) 상태를 포함하며, 상기 예비-단계 상태에서 상기 분로는 상기 적어도 2개의 소자 구조물들을 단락(short-circuit)시키고 상기 전기 단자들과 전기적으로 접속되는,
    소자 구조물.
  17. ESD에 민감한 전기 소자를 제조하는 방법으로서,
    기판의 상부 또는 내부 중 적어도 하나에 전기 도체 경로들을 포함하는 소자 구조물들을 생성하기 위해 상기 기판에 구조화된 금속화층을 제공하는 단계 ―상기 소자 구조물들 중 적어도 2개는 서로 전기적으로 분리됨―
    상기 기판에 상기 기판의 외부에서 접근가능한 적어도 2개의 전기 단자들을 제공하는 단계;
    상기 기판에 적어도 하나의 분로를 제공하는 단계 ― 상기 적어도 하나의 분로는,
    라인 단면이 상기 전기 도체 경로들의 횡단면보다 작은 적어도 하나의 부분을 가지며,
    전기적으로 분리된 소자 구조물들 중 2개를 전기적으로 단락시키며,
    상기 적어도 2개의 전기 단자들 중 2개의 전기 단자들 사이에서 연장되며,
    상기 적어도 하나의 분로, 상기 적어도 2개의 전기 단자들, 상기 기판, 및 상기 소자 구조물들이 완성된 소자를 형성함―; 및
    상기 완성된 소자를 형성한 후에, 상기 분로에 연결된 상기 전기 단자들에, 감소된 횡단면을 갖는 상기 분로 부분을 녹여 단선시켜 상기 단락을 제거하기에 충분한 전류를 인가하는 단계
    를 포함하는,
    ESD에 민감한 전기 소자의 제조 방법.
  18. 제 17항에 있어서,
    상기 적어도 하나의 분로를 제공하는 단계 이후 및 상기 전류를 인가하는 단계 이전에 하우징 및 캡슐부 중 하나로 상기 소자를 커버함으로써 상기 완성된 소자를 형성하는 단계를 더 포함하는,
    ESD에 민감한 전기 소자의 제조 방법.
  19. 제 17항에 있어서,
    상기 적어도 2개의 전기 단자들을 제공하는 단계는 다수의 전기 단자들로서 상기 적어도 2개의 전기 단자들을 제공하는 단계를 포함하고,
    상기 적어도 하나의 분로를 제공하는 단계는 다수의 분로들로서 상기 적어도 하나의 분로를 제공하는 단계를 포함하고,
    상기 전류를 인가하는 단계는, 순차적으로, 상기 분로들 중 해당하는 분로들이 녹아 단선되기에 충분하게, 상기 다수의 단선들 중 해당하는 분로들에 접속되는 전기 단자 쌍들에 다수의 단계로 전류를 인가하는 단계를 포함하는,
    ESD에 민감한 전기 소자의 제조 방법.
  20. 제 17항에 있어서,
    상기 적어도 2개의 전기 단자들을 제공하는 단계는 다수의 전기 단자들로서 상기 적어도 2개의 전기 단자들을 제공하는 단계를 포함하고,
    상기 적어도 하나의 분로를 제공하는 단계는 다수의 분로들로서 상기 적어도 하나의 분로를 제공하는 단계를 포함하고,
    상기 전류를 인가하는 단계는, 상기 분로들이 녹아 단선되도록 적어도 전기 단자 쌍에 다수의 단계로 전류를 인가하는 단계를 포함하는,
    ESD에 민감한 전기 소자의 제조 방법.
  21. 제 17항에 있어서,
    상기 전류를 인가하는 단계는,
    상기 전류가 상기 적어도 하나의 분로를 붕괴시킬 때까지, 점차적으로 상기 단자들에 상기 전류를 인가함으로써 상기 적어도 하나의 분로가 녹아 단선되는 것을 제어하는 단계; 및
    순차적으로, 상기 단자들에 인가되는 전류를 제거하는 단계를 포함하는,
    ESD에 민감한 전기 소자의 제조 방법.
  22. 제 17항에 있어서,
    상기 구조화된 금속화층을 제공하는 단계는, 상기 적어도 하나의 분로를 추가로 생성하도록 상기 구조화된 금속화층을 제공하는 단계를 포함하는,
    ESD에 민감한 전기 소자의 제조 방법.
  23. 제 17항에 있어서,
    상기 기판에 구조화된 금속화층을 제공하는 단계 전에, 커버되지 않은 표면을 갖는 기판을 제공하는 단계를 더 포함하고,
    상기 적어도 하나의 분로를 제공하는 단계는, 상기 커버되지 않은 표면상에 상기 적어도 하나의 분로의 상기 감소된 횡단면 부분을 제공하는 단계를 포함하는,
    ESD에 민감한 전기 소자의 제조 방법.
  24. 제 17항에 있어서,
    상기 기판에 구조화된 금속화층을 제공하는 단계 전에, 적어도 하나의 공동 공간(hollow space)을 갖는 상기 기판을 제공하는 단계를 더 포함하고,
    상기 적어도 하나의 분로를 제공하는 단계는, 상기 적어도 하나의 공동 공간에 상기 적어도 하나의 분로의 상기 감소된 횡단면 부분을 제공하는 단계를 포함하는,
    ESD에 민감한 전기 소자의 제조 방법.
  25. 제 17항에 있어서,
    상기 기판에 구조화된 금속화층을 제공하는 단계 전에, 웨이퍼로서 상기 기판을 제공하는 단계를 더 포함하고,
    상기 기판에 구조화된 금속화층을 제공하는 단계는 상기 웨이퍼 상에서 다수의 소자 영역들에 상기 금속화층을 제공함으로써 수행되고,
    제조 라인에서 상기 웨이퍼는 개별 소자들로 분리되고,
    상기 적어도 하나의 분로를 제공하는 단계는, 각각의 소자 영역 내에서만 상기 분로와 상기 소자 구조물들을 단락시키는 단계를 포함하는,
    ESD에 민감한 전기 소자의 제조 방법.
KR1020067017823A 2004-02-02 2006-09-01 민감성 구조물을 포함하는 소자 및 그의 제조 방법 KR101270062B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102004005129.1 2004-02-02
DE102004005129.1A DE102004005129B4 (de) 2004-02-02 2004-02-02 Bauelement mit empfindlichen Bauelementstrukturen und Verfahren zur Herstellung
PCT/EP2005/000328 WO2005074028A1 (de) 2004-02-02 2005-01-14 Bauelement mit empfindlichen bauelementstrukturen und verfahren zur herstellung

Publications (2)

Publication Number Publication Date
KR20060132712A KR20060132712A (ko) 2006-12-21
KR101270062B1 true KR101270062B1 (ko) 2013-05-31

Family

ID=34801449

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067017823A KR101270062B1 (ko) 2004-02-02 2006-09-01 민감성 구조물을 포함하는 소자 및 그의 제조 방법

Country Status (5)

Country Link
US (2) US7411291B2 (ko)
JP (1) JP4814108B2 (ko)
KR (1) KR101270062B1 (ko)
DE (1) DE102004005129B4 (ko)
WO (1) WO2005074028A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7582952B2 (en) * 2006-02-21 2009-09-01 Qualcomm Mems Technologies, Inc. Method for providing and removing discharging interconnect for chip-on-glass output leads and structures thereof
DE102006039515B4 (de) * 2006-08-23 2012-02-16 Epcos Ag Drehbewegungssensor mit turmartigen Schwingstrukturen
DE102006048879B4 (de) * 2006-10-16 2018-02-01 Snaptrack, Inc. Elektroakustisches Bauelement
US8633552B1 (en) 2007-03-01 2014-01-21 Micrel, Incorporated ESD protection for MEMS resonator devices
CN101779349B (zh) * 2007-06-21 2013-05-29 埃普科斯股份有限公司 用于防雷电及过压保护的装置和模块
US10365303B2 (en) 2016-04-28 2019-07-30 Texas Instruments Incorporated Shunt strip
US10677822B2 (en) * 2016-09-27 2020-06-09 Analog Devices Global Unlimited Company Electrical overstress detection device
US11112436B2 (en) 2018-03-26 2021-09-07 Analog Devices International Unlimited Company Spark gap structures for detection and protection against electrical overstress events

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152130A (ja) * 2001-11-16 2003-05-23 Tdk Corp 集積回路装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3051177C2 (ko) * 1979-09-11 1991-02-21 Rohm Co. Ltd., Kyoto, Jp
JPS594215A (ja) * 1982-06-29 1984-01-11 Fujitsu Ltd 弾性表面波装置
JPS6384202A (ja) * 1986-09-27 1988-04-14 Toshiba Corp 弾性表面波装置の製造方法
JP3124144B2 (ja) * 1993-01-27 2001-01-15 株式会社東芝 半導体装置
DE4307726C1 (de) 1993-03-11 1994-07-28 Siemens Matsushita Components Mit akustischen Oberflächenwellen arbeitendes Bauelement
KR0157345B1 (ko) * 1995-06-30 1998-12-01 김광호 반도체 메모리 소자의 전기 휴즈셀
DE19743344C2 (de) 1997-09-30 1999-08-05 Siemens Ag Verfahren zur Montage integrierter Schaltkreise mit Schutz der Schaltkreise vor elektrostatischer Entladung und entsprechende Anordnung von integrierten Schaltkreisen mit Schutz vor elektrostatischer Entladung
JPH11298289A (ja) 1998-04-13 1999-10-29 Toyo Commun Equip Co Ltd 弾性表面波装置
KR100267107B1 (ko) 1998-09-16 2000-10-02 윤종용 반도체 소자 및 그 제조방법
JP2000311959A (ja) * 1999-04-27 2000-11-07 Sanyo Electric Co Ltd 半導体装置とその製造方法
DE10000746A1 (de) 2000-01-11 2001-07-12 Epcos Ag Bauelement mit Ableitung für Pyrospannungen und Herstellverfahren
US6356433B1 (en) * 2000-03-03 2002-03-12 The Regents Of The University Of California Conducting polymer ultracapacitor
JP3435639B2 (ja) * 2000-04-13 2003-08-11 株式会社村田製作所 弾性表面波装置の製造方法及び弾性表面波装置
JP3382920B2 (ja) * 2000-06-30 2003-03-04 沖電気工業株式会社 共振器型弾性表面波フィルタ
DE10220347A1 (de) 2002-05-07 2003-11-20 Epcos Ag Anordnung mit Pyroschutz

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152130A (ja) * 2001-11-16 2003-05-23 Tdk Corp 集積回路装置

Also Published As

Publication number Publication date
US20060284307A1 (en) 2006-12-21
JP4814108B2 (ja) 2011-11-16
DE102004005129A1 (de) 2005-08-18
US7411291B2 (en) 2008-08-12
US7998805B2 (en) 2011-08-16
JP2007520949A (ja) 2007-07-26
WO2005074028A1 (de) 2005-08-11
US20090011554A1 (en) 2009-01-08
KR20060132712A (ko) 2006-12-21
DE102004005129B4 (de) 2018-09-27

Similar Documents

Publication Publication Date Title
KR101270062B1 (ko) 민감성 구조물을 포함하는 소자 및 그의 제조 방법
JP6293419B2 (ja) 電子部品及び電子部品製造方法
US20050084998A1 (en) Methods and systems for providing MEMS devices with a top cap and upper sense plate
TW201131611A (en) Metal film surface mount fuse
US9266722B2 (en) ESD protection for MEMS resonator devices
US11476245B2 (en) ESD protection of MEMS for RF applications
CN108352277A (zh) 用于esd保护的自然闭合的mems开关
TW201508801A (zh) 微機電系統切換裝置和製造方法
US6548321B1 (en) Method of anodically bonding a multilayer device with a free mass
US9065420B2 (en) Fabrication method of acoustic wave device
KR101247425B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR102554425B1 (ko) 앵커에 mims를 사용하는 dvc
JP7325384B2 (ja) 半導体装置の製造方法
CN107808865B (zh) 抗短路芯片级封装
JP2016154136A (ja) 表面装着可能な電気的回路保護デバイス
KR20040054504A (ko) 전기 접점 장치 및 그 제조 방법
JP3675364B2 (ja) 半導体装置用基板その製造方法および半導体装置
KR102205988B1 (ko) Saw 필터 패키지 및 그의 제조방법
JP5743383B2 (ja) 圧電素子及び圧電装置の製造方法
US20040245599A1 (en) Semiconductor device
TW201445879A (zh) 電抗可變型電路
JPH06244236A (ja) 半導体装置の製造方法
JPH0222821A (ja) 半導体装置
JPH02303133A (ja) 静電気対策用ウエーハ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180329

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190327

Year of fee payment: 7