TW201445879A - 電抗可變型電路 - Google Patents

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TW201445879A
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Naoki Ushiyama
Hisanori Shiroishi
Jun Ogihara
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Panasonic Corp
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Abstract

電抗可變型電路係具有：電抗因外力而變動的可變電抗元件(Cv)；及與可變電抗元件(Cv)作並聯連接的1個以上的補正用電抗元件，補正用電抗元件係包含：電抗要素(C1~C4)；及與該電抗要素(C1~C4)相連接，且可選擇電抗要素(C1~C4)對可變電抗元件(Cv)的連接或非連接的選擇部(f1~f4)。

Description

電抗可變型電路
本發明係關於電抗可變型電路。
以檢測應變的變化的技術而言，已知有下述專利文獻1。
在該專利文獻1係揭示一種具有諧振電路的感測器。該感測器係電荷電容依諧振電路所包含的電容器的機械應變而改變。藉此，判定施加於被埋入在包含人及動物的生物體的元件的應變的時間上的變化。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特表2012-501237號公報
但是，專利文獻1的生物體埋入型感測器係未具有可補正總電抗值的構成。因此，因製造不均或構裝不均，各感測器的共振頻率成為不同。雖然有補正該總電 抗值的既有技術，但是期望模組小型化或低成本化。
因此，本發明係鑑於上述實際情形而提案者，目的在提供將可補正共振頻率的構成小型化且可以低成本實現的電抗可變型電路。
本發明之第1態樣之電抗可變型電路之特徵為：具有：電抗因外力而變動的可變電抗元件；及與前述可變電抗元件作並聯連接的1個以上的補正用電抗元件，前述補正用電抗元件係包含：電抗要素；及與該電抗要素相連接，且可選擇前述電抗要素對前述可變電抗元件的連接或非連接的選擇部。
本發明之第2態樣之電抗可變型電路係上述第1態樣之電抗可變型電路，其特徵為：前述電抗要素係對外力為無反應。
本發明之第3態樣之電抗可變型電路係上述第1或第2態樣之電抗可變型電路，其特徵為：具有與前述可變電抗元件及前述補正用電抗元件作並聯連接的固定電感器。
本發明之第4態樣之電抗可變型電路係上述第1至第3態樣中任一態樣之電抗可變型電路，其特徵為：前述電抗要素為電容器。
本發明之第5態樣之電抗可變型電路係上述第4態樣之電抗可變型電路，其特徵為：與前述可變電抗元件並聯具有複數前述電容器，將前述複數電容器之中電容值為最大的電容器配設在與前述可變電抗元件最為接近 的位置。
本發明之第6態樣之電抗可變型電路係上述第1至第5態樣中任一態樣之電抗可變型電路，其特徵為：前述選擇部係與前述電抗要素作串聯連接的熔絲或反熔絲。
本發明之第7態樣之電抗可變型電路係上述第1至第5態樣中任一態樣之電抗可變型電路，其特徵為：藉由熔絲構成前述選擇部，前述熔絲的材料與連接有前述電抗要素的電極的材料為相同。
本發明之第8態樣之電抗可變型電路係上述第1至第7態樣中任一態樣之電抗可變型電路，其特徵為：藉由熔絲構成前述選擇部，在前述熔絲連接供給電訊號的訊號供給端子，在前述熔絲與前述訊號供給端子之間設有齊納二極體。
本發明之第9態樣之電抗可變型電路係上述第1至第8態樣中任一態樣之電抗可變型電路，其特徵為：具有與前述可變電抗元件及前述補正用電抗元件作並聯連接，且可切換與前述可變電抗元件的連接或非連接的其他補正用電抗元件。
本發明之第10態樣之電抗可變型電路係上述第9態樣之電抗可變型電路，其特徵為：前述選擇部與前述電抗要素作串聯連接，連接有前述選擇部的正極線在電性上被分割為複數，負極線構成為在前述補正用電抗元件與前述其他補正用電抗元件為共通的導線。
本發明之第11態樣之電抗可變型電路係上述第7至第10態樣中任一態樣之電抗可變型電路，其特徵為：另外具備有：半導體基板；形成在前述半導體基板上的絕緣膜；形成在前述絕緣膜上的保護膜；形成在前述保護膜上的緩和層；及形成在前述緩和層上的密封層，前述選擇部係在前述絕緣膜與保護膜之間，藉由由金屬材料所成之導電層所形成，前述緩和層係由比前述密封層更難以碳化的材料所成。
本發明之第12態樣之電抗可變型電路係上述第11態樣之電抗可變型電路，其特徵為：前述緩和層係在前述保護膜的上面，選擇性地形成在形成有前述選擇部的區域。
本發明之第13態樣之電抗可變型電路係上述第11或第12態樣之電抗可變型電路，其特徵為：前述選擇部係以集中在前述半導體基板的平面方向中的中央部的方式形成。
1‧‧‧可變電抗元件
2‧‧‧選擇部
3‧‧‧電抗要素
4‧‧‧補正用電抗元件
51‧‧‧半導體基板
52‧‧‧絕緣膜
53‧‧‧導電層
54‧‧‧保護膜
55‧‧‧緩和層
56‧‧‧密封層
B‧‧‧半導體裝置
B1、B2‧‧‧補正用電抗元件部
C1~C7‧‧‧電抗要素、電容器
Cmax‧‧‧電容器
Cs‧‧‧固定電容器
Cv‧‧‧可變電抗元件
COM、V1‧‧‧端子
D1、D2‧‧‧區域
f1~f7‧‧‧選擇部、熔絲、反熔絲
L‧‧‧固定電感器
N‧‧‧負極線
P、P1、P2‧‧‧正極線
T1~T4‧‧‧齊納二極體
t1~t7‧‧‧訊號供給端子
圖1係顯示作為本發明之實施形態所顯示之電抗可變型電路的構成的電路圖。
圖2係顯示作為本發明之一實施形態所顯示之電抗可變型電路的構成的電路圖。
圖3係顯示在作為本發明之一實施形態所顯示之電抗 可變型電路中，包含固定電感器的構成的電路圖。
圖4係顯示在作為本發明之一實施形態所顯示之電抗可變型電路中，包含電容器的構成的電路圖。
圖5係顯示在作為本發明之一實施形態所顯示之電抗可變型電路中，包含電容器的其他構成的電路圖。
圖6係顯示在作為本發明之一實施形態所顯示之電抗可變型電路中，包含齊納二極體的構成的電路圖。
圖7係顯示在作為本發明之一實施形態所顯示之電抗可變型電路中，包含複數補正用電抗元件部的構成的電路圖。
圖8係說明構成作為本發明之實施形態所顯示之電抗可變型電路的半導體裝置的模式上面圖。
圖9係由圖8的A-A方向觀看的放大剖面圖。
圖10係由圖8的G-G方向觀看的放大剖面圖。
圖11係說明圖8之變形例之由A-A方向觀看的放大剖面圖。
圖12係說明構成作為本發明之實施形態所顯示之電抗可變型電路的半導體裝置的變形例的模式上面圖。
以下參照圖示，說明本發明之實施形態。
作為本發明之實施形態所顯示之電抗可變型電路係例如構成如圖1所示。該電抗可變型電路係具有：電抗因外力而變動的可變電抗元件1；及與可變電抗元件 1作並聯連接之1個以上的補正用電抗元件4。補正用電抗元件4係包含：電抗要素3、及與該電抗要素3相連接，且可選擇電抗要素3對可變電抗元件1的連接或非連接的選擇部2。在該電抗可變型電路中，可變電抗元件1、電抗要素3係包含電容器、電感器等所有電抗元件。電抗要素3係對外力為無反應。此外，在該電抗可變型電路中，選擇部2若為可選擇電抗要素3者，則可包含所有態樣。以下說明該電抗可變型電路之一實施形態。
作為本發明之實施形態所顯示之電抗可變型電路係構成例如圖2所示。電抗可變型電路係包含：可變電抗元件Cv、1個以上的補正用電抗元件。可變電抗元件Cv與補正用電抗元件係在共通的正極線P與負極線N之間作並聯連接。補正用電抗元件係包含：電抗要素C1~C4、及選擇部f1~f4。電抗要素C1與選擇部f1、電抗要素C2與選擇部f2、電抗要素C3與選擇部f3、電抗要素C4與選擇部f4係分別作串聯連接。選擇部f1~f4的其中一端係與正極線P相連接，另一端與電抗要素C1~C4相連接。電抗要素C1~C4的其中一端係與選擇部f1~f4的另一端相連接，電抗要素C1~C4的另一端係與負極線N相連接。選擇部f1~f4係與該電抗要素C1~C4相連接，構成為可選擇電抗要素C1~C4對可變電抗元件Cv的連接或非連接。
可變電抗元件Cv係電抗值依機械應變而變動。以該可變電抗元件Cv中的機械應變的要因而言，係 列舉：周圍的應力、加速度、壓力(血壓等)、音波、超音波等。
在本實施形態中，補正用電抗元件係對可變電抗元件Cv，以成為並聯關係的方式設有複數個。其中，圖2所示之補正用電抗元件為4個，但是此僅為例示。因此，補正用電抗元件並非限定於4個，亦可為4個以外的複數個。此外，補正用電抗元件亦可為1個，而非為複數個。
選擇部f1~f4係藉由被供給電訊號，如電抗要素C1~C4對可變電抗元件Cv形成為連接或非連接般，狀態會改變。選擇部f1~f4係在選擇電抗要素C1~C4時，在由各選擇部f1~f4的電抗要素C1~C4側延伸的訊號供給端子t1~t4與正極線P的端子V1之間被供給電訊號。選擇部f1~f4係按照被供給電氣訊號，將正極線P與電抗要素C1~C4切換電性導通狀態。
選擇部f1~f4係構成為若藉由電訊號而形成為導通狀態或非導通狀態時，並不會恢復成電訊號供給前的狀態。藉此，電抗可變型電路係構成為可藉由選擇部f1~f4，非可逆地保持電抗。
若藉由選擇部f1~f4，電抗要素C1~C4相對於可變電抗元件Cv形成為導通狀態時，電抗可變型電路的電抗值係成為包含有可變電抗元件Cv、及電抗要素C1~C4的值。例如若選擇部f1成為非導通時，電抗可變型電路的電抗值係成為包含有可變電抗元件Cv與電抗要素 C2~C4的值。藉此，電抗可變型電路係若增多補正用電抗元件時，可藉由選擇部來作選擇的電抗要素會變多。因此，電抗可變型電路係藉由設置更多的補正用電抗元件，可將電抗值更加精細地進行補正。若電抗要素由電感器及電容器所成時，係可補正為依該等值來決定的共振頻率。
如以上所示，藉由該電抗可變型電路，可將可補正總電抗值的構成小型化。若電抗要素由電感器與電容器所成時，可將可補正共振頻率的構成小型化。例如未使用藉由機械操作來進行補正的修整電容器等，即可補正電抗值，因此可達成模組小型化。此外，藉由該電抗可變型電路，補正共振頻率的構成並非為機械式機構。因此，電抗可變型電路係不會有經時變化，可形成為耐衝撞性亦為良好者。
上述電抗可變型電路係如圖3所示，亦可將固定電感器L並聯連接於可變電抗元件Cv及補正用電抗元件。
固定電感器L係在與未圖示之其他電感器之間發生電磁感應。藉此，電抗可變型電路係藉由電磁感應而形成為可供電，因此即使在電路內未具備有電源部亦可，可小型化、無線化。
在上述電抗可變型電路中，電抗要素係如圖2及圖3所示，較佳為電容器C1~C4。
亦可藉由電容器C1~C4來構成電抗要素，藉此可同時形成可變電抗元件Cv與作為電抗要素的電容器 C1~C4。藉此可使製造電抗可變型電路的半導體製程成為容易者。
此外，電容器係可更為輕易地設定為介電質的厚度，因此在半導體製程中製作時，與電感器相比，設計自由度較高。因此，無須將晶片尺寸大型化，即可加寬可藉由補正用電抗元件來進行補正的電抗值的動態範圍。
其中，複數電容器C1~C4較佳為使由電容值較大者、至較小者階段式不同地包含。藉此，可使進行補正的電容值的分解度提升。
在上述電抗可變型電路中，如圖4所示，作為電抗要素C1~C4的電容器較佳為將其電容值為最大的電容器Cmax配設在最為接近可變電抗元件Cv的位置。在該電抗可變型電路中，電容器Cmax形成為比其他電容器C1~C3為高的電容值。藉此，可縮短電容器Cmax與可變電抗元件Cv及固定電感器L的電路配線長，且可減低配線電阻。
藉由該電抗可變型電路，藉由降低電容器Cmax與可變電抗元件Cv之間的配線電阻，即使設置電容值較大的電容器Cmax，亦可抑制Q值因配線電阻的影響而惡化的情形。
在上述電抗可變型電路中，如圖2至圖4所示，亦可藉由與電抗要素C1~C4作串聯連接的熔絲f1~f4或反熔絲f1~f4來構成選擇部。
若藉由熔絲f1~f4構成選擇部時，在電抗要 素C1~C4之中，對於與欲對可變電抗元件Cv作並聯連接之電抗要素相對應的熔絲並未供給電訊號。另一方面，對於與不需要對可變電抗元件Cv作並聯連接之電抗要素相對應的熔絲供給電訊號。被供給該電訊號的熔絲係形成為電性遮斷狀態。藉此，與藉由該電訊號所被遮斷的熔絲相連接的電抗要素係對可變電抗元件Cv形成為非連接狀態。
若藉由反熔絲f1~f4構成選擇部時，對於與欲對可變電抗元件Cv作並聯連接的電抗要素C1~C4相連接的反熔絲f1~f4供給電訊號。藉由該電訊號，反熔絲f1~f4係形成為電性導通狀態。藉此，與藉由該電訊號所被導通的反熔絲f1~f4相連接的電抗要素C1~C4係對可變電抗元件Cv形成為連接狀態。
藉由該電抗可變型電路，可利用在電抗要素C1~C4上形成熔絲或反熔絲f1~f4的簡單的半導體製程形成選擇部。
在上述電抗可變型電路中，較佳為藉由熔絲f1~f4構成選擇部，使該熔絲f1~f4的材料與連接有電抗要素C1~C4的電極的材料成為相同。以該熔絲f1~f4及電極的材料而言，係列舉鋁(Al)、多晶矽(Si)等。
如圖5所示，藉由相同材料來形成由作為選擇部的熔絲f1~f4部分至電抗要素C1~C4的電極。例如在成為熔絲f1~f4的部位，係以縮窄電流路徑寬幅的方式形成電極。藉此，可同時形成熔絲f1~f4與電抗要素 C1~C4的單側電極。因此，半導體製程的工程數變少，可以低成本製造電抗可變型電路。
上述電抗可變型電路亦可構成如圖6所示。該電抗可變型電路係藉由熔絲f1~f4來構成選擇部。在熔絲f1~f4係連接供給電訊號的訊號供給端子t1~t4。該電抗可變型電路係在熔絲f1~f4與訊號供給端子t1~t4之間設置齊納二極體T1~T4。
藉由該電抗可變型電路，即使在訊號供給端子t1~t4與熔絲f1~f4之間被施加未預期的高電壓，亦可藉由齊納二極體T1~T4來避免熔絲f1~f4的誤切斷。藉此，藉由該電抗可變型電路，可抑制電抗可變型電路的總電抗值未預期地變動，可提高可靠性。
在上述電抗可變型電路中，如圖7所示，亦可具備有與可變電抗元件Cv及電抗要素C1~C4作並聯連接的其他補正用電抗元件(補正用電抗元件部B2)。該電抗可變型電路係構成為相對於包含選擇部f1~f4及電抗要素C1~C4的補正用電抗元件部B1，由其他補正用電抗元件所成之補正用電抗元件部B2可與可變電抗元件Cv作並聯連接。
在補正用電抗元件部B2係包含：包括選擇部f5~f7及電抗要素C5~C7的3個補正用電抗元件。與上述補正用電抗元件同樣地，選擇部f5~f7與電抗要素C5~C7的各個係作串聯連接。
在本實施形態中，其他補正用電抗元件係對 可變電抗元件Cv，以成為並聯關係的方式設有複數個。其中，圖7所示之其他補正用電抗元件為3個，但是此僅為例示。因此，其他補正用電抗元件亦可為3個以外的複數個，而非限定為3個。此外，其他補正用電抗元件亦可為1個，而非為複數個。電抗可變型電路係藉由使其他補正用電抗元件設置更多，可使電抗值(共振頻率)更加精細地進行補正。
在該電抗可變型電路中，補正用電抗元件部B1係與連接於端子V1的正極線P1相連接。另一方面，補正用電抗元件部B2係與連接於端子V2的正極線P2相連接。連接於端子V1的正極線P1、與連接於端子V2的正極線P2係使補正用電抗元件部B1及補正用電抗元件部B2在電性上分割為複數。
在連接於端子V1的正極線P1、與連接於端子V2的正極線P2之間係可連接外接開關電路。該外接開關電路係在生物體埋入式中，使用可遙控的磁性開關等、或藉由體溫來進行動作的雙金屬開關等。該外接開關電路係可切換是否對可變電抗元件Cv及補正用電抗元件部B1電性連接補正用電抗元件部B2。亦即，其他補正用電抗元件係可構成為可適當切換與可變電抗元件Cv的連接或非連接。
藉由外接開關電路，補正用電抗元件部B2與可變電抗元件Cv及補正用電抗元件部B1作非連接(OFF)時，電抗可變型電路的共振頻率並未包含電抗要 素C5~C7地予以決定。
藉由外接開關電路，補正用電抗元件部B2與可變電抗元件Cv及補正用電抗元件部B1作連接(ON)時，電抗可變型電路的共振頻率係包含電抗要素C5~C7地予以決定。亦即，共振頻率係藉由固定電感器L、可變電抗元件Cv、固定電容器Cs、電抗要素C1~C4、C5~C7來決定。其中，當然可依選擇部f5~f7的狀態，來補正補正用電抗元件部B1及補正用電抗元件部B2的各自的電抗值。
如上所示，藉由外接開關電路來切換補正用電抗元件部B2的連接或非連接，藉此可使電抗可變型電路中的共振頻率移位。因此，若將該電抗可變型電路裝載在生物體埋入型的感測器等，即使在將該感測器埋入在人或動物之後，亦可使共振頻率因應感測器使用者的意圖而作大幅錯開，可實現多功能化。
其中，補正用電抗元件部在圖7之例中，為B1、B2之2個，惟亦可為3個以上。補正用電抗元件部係若考慮到電抗可變型電路所實現的功能數時，以2個至5個左右為宜。若補正用電抗元件部的個數為5個時，可使電抗可變型電路的共振頻率跨及5階段進行移位。
其中，圖7所示之電抗可變型電路係對可變電抗元件Cv設有固定電容器Cs。藉由設置該固定電容器Cs，可將電抗可變型電路全體的電抗值偏移(offset)。在電抗可變型電路中，當然可任意設置固定電容器Cs與 否，並非為必須構成。
其中，具有複數補正用電抗元件部的電抗可變型電路亦可為各補正用電抗元件部為個別的晶片或一體的晶片的任何構成。
在圖7所示之電抗可變型電路中，選擇部f1~f7與電抗要素C1~C7分別作串聯連接，連接有選擇部f1~f7的正極線P1、P2在電性上被分割為複數。另一方面，該電抗可變型電路係以負極線N作為在補正用電抗元件部B1與補正用電抗元件部B2為共通的導線所構成為宜。
藉由使負極線N在複數補正用電抗元件部B1、B2為共通，負極線N係在以1晶片製造電抗可變型電路的半導體製程中，可將電抗要素C1~C7的單側電極構成為半導體基板。因此，該電抗可變型電路係可省略半導體製程中的工時。此外，該電抗可變型電路係有助於晶片小型化。
在圖7所示之電抗可變型電路之中，係說明將補正用電抗元件部B1、B2，作為藉由微機電系統(MEMS)技術而以低成本製造的小型半導體裝置B所構成之例。
半導體裝置B係如圖8及圖9所示，在半導體基板51上依序形成：絕緣膜52、導電層53、保護膜54、緩和層55及密封層56，藉此配備補正用電抗元件部B1、B2。
半導體基板51係由例如矽(Si)等半導體材料所成。絕緣膜52係例如由氧化矽膜(SiO2)、氮化矽膜(Si3N4)等絕緣體所成。絕緣膜52係藉由例如化學氣相沈積(CVD)法，形成在半導體基板51上的全面。
導電層53係例如由包含鋁(Al)等金屬的金屬材料所成。導電層53係形成在絕緣膜52與保護膜54之間。導電層53係藉由濺鍍法或電子束真空蒸鍍法等成膜在絕緣膜52的上面之後，藉由使用藉由光微影技術形成有圖案的遮罩的反應性離子蝕刻(RIE)來形成圖案。已形成有圖案的導電層53係構成正極線P1及P2、選擇部f1~f7、及訊號供給端子t1~t7。
正極線P1、P2係分別概略在絕緣膜52的上面朝互相平行的方向延伸。選擇部f1~f4係分別由正極線P1以梳齒狀延伸。選擇部f5~f7係分別由正極線P2以梳齒狀延伸。導電層53係在選擇部f1~f7，以構成具有預定額定的熔絲的方式較窄地形成寬幅。訊號供給端子t1~t7係分別以與選擇部f1~f7的正極線P1、P2的另一端側相連接的方式與選擇部f1~f7相連結。
形成有圖案的導電層53係如圖10所示，連同半導體基板51及絕緣膜52一起構成電容器C1~C7。構成電容器C1~C7的導電層53係分別以一端側與訊號供給端子t1~t7相連接的方式與訊號供給端子t1~t7相連結。構成電容器C1~C7的導電層53係分別以具有互相不同的面積的方式形成，藉此電容器C1~C7具有互相 不同的靜電電容。
半導體基板51及導電層53係在各電容器C1~C7中，構成彼此相對固定的各自一對固定電極。各自一對固定電極係構成為：藉由形成為夾入絕緣膜52，即使受到外力，彼此之間的距離亦不會變動。亦即，各電容器C1~C7係即使受到外力，靜電電容亦不會變動，對外力為無反應。
保護膜54係例如由氧化矽膜(SiO2)、氮化矽膜(Si3N4)等絕緣體所成。保護膜54係藉由例如化學氣相沈積(CVD)法，以至少被覆選擇部f1~f7的方式，形成在絕緣膜52及導電層53的上面。但是，保護膜54係以露出與正極線P1、P2分別相連接的端子V1、V2、訊號供給端子t1~t7、及與負極線N相連接的端子COM的方式，選擇性地形成。端子COM係例如藉由以貫穿絕緣膜52而與半導體基板51作電性連接的方式所形成的導電層53所構成。半導體基板51係藉由端子COM被連接於接地電位等負極，來構成負極線N。
緩和層55係由例如矽氧樹脂等具絕緣性的樹脂材料所成。緩和層55係在連接對端子V1、V2及COM、訊號供給端子t1~t7的配線之後，藉由例如罐封(potting)等，以被覆至少形成有選擇部f1~f7的區域D1的方式形成在保護膜54的上面。密封層56係由例如環氧樹脂等樹脂材料所成。密封層56係藉由例如罐封等，形成在保護膜54及緩和層55等的上面。
緩和層55係由具彈性且比密封層56難以碳化的材料所成。電訊號被供給至訊號供給端子t1~t7，藉此選擇部f1~f7係流通電流，因焦耳熱而熔融而成為遮斷狀態。緩和層55係藉由在選擇部f1~f7熔融時所發生的氣體，吸收保護膜54被破壞時的衝撞，藉此可減低半導體裝置B的破壞。此外，緩和層55係密封層56因選擇部f1~f7的焦耳熱而碳化，防止所遮斷的選擇部f1~f7的兩端短路，藉此可提升半導體裝置B的可靠性。其中，在圖10所示之例中，緩和層55亦被形成在電容器C1~C7的上方，但是緩和層55係若至少被形成在選擇部f1~f7的區域即可，亦可在電容器C1~C7的上方被省略。
緩和層55係亦可如圖11所示，藉由例如光微影技術，選擇地僅形成在形成有選擇部f1~f7的區域D1。緩和層55被選擇性地形成在區域D1，藉此密封層56係減低與緩和層55的界面，且增加與保護膜54的界面。藉此，密封層56係密接性被提升，可形成為在界面難以剝離的構成。
此外，半導體裝置B亦可如圖12所示，具備有以集合在半導體基板51的平面方向中的中央部的方式所形成的選擇部f1~f7。緩和層55係若至少形成在半導體基板51之中央部之形成有選擇部f1~f7的區域D2即可。因此，在緩和層55的形成工程中，即使在半導體基板51的端部產生塗佈不均的情形下，緩和層55亦可形成在形成有選擇部f1~f7的區域D2。
其中，以上說明分別與選擇部f1~f4、f5~f7相連接的電容器C1~C4、C5~C7為各一個者，惟並非侷限於此。例如，亦可對各選擇部f1~f4、f5~f7串聯連接複數個電容器。此外，與各選擇部f1~f4、f5~f7作串聯連接的電容器的個數亦可為不同。
其中，在本實施形態中，係例示周圍的應力、加速度、壓力(血壓等)、音波、超音波等作為外力，說明電抗值因以該外力作為要因而發生的機械應變而變動者，惟此為一例，若為電抗值因外力而變動者，則未限定於因機械應變所致者。
其中，上述實施形態為本發明之一例。其他相互應用上述實施形態中所說明的各電抗可變型電路的構成等，本發明當然包含在此並未記載的各種實施形態等。因此，本發明並非限定於上述實施形態，即使為該實施形態以外，若為未脫離本發明之技術思想的範圍，則可按照設計等來作各種變更，自不待言。
日本特願2013-115338號(申請日：2013年5月31日)的全部內容沿用於此。
[產業上可利用性]
藉由本發明，由於在補正用電抗元件包含可選擇電抗要素對可變電抗元件的連接或非連接的選擇部，因此可將可進行共振頻率之補正的構成小型化且可以低成本實現。
C1~C4‧‧‧電抗要素、電容器
Cv‧‧‧可變電抗元件
V1‧‧‧端子
f1~f4‧‧‧選擇部、熔絲、反熔絲
t1~t4‧‧‧訊號供給端子
N‧‧‧負極線
P‧‧‧正極線

Claims (13)

  1. 一種電抗可變型電路，其特徵為：具有：電抗因外力而變動的可變電抗元件；及與前述可變電抗元件作並聯連接的1個以上的補正用電抗元件，前述補正用電抗元件係包含：電抗要素；及與該電抗要素相連接，且可選擇前述電抗要素對前述可變電抗元件的連接或非連接的選擇部。
  2. 如申請專利範圍第1項之電抗可變型電路，其中，前述電抗要素係對外力為無反應。
  3. 如申請專利範圍第1項或第2項之電抗可變型電路，其中，具有與前述可變電抗元件及前述補正用電抗元件作並聯連接的固定電感器。
  4. 如申請專利範圍第1項或第2項之電抗可變型電路，其中，前述電抗要素為電容器。
  5. 如申請專利範圍第4項之電抗可變型電路，其中，與前述可變電抗元件並聯具有複數前述電容器，將前述複數電容器之中電容值為最大的電容器配設在與前述可變電抗元件最為接近的位置。
  6. 如申請專利範圍第1項或第2項之電抗可變型電路，其中，前述選擇部係與前述電抗要素作串聯連接的熔絲或反熔絲。
  7. 如申請專利範圍第1項或第2項之電抗可變型電 路，其中，藉由熔絲構成前述選擇部，前述熔絲的材料與連接有前述電抗要素的電極的材料為相同。
  8. 如申請專利範圍第1項或第2項之電抗可變型電路，其中，藉由熔絲構成前述選擇部，在前述熔絲連接供給電訊號的訊號供給端子，在前述熔絲與前述訊號供給端子之間設有齊納二極體。
  9. 如申請專利範圍第1項或第2項之電抗可變型電路，其中，具有與前述可變電抗元件及前述補正用電抗元件作並聯連接，且可切換與前述可變電抗元件的連接或非連接的其他補正用電抗元件。
  10. 如申請專利範圍第9項之電抗可變型電路，其中，前述選擇部與前述電抗要素作串聯連接，連接有前述選擇部的正極線在電性上被分割為複數，負極線構成為在前述補正用電抗元件與前述其他補正用電抗元件為共通的導線。
  11. 如申請專利範圍第7項之電抗可變型電路，其中，另外具備有：半導體基板；形成在前述半導體基板上的絕緣膜；形成在前述絕緣膜上的保護膜；形成在前述保護膜上的緩和層；及形成在前述緩和層上的密封層， 前述選擇部係在前述絕緣膜與前述保護膜之間，藉由由金屬材料所成之導電層所形成，前述緩和層係由比前述密封層更難以碳化的材料所成。
  12. 如申請專利範圍第11項之電抗可變型電路，其中，前述緩和層係在前述保護膜的上面，選擇性地形成在形成有前述選擇部的區域。
  13. 如申請專利範圍第11項之電抗可變型電路，其中，前述選擇部係以集中在前述半導體基板的平面方向中的中央部的方式形成。
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