KR20200092529A - 표시 장치 - Google Patents

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Abstract

본 발명은 표시 장치에 관한 것으로서, 본 발명의 일 실시예에 따른 표시 장치는, 복수의 화소들을 포함하고, 각각의 화소는, 제1 노드의 전압에 대응하여 제2 노드를 경유하여 접속된 제1 전원 전압 라인으로부터 유기 발광 다이오드로 공급되는 전류량을 제어하기 위한 제1 트랜지스터, 데이터 라인과 제2 노드 사이에 접속되며, 제1 게이트 전극이 제1 주사 라인과 접속된 제2 트랜지스터, 제1 전원 전압 라인과 유기 발광 다이오드 사이의 전류 경로에 위치된 적어도 하나의 발광 트랜지스터의 게이트 전극에 접속되는 발광 라인, 및 제2 트랜지스터의 적어도 하나의 제2 게이트 전극 중 하나와 발광 라인 사이에 접속된 제7 트랜지스터를 포함할 수 있고, 이에, 복수의 화소 각각이 포함하는 스위칭 트랜지스터의 문턱 전압이 네거티브 시프트될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치는 영상을 표시하는 표시 패널을 포함할 수 있고, 표시 패널에는 영상을 표시하는 최소 단위의 화소들이 복수개 배치될 수 있다. 화소들 각각에는 화소 회로가 형성될 수 있고, 화소 회로에는 구동 트랜지스터, 스위칭 트랜지스터 등의 트랜지스터들이 배치될 수 있다. 화소 회로가 포함하는 트랜지스터의 문턱 전압은 특정 범위 내로 설정되어야 하며, 이를 벗어날 경우, 표시 장치에 잔상이 시인되거나 표시 장치의 일부에 표시되는 영상이 다른 부분에도 비정상적으로 표시되는 불량이 발생될 수 있어 문제된다.
본 발명이 해결하고자 하는 과제는, 복수의 화소 각각이 포함하는 스위칭 트랜지스터의 액티브층 하부에서 액티브층과 배치되도록 금속층을 형성하고, 금속층에 고전위 전압을 인가함으로써 스위칭 트랜지스터의 문턱 전압을 네거티브 시프트(negative shift)시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 스위칭 트랜지스터 하부에 배치된 금속층을 발광 라인과 전기적으로 연결시키고, 유기 발광 다이오드의 발광 불허 기간 동안 금속층에 고전위 전압인 발광 신호가 인가되고, 발광 허용 기간에 금속층이 플로팅되게 함으로써, 표시 장치의 비정상적인 가로 줄무늬의 시인이 개선되는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 스위칭 트랜지스터 하부에 배치된 금속층을 고전위 전원 전압 라인과 연결시킴으로써, 금속층에 영상 프레임 동안 지속적으로 고전위 전압이 인가되고, 이에, 스위칭 트랜지스터의 문턱 전압이 보다 효과적으로 네거티브 시프트될 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들을 포함하고, 각각의 화소는, 제1 노드의 전압에 대응하여 제2 노드를 경유하여 접속된 제1 전원 전압 라인으로부터 유기 발광 다이오드로 공급되는 전류량을 제어하기 위한 제1 트랜지스터, 데이터 라인과 제2 노드 사이에 접속되며, 제1 게이트 전극이 제1 주사 라인과 접속된 제2 트랜지스터, 제1 전원 전압 라인과 유기 발광 다이오드 사이의 전류 경로에 위치된 적어도 하나의 발광 트랜지스터의 게이트 전극에 접속되는 발광 라인, 및 제2 트랜지스터의 적어도 하나의 제2 게이트 전극 중 하나와 발광 라인 사이에 접속된 제7 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 제7 트랜지스터의 게이트 전극과 일전극은, 적어도 하나의 제2 게이트 전극 중 하나와 접속되고, 제7 트랜지스터의 타전극은 발광 라인과 접속될 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제2 게이트 전극 중 하나는, 발광 라인의 발광 신호가 하이 레벨일 경우 하이 레벨인 발광 신호가 인가되고, 발광 신호가 로우 레벨이 경우 플로팅(floating)될 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제2 게이트 전극 중 하나는, 유기 발광 다이오드의 발광 불허 기간에 하이 레벨인 발광 신호가 인가될 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제2 게이트 전극 중 하나는 절연층을 사이에 두고 전기적으로 연결된 이중층으로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제2 게이트 전극 중 다른 하나는 제1 전원 전압 라인과 접속될 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제2 게이트 전극 중 다른 하나는 영상 프레임 동안 지속적으로 고전위 전압이 인가될 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제2 게이트 전극 중 다른 하나는 절연층을 사이에 두고 전기적으로 연결된 이중층으로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 각각의 화소는, 제1 노드와 제3 노드 사이에 접속되고, 게이트 전극이 제1 주사 라인에 접속되는 제3 트랜지스터, 및 제1 노드와 초기와 전원 사이에 접속되고, 게이트 전극이 제2 주사 라인에 접속된 제4 트랜지스터를 더 포함하고, 적어도 하나의 발광 트랜지스터는, 제1 전원 전압 라인과 제2 노드에 접속되고, 게이트 전극이 제1 노드에 접속된 제5 트랜지스터, 및 제3 노드와 유기 발광 다이오드 사이에 접속되고, 게이트 전극이 발광 라인에 접속된 제6 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 각각의 화소는, 제1 전원 전압 라인과 제1 노드 사이에 접속되는 스토리지 커패시터를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 트랜지스터의 액티브층은 도핑된 채널 영역을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제2 게이트 전극은 제2 트랜지스터의 액티브층과 중첩될 수 있다.
본 발명의 실시예들에 따른 표시 장치는 복수의 화소 각각이 포함하는 스위칭 트랜지스터의 문턱 전압이 네거티브 시프트될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 한 프레임 동안의 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소의 개략적인 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 화소의 회로도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 화소의 개략적인 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 화소의 개략적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 개략도이다.
도 1을 참조하면, 표시 장치(100)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 발광 구동부(14), 및 화소부(15)를 포함할 수 있다.
타이밍 제어부(11)는 데이터 구동부(12)의 사양(specification)에 적합하도록 계조 값들(예를 들어, 데이터) 및 제어 신호들을 데이터 구동부(12)에 제공할 수 있다. 또한, 타이밍 제어부(11)는 주사 구동부(13)의 사양에 적합하도록 클록 신호, 주사 시작 신호 등을 주사 구동부(13)에 제공할 수 있다. 또한, 타이밍 제어부(11)는 발광 구동부(14)의 사양에 적합하도록 클록 신호, 발광 중지 신호 등을 발광 구동부(14)에 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(D1~Dn)로 제공할 데이터 신호들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 데이터 신호로써 데이터 라인들(D1~Dn)에 인가할 수 있다. n은 자연수 일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(S1~Sm)에 제공할 주사 신호들을 생성할 수 있다. 예를 들어, 주사 구동부(13)는 주사 라인들(S1~Sm)에 순차적으로 턴-온 레벨의 펄스를 갖는 주사 신호들을 제공할 수 있다. 예를 들어, 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성될 수 있고, 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 스테이지 회로로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다. m은 자연수 일 수 있다.
발광 구동부(14)는 타이밍 제어부(11)로부터 클록 신호, 발광 중지 신호 등을 수신하여 발광 라인들(E1~Eo)에 제공할 발광 신호들을 생성할 수 있다. 예를 들어, 발광 구동부(14)는 발광 라인들(E1~Eo)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 예를 들어, 발광 구동부(14)는 시프트 레지스터 형태로 구성될 수 있고, 클록 신호의 제어에 따라 턴-오프 레벨의 펄스 형태인 발광 중지 신호를 다음 스테이지 회로로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다. o는 자연수 일 수 있다.
화소부(15)는 복수의 화소를 포함한다. 복수의 화소 각각은 데이터 라인, 주사 라인 및 발광 라인에 연결될 수 있다. 예를 들어, 화소부(15)는 i번째 주사 라인(Si), j번째 데이터 라인(Dj) 및 i번째 발광 라인(Ei)과 연결된 화소(PXij)를 포함할 수 있다. 이때, i 및 j는 자연수일 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 회로도이다. 도 2는 도 1의 복수의 화소들 중 화소(PXij)의 회로를 도시한 것이다.
도 2를 참조하면, 화소(PXij)는 제1 내지 제7 트랜지스터들(M1~M7), 스토리지 커패시터(Cst), 유기 발광 다이오드(OLED)를 포함한다. 여기서, 제2 트랜지스터(M2)는 더블 게이트 트랜지스터로 구성된다. 일례로, 제2 트랜지스터(M2)는 제1 주사 라인(Si)와 접속되는 제1 게이트 전극, 제7 트랜지스터(M7)와 접속되는 제2 게이트 전극(120)(또는 백 게이트, 배리어(barrier) 금속층)을 포함한다.
본 실시예에서 제1 내지 제7 트랜지스터들(M1~M7)은 P 타입 트랜지스터로 도시되었다. 따라서, 이하에서는, 설명의 편의상, 트랜지스터의 게이트 전극에 인가되는 전압이 로우 레벨(low level)일 경우 턴-온 레벨(turn-on level)이라고 하고, 하이 레벨(high level)일 경우 턴-오프 레벨(turn-off level)이라고 한다.
당업자라면 제1 내지 제7 트랜지스터들(M1~M7) 중 적어도 일부를 N 타입 트랜지스터로 변경하여 본 실시예를 구현할 수 있을 것이다. P 타입 트랜지스터는 게이트-소스 전압이 문턱 전압(음수)의 미만일 때 턴-온되는 트랜지스터일 수 있다. N 타입 트랜지스터는 게이트-소스 전압이 문턱 전압(양수)을 초과할 때 턴-온되는 트랜지스터일 수 있다.
제1 트랜지스터(M1)는 제2 노드(N2)와 제3 노드(N3) 사이에 접속된다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제1 트랜지스터(M1)는 구동 트랜지스터로 명명될 수 있다.
제2 트랜지스터(M2)는 데이터 라인(Dj)과 제2 노드(N2) 사이에 접속된다. 제2 트랜지스터(M2)의 게이트 전극은 제1 주사 라인(Si)에 접속된다. 제2 트랜지스터(M2)는 제1 주사 라인(Si)으로 공급되는 제1 주사 신호에 대응하여 턴-온 또는 턴-오프될 수 있다. 제2 트랜지스터(M2)는 스캔 트랜지스터 또는 스위칭 트랜지스터로 명명될 수 있다.
제2 게이트 전극(120)은 제2 트랜지스터(M2)의 액티브층을 보호하고 제2 트랜지스터(M2)의 문턱 전압을 낮추는 역할을 수행하는 층이다. 제2 게이트 전극(120)은 제2 트랜지스터(M2)의 하부에서 제2 트랜지스터(M2)의 액티브층과 중첩되어 배치될 수 있다. 제2 게이트 전극(120) 및 제2 트랜지스터(M2)의 배치에 관한 설명은 도 3을 통하여 자세히 후술한다.
제3 트랜지스터(M3)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속된다. 제3 트랜지스터(M3)의 게이트 전극은 제1 주사 라인(Si)에 접속된다. 제3 트랜지스터(M3)는 제1 주사 라인(Si)으로 공급되는 제1 주사 신호에 대응하여 턴-온 또는 턴-오프될 수 있다.
제4 트랜지스터(M4)는 제1 노드(N1)와 초기화 전원 라인(VINTL) 사이에 접속된다. 제4 트랜지스터(M4)의 게이트 전극은 제2 주사 라인(S(i-1))에 접속된다. 제4 트랜지스터(M4)는 제2 주사 라인(S(i-1))으로 공급되는 제2 주사 신호에 대응하여 턴-온 또는 턴-오프될 수 있다.
제5 트랜지스터(M5)는 제1 전원 전압 라인(ELVDDL)과 제2 노드(N2) 사이에 접속된다. 제5 트랜지스터(M5)의 게이트 전극은 발광 라인(Ei)에 접속된다. 제5 트랜지스터(M5)는 발광 라인(Ei)으로 공급되는 발광 신호에 대응하여 턴-온 또는 턴-오프될 수 있다.
제6 트랜지스터(M6)는 제3 노드(N3)와 유기 발광 다이오드(OLED)의 애노드 전극 사이에 접속된다. 제6 트랜지스터(M6)의 게이트 전극은 발광 라인(Ei)에 접속된다. 제6 트랜지스터(M6)는 발광 라인(Ei)으로 공급되는 발광 신호에 대응하여 턴-온 또는 턴-오프될 수 있다.
제7 트랜지스터(M7)는 제2 게이트 전극(120)과 발광 라인(Ei) 사이에 접속된다. 제7 트랜지스터(M7)의 게이트 전극과 타전극은 서로 전기적으로 연결될 수 있고, 이에, 제7 트랜지스터(M7)는 다이오드로 기능할 수 있다. 일례로, 제7 트랜지스터(M7)는 발광 라인(Ei)으로 발광 신호가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프로 설정된다.
스토리지 커패시터(Cst)는 제1 전원 전압 라인(ELVDDL)과 제1 노드(N1) 사이에 접속된다.
유기 발광 다이오드(OLED)는 애노드 전극이 제6 트랜지스터(M6)의 일 전극에 연결되고, 캐소드 전극이 제2 전원 전압 라인(ELVSSL)에 연결될 수 있다.
제1 전원 전압 라인(ELVDDL)에는 고전위 전압인 제1 전원 전압(ELVDD)이 인가되고, 제2 전원 전압 라인(ELVSSL)에는 저전위 전압인 제2 전원 전압(ELVSS)이 인가되고, 데이터 라인(Dj)에는 데이터 신호가 인가되고, 발광 라인(Ei)에는 발광 신호가 인가되고, 제1 주사 라인(Si)에는 제1 주사 신호가 인가되고, 제2 주사 라인(S(i-1))에는 제2 주사 신호가 인가될 수 있다. 제1 주사 라인(Si)에 인가되는 제1 주사 신호와 제2 주사 라인(S(i-1))에 인가되는 제2 주사 신호는 서로 다를 수 있다. 예를 들어, 제1 주사 라인(Si)은 i 번째 주사 라인이고, 제2 주사 라인(S(i-1))은 (i-1) 번째 주사 라인일 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 개략적인 단면도이다. 도 3은 도 1 및 도 2의 화소(PXij)의 개략적인 단면도로서, 제2 게이트 전극(120), 제2 트랜지스터(M2), 제7 트랜지스터(M7) 및 발광 라인(Ei)을 제외한 나머지 구성은 생략하여 도시하였다.
도 3을 참조하면, 기판(111)은 표시 장치(100)의 다양한 구성요소들을 지지하는 구성이다. 기판(111)은, 예를 들면, 폴리이미드(polyimide) 등과 같은 플라스틱으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
기판(111) 상에 제2 게이트 전극(120)이 배치된다. 제2 게이트 전극(120)은 기판(111) 상에서 제2 트랜지스터(M2)의 액티브층(131)과 중첩하도록 배치될 수 있고, 단면 상에서 제2 게이트 전극(120)의 폭은 제2 트랜지스터(M2)의 액티브층(131)의 폭 이상일 수 있다. 제2 게이트 전극(120)은 다양한 금속 물질로 이루어질 수 있다. 기판(111)과 제2 게이트 전극(120) 사이에는 절연층(미도시)이 배치될 수 있다. 절연층은 기판(111)과 절연층 상에 형성되는 층들 사이의 접착력을 향상시키고, 하부에서 유출되는 알칼리 성분 등이 절연층 상부로 전달되는 것을 차단할 수 있다. 절연층은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있으나, 이에 제한되지는 않는다. 다만, 기판(111)과 제2 게이트 전극(120) 사이에 배치될 수 있는 절연층은 필수적인 구성 요소는 아니며, 생략될 수도 있다.
제2 게이트 전극(120)은 제2 트랜지스터(M2)의 액티브층(131)을 보호할 수 있다. 구체적으로, 기판(111)이 플라스틱 물질로 이루어질 경우, 제2 게이트 전극(120)과 기판(111) 사이에 배치될 수 있는 절연층이 질화 실리콘(SiNx)을 포함하는 경우, 기판(111) 또는 절연층으로부터 수소 또는 수분이 상부로 이동하여 제2 트랜지스터(M2)의 액티브층(131)을 손상시킬 수 있다. 또한, 기판(111)에 의해 발생되는 전류 드롭 현상에 의하여 제2 트랜지스터(M2)의 문턱 전압(Vth)이 변동될 수 있고, 이에, 표시 장치(100)의 신뢰성은 저하될 수 있다. 이때, 제2 게이트 전극(120)은 제2 트랜지스터(M2)의 액티브층(131) 하부에 액티브층(131)과 중첩되어 배치되어 하부로부터 유입되는 수소 또는 수분을 차단하고, 제2 트랜지스터(M2)의 문턱 전압의 시프트 현상을 억제할 수 있다.
제2 게이트 전극(120) 및 기판(111) 상에는 버퍼층(112)이 배치된다. 버퍼층(112)은 제2 게이트 전극(120)과 제2 트랜지스터(M2)의 액티브층(131)을 절연시키기 위한 절연층이다. 버퍼층(112)은, 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 버퍼층(112)에는 발광 라인(Ei)이 제2 게이트 전극(120)에 컨택하기 위한 컨택홀이 형성된다.
버퍼층(112) 상에는 제2 트랜지스터(M2)가 배치된다. 제2 트랜지스터(M2)는 탑 게이트(top gate) 타입의 코플라나(coplanar) 구조일 수 있다. 다만, 이에 제한되는 것은 아니다.
구체적으로, 버퍼층(112) 상에는 제2 트랜지스터(M2)의 액티브층(131)이 배치된다. 액티브층(131)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS) 또는 산화물 반도체로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 액티브층(131)은 채널이 형성되는 채널 영역(131a), 소스 전극(132)과 연결되는 소스 영역(131b) 및 드레인 전극(133)과 연결되는 드레인 영역(131c)을 포함한다. 제2 트랜지스터(M2)의 채널 영역(131a)은 도핑(doping)될 수 있으며, 예를 들면, 보론(boron)으로 도핑될 수 있다. 제2 트랜지스터(M2)의 채널 영역(131a)이 보론 도핑될 경우, 제2 트랜지스터(M2)의 문턱 전압이 파지티브 시프트되어 표시 장치(100)의 잔상이 개선될 수 있다.
액티브층(131) 상에는 제1 게이트 절연층(113)이 형성된다. 제1 게이트 절연층(113)은 예를 들면, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 제1 게이트 절연층(113)에는 제2 트랜지스터(M2)의 소스 전극(132) 및 드레인 전극(133) 각각이 제2 트랜지스터(M2)의 액티브층(131)의 소스 영역(131b) 및 드레인 영역(131c) 각각에 컨택하기 위한 컨택홀과, 발광 라인(Ei)이 제2 게이트 전극(120)에 컨택하기 위한 컨택홀이 형성된다.
제1 게이트 절연층(113) 상에는 제2 트랜지스터(M2)의 제1-1 게이트 전극(134a)이 형성된다. 제1-1 게이트 전극(134a)은 몰리브덴(Mo) 등과 같은 금속층으로 이루어질 수 있다. 그리고, 제1-1 게이트 전극(134a)은 제2 트랜지스터(M2)의 액티브층(131)의 채널 영역(131a)과 중첩할 수 있다.
제1-1 게이트 전극(134a) 및 제1 게이트 절연층(113) 상에는 제2 게이트 절연층(114)이 형성된다. 제2 게이트 절연층(114)은 제1 게이트 절연층(113)과 동일한 물질로 이루어질 수 있으며, 예를 들면, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 제2 게이트 절연층(114)에는 제2 트랜지스터(M2)의 소스 전극(132) 및 드레인 전극(133) 각각이 제2 트랜지스터(M2)의 액티브층(131)의 소스 영역(131b) 및 드레인 영역(131c) 각각에 컨택하기 위한 컨택홀이 형성된다.
제2 게이트 절연층(114) 상에는 제2 트랜지스터(M2)의 제1-2 게이트 전극(134b)이 형성된다. 제1-2 게이트 전극(134b)은 제1-1 게이트 전극(134a)과 동일한 물질로 이루어질 수 있으며, 예를 들면, 몰리브덴(Mo) 등과 같은 금속층으로 이루어질 수 있다. 그리고, 제1-2 게이트 전극(134b)은 제2 트랜지스터(M2)의 액티브층(131)의 채널 영역(131a)과 중첩할 수 있다. 이처럼 제2 트랜지스터(M2)의 제1 게이트 전극(134a, 134b)은 이중층으로 이루어질 수 있다. 그러나, 이에 제한되지 않으며, 제2 트랜지스터(M2)의 제1 게이트 전극(134a, 134b)은 하나의 층으로 이루어질 수도 있다.
제1-2 게이트 전극(134b) 및 제2 게이트 절연층(114) 상에는 층간 절연층(115)이 형성된다. 층간 절연층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 무기물로 이루어지고, 단일층이거나 이들의 복수의 층으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
층간 절연층(115) 상에는 제2 트랜지스터(M2)의 소스 전극(132) 및 드레인 전극(133)이 형성된다. 소스 전극(132) 및 드레인 전극(133)은 제1 게이트 절연층(113), 제2 게이트 절연층(114) 및 층간 절연층(115) 에 형성된 컨택홀을 통하여 액티브층(131)과 전기적으로 연결된다. 소스 전극(132) 및 드레인 전극(133)은 도전성 물질로 이루어질 수 있으며, 소스 전극(132) 및 드레인 전극(133)은 동일한 공정을 통하여 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 절연층(113) 상에는 발광 라인(Ei)이 형성된다. 발광 라인(Ei)은 제2 트랜지스터(M2)의 제1-1 게이트 전극(134a) 및 제7 트랜지스터(M7)의 게이트 전극(144)과 동일한 물질로 이루어질 수 있으며, 예를 들면, 몰리브덴(Mo) 등과 같은 금속층으로 이루어질 수 있다.
버퍼층(112) 상에는 제7 트랜지스터(M7)가 배치된다. 구체적으로, 제7 트랜지스터(M7)는 탑 게이트(top gate) 타입의 코플라나(coplanar) 구조일 수 있다. 다만, 이에 제한되는 것은 아니다.
구체적으로, 버퍼층(112) 상에는 제7 트랜지스터(M7)의 액티브층(141)이 배치된다. 액티브층(141)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS) 또는 산화물 반도체로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 액티브층(141)은 채널이 형성되는 채널 영역(141a), 소스 전극(142)과 연결되는 소스 영역(141b) 및 드레인 전극(143)과 연결되는 드레인 영역(141c)을 포함한다. 제7 트랜지스터(M7)의 액티브층(141)은 제2 트랜지스터(M2)의 액티브층(131)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
액티브층(141) 상에는 제1 게이트 절연층(113)이 형성되고, 제1 게이트 절연층(113) 상에는 제7 트랜지스터(M7)의 게이트 전극(144)이 형성된다. 제7 트랜지스터(M7)의 게이트 전극(144)은 제2 트랜지스터(M2)의 제1 게이트 전극(134a, 134b)과 동일한 물질로 이루어질 수 있으며, 예를 들면, 몰리브덴(Mo) 등과 같은 금속층으로 이루어질 수 있다. 그리고, 게이트 전극(144)은 제7 트랜지스터(M7)의 액티브층(141)의 채널 영역(141a)과 중첩할 수 있다.
게이트 전극(144) 및 제1 게이트 절연층(113) 상에는 제2 게이트 절연층(114) 및 층간 절연층(115)이 차례로 형성된다. 제2 게이트 절연층(114) 및 층간 절연층(115)에는 제7 트랜지스터(M7)의 소스 전극(142) 및 드레인 전극(143) 각각이 제7 트랜지스터(M7)의 액티브층(141)의 소스 영역(141b) 및 드레인 영역(141c) 각각에 컨택하기 위한 컨택홀이 형성된다.
층간 절연층(115) 상에는 제7 트랜지스터(M7)의 소스 전극(142) 및 드레인 전극(143)이 형성된다. 소스 전극(142) 및 드레인 전극(143)은 제1 게이트 절연층(113), 제2 게이트 절연층(114) 및 층간 절연층(115)에 형성된 컨택홀을 통하여 액티브층(141)과 전기적으로 연결된다. 제7 트랜지스터(M7)의 소스 전극(142) 및 드레인 전극(143)은 제2 트랜지스터(M2)의 소스 전극(132) 및 드레인 전극(133)과 동일한 공정을 통하여 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제7 트랜지스터(M7)의 소스 전극(142)은 제2 게이트 절연층(114) 및 층간 절연층(115)에 형성된 컨택홀을 통하여 게이트 전극(144)과 연결될 수 있다. 이에, 제7 트랜지스터(M7)는 다이오드로 기능할 수 있다.
제7 트랜지스터(M7)는 제2 게이트 전극(120)과 발광 라인(Ei) 사이에 접속된다. 구체적으로, 제7 트랜지스터(M7)의 소스 전극(142)은 버퍼층(112), 제1 게이트 절연층(113), 제2 게이트 절연층(114) 및 층간 절연층(115)에 형성된 컨택홀을 통하여 제2 게이트 전극(120)과 전기적으로 연결될 수 있다. 제7 트랜지스터(M7)의 드레인 전극(143)은 제2 게이트 절연층(114) 및 층간 절연층(115)에 형성된 컨택홀을 통하여 발광 라인(Ei)과 전기적으로 연결될 수 있다. 이에, 제2 게이트 전극(120)은 제7 트랜지스터(M7)를 통하여 발광 라인(Ei)과 연결된다.
제2 트랜지스터(M2), 제7 트랜지스터(M7) 및 층간 절연층(115) 상에는 평탄화층(116)이 배치된다. 평탄화층(116)은 제2 트랜지스터(M2) 및 제7 트랜지스터(M7)의 상부를 평탄화하기 위한 층이다. 평탄화층(116)은 도 3에 도시된 것과 같이 단층일 수 있으나, 이와 달리 복층으로 이루어질 수도 있다. 평탄화층(116)은 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
몇몇 실시예에서, 제2 트랜지스터(M2) 및 제7 트랜지스터(M7)와 평탄화층(116) 사이에 패시베이션층이 형성될 수도 있다. 즉, 제2 트랜지스터(M2) 및 제7 트랜지스터(M7)를 수분 및 산소 등의 침투로부터 보호하기 위해, 상부를 덮는 패시베이션층이 형성될 수 있다. 패시베이션층은 무기물로 이루어질 수 있고, 단층 또는 복층으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 패시베이션층은 필수적인 구성 요소는 아니며, 생략될 수 있다.
이어서, 도 1 내지 도 3에서 설명한 표시 장치(100)의 영상 프레임 중 1 프레임 동안의 각각의 신호에 대하여 도 4를 통하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 한 프레임 동안의 타이밍도이다. 도 4의 타이밍도는 도 1 내지 도 3의 표시 장치(100)의 하나의 화소(PXij)의 i번째 발광 라인(Ei)에 인가되는 발광 신호, 제1 주사 라인(Si)에 인가되는 제1 주사 신호, 제2 주사 라인(S(i-1))에 인가되는 제2 주사 신호, j번째 데이터 라인(Dj)에 인가되는 데이터 신호, 제2 게이트 전극(120)에 인가되는 제1 전압(V1)이 도시된다.
먼저, 제1 시점(t1) 이전의 기간에 발광 신호는 턴-온 레벨이다. 발광 신호에 응답하여 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)가 턴-온 상태를 유지하고, 다이오드로 동작하는 제7 트랜지스터(M7)에 의하여 제2 게이트 전극(120)과 발광 라인(Ei)의 전기적인 연결은 차단될 수 있다. 제2 게이트 전극(120)은 제1 시점(t1) 이전의 기간에서 플로팅 상태를 유지할 수 있다. 그리고, 제1 시점(t1) 이전의 기간은 유기 발광 다이오드(OLED)는 발광할 수 있는 발광 허용 기간일 수 있다.
제1 시점(t1)에서 턴-온 레벨이었던 발광 신호가 턴-오프 레벨로 변경된다. 발광 신호에 응답하여 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)가 턴-오프되고, 유기 발광 다이오드(OLED)의 발광은 중지된다. 발광 신호가 턴-오프 레벨로 변경되면 다이오드 형태로 접속된 제7 트랜지스터(M7)가 턴-온된다. 제7 트랜지스터(M7)가 턴-온되면 발광 라인(Ei)과 제2 게이트 전극(120)이 전기적으로 접속되고, 이에 따라 제2 게이트 전극(120)에는 턴-오프 레벨의 발광 신호가 인가된다. 턴-오프 레벨의 발광 신호는 고전위 전압일 수 있고, 제2 게이트 전극(120)에 에 인가되는 제1 전압(V1)은 고전위 전압인 발광 신호와 동일한 전압일 수 있다.
이와 같이 제2 게이트 전극(120)에 턴-오프 레벨의 발광 신호가 인가되면 제2 트랜지스터(M2)의 문턱 전압이 네거티브 시프트되고, 이에 따라 제2 트랜지스터(M2)의 누설 전류 증가를 억제할 수 있다. 상세히 설명하면, 제2 게이트 전극(120)이 배치되지 못하는 경우 제2 트랜지스터(M2)의 제1 게이트 전극(134a, 134b)으로는 주기적으로 주사 신호가 공급되고, 이에 따라 제2 트랜지스터(M2)의 문턱 전압이 파지티브 시프트될 수 있다. 이와 같이 제2 트랜지스터(M2)의 문턱 전압이 파지티브 시프트되면 제2 트랜지스터(M2)의 누설 전류가 증가되어 화질 저하가 발생될 수 있다. 반면, 본 발명의 일 실시예와 같이 제2 트랜지스터(M2)의 백 게이트인 제2 게이트 전극(120)에 주기적으로 턴-오프 레벨의 고전위 전압인 발광 신호가 공급되면 제2 트랜지스터(M2)의 문턱 전압이 네거티브 시프트되어 누설 전류 증가가 억제될 수 있다.
제2 시점(t2)에서 턴-오프 레벨이었던 제2 주사 신호가 턴-온 레벨로 변경된다. 제2 주사 신호에 응답하여 제4 트랜지스터(M4)가 턴-온된다. 이에, 초기화 전원 라인(VINTL)에 인가되는 초기화 전압이 제1 노드에 인가될 수 있고, 제1 트랜지스터(M1)의 게이트 전극이 초기화 전압에 의하여 초기화될 수 있다.
제3 시점(t3)에서 턴-오프 레벨이었던 제1 주사 신호가 턴-온 레벨로 변경되고, 발광 신호는 턴-오프 레벨을 갖고, 데이터 라인(Dj)에 데이터 신호가 인가된다. 제1 주사 신호와 발광 신호에 응답하여 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)가 턴-온되고, 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 턴-오프 상태를 유지한다. 이에, 데이터 라인(Dj), 제2 트랜지스터(M2), 제1 트랜지스터(M1), 제3 트랜지스터(M3)를 통해서 데이터 신호가 스토리지 커패시터(Cst)의 일 전극에 인가되고, 스토리지 커패시터(Cst)는 데이터 신호의 데이터 전압과 제1 전원 전압 간의 차이를 기록한다.
제4 시점(t4)에서 턴-오프 레벨이었던 발광 신호가 턴-온 레벨로 변경된다. 발광 신호에 응답하여 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)가 턴-온되고, 제7 트랜지스터(M7)에 의하여 제2 게이트 전극(120)과 발광 라인(Ei)의 전기적인 연결이 차단될 수 있다. 그에 따라, 제1 전원 전압 라인(ELVDDL), 제5 트랜지스터(M5), 제1 트랜지스터(M1), 제6 트랜지스터(M6), 유기 발광 다이오드(OLED) 및 제2 전원 전압 라인(ELVSSL)을 연결하는 전류 경로가 생성된다. 전류 경로를 흐르는 전류량은 제1 트랜지스터(M1)의 게이트 전극에 연결된 스토리지 커패시터(Cst)에 저장된 전압의 크기에 따라 결정될 수 있다. 제4 시점(t4) 이후의 기간은 유기 발광 다이오드(OLED)의 발광 가능 기간일 수 있고, 발광 라인(Ei)과의 전기적인 연결이 차단된 제2 게이트 전극(120)은 플로팅 상태를 유지할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)는 제2 트랜지스터(M2)의 액티브층(131)과 중첩되는 제2 게이트 전극(120)이 기판(111)과 제2 트랜지스터(M2) 사이에 배치되며, 제2 게이트 전극(120)이 다이오드로 기능하는 제7 트랜지스터(M7)를 사이에 두고 발광 라인(Ei)과 연결된다. 이에, 발광 라인(Ei)에 고전위 전압인 턴-오프 레벨의 발광 신호가 인가되는 발광 불허 기간에서 제2 게이트 전극(120)에는 발광 신호가 인가될 수 있다. 이처럼, 제2 게이트 전극(120)에 고전위 전압이 인가될 경우, 제2 트랜지스터(M2)의 문턱 전압은 네거티브 시프트될 수 있다.
만약, 제2 트랜지스터(M2)의 액티브층(131)이 앞서 설명한 것과 같이 보론 도핑된 경우, 제2 트랜지스터(M2)의 문턱 전압은 파지티브 시프트되어 표시 장치(100)의 잔상이 개선될 수 있다. 그러나, 표시 장치(100)를 사용자가 일정한 기간 동안 사용하거나 고온의 환경에서 사용할 경우, 제2 트랜지스터(M2)의 문턱 전압이 더욱 파지티브 시프트될 수 있고, 표시 장치(100)에 가로 줄무늬가 시인될 수 있다. 표시 장치(100)의 가로 줄무늬의 시인은 표시 장치(100)의 화면의 일정 부분에 가로줄을 표시하고자 하는 경우라도 표시 장치(100)의 다른 부분에도 가로줄이 표시되어 전체적으로 화면에 가로줄 무늬가 시인되는 경우를 의미할 수 있다.
그러나, 본 발명의 일 실시예에 따른 표시 장치(100)의 경우, 영상 프레임 중 적어도 일부, 즉, 발광 불허 기간 동안 제2 게이트 전극(120)에 고전위 전압인 발광 신호가 인가되고, 제2 트랜지스터(M2)의 문턱 전압이 네거티브 시프트될 수 있다. 이에, 표시 장치(100)의 잔상이 개선됨과 동시에, 고온 상태에서 일정 시간 표시 장치(100)를 사용하는 경우라도 제2 트랜지스터(M2)의 문턱 전압이 네거티브 시프트됨에 따라 가로 줄무늬의 발생이 저감될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소의 개략적인 단면도이다. 도 5의 표시 장치(200)는 도 1 내지 도 4의 표시 장치(100)와 비교하여 제2 게이트 전극(221, 222)이 상이하다는 것을 제외하면 실질적으로 동일한 바, 중복 설명은 생략한다.
도 5를 참조하면, 제1 기판(111)은 표시 장치(200)의 다양한 구성 요소들을 지지하는 구성이다. 제1 기판(111)은 도 1 내지 도 4의 기판(111)과 실질적으로 동일할 수 있다. 제1 기판(111) 상에는 제2-1 게이트 전극(221)이 배치된다. 제2-1 게이트 전극(221)은 제1 기판(111)과 제2 트랜지스터(M2) 사이에서 제2 트랜지스터(M2)의 액티브층(131)과 중첩되도록 형성될 수 있다. 제2-1 게이트 전극(221)은 다양한 금속 물질로 이루어질 수 있다. 그리고, 제2-1 게이트 전극(221)과 제1 기판(111) 사이에는 도시되지는 않았으나 절연층이 배치되어 제2-1 게이트 전극(221)과 제1 기판(111)을 절연시킬 수도 있다. 그러나, 절연층은 필수적인 구성 요소는 아니며, 생략될 수도 있다. 제1 기판(111)에는 제2-1 게이트 전극(221)이 제2-2 게이트 전극(222)에 컨택하기 위한 컨택홀이 형성된다.
제2-1 게이트 전극(221) 및 제1 기판(111) 상에는 제1 버퍼층(112)이 배치된다. 제1 버퍼층(112)은 제2-1 게이트 전극(221)과 제2 트랜지스터(M2)의 액티브층(131)을 절연시키기 위한 절연층이다. 제1 버퍼층(112)은, 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 기판(111) 하부에는 제2 기판(117)이 배치된다. 제2 기판(117)은 제2 기판(117) 상부의 표시 장치(200)의 다양한 구성 요소들을 지지하는 구성으로서, 제1 기판(111)과 동일한 물질로 이루어질 수 있다. 예를 들면, 제2 기판(117)은 폴리이미드(polyimide) 등과 같은 플라스틱으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 기판(117) 상에는 제2-2 게이트 전극(222)이 배치된다. 제2-2 게이트 전극(222)은 제2 트랜지스터(M2)의 액티브층(131)과 중첩하도록 배치될 수 있고, 단면 상에서 제2-2 게이트 전극(222)의 폭은 제2 트랜지스터(M2)의 액티브층(131)의 폭 이상일 수 있다. 제2-2 게이트 전극(222)은 다양한 금속 물질로 이루어질 수 있으며, 예를 들면, 제2-1 게이트 전극(221)과 동일한 물질로 이루어질 수 있다.
제2-2 게이트 전극(222) 및 제2 기판(117) 상에는 제2 버퍼층(118)이 배치된다. 제2 버퍼층(118)은 제2-2 게이트 전극(222)의 상면을 평탄하게 하고, 제2 기판(117), 제2-2 게이트 전극(222)과 제1 기판(111) 사이의 결합을 견고히 하기 위한 절연층이다. 제2 버퍼층(118)은 제1 버퍼층(112)과 동일한 물질로 이루어질 수 있고, 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 제2 버퍼층(118)에는 제2-1 게이트 전극(221)이 제2-2 게이트 전극(222)에 컨택하기 위한 컨택홀이 형성된다.
제2 기판(117), 제2-2 게이트 전극(222) 및 제2 버퍼층(118)은 제1 기판(111) 하부에서 제1 기판(111)과 접하여 배치된다. 제2 버퍼층(118)의 상면은 제2 기판(117)의 하면과 접할 수 있다.
제2-1 게이트 전극(221)은 제1 기판(111) 및 제2 버퍼층(118)에 형성된 컨택홀을 통하여 제2-2 게이트 전극(222)과 전기적으로 연결될 수 있다. 앞서 설명한 것과 같이 제2-1 게이트 전극(221)이 제7 트랜지스터(M7)를 사이에 두고 발광 라인(Ei)과 연결됨으로써, 발광 라인(Ei)에 턴-오프 레벨의 발광 신호가 인가되는 발광 불허 기간에 제2-1 게이트 전극(221)에는 고전위 전압인 발광 신호가 인가될 수 있다. 제2-1 게이트 전극(221)과 전기적으로 연결된 제2-2 게이트 전극(222)에도 발광 불허 기간에 고전위 전압인 발광 신호가 인가될 수 있다. 이처럼 제2-1 게이트 전극(221)과 제2-2 게이트 전극(222)에 매 영상 프레임의 발광 불허 기간에 고전위 전압이 인가될 수 있고, 제2 트랜지스터(M2)의 액티브층(131)의 하부에는 두개의 층으로 이루어진 고전위 전압 인가되는 제2 게이트 전극(221, 222)이 형성될 수 있다. 따라서, 제2 트랜지스터(M2)의 문턱 전압의 네거티브 시프트는 보다 효과적으로 수행될 수 있고, 고온 상태에서 일정 시간 표시 장치(200)를 사용하는 경우라도 가로 줄무늬의 발생이 더욱 저감될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치(300)의 하나의 화소의 회로도이다. 도 7은 본 발명의 또 다른 실시예에 따른 표시 장치(300)의 하나의 화소의 개략적인 단면도이다. 도 6 및 도 7의 표시 장치(300)는 도 1 내지 도 4의 표시 장치(100)와 비교하여, 제2 게이트 전극(320)이 제1 전원 전압 라인(ELVDDL)과 연결되며, 제7 트랜지스터(M7)를 포함하지 않는다는 것을 제외하면 실질적으로 동일한 바, 중복 설명은 생략한다.
도 6 및 도 7을 참조하면, 제2 게이트 전극(320)은 제2 트랜지스터(M2)의 하부에서 제2 트랜지스터(M2)의 액티브층(131)과 중첩되도록 배치되고, 제1 전원 전압 라인(ELVDDL)과 전기적으로 연결된다. 구체적으로, 제2 게이트 절연층(114) 상에는 제1 전원 전압 라인(ELVDDL)이 형성될 수 있고, 제1 전원 전압 라인(ELVDDL)은 제2 트랜지스터(M2)의 제1-1 게이트 전극(134a)과 동일한 물질로 이루어질 수 있다. 제1 전원 전압 라인(ELVDDL)은 버퍼층(112), 제1 게이트 절연층(113) 및 제2 게이트 절연층(114)에 형성된 컨택홀을 통하여 제2 게이트 전극(320)과 전기적으로 연결될 수 있다.
제1 전원 전압 라인(ELVDDL)에는 각각의 영상 프레임 동안 제1 전원 전압이 인가될 수 있다. 제1 전원 전압은 고전위 전원 전압일 수 있다. 제2 게이트 전극(320)은 제1 전원 전압 라인(ELVDDL)과 전기적으로 연결될 수 있고, 각각의 영상 프레임 동안 고전위 전원 전압인 제1 전원 전압이 지속적으로 인가될 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치(300)의 경우, 제2 트랜지스터(M2)의 액티브층(131)과 중첩되는 제2 게이트 전극(320)이 제1 전원 전압 라인(ELVDDL)과 전기적으로 연결된다. 이에, 영상 프레임 동안 지속적으로 제2 게이트 전극(320)에 고전위 전원 전압인 제1 전원 전압이 인가될 수 있다. 이처럼, 제2 게이트 전극(320)에 고전위 전압이 지속적으로 인가될 경우, 제2 트랜지스터(M2)의 문턱 전압은 네거티브 시프트될 수 있다. 만약, 제2 트랜지스터(M2)의 액티브층(131)이 앞서 설명한 것과 같이 보론 도핑된 경우, 제2 트랜지스터(M2)의 문턱 전압은 파지티브 시프트되어 표시 장치(300)의 잔상이 개선될 수 있다. 그러나, 표시 장치(300)를 사용자가 일정한 기간 동안 사용하거나 고온의 환경에서 사용할 경우, 제2 트랜지스터(M2)의 문턱 전압이 더욱 파지티브 시프트될 수 있고, 표시 장치(300)에 가로 줄무늬가 시인될 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(300)의 경우, 영상 프레임의 전체 기간 동안 지속적으로 제2 게이트 전극(320)에 고전위 전원 전압이 인가되고, 제2 트랜지스터(M2)의 문턱 전압이 보다 효과적으로 네거티브 시프트될 수 있다. 이에, 표시 장치(300)의 잔상이 개선됨과 동시에, 고온 상태에서 일정 시간 표시 장치(300)를 사용하는 경우라도 가로 줄무늬의 발생이 더욱 효과적으로 저감될 수 있다.
한편, 도 6 및 도 7의 표시 장치(300)의 제2 게이트 전극(320)은 도 5의 표시 장치(200)의 제2 게이트 전극(221, 222)과 같이 이중층 구조로 이루어질 수도 있다. 구체적으로, 도 7의 표시 장치(300)는, 기판(111)이 제1 기판(111)일 수 있고, 제2 게이트 전극(320)이 제2-1 게이트 전극(221)일 수 있다. 그리고, 제1 기판(111) 하부에 제2 기판(117), 제2-2 게이트 전극(222) 및 제2 버퍼층(118)이 도 5에 도시된 형태로 더 형성될 수 있다. 제2-2 게이트 전극(222)은 제2 트랜지스터(M2)의 액티브층(131)과 중첩될 수 있다. 제1 기판(111) 상에 형성된 제2-2 게이트 전극(222)은 기판(111)과 제2 버퍼층(118)에 형성된 컨택홀을 통하여 제2-2 게이트 전극(222)과 전기적으로 연결될 수 있다. 이에, 제1 전원 전압 라인(ELVDDL), 제2-1 게이트 전극(221) 및 제2-2 게이트 전극(222)은 전기적으로 서로 연결될 수 있다. 따라서, 제2-1 게이트 전극(221) 및 제2-2 게이트 전극(222)에는 영상 프레임 동안 지속적으로 제1 전원 전압이 인가될 수 있고, 두개의 층으로 형성된 제2 게이트 전극(221, 222)에 의하여 제2 트랜지스터(M2)의 문턱 전압은 더욱 효과적으로 네거티브 시프트될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 화소의 개략적인 단면도이다. 도 8의 표시 장치(400)는 도 1 내지 도 4의 표시 장치(100)와 비교하여 제2 게이트 전극(421, 422)이 상이하다는 것을 제외하면 실질적으로 동일한 바, 중복 설명은 생략한다.
제1 기판(111)은 표시 장치(400)의 다양한 구성 요소들을 지지하는 구성이다. 제1 기판(111)은 도 1 내지 도 4의 기판(111)과 실질적으로 동일할 수 있다. 제1 기판(111) 상에는 제2-1 게이트 전극(421)이 배치된다. 제2-1 게이트 전극(421)은 제1 기판(111)과 제2 트랜지스터(M2) 사이에서 제2 트랜지스터(M2)의 액티브층(131)과 중첩되도록 형성될 수 있다. 제2-1 게이트 전극(421)은 다양한 금속 물질로 이루어질 수 있다.
제2-1 게이트 전극(421) 및 제1 기판(111) 상에는 제1 버퍼층(112)이 배치된다. 제1 버퍼층(112)은 제2-1 게이트 전극(421)과 제2 트랜지스터(M2)의 액티브층(131)을 절연시키기 위한 절연층이다. 제1 버퍼층(112)에는 제7 트랜지스터(M7)의 소스 전극(142)이 제2-1 게이트 전극(421)과 연결되기 위한 컨택홀이 형성되고, 제7 트랜지스터(M7)의 소스 전극(142)은 컨택홀을 통하여 제2-1 게이트 전극(421)과 전기적으로 연결된다. 제7 트랜지스터(M7)의 드레인 전극(143)은 발광 라인(Ei)과 연결될 수 있다. 앞서 설명한 것과 같이 발광 라인(Ei)에 턴-오프 레벨의 발광 신고 인가될 경우, 제2-1 게이트 전극(421)에는 고전위 전압인 턴오프 레벨의 발광 신호가 인가될 수 있다. 이에, 제2-1 게이트 전극(421)에는 각각의 영상 프레임 중 발광 불허 기간 동안 고전위 전압이 인가될 수 있다. 그리고, 제2-1 게이트 전극(421)은 발광 허용 기간 동안 발광 라인(Ei)과의 전기적인 연결이 제7 트랜지스터(M7)에 의하여 차단되는 바, 플로팅될 수 있다.
제1 기판(111) 하부에는 제2 기판(117)이 배치된다. 제2 기판(117)은 제2 기판(117) 상부의 표시 장치(400)의 다양한 구성 요소들을 지지하는 구성으로서, 제1 기판(111)과 동일한 물질로 이루어질 수 있다. 예를 들면, 제2 기판(117)은 폴리이미드(polyimide) 등과 같은 플라스틱으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 기판(117) 상에는 제2-2 게이트 전극(422)이 배치된다. 제2-2 게이트 전극(422)은 제2 트랜지스터(M2)의 액티브층(131)과 중첩하도록 배치될 수 있고, 단면 상에서 제2-2 게이트 전극(422)의 폭은 제2 트랜지스터(M2)의 액티브층(131)의 폭 이상일 수 있다. 제2-2 게이트 전극(422)은 다양한 금속 물질로 이루어질 수 있으며, 예를 들면, 제2-1 게이트 전극(421)과 동일한 물질로 이루어질 수 있다.
제2-2 게이트 전극(422) 및 제2 기판(117) 상에는 제2 버퍼층(118)이 배치된다. 제2 버퍼층(118)은 제2-2 게이트 전극(422)의 상면을 평탄하게 하고, 제2 기판(117), 제2-2 게이트 전극(422)과 제1 기판(111) 사이의 결합을 견고히 하기 위한 절연층이다. 제2 버퍼층(118)은 제1 버퍼층(112)과 동일한 물질로 이루어질 수 있고, 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 기판(117), 제2-2 게이트 전극(422) 및 제2 버퍼층(118)은 제1 기판(111) 하부에서 제1 기판(111)과 접하여 배치된다. 제2 버퍼층(118)의 상면은 제2 기판(117)의 하면과 접할 수 있다.
제2-2 게이트 전극(422)은 제2 버퍼층(118), 제1 기판(111), 제1 버퍼층(112), 제1 게이트 절연층(113) 및 제2 게이트 절연층(114)에 형성된 컨택홀을 통하여 제1 전원 전압 라인(ELVDDL)에 연결될 수 있다. 제1 전원 전압 라인(ELVDDL)에는 각각의 영상 프레임 동안 고전위 전원 전압인 제1 전원 전압이 인가될 수 있다. 제2-2 게이트 전극(422)은 제1 전원 전압 라인(ELVDDL)과 전기적으로 연결될 수 있고, 각각의 영상 프레임 동안 고전위 전원 전압인 제1 전원 전압이 지속적으로 인가될 수 있다.
한편, 도 8의 표시 장치(400)는 제2-1 게이트 전극(421)이 제7 트랜지스터(M7)에 연결되고, 제2-2 게이트 전극(422)이 제1 전원 전압 라인(ELVDDL)에 연결되는 것과 달리 연결될 수도 있다. 구체적으로, 제2-1 게이트 전극(421)은 제1 전원 전압 라인(ELVDDL)에 연결되고, 제2-2 게이트 전극(422)은 제7 트랜지스터(M7)에 연결되도록 구성될 수도 있다. 그러나, 이에 제한되는 것은 아니다.
본 발명의 또 다른 실시예에 따른 표시 장치(400)의 경우, 제2-1 게이트 전극(421)은 제7 트랜지스터(M7)를 통하여 발광 라인(Ei)과 연결되어 발광 불허 기간 동안 고전위 전압을 인가받을 수 있으며, 제2-2 게이트 전극(422)은 제1 전원 전압 라인(ELVDDL)과 연결되어 영상 프레임 동안 지속적으로 고전원 전원 전압을 인가받을 수 있다. 따라서, 제2 트랜지스터(M2)는 발광 불허 기간 동안에 제2-1 게이트 전극(421) 및 제2-2 게이트 전극(422)에 고전위 전압이 인가됨에 따라 문턱 전압이 네거티브 시프트될 수 있다. 그리고, 제2 트랜지스터(M2)는 발광 허용 기간 동안에 제2-2 게이트 전극(422)에 고전위 전압이 인가됨에 따라 문턱 전압이 네거티브 시프트될 수 있다. 따라서, 제2 트랜지스터(M2)의 문턱 전압의 네거티브 시프트는 보다 효과적으로 수행될 수 있고, 고온 상태에서 일정 시간 표시 장치(400)를 사용하는 경우라도 가로 줄무늬의 발생이 더욱 저감될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100, 200, 300, 400: 표시 장치
11: 타이밍 제어부
12: 데이터 구동부
13: 주사 구동부
14: 발광 구동부
15: 화소부
111: 기판, 제1 기판
112: 버퍼층, 제1 버퍼층
113: 제1 게이트 절연층
114: 제2 게이트 절연층
115: 층간 절연층
116: 평탄화층
117: 제2 기판
118: 제2 버퍼층
120, 320: 제2 게이트 전극
131: 액티브층
131a: 채널 영역
131b: 소스 영역
131c: 드레인 영역
132: 소스 전극
133: 드레인 전극
134a: 제1-1 게이트 전극
134b: 제1-2 게이트 전극
141: 액티브층
141a: 채널 영역
141b: 소스 영역
141c: 드레인 영역
142: 소스 전극
143: 드레인 전극
144: 게이트 전극
221, 421: 제2-1 게이트 전극
222, 422: 제2-2 게이트 전극
D1~Dn: 데이터 라인
Dj: 데이터 라인
S1~Sm: 주사 라인
Si: 제1 주사 라인
S(i-1): 제2 주사 라인
E1~Eo: 발광 라인
Ei: 발광 라인
VINTL: 초기화 전원 라인
ELVDDL: 제1 전원 전압 라인
ELVSSL: 제2 전원 전압 라인
M1: 제1 트랜지스터
M2: 제2 트랜지스터
M3: 제3 트랜지스터
M4: 제4 트랜지스터
M5: 제5 트랜지스터
M6: 제6 트랜지스터
M7: 제7 트랜지스터
Cst: 스토리지 커패시터
OLED: 유기 발광 다이오드

Claims (12)

  1. 복수의 화소들을 포함하고,
    각각의 화소는,
    제1 노드의 전압에 대응하여 제2 노드를 경유하여 접속된 제1 전원 전압 라인으로부터 유기 발광 다이오드로 공급되는 전류량을 제어하기 위한 제1 트랜지스터;
    데이터 라인과 상기 제2 노드 사이에 접속되며, 제1 게이트 전극이 제1 주사 라인과 접속된 제2 트랜지스터;
    상기 제1 전원 전압 라인과 상기 유기 발광 다이오드 사이의 전류 경로에 위치된 적어도 하나의 발광 트랜지스터의 게이트 전극에 접속되는 발광 라인; 및
    상기 제2 트랜지스터의 적어도 하나의 제2 게이트 전극 중 하나와 상기 발광 라인 사이에 접속된 제7 트랜지스터를 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제7 트랜지스터의 게이트 전극과 일전극은, 상기 적어도 하나의 제2 게이트 전극 중 하나와 접속되고,
    상기 제7 트랜지스터의 타전극은 상기 발광 라인과 접속되는, 표시 장치.
  3. 제1항에 있어서,
    상기 적어도 하나의 제2 게이트 전극 중 하나는, 상기 발광 라인의 발광 신호가 하이 레벨일 경우 상기 하이 레벨인 상기 발광 신호가 인가되고, 상기 발광 신호가 로우 레벨이 경우 플로팅(floating)되는, 표시 장치.
  4. 제3항에 있어서,
    상기 적어도 하나의 제2 게이트 전극 중 하나는, 상기 유기 발광 다이오드의 발광 불허 기간에 상기 하이 레벨인 상기 발광 신호가 인가되는, 표시 장치.
  5. 제1항에 있어서,
    상기 적어도 하나의 제2 게이트 전극 중 하나는 절연층을 사이에 두고 전기적으로 연결된 이중층으로 이루어진, 표시 장치.
  6. 제1항에 있어서,
    상기 적어도 하나의 제2 게이트 전극 중 다른 하나는 상기 제1 전원 전압 라인과 접속되는, 표시 장치.
  7. 제6항에 있어서,
    상기 적어도 하나의 제2 게이트 전극 중 다른 하나는 영상 프레임 동안 지속적으로 고전위 전압이 인가되는, 표시 장치.
  8. 제6항에 있어서,
    상기 적어도 하나의 제2 게이트 전극 중 다른 하나는 절연층을 사이에 두고 전기적으로 연결된 이중층으로 이루어진, 표시 장치.
  9. 제1항에 있어서,
    상기 각각의 화소는,
    상기 제1 노드와 제3 노드 사이에 접속되고, 게이트 전극이 제1 주사 라인에 접속되는 제3 트랜지스터; 및
    상기 제1 노드와 초기와 전원 사이에 접속되고, 게이트 전극이 제2 주사 라인에 접속된 제4 트랜지스터를 더 포함하고,
    상기 적어도 하나의 발광 트랜지스터는,
    상기 제1 전원 전압 라인과 상기 제2 노드에 접속되고, 게이트 전극이 상기 제1 노드에 접속된 제5 트랜지스터; 및
    상기 제3 노드와 상기 유기 발광 다이오드 사이에 접속되고, 게이트 전극이 상기 발광 라인에 접속된 제6 트랜지스터를 포함하는, 표시 장치.
  10. 제9항에 있어서,
    상기 각각의 화소는,
    상기 제1 전원 전압 라인과 상기 제1 노드 사이에 접속되는 스토리지 커패시터를 더 포함하는, 표시 장치.
  11. 제1항에 있어서,
    상기 제2 트랜지스터의 액티브층은 도핑된 채널 영역을 포함하는, 표시 장치.
  12. 제1항에 있어서,
    상기 적어도 하나의 제2 게이트 전극은 상기 제2 트랜지스터의 액티브층과 중첩되는, 표시 장치.
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