KR101496098B1 - 픽셀 구동회로 및 디스플레이 장치 - Google Patents

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Abstract

본 발명에서 제공하는 픽셀구동회로 및 디스플레이 장치에 있어서, 상기 픽셀구동회로는 제어유닛; 커패시터; 제1트랜지스터; 제2트랜지스터; 제3트랜지스터 및 제4트랜지스터를 포함하여, 복수의 박막트랜지스터를 제어함으로써, 유효적으로 구동 박막트랜지스터의 역치전압의 변화를 보상하고, 전류 불균일로 인한 표시 화면 광도의 불균일을 방지하며, 동시에 표시 화면의 사용수명을 연장하는 것을 특징으로 한다.

Description

픽셀 구동회로 및 디스플레이 장치{PIXEL DRIVING CIRCUIT AND DISPLAY DEVICE}
본 발명은 디스플레이 장치에 관한 것이며, 특히는 디스플레이 장치의 구동회로에 관한 것이다.
유기발광 디스플레이 장치는 자체발광하는 특성을 구비하고, 매우 얇은 유기재료 코팅층과 유리기판을 사용하며, 전류가 흐르면 유기재료가 발광한다. 또한 유기발광 디스플레이 장치의 표시 화면의 시야각이 크며, 전기 에너지를 현저하게 절감할 수 있다. 하기에, 유기발광 디스플레이 장치는 많은 액정 디스플레이 장치에 비할수 없는 우점을 구비한다.
유기발광 디스플레이 장치는 수동 매트릭스형(passive Mattrix)과 능동 매트릭스형(active Mattrix)으로 나누어질 수 있는데, 수동 매트릭스형에서, 픽셀은 스캔라인과 신호선이 서로 교차되는 위치에서 매트릭스 형식으로 배치되고, 능동 매트릭스형에서, 각 픽셀은 스위치처럼 동작하는 박막트랜지스터(TFT)에 의하여 제어된다.
도 1은 기존의 유기발광 디스플레이 장치의 픽셀회로의 회로도이다.
도 1을 참조하면, 기존의 유기발광 디스플레이 장치의 픽셀회로는 복수의 동일 방향으로 연장되는 스캔라인 G1~Gn, 복수의 동일 방향으로 연장되는 데이터 라인S1~Sm, 복수의 동일 방향으로 연장되는 공동파워라인D1~Dm 및 복수의 픽셀유닛(101)을 포함한다. 데이터 라인의 수량은 공동파워라인의 수량과 동일하다. 복수의 데이터 라인S1~Sm는 복수의 스캔라인G1~Gn과 교차되며 절연된다. 복수의 공동파워라인D1~Dm은 복수의 스캔라인G1~Gn과 교차되며 절연된다. 각각의 픽셀유닛(101)은 스캔라인, 데이터 라인 및 공동파워라인으로 둘러싸인 구역에 의해 규정된다.
픽셀유닛(101)의 회로도는 도 2와 같다. 각각의 픽셀유닛(101)은 스위치 박막트랜지스터(108), 구동 박막트랜지스터(112), 커패시터(110) 및 유기발광 다이오드(114)를 포함한다. 픽셀(101)은 스캔라인(102), 데이터 라인(104) 및 공동파워라인(106)으로 둘러싸인 구역에 의해 규정된다.
유기발광 다이오드(114)는 픽셀전극, 픽셀전극에 형성된 유기 발사층 및 유기 발사층에 형성된 코먼전극을 포함한다. 픽셀전극을 정공 주입 전극의 양극으로 하고, 코먼전극을 전자 주입 전극의 음극으로 한다. 변형예에 있어서, 유기발광 디스플레이 장치의 구동방법에 의하여, 픽셀전극은 음극일 수 있고, 코먼전극은 양극일 수 있다. 정공과 전자는 각각 픽셀전극과 코먼전극으로부터 유기발사층에 주입되어, 엑시톤(excitons)을 형성한다. 엑시톤이 여기상태에서 기저상태로 변할 시, 발광한다.
스위치 박막트랜지스터(108)는 스위치 반도체층（미도시）, 스위치 게이트전극(107), 스위치 소스전극(103) 및 스위치 드레인전극(105)을 포함한다. 구동 박막트랜지스터(112)는 구동 반도체층（미도시）, 구동 게이트전극(115), 구동 소스전극(113) 및 구동 드레인전극(117)을 포함한다.
커패시터(110)는 제1서스테인 전극(109)과 제2서스테인 전극(111)을 포함하고, 제1서스테인 전극(109)과 제2서스테인 전극(111) 사이에는 층간 절연층이 설치되어 있다.
스위치 박막트랜지스터(108)는 픽셀발광을 선택하기 위한 스위치이다. 스위치 게이트전극(107)은 스캔라인(102)에 연결된다. 스위치 소스전극(103)은 데이터 라인(104)에 연결된다. 스위치 드레인전극(105)은 스위치 소스전극(103)과 소정 거리 이격되도록 배치되고, 스위치 드레인전극(105)은 제1서스테인 전극(109)에 연결된다.
구동 박막트랜지스터(112)는, 선택된 픽셀중의 유기발광 다이오드(114)의 유기발사층이 발광되도록 픽셀전극에 구동파워를 인가한다. 구동 게이트전극(115)은 제1서스테인 전극에 연결된다. 구동 소스전극(113)과 제2서스테인 전극(111)은 각각 공동파워라인(106)에 연결된다. 구동 드레인전극(117)은 접촉홀을 통하여 유기발광 다이오드(114)의 픽셀전극에 연결된다.
상기 구조를 이용하여, 스캔라인(102)에 인가된 게이트전압을 통하여 스위치 박막트랜지스터(108)를 구동하고, 이로써 데이터 라인(104)에 인가된 데이터 전압을 구동 박막트랜지스터(112)에 전송한다. 공동파워라인(106)에서 구동 박막트랜지스터(112)에 전송된 코먼전압과 스위치 박막트랜지스터(108)를 통하여 전송한 데이터 전압사이의 전압차에 대응되는 전압이 커패시터(110)에 저장되고, 커패시터(110)에 저장된 전압에 대응되는 전류가 구동 박막트랜지스터(112)를 흘러 유기발광 다이오드(114)로 흐른다. 따라서 유기발광 다이오드(114)가 발광된다.
진일보로, 유기발광 디스플레이 장치의 전압원은 광도에 영향을 주는 주요원인이므로, 전압원의 안정도는 유기발광 디스플레이 장치의 특성에 영향을 주는 하나의 중요한 지표이다.
현재에 있어서 고해상도의 유기발광 디스플레이 장치는 필연적인 발전 추세이지만, 고해상도 패널은 충전시간이 짧아지는 문제와 데이터 라인의 수량이 증가를 야기한다. 이 두가지 요소는 모두 유기발광 디스플레이 장치의 전압원이 간섭 받도록 야기하여 원래의 안정한 전위로 복귀하지 못하도록 한다.
구체적으로, 능동 매트릭스형의 유기발광 디스플레이 장치에서, 광도는 유기발광 다이오드에 흐르는 전류에 의하여 결정되고, 유기발광 디스플레이 장치의 균일한 광도를 유지하기 위하여, 유기발광 다이오드의 전류를 ±1%의 범위내에 제어하여야 한다. 하지만, 현재의 IC회로는 전부 전압신호를 전송하고, 전류신호를 전송하지 않으므로, 능동 매트릭스형의 유기발광 디스플레이 장치에서 픽셀은 하나의 프레임(Frame) 주기내에 전압을 전류신호로 변환하여야 하고, 또한, 각 픽셀은 안정하고 균일해야 하는데, 이는 어려운 임무이다. 그 중, 유기발광 다이오드의 구동회로에서 구동 박막트랜지스터의 역치전압은 전류에 영향을 주는 중요한 요소중의 하나이다.
본 발명에서 제공하는 픽셀구동회로에 있어서, 데이터 라인, 공동파워라인, 제1스캔라인 및 제1노드에 각각 연결되고, 상기 제1스캔라인의 입력신호를 통하여 제1노드의 전압을 상기 데이터 라인의 전압 혹은 상기 공동파워라인의 전압이 되도록 제어하는 제어유닛; 제1서스테인 전극이 상기 제1노드에 연결되고, 제2서스테인 전극이 제2노드에 연결되는 커패시터; 소스가 상기 공동파워라인에 연결되고, 게이트가 제2스캔라인에 연결되며, 드레인이 제2트랜지스터의 드레인에 연결되는 제1트랜지스터; 소스가 제3노드에 연결되고, 게이트가 상기 제2노드에 연결되며, 드레인이 상기 제1트랜지스터의 드레인에 연결되는 제2트랜지스터; 소스가 상기 제3노드에 연결되고, 게이트가 제1입력단에 연결되며, 드레인이 상기 제2노드에 연결되는 제3트랜지스터; 소스가 상기 제3노드에 연결되고, 게이트가 제2입력단에 연결되며, 드레인이 발광 다이오드의 양극에 연결되는 제4트랜지스터; 를 포함하는 것을 특징으로 하는 픽셀구동회로.
상기 제1입력단은 기준신호를 수신하도록 배치되고, 상기 제2입력단은 발광신호를 수신하도록 배치되는 것이 바람직하다.
상기 제어유닛은 소스가 상기 데이터 라인에 연결되고, 게이트가 상기 제1스캔라인에 연결되며, 드레인이 상기 제1노드에 연결되는 제5트랜지스터; 소스가 상기 제1노드에 연결되고, 게이트가 상기 제1스캔라인에 연결되며, 드레인이 상기 공동파워라인에 연결되는 제6트랜지스터;를 포함하는 것이 바람직하다.
상기 제5트랜지스터는 PMOS구조이고; 상기 제6트랜지스터는 NMOS구조이며, 상기 제1스캔라인으로부터 하이 레벨이 입력될 시, 상기 제5트랜지스터는 차단되고, 상기 제6트랜지스터는 도통되어, 상기 공동파워라인의 전압이 상기 제1노드에 인가되며; 상기 제1스캔라인으로부터 로우 레벨이 입력될 시, 상기 제5트랜지스터는 도통되고, 상기 제6트랜지스터는 차단되어, 상기 데이터 라인의 전압이 상기 제1노드에 인가되는 것이 바람직하다.
상기 제1트랜지스터는 NMOS구조이고; 상기 제2트랜지스터, 상기 제3트랜지스터 및 상기 제4트랜지스터는 PMOS구조인 것이 바람직하다.
상기 제1트랜지스터, 상기 제2트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터, 제5트랜지스터 및 제6트랜지스터는 폴리 실리콘 박막트랜지스터 혹은 비정질 실리콘 박막트랜지스터중의 하나인 것이 바람직하다.
상기 제5트랜지스터는 NMOS구조이고; 상기 제6트랜지스터는 PMOS구조이며, 상기 제1스캔라인으로부터 하이 레벨이 입력될 시, 상기 제5트랜지스터는 도통되고, 상기 제6트랜지스터는 차단되어, 상기 데이터 라인의 전압이 상기 제1노드에 인가되고; 상기 제1스캔라인으로부터 로우 레벨이 입력될 시, 상기 제5트랜지스터는 차단되고, 상기 제6트랜지스터는 도통되어, 상기 공동파워라인의 전압이 상기 제1노드에 인가되는 것이 바람직하다.
상기 제1트랜지스터, 제2트랜지스터, 상기 제3트랜지스터 및 상기 제4트랜지스터는 PMOS구조인 것이 바람직하다.
상기 제1트랜지스터, 상기 제2트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터, 제5트랜지스터 및 제6트랜지스터는 폴리 실리콘 박막트랜지스터 혹은 비정질 실리콘 박막트랜지스터중의 어느 하나인 것이 바람직하다.
상기 커패시터는 세라믹 커패시터인것이 바람직하다.
본 발명의 다른 한 방면에서 더 제공하는 복수의 스캔라인; 상기 복수의 스캔라인과 교차되지만 전기적으로 절연되는 공동파워라인; 상기 복수의 스캔라인과 교차되지만 전기적으로 절연되는 데이터 라인; 상기 복수의 스캔라인, 데이터 라인 및 공동파워라인에 둘러싸인 구역에 의해 규정되는 복수의 픽셀유닛;을 포함하는 디스플레이 장치에 있어서, 상기 픽셀유닛은 발광 다이오드 및 픽셀구동회로를 포함하고, 상기 픽셀구동회로는 상기 데이터 라인, 상기 공동파워라인, 제1스캔라인 및 제1노드에 각각 연결되고, 상기 제1스캔라인의 입력신호를 이용하여 제1노드의 전압을 상기 데이터 라인의 전압 혹은 상기 공동파워라인의 전압이 되도록 제어하는 제어유닛; 제1서스테인 전극이 상기 제1노드에 연결되고, 제2서스테인 전극이 제2노드에 연결되는 커패시터; 소스가 상기 공동파워라인에 연결되고, 게이트가 제2스캔라인에 연결되며, 드레인이 제2트랜지스터의 드레인에 연결되는 제1트랜지스터; 소스가 제3노드에 연결되고, 게이트가 상기 제2노드에 연결되며, 드레인이 상기 제1트랜지스터의 드레인에 연결되는 제2트랜지스터; 소스가 상기 제3노드에 연결되고, 게이트가 제1입력단에 연결되며, 드레인이 상기 제2노드에 연결되는 제3트랜지스터; 소스가 상기 제3노드에 연결되고, 게이트가 제2입력단에 연결되며, 드레인이 발광 다이오드의 양극에 연결되는 제4트랜지스터;를 포함하며, 상기 픽셀구동회로에 연결되는 제1스캔라인은 상기 픽셀구동회로에 인접한 픽셀구동회로의 제2스캔라인인 것을 특징으로 하는 디스플레이장치.것을 특징으로 한다.
상기 제1입력단은 기준신호를 수신하도록 배치되고, 상기 제2입력단은 발광신호를 수신하도록 배치되는 것이 바람직하다.
상기 제어유닛은 소스가 상기 데이터 라인에 연결되고, 게이트가 상기 제1스캔라인에 연결되며, 드레인이 상기 제1노드에 연결되는 제5트랜지스터; 소스가 상기 제1노드에 연결되고, 게이트가 상기 제1스캔라인에 연결되며, 드레인이 상기 공동파워라인에 연결되는 제6트랜지스터;를 포함하는 것이 바람직하다.
상기 제5트랜지스터는 PMOS구조이고; 상기 제6트랜지스터는 NMOS구조이며, 상기 제1스캔라인으로부터 하이 레벨이 입력될 시, 상기 제5트랜지스터는 차단되고, 상기 제6트랜지스터는 도통되어, 상기 공동파워라인의 전압이 상기 제1노드에 인가되며; 상기 제1스캔라인으로부터 로우 레벨이 입력될 시, 상기 제5트랜지스터는 도통되고, 상기 제6트랜지스터는 차단되어, 상기 데이터 라인의 전압이 상기 제1노드에 인가되는 것이 바람직하다.
상기 제1트랜지스터는 NMOS구조이고; 상기 제2트랜지스터, 상기 제3트랜지스터 및 상기 제4트랜지스터는 PMOS구조인 것이 바람직하다.
상기 제1트랜지스터, 상기 제2트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터, 제5트랜지스터 및 제6트랜지스터는 폴리 실리콘 박막트랜지스터 혹은 비정질 실리콘 박막트랜지스터중의 하나인 것이 바람직하다.
상기 제5트랜지스터는 NMOS구조이고; 상기 제6트랜지스터는 PMOS구조이며, 상기 제1스캔라인으로부터 하이 레벨이 입력될 시, 상기 제5트랜지스터는 도통되고, 상기 제6트랜지스터는 차단되어, 상기 데이터 라인의 전압이 상기 제1노드에 인가되고; 상기 제1스캔라인으로부터 로우 레벨이 입력될 시, 상기 제5트랜지스터는 차단되고, 상기 제6트랜지스터는 도통되어, 상기 공동파워라인의 전압이 상기 제1노드에 인가되는 것이 바람직하다.
상기 제1트랜지스터, 제2트랜지스터, 상기 제3트랜지스터 및 상기 제4트랜지스터는 PMOS구조인 것이 바람직하다.
상기 제1트랜지스터, 상기 제2트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터, 제5트랜지스터 및 제6트랜지스터는 폴리 실리콘 박막트랜지스터 혹은 비정질 실리콘 박막트랜지스터중의 하나인 것이 바람직하다.
상기 발광 다이오드는 유기발광 다이오드인것이 바람직하다.
본 발명에서는 복수의 박막트랜지스터와 하나의 커패시터의 픽셀유닛, 스캔라인, 기준신호 및 발광신호를 이용하여 복수의 박막트랜지스터를 제어하여 유효적으로 구동 박막트랜지스터의 역치전압의 변화를 보상하고, 전류 불균일로 인한 표시 화면 광도의 불균일을 방지하고, 동시에 표시 화면의 사용수명을 연장한다.
도면을 참조하여 예시한 실시 형태를 상세히 설명하기로 한다. 본 발명의 상기 내용와 기타 특징 및 우점은 더욱 선명해진다.
도 1은 종래 기술중의 유기발광 디스플레이 장치의 픽셀 구동회로를 모식적으로 나타내는 회로도이다.
도 2는 종래 기술중의 유기발광 디스플레이 장치의 픽셀 구동회로의 각 픽셀유닛을 모식적으로 나타내는 회로도이다.
도 3은 본 발명의 제1실시예에 따른 유기발광 디스플레이 장치의 픽셀 구동회로의 각 픽셀유닛을 모식적으로 나타내는 회로도이다.
도 4는 본 발명의 제1실시예에 따른 유기발광 디스플레이 장치의 픽셀 구동회로의 입력신호의 파형도이다.
도 5는 본 발명의 제2실시예에 따른 유기발광 디스플레이 장치의 픽셀 구동회로의 각 픽셀유닛을 모식적으로 나타내는 회로도이다.
도 6은 본 발명의 제2실시예에 따른 유기발광 디스플레이 장치의 픽셀 구동회로의 입력신호의 파형도이다.
도 7은 본 발명에서 제공한 유기발광 디스플레이 장치를 나타내는 모식도이다.
도면을 참조하여 예시한 실시 형태를 더 전면적으로 설명하기로 한다. 하지만, 예시한 실시 형태는 다양한 형식으로 실시될 수 있고, 여기서 설명한 실시 형태에 한정된 것은 아니다. 반대로, 이러한 실시 형태를 제공함으로써 본 발명이 더욱 전면적이고 완정되도록 하고, 또한 예시한 실시 형태의 구상을 전면적으로 당업자에게 전달한다. 도면에서, 선명성을 도모하기 위하여, 구역과 층의 두께를 과장하여 표시하였다. 도면에서 동일한 부호는 동일 혹은 유사한 구조를 표시하므로, 상세한 설명은 생략한다.
도 3은 본 발명의 제1실시예에 따른 유기발광 디스플레이 장치의 픽셀회로의 각 픽셀유닛을 모식적으로 나타내는 회로도이다. 픽셀유닛(200)은 제어유닛(214), 커패시터(234), 제1트랜지스터(228), 제2트랜지스터(226), 제3트랜지스터(224), 제4트랜지스터(230) 및 발광 다이오드(232)를 포함한다.
제어유닛(214)은 데이터 라인(204), 공동파워라인(202), 제1스캔라인(206) 및 제1노드(220)에 각각 연결(coupling)된다. 구체적으로, 제어유닛(214)은 제5트랜지스터(216) 및 제6트랜지스터(218)를 포함한다. 제5트랜지스터(216)의 소스는 데이터 라인(204)에 연결되고, 게이트는 제1스캔라인(206)에 연결되며, 드레인은 제1노드(220)에 연결된다. 제6트랜지스터(218)의 소스는 제1노드(220)에 연결되고, 게이트는 제1스캔라인(206)에 연결되며, 드레인은 공동파워라인(202)에 연결된다. 본 실시예에서, 제5트랜지스터(216)는 PMOS(P-channel metal oxide semiconductor)구조이고, 제6트랜지스터(218)는 NMOS(N-Mental-Oxide-Semiconductor)구조이다.
커패시터(234)에는 제1서스테인 전극 및 제2서스테인 전극이 설치되어 있고, 커패시터(234)의 제1서스테인 전극은 제1노드(220)에 연결되고, 커패시터의 제2서스테인 전극은 제2노드(222)에 연결된다.
제1트랜지스터(228)에는 소스, 게이트 및 드레인이 설치되어 있다. 제1트랜지스터(228)의 소스는 공동파워라인(202)에 연결되고, 게이트는 제2스캔라인(208)에 연결되며, 드레인은 제2트랜지스터(226)의 드레인에 연결된다. 본 실시예에서, 제1트랜지스터(228)는 NMOS구조이다.
제2트랜지스터(226)에는 소스, 게이트 및 드레인이 설치되어 있다. 제2트랜지스터(226)의 소스는 제3노드(236)에 연결되고, 게이트는 제2노드(222)에 연결되며, 드레인은 제1트랜지스터(228)의 드레인에 연결된다. 본 실시예에 있어서, 제2트랜지스터(226)는 PMOS구조이다.
제3트랜지스터(224)에는 소스, 게이트 및 드레인이 설치되어 있다. 제3트랜지스터(224)의 소스는 제3노드(236)에 연결되고, 게이트는 제1입력단(210)에 연결되며, 드레인은 제2노드(222)에 연결된다. 제1입력단(210)은 기준신호를 수신하도록 배치된다. 본 실시예에 있어서, 제3트랜지스터(224)는 PMOS구조이다.
제4트랜지스터(230)에는 소스, 게이트 및 드레인이 설치되어 있다. 제4트랜지스터(230)의 소스는 제3노드(236)에 연결되고, 게이트는 제2입력단(212)에 연결되며, 드레인은 발광 다이오드(232)의 양극에 연결된다. 본 실시예에 있어서, 제4트랜지스터(230)는 PMOS구조이다.
발광 다이오드(232)의 양극은 제4트랜지스터(230)의 드레인에 연결되고, 음극은 접지된다. 발광 다이오드(232)는 유기발광 다이오드인 것이 바람직하다.
본 실시예에서, 각 트랜지스터는 폴리 실리콘 박막트랜지스터 혹은 비정질 실리콘 박막트랜지스터일 수 있다.
그 중, 제2트랜지스터(226)는 픽셀유닛의 구동 트랜지스터로서, 본 실시예에서는 발광신호, 기준신호 및 주사신호를 통하여 커패시터(234) 양단의 전압을 제어한다. 진일보로, 발광 다이오드를 통과하는 전류가 구동 트랜지스터의 역치전압의 영향을 받지 않도록 한다.
구체적으로, 제어유닛(214)은 제1스캔라인(206)의 입력신호를 통하여 제1노드(220)의 전압을 데이터 라인(204)의 전압 혹은 공동파워라인(202)의 전압이 되도록 제어한다. 제5트랜지스터(216)가 PMOS구조이고, 제6트랜지스터(218)가 NMOS구조이므로, 제1스캔라인(206)으로부터 하이 레벨이 입력될 시, 제5트랜지스터(216)가 차단되고, 제6트랜지스터(218)가 도통되어, 공동파워라인(202)의 전압이 제1노드(220)에 인가된다. 제1스캔라인(206)으로부터 로우 레벨이 입력될 시, 제5트랜지스터(216)가 도통되고, 제6트랜지스터(218)가 차단되어, 데이터 라인(204)의 전압이 제1노드(220)에 인가된다. 제2스캔라인(208)의 입력신호 및 제1입력단(210)의 기준신호는 제2노드(222)에 인가되는 전압을 제어한다.
진일보로, 도 4에서 도시한 본 발명의 제1실시예에 따른 유기발광 디스플레이 장치의 픽셀회로의 입력신호의 파형도에 결합하여, 픽셀유닛의 각 트랜지스터의 작업상태를 설명하기로 한다.
본 실시예에 있어서, 매 프레임 시간내에서의 각 신호의 변화는 3개 부분으로 나누어진다.
우선 제1부분(402)으로서, 픽셀유닛에 대해 초기화를 진행한다.
제1스캔라인 (Si)으로부터 하이 레벨이 입력되면, 제5트랜지스터가 차단되고, 제6트랜지스터가 도통되어, 공동파워라인의 전압 (VELVDD)이 제1노드에 인가된다. 즉, 커패시터의 제1서스테인 전극에 인가된다.
제2스캔라인(Si-1)으로부터 로우 레벨이 입력되면, 제1트랜지스터가 차단된다. 기준신호 (Refi)로부터 로우 레벨이 입력되면, 제3트랜지스터가 도통된다. 발광신호 (Emi)로부터 로우 레벨이 입력되면, 제4트랜지스터가 도통된다. 제2노드(222)의 전압은 유기발광 다이오드가 오프(off) 시의 전압에 해당하고, 즉, 커패시터의 제2서스테인 전극의 전압은 유기발광 다이오드가 오프 시의 전압에 해당한다.
제2부분 (404), 데이터신호를 픽셀유닛에 라이트(write)한다.
제1스캔라인 (Si)으로부터 로우 레벨이 입력되면, 제5트랜지스터가 도통되고, 제6트랜지스터가 차단되어, 데이터 라인의 전압 (VDATA)이 제1노드에 인가된다. 즉, 커패시터의 제1서스테인 전극에 인가된다.
제2스캔라인 (Si-1)으로부터 하이 레벨이 입력되면, 제1트랜지스터가 도통된다. 기준신호 (Refi)로부터 로우 레벨이 입력되면, 제3트랜지스터가 도통된다. 발광신호(Emi)로부터 하이 레벨이 입력되면, 제4트랜지스터는 차단된다. 제2노드의 전압은 공동파워라인의 전압에서 제2트랜지스터의 역치전압을 감한 값 (VELVDD-Vth)이고, 바로 커패시터의 제2서스테인 전극의 전압 (VELVDD-Vth)이다, 그중 Vth는 제2트랜지스터의 역치전압이다.
제3부분(406)은 픽셀유닛의 발광을 제어한다.
제1스캔라인 (Si)으로부터 하이 레벨이 입력되면, 제5트랜지스터가 차단되고, 제6트랜지스터는 도통된다. 제1노드의 전압이 VDATA에서 VELVDD로 변화되고, 즉, 커패시터의 제1서스테인 전극의 전압이 VDATA에서 VELVDD로 변화된다.
제2스캔라인 (Si-1)으로부터 하이 레벨이 입력되면, 제1트랜지스터가 도통된다. 기준신호 (Refi)로부터 하이 레벨이 입력되면, 제3트랜지스터가 차단된다. 발광신호 (Emi)로부터 로우 레벨이 입력되면, 제4트랜지스터가 도통된다. 또한 제2트랜지스터가 도통된다. 제2노드의 전압은 VELVDD-Vth-（VDATA-VELVDD）이다. 즉, 커패시터의 제2서스테인 전극의 전압이 VELVDD-Vth-（VDATA-VELVDD）이다.
발광 다이오드에 흐르는 전류는 하기의 식에 의하여 계산할 수 있다.
IOLED=β*（VSG-Vth）2,
그 중, IOLED는 발광 다이오드에 흐르는 전류이고, β=1/2μCoxW/L이며, VSG는 제2트랜지스터의 소스와 드레인의 전압차이고, 또한 VSG=Vth+(VDATA-VELVDD）이며, Vth는 제2트랜지스터의 역치전압이다.
따라서, 상기 식에 대입하면, IOLED=β*（VDATA-VELVDD）2이다.
상기 식에 근거하면, 궁극적으로 발광 다이오드에 흐르는 전류는 구동 트랜지스터의 역치전압의 영향을 받지 않는다.
도 5는 본 발명의 제2실시예에 따른 유기발광 디스플레이 장치의 픽셀회로의 각 픽셀유닛을 모식적으로 표시한 회로도이다. 도 3에 도시한 제1실시예와 유사하게, 픽셀유닛(300)은 제어유닛(314), 커패시터(334), 제1트랜지스터(328), 제2트랜지스터(326), 제3트랜지스터(324), 제4트랜지스터(330) 및 발광 다이오드(332)를 포함한다. 제어유닛(314)은 제5트랜지스터(316) 및 제6트랜지스터(318)를 포함한다. 각 소자사이의 연결관계는 도 3에 도시한 제1실시예와 동일하다. 구체적으로, 본 실시예에 있어서, 제1트랜지스터(328), 제2트랜지스터(326), 제3트랜지스터(324), 제4트랜지스터(330) 및 제6트랜지스터(318)는 PMOS구조이고, 제5트랜지스터(316)는 NMOS구조이다. 발광 다이오드(332)는 유기발광 다이오드인 것이 바람직하다.
본 실시예에 있어서, 각 트랜지스터는 폴리 실리콘 박막트랜지스터 혹은 비정질 실리콘 박막트랜지스터일 수 있다.
그 중, 제2트랜지스터(326)는 픽셀유닛의 구동 트랜지스터로서, 본 실시예에서는 발광신호（제2입력단(312)）, 기준신호（제1입력단(310)） 및 제1스캔라인(306)과 제2스캔라인(308)의 신호를 통하여 데이터 라인(304), 공동파워라인(302) 및 그라운드(338)가 제1노드(320) 및 제2노드(322)에 인가한 전압을 제어한다. 즉, 커패시터(334) 양단의 전압을 제어한다. 진일보로, 발광 다이오드에 흐르는 전류가 구동 트랜지스터의 역치전압의 영향을 받지 않도록 한다.
구체적으로, 제어유닛(314)은 제1스캔라인(306)의 입력신호를 통하여 제1노드(320)의 전압을 데이터 라인(204)의 전압 혹은 공동파워라인(302)의 전압이 되도록 제어한다. 제5트랜지스터(316)가 NMOS구조이고, 제6트랜지스터(318)가 PMOS구조이므로, 제1스캔라인(306)으로부터 하이 레벨이 입력되면, 제5트랜지스터(316)가 도통되고, 제6트랜지스터(318)가 차단되어, 데이터 라인(304)의 전압이 제1노드(320)에 인가된다. 제1스캔라인(306)으로부터 로우 레벨이 입력되면, 제5트랜지스터(316)가 차단되고, 제6트랜지스터(318)가 도통되어, 공동파워라인(302)의 전압이 제1노드(320)에 인가된다. 제2스캔라인(308)의 입력신호 및 제1입력단(310)의 기준신호는 제2노드(322)에 인가된 전압을 제어한다.
진일보로, 도 6에서 도시한 본 발명의 제2실시예에 따른 유기발광 디스플레이 장치의 픽셀회로의 입력신호의 파형도에 결합하여, 픽셀유닛의 각 트랜지스터의 작업상태를 묘사하기로 한다.
본 실시예에 있어서, 매 프레임시간내의 각 신호의 변화는 3개 부분으로 나누어진다.
우선 제1부분(602)으로서, 픽셀유닛에 대해 초기화를 진행한다.
제1스캔라인 (Si)으로부터 로우 레벨이 입력되면, 제5트랜지스터가 차단되고, 제6트랜지스터가 도통되어, 공동파워라인의 전압 (VELVDD)이 제1노드에 인가된다. 즉 커패시터의 제1서스테인 전극에 인가된다.
제2스캔라인 (Si-1)으로부터 하이 레벨이 입력되면, 제1트랜지스터가 차단된다. 기준신호 (Refi)로부터 로우 레벨이 입력되면, 제3트랜지스터가 도통된다. 발광신호 (Emi)로부터 로우 레벨이 입력되면, 제4트랜지스터가 도통된다. 제2노드(222)의 전압은 유기발광 다이오드가 오프(off) 시의 전압에 해당한다. 즉, 커패시터의 제2서스테인 전극의 전압은 유기발광 다이오드가 오프 시의 전압에 해당하다.
제2부분(604)에서 데이터신호를 픽셀유닛에 라이트(write)한다.
제1스캔라인 (Si)으로부터 하이 레벨이 입력되면, 제5트랜지스터가 도통되고, 제6트랜지스터가 차단되어, 데이터 라인의 전압 VDATA이 제1노드에 인가된다. 즉, 커패시터의 제1서스테인 전극에 인가된다.
제2스캔라인 (Si-1)으로부터 로우 레벨이 입력되면, 제1트랜지스터가 도통된다. 기준신호 (Refi)로부터 로우 레벨이 입력되면, 제3트랜지스터가 도통된다. 발광신호 (Emi)로부터 하이 레벨이 입력되면, 제4트랜지스터가 차단된다. 제2노드의 전압은 공동파워라인의 전압에서 제2트랜지스터의 역치전압을 감한 값 (VELVDD-Vth)이고, 즉, 커패시터의 제2서스테인 전극의 전압 (VELVDD-Vth)이다. 그중, Vth는 제2트랜지스터의 역치전압이다.
제3부분(606)에서 픽셀유닛의 발광을 제어한다.
제1스캔라인 (Si)으로부터 로우 레벨이 입력되면, 제5트랜지스터가 차단되고, 제6트랜지스터가 도통된다. 제1노드의 전압이 VDATA에서 VELVDD로 변화되고, 즉, 커패시터의 제1서스테인 전극의 전압이 VDATA에서 VELVDD로 변화된다.
제2스캔라인 (Si-1)으로부터 로우 레벨이 입력되면, 제1트랜지스터가 도통된다. 기준신호 (Refi)로부터 하이 레벨이 입력되면, 제3트랜지스터가 차단된다. 발광신호 (Emi)로부터 로우 레벨이 입력되면, 제4트랜지스터가 도통된다. 또한 제2트랜지스터가 도통된다. 제2노드의 전압은 VELVDD-Vth-（VDATA-VELVDD）이다. 즉, 커패시터의 제2서스테인 전극의 전압이 VELVDD-Vth-（VDATA-VELVDD）이다.
발광 다이오드를 흐르는 전류는 하기 식에 의하여 계산할 수 있다.
IOLED=β*（VSG-Vth）2,
그 중, IOLED는 발광 다이오드에 흐르는 전류이고, β=1/2μCoxW/L이며, VSG는 제2트랜지스터의 소스와 드레인의 전압차이고, 또한 VSG=Vth+(VDATA-VELVDD）이며, Vth는 제2트랜지스터의 역치전압이다.
따라서, 상기 식에 대입하면, IOLED=β*（VDATA-VELVDD）2이다.
상기 식에 근거하면, 궁극적으로 발광 다이오드에 흐르는 전류는 구동 트랜지스터의 역치전압의 영향을 받지 않는다.
도 7은 본 발명에서 제공한 유기발광 디스플레이 장치를 나타내는 모식도이다. 디스플레이 장치는 복수의 스캔라인 S1~Sn; 복수의 스캔라인과 교차되지만 전기적으로 절연되고, ELVDD 전압을 제공하기 위한 공동파워라인; 복수의 스캔라인과 교차되지만 전기적으로 절연되는 데이터 라인D1~Dm; 복수의 스캔라인, 데이터 라인 및 공동파워라인에 둘러싸인 구역에 의해 규정되는 복수의 픽셀유닛(10);을 포함한다. 스캔라인 S1~Sn의 주사신호는 주사구동장치(20)에 의하여 제어된다. 데이터 라인 D1~Dm의 데이터신호는 데이터 구동장치에 의하여 제어된다. 본 실시예에서는 발광（피드백）신호 제어구동장치를 더 예시하였고, 이는 각 픽셀유닛(10)에 상응한 발광제어신호 및 피드백신호를 제공한다.
픽셀유닛PXiiij(제 iiij번째의 픽셀유닛(10))은 두 개 스캔라인 (Si 및 Si-1)의 신호, 피드백신호(Refi), 발광제어신호(Emi), 데이터 라인 (Dj)의 신호를 수신하고, 또한 두 개의 전위 ELVDD와 ELVSS에 각각 연결된다.
각 픽셀유닛(10)의 회로는 도 3에 도시한 제1실시예 혹은 도 5에 도시한 제2실시예와 같다. 스캔라인 (Si 및 Si-1)의 신호, 피드백신호 (Refi) 및 발광제어신호 (Emi)의 파형은 각각 도 4에 도시한 제1실시예 혹은 도 6에 도시한 제2실시예와 같다.
본 발명에서 제공한 유기발광 디스플레이 장치는 상기 신호에 근거하여 유효적으로 구동 박막트랜지스터 역치전압의 변화를 보상할 수 있고, 전류 불균일로 인한 표시 화면 광도의 불균일을 방지할 수 있으며, 동시에 표시 화면의 사용수명을 연장할 수 있다.
상기에 구체적으로 본 발명의 예시적인 실시 형태을 표시 및 묘사하였다. 본 발명은 공개된 실시 형태에 한정되지 않고, 반대로, 본 발명의 청구항의 정신과 범위내의 각종 변경과 등가적인 배치를 포함한다.
101: 픽셀유닛 102: 스캔라인
104: 데이터 라인 106: 공동파워라인
108: 스위치 박막트랜지스터 103: 스위치 박막트랜지스터 소스전극
105: 스위치 박막트랜지스터 드레인전극 107: 스위치 박막트랜지스터 게이트전극
110: 커패시터 109: 제1서스테인 전극
111: 제2서스테인 전극 112: 구동 박막트랜지스터
117: 구동 박막트랜지스터 소스전극 113: 구동 박막트랜지스터 드레인전극
115: 구동 박막트랜지스터 게이트전극 114: 발광 다이오드
200, 300: 픽셀유닛 202, 302: 공동파워라인
204, 304: 데이터 라인 206, 306: 제1스캔라인
208, 308: 제2스캔라인 210, 310: 제1입력단
212, 312: 제2입력단 214, 314: 제어유닛
220, 320: 제1노드 222, 322: 제2노드
236: 제3노드 228, 328: 제1트랜지스터
226, 326: 제2트랜지스터 224, 324: 제3트랜지스터
230, 330: 제4트랜지스터 216, 316: 제5트랜지스터
218, 318: 제6트랜지스터 234, 334: 커패시터
232, 332: 발광 다이오드 238, 338: 그라운드
402, 602: 신호 파형도 제1부분 404, 604: 신호 파형도 제2부분
406, 606: 신호 파형도 제3부분 10: 픽셀유닛
20: 주사 구동장치 30: 데이 터구동장치
40: 발광（참조）신호 구동장치

Claims (14)

  1. 데이터 라인, 공동파워라인, 제1스캔라인 및 제1노드에 각각 연결되고, 상기 제1스캔라인의 입력신호를 이용하여 제1노드의 전압을 상기 데이터 라인의 전압 또는 상기 공동파워라인의 전압이 되도록 제어하는 제어유닛;
    제1서스테인 전극이 상기 제1노드에 연결되고, 제2서스테인 전극이 제2노드에 연결되는 커패시터;
    소스가 상기 공동파워라인에 연결되고, 게이트가 제2스캔라인에 연결되며, 드레인이 제2트랜지스터의 드레인에 연결되는 제1트랜지스터;
    소스가 제3노드에 연결되고, 게이트가 상기 제2노드에 연결되며, 드레인이 상기 제1트랜지스터의 드레인에 연결되는 제2트랜지스터;
    소스가 상기 제3노드에 연결되고, 게이트가 제1입력단에 연결되며, 드레인이 상기 제2노드에 연결되는 제3트랜지스터;
    소스가 상기 제3노드에 연결되고, 게이트가 제2입력단에 연결되며, 드레인이 발광 다이오드의 양극에 연결되는 제4트랜지스터;
    를 포함하는 것을 특징으로 하는 픽셀구동회로.
  2. 제1항에 있어서,
    상기 제1입력단은 기준신호를 수신하도록 배치되고, 상기 제2입력단은 발광신호를 수신하도록 배치되는 것을 특징으로 하는 픽셀구동회로.
  3. 제1항에 있어서,
    상기 제어유닛은
    소스가 상기 데이터 라인에 연결되고, 게이트가 상기 제1스캔라인에 연결되며, 드레인이 상기 제1노드에 연결되는 제5트랜지스터;
    소스가 상기 제1노드에 연결되고, 게이트가 상기 제1스캔라인에 연결되며, 드레인이 상기 공동파워라인에 연결되는 제6트랜지스터;
    를 포함하는 것을 특징으로 하는 픽셀구동회로.
  4. 제3항에 있어서,
    상기 제5트랜지스터는 PMOS구조이고,
    상기 제6트랜지스터는 NMOS구조이며;
    상기 제1스캔라인으로부터 하이 레벨이 입력될 시, 상기 제5트랜지스터는 차단되고, 상기 제6트랜지스터는 도통되어, 상기 공동파워라인의 전압이 상기 제1노드에 인가되며;
    상기 제1스캔라인으로부터 로우 레벨이 입력될 시, 상기 제5트랜지스터는 도통되고, 상기 제6트랜지스터는 차단되어, 상기 데이터 라인의 전압이 상기 제1노드에 인가되는 것을 특징으로 하는 픽셀구동회로.
  5. 제4항에 있어서,
    상기 제1트랜지스터는 NMOS구조이고;
    상기 제2트랜지스터, 상기 제3트랜지스터 및 상기 제4트랜지스터는 PMOS구조인 것을 특징으로 하는 픽셀구동회로.
  6. 제3항에 있어서,
    상기 제5트랜지스터는 NMOS구조이고,
    상기 제6트랜지스터는 PMOS구조이며;
    상기 제1스캔라인으로부터 하이 레벨이 입력될 시, 상기 제5트랜지스터는 도통되고, 상기 제6트랜지스터는 차단되어, 상기 데이터 라인의 전압이 상기 제1노드에 인가되고;
    상기 제1스캔라인으로부터 로우 레벨이 입력될 시, 상기 제5트랜지스터는 차단되고, 상기 제6트랜지스터는 도통되어, 상기 공동파워라인의 전압이 상기 제1노드에 인가되는 것을 특징으로 하는 픽셀구동회로.
  7. 제6항에 있어서,
    상기 제1트랜지스터, 제2트랜지스터, 상기 제3트랜지스터 및 상기 제4트랜지스터는 PMOS구조인 것을 특징으로 하는 픽셀구동회로.
  8. 복수의 스캔라인; 상기 복수의 스캔라인과 교차되지만 전기적으로 절연되는 공동파워라인; 상기 복수의 스캔라인과 교차되지만 전기적으로 절연되는 데이터 라인; 상기 복수의 스캔라인, 데이터 라인 및 공동파워라인에 둘러싸인 구역에 의해 규정되는 복수의 픽셀유닛;을 포함하는 디스플레이 장치에 있어서,
    상기 픽셀유닛은 발광 다이오드 및 픽셀구동회로를 포함하고,
    상기 픽셀구동회로는
    상기 데이터 라인, 상기 공동파워라인, 제1스캔라인 및 제1노드에 각각 연결되고, 상기 제1스캔라인의 입력신호를 이용하여 제1노드의 전압을 상기 데이터 라인의 전압 혹은 상기 공동파워라인의 전압이 되도록 제어하는 제어유닛;
    제1서스테인 전극이 상기 제1노드에 연결되고, 제2서스테인 전극이 제2노드에 연결되는 커패시터;
    소스가 상기 공동파워라인에 연결되고, 게이트가 제2스캔라인에 연결되며, 드레인이 제2트랜지스터의 드레인에 연결되는 제1트랜지스터;
    소스가 제3노드에 연결되고, 게이트가 상기 제2노드에 연결되며, 드레인이 상기 제1트랜지스터의 드레인에 연결되는 제2트랜지스터;
    소스가 상기 제3노드에 연결되고, 게이트가 제1입력단에 연결되며, 드레인이 상기 제2노드에 연결되는 제3트랜지스터;
    소스가 상기 제3노드에 연결되고, 게이트가 제2입력단에 연결되며, 드레인이 발광 다이오드의 양극에 연결되는 제4트랜지스터;를 포함하며,
    상기 픽셀구동회로에 연결되는 제1스캔라인은 상기 픽셀구동회로에 인접한 픽셀구동회로의 제2스캔라인인 것을 특징으로 하는 디스플레이장치.
  9. 제8항에 있어서,
    상기 제1입력단은 기준신호를 수신하도록 배치되고, 상기 제2입력단은 발광신호를 수신하도록 배치되는 것을 특징으로 하는 디스플레이 장치.
  10. 제8항에 있어서,
    상기 제어유닛은
    소스가 상기 데이터 라인에 연결되고, 게이트가 상기 제1스캔라인에 연결되며, 드레인이 상기 제1노드에 연결되는 제5트랜지스터;
    소스가 상기 제1노드에 연결되고, 게이트가 상기 제1스캔라인에 연결되며, 드레인이 상기 공동파워라인에 연결되는 제6트랜지스터;
    를 포함하는 것을 특징으로 하는 디스플레이장치.
  11. 제10항에 있어서,
    상기 제5트랜지스터는 PMOS구조이고,
    상기 제6트랜지스터는 NMOS구조이며;
    상기 제1스캔라인으로부터 하이 레벨이 입력될 시, 상기 제5트랜지스터는 차단되고, 상기 제6트랜지스터는 도통되어, 상기 공동파워라인의 전압이 상기 제1노드에 인가되며;
    상기 제1스캔라인으로부터 로우 레벨이 입력될 시, 상기 제5트랜지스터는 도통되고, 상기 제6트랜지스터는 차단되어, 상기 데이터 라인의 전압이 상기 제1노드에 인가되는 것을 특징으로 하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1트랜지스터는 NMOS구조이고;
    상기 제2트랜지스터, 상기 제3트랜지스터 및 상기 제4트랜지스터는 PMOS구조인 것을 특징으로 하는 디스플레이 장치.
  13. 제10항에 있어서,
    상기 제5트랜지스터는 NMOS구조이고,
    상기 제6트랜지스터는 PMOS구조이며;
    상기 제1스캔라인으로부터 하이 레벨이 입력될 시, 상기 제5트랜지스터는 도통되고, 상기 제6트랜지스터는 차단되어, 상기 데이터 라인의 전압이 상기 제1노드에 인가되고;
    상기 제1스캔라인으로부터 로우 레벨이 입력될 시, 상기 제5트랜지스터는 차단되고, 상기 제6트랜지스터는 도통되어, 상기 공동파워라인의 전압이 상기 제1노드에 인가되는 것을 특징으로 하는 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제1트랜지스터, 제2트랜지스터, 상기 제3트랜지스터 및 상기 제4트랜지스터는 PMOS구조인 것을 특징으로 하는 디스플레이 장치.
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