KR20200090617A - 세라믹 전자 부품 및 그 제조 방법 - Google Patents

세라믹 전자 부품 및 그 제조 방법 Download PDF

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KR20200090617A
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기요시로 야따가와
사또시 고바야시
다까히사 후꾸다
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다이요 유덴 가부시키가이샤
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Abstract

신뢰성을 향상시킬 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공한다.
세라믹 전자 부품은, 세라믹을 주성분으로 하는 복수의 유전체층과, 복수의 내부 전극층이 교대로 적층되고, 적층된 복수의 상기 내부 전극층이 교대로 대향하는 2단부면에 노출되도록 형성되며, 대략 직육면체 형상을 갖는 적층 칩과, 상기 2단부면에 형성된 1쌍의 외부 전극과, 상기 적층 칩의 표면의 상기 외부 전극이 형성되어 있지 않은 영역 및 상기 외부 전극의 표면의 적어도 일부에 부착되며, 실록산 결합을 갖는 유기 화합물을 구비한다.

Description

세라믹 전자 부품 및 그 제조 방법{CERAMIC ELECTRONIC DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은, 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
적층 세라믹 콘덴서 등의 세라믹 전자 부품을 기판에 실장할 때, 응력 완화의 목적으로, 금속 성분을 수지에 섞은 도전성 수지층을 외부 전극에 마련하는 구조가 개시되어 있다(예를 들어, 특허문헌 1 참조).
일본 특허 공개 제2016-63008호 공보
이와 같은 세라믹 전자 부품을 고온 다습 환경에서 사용하면, 세라믹 전자 부품 표면에 부착되는 수분을 원인으로 하여, 도전성 수지층에 포함되는 금속 성분이 확산되어, 신뢰성이 저하될 우려가 있다. 외부 전극에 도전성 수지층이 포함되어 있지 않아도, 외부 전극에 포함되는 금속 성분이 확산되어, 신뢰성이 저하될 우려가 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것이며, 신뢰성을 향상시킬 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 세라믹 전자 부품은, 세라믹을 주성분으로 하는 복수의 유전체층과, 복수의 내부 전극층이 교대로 적층되고, 적층된 복수의 상기 내부 전극층이 교대로 대향하는 2단부면에 노출되도록 형성되며, 대략 직육면체 형상을 갖는 적층 칩과, 상기 2단부면에 형성된 1쌍의 외부 전극과, 상기 적층 칩의 표면의 상기 외부 전극이 형성되어 있지 않은 영역 및 상기 외부 전극의 표면의 적어도 일부에 부착되며, 실록산 결합을 갖는 유기 화합물을 구비하는 것을 특징으로 한다.
상기 세라믹 전자 부품에 있어서, 상기 유기 화합물로부터, 300℃ 이상의 어느 온도에서 상기 저분자 환상 실록산 Dn(n≥3)이 방출되어도 된다.
상기 세라믹 전자 부품에 있어서, 상기 유기 화합물로부터, 300℃ 이상의 어느 온도에 방출 피크를 갖도록 상기 저분자 환상 실록산 Dn(n≥3)이 방출되어도 된다.
상기 세라믹 전자 부품에 있어서, 상기 저분자 환상 실록산 Dn(n≥3)에 대하여, 저분자일수록 방출량이 많아도 된다.
상기 세라믹 전자 부품에 있어서, 상기 유기 화합물은, 상기 적층 칩의 표면에 있어서, 상기 1쌍의 외부 전극의 사이에 부착되어 있어도 된다.
상기 세라믹 전자 부품에 있어서, 300℃ 내지 600℃에 있어서, 상기 세라믹 전자 부품의 표면의 단위 표면적당의 저분자 환상 실록산 D3의 방출량은, 0.50ppm/㎠ 이상으로 해도 된다.
상기 세라믹 전자 부품에 있어서, 300℃ 내지 600℃에 있어서, 상기 세라믹 전자 부품의 표면의 단위 표면적당의 저분자 환상 실록산 D3의 방출량은, 30ppm/㎠ 이하로 해도 된다.
상기 세라믹 전자 부품에 있어서, 상기 적층 칩의 표면의 상기 외부 전극이 형성되어 있지 않은 영역 및 상기 외부 전극의 표면의 적어도 일부에 형성된 실란막을 더 구비하고, 상기 유기 화합물은, 상기 실란막 상에 부착되어 있어도 된다.
상기 세라믹 전자 부품에 있어서, 상기 외부 전극은, 금속 성분을 함유하는 도전성 수지층을 포함하고 있어도 된다.
본 발명에 관한 세라믹 전자 부품의 제조 방법은, 세라믹을 주성분으로 하는 복수의 유전체층과 복수의 내부 전극층이 교대로 적층되고, 적층된 복수의 상기 내부 전극층이 교대로 대향하는 2단부면에 노출되도록 형성되며, 대략 직육면체 형상을 갖는 적층 칩과, 상기 2단부면에 형성된 1쌍의 외부 전극을 구비하는 세라믹 전자 부품을 준비하는 공정과, 상기 적층 칩의 표면의 상기 외부 전극이 형성되어 있지 않은 영역 및 상기 외부 전극의 표면의 적어도 일부에, 가열한 실리콘 고무를 접촉시킴으로써, 실록산 결합을 갖는 유기 화합물을 부착시키는 공정을 포함하는 것을 특징으로 한다.
상기 세라믹 전자 부품의 제조 방법에 있어서, 상기 유기 화합물을 부착시키기 전의 상기 세라믹 전자 부품을 기판에 실장하고, 가열한 실리콘 고무의 시트를 상기 세라믹 전자 부품에 압박함으로써, 상기 적층 칩의 표면의 상기 외부 전극이 형성되어 있지 않은 영역 및 상기 외부 전극의 표면의 적어도 일부에, 상기 유기 화합물을 부착시켜도 된다.
상기 세라믹 전자 부품의 제조 방법에 있어서, 상기 적층 칩의 상기 외부 전극이 형성되어 있지 않은 영역 및 상기 외부 전극의 표면의 적어도 일부에, 120℃ 이상으로 가열한 상기 실리콘 고무를 접촉시켜도 된다.
상기 세라믹 전자 부품의 제조 방법에 있어서, 상기 유기 화합물을 부착시키기 전의 상기 세라믹 전자 부품에 대하여 실란 커플링제의 함침 처리를 행함으로써 실란막을 형성하는 공정을 포함하고, 상기 유기 화합물은, 상기 실란막 상에 부착시켜도 된다.
본 발명에 따르면, 신뢰성을 향상시킬 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공할 수 있다.
도 1은 적층 세라믹 콘덴서의 부분 단면 사시도.
도 2는 외부 전극의 단면도이며, 도 1의 A-A선의 부분 단면도.
도 3은 적층 세라믹 콘덴서에 유기 화합물이 부착된 구조를 예시하는 도면.
도 4는 적층 세라믹 콘덴서에 실란막 및 유기 화합물이 형성된 구조를 예시하는 도면.
도 5는 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면.
도 6은 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면.
도 7은 실리콘 시트를 압박하는 경우를 예시하는 도면.
도 8은 환상 실록산의 분석 결과를 도시하는 도면.
이하, 도면을 참조하면서, 실시 형태에 대하여 설명한다.
(실시 형태)
먼저, 적층 세라믹 콘덴서의 개요에 대하여 설명한다. 도 1은 실시 형태에 관한 적층 세라믹 콘덴서(100)의 부분 단면 사시도이다. 도 1에서 예시한 바와 같이, 적층 세라믹 콘덴서(100)는, 직육면체 형상을 갖는 적층 칩(10)과, 적층 칩(10)의 어느 것의 대향하는 2단부면에 마련된 외부 전극(20a, 20b)을 구비한다. 또한, 적층 칩(10)의 당해 2단부면 이외의 4면 중, 적층 방향의 상면 및 하면 이외의 2면을 측면이라 칭한다. 외부 전극(20a, 20b)은, 적층 칩(10)의 적층 방향의 상면, 하면 및 2측면으로 연장되어 있다. 단, 외부 전극(20a, 20b)은, 서로 이격되어 있다.
적층 칩(10)은, 유전체로서 기능하는 세라믹 재료를 포함하는 유전체층(11)과, 내부 전극층(12)이 교대로 적층된 구성을 갖는다. 각 내부 전극층(12)의 단연은, 적층 칩(10)의 외부 전극(20a)이 마련된 단부면과, 외부 전극(20b)이 마련된 단부면에, 교대로 노출되어 있다. 그것에 의해, 각 내부 전극층(12)은, 외부 전극(20a)과 외부 전극(20b)에, 교대로 도통되어 있다. 그 결과, 적층 세라믹 콘덴서(100)는, 복수의 유전체층(11)이 내부 전극층(12)을 개재하여 적층된 구성을 갖는다. 또한, 유전체층(11)과 내부 전극층(12)의 적층체에 있어서, 적층 방향의 최외층에는 내부 전극층(12)이 배치되고, 당해 적층체의 상면 및 하면은, 커버층(13)에 의해 덮여 있다. 커버층(13)은, 세라믹 재료를 주성분으로 한다. 예를 들어, 커버층(13)의 재료는, 유전체층(11)과 세라믹 재료의 주성분이 동일하다.
적층 세라믹 콘덴서(100)의 사이즈는, 예를 들어 길이 0.25㎜, 폭 0.125㎜, 높이 0.125㎜이고, 또는 길이 0.4㎜, 폭 0.2㎜, 높이 0.2㎜, 또는 길이 0.6㎜, 폭 0.3㎜, 높이 0.3㎜이고, 또는 길이 1.0㎜, 폭 0.5㎜, 높이 0.5㎜이고, 또는 길이 3.2㎜, 폭 1.6㎜, 높이 1.6㎜이고, 또는 길이 4.5㎜, 폭 3.2㎜, 높이 2.5㎜이지만, 이들 사이즈에 한정되는 것은 아니다.
내부 전극층(12)은, Ni(니켈), Cu(구리), Sn(주석) 등의 비금속을 주성분으로 한다. 내부 전극층(12)으로서, Pt(백금), Pd(팔라듐), Ag(은), Au(금) 등의 귀금속이나 이들을 포함하는 합금을 사용해도 된다. 유전체층(11)은, 예를 들어 일반식 ABO3로 표현되는 페로브스카이트 구조를 갖는 세라믹 재료를 주성분으로 한다. 또한, 당해 페로브스카이트 구조는, 화학 양론 조성으로부터 벗어난 ABO3 -α를 포함한다. 예를 들어, 당해 세라믹 재료로서, BaTiO3(티타늄산바륨), CaZrO3(지르콘산 칼슘), CaTiO3(티타늄산칼슘), SrTiO3(티타늄산스트론튬), 페로브스카이트 구조를 형성하는 Ba1-x-yCaxSryTi1-zZrzO3(0≤x≤1, 0≤y≤1, 0≤z≤1) 등을 사용할 수 있다.
도 2는 외부 전극(20b)의 단면도이며, 도 1의 A-A선의 부분 단면도이다. 또한, 도 2에서는 단면을 나타내는 해치를 생략하였다. 도 2에서 예시한 바와 같이, 외부 전극(20b)은, 하지층(21) 상에, Cu 등의 제1 도금층(22), 도전성 수지층(23), Ni 등의 제2 도금층(24) 및 Sn 등의 제3 도금층(25)이 형성된 구조를 갖는다. 하지층(21), 제1 도금층(22), 도전성 수지층(23), 제2 도금층(24) 및 제3 도금층(25)은, 적층 칩(10)의 양단부면으로부터 4개의 측면으로 연장되어 있다.
하지층(21)은, Cu, Ni, Al(알루미늄), Zn(아연) 등의 금속을 주성분으로 하고, 하지층(21)의 치밀화를 위한 유리 성분이나, 하지층(21)의 소결성을 제어하기 위한 공재가 포함되어 있다. 이들 세라믹 성분이 많이 포함되는 하지층(21)은, 세라믹 재료를 주성분으로 하는 커버층(13)과 양호한 밀착성을 갖는다. 도전성 수지층(23)은, Ag 등의 금속 성분을 포함하는 수지층이다. 도전성 수지층(23)은, 유연하기 때문에, 적층 세라믹 콘덴서(100)가 실장되는 기판의 휨에 의해 발생하는 응력을 완화한다. 제1 도금층(22)은, 하지층(21)과 도전성 수지층(23)의 밀착성을 높이기 위해 마련되어 있다. 외부 전극(20a)도, 외부 전극(20b)과 마찬가지의 적층 구조를 갖는다. 또한, 도전성 수지층(23)은, 반드시 마련되어 있지는 않아도 된다.
외부 전극(20a, 20b)이 도 2와 같은 구조를 갖고 있는 경우에, 적층 세라믹 콘덴서(100)가 고온 다습의 환경에서 사용되면, 적층 세라믹 콘덴서(100)의 표면에 부착된 수분을 원인으로 하여, 도전성 수지층(23)에 포함되는 금속 성분이 확산되어, 신뢰성이 저하될 우려가 있다. 예를 들어, 적층 칩(10)의 표면에 있어서의 외부 전극(20a)과 외부 전극(20b) 사이에, 도전성 수지층(23)에 포함되는 금속 성분이 확산될 우려가 있다(마이그레이션). 외부 전극(20a, 20b)에 도전성 수지층(23)이 포함되어 있지 않아도, 외부 전극(20a, 20b)에 포함되는 금속 성분이 확산될 우려가 있다.
따라서, 본 실시 형태에 관한 적층 세라믹 콘덴서(100)는, 도 3에서 예시한 바와 같이, 표면의 적어도 일부에, 실록산 결합을 갖는 유기 화합물(14)이 부착된 구조를 갖고 있다. 즉, 유기 화합물(14)은, 적층 칩(10)의 표면의 외부 전극(20a, 20b)이 형성되어 있지 않은 영역 및 외부 전극(20a, 20b)의 표면의 적어도 일부에 부착되어 있다.
또한, 여기에서의 「표면에 부착되어 있다」란, 표면에 직접 부착되어 있는 경우와, 표면에 다른 막 등을 개재하여 부착되어 있는 경우를 포함한다. 이하의 설명에 있어서도, 마찬가지이다.
본 실시 형태에 있어서는, 일례로서, 열분석에 의하면, 실록산 결합을 갖는 유기 화합물(14)은, 저분자 환상 실록산이며, D3부터 D20까지의 환상 실록산이다. 예를 들어, 저분자 환상 실록산 D3은, 환상 실록산의 3량체이며, 헥사메틸시클로트리실록산(hexamethylcyclotrisiloxane) C6H18O3Si3의 고체이다. 저분자 환상 실록산 D3의 비점은, 134℃이다. 저분자 환상 실록산 D4는, 환상 실록산의 4량체이며, 옥타메틸시클로테트라실록산(octamethylcyclotetrasiloxane) C8H24O4Si4의 반고체이다. 저분자 환상 실록산 D4의 비점은, 175℃이다.
유기 화합물(14)은, 비교적 높은 온도에서 저분자 환상 실록산 Dn(n≥3)을 방출한다. 그것에 의해, 적층 세라믹 콘덴서(100)를 납땜 실장한 후에도 잔존하는 경향이 있다. 저분자 환상 실록산은, 발수성을 갖기 때문에, 적층 세라믹 콘덴서(100)를 고온 다습 환경에서 사용해도, 적층 세라믹 콘덴서(100)의 표면에 대한 수분의 부착이 억제된다. 그 결과, 적층 세라믹 콘덴서(100)의 신뢰성을 향상시킬 수 있다.
또한, 유기 화합물(14)이 외부 전극(20a, 20b)의 표면에 부착되어 있어도, 땜납의 습윤성의 저하는 억제된다. 유기 화합물(14)은 분자량이 작은 피복물이기 때문에, Sn 도금(외부 전극) 상에 피복되어 있어도, 땜납의 용융에 대하여 영향을 주지 않기 때문이다. 따라서, 유기 화합물(14)이 외부 전극(20a, 20b)의 표면에 부착되어 있어도, 실장성을 유지할 수 있다.
유기 화합물(14)이 적층 세라믹 콘덴서(100)의 표면에 있어서 부착되는 개소는, 특별히 한정되는 것은 아니지만, 적층 칩(10)의 상면, 하면 및 2측면에 있어서, 외부 전극(20a)과 외부 전극(20b) 사이의 적어도 일부에 부착되어 있는 것이 바람직하다. 적층 칩(10)의 표면에 있어서의 외부 전극(20a)과 외부 전극(20b) 사이에 대한 수분의 부착이 억제되어, 마이그레이션이 억제되기 때문이다.
또는, 유기 화합물(14)은, 적층 세라믹 콘덴서(100)의 전체를 덮고 있는 것이 바람직하다. 적층 세라믹 콘덴서(100)의 전체에 대한 수분의 부착이 억제되기 때문이다.
유기 화합물(14)을 적층 세라믹 콘덴서(100)의 표면에 부착시키는 처리를 조정함으로써, 저분자 환상 실록산 Dn(n≥3)이 유기 화합물(14)로부터 방출되는 온도를 높게 할 수 있다. 따라서, 300℃ 미만에서는 저분자 환상 실록산 Dn(n≥3)이 방출되지 않고, 300℃ 이상의 어느 온도에서 저분자 환상 실록산 Dn(n≥3)이 방출되는 것이 바람직하다. 또한, 300℃ 이상의 어느 온도에 있어서, 저분자 환상 실록산 Dn(n≥3)의 적어도 하나의 방출 피크가 있는 것이 바람직하다. 300℃ 이상에서 저분자 환상 실록산 Dn(n≥3)에 복수의 방출 피크(방출량의 극대값)가 나타나는 경우에는, 320℃부터 480℃까지의 사이에 최대의 방출 피크가 나타나는 것이 바람직하다. 이 구성에 있어서는, 납땜 실장을 300℃ 미만에서 행함으로써, 열분석에 의해 검출되는 저분자 환상 실록산 Dn(n≥3)을 유기 화합물(14) 내에, 보다 많이 잔존시킬 수 있다.
적층 세라믹 콘덴서(100)에 대한 유기 화합물(14)의 부착량이 너무 적으면, 충분한 발수성이 얻어지지 않을 우려가 있다. 따라서, 저분자 환상 실록산 Dn(n≥3)의 방출량에 하한을 마련하는 것이 바람직하다. 예를 들어, 300℃ 내지 600℃에 있어서, 적층 세라믹 콘덴서(100)의 표면의 단위 면적(㎠)당, 0.50ppm 이상의 저분자 환상 실록산 D3이 방출되는 양의 유기 화합물(14)이 적층 세라믹 콘덴서(100)에 부착되어 있는 것이 바람직하고, 2.0ppm 이상의 저분자 환상 실록산 D3이 방출되는 양의 유기 화합물(14)이 적층 세라믹 콘덴서(100)에 부착되어 있는 것이 보다 바람직하다.
한편, 적층 세라믹 콘덴서(100)에 대한 유기 화합물(14)의 부착량이 너무 많으면, 기판에 대한 적층 세라믹 콘덴서(100)의 실장이 곤란해지는 등의 문제가 발생할 우려가 있다. 따라서, 저분자 환상 실록산 Dn(n≥3)의 방출량에 상한을 설정하는 것이 바람직하다. 예를 들어, 300℃ 내지 600℃에 있어서, 적층 세라믹 콘덴서(100)의 표면의 단위 면적(㎠)당, 30ppm 이하의 저분자 환상 실록산 D3이 방출되는 양의 유기 화합물(14)이 적층 세라믹 콘덴서(100)에 부착되어 있는 것이 바람직하고, 25ppm 이하의 저분자 환상 실록산 D3이 방출되는 양의 유기 화합물(14)이 적층 세라믹 콘덴서(100)에 부착되어 있는 것이 보다 바람직하다.
또한, 도 4에서 예시한 바와 같이, 적층 세라믹 콘덴서(100)의 표면에 실란막(15)을 마련하고, 당해 실란막(15) 상에 유기 화합물(14)을 부착시키는 것이 바람직하다. 즉, 적층 칩(10)의 표면의 외부 전극(20a, 20b)이 형성되어 있지 않은 영역 및 외부 전극(20a, 20b)의 표면의 적어도 일부에 실란막(15)이 형성되고, 유기 화합물(14)은 당해 실란막(15) 상에 부착되어 있는 것이 바람직하다. 이 구성에서는, 실란 커플링의 효과에 의해, 유기 화합물(14)이 적층 세라믹 콘덴서(100)의 표면에 강고하게 결합되게 된다. 그것에 의해, 후술하는 도 8의 「함침+가열 접촉」의 열분석 결과와 같이 300℃ 미만에 있어서, 유기 화합물(14)로부터의 저분자 환상 실록산 Dn(3≥n)의 방출이 억제된다.
계속해서, 적층 세라믹 콘덴서(100)의 제조 방법에 대하여 설명한다. 도 5는 적층 세라믹 콘덴서(100)의 제조 방법의 플로우를 예시하는 도면이다.
(원료 분말 제작 공정)
먼저, 유전체층(11)을 형성하기 위한 유전체 재료를 준비한다. 유전체층(11)에 포함되는 A 사이트 원소 및 B 사이트 원소는, 통상은 ABO3의 입자의 소결체의 형태로 유전체층(11)에 포함된다. 예를 들어, BaTiO3는, 페로브스카이트 구조를 갖는 정방정 화합물이며, 높은 유전율을 나타낸다. 이 BaTiO3는, 일반적으로, 이산화티타늄 등의 티타늄 원료와 탄산바륨 등의 바륨 원료를 반응시켜 티타늄산바륨을 합성함으로써 얻을 수 있다. 유전체층(11)을 구성하는 세라믹의 합성 방법으로서는, 종래 다양한 방법이 알려져 있고, 예를 들어 고상법, 졸-겔법, 수열법 등이 알려져 있다. 본 실시 형태에 있어서는, 이들 모두 채용할 수 있다.
얻어진 세라믹 분말에, 목적에 따라서 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는, Mg(마그네슘), Mn(망간), V(바나듐), Cr(크롬), 희토류 원소(Y(이트륨), Sm(사마륨), Eu(유로퓸), Gd(가돌리늄), Tb(테르븀), Dy(디스프로슘), Ho(홀뮴), Er(에르븀), Tm(툴륨) 및 Yb(이테르븀))의 산화물, 그리고, Co(코발트), Ni, Li(리튬), B(붕소), Na(나트륨), K(칼륨) 및 Si(실리콘)의 산화물 혹은 유리를 들 수 있다.
본 실시 형태에 있어서는, 바람직하게는, 먼저 유전체층(11)을 구성하는 세라믹의 입자에 첨가 화합물을 포함하는 화합물을 혼합하여 820 내지 1150℃에서 하소를 행한다. 계속해서, 얻어진 세라믹 입자를 첨가 화합물과 함께 습식 혼합하고, 건조 및 분쇄하여 세라믹 분말을 조제한다. 예를 들어, 세라믹 분말의 평균 입자 직경은, 유전체층(11)의 박층화의 관점에서, 바람직하게는 50 내지 300㎚이다. 예를 들어, 상기와 같이 하여 얻어진 세라믹 분말에 대하여, 필요에 따라 분쇄 처리하여 입경을 조절하거나, 혹은 분급 처리와 조합함으로써 입경을 조절해도 된다.
(적층 공정)
다음에, 얻어진 유전체 재료에, 폴리비닐부티랄(PVB) 수지 등의 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 가소제를 첨가하여 습식 혼합한다. 얻어진 슬러리를 사용하여, 예를 들어 다이 코터법이나 닥터 블레이드법에 의해, 기재 상에 예를 들어 두께 0.8㎛ 이하의 띠상 유전체 그린 시트를 도공하여 건조시킨다.
다음에, 유전체 그린 시트의 표면에, 유기 바인더를 포함하는 내부 전극 형성용의 금속 도전 페이스트를 스크린 인쇄, 그라비아 인쇄 등에 의해 인쇄함으로써, 내부 전극층용의 패턴을 배치한다. 금속 도전 페이스트에는, 공재로서 세라믹 입자를 첨가한다. 세라믹 입자의 주성분은, 특별히 한정되는 것은 아니지만, 유전체층(11)의 주성분 세라믹과 동일한 것이 바람직하다.
그 후, 기재로부터 박리한 상태에서, 내부 전극층(12)과 유전체층(11)이 엇갈리게 되도록, 또한 내부 전극층(12)이 유전체층(11)의 길이 방향 양단부면에 단연이 교대로 노출되어 극성이 상이한 한 쌍의 외부 전극(20a, 20b)에 교대로 인출되도록, 유전체 그린 시트를 교대로 적층한다. 예를 들어, 합계의 적층수를 100 내지 500층으로 한다.
그 후, 적층한 유전체 그린 시트의 적층체의 상하에 커버층(13)이 되는 커버 시트를 압착함으로써, 세라믹 적층체를 얻는다. 그 후, 얻어진 세라믹 적층체(예를 들어 1.0㎜×0.5㎜)에 대하여, 250 내지 500℃의 N2 분위기 중에서 탈바인더 처리한다.
(소성 공정)
이와 같이 하여 얻어진 성형체를 산소 분압 10-7 내지 10-10atm의 환원 분위기 중에서 1100 내지 1300℃에서 10분 내지 2시간 소성한다. 이와 같이 하여, 적층 세라믹 콘덴서(100)가 얻어진다.
(재산화 처리 공정)
그 후, N2 가스 분위기 중에서 600℃ 내지 1000℃에서 재산화 처리를 행해도 된다.
(외부 전극 형성 공정)
다음에, 금속 필러, 유리 프릿, 바인더 및 용제를 포함하는 금속 페이스트를 적층 칩(10)의 양단부면에 침지법으로 도포하고, 건조시켜, 베이킹한다. 그것에 의해, 하지층(21)이 형성된다. 또한, 바인더 및 용제는, 베이킹에 의해 휘발된다. 이 방법의 금속 필러에는, Cu 등이 적합하다. 또한, 베이킹은, 700℃ 내지 900℃에서 약 3분 내지 30분, 특히 760℃ 내지 840℃에서 5분 내지 15분 행하는 것이 바람직하다. 그 후, 도금에 의해, 제1 도금층(22)을 하지층(21) 상에 형성해도 된다.
다음에, 도전성 수지층(23)을 형성한다. 도전성 수지층(23)은, 예를 들어 Ag, Ni, Cu 등의 도전성 필러를 혼련한 에폭시 수지나 페놀 수지 등의 열경화성 수지를 제1 도금층(22)의 표면에 침지 도포하고, 열처리하여 경화시킴으로써 형성된다. 도전성 수지층(23)의 두께는 특별히 한정되지 않고, 예를 들어, 약 10 내지 50㎛이며, 적층 세라믹 콘덴서(100)의 크기에 따라서 적절히 설정된다. 그 후, 전해 도금 등에 의해, 도전성 수지층(23) 상에, 제2 도금층(24) 및 제3 도금층(25)을 형성한다.
(함침 공정)
다음에, 실란 커플링제의 함침 처리에 의해, 적층 세라믹 콘덴서(100)의 표면에 실란막(15)을 형성한다. 단, 이 함침 공정은, 행하지 않아도 된다.
(가열 접촉 공정)
다음에, 실리콘 고무를 120℃ 이상으로 가열하여, 적층 세라믹 콘덴서(100)의 표면에 접촉시킨다. 그것에 의해, 적층 칩(10)의 표면의 외부 전극(20a, 20b)이 형성되어 있지 않은 영역 및 외부 전극(20a, 20b)의 표면의 적어도 일부에, 유기 화합물(14)을 부착시킬 수 있다. 함침 공정을 행하는 경우에는, 실란막(15) 상에 유기 화합물(14)을 부착시킬 수 있다.
본 실시 형태에 관한 제조 방법에 의하면, 적층 칩(10)의 표면의 외부 전극(20a, 20b)이 형성되어 있지 않은 영역 및 외부 전극(20a, 20b)의 표면의 적어도 일부에, 유기 화합물(14)을 부착시킬 수 있다. 유기 화합물(14)에 포함되는 저분자 환상 실록산 Dn(n≥3)은, 비교적 높은 온도에서 방출된다. 그것에 의해, 적층 세라믹 콘덴서(100)를 납땜 실장한 후에도 잔존하는 경향이 있다. 저분자 환상 실록산 Dn(n≥3)은, 발수성을 갖기 때문에, 적층 세라믹 콘덴서(100)를 고온 다습 환경에서 사용해도, 적층 세라믹 콘덴서(100)의 표면에 대한 수분의 부착이 억제된다. 그 결과, 적층 세라믹 콘덴서(100)의 신뢰성을 향상시킬 수 있다.
실리콘 고무를 120℃ 이상으로 가열하여 적층 세라믹 콘덴서(100)의 표면에 접촉시킴으로써, 저분자 환상 실록산 Dn(n≥3)이 유기 화합물(14)로부터 방출되는 온도를 300℃ 이상의 온도로 할 수 있다.
하지층(21)은, 적층 칩(10)의 소성 시에 동시에 소성해도 된다. 이 경우, 도 6에서 예시한 바와 같이, 적층 공정에서 얻어진 세라믹 적층체를, 250 내지 500℃의 N2 분위기 중에서 탈바인더한 후에, 세라믹 적층체의 양단부면에, 금속 필러, 공재, 바인더 및 용제를 포함하는 금속 페이스트를 침지법으로 도포하고, 건조시킨다. 그 후, 금속 페이스트를 세라믹 적층체와 동시에 소성한다. 소성의 조건은, 예를 들어 상술한 소성 공정에서 예시되어 있다. 그 후, N2 가스 분위기 중에서 600℃ 내지 1000℃에서 재산화 처리를 행해도 된다. 그 후, 도금에 의해, 제1 도금층(22)을 하지층(21) 상에 형성한다. 다음에, 제1 도금층(22)의 표면에 도전성 수지층(23)을 형성한다. 그 후, 전해 도금 등에 의해, 도전성 수지층(23) 상에, 제2 도금층(24) 및 제3 도금층(25)을 형성한다.
또한, 도 7에서 예시한 바와 같이, 유기 화합물(14)을 부착시키기 전의 적층 세라믹 콘덴서(100)를 기판(16)에 실장하고, 실리콘 고무의 시트(17)를 가열하고, 당해 가열한 실리콘 고무의 시트(17)를 적층 세라믹 콘덴서(100)에 압박함으로써, 유기 화합물(14)을 적층 칩(10)의 표면의 외부 전극(20a, 20b)이 형성되어 있지 않은 영역 및 외부 전극(20a, 20b)의 표면의 적어도 일부에 부착시켜도 된다. 이 경우, 기판(16)에도 유기 화합물(14)을 부착시킬 수 있기 때문에, 기판(16)의 표면에 발생하는 결로 유래의 고장을 억제할 수 있다. 또한, 실리콘 고무의 시트(17)를 누르기 전에 적층 세라믹 콘덴서(100)가 실장되어 있기 때문에, 실장 불량을 억제할 수 있다. 실리콘 고무의 시트(17)의 겉보기 밀도는, 0.75g/㎤ 이하인 것이 바람직하다. 실리콘 고무의 겉보기 밀도가 크면 시트(17)가 단단해져, 시트(17)를 눌렀을 때 칩을 충분히 덮을 수 없고, 칩을 덮도록 겉보기 밀도가 큰 시트(17)를 압박하면 무리한 힘이 가해져 칩에 대미지를 주어 버릴 가능성이 있기 때문이다. 또한, 겉보기 밀도란, 시트(17)의 체적에 대한 질량이다.
또한, 상기 각 실시 형태에 있어서는, 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서에 대하여 설명하였지만, 그것에 한정되지 않는다. 예를 들어, 배리스터나 서미스터 등의, 다른 전자 부품을 사용해도 된다.
[실시예]
이하, 실시 형태에 관한 적층 세라믹 콘덴서를 제작하고, 특성에 대하여 조사하였다.
(실시예 1 내지 6)
티타늄산바륨을 주성분으로 하는 내환원성을 갖는 세라믹 분말을 유기 바인더와 혼련하여 슬러리를 조제하고, 이것을 닥터 블레이드 등으로 시트상으로 형성하여 유전체 그린 시트를 제작하였다. 이 유전체 그린 시트에 스크린 인쇄법에 의해 Ni의 금속 도전 페이스트를 소정의 패턴으로 도포하여 내부 전극 패턴을 형성하였다. 내부 전극 패턴을 형성한 유전체 그린 시트를 소정의 형상으로 재단하고, 소정 매수 적층한 후, 열압착하여 세라믹 적층체를 제작하였다.
다음에, 상기 세라믹 적층체를 소정의 칩 크기로 절단, 분할하였다. 얻어진 세라믹 적층체의 전극 노출면(양단부면)에, 소정의 전극 폭(E 치수)이 되도록, 공재를 포함하는 금속 페이스트를 침지법에 의해 도포하였다.
계속해서, 얻어진 세라믹 적층체를 질소 혹은 수소 분위기 하에서, 1250℃에서 소성 및 소정의 열처리를 행하여, 적층 칩(10) 및 그 양단부면을 피복하는 하지층(21)을 제작하였다. 그리고, 연마제로 「화이트모런덤」(등록 상표)을 사용하여 하지층(21) 표면의 건식 연마를 행한 후, Cu 도금을 실시하여 제1 도금층(22)을 형성하였다. 다음에, 제1 도금층(22)의 표면에, 소정의 점도(10 내지 30Pa·s)로 조정한 도전성 수지 페이스트를 침지법에 의해 도포하였다. 도전성 수지 페이스트에는, Ag 필러를 혼련한 에폭시 수지를 사용하였다. 그 후, 열처리에 의해 도전성 수지 페이스트를 경화시켜, 도전성 수지층(23)을 형성하였다. 그리고, 도전성 수지층(23)의 상에, Ni 도금 및 Sn 도금을 순차적으로 실시하여, 제2 도금층(24) 및 제3 도금층(25)을 형성하였다. 얻어진 적층 세라믹 콘덴서(100)의 사이즈는, 길이 3.2㎜, 폭 2.5㎜, 높이 2.5㎜였다.
실시예 1 내지 4에 대해서는, 적층 세라믹 콘덴서(100)와 함께 실리콘 고무를 가열하여, 실리콘 고무를 적층 세라믹 콘덴서(100)의 표면에 접촉시켰다. 그것에 의해, 적층 세라믹 콘덴서(100)의 표면에 유기 화합물(14)을 부착시켰다. 실시예 1에서는, 실리콘 고무의 가열 온도를 120℃로 하였다. 실시예 2에서는, 실리콘 고무의 가열 온도를 150℃로 하였다. 실시예 3에서는, 실리콘 고무의 가열 온도를 180℃로 하였다. 실시예 4에서는, 실리콘 고무의 가열 온도를 210℃로 하였다.
실시예 5, 6에 대해서는, 실란 커플링제의 함침 처리에 의해 적층 세라믹 콘덴서(100)의 표면에 실란막(15)을 형성한 후에, 적층 세라믹 콘덴서(100)와 함께 실리콘 고무를 가열하여, 실리콘 고무를 적층 세라믹 콘덴서(100)에 접촉시켰다. 그것에 의해, 적층 세라믹 콘덴서(100)의 표면에 유기 화합물(14)을 부착시켰다. 실시예 5에서는, 실리콘 고무의 가열 온도를 150℃로 하였다. 실시예 6에서는, 실리콘 고무의 가열 온도를 210℃로 하였다.
비교예에서는, 실란막(15)을 형성하지 않고, 유기 화합물(14)도 부착시키지 않았다(발수 처리 없음).
실시예 1 내지 6 및 비교예에 관한 적층 세라믹 콘덴서(100)에 대하여, 저분자 환상 실록산 Dn(n≥3)의 방출 확인을 행하였다. 가스 크로마토그래프 사중극 질량 분석계: GC-MS(Gas Chromatography Mass Spectrometry)(GERSTER사제 MPS2-xt/ Agilent사제 GC7890B/5977A MSD)에 의해, 실온으로부터 600℃까지 가열하고, 방출되는 가스의 질량으로부터 그 성분 및 방출량을 분석하였다. 도 8은 환상 실록산의 분석 결과를 도시하는 도면이다.
분석 조건은, 이하와 같다.
[가열 탈착 조건]
·40℃(0.5분)→60℃/분→300℃(30분)
·냉각 조건: -100℃(0.5분)→12℃/초→320℃(5분)
[가스 크로마토그래프 조건]
·분리 칼럼: DB-1MS(Agilent제)
·승온 조건: 60℃(5분)→10℃/분→310℃(4분)
[질량 분석 조건]
·이온화법: 전자 이온화
·측정 질량 범위: m/z=20-800
[정량 방법]
데카메틸시클로펜타실록산(환상 실록산 5량체)을 표준 물질로 하여 상대 농도로 나타냈다.
도 8에 도시한 바와 같이, 비교예에서는, 저분자 환상 실록산의 방출이 확인되지 않았다. 이것은, 실리콘 고무를 적층 세라믹 콘덴서(100)에 접촉시키지 않았기 때문이라고 생각된다. 이에 반해, 실시예 1 내지 6에서는, 300℃ 이상의 온도에서 저분자 환상 실록산의 방출이 확인되었다. 이것은, 실리콘 고무를 가열 접촉시켰기 때문이라고 생각된다. 또한, 저분자 환상 실록산은 실록산 결합을 포함하는 화합물이다. 또한, 300℃ 미만의 온도에서는 환상 실록산이 방출되지 않은 것은, 실리콘 고무를 적층 세라믹 콘덴서(100)의 표면에 가열 접촉시킴으로써, 실록산 결합을 갖는 유기 화합물(14)의 일부의 결합이 끊어지고 나서 환상 실록산으로서 방출되는 프로세스를 따르고 있기 때문이라고 생각된다.
또한, 실시예 1 내지 4에서는, 300℃ 이상에서 저분자 환상 실록산의 방출이 확인되고, 400℃ 정도부터는 저분자 환상 실록산의 방출이 확인되기 어려워졌다. 방출 피크는, 300℃ 이상에서 확인되었다. 이에 반해, 실시예 5, 6에서는, 300℃부터 550℃ 정도까지 폭넓게 저분자 환상 실록산의 방출이 확인되었다. 이것은, 실란막(15)을 형성함으로써, 실록산 결합을 갖는 유기 화합물이 적층 세라믹 콘덴서(100) 표면의 실란막과 강고하게 결합하였기 때문이라고 생각된다.
다음에, 실시예 1 내지 6에 대하여, 다른 샘플에 대하여, 300℃ 내지 600℃에 있어서의 저분자 환상 실록산 Dn(n≥3)의 방출 확인을 행하였다. 표 1은 실시예 2의 분석 결과를 나타낸다. 표 1에 나타낸 바와 같이, D3 내지 D20의 각 저분자 환상 실록산의 방출량의 정량값이 얻어지는 것이 확인되었다. 또한, n의 값이 작을수록 방출량이 많아졌다. 이것은, n의 값이 작을수록 분자량이 작기 때문이라고 생각된다.
Figure pat00001
다음에, 실시예 1 내지 6 및 비교예에 대하여, 다른 400개씩의 샘플에 대하여 실장 시험을 행하였다. 실장 시험에서는, 최고 도달 온도 270℃ 이상의 리플로우로를 사용하고, 외관을 확인하였다. 외부 전극의 단부면에 대하여 땜납 필렛 선단의 젖어 올라감 각도가 90° 미만으로 되어 있으면, 합격으로 하였다. 외부 전극의 단부면에 대하여 땜납 필렛 선단의 젖어 올라감 각도가 90° 이상으로 되어 있으면, 불합격으로 하였다. 400개의 샘플에 대하여 불합격이 된 샘플의 비율을 조사하였다.
다음에, 실시예 1 내지 6 및 비교예에 대하여, 다른 400개씩의 샘플에 대하여, 내습 시험을 행하였다. 내습 시험에서는, 온도가 120℃, 상대 습도가 85％인 환경에 샘플을 투입하고, 정격의 1.5배의 전압을 인가하여 100시간 후의 전기적 측정(실장 전극간의 절연 저항)을 확인하였다. 절연 저항값×용량값이 100MΩ·μF를 만족시키고 있으면 합격, 이것을 만족시키지 않으면 불합격으로 하였다. 400개의 샘플에 대하여, 불합격이 된 샘플의 비율을 조사하였다.
다음에, 실시예 1 내지 6 및 비교예에 대하여, 다른 400개의 샘플에 대하여, 결로 시험을 행하였다. 샘플을 신뢰성 기판(CEM3)에 실장하고, 전압 16V를 인가하면서 항온 항습조에 투입하고, JIS60068-2-30의 결로 시험 프로그램(1사이클의 조건: (1) 습도 98％를 유지하고, 온도 25℃→55℃로 3시간에 걸쳐 변경, (2) 온도 55℃를 유지하고, 습도 98％→93％로 15분에 걸쳐 변경, (3) 온도 55℃ 습도 93％에서 9시간 25분 유지, (4) 습도 93％를 유지하고, 온도 55℃→25℃로 3시간에 걸쳐 변경, (5) 온도 25℃ 습도 93％에서 3시간 유지, (6) 온도 25℃를 유지하고, 습도 93％→98％로 5시간 30분에 걸쳐 변경)을 6사이클 경과 후에 있어서, 마이그레이션의 발생을 확인하였다. 마이그레이션은 외부 전극간에 석출물이 있는지 여부를 40배의 실체 현미경을 사용한 외관으로 판단하고, 석출물이 있으면 마이그레이션 발생으로 판단하였다. 400개의 샘플에 대하여, 마이그레이션이 발생한 샘플의 비율을 조사하였다.
표 2에, 300℃ 내지 600℃에 있어서의 저분자 환상 실록산 D3의 방출량, 실장 시험 결과, 내습 시험 결과 및 결로 시험 결과를 나타낸다. 표 2에 나타낸 바와 같이, 비교예에서는, 저분자 환상 실록산 D3의 방출은 확인되지 않았다. 이것은, 실리콘 고무를 적층 세라믹 콘덴서(100)에 접촉시키지 않았기 때문이라고 생각된다. 다음에, 실시예 1 내지 6에서는, 저분자 환상 실록산 D3의 방출이 확인되었다. 이것은, 실리콘 고무를 적층 세라믹 콘덴서(100)에 가열 접촉시켰기 때문이라고 생각된다.
Figure pat00002
실시예 1, 실시예 2, 실시예 3, 실시예 4의 순으로, 저분자 환상 실록산 D3의 방출량이 서서히 증가되었다. 이것은, 실리콘 고무의 가열 온도를 높게 함에 따라, 유기 화합물(14)의 부착량이 증가되었기 때문이라고 생각된다. 마찬가지로, 실시예 5보다도 실시예 6쪽이, 저분자 환상 실록산 D3의 방출량이 증가되었다. 이것도, 실리콘 고무의 가열 온도를 높게 함에 따라, 유기 화합물(14)의 부착량이 증가되었기 때문이라고 생각된다.
다음에, 실시예 1 내지 6 및 비교예 중 어느 것에 있어서도, 실장 시험에서의 불합격율은 낮아졌다. 이것은, 단위 표면적당의 저분자 환상 실록산 D3의 방출량이 30ppm/㎠ 이하가 되었기 때문이라고 생각된다. 또한, 실시예 1 내지 5에서는 불합격이 된 샘플이 없었기 때문에, 단위 표면적당의 저분자 환상 실록산 D3의 방출량을 25ppm 이하로 하는 것이 바람직한 것을 알 수 있었다.
다음에, 비교예에서는 내습 시험의 불합격율이 높아진 것에 반해, 실시예 1 내지 6에서는 내습 시험의 불합격율이 낮아졌다. 이것은, 유기 화합물(14)을 형성함으로써, 발수성이 얻어졌기 때문이라고 생각된다. 또한, 실시예 2 내지 6에서는 불합격이 된 샘플이 없었기 때문에, 실리콘 고무의 가열 온도를 150℃ 이상으로 하는 것이 바람직한 것을 알 수 있었다.
다음에, 비교예에서는 결로 시험의 불합격율이 높아진 것에 반해, 실시예 1 내지 6에서는 결로 시험의 불합격율이 낮아졌다. 이것은, 유기 화합물(14)을 형성함으로써, 발수성이 얻어졌기 때문이라고 생각된다. 또한, 실시예 2 내지 6에서는 불합격이 된 샘플이 없었기 때문에, 실리콘 고무의 가열 온도를 150℃ 이상으로 하는 것이 바람직한 것을 알 수 있었다.
이상, 본 발명의 실시예에 대하여 상세하게 설명하였지만, 본 발명은 이러한 특정한 실시예에 한정되는 것은 아니고, 특허 청구 범위에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형·변경이 가능하다.
10 : 적층 칩
11 : 유전체층
12 : 내부 전극층
13 : 커버층
14 : 유기 화합물
15 : 실란막
20a, 20b : 외부 전극
100 : 적층 세라믹 콘덴서

Claims (13)

  1. 세라믹을 주성분으로 하는 복수의 유전체층과, 복수의 내부 전극층이 교대로 적층되고, 적층된 복수의 상기 내부 전극층이 교대로 대향하는 2단부면에 노출되도록 형성되며, 대략 직육면체 형상을 갖는 적층 칩과,
    상기 2단부면에 형성된 1쌍의 외부 전극과,
    상기 적층 칩의 표면의 상기 외부 전극이 형성되어 있지 않은 영역 및 상기 외부 전극의 표면의 적어도 일부에 부착되며, 실록산 결합을 갖는 유기 화합물을 구비하는 것을 특징으로 하는 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 유기 화합물로부터, 300℃ 이상의 어느 온도에서 상기 저분자 환상 실록산 Dn(n≥3)이 방출되는 것을 특징으로 하는 세라믹 전자 부품.
  3. 제1항 또는 제2항에 있어서,
    상기 유기 화합물로부터, 300℃ 이상의 어느 온도에 방출 피크를 갖도록 상기 저분자 환상 실록산 Dn(n≥3)이 방출되는 것을 특징으로 하는 세라믹 전자 부품.
  4. 제2항에 있어서,
    상기 저분자 환상 실록산 Dn(n≥3)에 대하여, 저분자일수록 방출량이 많은 것을 특징으로 하는 세라믹 전자 부품.
  5. 제1항 또는 제2항에 있어서,
    상기 유기 화합물은, 상기 적층 칩의 표면에 있어서, 상기 1쌍의 외부 전극의 사이에 부착되어 있는 것을 특징으로 하는 세라믹 전자 부품.
  6. 제1항 또는 제2항에 있어서,
    300℃ 내지 600℃에 있어서, 상기 세라믹 전자 부품의 표면의 단위 표면적당의 저분자 환상 실록산 D3의 방출량은, 0.50ppm/㎠ 이상인 것을 특징으로 하는 세라믹 전자 부품.
  7. 제1항 또는 제2항에 있어서,
    300℃ 내지 600℃에 있어서, 상기 세라믹 전자 부품의 표면의 단위 표면적당의 저분자 환상 실록산 D3의 방출량은, 30ppm/㎠ 이하인 것을 특징으로 하는 세라믹 전자 부품.
  8. 제1항 또는 제2항에 있어서,
    상기 적층 칩의 표면의 상기 외부 전극이 형성되어 있지 않은 영역 및 상기 외부 전극의 표면의 적어도 일부에 형성된 실란막을 더 구비하고,
    상기 유기 화합물은, 상기 실란막 상에 부착되어 있는 것을 특징으로 하는 세라믹 전자 부품.
  9. 제1항 또는 제2항에 있어서,
    상기 외부 전극은, 금속 성분을 함유하는 도전성 수지층을 포함하는 것을 특징으로 하는 세라믹 전자 부품.
  10. 세라믹을 주성분으로 하는 복수의 유전체층과 복수의 내부 전극층이 교대로 적층되고, 적층된 복수의 상기 내부 전극층이 교대로 대향하는 2단부면에 노출되도록 형성되며, 대략 직육면체 형상을 갖는 적층 칩과, 상기 2단부면에 형성된 1쌍의 외부 전극을 구비하는 세라믹 전자 부품을 준비하는 공정과,
    상기 적층 칩의 표면의 상기 외부 전극이 형성되어 있지 않은 영역 및 상기 외부 전극의 표면의 적어도 일부에, 가열한 실리콘 고무를 접촉시킴으로써, 실록산 결합을 갖는 유기 화합물을 부착시키는 공정을 포함하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
  11. 제10항에 있어서,
    상기 유기 화합물을 부착시키기 전의 상기 세라믹 전자 부품을 기판에 실장하고, 가열한 실리콘 고무의 시트를 상기 세라믹 전자 부품에 압박함으로써, 상기 적층 칩의 표면의 상기 외부 전극이 형성되어 있지 않은 영역 및 상기 외부 전극의 표면의 적어도 일부에, 상기 유기 화합물을 부착시키는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 적층 칩의 상기 외부 전극이 형성되어 있지 않은 영역 및 상기 외부 전극의 표면의 적어도 일부에, 120℃ 이상으로 가열한 상기 실리콘 고무를 접촉시키는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
  13. 제10항 또는 제11항에 있어서,
    상기 유기 화합물을 부착시키기 전의 상기 세라믹 전자 부품에 대하여 실란 커플링제의 함침 처리를 행함으로써 실란막을 형성하는 공정을 포함하고,
    상기 유기 화합물은, 상기 실란막 상에 부착시키는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
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