KR20200086511A - 태양 전지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.
본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 일면 위에 제1 도전형 영역을 형성하는 단계; 반도체 기판의 타면에 제2 도전형 영역을 형성하는 단계; 제1, 2 도전형 영역 형성 단계 중간 또는 제1, 2 도전형 영역 형성 단계 이후에, 반도체 기판의 일면 또는 타면의 가장 자리 끝단과 인접하여 에칭 페이스트를 도포하는 도포 단계; 및 에칭 페이스트로 가장 자리 끝단과 인접한 반도체 기판 일부를 식각하여, 아이솔레이션 라인을 형성하는 에칭 단계;를 포함한다.
또한, 본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판의 일면 위에 제1 도전형 도펀트가 도핑된 제1 도전형 영역; 반도체 기판의 타면에 제2 도전형 도펀트가 도핑된 제2 도전형 영역; 제1 도전형 영역에 연결되는 제1 전극; 및 제2 도전형 영역에 연결되는 제2 전극;을 포함하고, 제1 도전형 영역의 일부 또는 제2 도전형 영역의 일부가 제거된 아이솔레이션 라인이 제1 전극 또는 제2 전극과 이격되어 반도체 기판의 일면 또는 타면의 가장 자리 끝단과 나란하게 라인 형태로 구비된다.

Description

태양 전지 및 그 제조 방법{MANUFACTURNG METHOD OF SOLAR CELL}
본 발명은 태양 전지 및 그 제조 방법에 관한 것이다. 보다 구체적으로 본 발명은 반도체 기판의 일면 또는 타면에 제1, 2 도전형 영역 사이의 단락을 방지하는 아이솔레이션 라인을 형성하는 방법과 이에 따라 제조되는 태양 전지에 관한 것이다.
태양 전지는 n형 반도체 영역과 p형 반도체 영역을 구비하고, n형 반도체 영역과 p형 반도체 영역으로 각 도전형에 맞는 캐리어가 이동하면서 전력을 생산할 수 있다. 최근에는 태양전지 효율을 향상시키기 위하여 반도체 기판과 n형 또는 p형 반도체영역의 결정구조가 서로 다른 헤테로졍션 구조를 채택한 구조가 개발되고 있다.
n형 반도체 영역과 p형 반도체 영역이 서로 단락된 경우, 태양 전지의 발전 효율이 현저히 감소할 수 있어 n형 반도체 영역과 p형 반도체 영역을 서로 분리(isolation)시키는 공정이 필요하다.
KR20170165374A에서는 이와 같은 분리(isolation)를 위해, 일례로, 육불화황(SF6) 가스, 염소(Cl2) 가스 또는 산소(O2) 가스등을 이용하여 태양 전지를 구성하는 반도체 기판의 측면을 반응성 이온 에칭(RIE) 방법이 사용되어 왔다.
그러나, 이와 같은 반응성 이온 에칭(RIE) 방법의 경우, 육불화황(SF6) 가스, 염소(Cl2) 가스 또는 산소(O2) 가스 등이 반도체 기판의 표면에 잔류하면서, 반도체 기판의 이송 중 반도체 기판 표면에 잔류한 육불화황(SF6), 염소(Cl2), 산소(O2) 등이 반도체 장비의 외벽을 오염시키고, 이로 인하여 동작 에러가 발생하는 등의 문제점이 있다. 따라서, 이를 방지하기 위하여, 반도체 장비에 별도의 추가 보조 장치가 필요하여, 제조 비용이 상승되는 문제점이 있다.
더불어, 반응성 이온 에칭(RIE)으로 에지 아이솔레이션(Edge isolation)을 수행할 경우, 트레이(tray)의 외곽 부분에 배치되는 반도체 기판에는 에지 아이솔레이션(Edge isolation)이 원하는 만큼 형성되지 않는 균일도에 문제점이 있고, 이로 인하여 태양 전지의 불량률이 증가하고, 비용이 상승하는 문제점이 있다.
KR2017-0165374A
본 발명은 태양 전지 제조 장비에 대한 영향을 최소화하고, 보다 안정적으로 에지 아이솔레이션이 구현되는 태양 전지 제조 방법과 그에 따라 제조되는 태양 전지를 제공하는데 그 목적이 있다.
보다 구체적으로 본 발명은 에칭 페이스트를 이용하여 에지 아이솔레이션을 수행하는 태양 전지 제조 방법과 이에 따라 제조되는 태양 전지를 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 베이스 영역을 포함하는 반도체 기판의 일면 위에, 다결정 실리콘 반도체층에 제1 도전형 도펀트가 도핑된 제1 도전형 영역을 형성하는 제1 도전형 영역 형성 단계; 반도체 기판의 타면에, 제1 도전형 영역과 반대인 제2 도전형 도펀트가 도핑된 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계; 제1, 2 도전형 영역 형성 단계 중간 또는 제1, 2 도전형 영역 형성 단계 이후에, 반도체 기판의 일면 또는 타면의 가장 자리 끝단과 인접하여 에칭 페이스트를 도포하는 도포 단계; 및 에칭 페이스트로 가장 자리 끝단과 인접한 반도체 기판 일부를 식각하여, 아이솔레이션 라인을 형성하는 에칭 단계;를 포함한다.
여기서, 제1 도전형 영역 형성 단계는 제1 도전형 영역을 형성하기 위해, 반도체 기판의 일면에 다결정 실리콘 반도체층을 증착시키는 다결정층 증착 단계;를 포함하고, 제2 도전형 영역 형성 단계는 제2 도전형 영역을 형성하기 위해, 반도체 기판의 타면에 제2 도전형 도펀트가 함유된 도펀트층을 형성하는 도펀트층 형성 단계;를 포함하고, 제1, 2 도전형 영역 형성 단계 각각은 다결정층 증착 단계와 도펀트층 형성 단계 이후, 도포 단계 이전 반도체 기판을 열처리하는 열처리 단계;를 더 포함할 수 있다.
또한, 제1 도전형 영역 형성 단계 및 제2 도전형 영역 형성 단계 이전에, 반도체 기판의 일면과 타면 또는 반도체 기판의 타면을 텍스처링(texturing)하여 요철을 형성하는 텍스처링 단계; 및 반도체 기판의 일면에 제어 패시베이션막을 형성하는 제어 패시베이션막 증착 단계;를 더 포함하고, 다결정 실리콘 반도체층은 제어 패시베이션막 위에 증착될 수 있다.
이와 같은 경우, 도포 단계 및 에칭 단계는 제1, 2 도전형 영역 형성 단계 이후에 수행되되, 열처리 단계 이후에 수행되고, 에칭 페이스트는 반도체 기판의 일면 위에 위치하는 제1 도전형 영역의 가장 자리 끝단으로부터 이격되어 도포되거나, 반도체 기판의 타면 위에 위치하는 제2 도전형 영역의 가장 자리 끝단으로부터 이격되어 도포될 수 있다.
이때, 에칭 페이스트는 제1 도전형 영역 또는 제2 도전형 영역의 가장 자리 끝단으로부터 2mm 이하의 거리에 도포되고, 에칭 페이스트의 종횡비는 0.1 ~ 1 사이이고, 에칭 페이스트의 두께는 2um ~ 500um 사이이고, 에칭 페이스트의 선폭은 20um ~ 500um 사이일 수 있다.
또한, 에칭 페이스트는 폴리머 입자와 식각물질을 포함하고, 폴리머 입자는 폴리스티렌(polystyrene), 폴리 아크릴(polyacryl), 폴리 아미드(polyamide), 폴리 이미드(polyimide), 폴리 메타 크릴 레이트(polymethacrylate), 멜라민(melamine), 우레탄(urethane), 벤조 구아닌(benzoguanine), 페놀 수지(phenolic resin), 실리콘 수지(silicone resin), 불소 중합체(fluorinated polymers) 및 미세화된 왁스(micronised wax) 중 적어도 하나를 포함하고, 식각 물질은 이플루오르화 암모늄(NH4HF2) 및 인산(H3PO4) 중 적어도 하나를 포함할 수 있다.
여기서, 에칭 단계에 의해 식각된 아이솔레이션 라인의 깊이는 2um ~ 5um 사이이고, 아이솔레이션 라인의 선폭은 20um ~ 500um 사이일 수 있다.
따라서, 에칭 단계에서 제1 도전형 영역 또는 제2 도전형 영역의 일부가 식각되어 반도체 기판의 베이스 영역이 노출될 수 있다.
또한, 에칭 단계 이후, 에칭 페이스트를 제거하는 세정 단계; 세정 단계 이후, 제1 도전형 영역 위에 제1 패시베이션막을 증착하고, 제2 도전형 영역 위에 제2 패시베이션막을 증착하는 패시베이션막 증착 단계; 및 제1 패시베이션막을 관통하여 제1 도전형 영역에 연결되는 제1 전극과 제2 패시베이션막을 관통하여 제2 도전형 영역에 연결되는 제2 전극을 형성하는 전극 형성 단계;를 더 포함할 수 있다.
따라서, 에칭 단계에서 노출된 반도체 기판의 베이스 영역은 패시베이션막 증착 단계에 의해 제1 패시베이션막이나 제2 패시베이션막에 의해 덮힐 수 있다.
또한, 전술한 바와 다르게, 도펀트층 형성 단계는 다결정층 증착 단계와 열처리 단계 사이에 수행되고, 도포 단계와 에칭 단계는 도펀트층 형성 단계와 열처리 단계 사이에 반도체 기판의 일면 또는 타면에 대해 수행될 수 있다.
또는, 도펀트층 형성 단계는 다결정층 증착 단계와 열처리 단계 사이에 수행되고, 도포 단계와 에칭 단계는 다결정층 증착 단계와 도펀트층 형성 단계 사이에 반도체 기판의 일면에 대해 수행되는 것도 가능하다.
또한, 본 발명의 일례에 따른 태양 전지는 베이스 영역을 구비한 반도체 기판; 반도체 기판의 일면 위에 위치한 다결정 실리콘 반도체층에 제1 도전형 도펀트가 도핑된 제1 도전형 영역; 반도체 기판의 타면에 제1 도전형 영역과 반대인 제2 도전형 도펀트가 도핑된 제2 도전형 영역; 제1 도전형 영역에 연결되는 제1 전극; 및 제2 도전형 영역에 연결되는 제2 전극;을 포함하고, 제1 도전형 영역의 일부 또는 제2 도전형 영역의 일부가 제거된 아이솔레이션 라인이 제1 전극 또는 제2 전극과 이격되어 반도체 기판의 일면 또는 타면의 가장 자리 끝단과 나란하게 라인 형태로 구비될 수 있다.
아울러, 제1 도전형 영역 위에 제1 패시베이션막; 및 제2 도전형 영역 위에 제2 패시베이션막;을 더 구비하고, 아이솔레이션 라인이 반도체 기판의 일면에 위치하는 경우, 제1 패시베이션막은 아이솔레이션 라인이 위치한 부분에서 제1 도전형 영역을 관통하여 반도체 기판의 베이스 영역과 맞닿고, 아이솔레이션 라인이 반도체 기판의 타면에 위치하는 경우, 제2 패시베이션막은 아이솔레이션 라인이 위치한 부분에서 제2 도전형 영역을 관통하여 반도체 기판의 베이스 영역과 맞닿을 수 있다.
또한, 반도체 기판와 제1 도전형 영역 사이에 제어 패시베이션막이 더 위치할 수 있다.
따라서, 반도체 기판의 일면에 아이솔레이션 라인이 위치하고, 제1 패시베이션막은 아이솔레이션 라인이 위치한 부분에서 제1 도전형 영역과 제어 패시베이션막을 관통하여 반도체 기판의 베이스 영역과 맞닿을 수 있다.
이때, 아이솔레이션 라인의 위치는 반도체 기판의 일면 또는 타면의 가장 자리 끝단보다 제1 전극 또는 제2 전극의 끝단에 더 인접할 수 있다.
아울러, 제1 도전형 영역 또는 제2 도전형 영역의 표면으로부터 형성된 아이솔레이션 라인의 깊이는 제1 도전형 영역 또는 제2 도전형 영역의 두께보다 크고, 3um ~ 5um 사이일 수 있다.
또한, 아이솔레이션 라인의 선폭은 20um이상일 수 있다.
그리고, 아이솔레이션 라인과 가장 자리 끝단과의 거리는 아이솔레이션 라인의 선폭보다 크고 2mm 이하일 수 있다.
본 발명의 일례에 따른 태양 전지 및 그 제조 방법은 에칭 페이스트를 반도체 기판의 일면 또는 타면의 가장 자리에 도포하여 식각함으로써, 아이솔레이션 라인을 형성할 수 있어, 반도체 장비에 대한 오염을 최소화할 수 있으며, 각 태양 전지에 대해 에칭 페이스트가 도포되므로, 에지 아이솔레이션 구조에 대한 불량률을 최소화할 수 있다.
또한, 본 발명의 일례에 따른 태양 전지 및 그 제조 방법은 에칭 페이스트를 도포 및 식각하여 에지 아이솔레이션 구조를 형성하므로, 제조 공정을 단순화할 수 있다.
도 1 및 도 2는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.
도 3은 도 1에 도시된 태양 전지의 일면 또는 타면에 구비된 아이솔레이션 라인을 설명하기 위한 도이다.
도 4는 도 3에 도시된 아이솔레이션 라인의 단면을 설명하기 위해 도 3의 Ⅱ-Ⅱ 라인에 따른 단면을 도시한 것이다.
도 5 내지 도 15는 본 발명의 제1 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 16 내지 도 19는 본 발명의 제1 실시예의 변경례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 20 내지 도 23은 본 발명의 제2 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 24 내지 도 26는 본 발명의 제2 실시예의 변경례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 27 내지 도 31은 본 발명의 제3 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
또한, 어떤 구성 부분의 두께나 폭이 다른 구성 부분의 두께나 폭과 동일하다는 의미는 공정 오차를 포함하여, 10%의 범위 내에서 동일함을 의미한다.
도 1 및 도 2는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이고, 구체적으로, 도 1은 본 발명의 일례에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에 도시된 태양 전지에서 Ⅰ-Ⅰ 라인에 따른 단면을 잘라 도시한 것이다.
도 3은 도 1에 도시된 태양 전지의 일면 또는 타면에 구비된 아이솔레이션 라인(200)을 설명하기 위한 도이고, 도 4는 도 3에 도시된 아이솔레이션 라인(200)의 단면을 설명하기 위해 도 3의 Ⅱ-Ⅱ 라인에 따른 단면을 도시한 것으로, 도 4의 (a)는 아이솔레이션 라인(200) 단면의 일례, 도 4의 (b)는 아이솔레이션 라인(200) 단면의 변경례를 도시한 것이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일례에 따른 태양 전지는 반도체 기판(110), 제어 패시베이션막(160), 제1 도전형 영역(170), 제1 패시베이션막(180), 제2 도전형 영역(120), 제2 패시베이션막(130), 제1 전극(150) 및 제2 전극(140)을 포함할 수 있다.
여기서, 제어 패시베이션막(160), 제1 패시베이션막(180)과 제2 패시베이션막(130)은 생략될 수도 있으나, 구비된 경우 태양 전지의 효율이 더 향상될 수 있으므로, 구비된 경우를 일례로 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 우수한 전기적 특성을 가질 수 있다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않고 반도체 기판(110)이 베이스 영역(10)만으로 구성될 수 있다. 이와 같이 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으면, 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 결함 증가 등이 방지되어 반도체 기판(110)이 우수한 패시베이션 특성을 가질 수 있다. 이에 의하여 반도체 기판(110)의 표면에서 발생하는 표면 재결합을 최소화할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 반도체 기판(110)이 베이스 영역(10)을 포함하여 다른 도핑 영역이 함께 형성되는 것도 가능하다.
이하에서는 반도체 기판(110)에 베이스 영역(10)과 제2 도전형 영역(120)이 함께 구비된 경우를 일례로 설명한다.
본 실시예에서 반도체 기판(110) 또는 베이스 영역(10)은 제1 또는 제2 도전형 도펀트가 낮은 도핑 농도로 도핑되어 제1 또는 제2 도전형을 가질 수 있다. 이때, 반도체 기판(110) 또는 베이스 영역(10)은 이와 동일한 도전형을 가지는 제1 및 제2 도전형 영역(170, 120) 중 하나보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다.
제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
이하에서는 반도체 기판(110)에 제1 도전형 도펀트가 도핑되고, 제1 도전형 도펀트는 n형 도펀트인 경우를 일례로 설명한다. 그러나 반드시 이에 한정되는 것은 아니다.
반도체 기판(110)의 일면 및/또는 타면은 텍스쳐링(texturing)되어 요철을 가질 수 있다.
여기서, 반도체 기판(110)의 일면은 태양 전지의 전면 또는 후면 중 어느 하나의 면일 수 있으며, 반도체 기판(110)의 타면은 일면의 반대면일 수 있다. 이하에서는 반도체 기판(110)의 일면이 태양 전지의 후면, 타면이 태양 전지의 전면인 경우를 일례로 설명하지만, 반드시 이에 한정되는 것은 아니고 반대도 가능하다.
텍스쳐링 요철은, 일 예로, 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 일면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 일면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(170)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 일면 및 타면 중 어느 하나의 면에만 텍스쳐링 요철이 형성되는 것도 가능하고, 반도체 기판(110)의 일면 및 타면에 텍스쳐링 요철이 형성되지 않는 것도 가능하다.
제어 패시베이션막(160)은 반도체 기판(110)의 일면에 전체적으로 위치하며, 유전체 재질 또는 실리콘 재질로 형성될 수 있으며, 기본적으로 반도체 기판(110)의 일면에 대한 패시베이션 기능을 수행할 수 있으며, 추가적으로 반도체 기판(110)에서 생성된 캐리어를 통과시킬 수도 있으나, 이는 필수적인 것은 아니다.
이와 같은, 제어 패시베이션막(160)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있으나, 이 외에도 a-Si, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성되는 것도 가능하다.
이와 같은, 제어 패시베이션막(160)의 두께는 0.5nm ~ 2.5nm 사이로 형성될 수 있다.
제1 도전형 영역(170)은 제어 패시베이션막(160)의 후면에 직접 접촉하여, 제어 패시베이션막(160)의 후면 전체 영역 위에 위치할 수 있으며, 일례로, 다결정 실리콘 재질층에 제1 도전형 도펀트가 반도체 기판(110)보다 고농도로 도핑될 수 있으며, 일례로, 제1 도전형 도펀트로 n형 도펀트가 도핑될 수 있다.
따라서, 반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제1 도전형 영역(170)에 제1 도전형 도펀트가 반도체 기판(110)보다 고농도로 도핑된 경우, 제1 도전형 영역(170)은 후면 전계부(BSF)로 동작할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 반도체 기판(110)이 제2 도전형 도펀트를 함유하고, 제1 도전형 영역(170)에 제1 도전형 도펀트가 도핑된 경우, 제1 도전형 영역(170)은 에미터부로 동작할 수 있다. 이하에서는 일례로, 반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제1 도전형 영역(170)은 후면 전계부(BSF)로 동작하는 경우를 일례로 설명한다.
이와 같은 제1 도전형 영역(170)을 구성하는 다결정 실리콘 재질층은 반도체 기판(110)의 일면 위에 다결정 실리콘 재질을 증착하여 형성되거나 비정질 실리콘층을 증착한 이후 열처리하여 다결정 실리콘 재질로 형성될 수 있다.
따라서, 반도체 기판(110)이 단결정 실리콘으로 구성되면, 제1 도전형 영역(170)은 다결정 실리콘 재질로 구성되어, 반도체 기판(110)과 다른 결정 구조를 가질 수 있다.
이와 같은 제1 도전형 영역(170)의 구조는 태양 전지의 출력 전압(Voc)를 보다 향상시킬 수 있으며, 다결정 실리콘 재질로 구성되어 제1 도전형 영역(170)과 연결된 제1 전극(150)과의 오믹 컨텍을 보다 향상시킬 수 있다.
이와 같이, 반도체 기판(110)의 일면에 제어 패시베이션막(160)이 형성된 상태에서, 다결정 실리콘 재질의 제1 도전형 영역(170)이 형성되므로, 제조 공정상 반도체 기판(110)의 열손상을 최소화할 수 있어, 고효율 태양 전지를 구현할 수 있다.
이와 같은 제1 도전형 영역(170)의 두께(T170)는 일례로, 200nm ~ 400nm 사이로 형성될 수 있다. 이와 같은 제1 도전형 영역(170)의 두께(T170)는 반도체 기판의 중심부를 기준으로 한 것으로, 반도체 기판의 가장 자리에서는 200nm ~ 400nm 사이보다 더 낮아지거나 높아질 수 있다.
제1 패시베이션막(180)은 제1 도전형 영역(170)의 위, 즉 제1 도전형 영역(170)의 후면에 위치할 수 있으며, 유전체 재질로 형성될 수 있고, 제어 패시베이션막(160)보다 두꺼운 두께를 가질 수 있다.
제1 패시베이션막(180)의 유전체 재질은 수소가 다량 함유된 SiNx, SiOx, SiOxNy, SiCx 또는 AlOx 중 적어도 하나를 포함하여, 제1 도전형 영역(170)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
제2 도전형 영역(120)은 반도체 기판(110)의 타면, 즉 전면에 위치하며, 제2 도전형 도펀트가 반도체 기판(110)의 타면 내에 도핑되어 형성될 수 있다.
이와 같은 제2 도전형 영역(120)은 제2 도전형 도펀트가 반도체 기판(110)의 타면 내로 확산되어 형성될 수 있으며, 이에 따라, 제2 도전형 영역(120)은 반도체 기판(110)과 동일한 결정질 실리콘 재질로 형성될 수 있다.
일례로, 반도체 기판(110)이 단결정 실리콘 재질인 경우, 제2 도전형 영역(120)도 단결정 실리콘 재질로 형성될 수 있으며, 이와 다르게 반도체 기판(110)이 다결정 실리콘 재질인 경우, 제2 도전형 영역(120)도 다결정 실리콘 재질로 형성될 수 있다.
이와 같은 제2 도전형 영역(120)의 두께(T120)는 대략 1.5um ~ 2.5um 사이로 형성될 수 있다.
따라서, 반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제2 도전형 영역(120)에 제2 도전형 도펀트가 도핑된 경우, 제2 도전형 영역(120)은 에미터부로 동작할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 반도체 기판(110)이 제2 도전형 도펀트를 함유하고, 제2 도전형 영역(120)에 제2 도전형 도펀트가 반도체 기판(110)보다 고농도로 도핑된 경우, 제2 도전형 영역(120)은 전면 전계부로 동작할 수 있다. 이하에서는 일례로, 반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제2 도전형 영역(120)이 에미터부로 동작하는 경우를 일례로 설명한다.
제2 패시베이션막(130)은 제2 도전형 영역(120)의 전면 위에 바로 위치하여 제2 도전형 영역(120)의 전면에 대한 패시베이션 기능을 수행할 수 있다. 이와 같은 제2 패시베이션막(130)은 수소가 함유된 유전체 재질로 형성될 수 있으며, 일례로, SiNx, SiOx, SiOxNy 또는 AlOx 중 적어도 하나로 형성될 수 있다.
제2 패시베이션막(130)은 패시베이션의 전면 위에 위치하며, 태양 전지로 입사되는 빛에 대한 투과성을 향상시키고 반사도를 저감시켜, 반도체 기판(110)으로 최대한 많은 양의 빛이 입사되도록 할 수 있다.
제1 전극(150)은 반도체 기판(110)의 일면, 즉 후면에 위치하며, 제1 패시베이션막(180)을 관통하여 제1 도전형 영역(170)에 접속될 수 있다.
이와 같은 제1 전극(150)은 복수의 제1 핑거전극(151)과 복수의 제1 핑거전극(151)과 연결되어 있는 복수의 제1 버스바(152)를 구비할 수 있다.
복수의 제1 핑거전극(151)은 제1 도전형 영역(170)과 전기적 및 물리적으로 연결되어 있고, 서로 이격되어 제1 방향(x)으로 나란히 뻗어있을 수 있다. 복수의 제1 핑거전극(151)은 제1 도전형 영역(170)쪽으로 이동한 캐리어를 수집할 수 있다.
복수의 제1 버스바(152)는 복수의 제1 핑거전극(151)과 교차하는 제2 방향(y)으로 나란하게 뻗어 있을 수 있다.
이때, 복수의 제1 버스바(152)는 복수의 제1 핑거전극(151)과 동일 층에 위치하여 각 제1 핑거전극(151)과 교차하는 지점에서 해당 제1 핑거전극(151)과 전기적 및 물리적으로 연결될 수 있다. 이때 제1 버스바(152)는 제1 핑거 전극(151)과 달리 수집된 전하를 이동하는 역할을 주로 하므로, 제1 도전형영역(170)에 물리적, 전기적으로 접촉하지 않아도 무방하다.
따라서, 도 1에 도시한 것처럼, 복수의 제1 핑거전극(151)은 제1 방향(x)으로 뻗어 있는 스트라이프(stripe) 형상을 갖고, 복수의 제1 버스바(152)는 세로 제2 방향(y)으로 뻗어 있는 스트라이프 형상을 갖고 있어, 제1 전극(150)은 반도체 기판(110)의 타면에 격자 형태로 위치할 수 있다.
복수의 제1 버스바(152)는 접촉된 제2 도전형 영역(120)로부터 이동하는 캐리어뿐만 아니라 복수의 제1 핑거전극(151)에 의해 수집되어 이동하는 캐리어를 수집할 수 있다.
각 제1 버스바(152)는 교차하는 복수의 제1 핑거전극(151)에 의해 수집된 전하를 모아서 원하는 방향으로 이동시켜야 하므로, 각 제1 버스바(152)의 폭은 각 제1 핑거전극(151)의 폭보다 크게 할 수도 있다. 그러나 이에 반드시 한정되는 것은 아니고, 제1 버스바와 제1 핑거 전극은 서로 동일한 선폭을 가질 수도 있다.
이와 같은 복수의 제1 버스바(152)는 외부 장치와 연결되어 수집된 캐리어(예, 전자)를 외부 장치로 출력할 수 있다.
이와 같은 제1 전극(150)의 복수의 제1 핑거전극(151)과 복수의 제1 버스바(152)는 은(Ag)과 같은 적어도 하나의 도전성 물질로 형성될 수 있다.
제2 전극(140)은 반도체 기판(110)의 타면, 즉 전면에 위치하여, 제2 패시베이션막(130)을 관통하여 제2 도전형 영역(120)에 접속될 수 있다.
이와 같은 제2 전극(140)은 제1 전극(150)과 마찬가지로 도 1 및 도 2에 도시된 바와 같이, 복수의 제2 핑거전극(141)과 복수의 제2 핑거전극(141)과 연결되어 있는 복수의 제2 버스바(142)를 구비할 수 있고, 제2 전극(140)의 패턴은 제1 전극(150)과 동일한 패턴을 가지고 형성될 수 있다. 그러나, 제2 전극(140)의 패턴은 이와 다르게 형성되는 것도 가능하다.
이와 같은 제2 전극(140)은 제2 도전형 영역(120)쪽으로부터 이동하는 캐리어를 수집할 수 있다.
이와 같은 제1 전극(150) 또는 제2 전극(140)의 전체적인 패턴은 도 3에 도시된 바와 같이, 격자형 구조를 가질 수 있으며, 제1 전극(150)의 패턴과 제2 전극(140)의 패턴은 서로 동일할 수도 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 제1 전극(150)의 패턴과 제2 전극(140)의 패턴이 서로 다르게 형성되는 것도 가능하다. 일례로, 제2 전극(140)의 패턴은 격자형 구조, 제1 전극(150)의 패턴은 반도체 기판(110)의 후면에 전체적으로 층을 형성하여 구비되는 것도 가능하다.
도 3의 (a)는 태양 전지의 일면 또는 타면 중 어느 하나의 전체 패턴을 도시한 것이고, 도 3의 (b)는 도 3의 (a)에 도시된 일부분을 확대 도시한 것이다.
도 3의 (a) 및 (b)에 도시된 바와 같이, 반도체 기판(110)의 일면 또는 타면에서, 제1 전극(150)이 형성된 영역 또는 제2 전극(140)이 형성된 영역과 반도게 기판의 가장 자리 끝단 사이에는 아이솔레이션 라인(200)이 구비될 수 있다.
이와 같은 아이솔레이션 라인(200)은 반도체 기판(110)의 일면 또는 타면 중 어느 하나에만 구비될 수 있다. 예를 들어, 반도체 기판(110)의 일면에 아이솔레이션 라인(200)이 구비된 경우, 반도체 기판(110)의 타면에는 아이솔레이션 라인(200)이 구비되지 않을 수 있으며, 반대로 반도체 기판(110)의 타면에 아이솔레이션 라인(200)이 구비된 경우, 반도체 기판(110)의 일면에는 아이솔레이션 라인(200)이 구비되지 않을 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 아이솔레이션 라인(200)이 반도체 기판(110)의 일면 및 타면 모두에 구비되는 것도 가능하다.
그러나, 공정의 단순화를 위해, 이하에서는 아이솔레이션 라인(200)이 반도체 기판(110)의 일면 또는 타면 중 어느 하나에만 구비된 경우를 일례로 설명한다.
이와 같은 아이솔레이션 라인(200)은 제1 도전형 영역(170)의 일부 또는 제2 도전형 영역(120)의 일부가 제거된 라인일 수 있으며, 제1 전극(150) 또는 제2 전극(140)과 이격되어 반도체 기판(110)의 일면 또는 타면의 가장 자리 끝단과 나란하게 라인 형태로 구비될 수 있다.
이와 같은 아이솔레이션 라인(200)은 제1 도전형 영역(170)과 제2 도전형 영역(120) 사이의 단락을 방지하여, 태양 전지의 효율이 저하되는 것을 방지할 수 있다.
아이솔레이션 라인(200)의 위치는 도 3의 (b)에 도시된 바와 같이, 반도체 기판(110)의 일면 또는 타면의 가장 자리 끝단보다 제1 전극(150) 또는 제2 전극(140)의 끝단에 더 인접할 수 있다.
일례로, 아이솔레이션 라인(200)과 제1 전극(150) 또는 제2 전극(140) 사이의 거리(D1)는 20um보다 크고 아이솔레이션 라인(200)과 반도체 기판(110)의 가장 자리 끝단 사이의 거리(D2)보다 작은 범위일 수 있고, 아이솔레이션 라인(200)과 반도체 기판(110)의 가장 자리 끝단까지의 거리(D2)는 아이솔레이션 라인(200)과 제1 전극(150) 또는 제2 전극(140) 사이의 거리(D1)보다 작은 범위에서 2mm 이하일 수 있다.
또는, 아이솔레이션 라인(200)과 제1 전극(150) 또는 제2 전극(140)의 끝단과의 거리(D1)는 아이솔레이션 라인(200)의 선폭(W200)보다 크고 제1, 2 전극(150, 140) 중 적어도 하나에 포함되는 핑거 전극 사이의 간격(D3)보다 좁을 수 있다. 여기서, 일례로, 제1, 2 전극(150, 140) 중 적어도 하나에 포함되는 핑거 전극 사이의 간격(D3)은 1mm~2mm 사이로 형성될 수 있다.
이와 같은 아이솔레이션 라인(200)의 선폭(W200)은 20um이상으로 형성될 수 있다. 여기서, 핑거 전극의 선폭은 20um ~ 40um 사이로 형성될 수 있다.
이와 같은 아이솔레이션 라인(200)의 단면은 도 4의 (a) 및 (b)에 도시된 바와 같다.
도 4의 (a)는 아이솔레이션 라인(200)이 일면에 구비된 경우의 단면을 도시한 것이고, 도 4의 (b)는 아이솔레이션 라인(200)이 타면에 구비된 경우의 단면을 도시한 것이다.
도 4의 (a) 및 (b)에 따른 아이솔레이션 라인(200)은 둘 중에 하나만 구비되면 족하나, 둘 다 구비되는 것도 가능하다. 다만, 아래의 설명에서는 둘 중 하나만 구비된 경우를 일례로 설명한다.
도 4의 (a) 및 (b)에 도시된 바와 같이, 제1 도전형 영역(170) 또는 제2 도전형 영역(120)의 표면으로부터 형성된 아이솔레이션 라인(200)의 깊이(H200)는 제1 도전형 영역(170) 또는 제2 도전형 영역(120)의 두께(T170 또는 T120)보다 클 수 있고, 제1 도전형 영역(170) 또는 제2 도전형 영역(120)의 두께(T170 또는 T120)의 150배보다 작을 수 있다. 일례로, 아이솔레이션 라인(200)의 깊이(H200)는 제1 도전형 영역(170) 또는 제2 도전형 영역(120)의 두께(T170 또는 T120)보다 큰 범위에서 2um ~ 5um 사이로 형성될 수 있으며, 보다 바람직하게는 3um ~ 4um 사이로 형성될 수 있다.
일례로, 도 4의 (a)와 같이, 아이솔레이션 라인(200)이 반도체 기판(110)의 일면에 구비된 경우, 제1 도전형 영역(170)의 두께(T170)는 300nm ~ 400nm 사이로 형성될 수 있으며, 제1 도전형 영역(170)의 표면으로부터 아이솔레이션 라인(200)의 깊이(H200)는 2um ~ 5um 사이로 형성될 수 있다.
또한, 도 4의 (b)와 같이, 아이솔레이션 라인(200)이 반도체 기판(110)의 타면에 구비된 경우, 제2 도전형 영역(120)의 두께(T120)는 대략 1.5um ~ 2.5um 사이로 형성될 수 있으며, 아이솔레이션 라인(200)의 깊이(H200)는 제2 도전형 영역(120)의 두께보다 큰 범위에서 2um ~ 5um 사이로 형성될 수 있다.
여기서, 도 4의 (a)에 도시된 바와 같이, 아이솔레이션 라인(200)이 반도체 기판(110)의 일면에 위치하는 경우, 제1 패시베이션막(180)은 아이솔레이션 라인(200)이 위치한 부분에서 제1 도전형 영역(170) 및 제어 패시베이션막(160)을 관통하여 반도체 기판(110)의 베이스 영역(10)과 맞닿을 수 있다. 즉, 제1 패시베이션막(180)은 반도체 기판(110)의 베이스 영역(10)과 직접 접촉할 수 있다.
또한, 이와 다르게, 도 4의 (b)에 도시된 바와 같이, 아이솔레이션 라인(200)이 반도체 기판(110)의 타면에 위치하는 경우, 제2 패시베이션막(130)은 아이솔레이션 라인(200)이 위치한 부분에서 제2 도전형 영역(120)을 관통하여 반도체 기판(110)의 베이스 영역(10)과 맞닿을 수 있다. 즉, 제2 패시베이션막(130)은 반도체 기판(110)의 베이스 영역(10)과 직접 접촉할 수 있다.
이와 같은 본 발명의 일례에 따른 태양 전지는 에칭 페이스트로 반도체 기판(110)의 일면 또는 타면의 가장 자리에 아이솔레이션 라인(200)이 형성됨으로써, 반도체 장비에 대한 오염을 최소화하면서, 반도체 기판(110)의 일면 전체 영역 또는 타면 전체 영역에서 아이솔레이션 라인(200)의 깊이(H200)가 균일하게 형성될 수 있어, 에지 아이솔레이션 구조에 대한 불량률을 최소화할 수 있다.
이하에서는 이와 같은 아이솔레이션 라인(200)을 구비한 태양 전지를 제조하는 방법에 대해 설명한다.
도 5 내지 도 15는 본 발명의 제1 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
본 발명의 제1 실시예에 따른 태양 전지 제조 방법은 텍스쳐링 단계(S1), 제어 패시베이션막 증착 단계(S7), 제1 도전형 영역(170) 형성 단계, 제2 도전형 영역(120) 형성 단계, 아이솔레이션 단계(S6), 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)를 포함하고, 각 단계가 순차적으로 수행될 수 있다.
제1 도전형 영역(170) 형성 단계는 다결정층 증착 단계(S3)와 열처리 단계(S5)를 포함할 수 있으며, 제2 도전형 영역(120) 형성 단계는 도펀트층 형성 단계(S4)와 열처리 단계(S5)를 포함할 수 있으며, 아이솔레이션 단계(S6)는 제1, 2 도전형 영역 형성 단계가 종료된 이후 수행될 수 있으며, 도포 단계(S61), 에칭 단계(S62) 및 세정 단계(S63)를 포함할 수 있다.
텍스쳐링 단계(S1)에서는 반도체 기판(110)의 일면(110S1)과 타면(110S2) 또는 반도체 기판(110)의 타면(110S2)을 텍스쳐링(texturing)하여 요철을 형성할 수 있다. 일례로, 도 6에 도시된 바와 같이, 텍스쳐링 단계(S1)에서는 반도체 기판(110)의 타면(110S2)에 텍스쳐링 요철을 형성할 수 있다.
보다 구체적으로, 반도체 기판(110)의 일면(110S1)과 타면에 텍스쳐링 요철을 형성한 이후, 반도체 기판(110)의 일면(110S1)을 폴리싱(polishing)하여 텍스쳐링 요철을 제거함으로써, 반도체 기판(110)의 타면(110S2)에만 텍스쳐링 요철을 형성할 수 있다. 그러나, 텍스쳐링 단계(S1)가 도 6과 같이 반드시 한정되는 것은 아니고, 다르게 변경될 수도 있다. 그러나, 이하에서는 설명의 편의상 도 6과 같은 경우를 일례로 설명한다.
제어 패시베이션막 증착 단계(S7)에서는 도 7에 도시된 바와 같이, 반도체 기판(110)의 일면(110S1) 및 측면에 제어 패시베이션막(160)을 형성할 수 있다. 이를 위해, 산화막 증착 방법으로, 반도체 기판(110)의 일면(110S1) 및 측면에 제어 패시베이션막(160)을 증착시킬 수 있다. 여기서, 단면 증착을 위해, 두 장의 반도체 기판(110)을 서로 마주보도록 포갠 후, 산화막을 증착시키는 것도 가능하다.
제1 도전형 영역(170) 형성 단계에서는 베이스 영역(10)을 구비하는 반도체 기판(110)의 일면(110S1) 위, 즉, 제어 패시베이션막(160) 위에 다결정 실리콘 반도체층(170')에 제1 도전형 도펀트가 도핑된 제1 도전형 영역(170)을 형성할 수 있다. 이를 위해, 제1 도전형 영역(170) 형성 단계는 다결정층 증착 단계(S3)와 열처리 단계(S5)를 포함할 수 있다.
아울러, 제2 도전형 영역(120) 형성 단계에서는 반도체 기판(110)의 타면(110S2)에, 제1 도전형 영역(170)과 반대인 제2 도전형 도펀트가 도핑된 제2 도전형 영역(120)을 형성할 수 있다. 이를 위해 제2 도전형 영역(120) 형성 단계는 도펀트층 형성 단계(S4)와 열처리 단계(S5)를 포함할 수 있다.
아울러, 제1 도전형 영역(170) 형성 단계의 열처리 단계(S5)와 제2 도전형 영역(120) 형성 단계의 열처리 단계(S5)는 동시에 수행될 수 있다.
또한, 이하에서는 다결정층 증착 단계(S3) 이후에 도펀트층 형성 단계(S4)가 수행되는 경우를 일례로 설명하나, 이와 다르게 도펀트층 형성 단계(S4)가 수행된 이후 다결정층 증착 단계(S3)가 수행되는 것도 가능하다.
다결정층 증착 단계(S3)에서는 도 8에 도시된 바와 같이, 제1 도전형 영역(170)을 형성하기 위해, 반도체 기판(110)의 일면(110S1) 즉, 제어 패시베이션 막 위에 다결정 실리콘 반도체층(170')을 CVD 장비로 200nm ~ 400nm(반도체 기판의 중심부 기준) 사이로 증착할 수 있다. 여기서, 불필요한 면에는 다결정 실리콘 반도체층(170')이 증착되지 않도록, 단면 증착을 위해, 두 장의 반도체 웨이퍼를 서로 마주보도록 포갠 상태에서 증착하는 방법도 가능하다.
이때, 반도체 기판(110)의 일면(110S1)뿐만 아니라, 다결정 실리콘층이 반도체 기판(110)의 일면(110S1)에 형성되는 두께보다 얇은 두께로 반도체 기판(110)의 측면에 증착될 수 있으며, 반도체 기판(110)의 타면(110S2)의 가장 자리 영역에도 일부 증착될 수 있다. 이때, 가장 자리 영역에는 다결정 실리콘 반도체층(170')이 200nm ~ 400nm 범위에서 증착되는 반도체 기판의 중심부와 달리, 다결정 실리콘 반도체층(170')이 1um 내외까지 증착될 수도 있다. 이와 같은 다결정 실리콘 반도체층(170')에는 제1 도전형 도펀트가 도핑될 수 있다.
더불어, 본 발명의 다결정층 증착 단계(S3)에서는 반도체 기판(110)의 일면(110S1) 위에 처음부터 다결정 실리콘 반도체층(170')이 증착되는 경우를 일례로 설명하지만, 반드시 이에 한정되는 것은 아니고, 이와 다르게 반도체 기판(110)의 일면(110S1) 위에 비정질 실리콘 반도체층이 증착된 이후, 이하의 열처리 단계(S5)에서 비정질 실리콘 반도체층이 열처리 되어 다결정 실리콘 반도체층(170')으로 형성되는 경우도 가능하다. 다만, 비정질 실리콘층은 다결정 실리콘 반도체층에 비해 수um 내외로 더 두껍게 증착되어야 한다.
도펀트층 형성 단계(S4)는 도 9에 도시된 바와 같이, 제2 도전형 영역(120)을 형성하기 위해, 반도체 기판(110)의 타면(110S2)에 제2 도전형 도펀트가 함유된 도펀트층(190)을 형성할 수 있다. 이와 같은 도펀트층(190)은 일례로, BSG(BoroSilicateGlass)막일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 도펀트층(190)은 제1 도전형 영역(170)과 반대인 도전형 도펀트만 포함하면 되고, 일례로, PSG(Phospho-SilicateGlass)막이나 다른 도전형 도펀트가 함유된 막도 가능하다.
이와 같은 토펀트층 형성 단계에 의해 반도체 기판(110)의 타면(110S2)에 형성되는 도펀트층(190)의 양끝단은 도 9에 도시된 바와 같이, 제1 도전형 도펀트가 함유된 다결정 실리콘 반도체층(170')의 끝단과 중첩되어, 연결될 수 있다.
열처리 단계(S5)는 일례로, 다결정층 증착 단계(S3)와 도펀트층 형성 단계(S4) 이후, 아이솔레이션 단계(S6)의 도포 단계(S61) 이전에 수행될 수 있으며, 반도체 기판(110)이 일례로, 800℃ ~ 1000℃ 사이로 열처리될 수 있다.
이와 같은 열처리 단계(S5)에 의해, 도 10에 도시된 바와 같이, 다결정 실리콘 반도체층(170') 내부에 함유된 제1 도전형 도펀트가 활성화되어, 다결정 실리콘 반도체층(170')은 제1 도전형 영역(170)으로 형성될 수 있으며, 도펀트층(190)에 함유된 제2 도전형 도펀트는 반도체 기판(110)의 타면(110S2) 내에 확산되어, 반도체 기판(110)의 베이스 영역(10) 일부에 제2 도전형 영역(120)이 형성될 수 있다.
여기서, 제1 도전형 영역(170)의 두께는 300nm ~ 400nm 사이로 형성될 수 있으며, 제2 도전형 영역(120)의 두께는 0.1um ~ 2.5um 사이로 형성될 수 있다.
이와 같은 열처리 단계(S5) 이후, 도 11에 도시된 바와 같이, 반도체 기판(110)의 타면(110S2)에 구비되었던, 별도의 식각액을 통하여 도펀트층(190)은 제거될 수 있으며, 이때, 반도체 기판(110)이나 제1, 2 도전형 영역은 식각되지 않을 수 있다.
이와 같이 도펀트층(190)이 제거된 후에도, 반도체 기판(110)의 타면(110S2)의 가장 자리 영역에서는 도 11에 도시된 바와 같이, 제1 도전형 영역(170)과 제2 도전형 영역(120)의 끝단이 서로 맞닿는 구조가 형성될 수 있으며, 이와 같은 구조에 의해, 태양 전지의 효율이 저하될 수 있다.
이에 따라, 제1 도전형 영역(170)과 제2 도전형 영역(120)의 단락을 제거하는 아이솔레이션 단계(S6)가 수행될 수 있다.
이와 같은 아이솔레이션 단계(S6)는 본 실시예에서와 같이, 열처리 단계(S5) 이후에 수행될 수 있다. 그러나 이는 일례이고, 이와 다르게 제2 실시예에서와 같이, 다결정층 증착 단계(S3)와 도펀트층 형성 단계(S4) 중 나중에 수행되는 단계와 열처리 단계(S5) 사이에 수행될 수도 있고, 제3 실시예에서와 같이, 다결정층 증착 단계(S3)와 도펀트층 형성 단계(S4) 사이에 수행되는 것도 가능하다.
이하에서는 먼저 제1 실시예에 따라 설명하고, 제2 실시예 및 제3 실시예에 대해서는 도 20 이하에서 상세히 설명하다.
아이솔레이션 단계(S6)는 도포 단계(S61), 에칭 단계(S62) 및 세정 단계(S63)를 포함할 수 있다.
이와 같은 아이솔레이션 단계(S6)에 의해, 제1 도전형 영역(170)과 제2 도전형 영역(120)은 서로 전기적으로 절연되며, 반도체 기판(110)의 일면(110S1) 또는 타면에서 반도체 기판(110)의 일부가 식각되어 제1 도전형 영역(170) 또는 제2 도전형 영역(120)의 일부분이 제거된 아이솔레이션 라인(200)이 형성될 수 있다.
이와 같은 아이솔레이션 단계(S6)를 위해, 도포 단계(S61)에서는 반도체 기판(110)의 일면(110S1) 또는 타면(110S2)의 가장 자리 끝단과 인접하여 에칭 페이스트(210)를 도포할 수 있다.
보다 구체적 일례로, 도 12에 도시된 바와 같이, 반도체 기판(110)의 일면(110S1)에 구비된 제1 도전형 영역(170)의 가장 자리 끝단으로부터 이격되어 도포될 수 있다.
여기서, 반도체 기판(110)의 제1 도전형 영역(170)의 가장 자리 끝단에 도포되는 에칭 페이스트(210)는 앞선 도 3의 (a)에 도시한 바와 같이, 반도체 기판(110)의 일면(110S1)에서 제1 전극(150)이 형성된 영역의 밖에 도포되되, 반도체 기판(110)의 가장 자리 끝단과 나란하게 도포되며, 전체적으로 폐루프 형태를 가질 수 있다.
에칭 페이스트(210)는 제1 도전형 영역(170)의 가장 자리 끝단으로부터 2mm 이하의 거리(D2)에 도포될 수 있다.
여기서, 에칭 페이스트(210)의 종횡비, 즉 에칭 페이스트(210)의 두께(T210)/선폭(W210)은 0.1 ~ 1 사이가 될 수 있다. 여기서, 에칭 페이스트(210)의 두께(T210)는 일례로, 2um ~ 500um 사이, 에칭 페이스트(210)의 선폭(W210)은 에칭 페이스트(210)의 두께(T210)보다 같거나 큰 범위에서 20um ~ 500um 사이로 형성될 수 있다.
이와 같은 에칭 페이스트(210)는 폴리머 입자와 식각 물질을 포함하고, 폴리머 입자로 폴리스티렌(polystyrene), 폴리 아크릴(polyacryl), 폴리 아미드(polyamide), 폴리 이미드(polyimide), 폴리 메타 크릴 레이트(polymethacrylate), 멜라민(melamine), 우레탄(urethane), 벤조 구아닌(benzoguanine), 페놀 수지(phenolic resin), 실리콘 수지(silicone resin), 불소 중합체(fluorinated polymers) 및 미세화된 왁스(micronised wax) 중 적어도 하나를 포함하고, 식각 물질은 이플루오르화 암모늄(NH4HF2) 및 인산(H3PO4) 중 적어도 하나를 포함할 수 있다.
에칭 단계(S62)에서는 에칭 페이스트(210)로 가장 자리 끝단과 인접한 반도체 기판(110) 일부를 식각하여, 도 13에 도시된 바와 같이, 아이솔레이션 라인(200)을 형성할 수 있다.
에칭 단계(S62)에서, 에칭 페이스트(210)의 식각 물질이 이플루오르화 암모늄(NH4HF2)을 함유하는 경우, 에칭 단계(S62)는 15℃ ~ 40℃ 사이의 범위에서 수행될 수 있으며, 에칭 페이스트(210)의 식각 물질이 인산(H3PO4)을 함유하는 경우, 에칭 단계(S62)는 400℃ ~ 450℃ 사이의 범위에서 1분 ~ 5분 사이의 시간 동안 수행될 수 있다.
도 13에 도시된 바와 같이, 에칭 단계(S62)에 의해 식각된 아이솔레이션 라인(200)의 선폭은 20um ~ 500um 사이일 수 있으며, 에칭 단계(S62)에 의해 식각된 아이솔레이션 라인(200)의 깊이(H200)는 제1 도전형 영역(170)의 두께보다 큰 범위에서 2um ~ 5um 사이일 수 있으며, 보다 구체적으로 아이솔레이션 라인(200)이 제1 도전형 영역(170)의 두께보다 큰 범위에서 3um ~ 4um 의 깊이로 형성될 수 있다.
따라서, 에칭 단계(S62)에 의해 제1 도전형 영역(170)의 일부 뿐만 아니라, 반도체 기판(110)의 베이스 영역(10) 일부도 식각될 수 있다.
이에 따라, 에칭 단계(S62)에서 제1 도전형 영역(170)의 일부가 식각되어 반도체 기판(110)의 베이스 영역(10)이 노출될 수 있다.
이에 따라, 반도체 기판(110)의 타면(110S2) 가장 자리 영역에서, 제2 도전형 영역(120)과 전기적으로 연결되었던 제1 도전형 영역(170), 즉, 반도체 기판(110)의 타면(110S2) 가장 자리 영역, 측면 및 반도체 기판(110)의 일면(110S1) 가장 자리 영역에서 아이솔레이션 라인(200) 밖에 위치하는 제1 도전형 영역(170)은 반도체 기판(110)의 일면(110S1)에서 아이솔레이션 라인(200) 내측에 위치하는 제1 도전형 영역(170)과 전기적으로 절연되어, 제1 도전형 영역(170)과 제2 도전형 영역(120)은 서로 전기적으로 절연될 수 있다.
이후, 세정 단계(S63)가 수행되어, 에칭 페이스트(210)가 제거될 수 있다.
세정 단계(S63)에서는 일반적인 페이스트 세정 물질인 IPA, 에탄올, 메탄올 등 유기 용매제가 희석된 세정수(Deionized Water, DI)가 사용될 수 있으며, 일례로, 세정수에는 KOH 0.1wt% 첨가될 수 있다.
아이솔레이션 단계(S6)가 종료된 이후, 도 14에 도시된 바와 같이, 패시베이션막 증착 단계(S7)에서는 제1 도전형 영역(170) 위에 제1 패시베이션막(180)이 증착되고, 제2 도전형 영역(120) 위에 제2 패시베이션막(130)이 증착될 수 있다.
도 14에서는 제1 패시베이션막(180)이 먼저 증착된 후, 제2 패시베이션막(130)이 증착되는 경우를 일례로 도시하였으나, 제1, 2 패시베이션막(180, 130)의 증착 순서가 반드시 이에 한정되는 것은 아니고, 이와 반대로 되어, 제2 패시베이션막(130)이 먼저 증착되고, 이후에 제1 패시베이션막(180)이 증착되는 것도 가능하다.
이와 같이, 아이솔레이션 라인(200)이 형성된 제1 도전형 영역(170) 위에 제1 패시베이션막(180)이 증착됨으로, 아이솔레이션 라인(200)이 위치한 부분에서 제1 패시베이션막(180)은 제1 도전형 영역(170)을 관통하여 반도체 기판(110)의 베이스 영역(10)과 맞닿아 형성될 수 있으며, 아이솔레이션 라인(200)이 위치하지 않은 부분에서는 제1 패시베이션막(180)이 제1 도전형 영역(170)과 맞닿아 형성될 수 있다.
따라서, 에칭 단계(S62)에서 노출된 반도체 기판(110)의 베이스 영역(10)은 패시베이션막 증착 단계(S7)에 의해 제1 패시베이션막(180)에 의해 덮혀, 아이솔레이션 라인(200)에서 노출된 반도체 기판(110)의 베이스 영역(10)은 제1 패시베이션막(180)에 의해 패시베이션될 수 있다.
더불어, 반도체 기판(110)의 타면(110S2)에서는 제2 패시베이션막(130)이 제2 도전형 영역(120)과 맞닿아 형성될 수 있다.
이후, 전극 형성 단계(S8)에서는 도 15에 도시된 바와 같이, 제1 패시베이션막(180)을 관통하여 제1 도전형 영역(170)에 연결되는 제1 전극(150)과 제2 패시베이션막(130)을 관통하여 제2 도전형 영역(120)에 연결되는 제2 전극(140)이 형성될 수 있다.
여기서, 제1 전극(150)과 제2 전극(140)은 아이솔레이션 라인(200)의 내측에 형성될 수 있고, 제1, 2 전극(150, 140)의 패턴은 앞선 도 1 내지 도 4에서 설명한 바와 동일할 수 있다.
이에 따라, 앞선 도 1 내지 도 4의 (a)에서 설명한 제1 실시예에 따른 태양 전지를 제조할 수 있다.
본 발명의 제1 실시예에 따른 태양 전지 제조 방법에서는 반도체 기판(110)의 일면(110S1)에 아이솔레이션 라인(200)을 형성하는 방법의 일례에 대해 설명하였으나, 이하에서는 반도체 기판(110)의 타면(110S2)에 아이솔레이션 라인(200)을 형성하는 제1 실시예의 변경례에 대해 설명한다.
본 발명에서 제1 실시예의 변경례에 따른 태양 전지 제조 방법은 앞선 제1 실시예에 따른 태양 전지의 제조 방법과 공정 순서가 동일할 수 있다.
그러나, 도 5에 도시된 제1 실시예에 따른 태양 전지 제조 방법 중, 아이솔레이션 단계(S6)에서 라이솔레이션 라인이 반도체 기판(110)의 타면(110S2)에 형성될 수 있다.
도 16 내지 도 19는 본 발명의 제1 실시예의 변경례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
본 발명의 제1 실시예의 변경례에 따른 태양 전지 제조 방법은 앞선 제1 실시예에 따른 태양 전지 제조 방법과 공정의 구성 및 순서가 동일할 수 있다.
이에 따라, 제1 실시예의 변경례에 따른 태양 전지 제조 방법은 텍스쳐링 단계(S1), 제어 패시베이션막 증착 단계(S7), 제1 도전형 영역(170) 형성 단계, 제2 도전형 영역(120) 형성 단계, 아이솔레이션 단계(S6), 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)를 포함할 수 있다. 따라서, 이하에서는 제1 실시예와 동일한 공정 구성 및 순서에 대한 설명은 생략하고, 다른 부분을 위주로 제1 실시예의 변경례에 대해 설명한다.
본 발명의 제1 실시예의 변경례에 따른 태양 전지 제조 방법은 도 5에 도시된 열처리 단계(S5) 이후, 도 16에 도시된 바와 같이, 아이솔레이션 단계(S6)의 도포 단계(S61)에서는 에칭 페이스트(210)가 반도체 기판(110)의 타면(110S2)의 가장 자리 끝단에 인접하여 도포될 수 있다.
보다 구체적으로, 에칭 페이스트(210)는 반도체 기판(110)의 타면(110S2) 위에 위치하는 제2 도전형 영역(120)의 가장 자리 끝단으로부터 이격되어 도포될 수 있다.
이때, 도포되는 에칭 페이스트(210)의 재질, 위치, 두께, 폭 및 도포 패턴에 대한 설명은 앞선 제1 실시예에서 설명한 바와 동일하게 적용될 수 있다.
따라서, 에칭 페이스트(210)는 제2 도전형 영역(120)의 가장 자리 끝단으로부터 2mm 이하의 거리에 도포될 수 있다.
이후, 에칭 단계(S62)에 의해 식각된 아이솔레이션 라인(200)의 깊이(H200)는 제2 도전형 영역(120)의 두께보다 큰 범위에서 2um ~ 5um 사이로 식각될 수 있으며, 보다 구체적으로 아이솔레이션 라인(200)이 제2 도전형 영역(120)의 두께보다 큰 범위에서 3um ~ 4um 의 깊이로 형성될 수 있다. 따라서, 에칭 단계(S62)에 의해 제2 도전형 영역(120)의 일부뿐만 아니라, 반도체 기판(110)의 베이스 영역(10) 일부도 식각될 수 있다.
이에 따라, 에칭 단계(S62)에서 제2 도전형 영역(120)의 일부가 식각되어 반도체 기판(110)의 베이스 영역(10)이 노출될 수 있다.
따라서, 아이솔레이션 라인(200)이 반도체 기판(110)의 타면(110S2)에 위치하는 경우, 에칭 단계(S62)에서 노출된 반도체 기판(110)의 베이스 영역(10)은 패시베이션막 증착 단계(S7)에 의해 제2 패시베이션막(130)에 의해 덮힐 수 있으며, 이에 따라, 제2 패시베이션막(130)은 아이솔레이션 라인(200)이 위치한 부분에서 제2 도전형 영역(120)을 관통하여 반도체 기판(110)의 베이스 영역(10)과 맞닿을 수 있다.
이후, 도 19에 도시된 바와 같이, 전극 형성 단계(S8)에서는 제1 패시베이션막(180)을 관통하여 제1 도전형 영역(170)에 연결되는 제1 전극(150)과 제2 패시베이션막(130)을 관통하여 제2 도전형 영역(120)에 연결되는 제2 전극(140)이 형성될 수 있다
이에 따라, 앞선 도 4의 (b)에서 설명한 본 발명의 제1 실시예의 변경례에 따른 태양 전지를 제조 할 수 있다.
지금까지의 제1 실시예 및 제1 실시예의 변경례에 따른 태양 전지 제조 방법에서는 열처리 단계(S5)가 수행된 이후에 아이솔레이션 단계(S6)가 수행되는 경우를 일례로 설명하였으나, 본 발명은 반드시 이에 한정되는 것은 아니고, 열처리 단계(S5)가 수행되기 이전에 수행되는 것도 가능하다. 이에 대해 설명하면 다음과 같다.
도 20 내지 도 23은 본 발명의 제2 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
본 발명의 제2 실시예에 따른 태양 전지 제조 방법은 도 20에 도시된 바와 같이, 텍스쳐링 단계(S1), 제어 패시베이션막 증착 단계(S7), 제1 도전형 영역(170) 형성 단계, 제2 도전형 영역(120) 형성 단계, 아이솔레이션 단계(S6), 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)를 포함할 수 있다.
제1 도전형 영역(170) 형성 단계는 다결정층 증착 단계(S3)와 열처리 단계(S5)를 포함할 수 있으며, 제2 도전형 영역(120) 형성 단계는 도펀트층 형성 단계(S4)와 열처리 단계(S5)를 포함할 수 있으며, 아이솔레이션 단계(S6)는 제1, 2 도전형 영역 형성 단계가 수행되는 중간에 수행될 수 있으며, 도포 단계(S61), 에칭 단계(S62) 및 세정 단계(S63)를 포함할 수 있다.
일례로, 아이솔레이션 단계(S6)는 제1 도전형 영역(170) 형성 단계의 다결정층 증착 단계(S3)와 열처리 단계(S5) 사이 및 제2 도전형 영역(120) 형성 단계의 도펀트층 형성 단계(S4)와 열처리 단계(S5) 사이에 수행될 수 있다.
따라서, 제1 도전형 영역(170) 형성 단계의 열처리 단계(S5)와 제2 도전형 영역(120) 형성 단계의 열처리 단계(S5)가 동시에 수행되는 경우, 아이솔레이션 단계(S6)는 다결정층 증착 단계(S3) 및 도펀트층 형성 단계(S4) 이후 열처리 단계(S5) 이전에 수행될 수 있다.
따라서, 다결정층 증착 단계(S3) 이후 도펀트층 형성 단계(S4)가 수행되는 경우, 본 도 20에 도시된 바와 같이, 도펀트층 형성 단계(S4) 이후 열처리 단계(S5) 이전에, 아이솔레이션 단계(S6)가 수행될 수 있다.
이와 같은 본 발명의 제2 실시예에 따른 태양 전지 제조 방법에서 텍스쳐링 단계(S1), 제어 패시베이션막 증착 단계(S7), 다결정층 증착 단계(S3), 도펀트층 형성 단계(S4)는 앞선 제1 실시예에 따른 태양 전지 제조 방법과 동일하므로, 이하에서 구체적인 설명은 생략한다.
따라서, 본 발명의 제2 실시예에 따른 태양 전지 제조 방법에서는 아이솔레이션 단계(S6)에 포함되는 도포 단계(S61)와 에칭 단계(S62) 및 세정 단계(S63)가 도펀트층 형성 단계(S4)와 열처리 단계(S5) 사이에 반도체 기판(110)의 일면(110S1)에 대해 수행될 수 있다.
따라서, 도펀트층 형성 단계(S4) 이후, 도 21에 도시된 바와 같이, 아이솔레이션 단계(S6)의 도포 단계(S61)에서는 제1 도전형 영역(170)을 형성하기 위해 반도체 기판(110)의 일면(110S1) 위에 증착된 다결정 실리콘 반도체층(170')의 가장 자리 끝단에 인접하여 에칭 페이스트(210)가 도포될 수 있다.
이때, 도포되는 에칭 페이스트(210)의 재질, 위치, 라인 패턴, 선폭 및 두께는 앞선 제1 실시예에서 설명한 바와 동일할 수 있다.
이후, 에칭 단계(S62)가 수행되어, 도 22에 도시된 바와 같이, 에칭 단계(S62)와 세정 단계(S63)가 수행될 수 있다.
이에 따라, 도 22에 도시된 바와 같이, 다결정 실리콘 반도체층(170')의 일부가 식각되어 반도체 기판(110)의 베이스 영역(10)이 노출될 수 있다.
이와 같이, 아이솔레이션 단계(S6)가 종료된 이후, 열처리 단계(S5)가 수행되어, 반도체 기판(110)의 일면(110S1)에 위치한 다결정 실리콘 반도체층(170') 내부에 함유된 제1 도전형 도펀트가 활성화되어, 다결정 실리콘 반도체층(170')은 제1 도전형 영역(170)으로 형성될 수 있으며, 도펀트층(190)에 함유된 제2 도전형 도펀트는 반도체 기판(110)의 타면(110S2) 내로 확산되어, 반도체 기판(110)의 베이스 영역(10) 일부에 제2 도전형 영역(120)이 형성될 수 있다.
이와 같은 본 발명의 제2 실시예에 의한 경우, 열처리 단계(S5) 이전에 아이솔레이션 단계(S6)가 먼저 수행되므로, 제1 실시예와 다르게 열처리 단계(S5) 이후에도 제1 도전형 영역(170)과 제2 도전형 영역(120)은 서로 전기적으로 절연되어 있는 상태가 될 수 있다.
이와 같은 열처리 단계(S5) 이후, 도 20에 도시된 바와 같이, 패시베이션막 증착 단계(S7)와 전극 형성 단계(S8)가 수행되어, 본 발명의 제1 실시예에 따른 태양 전지를 제조할 수 있다.
이에 따라, 아이솔레이션 라인(200)이 형성된 제1 도전형 영역(170) 위에 제1 패시베이션막(180)이 증착됨으로, 아이솔레이션 라인(200)이 위치한 부분에서 제1 패시베이션막(180)은 제1 도전형 영역(170)을 관통하여 반도체 기판(110)의 베이스 영역(10)과 맞닿아 형성될 수 있으며, 아이솔레이션 라인(200)이 위치하지 않은 부분에서는 제1 패시베이션막(180)이 제1 도전형 영역(170)과 맞닿아 형성될 수 있다.
또한, 반도체 기판(110)의 일면(110S1)에서는 제2 패시베이션막(130)이 제2 도전형 영역(120)과 맞닿아 형성될 수 있다.
아울러, 이와 같은 본 발명의 제2 실시예에 따른 태양 전지 제조 방법에서도 반도체 기판(110)의 타면(110S2)에 대해서 아이솔레이션 단계(S6)를 수행할 수 있다. 이에 대해, 보다 구체적으로 설명하면 다음과 같다.
도 24 내지 도 26는 본 발명의 제2 실시예의 변경례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
본 발명의 제2 실시예의 변경례에 따른 태양 전지 제조 방법은 태양 전지 제조 방법과 공정의 구성 및 순서가 동일하고, 도 20에 도시된 바와 같이, 텍스쳐링 단계(S1), 제어 패시베이션막 증착 단계(S7), 제1 도전형 영역(170) 형성 단계, 제2 도전형 영역(120) 형성 단계, 아이솔레이션 단계(S6), 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)를 포함하고, 각 단계가 순차적으로 수행될 수 있다.
제1 도전형 영역(170) 형성 단계는 다결정층 증착 단계(S3)와 열처리 단계(S5)를 포함할 수 있으며, 제2 도전형 영역(120) 형성 단계는 도펀트층 형성 단계(S4)와 열처리 단계(S5)를 포함할 수 있으며, 아이솔레이션 단계(S6)는 도포 단계(S61), 에칭 단계(S62) 및 세정 단계(S63)를 포함할 수 있다.
따라서, 이하에서는 제2 실시예와 동일한 공정 구성 및 순서에 대한 설명은 생략하고, 다른 부분을 위주로 제2 실시예의 변경례에 대해 설명한다.
본 발명의 제2 실시예의 변경례에 따른 태양 전지 제조 방법에서는 도포 단계(S61)와 에칭 단계(S62) 및 세정 단계(S63)를 포함하는 아이솔레이션 단계(S6)가 도펀트층 형성 단계(S4)와 열처리 단계(S5) 사이에 반도체 기판(110)의 타면(110S2)에 대해 수행될 수 있다.
따라서, 본 발명의 제2 실시예의 변경례에 따른 태양 전지 제조 방법은 도 20에 도시된 도펀트층 형성 단계(S4) 이후, 도 24에 도시된 바와 같이, 아이솔레이션 단계(S6)의 도포 단계(S61)에서는 에칭 페이스트(210)가 반도체 기판(110)의 타면(110S2)의 가장 자리 끝단에 인접하여 도포될 수 있다.
보다 구체적으로, 에칭 페이스트(210)는 반도체 기판(110)의 타면(110S2) 위에 위치하는 도펀트층(190)의 가장 자리 끝단으로부터 이격되어 도포될 수 있다.
이때, 도포되는 에칭 페이스트(210)의 재질, 위치, 두께, 폭 및 도포 패턴에 대한 설명은 앞선 제2 실시예에서 설명한 바와 동일하게 적용될 수 있다.
따라서, 에칭 페이스트(210)는 도펀트층(190)의 가장 자리 끝단으로부터 2mm 이하의 거리에 도포될 수 있다.
이후, 에칭 단계(S62)에 의해 도 25에 도시된 바와 같이, 식각된 아이솔레이션 라인(200)의 깊이(H200)는 도펀트층(190) 및 도펀트층(190)에 의해 형성되는 제2 도전형 영역(120)의 두께의 합보다 큰 범위에서 2um ~ 5um 사이로 식각될 수 있으며, 보다 구체적으로 아이솔레이션 라인(200)이 도펀트층(190) 및 도펀트층(190)에 의해 형성되는 제2 도전형 영역(120)의 두께의 합보다 큰 범위에서 3um ~ 4um 의 깊이로 형성될 수 있다.
따라서, 에칭 단계(S62)에 의해 도펀트층(190)의 일부뿐만 아니라, 반도체 기판(110)의 베이스 영역(10) 일부도 식각될 수 있다.
이에 따라, 에칭 단계(S62)에서 도펀트층(190)의 일부가 식각되어 반도체 기판(110)의 베이스 영역(10)이 노출될 수 있다.
이후, 열처리 단계(S5)가 800℃ ~ 1000℃ 사이로 수행되어, 도 26에 도시된 바와 같이, 다결정 실리콘 반도체층(170') 내부에 함유된 제1 도전형 도펀트가 활성화되어, 다결정 실리콘 반도체층(170')은 제1 도전형 영역(170)으로 형성될 수 있으며, 도펀트층(190)에 함유된 제2 도전형 도펀트는 아이솔레이션 라인(200)의 깊이(H200)보다 얇은 두께로 반도체 기판(110)의 타면(110S2) 내에 확산되어, 반도체 기판(110)의 베이스 영역(10) 일부에 제2 도전형 영역(120)이 형성될 수 있다.
일례로, 제1 도전형 영역(170)의 두께는 300nm ~ 400nm 사이로 형성될 수 있으며, 제2 도전형 영역(120)의 두께는 아이솔레이션 라인(200)의 깊이(H200)보다 얇은 두께 범위에서 1.5um ~ 2.5um 사이로 형성될 수 있다.
이후, 도 20에 도시된 바와 같이, 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)가 수행될 수 있다. 이와 같은 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)는 본 발명의 제1 실시예에 따른 태양 전지 제조 방법에서 설명한 동일할 수 있다.
이에 따라, 아이솔레이션 라인(200)이 반도체 기판(110)의 타면(110S2)에 위치하는 경우, 에칭 단계(S62)에서 노출된 반도체 기판(110)의 베이스 영역(10)은 패시베이션막 증착 단계(S7)에 의해 제2 패시베이션막(130)에 의해 덮힐 수 있으며, 이에 따라, 제2 패시베이션막(130)은 아이솔레이션 라인(200)이 위치한 부분에서 제2 도전형 영역(120)을 관통하여 반도체 기판(110)의 베이스 영역(10)과 맞닿을 수 있다.
더불어, 반도체 기판(110)의 일면(110S1)에서는 제1 패시베이션막(180)이 제1 도전형 영역(170)과 맞닿아 형성될 수 있다.
더불어, 본 발명에 따른 태양 전지 제조 방법은 아이솔레이션 단계(S6)를 다결정층 증착 단계(S3)와 도펀트층 형성 단계(S4) 사이에 수행하는 것도 가능하다.
일례로, 다결정층 증착 단계(S3) 이후 도펀트층 형성 단계(S4)가 수행되거나 도펀트층 형성 단계(S4) 이후 다결정층 증착 단계(S3)가 수행되는 경우, 아이솔레이션 단계(S6)가 다결정층 증착 단계(S3)와 도펀트층 형성 단계(S4) 사이에 수행될 수 있다.
이하에서는 일례로, 다결정층 증착 단계(S3) 이후 도펀트층 형성 단계(S4)가 수행되는 경우, 아이솔레이션 단계(S6)가 다결정층 증착 단계(S3) 이후 도펀트층 형성 단계(S4) 이전에 수행되는 경우에 대해 설명한다.
도 27 내지 도 31은 본 발명의 제3 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
본 발명의 제3 실시예에 따른 태양 전지 제조 방법은 도 27에 도시된 바와 같이, 텍스쳐링 단계(S1), 제어 패시베이션막 증착 단계(S7), 제1 도전형 영역(170) 형성 단계, 아이솔레이션 단계(S6), 제2 도전형 영역(120) 형성 단계, 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)를 포함할 수 있다.
제1 도전형 영역(170) 형성 단계는 다결정층 증착 단계(S3)와 열처리 단계(S5)를 포함할 수 있으며, 제2 도전형 영역(120) 형성 단계는 도펀트층 형성 단계(S4)와 열처리 단계(S5)를 포함할 수 있으며, 아이솔레이션 단계(S6)는 도포 단계(S61), 에칭 단계(S62) 및 세정 단계(S63)를 포함할 수 있으며, 이와 같은 아이솔레이션 단계(S6)는 제1 도전형 영역(170) 형성 단계를 수행하는 중간에 수행될 수 있다.
따라서, 도 27에 도시된 바와 같이, 다결정층 증착 단계(S3) 이후 도펀트층 형성 단계(S4)가 수행되는 경우, 다결정층 증착 단계(S3) 이후 도펀트층 형성 단계(S4) 이전에, 아이솔레이션 단계(S6)가 수행될 수 있다.
이와 같은 본 발명의 제3 실시예에 따른 태양 전지 제조 방법에서 텍스쳐링 단계(S1), 제어 패시베이션막 증착 단계(S7), 다결정층 증착 단계(S3)는 앞선 제1 실시예에 따른 태양 전지 제조 방법과 동일하므로, 이하에서 구체적인 설명은 생략한다.
따라서, 본 발명의 제3 실시예에 따른 태양 전지 제조 방법에서는 아이솔레이션 단계(S6)에 포함되는 도포 단계(S61)와 에칭 단계(S62) 및 세정 단계(S63)가 다결정층 증착 단계(S3) 이후 도펀트층 형성 단계(S4) 이전에 반도체 기판(110)의 일면(110S1)에 대해 수행될 수 있다.
따라서, 다결정층 증착 단계(S3) 이후, 도 28에 도시된 바와 같이, 아이솔레이션 단계(S6)의 도포 단계(S61)에서는 제1 도전형 영역(170)을 형성하기 위해 반도체 기판(110)의 일면(110S1) 위에 증착된 다결정 실리콘 반도체층(170')의 가장 자리 끝단에 인접하여 에칭 페이스트(210)가 도포될 수 있다.
이때, 도포되는 에칭 페이스트(210)의 재질, 위치, 라인 패턴, 선폭 및 두께는 앞선 제1 실시예에서 설명한 바와 동일할 수 있다.
이후, 에칭 단계(S62)가 수행되어, 도 29에 도시된 바와 같이, 에칭 단계(S62)와 세정 단계(S63)가 수행될 수 있다.
이에 따라, 도 29에 도시된 바와 같이, 다결정 실리콘 반도체층(170')의 일부가 식각되어 반도체 기판(110)의 베이스 영역(10)이 노출될 수 있다.
이와 같이, 아이솔레이션 단계(S6)가 종료된 이후, 도 30에 도시된 바와 같이, 반도체 기판(110)의 타면(110S2) 위에 도펀트층(190)을 형성하는 도펀트층 형성 단계(S4)가 수행될 수 있다.
이후, 도 31에 도시된 바와 같이, 열처리 단계(S5)가 수행되어, 반도체 기판(110)의 일면(110S1)에 위치한 다결정 실리콘 반도체층(170') 내부에 함유된 제1 도전형 도펀트가 활성화되어, 다결정 실리콘 반도체층(170')은 제1 도전형 영역(170)으로 형성될 수 있으며, 도펀트층(190)에 함유된 제2 도전형 도펀트는 반도체 기판(110)의 타면(110S2) 내로 확산되어, 반도체 기판(110)의 베이스 영역(10) 일부에 제2 도전형 영역(120)이 형성될 수 있다.
이와 같은 본 발명의 제3 실시예에 의한 경우, 다결정층 증착 단계(S3)와 열처리 단계(S5) 사이에 아이솔레이션 단계(S6)가 먼저 수행되므로, 제1 실시예와 다르게 열처리 단계(S5) 이후에도 제1 도전형 영역(170)과 제2 도전형 영역(120)은 서로 전기적으로 절연되어 있는 상태가 될 수 있다.
이와 같은 열처리 단계(S5) 이후, 도 27에 도시된 바와 같이, 패시베이션막 증착 단계(S7)와 전극 형성 단계(S8)가 수행되어, 본 발명의 제1 실시예에 따른 태양 전지를 제조할 수 있다.
이에 따라, 아이솔레이션 라인(200)이 형성된 제1 도전형 영역(170) 위에 제1 패시베이션막(180)이 증착됨으로, 아이솔레이션 라인(200)이 위치한 부분에서 제1 패시베이션막(180)은 제1 도전형 영역(170)을 관통하여 반도체 기판(110)의 베이스 영역(10)과 맞닿아 형성될 수 있으며, 아이솔레이션 라인(200)이 위치하지 않은 부분에서는 제1 패시베이션막(180)이 제1 도전형 영역(170)과 맞닿아 형성될 수 있다.
또한, 반도체 기판(110)의 일면(110S1)에서는 제2 패시베이션막(130)이 제2 도전형 영역(120)과 맞닿아 형성될 수 있다.
이와 같이, 본 발명에 따른 태양 전지 제조 방법은 에칭 페이스트(210)를 반도체 기판(110)의 일면(110S1) 또는 타면의 가장 자리에 도포하여 식각함으로써, 아이솔레이션 라인(200)을 형성할 수 있어, 반도체 장비에 대한 오염을 최소화할 수 있으며, 각 태양 전지에 대해 에칭 페이스트(210)가 균일하게 도포되므로, 에지 아이솔레이션 구조에 대한 불량률을 최소화할 수 있다.
또한, 본 발명의 일례에 따른 태양 전지 및 그 제조 방법은 에칭 페이스트(210)를 도포 및 식각하여 에지 아이솔레이션 구조를 형성하므로, 제조 공정을 단순화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 베이스 영역을 포함하는 반도체 기판의 일면 위에, 제1 도전형 도펀트가 다결정 실리콘 반도체층에 도핑된 제1 도전형 영역을 형성하는 제1 도전형 영역 형성 단계;
    상기 반도체 기판의 타면에, 상기 제1 도전형 영역과 반대인 제2 도전형 도펀트가 도핑된 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계;
    상기 제1, 2 도전형 영역 형성 단계 중간 또는 제1, 2 도전형 영역 형성 단계 이후에, 상기 반도체 기판의 일면 또는 타면의 가장 자리 끝단과 인접하여 에칭 페이스트를 도포하는 도포 단계; 및
    상기 에칭 페이스트로 상기 가장 자리 끝단과 인접한 상기 반도체 기판 일부를 식각하여, 아이솔레이션 라인을 형성하는 에칭 단계;를 포함하는 태양 전지 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 도전형 영역 형성 단계는
    상기 제1 도전형 영역을 형성하기 위해, 상기 반도체 기판의 일면에 상기 다결정 실리콘 반도체층을 증착시키는 다결정층 증착 단계;를 포함하고,
    상기 제2 도전형 영역 형성 단계는
    상기 제2 도전형 영역을 형성하기 위해, 상기 반도체 기판의 타면에 상기 제2 도전형 도펀트가 함유된 도펀트층을 형성하는 도펀트층 형성 단계;를 포함하고,
    상기 제1, 2 도전형 영역 형성 단계 각각은 상기 다결정층 증착 단계와 상기 도펀트층 형성 단계 이후, 상기 도포 단계 이전 상기 반도체 기판을 열처리하는 열처리 단계;를 더 포함하는 태양 전지 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 도전형 영역 형성 단계 및 상기 제2 도전형 영역 형성 단계 이전에,
    상기 반도체 기판의 일면과 타면 또는 반도체 기판의 타면을 텍스처링(texturing)하여 요철을 형성하는 텍스처링 단계; 및
    상기 반도체 기판의 일면에 제어 패시베이션막을 형성하는 제어 패시베이션막 증착 단계;를 더 포함하고,
    상기 다결정 실리콘 반도체층은 상기 제어 패시베이션막 위에 증착되는 것
  4. 제2 항에 있어서,
    상기 도포 단계 및 상기 에칭 단계는 상기 제1, 2 도전형 영역 형성 단계 이후에 수행되되, 상기 열처리 단계 이후에 수행되고,
    상기 에칭 페이스트는 상기 반도체 기판의 일면 위에 위치하는 상기 제1 도전형 영역의 가장 자리 끝단으로부터 이격되어 도포되거나, 상기 반도체 기판의 타면 위에 위치하는 상기 제2 도전형 영역의 가장 자리 끝단으로부터 이격되어 도포되는 태양 전지 제조 방법.
  5. 제4 항에 있어서,
    상기 에칭 페이스트는 상기 제1 도전형 영역 또는 상기 제2 도전형 영역의 가장 자리 끝단으로부터 2mm 이하의 거리에 도포되고,
    상기 에칭 페이스트의 종횡비는 0.1 ~ 1 사이이고, 상기 에칭 페이스트의 두께는 2um ~ 500um 사이이고, 상기 에칭 페이스트의 선폭은 20um ~ 500um 사이인 태양 전지 제조 방법.
  6. 제4 항에 있어서,
    상기 에칭 페이스트는 폴리머 입자와 식각물질을 포함하고,
    상기 폴리머 입자는 폴리스티렌(polystyrene), 폴리 아크릴(polyacryl), 폴리 아미드(polyamide), 폴리 이미드(polyimide), 폴리 메타 크릴 레이트(polymethacrylate), 멜라민(melamine), 우레탄(urethane), 벤조 구아닌(benzoguanine), 페놀 수지(phenolic resin), 실리콘 수지(silicone resin), 불소 중합체(fluorinated polymers) 및 미세화된 왁스(micronised wax) 중 적어도 하나를 포함하고,
    상기 식각물질은 이플루오르화 암모늄(NH4HF2) 및 인산(H3PO4) 중 적어도 하나를 포함하는 태양 전지 제조 방법.
  7. 제4 항에 있어서,
    상기 에칭 단계에 의해 식각된 상기 아이솔레이션 라인의 깊이는 2um ~ 5um 사이이고, 상기 아이솔레이션 라인의 선폭은 20um ~ 500um 사이인 태양 전지 제조 방법.
  8. 제4 항에 있어서,
    상기 에칭 단계에서 상기 제1 도전형 영역 또는 상기 제2 도전형 영역의 일부가 식각되어 상기 반도체 기판의 베이스 영역이 노출되는 태양 전지 제조 방법.
  9. 제4 항에 있어서,
    상기 에칭 단계 이후, 상기 에칭 페이스트를 제거하는 세정 단계;
    상기 세정 단계 이후, 상기 제1 도전형 영역 위에 제1 패시베이션막을 증착하고, 상기 제2 도전형 영역 위에 제2 패시베이션막을 증착하는 패시베이션막 증착 단계; 및
    상기 제1 패시베이션막을 관통하여 상기 제1 도전형 영역에 연결되는 제1 전극과 상기 제2 패시베이션막을 관통하여 제2 도전형 영역에 연결되는 제2 전극을 형성하는 전극 형성 단계;를 더 포함하는 태양 전지 제조 방법.
  10. 제4 항에 있어서,
    상기 에칭 단계에서 노출된 상기 반도체 기판의 베이스 영역은 상기 패시베이션막 증착 단계에 의해 상기 제1 패시베이션막이나 상기 제2 패시베이션막에 의해 덮히는 태양 전지 제조 방법.
  11. 제2 항에 있어서,
    상기 도펀트층 형성 단계는 상기 다결정층 증착 단계와 상기 열처리 단계 사이에 수행되고,
    상기 도포 단계와 상기 에칭 단계는 도펀트층 형성 단계와 상기 열처리 단계 사이에 상기 반도체 기판의 일면 또는 타면에 대해 수행되는 태양 전지 제조 방법.
  12. 제2 항에 있어서,
    상기 도펀트층 형성 단계는 상기 다결정층 증착 단계와 상기 열처리 단계 사이에 수행되고,
    상기 도포 단계와 상기 에칭 단계는 상기 다결정층 증착 단계와 상기 도펀트층 형성 단계 사이에 상기 반도체 기판의 일면에 대해 수행되는 태양 전지 제조 방법.
  13. 베이스 영역을 구비한 반도체 기판;
    상기 반도체 기판의 일면 위에 위치한 다결정 실리콘 반도체층에 제1 도전형 도펀트가 도핑된 제1 도전형 영역;
    상기 반도체 기판의 타면에 상기 제1 도전형 영역과 반대인 제2 도전형 도펀트가 도핑된 제2 도전형 영역;
    상기 제1 도전형 영역에 연결되는 제1 전극; 및
    상기 제2 도전형 영역에 연결되는 제2 전극;을 포함하고,
    상기 제1 도전형 영역의 일부 또는 상기 제2 도전형 영역의 일부가 제거된 아이솔레이션 라인이 상기 제1 전극 또는 상기 제2 전극과 이격되어 상기 반도체 기판의 일면 또는 타면의 가장 자리 끝단과 나란하게 라인 형태로 구비되는 태양 전지.
  14. 제13 항에 있어서,
    상기 제1 도전형 영역 위에 제1 패시베이션막; 및
    상기 제2 도전형 영역 위에 제2 패시베이션막;을 더 구비하고,
    상기 아이솔레이션 라인이 상기 반도체 기판의 일면에 위치하는 경우,
    상기 제1 패시베이션막은 상기 아이솔레이션 라인이 위치한 부분에서 상기 제1 도전형 영역을 관통하여 상기 반도체 기판의 베이스 영역과 맞닿고,
    상기 아이솔레이션 라인이 상기 반도체 기판의 타면에 위치하는 경우,
    상기 제2 패시베이션막은 상기 아이솔레이션 라인이 위치한 부분에서 상기 제2 도전형 영역을 관통하여 상기 반도체 기판의 베이스 영역과 맞닿는 태양 전지.
  15. 제13 항에 있어서,
    상기 반도체 기판와 상기 제1 도전형 영역 사이에 제어 패시베이션막이 더 위치하는 태양 전지.
  16. 제15 항에 있어서,
    상기 반도체 기판의 일면에 상기 아이솔레이션 라인이 위치하고,
    상기 제1 패시베이션막은 상기 아이솔레이션 라인이 위치한 부분에서 상기 제1 도전형 영역과 상기 제어 패시베이션막을 관통하여 상기 반도체 기판의 베이스 영역과 맞닿는 태양 전지.
  17. 제13 항에 있어서,
    상기 아이솔레이션 라인의 위치는 상기 반도체 기판의 일면 또는 타면의 가장 자리 끝단보다 상기 제1 전극 또는 상기 제2 전극의 끝단에 더 인접하는 태양 전지.
  18. 제13 항에 있어서,
    상기 제1 도전형 영역 또는 상기 제2 도전형 영역의 표면으로부터 형성된 상기 아이솔레이션 라인의 깊이는 상기 제1 도전형 영역 또는 상기 제2 도전형 영역의 두께보다 크고, 3um ~ 5um 사이인 태양 전지.
  19. 제14 항에 있어서,
    상기 아이솔레이션 라인의 선폭은 20um이상인 태양 전지.
  20. 제17 항에 있어서,
    상기 아이솔레이션 라인과 상기 가장 자리 끝단과의 거리는 상기 아이솔레이션 라인의 선폭보다 크고 2mm 이하인 태양 전지.
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