KR20200079434A - 발광 장치 및 표시 장치 - Google Patents

발광 장치 및 표시 장치 Download PDF

Info

Publication number
KR20200079434A
KR20200079434A KR1020190171733A KR20190171733A KR20200079434A KR 20200079434 A KR20200079434 A KR 20200079434A KR 1020190171733 A KR1020190171733 A KR 1020190171733A KR 20190171733 A KR20190171733 A KR 20190171733A KR 20200079434 A KR20200079434 A KR 20200079434A
Authority
KR
South Korea
Prior art keywords
layer
conductive
semiconductor layer
type semiconductor
light
Prior art date
Application number
KR1020190171733A
Other languages
English (en)
Inventor
마루타니 유키토시
Original Assignee
니치아 카가쿠 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니치아 카가쿠 고교 가부시키가이샤 filed Critical 니치아 카가쿠 고교 가부시키가이샤
Publication of KR20200079434A publication Critical patent/KR20200079434A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/501—Wavelength conversion elements characterised by the materials, e.g. binder
    • H01L33/502—Wavelength conversion materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/56—Materials, e.g. epoxy or silicone resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Led Device Packages (AREA)

Abstract

[과제] 인접하는 발광부 사이에서 생기는 광의 크로스토크의 발생을 억제한다.
[해결 수단] 제1 도전형 반도체층과, 활성층과, 제2 도전형 반도체층이 이 순서대로 적층된 반도체 적층체와, 활성층 및 제2 도전형 반도체층을 피복하는 제1 절연막과, 제1 절연막으로부터 노출되는 제1 도전형 반도체층의 측면을 연속적으로 둘러싸서 배치되어, 제1 도전형 반도체층의 측면과 접속된 제1 도전층과, 제1 도전층과, 활성층과, 제2 도전형 반도체층을 피복하고, 제2 도전형 반도체층의 상방에 마련되어 제2 도전형 반도체층을 노출시키는 구멍을 갖는 제2 절연막과, 제2 절연막을 거쳐 제1 도전층의 제2 도전형 반도체층 측에 위치하는 단부를 연속적으로 피복하고, 구멍을 통해 제2 도전형 반도체층의 상면과 접속된 제2 도전층을 구비하는 발광 장치.

Description

발광 장치 및 표시 장치{LIGHT EMITTING DEVICE AND DISPLAY DEVICE}
본 발명은 발광 장치 및 표시 장치에 관한 것이다.
특허문헌 1, 2에는, 종래의 발광 장치에 비해 작은 발광 장치를 다수 배열한 표시 장치가 개시되어 있다. 이와 같은 표시 장치는, 고휘도, 고콘트라스트비, 긴 수명, 플렉시블화 등의 우수한 특성이 기대되고 있다.
특허문헌 1: 일본특허공개 제2008-262993호 특허문헌 2: 일본특허공개 제2018-78279호
그러나, 이와 같은 표시 장치에 있어서는, 발광 장치가 배치된 발광부끼리의 간격이 매우 작고, 인접하는 발광부 사이에서 광의 크로스토크가 생길 우려가 있다. 특허문헌 1, 2에서는, 인접하는 발광부가 공통의 투명 기판 또는 투명한 반도체층을 가지며, 그 부분을 도광하는 광의 존재에 의해, 인접하는 화소 사이에 있어서 광의 크로스토크가 발생한다. 이와 같은 인접하는 발광부 사이에서 생기는 광의 크로스토크는 콘트라스트비의 저하나 혼색 등의 원인이 되고, 표시 장치의 성능 향상을 방해한다.
이에, 본 발명은, 발광 장치를 복수개 배치했을 때에 생기는 광의 크로스토크의 발생을 억제할 수 있는 발광 장치 및 표시 장치를 제공하는 것을 목적으로 한다.
이상의 목적을 달성하기 위해, 본 발명의 실시형태에 관련되는 발광 장치는, 제1 도전형 반도체층과, 활성층과, 제2 도전형 반도체층이 이 순서대로 적층된 반도체 적층체와, 상기 활성층 및 상기 제2 도전형 반도체층을 피복하는 제1 절연막과, 상기 제1 절연막으로부터 노출되는 상기 제1 도전형 반도체층의 측면을 연속적으로 둘러싸서 배치되어, 상기 제1 도전형 반도체층의 측면과 접속된 제1 도전층과, 상기 제1 도전층과, 상기 활성층과, 상기 제2 도전형 반도체층을 피복하고, 상기 제2 도전형 반도체층의 상방에 마련되어 상기 제2 도전형 반도체층을 노출시키는 구멍을 갖는 제2 절연막과, 상기 제2 절연막을 거쳐 상기 제1 도전층의 상기 제2 도전형 반도체층 측에 위치하는 단부를 연속적으로 피복하고, 상기 구멍을 통해 상기 제2 도전형 반도체층의 상면과 접속된 제2 도전층을 구비한다.
발광 장치의 광출사 영역을 작게 하여, 광출사 영역과 그 주위의 비발광 영역과의 계면에서의 급한 휘도 변화를 실현할 수 있고, 광의 취출 효율을 향상시킬 수 있다. 나아가, 발광 장치를 복수개 배열한 표시 장치에 있어서 광의 크로스토크를 억제할 수 있다.
도 1a는 실시형태 1에 관련되는 발광 장치의 마스크 패턴을 형성한 기판의 제1 주면 측의 개략 평면도이다.
도 1b는 도 1a의 IB-IB선에 있어서의 개략 단면도이다.
도 2a는 실시형태 1에 관련되는 발광 장치의 섬형상의 반도체 적층체의 개략 평면도이다.
도 2b는 도 2a의 IIB-IIB선에 있어서의 개략 단면도이다.
도 3a는 실시형태 1에 관련되는 발광 장치의 섬형상의 반도체 적층체를 덮는 마스크 패턴을 제거한 후의 개략 평면도이다.
도 3b는 도 3a의 IIIB-IIIB선에 있어서의 개략 단면도이다.
도 4a는 실시형태 1에 관련되는 발광 장치의 반도체 적층체를 덮는 마스크층을 형성한 후의 개략 단면도이다.
도 4b는 도 4a의 IVB-IVB선에 있어서의 개략 단면도이다.
도 5a는 실시형태 1에 관련되는 발광 장치의 섬형상의 반도체 적층체의 제1 접속 영역을 노출한 후의 개략 단면도이다.
도 5b는 도 5a의 VB-VB선에 있어서의 개략 단면도이다.
도 6a는 실시형태 1에 관련되는 발광 장치의 제1 절연막을 형성한 후, 반도체 적층체의 제1 접속 영역을 재노출했을 때의 개략 평면도이다.
도 6b는 도 6a의 VIIB-VIIB선에 있어서의 개략 단면도이다.
도 7a는 실시형태 1에 관련되는 발광 장치의 제1 도전층을 형성한 후의 개략 평면도이다.
도 7b는 도 7a의 VIIB-VIIB선에 있어서의 개략 단면도이다.
도 7c는 실시형태 1에 관련되는 발광 장치의 제1 도전층의 상면 정투영도이다.
도 8a는 실시형태 1에 관련되는 발광 장치의 제2 도전층을 형성한 후의 개략 평면도이다.
도 8b는 도 8a의 VIIIB-VIIIB선에 있어서의 개략 단면도이다.
도 8c는 실시형태 1에 관련되는 발광 장치의 제2 도전층의 상면 정투영도이다.
도 9a는 실시형태 1에 관련되는 발광 장치의 제1 금속부 및 제2 금속부를 형성한 후의 개략 평면도이다.
도 9b는 도 9a의 IXB-IXB선에 있어서의 개략 단면도이다.
도 10은 실시형태 1에 관련되는 발광 장치의 금속부 형성의 변형예를 나타내는 개략 단면도이다.
도 11a는 실시형태 1에 관련되는 수지층을 형성한 후의 개략 평면도이다.
도 11b는 도 11a의 XIB-XIB선에 있어서의 개략 단면도이다.
도 12a는 실시형태 1에 관련되는 발광 장치의 기판의 제2 주면을 연삭 연마하여 기판에 개구부를 형성한 후의 개략 평면도이다.
도 12b는 도 12a의 XIIB-XIIB선에 있어서의 개략 단면도이다.
도 13a는 실시형태 1에 관련되는 발광 장치의 형광체 함유 투광성 수지를 충전한 후의 개략 평면도이다.
도 13b는 도 13a의 XIIIB-XIIIB선에 있어서의 개략 단면도이다.
도 14a는 실시형태 1에 관련되는 발광 장치의 개편화 후의 개략 평면도이다.
도 14b는 도 14a의 XIVB-XIVB선에 있어서의 개략 단면도이다.
도 15a는 실시형태 4에 관련되는 표시 장치의 개략 회로도이다.
도 15b는 실시형태 4에 관련되는 표시 장치의 부분 확대 개략 평면도이다.
도 15c는 도 15b의 XVC-XVC선에 있어서의 개략 단면도이다.
이하에 나타내는 실시형태는 본 발명의 기술 사상을 구체화하기 위한 예시이며, 본 발명을 이하에 한정하는 것이 아니다. 본 발명은, 이하에 나타내는 실시형태의 조합을 포함할 수 있다. 또한, 각 도면이 나타내는 부재의 크기나 위치 관계 등은, 설명을 명확히 하기 위해 과장하거나 간략화하고 있는 것이 있다. 또한, 동일한 명칭, 부호에 대해서는, 원칙으로서 동일 또는 동질의 부재를 나타내고 있어, 중복된 설명은 적절히 생략한다.
<실시형태 1>
기판(10)으로서, 반도체층을 성장시킬 수 있는 것을 이용한다. 예를 들면, Si 단결정으로 이루어지는 기판(10)을 성장 기판으로서 이용한다. Si로 이루어지는 기판(10)은, 제1 주면(11)인 (111) 면과, 제1 주면(11)에 대향하는 제2 주면(12)인 (-1-1-1) 면을 갖는다. 제1 주면(11) 상에, CVD, 포토 리소그래피, RIE 등의 반도체 웨이퍼 프로세스 기술을 이용하여, 반도체층을 선택 에피택셜 성장시키기 위한 마스크 패턴(21)을 형성한다. 마스크 패턴(21)의 개구부에 제1 주면(11)이 노출된다. 도 1a, 도 1b에 나타내는 바와 같이, 마스크 패턴(21)의 직경이, 예를 들면, 상면에서 보았을 때, 약 1∼50㎛, 바람직하게는 약 1∼10㎛, 더욱 바람직하게는 약 1∼3㎛의 원형인 복수의 개구부를 갖는다. 복수의 개구부는 주기가, 예를 들면, 약 5∼100㎛, 바람직하게는 약 5∼50㎛, 더욱 바람직하게 약 5∼10㎛로 정방격자 형상으로 배열되어 있다.
마스크 패턴(21)의 개구부로부터 노출되는 제1 주면(11)에, AlN 버퍼층(31)을 MOCVD법에 의해 형성한다. 그 후, AlN 버퍼층(31) 상에, n형의 GaN층 등을 포함하는 제1 도전형 반도체층(40), 다중 양자우물층을 포함하는 활성층(50), p형의 GaN층 등을 포함하는 제2 도전형 반도체층(60)을 순차 결정 성장시킨다. 이와 같은 결정 성장에 의해, 제1 도전형 반도체층(40)과, 활성층(50)과, 제2 도전형 반도체층을 갖는 섬형상의 반도체 적층체(70)가 복수개 형성된다. 제1 도전형 반도체층(40), 활성층(50), 및 제2 도전형 반도체층(60)은, 예를 들면, AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, x+y≤1)의 조성을 가지고 있다. 1개의 반도체 적층체(70)의 상면에서 보았을 때의 형상은, 예를 들면, 사각 형상, 육각 형상으로 할 수 있다. 또한, 1개의 반도체 적층체(70)의 상면에서 보았을 때의 크기는, 예를 들면, 사각 형상이나 육각 형상인 경우, 1변을 100㎛ 이하, 바람직하게는 50㎛ 이하로 할 수 있다. 반도체 적층체(70)는, 마스크 패턴(21)의 복수의 개구부 각각에 대응하는 위치에 형성된다. 각 반도체 적층체(70)는, 육방정계의 밀러 지수를 이용하여 나타내면, 정상면이 (0001) 면, 측면이 {1-101} 면으로 이루어지는 육각뿔대 형상이다(도 2a, 도 2b). 또한, 육각뿔 형상, 육각기둥과 육각뿔대의 조합 형상, 또는, 육각기둥과 육각뿔의 조합 형상이라도 된다. 반도체 적층체(70)가 정방정계인 경우는, (0001) 면 및 {1-101} 면 대신에, 각각 (111)A 면 및 {1-10} 면이 된다. 또한, 이하에는, 복수의 반도체 적층체(70) 중 1개의 반도체 적층체(70) 및 그 주변 영역의 구조에 대해 설명한다.
활성층(50)은, 제1 도전형 반도체층(40)의 (0001) 면에 에피택셜 성장된 다중 양자우물층인 제1 우물층(51)과, 제1 도전형 반도체층(40)의 {1-101} 면에 에피택셜 성장된 다중 양자우물층인 제2 우물층(52)을 포함한다. 도 2b에 나타내는 바와 같이, 제1 우물층(51)은 제1 도전형 반도체층(40)의 상면에 마련되고, 제2 우물층(52)은 제1 도전형 반도체층(40)의 측면에 마련되어 있다. 제1 우물층(51)과 제2 우물층(52)은 제1 도전형 반도체층(40)의 상면 및 측면에 연속해서 형성되고, 제2 우물층(52)은 제1 우물층(51)의 외연에서 접속되어 있다. 제1 우물층(51)의 우물층의 막두께는 제2 우물층(52)의 막두께보다 두껍다. 두꺼운 양자우물층의 쪽이 얇은 양자우물층보다 서브밴드 사이의 에너지 차이가 작으므로, 제1 우물층(51)에서의 전자와 정공의 쌍 소멸에 의해 광이 방출된다. 제1 우물층(51)의 외연은 에피택셜 성장한 결정으로 덮여 있으므로, 제1 우물층(51)의 외연에 표면 준위는 존재하지 않고, 표면 준위에 관련되는 비발광 천이가 제1 우물층(51)의 외연에서 발생하지 않는다. 따라서, 제1 우물층(51)의 외연에 제2 우물층(52)이 접속되어 있는 것이 바람직하다.
도 3에 나타내는 바와 같이, 마스크 패턴(21) 중, 상면에서 보았을 때 반도체 적층체(70)와 겹치는 위치에 마련되어 있지 않는 마스크 패턴(21)을 웨트 에칭으로 제거한다. 이 때, 결정 성장 시에 마스크 패턴(21) 상에 형성된 불필요한 결정이 있는 경우에는, 마스크 패턴(21)과 동시에 제거된다. 그리고, 도 4a, 도 4b에 나타내는 바와 같이, 반도체 적층체(70)와 제1 주면(11)을 연속해서 덮는 RIE 마스크층(81)을 형성한다.
반도체 적층체(70)의 측면 하부 영역에 마련된 마스크층(81)을 RIE로 제거하면서, 제2 도전형 반도체층(60)의 일부 및 제2 우물층(52)의 일부를 제거한다. 이에 의해, 도 5a, 도 5b에 나타내는 바와 같이, 제1 도전형 반도체층(40)의 측면의 일부를 제2 도전형 반도체층(60) 및 제2 우물층(52)으로부터 노출시킨다. 제2 도전형 반도체층(60) 및 제2 우물층(52)으로부터 노출된 제1 도전형 반도체층(40)은, 후술하는 제1 도전층(110)과 접속되는 반도체 적층체(70)의 제1 접속 영역(71)이다. 그 후, 마스크층(81)을 모두 제거한다.
반도체 적층체(70) 및 제1 주면(11)을 연속해서 덮는 제1 절연막(91)을 형성한다. 제1 절연막(91)에는, 예를 들면, 질화 실리콘, 산화 실리콘 등을 이용할 수 있다. 그 후, 반도체 적층체(70)의 제1 접속 영역(71) 상에 위치하는 제1 절연막(91)을 RIE로 선택적으로 제거하고, 도 6a, 도 6b에 나타내는 바와 같이, 제1 접속 영역(71)을 제2 도전형 반도체층(60) 및 제2 우물층(52)으로부터 다시 노출시킨다. 제1 접속 영역(71)은, 섬형상의 반도체 적층체(70)의 측면 하부 영역을 연속적으로 둘러싼다(도 6a). 제1 절연막(91)은, 제2 도전형 반도체층(60)과 제2 우물층(52)과의 단락을 방지하기 위해 마련되고, 제2 도전형 반도체층(60) 및 제2 우물층(52)의 표면을 적어도 덮어서 마련된다.
제1 도전층(110)은 반도체 적층체(70)의 측면 하부 영역에 마련된다. 반도체 적층체(70)의 제1 접속 영역(71) 상과 제1 절연막(91)의 일부의 영역 상에, 제1 도전층(110)을 형성한다. 제1 도전층(110)의 형성에는, 주지된 반도체 웨이퍼 프로세스 기술을 이용할 수 있다. 제1 도전층(110)은, 도 7a 내지 도 7c에 나타내는 바와 같이, 반도체 적층체(70)의 상면에서 보았을 때, 반도체 적층체(70)의 외측에 위치하는 제1 절연막(91)의 위까지 연신하여 형성되어, 반도체 적층체(70)의 측면 하부 영역을 연속적으로 둘러싸서 마련된다. 제1 도전층(110)은, 제1 접속 영역(71)에서 제1 도전형 반도체층(40)과 전기적으로 접속된다. 제1 도전층(110)은, 제1 반도체 접속부(111)와, 제1 연신부(112)와, 제1 패드부(113)를 갖는다. 제1 반도체 접속부(111)는, 제1 접속 영역(71)에서 제1 도전형 반도체층(40)과 접속되는 부분이다. 제1 패드부(113)는, 후술하는 제1 금속부(131)가 마련되는 부분이며, 상면에서 보았을 때 반도체 적층체(70)가 배치된 영역의 외측에 위치한다. 제1 연신부(112)는 제1 반도체 접속부(111)와 제1 패드부(113)를 연결하는 부분이다.
제1 도전층(110)은, 반도체 적층체(70)와의 도통을 확보하면서, 반도체 적층체(70)로부터 발생하는 광을 반사시키는 기능을 갖는다. 이와 같은 효과를 얻기 위해, 제1 도전층(110)에는, 높은 광반사성과 도전성을 갖는 금속 재료를 이용하는 것이 바람직하다. 제1 도전층(110)에는, 예를 들면, 은, 알루미늄, 및 로듐 또는 이들 금속 재료를 포함하는 합금층을 포함하는 다층막을 이용하는 것이 바람직하다. 제1 도전층(110)의 막두께는, 반도체 적층체(70)로부터 발생하는 광이 투과하지 않는 정도 이상이 바람직하다. 예를 들면, 제1 도전층(110)을, 100nm 이상으로 할 수 있고, 바람직하게는, 100∼500nm로 할 수 있다. 또한, 복수의 반도체 적층체(70)를 마련하는 경우, 제1 도전층(110)을, 인접하는 다른 반도체 적층체(70)까지 연장하여 마련해도 된다. 예를 들면, 제1 도전층(110)에 의해, 2개의 반도체 적층체(70)를 직렬 접속해도 된다. 후술하는 제2 도전층(120)에 대해서도, 제1 도전층(110)과 같다.
제1 도전층(110)과, 활성층(50) 및 제2 도전형 반도체층(60)을 피복하는 제1 절연막(91)을 피복하는 제2 절연막(92)을 형성한다. 그 후, 제2 도전형 반도체층(60)의 상방에 위치하는 제1 절연막(91) 및 제2 절연막(92)의 일부를 제거하고, 제1 절연막(91) 및 제2 절연막(92)을 관통하는 구멍을 형성한다. 제2 도전형 반도체층(60)의 일부는, 그 구멍으로부터 노출되어 있다. 제2 절연막(92)은 제1 도전층(110)과 제2 도전층(120)의 단락을 방지하기 위해 마련된다. 제2 절연막(92)은 상술한 제1 절연막(91)과 동일한 재료를 이용할 수 있다. 제2 절연막(92)은, 다른 굴절률을 갖는 2종류의 유전체층을 복수개 적층한 유전체 다층막으로 해도 된다. 예를 들면, 산화 실리콘층과 산화 티탄층을 교대로 적층하고, 반도체 적층체(70)로부터의 광이 반사되도록 설계한 유전체 다층막을 이용할 수 있다.
도 8a 내지 도 8c에 나타내는 바와 같이, 제2 절연막(92)에 마련된 구멍으로부터 노출된 제2 도전형 반도체층(60)과, 상면에서 보았을 때 반도체 적층체(70)의 외측에 위치하는 제2 절연막(92)의 일부의 영역 상에 연속하는 제2 도전층(120)을 형성한다. 제2 도전형 반도체층(60)과 제2 도전층(120)이 전기적으로 접속된 영역이 반도체 적층체(70)의 제2 접속 영역(72)이다. 제2 도전층(120)은, 제2 절연막(92)을 거쳐 제1 도전층(110)의 제2 도전형 반도체층(60) 측에 위치하는 단부를 연속적으로 피복하여 형성된다. 더욱이, 상면에서 보았을 때 반도체 적층체(70)의 외측으로 연장하여, 제1 주면(11) 상에 마련된 제1 절연막(91) 상 및 제2 절연막(92)을 피복하여 형성된다. 제2 도전층(120)은, 제2 반도체 접속부(121), 제2 연신부(122)와 제2 패드부(123)를 갖는다. 제2 반도체 접속부(121)는, 제2 접속 영역(72)에서 제2 도전형 반도체층(60)과 접속되는 부분이다. 제2 패드부(123)는, 후술하는 제2 금속부(132)가 마련되는 부분이며, 상면에서 보았을 때 반도체 적층체(70)가 배치된 영역의 외측에 위치한다. 제2 연신부(122)는, 제2 반도체 접속부(121)와 제2 패드부(123)를 연결하는 부분이다.
제1 도전층(110)을 덮는 제2 절연막(92) 위에 제2 도전층(120)을 형성함으로써, 제1 도전층(110) 및 제2 도전층(120)의 패턴의 위치맞춤을, 1개의 절연막 상에 제1 도전층(110) 및 제2 도전층(120)의 패턴을 형성하는 경우에 비해, 용이하게 행할 수 있다. 반도체 적층체(70)의 상면 및 측면이 광반사성의 제1 도전층(110) 및 제2 도전층(120)으로 피복됨으로써, 반도체 적층체(70)로부터 발생하는 광이 반도체 적층체(70)의 상면 및 측면에서 반사된다. 그 결과, 주된 광취출면인 반도체 적층체(70)의 하면으로 광을 향하게 하고, 광취출 효율을 향상시킬 수 있다. 또한, 반도체 적층체(70)의 측면으로부터의 누설 광을 억제할 수 있다. 반도체 적층체(70)의 상면 및 측면이 빈틈없이 광반사성의 제1 도전층(110) 및 제2 도전층(120)으로 덮이는 것이 바람직하다. 반도체 적층체(70)의 측면이 제1 주면(11)에 대해 경사져 있는 것이 바람직하다. 이에 의해, 활성층(50)으로부터 발생한 광은, 반도체 적층체(70)의 경사진 측면에 입사하고, 제1 도전층(110)이나 제2 도전층(120)에 의해 반사되기 때문에, 제1 도전형 반도체층(40)의 하면 방향으로 향하게 할 수 있다. 그 때문에, 발광 장치의 광취출 효율을 향상시킬 수 있다. 제2 도전층(120)을, 인접하는 다른 반도체 적층체(70)까지 연장하여 마련해도 된다. 예를 들면, 제2 도전층(120)에 의해, 2개의 반도체 적층체(70)를 직렬 접속 해도 된다.
제1 패드부(113) 상에 위치하는 제2 절연막(92)에 개구부를 형성하고, 제1 패드부(113)를 노출시킨다. 도 9a, 도 9b에 나타내는 바와 같이, 노출된 제1 패드부(113) 상에 각각 제1 금속부(131)를 형성하고, 제2 패드부(123) 상에 제2 금속부(132)를 형성한다. 제1 금속부(131) 및 제2 금속부(132)는, 예를 들면, 실장 기판 상에 마련된 배선에 발광 장치를 실장했을 때에, 반도체 적층체(70)에 배선을 통하여 전력을 공급하는 통전 경로가 된다. 실장 기판 상에는 복수의 발광 장치를 n행 m열의 배열(n, m은 1 이상의 정수)로 배열하여도 된다. 제1 금속부(131) 및 제2 금속부(132)는, 전기전도율이 높은 금속을 이용하는 것이 바람직하고, 예를 들면, 구리를 이용할 수 있다. 제1 금속부(131) 및 제2 금속부(132)는, 예를 들면, 마스킹 방식의 부분 도금에 의해 형성할 수 있다.
상면에서 보았을 때, 반도체 적층체(70)의 외측에, 통전 경로가 되는 제1 금속부(131) 및 제2 금속부(132)를 형성함으로써, 반도체 적층체(70)의 상면에서 보았을 때의 면적에 의존하지 않고 제1 금속부(131) 및 제2 금속부(132)와 배선과의 접속 면적을 정할 수 있기 때문에, 배선과의 접속 면적을 용이하게 확보할 수 있다. 또한, 제1 금속부(131) 및 제2 금속부(132)를 배선에 접속할 때에 생기는 열이나 기계적 응력이, 반도체 적층체(70)에 직접 가해지지 않으므로, 반도체 적층체(70)에의 부하를 경감할 수 있다. 제1 금속부(131) 및 제2 금속부(132)의 형상을 다른 형상으로 하여, 캐소드와 애노드의 식별을 용이하게 할 수 있다.
또한, 다른 형태로서, 도 10에 나타내는 바와 같이, 통전 경로가 되는 제1 금속부(131) 및 제2 금속부(132)의 도금 형성과 동시에, 반도체 적층체(70)의 상방에 제3 금속부(133)가 형성되어도 된다. 반도체 적층체(70)의 상방의 제3 금속부(133)는, 히트 싱크와 열적으로 접속함으로써, 반도체 적층체(70)에서 발생하는 열이 달아나는 방열 경로로서 기능시킬 수 있다.
도 11a, 도 11b에 나타내는 바와 같이, 제1 금속부(131), 제2 금속부(132), 제2 도전층(120)과, 제2 절연막(92)을 덮는 차광성을 갖는 제1 수지층(141)을 형성한다. 그 후, 제1 수지층(141)을 연삭 연마에 의해 평탄화하고, 제1 금속부(131) 및 제2 금속부(132)를 제1 수지층(141)으로부터 노출시킨다. 제1 금속부(131) 및 제2 금속부(132)의 측면은 제1 수지층(141)으로 덮여 있다. 제1 수지층(141)은, 제2 도전층(120)과 제1 도전층(110)과의 틈으로부터 누설되는 광 및 제2 도전층(120) 및 제1 도전층(110)을 투과하는 광을 반사시키거나 또는 차광하여, 반도체 적층체(70)로부터의 누설 광을 억제하기 위해 마련된다. 제1 수지층(141)으로부터 노출된 제1 금속부(131) 및 제2 금속부(132)의 상면이, 배선과의 접속면(이하, 「통전면」이라고 부르는 경우가 있음)이 된다. 또한, 배선과의 접속면이 되는 제1 금속부(131) 및 제2 금속부(132)의 상면에, 배선과의 접속 방법에 따라, 예를 들면 땜납층이나 In/Au 마이크로 범프와 같은 접속 범프 등의 접속 부재를 적절히 마련해도 된다.
제1 수지층(141)에는, 절연성을 갖는 수지에 광반사성 물질이 함유된 수지층을 이용할 수 있다. 수지에는, 예를 들면, 실리콘 수지, 에폭시 수지, 아크릴 수지 등을 이용할 수 있다. 광반사성 물질에는, 예를 들면, 산화 티탄, 산화 규소, 산화 알루미늄 등을 이용할 수 있다. 제1 수지층(141)은, 예를 들면, 압축 몰딩(compression molding) 기술이나 트랜스퍼 몰드 기술을 이용하여 형성할 수 있다.
도 12a, 도 12b에 나타내는 바와 같이, 제1 지지체(151)에, 기판(10) 상에 반도체 적층체(70)가 마련된 웨이퍼의 제1 수지층(141)이 설치된 측을 접착시킨다. 반도체 적층체(70)의 성장에 선택 에피택셜 성장을 이용한 결과, 기판(10) 전체에 반도체층을 에피택셜 성장시킨 경우에 비해, 웨이퍼의 휨이 억제되어 있다. 이 때문에, 제1 지지체(151)와 웨이퍼의 접합이 용이하다.
웨이퍼의 저면인 기판(10)의 제2 주면(12) 측으로부터 연삭 연마하여, 예를 들면 기판(10)의 두께를 약 10㎛∼50㎛이 될 때까지 기판(10)을 얇게 한다. 연삭 연마한 후, 제2 주면(12)에, 예를 들면, 메탈 크롬과 크롬 산화물로 이루어지는 저반사율을 갖는 금속막을 형성해도 된다. 이와 같은 금속막을 형성함으로써, 기판(10)의 제2 주면(12)에 있어서의 반사율을 저하시켜 흑색으로 하여, 발광 소자의 점등시와 발광 소자의 소등시와의 콘트라스트 차가 크게 할 수 있으므로, 표시 장치에 바람직하다.
도 12a, 도 12b에 나타내는 바와 같이, 기판(10) 중 반도체 적층체(70)가 마련된 영역에 위치하는 기판(10)을 제거하고, 기판(10)에 개구부(160)를 형성한다. 기판(10)의 개구부(160)는, 반도체 적층체(70)가 마련된 영역에 대응하는 위치에 마련된다. 개구부(160)에는 제1 도전형 반도체층(40)이 노출되어 있다. 기판(10)의 제거에는, 반도체 웨이퍼 프로세스 기술, 예를 들면, 포토 리소그래피와 ICP-RIE를 이용한다. 더욱이, 제1 도전형 반도체층(40)을 노출시키기 위해, 마스크 패턴(21)과 AlN 버퍼층(31)을 제거한다. 기판의 개구부(160)의 평면에서 보았을 때 형상은, 예를 들면 육각형이다. 기판(10)의 개구부(160)가, 반도체 적층체(70)로부터의 광이 주로 방출되는 광출사면이 된다. 기판의 개구부(160)의 평면에서 보았을 때에는, 육각형을 바꾸어, 원형 등 다른 형상으로 할 수도 있다.
도 13a, 도 13b에 나타내는 바와 같이, 기판(10)의 개구부(160)에 파장 변환 부재(170)를 충전한다. 기판(10)의 개구부(160)에 충전되어, 경화된 파장 변환 부재(170)는, 형광체를 함유하는 투광성 수지이다. 파장 변환 부재(170)는, 모재와 형광체를 포함하고 있다. 파장 변환 부재(170)의 모재는, 예를 들면 에폭시 수지나 실리콘 수지와 같이 광을 투과하는 수지나 실리카와 같이 광을 투과하는 무기 재료이다. 파장 변환 부재(170)에 함유되는 형광체는, 예를 들면, 양자점 형광체, 가닛(garnet)계 형광체(예를 들면, YAG:Ce, LAG:Ce), 산화물 형광체(예를 들면, YPVO4:Eu, Zn2SiO4:Mn, BaMg2Al14O24:Eu), 산질화물 형광체(예를 들면, Si6 -zAlzOzN8-z:Eu(0 < Z < 4.2)), 질화물계 형광체(예를 들면, CASN, SCASN), 불화물 형광체(예를 들면, K2SiF6:Mn), 황화물계 형광체 등을 들 수 있다.
기판(10)의 개구부(160) 내부에 충전된 파장 변환 부재(170)의 모재 중에 있어서, 형광체를 반도체 적층체(70) 측에, 예를 들면 원심 침강 등의 수법을 이용하여, 편재시킬 수 있다. 기판(10)의 개구부(160)에 파장 변환 부재(170)를 배치한 후, 그 파장 변환 부재(170) 상에 투명 수지를 배치할 수도 있다. 나아가, 기판(10)의 개구부(160)의 측면에 광반사성의 부재를 마련해도 된다. 이와 같은 부재를 마련함으로써, 파장 변환 부재(170) 중 형광체 밀도가 낮은 영역, 또는 기판(10)의 개구부(160) 내에서 투명 수지를 배치한 영역은, 이른바 라이트 파이프(light pipe)의 기능을 갖는다. 기판(10)의 개구부(160)를 균일한 광원으로 하는 경우에는, 기판(10)의 개구부(160)의 평면에서 보았을 때의 형상을 육각형, 사각형, 또는 삼각형으로 하면 바람직하다.
기판(10) 및 제1 수지층(141)을 절단하고, 제1 지지체(151)를 떼어 내어, 도 14a, 도 14b에 나타내는 개편화한 발광 장치로 한다.
본 실시형태에 의하면, 광을 발하는 활성층(50)을 포함하는 섬형상의 반도체 적층체(70)의 상면 및 측면이, 제1 도전형 반도체층(40)에 접속된 제1 도전층(110), 제2 도전형 반도체층(60)에 접속된 제2 도전층(120), 및 제1 수지층(141)에 의해 덮인 발광 장치를 제조할 수 있다. 더욱이, 제1 도전층(110)은, 제1 도전형 반도체층(40)의 측면을 연속적으로 둘러싸서 배치되어, 그 제1 도전층(110)의 제2 도전형 반도체층(60) 측에 위치하는 단부가 제2 도전층(120)에 의해 연속적으로 피복되어 있다. 이와 같은 발광 장치는, 반도체 적층체(70)로부터의 광 중 반도체 적층체(70)의 상면 및 측면을 향하는 광을 반사시킬 수 있기 때문에, 반도체 적층체(70)의 상면 및 측면으로부터의 누설 광을 억제하면서, 광취출 효율을 향상시킬 수 있다. 따라서, 본 실시형태에 관련되는 발광 장치를 기판(10) 상에 복수개 배열한 표시 장치에 있어서는, 발광 장치가 배치된 발광부 사이에서 생기는 크로스토크의 발생을 억제할 수 있다. 발광 장치의 광출사측에 배치된 파장 변환 부재(170)의 주위가, 차광성을 갖는 Si로 이루어지는 기판(10)으로 둘러쌈으로서, 출사하는 광의 퍼짐을 억제할 수 있으므로, 에텐듀(Etendue)가 작은 광원으로 된다.
<실시형태 2>
실시형태 2에서는, 실시형태 1에 있어서 발광 장치의 광출사측에 배치된 파장 변환 부재(170)의 주위를 둘러싸는 Si로 이루어지는 기판(10) 대신에, 차광성을 갖는 제2 수지층(142)을 이용한다.
구체적으로는, 기판(10)의 제2 주면(12) 측을 연삭 연마한 후, 섬형상의 반도체 적층체(70)가 마련된 영역에 대응한 위치에 기판(10)이 기둥 형상으로 남겨지도록, 다른 영역에 위치하는 기판(10)을 제거한다. 섬형상의 반도체 적층체(70)와 기둥 형상으로 남겨진 기판(10)의 사이의 제1 절연막(91)을 남기고, 다른 영역의 제1 절연막(91)을 제거한다.
기둥 형상으로 남겨진 기판(10), 제1 도전층(110), 제2 도전층(120), 및 제1 수지층(141)을 전면 덮는 제2 수지층(142)을 형성한다. 제2 수지층(142)에 이용하는 수지로서, 예를 들면 카본블랙 등의 흑색 색소를 첨가하여 착색한 에폭시 수지를 이용할 수 있다.
그 후, 제2 수지층(142)을 연삭 연마함으로써, 기둥 형상의 기판(10)의 일부를 제2 수지층(142)으로부터 노출시킨다.
제2 수지층을 연삭 연마함으로써 노출한 기판(10)을 에칭 제거하고, 제2 수지층(142)에 개구부를 형성한다. 이 제2 수지층(142)의 개구부는, 상면에서 보았을 때, 반도체 적층체(70)가 마련된 영역에 대응하고 있다. 그리고, 제2 수지층(142)의 개구부 내에 파장 변환 부재(170)를 마련한다. 상면에서 보았을 때, 제1 패드부(113)와 제1 금속부(131)가 도통하는 도통면 및 제2 패드부(123)와 제2 금속부(132)가 도통하는 도통면이 위치하는 영역에 차광성을 갖는 제2 수지층(142)이 마련된다. 제2 수지층(142)의 표면에 있어서의 반사율은 낮아 흑색이 되기 때문에, 발광 소자 점등시와 발광 소자 소등시의 콘트라스트 차를 크게 할 수 있어 표시 장치에 바람직하다.
제2 수지층(142) 및 제1 수지층(141)을 절단하고, 제1 지지체(151)를 떼어 내어 개편화한다.
<실시형태 3>
실시형태 3에서는, 실시형태 1의 성장 기판으로서 Si로 이루어지는 기판(10) 대신에, 사파이어와 AluInvGa1 -u- vN 층(0≤u≤1, 0≤V≤1, u+v≤1)으로 이루어지는 기판(10)을 웨이퍼로서 이용한다. 예를 들면, 사파이어로 이루어지는 기판(10)의 c면 상에 GaN 저온 버퍼층, AluInvGa1-u-vN 층을 순차 적층한다.
AluInvGa1 -u- vN 층이 사파이어 기판의 c면 상에 적층된 웨이퍼는, 사파이어 기판의 c면 상의 전면에 AluInvGa1 -u- vN 층을 형성한 웨이퍼라도 되고, 사파이어 기판의 c면 상의 전면에 AluInvGa1 -u- vN 층을 형성한 후, 포토 리소그래피법과 RIE 등의 에칭 기술을 이용하여, 사파이어 기판의 c면 상에 복수의 섬형상의 AluInvGa1 -u- vN 층을 배열시킨 웨이퍼라도 되고, 사파이어 기판의 c면 상에 선택 에피택셜에 의해 복수의 섬형상의 AluInvGa1 -u- vN 층을 배열 형성한 웨이퍼라도 된다.
기판(10) 상에 반도체 적층체(70)를 선택적으로 에피택셜 성장시킨 후, 제1 지지체(151)에 접합할 때까지의 공정은, 실시형태 1과 기본적으로 동일하기 때문에 적절히 설명을 생략한다. 그 후, 예를 들면, 레이저 리프트오프를 이용하여, 기판(10)을 제거하고, 버퍼층 등을 RIE에 의해 제거한다. 기판(10)을 제거한 면에, 차광성을 갖는 제2 수지층(142)을 형성하고, 반도체 적층체(70)가 마련된 영역에 대응하는 위치에 제1 도전형 반도체층(40)이 노출되는 개구부를 형성한다.
제2 수지층(142)의 개구부에 파장 변환 부재(170)를 충전하고, 제2 수지층(142) 및 제1 수지층(141)을 개편화 예정선을 따라 절단하고, 제1 지지체(151)를 떼어 냄으로써 개편화한다.
<실시형태 4>
실시형태 1과 동일한 공정에 의해, 도 13b에 나타내는 바와 같이, 제1 지지체(151)에 복수의 발광 장치가 접착된 구조체를 준비한다. 그 후, 파장 변환 부재(170) 측에 지지 부재를 접착하고, 제1 지지체(151)를 떼어 낸다.
예를 들면, 유리 기판 상에, 매트릭스 형상으로 제1 금속부(131) 및 제2 금속부(132)의 각각에 대응하는 복수의 TFT 소자(252)와 통전 PAD를 배치한 TFT 부착 배선 기판(250)을 준비한다.
도 15b에 나타내는 바와 같이, 복수의 발광 장치를 매트릭스 형상으로 배치한다. 도 15c에 나타내는 바와 같이, TFT 부착 배선 기판(250)의 통전 PAD와, 제1 금속부(131) 및 제2 금속부(132)를 접합한다. 접합에는, 표면 활성화 접합, 열 압착, 납땜 접합, 접착제에 의한 접합 등의 방법을 이용할 수 있다. 상면에서 보았을 때, 제1 금속부(131) 및 제2 금속부(132)의 도통면의 면적을 반도체 적층체(70)의 면적보다 크게 함으로써, 위치맞춤 및 접합이 용이하게 된다.
또한, 도 15a에 나타내는 바와 같이, 영상 신호 처리 회로(210)에 접속된 열방향 구동 회로(220) 및 행방향 구동 회로(230)의 전원선(도시하지 않음), 어드레스 선, 신호선, 접지선(도시하지 않음)과 TFT 부착 배선 기판(250)의 발광 장치의 애노드, TFT 소자(252)의 게이트, TFT 소자(252)의 소스, TFT 소자(252)의 드레인 등을 각각 접속하고, 복수의 발광 장치를 개별 점등 제어 가능한 표시 장치(200)로 한다.
본 실시형태에 있어서의 발광 장치는, 활성층(50)을 포함하는 섬형상의 반도체 적층체(70)가, 제2 도전층(120) 및 제1 도전층(110)과, 제1 수지층(141)으로 덮이고, 또한 발광 장치의 광출사측에 배치된 파장 변환 부재(170)의 주위가 차광성 부재인 Si로 이루어지는 기판(10)으로 둘러싸여 있다. 발광부가 되는 인접하는 섬형상의 반도체 적층체(70) 사이에 있어서의 크로스토크가 방지되어, 표시 장치의 콘트라스트비를 높게 할 수 있다.
상면에서 보았을 때, 접합되는 부분이 되는 금속부의 통전면이 배치되는 영역에 반도체 적층체(70)가 마련되어 있지 않기 때문에, 금속부의 통전면에 접합 시에 생기는 열이나 기계적 응력이 반도체 적층체(70)로 전달되기 어렵게 할 수 있다. 따라서, 반도체 적층체(70)의 열화를 억제할 수 있다. 도 15b에 나타내는 바와 같이, 제1 금속부(131) 및 제2 금속부(132)의 바로 아래를 제외한 영역에 TFT 소자(252)를 마련한다. 이에 의해, 금속부의 통전면에 접합 시에 생기는 열이나 기계적 응력이 TFT 소자(252)로 전달되기 어렵게 할 수 있으므로, TFT 소자(252)의 열화를 억제할 수 있다. 또한, 실시형태 4에 있어서는, 복수의 발광 장치를 동시에 TFT 부착 배선 기판(250)에 접합하는 예를 설명했지만, 복수의 발광 장치를 TFT 부착 배선 기판(250)에 시기를 늦춰서 접합하는 경우에도, 전술한 효과를 얻을 수 있다.
<실시형태 5>
실시형태 4과 동일한 공정에 의해, 발광 장치의 기판(10)의 개구부(160)로부터, 적색 광이 출사되는 표시 장치, 녹색 광이 출사되는 표시 장치, 청색 광이 출사되는 표시 장치를 준비한다. 그리고, 이들 3종류의 표시 장치와, 콜리메이트 렌즈, 다이크로익 프리즘(dichroic prism), 투사 렌즈 등과 조합시켜, 프로젝터를 구성한다.
이와 같이 구성된 프로젝터에 의하면, 출사되는 광의 퍼짐이 억제되어, 에텐듀가 작은 표시 장치를 이용함으로써, 광의 이용 효율이 높은 프로젝터로 할 수 있다.
10: 기판 11: 제1 주면
12: 제2 주면 21: 마스크 패턴
31: AlN 버퍼층 40: 제1 도전형 반도체층
50: 활성층 51: 제1 우물층
52: 제2 우물층 60: 제2 도전형 반도체층
70: 반도체 적층체 71: 제1 접속 영역
81: 마스크층 91: 제1 절연막
92: 제2 절연막 110: 제1 도전층
111: 제1 반도체 접속부 112: 제1 연신부
113: 제1 패드부 120: 제2 도전층
121: 제2 반도체 접속부 122: 제2 연신부
123: 제2 패드부 131: 제1 금속부
132: 제2 금속부 141: 제1 수지층
142: 제2 수지층 151: 제1 지지체
160: 기판의 개구부 170: 파장 변환 부재
200: 표시 장치 210: 영상 신호 처리 회로
220: 열방향 구동 회로 230: 행방향 구동 회로
250: TFT 부착 배선 기판 252: TFT 소자

Claims (7)

  1. 제1 도전형 반도체층과, 활성층과, 제2 도전형 반도체층이 이 순서대로 적층된 반도체 적층체와,
    상기 활성층 및 상기 제2 도전형 반도체층을 피복하는 제1 절연막과,
    상기 제1 절연막으로부터 노출되는 상기 제1 도전형 반도체층의 측면을 연속적으로 둘러싸서 배치되어, 상기 제1 도전형 반도체층의 측면과 접속된 제1 도전층과,
    상기 제1 도전층과, 상기 활성층과, 상기 제2 도전형 반도체층을 피복하고, 상기 제2 도전형 반도체층의 상방에 마련되어 상기 제2 도전형 반도체층을 노출시키는 구멍을 갖는 제2 절연막과,
    상기 제2 절연막을 거쳐 상기 제1 도전층의 상기 제2 도전형 반도체층 측에 위치하는 단부를 연속적으로 피복하고, 상기 구멍을 통해 상기 제2 도전형 반도체층의 상면과 접속된 제2 도전층을 구비하는, 발광 장치.
  2. 제1항에 있어서,
    상기 제1 도전층은, 상면에서 보았을 때 상기 반도체 적층체가 배치된 영역의 외측에 위치하는 제1 패드부를 가지며, 상기 제2 도전층은, 상면에서 보았을 때 상기 반도체 적층체가 배치된 영역의 외측에 위치하는 제2 패드부를 가지며,
    상기 제1 패드부 상에 마련된 제1 금속부와 상기 제2 패드부 상에 마련된 제2 금속부를 구비하는, 발광 장치.
  3. 제2항에 있어서,
    상기 반도체 적층체와, 상기 제1 금속부와, 상기 제2 금속부를 덮도록 마련된 차광성을 갖는 수지층을 구비하고, 상기 제1 금속부 및 상기 제2 금속부의 일부는, 상기 반도체 적층체의 상방에 있어서, 상기 수지층으로부터 노출되어 있는, 발광 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 활성층은, 상기 제1 도전형 반도체층의 상면에 마련된 제1 우물층과, 상기 제1 도전형 반도체층의 측면에 마련되어 상기 제1 우물층의 외연에 접속되는 제2 우물층을 포함하고, 상기 제1 우물층의 막두께는 상기 제2 우물층의 막두께보다 두꺼운, 발광 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 적층체가 마련된 기판을 구비하고, 상기 기판은, 상면에서 보았을 때, 상기 반도체 적층체가 마련된 영역에 대응하는 위치에 개구부를 가지며, 상기 개구부 내에 파장 변환 부재가 마련되어 있는, 발광 장치.
  6. 제5항에 있어서,
    상기 파장 변환 부재는 모재와 형광체를 포함하고, 상기 형광체는, 상기 모재 중에 있어서, 상기 반도체 적층체 측에 편재되어 있는, 발광 장치.
  7. 제5항 또는 제6항에 기재된 발광 장치가 실장 기판 상에 배열되어 있는, 표시 장치.
KR1020190171733A 2018-12-25 2019-12-20 발광 장치 및 표시 장치 KR20200079434A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2018-240457 2018-12-25
JP2018240457 2018-12-25
JP2019229616A JP7348520B2 (ja) 2018-12-25 2019-12-19 発光装置及び表示装置
JPJP-P-2019-229616 2019-12-19

Publications (1)

Publication Number Publication Date
KR20200079434A true KR20200079434A (ko) 2020-07-03

Family

ID=71449450

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190171733A KR20200079434A (ko) 2018-12-25 2019-12-20 발광 장치 및 표시 장치

Country Status (3)

Country Link
US (1) US20220302356A1 (ko)
JP (1) JP7348520B2 (ko)
KR (1) KR20200079434A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021116357A1 (de) 2020-06-29 2021-12-30 Tyco Electronics Amp Korea Co., Ltd. Steckeranordnung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008262993A (ja) 2007-04-10 2008-10-30 Nikon Corp 表示装置
JP2018078279A (ja) 2016-09-15 2018-05-17 イーラックス・インコーポレイテッドｅＬｕｘ Ｉｎｃ． 表面実装型発光素子を有するディスプレイ

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2011016201A1 (ja) 2009-08-06 2013-01-10 パナソニック株式会社 発光素子および発光装置
KR101601624B1 (ko) * 2010-02-19 2016-03-09 삼성전자주식회사 멀티셀 어레이를 갖는 반도체 발광장치, 발광모듈 및 조명장치
JP5356312B2 (ja) 2010-05-24 2013-12-04 株式会社東芝 半導体発光装置
KR101726807B1 (ko) * 2010-11-01 2017-04-14 삼성전자주식회사 반도체 발광소자
KR20130109319A (ko) * 2012-03-27 2013-10-08 삼성전자주식회사 반도체 발광장치, 발광모듈 및 조명장치
KR20130128841A (ko) * 2012-05-18 2013-11-27 삼성전자주식회사 멀티셀 어레이를 갖는 반도체 발광장치 및 그 제조방법, 그리고 발광모듈 및 조명장치
JP2013258180A (ja) * 2012-06-11 2013-12-26 Toshiba Lighting & Technology Corp Ｌｅｄモジュールおよび照明装置
KR20140059985A (ko) * 2012-11-09 2014-05-19 엘지이노텍 주식회사 발광소자
EP2830094B1 (en) * 2013-07-22 2020-02-26 LG Innotek Co., Ltd. Light emitting device
CN108475712B (zh) * 2015-12-01 2021-11-09 夏普株式会社 图像形成元件
US10068888B2 (en) * 2015-12-21 2018-09-04 Hong Kong Beida Jade Bird Display Limited Making semiconductor devices with alignment bonding and substrate removal
US10079264B2 (en) * 2015-12-21 2018-09-18 Hong Kong Beida Jade Bird Display Limited Semiconductor devices with integrated thin-film transistor circuitry
KR102524805B1 (ko) * 2016-02-12 2023-04-25 삼성전자주식회사 광원 모듈, 디스플레이 패널 및 이를 구비한 디스플레이 장치
US10153256B2 (en) * 2016-03-03 2018-12-11 X-Celeprint Limited Micro-transfer printable electronic component
KR20170129983A (ko) * 2016-05-17 2017-11-28 삼성전자주식회사 발광소자 패키지, 이를 이용한 디스플레이 장치 및 그 제조방법
US10453826B2 (en) * 2016-06-03 2019-10-22 X-Celeprint Limited Voltage-balanced serial iLED pixel and display
US10325893B2 (en) * 2016-12-13 2019-06-18 Hong Kong Beida Jade Bird Display Limited Mass transfer of micro structures using adhesives
CN114695425A (zh) * 2016-12-22 2022-07-01 夏普株式会社 显示装置及制造方法
WO2018169968A1 (en) * 2017-03-16 2018-09-20 Invensas Corporation Direct-bonded led arrays and applications
US11393963B2 (en) * 2017-09-13 2022-07-19 Sharp Kabushiki Kaisha LED unit, image display element, and method of manufacturing the same
US11282981B2 (en) * 2017-11-27 2022-03-22 Seoul Viosys Co., Ltd. Passivation covered light emitting unit stack
US20190355874A1 (en) * 2018-05-20 2019-11-21 Black Peak LLC High brightness light emitting device with small size
US10566317B2 (en) * 2018-05-20 2020-02-18 Black Peak LLC Light emitting device with small size and large density
JP7105612B2 (ja) * 2018-05-21 2022-07-25 シャープ株式会社 画像表示素子およびその形成方法
US10763249B2 (en) * 2018-05-31 2020-09-01 Sharp Kabushiki Kaisha Image display device
US11037980B2 (en) * 2018-08-10 2021-06-15 Sharp Kabushiki Kaisha Image display device
US10811460B2 (en) * 2018-09-27 2020-10-20 Lumileds Holding B.V. Micrometer scale light emitting diode displays on patterned templates and substrates
US11282984B2 (en) * 2018-10-05 2022-03-22 Seoul Viosys Co., Ltd. Light emitting device
US11476236B2 (en) * 2018-11-07 2022-10-18 Seoul Viosys Co., Ltd. Display apparatus
JP6915029B2 (ja) * 2018-11-30 2021-08-04 シャープ株式会社 マイクロ発光素子及び画像表示素子

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008262993A (ja) 2007-04-10 2008-10-30 Nikon Corp 表示装置
JP2018078279A (ja) 2016-09-15 2018-05-17 イーラックス・インコーポレイテッドｅＬｕｘ Ｉｎｃ． 表面実装型発光素子を有するディスプレイ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021116357A1 (de) 2020-06-29 2021-12-30 Tyco Electronics Amp Korea Co., Ltd. Steckeranordnung

Also Published As

Publication number Publication date
JP2020107887A (ja) 2020-07-09
US20220302356A1 (en) 2022-09-22
JP7348520B2 (ja) 2023-09-21

Similar Documents

Publication Publication Date Title
US10903397B2 (en) Light emitting device package
US8704260B2 (en) Light emitting device and light-emitting system including the same
JP5634003B2 (ja) 発光装置
US8889448B2 (en) Method of fabricating a light-emitting element
JP5186800B2 (ja) 窒化物半導体発光素子、これを備える発光装置及び窒化物半導体発光素子の製造方法
US20150303355A1 (en) Semiconductor light emitting device and method for manufacturing same
US20200350471A1 (en) Light source device and light emitting device
US11094675B2 (en) Micro light emitting diode device including different-type epitaxial structures having respective connection portions of different thicknesses
US8278669B2 (en) Light emitting device and fabricating method thereof
JP5967269B2 (ja) 発光装置
US9601668B2 (en) Light emitting device
US11538796B2 (en) Display device
CN115336015A (zh) 显示基板以及显示装置
JPWO2018220932A1 (ja) 半導体モジュール、表示装置、および半導体モジュールの製造方法。
US20220302356A1 (en) Light-emitting device and display device
JP2016086166A (ja) 発光装置
US11387392B2 (en) Light-emitting device and display device
KR102464320B1 (ko) 발광 소자 패키지
TW201349601A (zh) 發光裝置及其製造方法
JP2016189488A (ja) 発光装置
JP7299492B2 (ja) 発光装置および発光モジュール
US20230317688A1 (en) Light-emitting device and manufacturing method of the same
US20240105757A1 (en) Pixel device and display apparatus having the same
JP2023176042A (ja) 光源及び発光モジュール
JP2019029546A (ja) 半導体発光装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination