KR20200072423A - 자체 정렬 다중 패턴화에서 스페이서 프로파일을 재성형하기 위한 방법 - Google Patents

자체 정렬 다중 패턴화에서 스페이서 프로파일을 재성형하기 위한 방법 Download PDF

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가즈야 오쿠보
히로유키 도시마
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Abstract

스페이서 균일성을 개선하고, 이에 따라 자체 정렬 다중 패턴화(SAMP) 공정과 연관된 패턴 전사 동안 에칭 균일성을 개선하기 위해, 스페이서 프로파일을 재성형하기 위한 실시형태가 본원에서 설명된다. 개시된 실시형태에서, 마이크로 전자 소재의 기판을 위한 재료층 상에 코어가 형성된다. 그 다음, 코어 위에 스페이서 재료층이 형성된다. 그 다음, 추가적인 스페이서 재료를 증착하기 위한 하나 이상의 방향성 증착 공정을 사용하여 그리고 하나 이상의 에칭 공정 단계를 사용하여, 스페이서 재료층을 재성형함으로써 코어에 인접한 대칭 스페이서가 형성된다. 예시적인 일 실시형태에서, 스페이서 프로파일 재성형을 위해 추가적인 스페이서 재료를 증착하기 위한 하나 이상의 경사형 물리 기상 증착(PVD) 공정이 사용된다. 스페이서 프로파일의 이러한 재성형은 대칭 스페이서가 형성될 수 있게 함으로써, 후속적인 패턴 전사 공정 동안 에칭 균일성을 개선한다.

Description

자체 정렬 다중 패턴화에서 스페이서 프로파일을 재성형하기 위한 방법{METHODS TO RESHAPE SPACER PROFILES IN SELF-ALIGNED MULTIPLE PATTERNING}
본 출원은 "자체 정렬 다중 패턴화에서 스페이서 프로파일을 재성형하기 위한 방법"이란 명칭으로 2018년 12월 12일자로 출원된 미국 가특허출원 일련번호 제62/778,794호, 및 "자체 정렬 다중 패턴화에서 스페이서 프로파일을 재성형하기 위한 방법"이란 명칭으로 2019년 3월 12일자로 출원된 미국 특허출원 일련번호 제16/299,623호에 대한 우선권을 주장하며, 이들의 전체 내용은 본원에 참조로 포함된다.
본 개시물은 마이크로 전자 소재(workpiece) 상의 패턴화된 구조물의 형성을 포함하는 마이크로 전자 소재의 제조를 위한 방법에 관한 것이다.
마이크로 전자 소재 내에서의 소자 형성은 전형적으로 기판 상의 다수의 재료층의 형성, 패턴화, 및 제거와 관련된 일련의 제조 기술을 포함한다. 현재 및 차세대 반도체 소자의 물리적 및 전기적 사양을 충족시키기 위해, 다양한 패턴화 공정에 대한 구조 무결성을 유지하면서 특징부(feature) 크기를 감소시키기 위한 처리 흐름이 요구되고 있다.
자체 정렬 이중 패턴화(SADP) 공정 및 자체 정렬 사중 패턴화(SAQP)와 같은 자체 정렬 다중 패턴화(SAMP) 공정은 리소그래피 공정에 의해 직접 달성 가능한 것을 초과하여 특징부 크기를 감소시키기 위해 개발되었다. 일부 SAMP 공정 및 특히 SADP 공정의 경우, 스페이서는 처리되는 기판 상에서 코어에 인접한 측벽 구조물로서 전형적으로 형성되며, 코어 재료는 나중에 제거된다. 이러한 코어 제거 공정은 전형적으로 맨드릴 풀(mandrel pull)이라 불리며, 흔히 반응성 이온 에칭(RIE) 공정과 같은 플라즈마 에칭 공정에 의해 수행된다.
종래의 SAMP 공정의 경우, 맨드릴 풀 공정 후의 스페이서의 높이는 전형적으로, 코어에 인접한 스페이서의 부분, 그리고 코어들 사이의 갭에 인접한 스페이서의 부분에 대해 상이하다. 스페이서의 이러한 비대칭 형상은 에칭 균일성을 저하시키고, 이후의 에칭 공정 동안 가우징(gouging) 차이를 야기한다. 예를 들어, 이러한 비대칭 형상은 흔히, 제거된 코어 아래의 하부 재료층의 부분과 코어들 사이의 갭 아래의 하부 재료층의 부분 간에 가우징 차이가 형성되게 한다. 이러한 저하는 예를 들어, 스페이서에 의해 형성된 패턴이 에칭 공정을 통해 하드 마스크 층과 같은 하부층으로 전사되는 경우 발생한다.
도 1(종래기술)은 SAMP 공정 내에서 맨드릴 풀 이후에 남아있는 스페이서(104)의 상부 부분의 비대칭 형상으로 인해, 후속적인 패턴 전사 시에 에칭 균일성의 저하가 유발되는 종래의 솔루션에 대한 예시적인 실시형태(100)의 단면도를 제공한다. 스페이서(104)의 비대칭 형상, 및 결과적인 에칭 균일성의 저하는 라인 에지 조도(line edge roughness: LER) 및 라인 폭 조도(LWR) 파라미터의 저하를 야기할 수 있다. 또한, 비대칭 스페이서 형상은 하부층 내에서의 가우징 깊이의 저하로 인해, 피치 워킹(pitch walking)을 유발하는 경향이 있다.
예시적인 실시형태(100)를 참조하면, 맨드릴 풀 공정을 사용하여 스페이서들(104) 사이에서 코어가 제거되었다. 스페이서(104)는 하나 이상의 재료층을 포함할 수 있는 기판(102) 상에 미리 형성되었다. 맨드릴 풀 공정은 스페이서(104)와 연관된 스페이스 지점(108) 및 코어 지점(106)을 남긴다. 예시적인 코어 지점(106)은 점선(110)의 좌측에 도시되고, 예시적인 스페이스 지점(108)은 점선(110)의 우측에 도시된다. 도시된 바와 같이, 맨드릴 풀 공정 이후에 남은 스페이서(104)는 비대칭 상부 부분을 갖는다. 특히, 코어가 인출된 코어 지점(106)에 인접한 측면 상의 스페이서(104)의 에지는, 코어들 사이에 갭이 있었던 스페이스 지점(108)에 인접한 측면 상의 스페이서(104)의 에지보다 더 높다.
플라즈마 에칭 처리와 같은 후속적인 에칭 처리 동안, 에칭 화학 반응(chemistry)과 연관된 입자(112)가 기판(102)으로 전달된다. 그러나, 기판(102)으로의 이러한 입자(112)의 전달은 스페이서(104)의 비대칭 상부 부분에 의해 영향을 받을 것이다. 예를 들어, 스페이스 지점(108)으로 전달되는 입자(112)는 스페이서들(104) 사이의 영역으로 재지향될 것이며, 코어 지점(106)으로 전달되는 입자는 스페이서들(104) 사이의 영역으로부터 멀리 재지향될 것이다. 이와 같이, 스페이스 지점(108)과 연관된 기판(102) 내의 하부층의 표면은 코어 지점(106)과 연관된 하부층의 표면보다 더 빨리 에칭될 것이다. 이러한 불균일한 에칭은 에칭 프로파일의 바람직하지 않은 변동을 유발할 것이다.
도 2a 내지 도 2d(종래기술)는 종래의 솔루션에서 비대칭 스페이서가 에칭 균일성의 결여를 유발하는 예시적인 실시형태의 단면도를 제공한다.
도 2a(종래기술)는 스페이서 재료층(204)이 코어(202) 위에 증착된 후의 예시적인 실시형태(200)의 단면도를 제공한다. 코어(202)는 하나 이상의 재료층을 포함할 수 있는 기판(102) 위에 미리 형성되었다. 스페이서 재료층(204)은 산화물 층(SiO2), 질화물 층(SiN), 및/또는 코어(202) 위에 형성된 다른 보호용 재료층일 수 있다. 예시적인 일 실시형태에서, 스페이서 재료층(204)은 원자층 증착(ALD) 및/또는 다른 증착 기술을 사용하여 증착된다. 코어(202)는 유기 평탄화 층(OPL), 비정질 실리콘 층, 및/또는 다른 재료층으로서 형성될 수 있다.
도 2b(종래기술)는 에치 백(etch back) 공정이 수행된 후의 예시적인 실시형태(210)의 단면도를 제공한다. 예를 들어, 에치 백 공정은 스페이서 재료층(204)을 에칭하여 코어(202)의 측벽을 따라 스페이서(104)를 형성하도록 수행된다. 에치 백 공정은 예를 들어, 플라즈마 에칭 공정일 수 있다.
도 2c(종래기술)는 맨드릴 풀 공정이 수행된 후의 예시적인 실시형태(220)의 단면도를 제공한다. 도시된 바와 같이, 코어(202)가 OPL로 형성되는 애쉬(ash) 공정과 같이, 맨드릴 풀 공정은 도 2b(종래기술)에 도시된 코어(202)를 제거하기 위해 사용된다. 이러한 맨드릴 풀 공정 후에, 비대칭 상부 부분을 갖는 스페이서(104)가 남는다. 특히, 코어(202)가 인출된 코어 지점(106)에 인접한 측면 상의 스페이서(104)의 에지는, 도 2b(종래기술)에 도시된 바와 같이 코어들(202) 사이에 갭이 있었던 스페이스 지점(108)에 인접한 측면 상의 스페이서(104)의 에지보다 더 높다.
도 2d(종래기술)는 스페이서(104)에 대한 패턴을 스페이서들(104) 사이의 기판(102)으로 전사하기 위한 에칭 공정이 적용된 후의 예시적인 실시형태(230)의 단면도를 제공한다. 스페이서(104)의 비대칭 형상은 도 1(종래기술)과 관련하여 설명된 바와 같이, 기판(102) 내의 하부 재료층에서 불균일한 가우징 및 에칭 균일성의 저하를 야기한다. 도 2d(종래기술)에 도시된 바와 같이, 에칭 균일성의 차이는 스페이스 지점(108)과 연관된 표면과 비교하여, 상이한 결과적인 에칭 레벨을 갖는 코어 지점(106)과 연관된 표면을 남긴다. 따라서, 에칭 균일성이 저하됨으로써, 전술한 바와 같은 다양한 잠재적인 문제를 야기한다.
스페이서 균일성을 개선하고, 이에 따라 자체 정렬 다중 패턴화(SAMP) 공정과 연관된 패턴 전사 동안 에칭 균일성을 개선하기 위해, 스페이서 프로파일을 재성형(reshape)하기 위한 실시형태가 본원에서 설명된다. 재성형은 예를 들어, SAMP 공정의 일부로서 형성된 코어를 커버하는 스페이서 재료층의 코너, 및/또는 코어에 인접한 스페이서의 코너에 추가적인 스페이서 재료를 증착함으로써 제공된다. 예시적인 일 실시형태에서, 경사형(oblique) 물리 기상 증착(PVD) 공정과 같은 하나 이상의 방향성 증착 공정이 스페이서 프로파일을 재성형하기 위해 사용된다. 스페이서 프로파일의 이러한 재성형은 대칭 스페이서가 형성될 수 있게 함으로써, 후속적인 패턴 전사 공정 동안 에칭 균일성을 개선한다. 또한, 상이한 또는 추가적인 특징, 변형, 및 실시형태가 구현될 수 있으며, 관련 시스템 및 방법이 사용될 수도 있다.
일 실시형태에서, 스페이서 프로파일을 재성형하기 위한 방법이 개시되고, 방법은, 마이크로 전자 소재의 기판을 위한 재료층 상에 코어를 형성하는 단계; 코어 위에 스페이서 재료층을 형성하는 단계; 및 추가적인 스페이서 재료를 증착하기 위한 하나 이상의 방향성 증착 공정을 사용하여 그리고 하나 이상의 에칭 공정 단계를 사용하여, 스페이서 재료층을 재성형함으로써 코어에 인접한 대칭 스페이서를 형성하는 단계를 포함한다.
추가적인 실시형태에서, 대칭 스페이서는 자체 정렬 다중 패턴화(SAMP) 공정의 일부로서 형성된다. 추가적인 실시형태에서, 대칭 스페이서는, 하나 이상의 방향성 증착 공정에 의해, 스페이서 재료층이 코어의 코너를 커버하는 스페이서 재료층의 코너에 추가적인 스페이서 재료를 증착하는 단계; 및 하나 이상의 에칭 공정에 의해, 코어에 인접한 대칭 스페이서를 남기도록 스페이서 재료층 및 추가적인 스페이서 재료를 에칭하는 단계에 의해 형성된다. 또 다른 실시형태에서, 스페이서 재료층의 코너는 둥근 코너이다.
추가적인 실시형태에서, 대칭 스페이서는, 코어에 인접한 비대칭 스페이서를 형성하도록 스페이서 재료층을 에칭하는 단계; 하나 이상의 방향성 증착 공정에 의해, 스페이서의 코너에 추가적인 스페이서 재료를 증착하는 단계; 및 하나 이상의 에칭 공정에 의해, 코어에 인접한 대칭 스페이서를 남기도록 추가적인 스페이서 재료를 에칭하는 단계에 의해 형성된다. 추가적인 실시형태에서, 비대칭 스페이서의 코너는 둥근 코너를 갖는다.
추가적인 실시형태에서, 방법은 대칭 스페이서를 형성하기 위해 적어도 부분적으로 평탄화 공정을 사용하는 단계를 포함한다. 추가적인 실시형태에서, 스페이서 재료층 및 추가적인 스페이서 재료는 공통의 재료이다. 또 다른 실시형태에서, 스페이서 재료층 및 추가적인 스페이서 재료는 상이한 재료이다.
추가적인 실시형태에서, 하나 이상의 방향성 증착 공정은 하나 이상의 경사형 물리 기상 증착(PVD) 공정을 포함한다. 추가적인 실시형태에서, 하나 이상의 경사형 PVD 공정은 30도 내지 60도의 각도로 추가적인 스페이서 재료를 도포한다. 추가적인 실시형태에서, 하나 이상의 경사형 PVD 공정은 45도의 각도로 추가적인 스페이서 재료를 도포한다.
추가적인 실시형태에서, 하나 이상의 경사형 PVD 공정은 추가적인 스페이서 재료를 2개의 상이한 방향으로 동시에 증착하기 위해 사용된다. 추가적인 실시형태에서, 제1 세트의 하나 이상의 경사형 PVD 공정은 추가적인 스페이서 재료를 제1 방향으로 증착하기 위해 사용되며, 제2 세트의 하나 이상의 경사형 PVD 공정은 추가적인 스페이서 재료를 제2 방향으로 증착하기 위해 사용된다. 또 다른 실시형태에서, 제1 세트의 경사형 PVD 공정은 제2 세트의 경사형 PVD 공정과 교번한다.
추가적인 실시형태에서, 동일한 공정 화학 반응, 상이한 공정 화학 반응, 또는 이들의 조합 중 적어도 하나를 갖는 복수의 경사형 물리 기상 증착(PVD) 공정이 사용된다. 추가적인 실시형태에서, 동일한 목표 재료, 상이한 목표 재료, 또는 이들의 조합 중 적어도 하나를 갖는 복수의 경사형 물리 기상 증착(PVD) 공정이 사용된다.
추가적인 실시형태에서, 방법은 대칭 스페이서를 남기도록 코어를 제거하는 단계를 더 포함한다. 추가적인 실시형태에서, 방법은 대칭 스페이서에 대한 패턴을 재료층으로 전사하는 단계를 포함한다. 또 다른 실시형태에서, 목표 수준의 에칭 균일성이 패턴의 전사에서 달성된다.
추가적인 실시형태에서, 스페이서 재료층은 산화물 또는 질화물 중 적어도 하나를 포함하며, 추가적인 스페이서 재료는 산화물 또는 질화물 중 적어도 하나를 포함한다. 추가적인 실시형태에서, 코어는 유기 평탄화 층 또는 비정질 실리콘 층 중 적어도 하나로 형성된다. 또 다른 실시형태에서, 스페이서 재료층은 원자층 증착을 사용하여 형성된다.
또한, 상이한 또는 추가적인 특징, 변형, 및 실시형태가 구현될 수 있으며, 관련 시스템 및 방법이 사용될 수도 있다.
본 발명 및 이의 장점의 더 완전한 이해는 첨부된 도면과 함께 고려되는 이하의 설명을 참조함으로써 달성될 수 있으며, 첨부된 도면에서 유사한 참조 번호는 유사한 특징부를 나타낸다. 그러나, 첨부된 도면은 개시된 개념의 예시적인 실시형태만을 도시하므로 범위를 제한하는 것으로 간주되어서는 안되며, 개시된 개념에 대해 다른 동등하게 효과적인 실시형태가 허용될 수 있음을 유의해야 한다.
도 1(종래기술)은 SAMP 공정 내에서 맨드릴 풀 이후에 남아있는 스페이서의 상부 부분의 비대칭 형상으로 인해, 후속적인 패턴 전사 시에 에칭 균일성의 저하가 유발되는 종래의 솔루션에 대한 예시적인 실시형태의 단면도를 제공한다.
도 2a 내지 도 2d(종래기술)는 종래의 솔루션에서 비대칭 스페이서가 에칭 균일성의 결여를 유발하는 예시적인 실시형태의 단면도를 제공한다.
도 3a 내지 도 3f는 방향성 증착 공정을 사용하여 스페이서 재료층의 코너에 추가적인 스페이서 재료를 증착하여, 종래의 솔루션이 겪는 에칭 균일성의 저하를 감소시키거나 제거함으로써, 스페이서 재료층이 재성형되는 예시적인 실시형태의 단면도를 제공한다.
도 4a 내지 도 4d는 방향성 증착 공정을 사용하여 스페이서의 코너에 추가적인 스페이서 재료를 증착하여, 종래의 솔루션이 겪는 에칭 균일성의 저하를 감소시키거나 제거함으로써, 스페이서 재료층이 재성형되는 추가적인 예시적인 실시형태의 단면도를 제공한다.
도 5a는 방향 증착 공정을 사용하여 추가적인 스페이서 재료를 증착함으로써 스페이서 프로파일의 재성형을 제공하는 예시적인 실시형태의 공정 흐름도이다.
도 5b는 방향 증착 공정을 사용하여 스페이서 재료층의 코너에 추가적인 스페이서 재료를 증착함으로써 스페이서 프로파일의 재성형을 제공하는 예시적인 실시형태의 공정 흐름도이다.
도 5c는 방향 증착 공정을 사용하여 스페이서의 코너에 추가적인 스페이서 재료를 증착함으로써 스페이서 프로파일의 재성형을 제공하는 예시적인 실시형태의 공정 흐름도이다.
본원에서 설명된 바와 같이, 하나 이상의 방향성 증착 공정을 사용하여 추가적인 스페이서 재료로 스페이서 프로파일을 재성형함으로써, 마이크로 전자 소재의 제조를 위한 에칭 균일성이 개선된다. 실시형태는, 코어에 인접한 스페이서의 코너에 추가적인 스페이서 재료를 증착하는 단계; SAMP 공정의 일부로서 형성된 코어를 커버하는 스페이서 재료층의 코너에 추가적인 스페이서 재료를 증착하는 단계; 및/또는 방향성 증착 공정을 사용하여 스페이서 프로파일을 재성형하는 다른 구현예를 포함한다. 일 실시형태에서, 하나 이상의 방향성 증착 공정은 추가적인 스페이서 재료를 증착하기 위해 사용되는 경사형 물리 기상 증착(PVD) 공정을 포함한다. 스페이서 프로파일이 재성형되면, 코어에 인접한 대칭 스페이서를 남기기 위해, 스페이서 재료층 및/또는 추가적인 스페이서 재료를 에치 백하기 위한 에치 백 공정이 수행된다. 또한, 대칭 스페이서의 형성 시에, 평탄화 공정이 사용될 수 있다. 코어가 인출된 후에, 이러한 대칭 스페이서는 종래의 솔루션이 겪는 에칭 균일성 저하를 받지 않으면서, 패턴을 하부층으로 전사하기 위해 사용된다. 본원에서 설명된 재성형 실시형태는 하나 이상의 하부 재료층으로의 이러한 패턴 전사 시에, 목표 수준의 에칭 균일성 및/또는 목표 수준의 가우징을 달성할 수 있다. 본원에서 설명된 공정 기술을 여전히 이용하면서 다른 장점 및 구현이 또한 달성될 수 있다.
도 3a 내지 도 3e는 종래의 솔루션이 겪는 에칭 균일성의 저하를 감소시키거나 제거하도록 스페이서 재료층이 재성형되는 예시적인 실시형태의 단면도를 제공한다. 이러한 예시적인 실시형태에서, 스페이서 재료층은 경사형 PVD 공정과 같은 하나 이상의 방향성 증착 공정을 사용하여 스페이서 재료층의 코너에 추가적인 스페이서 재료를 증착함으로써 재성형된다. 이 경우, 이러한 재성형은 대칭 스페이서의 형성을 가능하게 함으로써, 종래의 솔루션이 겪는 에칭 균일성의 저하를 감소시키거나 제거한다.
도 3a는 기판(102) 위에 미리 형성된 코어(202) 위에 스페이서 재료층(204)이 형성된 후의 예시적인 실시형태(300)의 단면도를 제공한다. 기판(102)은 하나 이상의 재료층을 포함할 수 있다. 스페이서 재료층(204)은 산화물 층(SiO2), 질화물 층(SiN), 및/또는 코어(202) 위에 형성된 다른 보호용 재료층일 수 있다. 예시적인 일 실시형태에서, 스페이서 재료층(204)은 원자층 증착(ALD) 및/또는 다른 증착 기술을 사용하여 형성된다. 코어(202)는 OPL, 비정질 실리콘 층, 및/또는 다른 재료층으로 형성될 수 있다.
도 3b는 추가적인 스페이서 재료(314)를 증착하기 위한 하나 이상의 방향성 증착 공정이 수행된 후의 예시적인 실시형태(310)의 단면도를 제공한다. 이러한 추가적인 스페이서 재료(314)는 코어(202)의 일 측면 상의 코너를 커버하는 스페이서 재료층(204)의 코너 상에 증착된다. 실시형태(310)에서, 추가적인 스페이서 재료(314)는 화살표(312)로 표시된 바와 같이, 스페이서 재료층(204)의 우측 상단 코너 상에 증착된다. 실시형태(310)에서 도시된 바와 같이, 추가적인 스페이서 재료(314)가 증착되는 이러한 코너는 둥근 코너일 수 있다. 추가적인 스페이서 재료(314)는 스페이서 재료층(204)과 동일한 재료일 수 있거나 스페이서 재료층(204)과 상이한 재료일 수 있다.
도 3c는 추가적인 스페이서 재료(316)를 증착하기 위한 하나 이상의 방향성 증착 공정이 수행된 후의 예시적인 실시형태(315)의 단면도를 제공한다. 이러한 추가적인 스페이서 재료(316)는 코어(202)의 다른 측면 상의 코너를 커버하는 스페이서 재료층(204)의 코너 상에 증착된다. 실시형태(315)에서, 추가적인 스페이서 재료(316)는 화살표(317)로 표시된 바와 같이, 스페이서 재료층(204)의 좌측 상단 코너 상에 증착된다. 실시형태(315)에서 도시된 바와 같이, 추가적인 스페이서 재료(316)가 증착되는 이러한 코너는 둥근 코너일 수 있다. 추가적인 스페이서 재료(314/316)는 예를 들어, 산화물, 질화물, 및/또는 다른 보호용 재료일 수 있다. 추가적인 스페이서 재료(316)는 스페이서 재료층(204)과 동일한 재료일 수 있거나 스페이서 재료층(204)과 상이한 재료일 수 있다. 또한, 추가적인 스페이서 재료(314/316)를 형성하기 위해 사용되는 방향성 증착 공정은 동일한 공정 화학 반응을 사용하여, 상이한 공정 화학 반응을 사용하여, 또는 이들의 조합으로 구현될 수 있다. 또한, 추가적인 스페이서 재료(314/316)를 형성하기 위해 사용되는 증착 공정의 목표 재료는 동일하거나, 상이하거나, 또는 이들의 조합일 수도 있다. 또한, 본원에서 설명된 기술을 여전히 이용하면서 다른 변형예가 구현될 수 있다.
도 3b 및 도 3c에서, 추가적인 스페이서 재료(314)는 추가적인 스페이서 재료(316) 전에 형성되는 것으로 도시됨을 유의한다. 또한, 추가적인 스페이서 재료(316)는 추가적인 스페이서 재료(314) 전에 형성될 수 있음을 유의한다. 또한, 추가적인 스페이서 재료(314/316)는 방향을 교번하는 방향성 증착 공정을 사용하여 증착될 수 있다. 예를 들어, 제1 세트의 방향성 증착 공정은 하나의 각도를 사용하여 추가적인 스페이서 재료(314)를 증착하기 위해 사용되며, 제2 세트의 방향성 증착 공정은 추가적인 스페이서 재료(316)를 증착하기 위해 사용된다. 또한, 제1 세트 내의 증착 공정과 제2 세트 내의 증착 공정은 다수의 교번 공정 사이클 동안에 추가적인 스페이서 재료(314/316)를 축적하도록 교번한다. 이러한 교번 기술은 예를 들어, 다른 재료가 형성되기 전에 스페이서 재료(314/316) 중 하나가 완전히 형성되는 경우 발생할 수 있는 섀도잉(shadowing)을 방지하도록 돕는다.
예시적인 일 실시형태에서, 하나 이상의 경사형 물리 기상 증착(PVD) 공정은 도 3b에 도시된 추가적인 스페이서 재료(314) 및 도 3c에 도시된 추가적인 스페이서 재료(316)를 증착하기 위한 방향성 증착 공정으로서 사용된다. 예를 들어, 하나 이상의 경사형 PVD 공정은 스페이서 재료층(204)의 우측 상단 코너에 추가적인 스페이서 재료(314)를 도포하기 위해 사용될 수 있고, 하나 이상의 유사한 경사형 PVD 공정은 또한 스페이서 재료층(204)의 좌측 상단 코너에 추가적인 스페이서 재료(316)를 도포하기 위해 사용될 수 있다. 경사형 PVD 공정은 예를 들어, 30도 내지 60도의 각도로, 그리고 바람직하게는 45도의 각도로, 추가적인 스페이서 재료(314/316)를 증착할 수 있다. 도 3b 및 도 3c와 관련하여 별도의 경사형 PVD 공정이 도시되지만, 하나 이상의 경사형 PVD 공정은 스페이서 재료층(204)의 양쪽 코너에 동시에 추가적인 스페이서 재료(314/316)를 도포하기 위해 사용될 수도 있음을 유의한다. 또한, 전술한 바와 같이, 다수의 교번 공정 사이클 동안에 교번 기술에 의해 추가적인 스페이서 재료(314/316)를 축적하도록 방향을 교번하는 경사형 PVD 공정이 사용될 수 있다. 또한, 경사형 PVD 공정은 동일한 공정 화학 반응을 사용하여, 상이한 공정 화학 반응을 사용하여, 또는 이들의 조합으로 구현될 수 있다. 또한, 추가적인 스페이서 재료(314/316)를 형성하기 위해 사용되는 PVD 공정의 목표 재료는 동일하거나, 상이하거나, 또는 이들의 조합일 수도 있다. 또한, 하나 이상의 경사형 PVD 공정 대신에 또는 하나 이상의 경사형 PVD 공정과 더불어, 다른 방향성 증착 공정이 사용될 수도 있다. 또한, 본원에서 설명된 기술을 여전히 이용하면서 다른 변형예가 구현될 수 있다.
도 3d는 코어(202)에 인접한 대칭 스페이서(324)를 형성하도록 추가적인 스페이서 재료(314/316) 및 스페이서 재료층(204)의 일부분이 제거된 후의 예시적인 실시형태(320)의 단면도를 제공한다. 예를 들어, 코어(202)의 측벽을 따라 대칭 스페이서(324)를 남기기 위해, 스페이서 재료층(204) 및 추가적인 스페이서 재료(314/316)를 에치 백하기 위한 에치 백 공정이 수행될 수 있다. 예시적인 일 실시형태에서, 대칭 스페이서(324)의 형성의 일부로서, 추가적인 스페이서 재료(314) 및 코어(202)의 상부 표면과 함께 스페이서 재료층(204)을 평탄화하기 위한 평탄화 공정이 수행된다. 또한, 에치 백 공정 및 평탄화가 조합되어 사용될 수 있음을 유의한다. 또한, 도 3b 및 도 3c에 제공된 재성형 후에 대칭 스페이서(324)를 형성하기 위해 상이한 및/또는 추가적인 공정이 사용될 수 있다.
도 3e는 맨드릴 풀 공정이 수행된 후의 예시적인 실시형태(330)의 단면도를 제공한다. 도시된 바와 같이, 코어(202)가 OPL로 형성되는 애쉬 공정과 같이, 맨드릴 풀 공정은 도 3d에 도시된 코어(202)를 제거하기 위해 사용된다. 이러한 맨드릴 풀 공정 후에, 대칭 스페이서(324)가 남는다. 특히, 코어(202)가 인출된 코어 지점(346)에 인접한 측면 상의 대칭 스페이서(324)의 에지는, 도 3d에 도시된 바와 같이 코어들(202) 사이에 갭이 있었던 스페이스 지점(348)에 인접한 측면 상의 대칭 스페이서(324)의 에지와 비교하여, 유사하거나 일치하는 레벨을 갖는다. 종래의 솔루션과 대조적으로, 이러한 대칭 스페이서(324)는 균일하며, 대칭적인 상부 부분을 제공한다.
도 3f는 대칭 스페이서(324)에 대한 패턴을 대칭 스페이서들(324) 사이의 기판(102)으로 전사하기 위한 에칭 공정이 적용된 후의 예시적인 실시형태(340)의 단면도를 제공한다. 도 3a에 도시된 바와 같이 코어(202)가 그 위에 미리 형성된 기판(102)은 하나 이상의 재료층을 포함할 수 있다. 스페이서(324)의 대칭 형상은 종래의 솔루션에 의해 생성된 비대칭 스페이서와 연관된 문제를 완화시킴으로써, 에칭 균일성을 개선한다. 특히, 실시형태(340)에 도시된 바와 같이, 코어 지점(346)과 연관된 표면이 스페이스 지점(348)과 연관된 표면과 비교하여, 유사하거나 일치하는 에칭 레벨을 갖도록 에칭 균일성이 개선된다. 따라서, 에칭 균일성이 개선됨으로써, 종래의 솔루션에서 겪던 문제를 감소시키거나 제거한다. 또한, 본원에서 설명된 재성형 실시형태는 본원에서 설명된 바와 같은 스페이서 프로파일의 재성형 및 대칭 스페이서의 형성으로 인해, 도 3f에 도시된 바와 같이 하나 이상의 하부 재료층으로의 패턴 전사 시에, 목표 수준의 에칭 균일성 및/또는 목표 수준의 가우징을 달성할 수 있다.
도 4a 내지 도 4d는 종래의 솔루션이 겪는 에칭 균일성의 저하를 감소시키거나 제거하도록 스페이서 재료층이 재성형되는 추가적인 예시적인 실시형태의 단면도를 제공한다. 이러한 예시적인 실시형태에서, 스페이서 재료층은 경사형 PVD 공정과 같은 하나 이상의 방향성 증착 공정을 사용하여 스페이서의 코너에 추가적인 스페이서 재료를 증착함으로써 재성형된다. 이 경우, 이러한 재성형은 대칭 스페이서의 형성을 가능하게 함으로써, 종래의 솔루션이 겪는 에칭 균일성의 저하를 감소시키거나 제거한다.
도 4a는 기판(102) 위에 미리 형성된 코어(202) 위에 스페이서 재료층(204)이 형성된 후의 예시적인 실시형태(400)의 단면도를 제공한다. 기판(102)은 하나 이상의 재료층을 포함할 수 있다. 스페이서 재료층(204)은 산화물 층(SiO2), 질화물 층(SiN), 및/또는 코어(202) 위에 형성된 다른 보호용 재료층일 수 있다. 예시적인 일 실시형태에서, 스페이서 재료층(204)은 원자층 증착(ALD) 및/또는 다른 증착 기술을 사용하여 형성된다. 코어(202)는 OPL, 비정질 실리콘 층, 및/또는 다른 재료층으로 형성될 수 있다. 실시형태(400)는 도 3a의 실시형태(300)와 일치함을 유의한다.
도 4b는 에치 백 공정이 수행된 후의 예시적인 실시형태(410)의 단면도를 제공한다. 예를 들어, 도 4a에 도시된 스페이서 재료층(204)을 에칭하여, 도 4b의 예시적인 실시형태(410)에 도시된 바와 같이 코어(202)의 측벽을 따라 스페이서(104)를 형성하기 위해, 에치 백 공정이 수행된다. 에치 백 공정은 예를 들어, 플라즈마 에칭 공정일 수 있다.
도 4c는 추가적인 스페이서 재료(422)를 증착하기 위한 하나 이상의 방향성 증착 공정이 수행된 후의 예시적인 실시형태(420)의 단면도를 제공한다. 이러한 추가적인 스페이서 재료(422)는 코어(202)에 인접한 스페이서(104)의 코너 상에 증착된다. 실시형태(420)에서, 이러한 코너는 둥근 코너이다. 전술한 바와 같이, 하나 이상의 방향성 증착 공정은 하나 이상의 경사형 PVD 공정일 수 있다. 전술한 바와 같은 일부 실시형태에서, 하나 이상의 경사형 PVD 공정은 추가적인 스페이서 재료를 2개의 상이한 방향으로 동시에 증착하여, 코어의 양 측면 상의 스페이서 상에 추가적인 스페이서 재료(422)를 동시에 증착하기 위해 사용될 수 있다. 추가적인 실시형태에서, 제1 세트의 하나 이상의 경사형 PVD 공정은 제1 세트의 코너에 대해 제1 방향으로 추가적인 스페이서 재료(422)를 증착하기 위해 사용될 수 있고, 제2 세트의 하나 이상의 경사형 PVD 공정은 제2 세트의 코너에 대해 제2 방향으로 추가적인 스페이서 재료를 증착하기 위해 사용될 수 있다. 또한, 다른 변형예가 구현될 수도 있다.
도 4d는 코어(202)에 인접한 대칭 스페이서(324)를 형성하도록 추가적인 스페이서 재료(422)가 에칭된 후의 예시적인 실시형태(430)의 단면도를 제공한다. 예를 들어, 코어(202)의 측벽을 따라 대칭 스페이서(324)를 남기기 위해, 필요에 따라 스페이서 재료층(204)뿐만 아니라, 추가적인 스페이서 재료(422)를 에치 백하기 위한 에치 백 공정이 수행될 수 있다. 또한, 예시적인 일 실시형태에서, 대칭 스페이서(324)의 형성을 가능하게 하거나 형성하기 위해, 추가적인 스페이서 재료(422) 및 코어(202)의 상부 표면과 함께 스페이서 재료층(204)을 평탄화하기 위한 평탄화 공정이 수행될 수 있다. 또한, 에치 백 공정 및 평탄화가 조합되어 사용될 수 있음을 유의한다. 또한, 도 4c에 제공된 재성형 후에 대칭 스페이서(324)를 형성하기 위해, 상이한 및/또는 추가적인 공정이 사용될 수 있다. 또한, 실시형태(430)는 도 3d의 실시형태(320)와 일치하고, 도 3e 및 도 3f의 공정은 도 4d의 실시형태(430)를 추가로 처리하기 위해 유사하게 사용될 수 있음을 유의한다.
도 5a는 방향 증착 공정을 사용하여 추가적인 스페이서 재료를 증착함으로써 스페이서 프로파일의 재성형을 제공하는 예시적인 실시형태(500)의 공정 흐름도이다. 블록(502)에서, 마이크로 전자 소재의 기판을 위한 재료층 상에 코어가 형성된다. 블록(504)에서, 코어 위에 스페이서 재료층이 형성된다. 블록(506)에서, 추가적인 스페이서 재료를 증착하기 위한 하나 이상의 방향성 증착 공정을 사용하여 그리고 하나 이상의 에칭 공정 단계를 사용하여, 스페이서 재료층을 재성형함으로써 코어에 인접한 대칭 스페이서가 형성된다. 본원에서 설명된 기술을 여전히 이용하면서, 추가적인 및/또는 상이한 단계가 또한 사용될 수 있음을 유의한다.
도 5b는 방향 증착 공정을 사용하여 스페이서 재료층의 코너에 추가적인 스페이서 재료를 증착함으로써 스페이서 프로파일의 재성형을 제공하는 예시적인 실시형태(510)의 공정 흐름도이다. 블록(502 및 504)은 도 5a에서와 동일하다. 블록(502)에서, 마이크로 전자 소재의 기판을 위한 재료층 상에 코어가 형성된다. 블록(504)에서, 코어 위에 스페이서 재료층이 형성된다. 실시형태(510)에서, 대칭 스페이서는 블록(512 및 514)에서 형성된다. 블록(512)에서, 하나 이상의 방향성 증착 공정을 사용하여, 스페이서 재료층이 코어의 코너를 커버하는 스페이서 재료층의 코너에 추가적인 스페이서 재료가 증착된다. 블록(514)에서, 코어에 인접한 대칭 스페이서를 남기도록 추가적인 스페이서 재료 및 스페이서 재료층의 일부분이 제거된다. 본원에서 설명된 기술을 여전히 이용하면서, 추가적인 및/또는 상이한 단계가 또한 사용될 수 있음을 유의한다.
도 5c는 방향 증착 공정을 사용하여 스페이서의 코너에 추가적인 스페이서 재료를 증착함으로써 스페이서 프로파일의 재성형을 제공하는 예시적인 실시형태(520)의 공정 흐름도이다. 블록(502 및 504)은 도 5a에서와 동일하다. 블록(502)에서, 마이크로 전자 소재의 기판을 위한 재료층 상에 코어가 형성된다. 블록(504)에서, 코어 위에 스페이서 재료층이 형성된다. 실시형태(520)에서, 대칭 스페이서는 블록(522, 524, 및 526)에서 형성된다. 블록(522)에서, 코어에 인접한 비대칭 스페이서를 형성하도록 스페이서 재료층이 에칭된다. 블록(524)에서, 하나 이상의 방향성 증착 공정을 사용하여 스페이서의 코너에 추가적인 스페이서 재료가 증착된다. 블록(526)에서, 코어에 인접한 대칭 스페이서를 남기도록 추가적인 스페이서 재료가 에칭된다. 본원에서 설명된 기술을 여전히 이용하면서, 추가적인 및/또는 상이한 단계가 또한 사용될 수 있음을 유의한다.
본원에서 설명된 재료층을 형성하기 위해 하나 이상의 증착 공정이 사용될 수 있음을 유의한다. 예를 들어, 하나 이상의 증착은 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 및/또는 다른 증착 공정을 사용하여 구현될 수 있다. 플라즈마 증착 공정의 경우, 다양한 압력, 전력, 유량 및 온도 조건에서 하나 이상의 희석 가스(예를 들어, 아르곤, 질소 등)와 조합하여, 탄화수소, 플루오르화 탄소, 또는 질소 함유 탄화수소를 포함하지만 이에 한정되지 않는 전구체 가스 혼합물이 사용될 수 있다. PR 층에 대한 리소그래피 공정은 광학 리소그래피, 극자외선(EUV) 리소그래피, 및/또는 다른 리소그래피 공정을 사용하여 구현될 수 있다. 에칭 공정은 플라즈마 에칭 공정, 방전 에칭 공정, 및/또는 다른 원하는 에칭 공정을 사용하여 구현될 수 있다. 예를 들어, 플라즈마 에칭 공정은 플루오르화 탄소, 산소, 질소, 수소, 아르곤, 및/또는 다른 가스를 포함하는 플라즈마를 사용하여 구현될 수 있다. 또한, 비아 형성 동안 비아에 대한 CD(임계 치수) 목표 파라미터가 달성되도록 보장하기 위해, 공정 단계를 위한 작동 변수가 제어될 수 있다. 작동 변수는 예를 들어, 챔버 온도, 챔버 압력, 가스의 유량, 플라즈마의 생성 시에 전극 조립체에 인가되는 주파수 및/또는 전력, 및/또는 공정 단계를 위한 다른 작동 변수를 포함할 수 있다. 또한, 본원에서 설명된 기술을 여전히 이용하면서 변형예가 구현될 수 있다.
본 명세서 전반에 걸쳐서 "일 실시형태" 또는 "실시형태"라는 언급은 실시형태와 관련하여 설명된 특정한 특징, 구조, 재료, 또는 특성이 본 발명의 적어도 하나의 실시형태에 포함됨을 의미하지만, 이들이 모든 실시형태에 존재한다는 것을 의미하지 않음을 유의한다. 따라서, 본 명세서 전반에 걸친 다양한 곳에서 "일 실시형태에서" 또는 "실시형태에서"라는 문구의 출현은 반드시 본 발명의 동일한 실시형태를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조, 재료, 또는 특성은 하나 이상의 실시형태에서 임의의 적합한 방식으로 조합될 수 있다. 다양한 추가적인 층 및/또는 구조물이 포함될 수 있거나/포함될 수 있고, 설명된 특징이 다른 실시형태에서 생략될 수 있다.
본원에서 사용된 바와 같은 "마이크로 전자 소재"는 일반적으로 본 발명에 따라 처리되는 대상물을 지칭한다. 마이크로 전자 소재는 소자, 특히 반도체 또는 다른 전자 소자의 임의의 재료 부분 또는 구조물을 포함할 수 있으며, 예를 들어, 반도체 기판과 같은 베이스 기판 구조물, 또는 베이스 기판 구조물 위에 있거나 위에 놓이는 박막과 같은 층일 수 있다. 따라서, 소재는 패턴화된 또는 패턴화되지 않은 임의의 특정한 베이스 구조물, 하부층 또는 상부층으로 한정되는 것으로 의도되는 것이 아니라, 오히려 임의의 그러한 층 또는 베이스 구조물, 그리고 층 및/또는 베이스 구조물의 임의의 조합물을 포함하는 것으로 고려된다. 이하의 설명은 특정 유형의 기판을 언급할 수 있지만, 이는 단지 예시적인 목적을 위한 것이며 제한사항이 아니다.
본원에서 사용된 바와 같은 "기판"이라는 용어는 재료가 그 위에 형성되는 기재 또는 구성을 의미하고 포함한다. 기판은 단일 재료, 상이한 재료의 복수의 층, 이들 중에서 상이한 구조 또는 상이한 재료의 영역을 갖는 층 또는 층들 등을 포함할 수 있음을 이해할 것이다. 이들 재료는 반도체, 절연체, 도체, 또는 이들의 조합물을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조물 상의 베이스 반도체 층, 하나 이상의 층, 구조물 또는 영역이 그 위에 형성된 반도체 기판 또는 금속 전극일 수 있다. 기판은 통상적인 실리콘 기판, 또는 반도체 재료층을 포함하는 다른 벌크 기판일 수 있다. 본원에서 사용된 바와 같은 "벌크 기판"이라는 용어는 실리콘 웨이퍼뿐만 아니라, 실리콘-온-글래스("SOG") 기판 및 실리콘-온-사파이어("SOS") 기판과 같은, 실리콘-온-절연체("SOI") 기판, 베이스 반도체 토대 상의 실리콘의 에피택셜 층, 그리고 실리콘-게르마늄, 게르마늄, 갈륨 비소, 갈륨 질화물, 및 인듐 인화물과 같은 다른 반도체 또는 광전자 재료를 의미하고 포함한다. 기판은 도핑될 수 있거나 도핑되지 않을 수 있다.
마이크로 전자 소재를 처리하기 위한 시스템 및 방법은 다양한 실시형태로 설명된다. 관련 기술 분야의 당업자는 다양한 실시형태가 하나 이상의 특정 세부사항 없이 실시될 수 있거나, 다른 대체 및/또는 추가적인 방법, 재료, 또는 구성 요소와 함께 실시될 수 있음을 인식할 것이다. 다른 실시예에서, 널리 알려진 구조, 재료, 또는 작동은 본 발명의 다양한 실시형태의 양태를 불명료하게 하는 것을 방지하기 위해 상세히 도시되거나 설명되지 않는다. 유사하게, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위해 구체적인 수, 재료, 및 구성이 상술된다. 그럼에도 불구하고, 본 발명은 구체적인 세부사항 없이 실시될 수 있다. 또한, 도면에 도시된 다양한 실시형태는 예시적인 표본이며 반드시 일정한 비율로 도시된 것은 아니라는 점을 이해한다.
설명된 시스템 및 방법의 추가적인 변형예 및 대안적인 실시형태는 본 설명을 고려하는 당업자에게 명백할 것이다. 따라서, 설명된 시스템 및 방법은 이러한 예시적인 구성으로 한정되지 않음을 인식할 것이다. 본원에서 도시되고 설명된 시스템 및 방법의 형태는 예시적인 실시형태로서 고려되어야 한다는 점을 이해해야 한다. 구현예에서 다양한 변경이 이루어질 수 있다. 따라서, 본 발명은 구체적인 실시형태를 참조하여 본원에서 설명되지만, 본 발명의 범위를 벗어나지 않고 다양한 변형 및 변경이 이루어질 수 있다. 따라서, 명세서 및 도면은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 하며, 이러한 변형은 본 발명의 범위 내에 포함되는 것으로 의도된다. 또한, 구체적인 실시형태와 관련하여 본원에서 설명된 문제에 대한 임의의 이점, 장점, 또는 솔루션은 어느 하나의 또는 모든 청구항의 중요한, 필요한 또는 필수적인 특징 또는 요소로서 해석되도록 의도되지 않는다.

Claims (23)

  1. 스페이서 프로파일을 재성형하기 위한 방법으로서,
    마이크로 전자 소재의 기판을 위한 재료층 상에 코어를 형성하는 단계;
    상기 코어 위에 스페이서 재료층을 형성하는 단계; 및
    추가적인 스페이서 재료를 증착하기 위한 하나 이상의 방향성 증착 공정을 사용하여 그리고 하나 이상의 에칭 공정 단계를 사용하여, 상기 스페이서 재료층을 재성형함으로써 상기 코어에 인접한 대칭 스페이서를 형성하는 단계를 포함하는,
    스페이서 프로파일을 재성형하기 위한 방법.
  2. 제1항에 있어서,
    상기 대칭 스페이서는 자체 정렬 다중 패턴화(SAMP) 공정의 일부로서 형성되는, 방법.
  3. 제1항에 있어서,
    상기 대칭 스페이서는,
    상기 하나 이상의 방향성 증착 공정에 의해, 상기 스페이서 재료층이 상기 코어의 코너를 커버하는 상기 스페이서 재료층의 코너에 추가적인 스페이서 재료를 증착하는 단계; 및
    상기 하나 이상의 에칭 공정에 의해, 상기 코어에 인접한 대칭 스페이서를 남기도록 상기 스페이서 재료층 및 상기 추가적인 스페이서 재료를 에칭하는 단계에 의해 형성되는, 방법.
  4. 제3항에 있어서,
    상기 스페이서 재료층의 코너는 둥근 코너인, 방법.
  5. 제1항에 있어서,
    상기 대칭 스페이서는,
    상기 코어에 인접한 비대칭 스페이서를 형성하도록 상기 스페이서 재료층을 에칭하는 단계;
    상기 하나 이상의 방향성 증착 공정에 의해, 상기 스페이서의 코너에 추가적인 스페이서 재료를 증착하는 단계; 및
    상기 하나 이상의 에칭 공정에 의해, 상기 코어에 인접한 대칭 스페이서를 남기도록 상기 추가적인 스페이서 재료를 에칭하는 단계에 의해 형성되는, 방법.
  6. 제5항에 있어서,
    상기 비대칭 스페이서의 코너는 둥근 코너를 갖는, 방법.
  7. 제1항에 있어서,
    상기 대칭 스페이서를 형성하기 위해 적어도 부분적으로 평탄화 공정을 사용하는 단계를 더 포함하는, 방법.
  8. 제1항에 있어서,
    상기 스페이서 재료층 및 상기 추가적인 스페이서 재료는 공통의 재료인, 방법.
  9. 제1항에 있어서,
    상기 스페이서 재료층 및 상기 추가적인 스페이서 재료는 상이한 재료인, 방법.
  10. 제1항에 있어서,
    상기 하나 이상의 방향성 증착 공정은 하나 이상의 경사형 물리 기상 증착(PVD) 공정을 포함하는, 방법.
  11. 제10항에 있어서,
    상기 하나 이상의 경사형 PVD 공정은 30도 내지 60도의 각도로 상기 추가적인 스페이서 재료를 도포하는, 방법.
  12. 제10항에 있어서,
    상기 하나 이상의 경사형 PVD 공정은 45도의 각도로 상기 추가적인 스페이서 재료를 도포하는, 방법.
  13. 제10항에 있어서,
    상기 하나 이상의 경사형 PVD 공정은 추가적인 스페이서 재료를 2개의 상이한 방향으로 동시에 증착하기 위해 사용되는, 방법.
  14. 제10항에 있어서,
    제1 세트의 하나 이상의 경사형 PVD 공정은 추가적인 스페이서 재료를 제1 방향으로 증착하기 위해 사용되며, 제2 세트의 하나 이상의 경사형 PVD 공정은 추가적인 스페이서 재료를 제2 방향으로 증착하기 위해 사용되는, 방법.
  15. 제14항에 있어서,
    상기 제1 세트의 경사형 PVD 공정은 상기 제2 세트의 경사형 PVD 공정과 교번하는, 방법.
  16. 제10항에 있어서,
    동일한 공정 화학 반응, 상이한 공정 화학 반응, 또는 이들의 조합 중 적어도 하나를 갖는 복수의 경사형 물리 기상 증착(PVD) 공정이 사용되는, 방법.
  17. 제10항에 있어서,
    동일한 목표 재료, 상이한 목표 재료, 또는 이들의 조합 중 적어도 하나를 갖는 복수의 경사형 물리 기상 증착(PVD) 공정이 사용되는, 방법.
  18. 제1항에 있어서,
    상기 대칭 스페이서를 남기도록 상기 코어를 제거하는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서,
    상기 대칭 스페이서에 대한 패턴을 상기 재료층으로 전사하는 단계를 더 포함하는, 방법.
  20. 제19항에 있어서,
    상기 패턴의 전사에서 목표 수준의 에칭 균일성이 달성되는, 방법.
  21. 제1항에 있어서,
    상기 스페이서 재료층은 산화물 또는 질화물 중 적어도 하나를 포함하며, 상기 추가적인 스페이서 재료는 산화물 또는 질화물 중 적어도 하나를 포함하는, 방법.
  22. 제1항에 있어서,
    상기 코어는 유기 평탄화 층 또는 비정질 실리콘 층 중 적어도 하나로 형성되는, 방법.
  23. 제1항에 있어서,
    상기 스페이서 재료층은 원자층 증착을 사용하여 형성되는, 방법.
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