KR20200066611A - 실장 구조체의 제조 방법 및 이것에 이용되는 적층 시트 - Google Patents

실장 구조체의 제조 방법 및 이것에 이용되는 적층 시트 Download PDF

Info

Publication number
KR20200066611A
KR20200066611A KR1020207007627A KR20207007627A KR20200066611A KR 20200066611 A KR20200066611 A KR 20200066611A KR 1020207007627 A KR1020207007627 A KR 1020207007627A KR 20207007627 A KR20207007627 A KR 20207007627A KR 20200066611 A KR20200066611 A KR 20200066611A
Authority
KR
South Korea
Prior art keywords
circuit member
conductive layer
heat
laminated sheet
thermal conductivity
Prior art date
Application number
KR1020207007627A
Other languages
English (en)
Other versions
KR102522785B1 (ko
Inventor
타카유키 하시모토
타쿠야 이시바시
카즈키 니시무라
Original Assignee
나가세케무텍쿠스가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 나가세케무텍쿠스가부시키가이샤 filed Critical 나가세케무텍쿠스가부시키가이샤
Publication of KR20200066611A publication Critical patent/KR20200066611A/ko
Application granted granted Critical
Publication of KR102522785B1 publication Critical patent/KR102522785B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/08—Holders with means for regulating temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/08—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of resonators or networks using surface acoustic waves
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02535—Details of surface acoustic wave devices
    • H03H9/02818—Means for compensation or elimination of undesirable effects
    • H03H9/02834—Means for compensation or elimination of undesirable effects of temperature influence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/058—Holders; Supports for surface acoustic wave devices
    • H03H9/059—Holders; Supports for surface acoustic wave devices consisting of mounting pads or bumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1078—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a foil covering the non-active sides of the SAW device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1085—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a non-uniform sealing mass covering the non-active sides of the BAW device
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/20—Modifications to facilitate cooling, ventilating, or heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/02—Forming enclosures or casings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/08—Shaping or machining of piezoelectric or electrostrictive bodies
    • H10N30/085—Shaping or machining of piezoelectric or electrostrictive bodies by machining
    • H10N30/088—Shaping or machining of piezoelectric or electrostrictive bodies by machining by cutting or dicing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/87—Electrodes or interconnections, e.g. leads or terminals
    • H10N30/875—Further connection or lead arrangements, e.g. flexible wiring boards, terminal pins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/88—Mounts; Supports; Enclosures; Casings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Acoustics & Sound (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Thermal Sciences (AREA)
  • Laminated Bodies (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)

Abstract

제1 회로 부재와 복수의 제2 회로 부재를 구비함과 동시에, 상기 제1 회로 부재와 상기 제2 회로 부재 사이에 공간이 형성된 실장 부재를 준비하는 공정과, 제1 및 제2의 열 전도층을 구비하고, 상기 제1의 열 전도층의 적어도 한쪽의 가장 외측에 배치되어 있는 적층 시트를 준비하는 공정과, 상기 제1의 열 전도층이 상기 제2 회로 부재와 대향하도록, 상기 적층 시트를 상기 실장 부재에 배치하는 배치 공정과, 상기 적층 시트를 상기 제1 회로 부재에 대해서 압압함과 동시에 가열해서, 상기 공간을 유지하면서 상기 제2 회로 부재를 봉지하고, 상기 적층 시트를 경화시키는 봉지 공정을 구비하고, 경화 후의 상기 제1의 열 전도층의 상온에 있어서의 두께 방향의 열 전도율이 주면 방향의 열 전도율 이상이고, 경화 후의 상기 제2의 열 전도층의 상온에 있어서의 주면 방향의 열 전도율이 두께 방향의 열 전도율보다도 큰, 실장 구조체의 제조 방법.

Description

실장 구조체의 제조 방법 및 이것에 이용되는 적층 시트
본 발명은, 내부에 공간을 구비하는 실장 구조체의 제조 방법으로서, 상세하게는, 적층 시트를 이용하여 봉지(封止)된 실장 구조체의 제조 방법, 및, 이것에 이용되는 적층 시트에 관한 것이다.
회로 기판에 탑재되는 전자 부품(회로 부재) 중에는, 회로 기판과의 사이에 공간을 필요로 하는 것이 있다. 예를 들면, 휴대전화 등의 노이즈 제거에 이용되는 SAW 칩은, 압전 기판(압전체) 상을 전반(傳搬)하는 표면파를 이용하여 원하는 주파수를 필터링하기 위해, 압전체 상의 전극과, SAW 칩이 탑재되는 회로 기판 사이에 공간이 필요하다.
SAW 칩은, 전력이 입력되면, 자기(自己) 발열한다. 자기 발열에 의해서 SAW 칩의 온도가 상승하면, 주파수의 변동이 발생해서, 수신 감도가 저하하는 경우가 있다. 또, SAW 칩 자신의 열화(劣化)에 의해, 장기간의 사용이 곤란하게 되는 경우가 있다. 그래서, SAW 칩을 봉지하는 수지 시트에 열 전도성의 재료를 배합하여, 방열을 촉진하는 것이 행해지고 있다(특허문헌 1 및 2).
일본공개특허공보 특개2015－35567호 일본공개특허공보 특개2016－784호
그러나, 특허문헌 1 및 2와 같이, 단지 봉지용의 수지 시트에 열 전도성의 재료를 배합하는 것만으로는, SAW 칩의 내부에서 생긴 열을 수지 시트를 거쳐, 신속하게 기판에 방열시키는 것은 곤란하다. SAW 칩의 방열은, 이것이 탑재되는 전자 부품의 고집적화 및 고밀도화에 수반하여, 점점 중요해지고 있다.
상기를 감안하여, 본 발명의 한 국면은, 제1 회로 부재와, 상기 제1 회로 부재에 탑재되는 복수의 제2 회로 부재를 구비함과 동시에, 상기 제1 회로 부재와 상기 제2 회로 부재 사이에 공간이 형성된 실장 부재를 준비하는 공정과, 제1의 열 전도층과 제2의 열 전도층을 구비하고, 상기 제1의 열 전도층이, 적어도 한쪽의 가장 외측(最外)에 배치되어 있는 적층 시트를 준비하는 공정과, 상기 제1의 열 전도층이 상기 제2 회로 부재와 대향하도록, 상기 적층 시트를 상기 실장 부재에 배치하는 배치 공정과, 상기 적층 시트를 상기 제1 회로 부재에 대해서 압압(押壓)함과 동시에, 상기 적층 시트를 가열해서, 상기 공간을 유지하면서 상기 제2 회로 부재를 봉지하고, 상기 적층 시트를 경화시키는 봉지 공정을 구비하고, 경화 후의 상기 제1의 열 전도층의 상온(常溫)에 있어서의 두께 방향의 열 전도율이, 주면 방향의 열 전도율 이상이고, 경화 후의 상기 제2의 열 전도층의 상온에 있어서의 주면 방향의 열 전도율이, 두께 방향의 열 전도율보다도 큰, 실장 구조체의 제조 방법에 관한 것이다.
본 발명의 다른 국면은, 제1 회로 부재와, 상기 제1 회로 부재에 탑재되는 복수의 제2 회로 부재를 구비함과 동시에, 상기 제1 회로 부재와 상기 제2 회로 부재 사이에 공간이 형성된 실장 부재를 봉지하기 위해서 이용되는 적층 시트로서, 제1의 열 전도층과 제2의 열 전도층을 구비하고, 상기 제1의 열 전도층이, 적어도 한쪽의 가장 외측에 배치되어 있고, 경화 후의 상기 제1의 열 전도층의 상온에 있어서의 두께 방향의 열 전도율이, 주면 방향의 열 전도율 이상이고, 경화 후의 상기 제2의 열 전도층의 상온에 있어서의 주면 방향의 열 전도율이, 두께 방향의 열 전도율보다도 큰, 적층 시트에 관한 것이다.
본 발명에 의하면, 실장 구조체가 중공 봉지됨과 동시에, 실장 구조체의 방열성이 향상한다.
도 1은, 본 발명의 1실시형태에 관계된 실장 구조체를 모식적으로 도시하는 단면도이다.
도 2는, 본 발명의 1실시형태에 관계된 적층 시트를 모식적으로 도시하는 단면도이다.
도 3은, 봉지 공정 중의 실장 부재를 모식적으로 도시하는 단면도이다. 다만, 도 3a는 적층 시트가 경화하기 전의 상태를 도시하고 있고, 도 3b는 적층 시트가 경화한 후의 상태를 도시하고 있다.
도 4는, 본 발명의 1실시형태에 관계된 제조 방법을, 실장 부재 혹은 실장 구조체의 단면에 의해 모식적으로 도시하는 설명도이다.
본 실시형태에 관계된 방법에 의해 제조되는 실장 구조체의 1예를, 도 1에 도시한다. 도 1은, 실장 구조체(10)를 모식적으로 도시하는 단면도이다.
실장 구조체(10)는, 제1 회로 부재(1)와, 제1 회로 부재(1)에 탑재되는 복수의 제2 회로 부재(2)와, 제2 회로 부재(2)를 봉지하는 봉지재(4)를 구비한다. 제1 회로 부재(1)와 제2 회로 부재(2) 사이에는, 공간(내부 공간(S))이 형성되어 있다. 봉지재(4)는, 내부 공간(S)을 유지하면서 제2 회로 부재(2)를 봉지함과 동시에, 제2 회로 부재(2)로부터 생긴 열을 방출하기 위해서 마련된다. 또한, 본 실시형태에서는, 제2 회로 부재(2)를, 범프(3)를 거쳐 제1 회로 부재(1)에 탑재하고 있지만, 제1 회로 부재(1)에의 탑재 방법은, 이것에 한정되지 않는다.
봉지재(4)는, 적층 시트(4P)의 경화물이다. 본 발명은, 이 적층 시트(4P)를 포함한다. 적층 시트(4P)는, 도 2에 도시하는 바와 같이, 적어도 한쪽의 가장 외측에 배치된 제1의 열 전도층(41P)과 제2의 열 전도층(42P)을 구비한다. 따라서, 얻어지는 봉지재(4)는, 적어도 제1의 열 전도층(41P)의 경화물 층(이하, 제1의 경화 열 전도층(41)이라 칭한다.)과, 제2의 열 전도층(42P)의 경화물 층(이하, 제2의 경화 열 전도층(42)이라 칭한다.)을 구비하는 적층 구조를 가진다. 적층 시트(4P)는 미(未)경화물 또는 반(半)경화물이고, 제1의 열 전도층(41P) 및 제2의 열 전도층(42P)도 역시, 각각 미경화물 또는 반경화물이다. 도 2는, 적층 시트(4P)를 모식적으로 도시하는 단면도이다.
제1의 경화 열 전도층(41)에 있어서, 상온(20∼30℃)에 있어서의 두께 방향의 열 전도율 λ1T는, 주면 방향의 열 전도율 λ1S 이상이다. 한편, 제2의 경화 열 전도층(42)에 있어서, 상온에 있어서의 주면 방향의 열 전도율 λ2S는, 두께 방향의 열 전도율 λ2T보다도 크다. 열원인 제2 회로 부재(2)에는, 제1의 경화 열 전도층(41)의 한쪽의 주면(제1의 내표면)이 대향하고 있다. 따라서, 제2 회로 부재(2)로부터 생긴 열은, 제1의 경화 열 전도층(41)의 내표면으로부터, 그의 내부에 신속하게 전달됨과 동시에, 내부로부터 다른쪽의 주면(제1의 외표면)에 신속하게 전달된다. 제1의 외표면에 전달된 열은, 제1의 외표면에 접촉하는 제2의 경화 열 전도층(42)의 한쪽의 주면(제2의 내표면)에 전달된다. 제2의 내표면에 전달된 열은, 제2의 경화 열 전도층(42)의 내부를 주로 주면 방향으로 이동하고, 제1의 경화 열 전도층(41)과 제1 회로 부재(1)와의 접촉 부분으로부터, 다시 제1의 경화 열 전도층(41)에 전달한 후, 제1 회로 부재(1)로 방열된다.
[적층 시트]
봉지 공정에 있어서, 적층 시트(4P)는, 제1의 열 전도층(41P)이 제2 회로 부재(2)와 대향하도록 배치되어, 제1 회로 부재(1)를 향해 압압된다. 이것에 의해, 적층 시트(4P)는, 제2 회로 부재(2)의 표면에 밀착됨과 동시에, 제2 회로 부재(2)끼리의 사이의 제1 회로 부재(1)의 표면에까지 도달한다. 이때, 제1의 열 전도층(41P) 및 제2의 열 전도층(42P)의 적어도 한쪽이, 내부 공간(S)을 유지하면서, 제2 회로 부재(2) 및 제2 회로 부재(2)끼리의 사이의 제1 회로 부재(1)의 표면에 밀착해서 봉지할 수 있을 정도의 탄성을 가지고 있으면 좋다. 여기서, 방열성이 더욱더 향상하기 쉬워지는 점에서, 적층 시트(4P)는, 제2 회로 부재(2)가 봉지될 때에, 내부 공간(S)을 유지하면서, 제2 회로 부재(2) 및 제2 회로 부재(2)끼리의 사이의 제1 회로 부재(1)의 표면에 밀착해서 봉지할 수 있을 정도의 탄성을 가지는 제1의 열 전도층(41P)과, 유동할 수 있을 정도의 점성을 가지는 제2의 열 전도층(42P)을 구비하는 것이 바람직하다.
봉지 공정시, 제1의 열 전도층(41P)이 상기 탄성을 가지고, 또한, 제2의 열 전도층(42P)이 상기 점성을 가지는 것에 의해, 방열성이 더욱 향상하는 이유를, 도면을 참조하면서 설명한다. 도 3a 및 도 3b는, 봉지 공정중의 실장 부재를 모식적으로 도시하는 단면도이다. 다만, 도 3a는 적층 시트(4P)가 경화하기 전의 상태를 도시하고 있고, 도 3b는 적층 시트(4P)가 경화한 후의 상태를 도시하고 있다. 또한, 도 3에서는, 편의적으로, 제2의 열 전도층(42P)의 열 전도율이 보다 높은 방향을 화살표로 나타내고 있다.
봉지 공정에서는, 적층 시트(4P)가 제1 회로 부재(1)에 대해서 압압된다. 이때, 탄성을 가지는 제1의 열 전도층(41P)은, 제2 회로 부재(2)의 외형을 따르도록 변형한다. 예를 들면, 제2 회로 부재(2)끼리의 사이로 들어갈 때, 제1의 열 전도층(41P)은, 제2 회로 부재(2)끼리의 사이에 쑥 들어가도록, U자형으로 굴곡된다. 이때, 제2의 열 전도층(42P)은, 제1의 열 전도층(41P)의 굴곡에 따라서 U자형으로 유동한다(도 3a). 그 때문에, 예를 들면, 제2의 열 전도층(42P)이 섬유모양(纖維狀) 혹은 비늘조각모양(鱗片狀)의 열 전도성 필러를 포함하는 경우, 열 전도성 필러는, 제2의 열 전도층(42P)의 유동하는 방향과 동일한 방향으로 배향한다. 다시 말해, 제2의 열 전도층(42P)은, 주면 방향으로의 높은 열 전도율을 유지한 상태에서, 제2 회로 부재(2)의 외형을 덮을 수 있다. 따라서, 적층 시트(4P)가 경화한 후에 있어서도, 제2 회로 부재(2)의 측면을 덮는 제2의 경화 열 전도층(42)은, 제1 회로 부재(1)로 향하는 방향에 열을 전도할 수 있다(도 3b). 또, 제1의 경화 열 전도층(41)은, 두께 방향의 열 전도율이 주면 방향의 열 전도율 이상이기 때문에, 제2 회로 부재(2)로부터 생긴 열은, 제1의 경화 열 전도층(41)으로부터 제2의 경화 열 전도층(42)으로 전도하기 쉽다. 그 후, 이 열은, 제2의 경화 열 전도층(42)으로부터 다시 제1의 경화 열 전도층(41)에 전도하고, 제1의 경화 열 전도층(41)으로부터 제1 회로 부재(1)로 신속하게 방열된다.
또, 봉지 공정에 있어서 적층 시트(4P)가 제1 회로 부재(1)에 대해서 압압될 때, 점성을 가지는 제2의 열 전도층(42P)이 변형하는 것에 의해, 제2의 열 전도층(42P)과 탄성을 가지는 제1의 열 전도층(41P)과의 밀착성이 더욱더 높아진다. 이때, 제1의 열 전도층(41P)에 배합되는 열 전도성 필러(이하, 제1의 열 전도성 필러라고 칭한다.)에, 제2의 열 전도층(42P)에 배합되는 열 전도성 필러(이하, 제2의 열 전도성 필러라고 칭한다.)가 접촉하기 쉬워져, 제1의 경화 열 전도층(41)과 제2의 경화 열 전도층(42) 사이의 열 전도성이 향상된다.
상기한 대로, 제1의 경화 열 전도층(41)과 제2의 경화 열 전도층(42) 사이의 열 전도성이 향상됨과 동시에, 제2 회로 부재(2)로부터 생긴 열은, 제2의 경화 열 전도층(42) 및 제1의 경화 열 전도층(41)을 거쳐 신속하게 제1 회로 부재(1)에 방열되기 때문에, 실장 구조체(10)의 방열성은 매우 높아진다.
이하, 각 층에 대해서 상세하게 설명하겠지만, 본 발명은 이것에 한정되는 것은 아니다.
(제1의 열 전도층)
제1의 열 전도층(41P)은, 내부 공간(S)의 유지, 및, 제2 회로 부재(2)의 방열을 위해서 마련된다. 제1의 열 전도층(41P)은, 제2 회로 부재(2)가 봉지될 때, 내부 공간(S)을 유지하면서, 제2 회로 부재(2) 및 제2 회로 부재(2)끼리의 사이의 제1 회로 부재(1)의 표면에 밀착할 수 있을 정도의 탄성을 가지는 것이 바람직하다.
제1의 경화 열 전도층(41)의 상온에 있어서의 두께 방향의 열 전도율 λ1T는, 주면 방향의 열 전도율 λ1S 이상이다. 이것에 의해, 제2 회로 부재(2)의 열은, 제1의 경화 열 전도층(41)에 전달되기 쉬워진다. 열 전도율 λ1T와 열 전도율 λ1S의 비： λ1T/λ1S는, 1 이상인 한 특별히 한정되지 않지만, 1.2 이상이더라도 좋고, 1.5 이상이더라도 좋다. 열 전도율 λ1T는 특별히 한정되지 않지만, 1W/m·K 이상이더라도 좋고, 3W/m·K 이상이더라도 좋다. 열 전도율은, JIS　A　1412－2에 준해서 측정된다.
제1의 열 전도층은, 열 경화성 수지를 포함하는 제1 수지 조성물에 의해 구성된다.
제2 회로 부재(2)가 봉지될 때의 온도 t에 있어서의 제1 수지 조성물의 손실 탄젠트(正接) tanδ1은, 1 이하라도 좋고, 0.9 이하라도 좋고, 0.7 이하라도 좋다. 손실 탄젠트 tanδ1의 하한은 특별히 한정되지 않지만, 예를 들면, 0.1이다. 이와 같은 손실 탄젠트 tanδ1을 가지는 제1의 열 전도층(41P)은, 단독으로, 내부 공간(S)을 유지하면서, 제2 회로 부재(2)를 봉지할 수 있다. 따라서, 적층 시트(4P)가 점성이 높은 제2의 열 전도층(42P)을 구비하고 있어도, 내부 공간(S)은 유지된다.
제2 회로 부재(2)가 봉지될 때의 온도 t란, 내부 공간(S)이 유지된 상태에서, 제2 회로 부재(2)의 표면이 적층 시트(4P)에 의해서 덮였을 때의 적층 시트(4P)의 온도이다. 적층 시트(4P)의 온도는, 봉지 공정에 있어서의 적층 시트(4P)에 대한 가열 수단의 설정 온도로 대체할 수 있다. 적층 시트(4P)의 가열 수단이 프레스기인 경우, 가열 수단의 설정 온도란, 프레스기의 설정 온도이다. 적층 시트(4P)의 가열 수단이 제1 회로 부재(1)를 가열하는 가열기인 경우, 가열 수단의 설정 온도란, 제1 회로 부재(1)의 가열기의 설정 온도이다. 온도 t는, 적층 시트(4P)의 재질 등에 따라 변경할 수 있지만, 예를 들면, 실온+15℃(40℃)부터, 200℃까지의 사이이다. 구체적으로는, 온도 t는, 예를 들면 50℃ 이상, 180℃ 이하이다. 제2 회로 부재(2)가 봉지될 때, 적층 시트(4P)는 미(未)경화 상태라도 좋고, 반(半)경화 상태라도 좋다.
손실 탄젠트 tanδ1은, 온도 t에 있어서의 제1 수지 조성물의 저장 전단 탄성률(G1＇)과 손실 전단 탄성률(G1”)의 비： G1”/G1＇이다. 저장 전단 탄성률 G1＇ 및 손실 전단 탄성률 G1”는, JIS K 7244에 준거한 점탄성 측정 장치에 의해 측정할 수 있다. 구체적으로는, 저장 전단 탄성률 G1＇ 및 손실 전단 탄성률 G1”는, 직경 8㎜×1㎜의 시험편에 대해서, 점탄성 측정 장치(예를 들면, TA　Instruments사제, ARES－LS2)를 이용하여, 주파수 1㎐, 승온 속도 10℃／분의 조건에서 측정된다. 제2의 열 전도층(42P)을 구성하는 제2 수지 조성물의 손실 탄젠트 tanδ2에 대해서도 마찬가지이다.
온도 t에 있어서의 저장 전단 탄성률 G1＇는, 1.0×107Pa 이하라도 좋고, 1.0×106Pa 이하라도 좋다. 저장 전단 탄성률 G1＇의 하한은 특별히 한정되지 않지만, 예를 들면, 1.0×104Pa이다. 온도 t에 있어서의 저장 전단 탄성률 G1＇가 이 범위이면, 제1의 열 전도층(41P)의 봉지 공정에 있어서의 내부 공간(S)으로의 침입이 억제됨과 동시에, 제2 회로 부재(2)의 표면 및 제2 회로 부재(2)끼리의 사이의 제1 회로 부재(1)의 표면에 밀착할 수 있을 정도로 유동하는 것이 용이해진다.
제1의 열 전도층(41P)의 두께 T1은, 특별히 한정되지 않는다. 두께 T1은 100㎛ 이하라도 좋고, 80㎛ 이하라도 좋다. 이것에 의해, 저배화(低背化, height reduction)가 가능해짐과 동시에, 두께 방향으로 열 전도되기 쉬워진다. 한편, 절연성이 확보되기 쉬운 점, 및, 내부 공간(S)이 유지되기 쉬워지는 점에서, 두께 T1은 1㎛ 이상이라도 좋고, 10㎛ 이상이라도 좋다. 제1의 열 전도층(41P)의 두께 T1은, 제1의 열 전도층(41P)의 주면 사이의 거리이다. 주면 사이의 거리는, 임의의 10개소에 있어서의 거리를 평균화해서 구할 수 있다. 제2의 열 전도층(42P)의 두께 T2도 마찬가지로 해서 구해진다.
절연성의 관점에서, 제1의 열 전도층(41P)의 체적 저항률은 1×108Ω·㎝ 이상이라도 좋고, 1×1010Ω·㎝ 이상이라도 좋다.
제1 수지 조성물은, 열 경화성 수지를 포함한다. 제1 수지 조성물은, 예를 들면, 열 경화성 수지와 경화제와 열가소성 수지와 무기 충전제와 제1의 열 전도성 필러를 포함한다.
열 경화성 수지로서는, 특별히 한정되지 않지만, 에폭시 수지, (메타)아크릴 수지, 페놀 수지, 멜라민 수지, 실리콘 수지, 유레아(urea) 수지, 우레탄 수지, 비닐에스테르 수지, 불포화 폴리에스테르 수지, 디알릴프탈레이트 수지, 폴리이미드 수지 등을 들 수 있다. 이들은 1종을 단독으로 이용해도 좋고, 2종 이상을 조합해서 이용해도 좋다. 그 중에서도 에폭시 수지가 바람직하다.
봉지 전의 열 경화성 수지는, 미경화 상태라도 좋고, 반경화 상태라도 좋다. 반경화 상태란, 열 경화성 수지가 모노머 및/또는 올리고머를 포함하는 상태이고, 열 경화성 수지의 삼차원 가교 구조의 발달이 불충분한 상태를 말한다. 반경화 상태의 열 경화성 수지는, 실온(25℃)에서는 용제에 용해하지 않지만 경화는 불완전한 상태, 이른바 B스테이지에 있다.
에폭시 수지는, 특별히 한정되지 않지만, 예를 들면, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 AD형 에폭시 수지, 비스페놀 A형 에폭시 수지, 수소첨가(水添) 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 수소첨가 비스페놀 F형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 나프탈렌형 에폭시 수지, 지환식 지방족 에폭시 수지, 유기 카르본산류의 글리시딜에테르 등을 이용할 수 있다. 이들은 단독으로 이용해도 좋고, 2종 이상을 조합해서 이용해도 좋다. 에폭시 수지는, 프레폴리머이더라도 좋고, 폴리에테르 변성 에폭시 수지, 실리콘 변성 에폭시 수지와 같은 에폭시 수지와 다른 폴리머와의 공중합체이더라도 좋다. 그 중에서도, 비스페놀 AD형 에폭시 수지, 나프탈렌형 에폭시 수지, 비스페놀 A형 에폭시 수지 및/또는 비스페놀 F형 에폭시 수지가 바람직하다. 특히, 내열성 및 내수성이 우수하고, 또한 저렴한 점에서, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지가 바람직하다.
에폭시 수지는, 수지 조성물의 점도 조절을 위해서, 에폭시기를 분자중에 1개가지는 1관능 에폭시 수지를, 에폭시 수지 전체에 대해서 0.1질량% 이상, 30질량% 이하 정도 포함할 수 있다. 이와 같은 1관능 에폭시 수지로서는, 페닐글리시딜에테르, 2－에틸헥실글리시딜에테르, 에틸디에틸렌글리콜글리시딜에테르, 디시클로펜타디엔글리시딜에테르, 2－히드록시에틸글리시딜에테르 등을 이용할 수 있다. 이들은 단독으로 이용해도 좋고, 2종 이상을 조합해서 이용해도 좋다.
수지 조성물은, 열 경화성 수지의 경화제를 포함한다. 경화제는, 특별히 한정되지 않지만, 예를 들면, 페놀계 경화제(페놀 수지 등), 디시안디아미드계 경화제(디시안디아미드 등), 요소계 경화제, 유기산 히드라지드계 경화제, 폴리아민염계 경화제, 아민 어덕트계 경화제, 산 무수물계 경화제, 이미다졸계 경화제 등을 이용할 수 있다. 이들은 단독으로 이용해도 좋고, 2종 이상을 조합해서 이용해도 좋다. 경화제의 종류는, 열 경화성 수지에 따라 적당히 선택된다. 그 중에서도, 경화시의 저(低)아웃가스성, 내습성, 내(耐)히트사이클성 등의 점에서, 페놀계 경화제를 이용하는 것이 바람직하다.
경화제의 양은, 경화제의 종류에 따라서 다르다. 에폭시 수지를 이용하는 경우, 예를 들면, 에폭시기 1당량당, 경화제의 관능기의 당량수가 0.001당량 이상, 2당량 이하, 나아가서는 0.005당량 이상, 1.5당량 이하로 되는 양의 경화제를 이용할 수 있다.
또한, 디시안디아미드계 경화제, 요소계 경화제, 유기산 히드라지드계 경화제, 폴리아민염계 경화제, 아민 어덕트계 경화제는, 잠재성 경화제이다. 잠재성 경화제의 활성 온도는, 60℃ 이상, 나아가서는 80℃ 이상이라도 좋다. 또, 활성 온도는, 250℃ 이하, 나아가서는 180℃ 이하이더라도 좋다. 이것에 의해, 활성 온도 이상에서 신속하게 경화하는 수지 조성물을 얻을 수 있다.
열가소성 수지는, 시트화제로서 배합될 수 있다. 수지 조성물이 시트화되는 것에 의해, 봉지 공정에 있어서의 취급성이 향상됨과 동시에, 수지 조성물의 흘러내림(sagging) 등이 억제되어, 내부 공간(S)이 유지되기 쉬워진다.
열가소성 수지의 종류로서는, 예를 들면, 아크릴 수지, 페녹시 수지, 폴리올레핀, 폴리우레탄, 블록 이소시아네이트, 폴리에테르, 폴리에스테르, 폴리이미드, 폴리비닐 알콜, 부티랄 수지, 폴리아미드, 염화 비닐, 셀룰로오스, 열가소성 에폭시 수지, 열가소성 페놀 수지 등을 들 수 있다. 그 중에서도, 시트화제로서의 기능이 우수한 점에서, 아크릴 수지가 바람직하다. 열가소성 수지의 양은, 열 경화성 수지 100질량부당, 5질량부 이상, 200질량부 이하이더라도 좋고, 10질량부 이상, 150질량부 이하이더라도 좋다.
수지 조성물에 첨가할 때의 열가소성 수지의 형태는, 특별히 한정되지 않는다. 열가소성 수지는, 예를 들면, 중량 평균 입자지름(粒子徑) 0.01㎛ 이상, 200㎛ 이하의 입자이더라도 좋고, 0.01㎛ 이상, 100㎛ 이하의 입자이더라도 좋다. 상기 입자는, 코어쉘 구조를 가지고 있어도 좋다. 이 경우, 코어는, 예를 들면, n－, i－ 및 t－부틸(메타)아크릴레이트로 이루어지는 군에서 선택되는 적어도 1개의 모노머 유래(由來)의 유닛을 포함하는 중합체이더라도 좋고, 그 밖의 (메타)아크릴레이트 유래의 유닛을 포함하는 중합체이더라도 좋다. 쉘층은, 예를 들면, 메틸(메타)아크릴레이트, n－, i－ 또는 t－부틸(메타)아크릴레이트, (메타)아크릴산 등의 단관능 모노머와 1, 6－헥산디올디아크릴레이트 등의 다관능 모노머와의 공중합체이더라도 좋다. 또, 용제에 분산 혹은 용해시킨 고순도 열가소성 수지를, 수지 조성물에 첨가해도 좋다.
수지 조성물에 포함될 수 있는 무기 충전제로서는, 예를 들면, 용융 실리카 등의 실리카, 탈크, 탄산 칼슘, 티탄 화이트(타이타늄백), 벵갈라, 탄화 규소, 질화 붕소(BN) 등을 들 수 있다. 그 중에서도, 저렴한 점에서, 용융 실리카가 바람직하다. 무기 충전제의 평균 입경(粒徑)은, 예를 들면 0.01㎛ 이상, 100㎛ 이하이다. 무기 충전제의 양은, 열 경화성 수지 100질량부당, 1질량부 이상, 5000질량부 이하이더라도 좋고, 10질량부 이상, 3000질량부이더라도 좋다. 평균 입경은, 체적 입도(粒度) 분포의 누적 체적 50%에 있어서의 입경(D50. 이하 동일.)이다.
제1의 열 전도성 필러로서는, 열 전도성을 가지는 한 특별히 한정되지 않고, 등방성의 열 전도성을 가지고 있어도 좋고, 이방성의 열 전도성을 가지고 있어도 좋다. 제1의 열 전도성 필러로서는, 예를 들면, 결정성 실리카, BN, 질화 규소, 질화 알루미늄(AlN), 산화 알루미늄(Al2O3), 산화 마그네슘, 산화 아연, 다이아몬드 등을 들 수 있다. 이들은 단독으로 이용해도 좋고, 2종 이상을 조합해서 이용해도 좋다. 그 중에서도, 열 전도성이 우수한 점에서, BN, Al2O3, AlN이 바람직하고, 또 내습성이 우수한 점에서, BN, Al2O3이 바람직하다. 또, Al2O3이나 절연성의 유기 화합물로 표면 처리된 AlN을 이용해도 좋다.
제1의 열 전도성 필러의 형상은 특별히 한정되지 않고, 예를 들면, 입자모양(粒子狀), 섬유모양(纖維狀), 비늘조각모양(鱗片狀)이다. 그 중에서도, 두께 방향에 있어서의 열 전도율이 주면 방향의 열 전도율 이상으로 되기 쉬운 점에서, 입자모양인 것이 바람직하다. 섬유모양 또는 비늘조각모양의 제1의 열 전도성 필러는, 봉지시에 주면 방향으로 배향하기 쉽다. 입자모양의 제1의 열 전도성 필러는, 이차 입자이더라도 좋고, 섬유모양 혹은 비늘조각모양 필러를 조립(造粒)해서 얻어져도 좋다. 이와 같은 입자모양의 열 전도성 필러로서는, 예를 들면, 비늘조각모양 BN 필러를 응집한 이차 입자, Al2O3 입자, AlN 입자를 들 수 있다. 입자모양의 제1의 열 전도성 필러의 평균 입경은 특별히 한정되지 않고, 예를 들면 0.01㎛ 이상, 100㎛ 이하이다.
섬유모양 혹은 비늘조각모양이란, 예를 들면, 아스펙트비(aspect ratio)가 2 이상, 50 이하, 바람직하게는, 5 이상, 50 이하의 형상이다. 입자모양이란, 예를 들면, 아스펙트비가 1 이상, 2 미만인 형상이다.
제1의 열 전도성 필러의 양은 특별히 한정되지 않고, 그 종류나 제1의 열 전도층(41P)의 tanδ1 등을 고려해서, 적당히 설정하면 좋다. 예를 들면, BN, Al2O3 또는 AlN의 함유량은, 열 경화성 수지 100질량부당, 각각 1질량부 이상, 5000질량부 이하이더라도 좋다. 여기서, BN와 같이, 무기 충전제와 열 전도성 필러를 겸해서 배합되는 물질은, 무기 충전제 및 열 전도성 필러로서 각각 배합되어 있다고 간주해서, 각 함유량을 산출하면 좋다.
제1 수지 조성물은, 상기 이외의 제3 성분을 포함해도 좋다. 제3 성분으로서는, 경화 촉진제, 중합 개시제, 난연제, 안료, 실란 커플링제, 요변성(thixotropy) 부여제 등을 들 수 있다.
경화 촉진제는, 특별히 한정되지 않지만, 변성 이미다졸계 경화 촉진제, 변성 지방족 폴리아민계 촉진제, 변성 폴리아민계 촉진제 등을 들 수 있다. 경화 촉진제는, 에폭시 수지 등의 수지와의 반응 생성물(어덕트)로서 사용하는 것이 바람직하다. 이들은 단독으로 이용해도 좋고, 2종 이상을 조합해서 이용해도 좋다. 경화 촉진제의 활성 온도는, 보존 안정성의 점에서, 60℃ 이상, 나아가서는 80℃ 이상이더라도 좋다. 또, 활성 온도는, 250℃ 이하, 나아가서는 180℃ 이하이더라도 좋다. 여기서, 활성 온도란, 잠재성 경화제 및/또는 경화 촉진제의 작용에 의해, 열 경화성 수지의 경화를 급속히 앞당길 수 있는 온도이다.
경화 촉진제의 양은, 경화 촉진제의 종류에 따라서 다르다. 통상, 에폭시 수지 100질량부당, 0.1질량부 이상, 20질량부 이하이더라도 좋고, 1질량부 이상, 10질량부 이하이더라도 좋다. 또한, 경화 촉진제를 어덕트로서 사용하는 경우, 경화 촉진제의 양은, 경화 촉진제 이외의 성분(에폭시 수지 등)을 제외한 경화 촉진제의 정미(正味)의 양을 의미한다.
중합 개시제는, 광 조사 및/또는 가열에 의해, 경화성을 발현한다. 중합 개시제로서는, 라디칼 발생제, 산 발생제, 염기 발생제 등을 이용할 수 있다. 구체적으로는, 벤조페논계 화합물, 히드록시케톤계 화합물, 아조 화합물, 유기 과산화물, 방향족 술포늄염, 지방족 술포늄염 등의 술포늄염 등을 이용할 수 있다. 중합 개시제의 양은, 예를 들면, 에폭시 수지 100질량부당, 0.1질량부 이상, 20질량부 이하이더라도 좋고, 1질량부 이상, 10질량부 이하이더라도 좋다.
(제2의 열 전도층)
제2의 경화 열 전도층(42)은, 제2 회로 부재(2)로부터 제1의 경화 열 전도층(41)에 전달된 열을 실장 구조체(혹은 실장 칩) 전체에 확산시킨 후, 제1 회로 부재(1)에 전달하기 위한 층이다. 제2의 경화 열 전도층(42)의 상온에 있어서의 주면 방향의 열 전도율 λ2S는, 두께 방향의 열 전도율 λ2T보다도 크다. 또한, 실장 구조체(혹은 실장 칩)에 제1 회로 부재(1) 이외의 방열 수단을 마련해도 좋다. 이것에 의해, 제1의 경화 열 전도층(41)에 전달된 열은, 상기 방열 수단에 의해서 더욱더 방출되기 쉬워진다.
열 전도율 λ2T와 열 전도율 λ2S의 비： λ2T/λ2S는, 1보다 작은 한 특별히 한정되지 않는다. 비： λ2T/λ2S는, 0.8 미만이더라도 좋고, 0.5 미만이더라도 좋다. 이것에 의해, 제2 회로 부재(2)의 열은 실장 구조체(혹은 실장 칩) 전체에 확산되기 쉬워지고, 제1 회로 부재(1)로 전도되기 쉬워진다.
열 전도율 λ2S는 특별히 한정되지 않지만, 1W/m·K 이상이더라도 좋고, 3W/m·K 이상이더라도 좋다. 제1의 경화 열 전도층(41)의 상온에 있어서의 두께 방향의 열 전도율 λ1T와 제2의 경화 열 전도층(42)의 상온에 있어서의 주면 방향의 열 전도율 λ2S의 비： λ1T /λ2S는, 특별히 한정되지 않는다. 그 중에서도, 방열 효과가 높아지는 점에서, 비： λ1T//λ2S는 2 이하인 것이 바람직하다.
제2의 열 전도층은, 열 경화성 수지를 포함하는 제2 수지 조성물에 의해 구성된다.
제2 수지 조성물의 온도 t에 있어서의 손실 탄젠트 tanδ2는, 0.3보다 커도 좋다. 이것에 의해, 제2 회로 부재(2)가 봉지될 때, 제2의 열 전도층(42P)이 유동하기 쉬워져서, 주면 방향의 열 전도율이 높아지기 쉬워짐과 동시에, 실장 구조체(10)의 봉지면을 플랫하게 하는 것이 용이해진다. 손실 탄젠트 tanδ2의 상한은 특별히 한정되지 않지만, 예를 들면, 10이더라도 좋고, 8이더라도 좋다. 또한, 이와 같은 제2의 열 전도층(42P) 단독으로는, 내부 공간(S)을 유지하면서 봉지하는 것은 곤란하다.
온도 t에 있어서의 제2 수지 조성물의 저장 전단 탄성률 G2＇는, 1.0×103Pa 이상이더라도 좋다. 저장 전단 탄성률 G2＇의 상한은 특별히 한정되지 않지만, 예를 들면, 1.0×107Pa이더라도 좋고, 1.0×106Pa이더라도 좋다. 온도 t에 있어서의 저장 전단 탄성률 G2＇가 이 범위이면, 제2의 열 전도층(42P)은 유동하기 쉬워져서, 봉지면이 플랫하게 되기 쉽다.
제2 수지 조성물은, 열 경화성 수지 및 제2의 열 전도성 필러에 의해 구성된다. 제2 수지 조성물의 구성은, 특별히 한정되지 않지만, 제1 수지 조성물과 마찬가지 구성이더라도 좋다.
제2의 열 전도성 필러로서는, 이방성의 열 전도성을 가지는 한 특별히 한정되지 않고, 예를 들면, 제1의 열 전도층(41P)에 포함되는 제1의 열 전도성 필러와 동일한 재료를 들 수 있다. 제2의 열 전도성 필러로서는, 이방성의 열 전도성을 가지는 필러를 단독으로 이용해도 좋고, 이방성의 열 전도성을 가지는 필러와 등방성의 열 전도성을 가지는 필러를 조합해서 이용해도 좋다. 또, 제2의 열 전도성 필러의 배합량은, 제1의 열 전도성 필러와 마찬가지이면 좋다.
제2의 열 전도성 필러의 형상은 특별히 한정되지 않는다. 그 중에서도, 주면 방향에 있어서의 열 전도율을 높이기 위해서는, 섬유모양 혹은 비늘조각모양의 필러를 포함하는 것이 바람직하다. 이와 같은 필러로서는, 예를 들면, 비늘조각모양 BN를 들 수 있다. 제2의 열 전도성 필러 중, 30질량% 이상을 섬유모양 혹은 비늘조각모양으로 하는 것에 의해, 주면 방향에 있어서의 열 전도율을 보다 높게 할 수 있다. 제2의 열 전도성 필러의 평균 입경도 특별히 한정되지 않고, 예를 들면 0.01㎛ 이상, 100㎛ 이하이다.
방열성이 보다 높아지는 점에서, 제1의 열 전도층(41P)이, 제1의 열 전도성 필러로서, 비늘조각모양 BN 필러가 응집한 이차 입자, Al2O3 입자, 및, AlN 입자로 이루어지는 군에서 선택되는 적어도 일종을 포함하고, 제2의 열 전도층(42P)이, 제2의 열 전도성 필러로서, 비늘조각모양 BN 필러를 포함하는 것이 바람직하다. 그 중에서도, 제1의 열 전도성 필러로서, 비늘조각모양 BN 필러가 응집한 이차 입자 및 Al2O3 입자를 포함하는 것이 바람직하다.
점탄성(다시 말해, 손실 탄젠트 tanδ)은, 예를 들면, 제1 수지 조성물 및/또는 제2 수지 조성물의 조성에 의해서 조정할 수 있다. 예를 들면, 시트화제인 열가소성 수지의 양이나 종류를 변경하는 것에 의해, 손실 탄젠트 tanδ를 변화시킬 수 있다. 그 중에서도, 페녹시 수지를 이용하면, 용이하게 저장 전단 탄성률 G2＇를 작게 해서, tanδ를 크게 할 수 있다. 제2 수지 조성물에 포함되는 열가소성 수지의 양은, 열 경화성 수지 100질량부당, 5질량부 이상, 200질량부 이하이더라도 좋고, 10질량부 이상, 150질량부 이하이더라도 좋다.
제2의 열 전도층(42P)의 두께 T2는, 10㎛ 이상, 1400㎛ 이하이더라도 좋다. 이것에 의해, 봉지 공정에 있어서, 내부 공간(S)을 유지하기 쉬워짐과 동시에, 실장 구조체(10)의 봉지면을 플랫하게 하는 것이 용이해진다. 제2의 열 전도층(42P)의 체적 저항률은 특별히 한정되지 않고, 예를 들면, 제1의 열 전도층(41P)로 동일 정도이더라도 좋고, 작아도 좋다. 두께 T2는, 10㎛ 이상, 740㎛ 이하이더라도 좋다.
적층 시트(4P) 전체의 두께 T는 특별히 한정되지 않지만, 제2 회로 부재(2)의 표면에 밀착시키기 쉬운 점에서, 11㎛ 이상, 1500㎛ 이하이더라도 좋고, 20㎛ 이상, 1000㎛ 이하이더라도 좋고, 20㎛ 이상, 750㎛ 이하이더라도 좋다.
적층 시트(4P)는, 또 다른 제3의 층을 구비하고 있어도 좋다. 다만, 한쪽의 가장 외측에 제1의 열 전도층(41P)을 배치하고, 제1의 열 전도층(41P)에 인접해서 제2의 열 전도층(42P)을 배치한다. 다시 말해, 제3의 층은, 다른쪽의 가장 외측층(最外層)으로서 배치된다. 이 제3의 층은 단층이더라도 좋고, 복수 층의 적층체이더라도 좋다.
[실장 구조체의 제조 방법]
본 실시형태에 관계된 제조 방법을, 도 4를 참조하면서 설명한다. 도 4는, 본 실시형태에 관계된 제조 방법을, 실장 부재 혹은 실장 구조체(10)의 단면에 의해 모식적으로 도시하는 설명도이다.
실장 구조체(10)는, 제1 회로 부재(1)와, 제1 회로 부재(1)에 탑재되는 복수의 제2 회로 부재(2)를 구비함과 동시에, 제1 회로 부재(1)와 제2 회로 부재(2) 사이에 내부 공간(S)이 형성된 실장 부재를 준비하는 제1 준비 공정과, 적층 시트(4P)를 준비하는 제2 준비 공정과, 적층 시트(4P)의 제1의 열 전도층(41P)이 제2 회로 부재(2)와 대향하도록, 적층 시트(4P)를 실장 부재에 배치하는 배치 공정과, 적층 시트(4P)를 제1 회로 부재(1)에 대해서 압압함과 동시에, 적층 시트(4P)를 가열해서, 내부 공간(S)을 유지하면서, 제2 회로 부재(2)를 봉지하고, 적층 시트(4P)를 경화시키는 봉지 공정을 구비하는 방법에 의해 제조된다. 또, 얻어진 실장 구조체(10)를, 제2 회로 부재(2)마다 다이싱하는 개편화(個片化) 공정을 행해도 좋다.
(제1 준비 공정)
제1 회로 부재(1)와, 제1 회로 부재(1)에 탑재되는 복수의 제2 회로 부재(2)를 구비하는 실장 부재를 준비한다(도 4a). 제2 회로 부재(2)는, 예를 들면 범프(3)를 거쳐 제1 회로 부재(1)에 탑재되어 있다. 그 때문에, 제1 회로 부재(1)와 제2 회로 부재(2) 사이에는, 내부 공간(S)이 형성되어 있다.
제1 회로 부재(1)는, 예를 들면, 반도체 소자, 반도체 패키지, 유리 기판, 수지 기판, 세라믹 기판 및 실리콘 기판으로 이루어지는 군에서 선택되는 적어도 1종이다. 이들 제1 회로 부재는, 그의 표면에, ACF(이방성 도전 필름)나 ACP(이방성 도전 페이스트)와 같은 도전 재료층을 형성한 것이더라도 좋다. 수지 기판은, 리지드(rigid) 수지 기판이라도 플렉시블(flexible) 수지 기판이라도 좋고, 예를 들면, 에폭시 수지 기판(예를 들면, 유리 에폭시 기판), 비스말레이미드 트리아진 기판, 폴리이미드 수지 기판, 불소 수지 기판 등을 들 수 있다. 제1 회로 부재(1)는, 내부에 반도체 칩 등을 구비하는 부품 내장 기판이더라도 좋다.
제2 회로 부재(2)는, 제1 회로 부재(1)에, 예를 들면 범프(3)를 거쳐 탑재되어 있다. 이것에 의해, 제1 회로 부재(1)와 제2 회로 부재(2) 사이에는 내부 공간(S)이 형성된다. 제2 회로 부재(2)는, 이 내부 공간(S)을 유지한 상태에서 봉지(중공 봉지)되는 것을 필요로 하는 전자 부품이다. 제2 회로 부재(2)로서는, 예를 들면, RFIC, SAW, 센서 칩(가속도 센서 등), 압전 진동자 칩, 수정 진동자 칩, MEMS 디바이스 등을 들 수 있다.
범프(3)는 도전성을 가지고 있고, 제1 회로 부재(1)와 제2 회로 부재(2)는, 범프(3)를 거쳐 전기적으로 접속되어 있다. 범프(3)의 높이는 특별히 한정되지 않지만, 예를 들면, 5㎛ 이상, 150㎛ 이하이면 좋다. 범프(3)의 재료도 도전성을 가지는 한 특별히 한정되지 않고, 예를 들면, 구리, 금, 땜납볼 등을 들 수 있다.
즉, 실장 부재는, 각종 제1 회로 부재(1) 상에 제2 회로 부재(2)가 탑재된 칩·온·보드(CoB) 구조(칩·온·웨이퍼(CoW), 칩·온·필름(CoF), 칩·온·글래스(CoG)를 포함한다), 칩·온·칩(CoC) 구조, 칩·온·패키지(CoP) 구조 및 패키지·온·패키지(PoP) 구조를 가질 수 있다. 실장 부재는, 제2 회로 부재(2)가 탑재된 제1 회로 부재(1)에, 또 제1 회로 부재(1) 및/또는 제2 회로 부재(2)를 적층한 바와 같은 다층 실장 부재이더라도 좋다.
실장 부재는, 또, 제1 회로 부재에 탑재되고, 발열할 수 있는 제3 회로 부재(도시하지 않음)를 구비해도 좋다. 발열하는 제3 회로 부재가 탑재되어 있는 경우이더라도, 적층 시트(4P)에 의해서 방열이 촉진되기 때문에, 제2 회로 부재(2)에의 열적 영향이 억제된다. 제3 회로 부재로서는, 예를 들면, 파워업을 들 수 있다.
(제2 준비 공정)
제1의 열 전도층(41P) 및 제2의 열 전도층(42P)을 구비하는 적층 시트(4P)를 준비한다(도 4a).
적층 시트(4P)의 제조 방법은, 특별히 한정되지 않는다. 적층 시트(4P)는, 각 층을 별도로 작성한 후, 적층하는 (래미네이트법) 것에 의해 형성되어도 좋고, 각 층의 재료를 순차(順次), 코팅하는 (코팅법) 것에 의해 형성되어도 좋다.
래미네이트법에 있어서, 각 층은, 예를 들면, 상기 수지 조성물을 포함하는 용제 페이스트 혹은 무(無)용제 페이스트(이하, 단지 페이스트라고 총칭한다.)를 각각 조제하는 공정과, 상기 페이스트로 각 층을 형성하는 공정(형성 공정)을 포함하는 방법에 의해 형성된다. 이 방법에 의해, 제1의 열 전도층(41P) 및 제2의 열 전도층(42P)을 각각 형성한 후, 이 순으로 적층한다. 페이스트가 프리겔화제를 포함하는 경우, 형성 공정시에 겔화가 행해진다. 겔화는, 페이스트를 박막화한 후, 박막을 열 경화성 수지의 경화 온도 미만(예를 들면, 70℃ 이상, 150℃ 이하)에서, 1분 이상, 10분 이하 가열하는 것에 의해 행해진다.
한편, 코팅법에서는, 상기 방법에 의해, 예를 들면 제1의 열 전도층(41P)을 형성한 후, 이 제1의 열 전도층(41P)의 표면에, 제2 수지 조성물을 포함하는 페이스트를 코팅해서 제2의 열 전도층(42P)을 형성한다. 이 경우도, 형성 공정시에 겔화가 행해질 수 있다. 겔화는, 각 페이스트로 각각의 박막을 형성한 후, 차례차례(逐次) 실시되어도 좋고, 박막의 적층체를 형성한 후에 실시되어도 좋다.
각 층(박막)은, 예를 들면, 다이, 롤코터, 닥터 블레이드 등에 의해 형성된다. 이 경우, 페이스트의 점도를, 10mPa·s 이상, 10000mPa·s 이하로 되도록 조정하는 것이 바람직하다. 용제 페이스트를 이용한 경우, 그 후, 70℃ 이상, 150℃ 이하, 1분 이상, 10분 이하 건조해서, 용제를 제거해도 좋다. 상기 겔화와 용제의 제거는, 동시에 실시될 수 있다.
(배치 공정)
제1의 열 전도층(41P)이 제2 회로 부재(2)와 대향하도록, 적층 시트(4P)를 실장 부재에 배치한다. 제3 회로 부재가 탑재되어 있는 경우, 제1의 열 전도층(41P)을, 제2 회로 부재와 함께 제3 회로 부재에 대향시킨다.
이때, 복수의 제2 회로 부재(2), 나아가서는 제3 회로 부재를, 1매의 적층 시트(4P)로 덮어도 좋다. 이것에 의해, 복수의 제2 회로 부재(2)의 표면 및 제2 회로 부재(2)끼리의 사이의 제1 회로 부재(1)의 표면을, 일괄해서 봉지할 수 있다.
(봉지 공정)
적층 시트(4P)를 제1 회로 부재(1)에 대해서 압압함과 동시에(도 4b), 적층 시트(4P)를 가열한다. 이것에 의해, 내부 공간(S)을 유지하면서, 제2 회로 부재(2), 나아가서는 제3 회로 부재가 봉지된다. 적층 시트(4P)는, 제2 회로 부재(2) 등의 봉지와 동시에, 혹은 제2 회로 부재(2) 등이 봉지된 후, 경화한다(도 4c).
적층 시트(4P)의 제1 회로 부재(1)에 대한 압압은, 예를 들면, 적층 시트(4P)를, 적층 시트(4P)에 포함되는 열 경화성 수지의 경화 온도 미만에서 가열하면서 행해진다(열 프레스). 이것에 의해, 제2 회로 부재(2)가 봉지된다. 이때, 적층 시트(4P)는, 제2 회로 부재(2)의 표면에 밀착됨과 동시에, 제2 회로 부재(2)끼리의 사이의 제1 회로 부재(1)의 표면에 도달할 때까지 신전(伸展)하는 것이 용이해지고, 제2 회로 부재(2)의 봉지의 신뢰성이 높아진다.
열 프레스는, 대기압 하에서 행해도 좋고, 감압 분위기(예를 들면 50Pa 이상, 50,000Pa 이하, 바람직하게는 50Pa 이상, 3,000Pa 이하)에서 행해도 좋다. 압압시의 가열 조건은, 특별히 한정되지 않고, 압압 방법이나 열 경화성 수지의 종류에 따라적당히 설정하면 좋다. 상기 가열은, 예를 들면, 40℃ 이상, 200℃ 이하(바람직하게는 50℃ 이상, 180℃ 이하)에서, 1초 이상, 300분 이하(바람직하게는 3초 이상, 300분 이하) 행해진다.
계속해서, 적층 시트(4P)를 상기 경화 온도로 가열해서, 적층 시트(4P)중의 열 경화성 수지를 경화시켜서, 봉지재(4)를 형성한다. 적층 시트(4P)의 가열(열 경화성 수지의 경화) 조건은, 열 경화성 수지의 종류에 따라 적당히 설정하면 좋다. 열 경화성 수지의 경화는, 예를 들면, 50℃ 이상, 200℃ 이하(바람직하게는 120℃ 이상 180℃ 이하)에서, 1초 이상, 300분 이하(바람직하게는 60분 이상, 300분 이하) 행해진다.
열 프레스와 열 경화성 수지의 경화는, 따로따로 실시해도 좋고, 동시에 실시해도 좋다. 예를 들면, 감압 분위기 하, 적층 시트(4P)에 포함되는 열 경화성 수지의 경화 온도 미만에서 열 프레스한 후, 감압을 해제하여, 대기압 하에서 더욱더 고온으로 가열해서, 열 경화성 수지를 경화시켜도 좋다. 혹은, 대기압 하에서, 적층 시트(4P)에 포함되는 열 경화성 수지의 경화 온도 미만에서 열 프레스한 후, 더욱더 고온으로 가열해서, 열 경화성 수지를 경화시켜도 좋다. 또, 감압 분위기 하, 경화 온도에서 열 프레스하는 것에 의해, 감압중에 열 경화성 수지를 경화시켜도 좋다.
이상의 방법에 의해, 제1 회로 부재(1), 및, 제1 회로 부재(1)에 탑재된 복수의 제2 회로 부재(2)를 구비하는 실장 부재와, 실장 부재를 봉지하는 봉지재를 구비하는 실장 구조체(10)가 얻어진다.
(개편화 공정)
얻어진 실장 구조체(10)를, 제2 회로 부재(2)마다 다이싱하는 개편화 공정을 행해도 좋다(도 4d). 이것에 의해, 칩 레벨의 실장 구조체(실장 칩(20))가 얻어진다.
[산업상 이용가능성]
본 발명의 실장 구조체의 제조 방법은, 중공 봉지와 함께 높은 방열성을 부여할 수 있기 때문에, 여러가지 실장 구조체의 제조 방법으로서 유용하다. 또, 이 방법에 이용되는 본 발명의 적층 시트도, 여러가지 실장 구조체의 제조에 적합하다.
10： 실장 구조체
1： 제1 회로 부재
2： 제2 회로 부재
3： 범프
4： 봉지재(적층 시트의 경화물)
41： 제1의 경화 열 전도층
42： 제2의 경화 열 전도층
4P： 적층 시트
41P： 제1의 열 전도층
42P： 제2의 열 전도층
20： 실장 칩

Claims (11)

  1. 제1 회로 부재와, 상기 제1 회로 부재에 탑재되는 복수의 제2 회로 부재를 구비함과 동시에, 상기 제1 회로 부재와 상기 제2 회로 부재 사이에 공간이 형성된 실장 부재를 준비하는 공정과,
    제1의 열 전도층과 제2의 열 전도층을 구비하고, 상기 제1의 열 전도층이, 적어도 한쪽의 가장 외측(最外)에 배치되어 있는 적층 시트를 준비하는 공정과,
    상기 제1의 열 전도층이 상기 제2 회로 부재와 대향하도록, 상기 적층 시트를 상기 실장 부재에 배치하는 배치 공정과,
    상기 적층 시트를 상기 제1 회로 부재에 대해서 압압(押壓)함과 동시에, 상기 적층 시트를 가열해서, 상기 공간을 유지하면서 상기 제2 회로 부재를 봉지(封止)하고, 상기 적층 시트를 경화시키는 봉지 공정을 구비하고,
    경화 후의 상기 제1의 열 전도층의 상온에 있어서의 두께 방향의 열 전도율이, 주면 방향의 열 전도율 이상이고,
    경화 후의 상기 제2의 열 전도층의 상온에 있어서의 주면 방향의 열 전도율이, 두께 방향의 열 전도율보다도 큰, 실장 구조체의 제조 방법.
  2. 제 1 항에 있어서,
    경화 후의 상기 제1의 열 전도층의 상온에 있어서의 두께 방향의 열 전도율이, 1W/m·K 이상인, 실장 구조체의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    경화 후의 상기 제2의 열 전도층의 상온에 있어서의 주면 방향의 열 전도율이, 1W/m·K 이상인, 실장 구조체의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제1의 열 전도층은, 열 경화성 수지를 포함하는 제1 수지 조성물에 의해 구성되고,
    상기 제2 회로 부재가 봉지될 때의 온도 t에 있어서,
    상기 제1 수지 조성물의 손실 탄젠트(正接) tanδ1이, 1 이하인, 실장 구조체의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제2의 열 전도층은, 열 경화성 수지를 포함하는 제2 수지 조성물에 의해 구성되고,
    상기 제2 회로 부재가 봉지될 때의 온도 t에 있어서,
    상기 제2 수지 조성물의 손실 탄젠트 tanδ2가, 0.3보다도 큰, 실장 구조체의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 실장 부재가, 제1 회로 부재에 탑재되고, 발열할 수 있는 상기 제2 회로 부재와는 다른 제3 회로 부재를 더 구비하고,
    상기 배치 공정에 있어서, 상기 제1의 열 전도층을, 상기 제2 회로 부재 및 상기 제3 회로 부재와 대향하도록 배치하고,
    상기 봉지 공정에 있어서, 상기 제2 회로 부재 및 상기 제3 회로 부재가 봉지되는, 실장 구조체의 제조 방법.
  7. 제1 회로 부재와, 상기 제1 회로 부재에 탑재되는 복수의 제2 회로 부재를 구비함과 동시에, 상기 제1 회로 부재와 상기 제2 회로 부재 사이에 공간이 형성된 실장 부재를 봉지하기 위해서 이용되는 적층 시트로서,
    제1의 열 전도층과 제2의 열 전도층을 구비하고,
    상기 제1의 열 전도층이, 적어도 한쪽의 가장 외측에 배치되어 있고,
    경화 후의 상기 제1의 열 전도층의 상온에 있어서의 두께 방향의 열 전도율이, 주면 방향의 열 전도율 이상이고,
    경화 후의 상기 제2의 열 전도층의 상온에 있어서의 주면 방향의 열 전도율이, 두께 방향의 열 전도율보다도 큰, 적층 시트.
  8. 제 7 항에 있어서,
    경화 후의 상기 제1의 열 전도층의 상온에 있어서의 두께 방향의 열 전도율이, 1W/m·K 이상인, 적층 시트.
  9. 제 7 항 또는 제 8 항에 있어서,
    경화 후의 상기 제2의 열 전도층의 상온에 있어서의 주면 방향의 열 전도율이, 1W/m·K 이상인, 적층 시트.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제1의 열 전도층은, 열 경화성 수지를 포함하는 제1 수지 조성물에 의해 구성되고,
    상기 제2 회로 부재가 봉지될 때의 온도 t에 있어서,
    상기 제1 수지 조성물의 손실 탄젠트 tanδ1이, 1 이하인, 적층 시트.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제2의 열 전도층은, 열 경화성 수지를 포함하는 제2 수지 조성물에 의해 구성되고,
    상기 제2 회로 부재가 봉지될 때의 온도 t에 있어서,
    상기 제2 수지 조성물의 손실 탄젠트 tanδ2가, 0.3보다 큰, 적층 시트.
KR1020207007627A 2017-09-29 2018-09-28 실장 구조체의 제조 방법 및 이것에 이용되는 적층 시트 KR102522785B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017191944 2017-09-29
JPJP-P-2017-191944 2017-09-29
PCT/JP2018/036282 WO2019065976A1 (ja) 2017-09-29 2018-09-28 実装構造体の製造方法およびこれに用いられる積層シート

Publications (2)

Publication Number Publication Date
KR20200066611A true KR20200066611A (ko) 2020-06-10
KR102522785B1 KR102522785B1 (ko) 2023-04-18

Family

ID=65901469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207007627A KR102522785B1 (ko) 2017-09-29 2018-09-28 실장 구조체의 제조 방법 및 이것에 이용되는 적층 시트

Country Status (8)

Country Link
US (1) US11799442B2 (ko)
EP (1) EP3690931A4 (ko)
JP (1) JP7118985B2 (ko)
KR (1) KR102522785B1 (ko)
CN (1) CN111108595A (ko)
SG (1) SG11202002477YA (ko)
TW (1) TWI754103B (ko)
WO (1) WO2019065976A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3706164A4 (en) * 2017-10-31 2021-08-11 Nagase ChemteX Corporation PROCESS FOR PRODUCING A PACKAGING STRUCTURE AND SHEET USED THEREIN
CN113992174A (zh) * 2021-11-03 2022-01-28 北京超材信息科技有限公司 声学装置封装结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110068455A1 (en) * 2009-09-23 2011-03-24 Wang Jun Yong Packaging structure and method for manufacturing the same
KR20120024507A (ko) * 2010-09-06 2012-03-14 닛토덴코 가부시키가이샤 전자 부품 장치의 제조 방법 및 전자 부품 밀봉용 수지 조성물 시트
JP2015035567A (ja) 2013-08-09 2015-02-19 日東電工株式会社 電子デバイス封止用樹脂シート及び電子デバイスパッケージの製造方法
JP2016000784A (ja) 2014-06-12 2016-01-07 日東電工株式会社 封止用樹脂シート
JP2017108183A (ja) * 2017-03-13 2017-06-15 ナガセケムテックス株式会社 中空構造電子部品

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160607A (ja) 1999-12-02 2001-06-12 Polymatech Co Ltd 異方性熱伝導性シート
US6900383B2 (en) * 2001-03-19 2005-05-31 Hewlett-Packard Development Company, L.P. Board-level EMI shield that adheres to and conforms with printed circuit board component and board surfaces
DE10136743B4 (de) * 2001-07-27 2013-02-14 Epcos Ag Verfahren zur hermetischen Verkapselung eines Bauelementes
JP4383768B2 (ja) * 2003-04-23 2009-12-16 スリーエム イノベイティブ プロパティズ カンパニー 封止用フィルム接着剤、封止用フィルム積層体及び封止方法
US7228894B2 (en) * 2004-04-30 2007-06-12 Hewlett-Packard Development Company, L.P. Heat spreader with controlled Z-axis conductivity
JP4872587B2 (ja) 2006-10-12 2012-02-08 日立化成工業株式会社 封止フィルム、及びこれを用いた半導体装置
GB0700917D0 (en) * 2007-01-17 2007-02-28 Queen Mary & Westfield College Structures with improved properties
US7687895B2 (en) * 2007-04-30 2010-03-30 Infineon Technologies Ag Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips
DE102007020656B4 (de) * 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
JP2010034254A (ja) 2008-07-29 2010-02-12 Mitsubishi Chemicals Corp 三次元ｌｓｉ
JP5421751B2 (ja) * 2009-12-03 2014-02-19 スタンレー電気株式会社 半導体発光装置
US9165849B2 (en) * 2010-10-28 2015-10-20 Kyocera Corporation Electronic device
JP6119950B2 (ja) * 2011-12-02 2017-04-26 ナガセケムテックス株式会社 中空構造電子部品
US9414530B1 (en) * 2012-12-18 2016-08-09 Amazon Technologies, Inc. Altering thermal conductivity in devices
JP5735036B2 (ja) * 2013-05-23 2015-06-17 日東電工株式会社 電子部品装置の製造方法、及び、積層シート
JP6393092B2 (ja) 2013-08-07 2018-09-19 日東電工株式会社 中空型電子デバイス封止用樹脂シート及び中空型電子デバイスパッケージの製造方法
JP2016001685A (ja) 2014-06-12 2016-01-07 日東電工株式会社 電子デバイス装置の製造方法
JP6375756B2 (ja) * 2014-07-28 2018-08-22 大日本印刷株式会社 太陽電池モジュール用の封止材シート及びその製造方法
JP6254509B2 (ja) * 2014-11-07 2017-12-27 信越化学工業株式会社 電磁波シールド性支持基材付封止材及び封止後半導体素子搭載基板、封止後半導体素子形成ウエハ並びに半導体装置
JP6574787B2 (ja) 2014-12-19 2019-09-11 リンテック株式会社 樹脂膜形成用シート積層体
WO2016123065A1 (en) * 2015-01-26 2016-08-04 Cooledge Lighting, Inc. Systems and methods for adhesive bonding of electronic devices
JP6520257B2 (ja) * 2015-03-18 2019-05-29 大日本印刷株式会社 太陽電池モジュール用の封止材シート、及び太陽電池モジュール
JP6282626B2 (ja) 2015-11-04 2018-02-21 日東電工株式会社 中空型電子デバイス封止用シート、及び、中空型電子デバイスパッケージの製造方法
JP6603174B2 (ja) * 2016-05-11 2019-11-06 信越化学工業株式会社 半導体装置、及び半導体装置の製造方法
US20180062611A1 (en) * 2016-08-26 2018-03-01 Wisol Co., Ltd. Rf module including saw device, method of manufacturing the rf module, the saw device, and method of manufacturing the saw device
US10930633B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer design for package integration

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110068455A1 (en) * 2009-09-23 2011-03-24 Wang Jun Yong Packaging structure and method for manufacturing the same
KR20120024507A (ko) * 2010-09-06 2012-03-14 닛토덴코 가부시키가이샤 전자 부품 장치의 제조 방법 및 전자 부품 밀봉용 수지 조성물 시트
JP2015035567A (ja) 2013-08-09 2015-02-19 日東電工株式会社 電子デバイス封止用樹脂シート及び電子デバイスパッケージの製造方法
JP2016000784A (ja) 2014-06-12 2016-01-07 日東電工株式会社 封止用樹脂シート
JP2017108183A (ja) * 2017-03-13 2017-06-15 ナガセケムテックス株式会社 中空構造電子部品

Also Published As

Publication number Publication date
SG11202002477YA (en) 2020-04-29
TWI754103B (zh) 2022-02-01
KR102522785B1 (ko) 2023-04-18
JP7118985B2 (ja) 2022-08-16
TW201921612A (zh) 2019-06-01
EP3690931A1 (en) 2020-08-05
US20200287518A1 (en) 2020-09-10
US11799442B2 (en) 2023-10-24
CN111108595A (zh) 2020-05-05
WO2019065976A1 (ja) 2019-04-04
JPWO2019065976A1 (ja) 2020-11-26
EP3690931A4 (en) 2021-02-17

Similar Documents

Publication Publication Date Title
TWI770330B (zh) 安裝結構體之製造方法及其所用之片材
JP2017108183A (ja) 中空構造電子部品
KR102522785B1 (ko) 실장 구조체의 제조 방법 및 이것에 이용되는 적층 시트
TWI785138B (zh) 安裝結構體之製造方法及使用於其之片材
KR102513134B1 (ko) 실장 구조체의 제조 방법 및 이것에 이용되는 시트
JP6975547B2 (ja) 実装構造体の製造方法およびこれに用いられる積層シート
JP6894076B2 (ja) 実装構造体の製造方法およびこれに用いられる積層シート
JP7139600B2 (ja) 熱伝導性絶縁接着シート、および該シートの製造方法
JP6865340B2 (ja) 実装構造体の製造方法およびこれに用いられる積層シート
JP6757787B2 (ja) 中空構造電子部品

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant