KR20200050864A - 송신 장치, 수신 장치, 중계 장치 및 송수신 시스템 - Google Patents

송신 장치, 수신 장치, 중계 장치 및 송수신 시스템 Download PDF

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KR20200050864A
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슌이치 구보
?이치 구보
사토시 미우라
다카유키 스즈키
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쟈인 에레쿠토로닉스 가부시키가이샤
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Abstract

본 실시형태는, 통신 링크 개수, 소비 전력 및 회로 레이아웃 면적 각각의 증가를 억제할 수 있고 장거리 전송에 있어서도 적용이 가능한 송신 장치, 수신 장치 등에 관한 것이다. 송신 장치는, 고속 신호 생성부, 저속 신호 생성부, 및 신호 중첩부를 구비한다. 고속 신호 생성부는, 주파수 대역이 제한된 고속 신호를 생성한다. 저속 신호 생성부는, 고속 신호의 주파수 대역보다 낮은 주파수의 저속 신호를 생성한다. 신호 중첩부는, 고속 신호와 저속 신호를 중첩함으로써 얻어지는 중첩 신호를 출력한다. 수신 장치는, 신호 분리부 및 복원부를 구비한다. 신호 분리부는, 수신된 신호로부터 고속 신호와 저속 신호를 분리한다. 복원부는, 분리된 저속 신호에 기초하여 주파수 트래킹을 실시하고, 분리된 고속 신호에 기초하여 위상 트래킹을 실시한다.

Description

송신 장치, 수신 장치, 중계 장치 및 송수신 시스템{TRANSMITTING DEVICE, RECEIVING DEVICE, REPEATING DEVICE, AND TRANSMISSION/RECEPTION SYSTEM}
본 발명은 송신 장치, 수신 장치, 중계 장치 및 송수신 시스템에 관한 것이다.
송수신 시스템에 있어서의 클록 데이터 복원 (CDR : Clock Data Recovery) 기술은, 송신 장치가 클록이 매립된 데이터를 출력하고, 그 클록을 포함하는 신호를 수신한 수신 장치가 클록 및 데이터를 복원하는 기술이다. 수신 장치는, 수신 신호로부터 클록 및 데이터를 복원하기 위해 일반적으로 Bang-Bang 형의 위상 비교기 (BBPD : Bang-Bang Phase Detector) 를 구비하고 있다. 수신 장치는, 수신 신호와 복원 클록 사이의 위상의 어긋남을 BBPD 에 의해 검출하고, 그 위상 어긋남이 작아지도록 피드백 제어를 실시하고, 수신 신호로부터 클록 및 데이터를 복원한다.
BBPD 는, 수신 신호와 복원 클록 사이의 위상 어긋남을 검출할 수 있지만, 수신 신호와 복원 데이터 사이의 주파수 어긋남을 검출할 수 없다. 따라서, 바람직하지 않은 주파수에서 로크되는 현상 (이하 「주파수 오동기」 라고 한다) 가 발생하는 경우가 있다. 이 주파수 오동기의 발생을 회피하기 위해, BBPD 에 더하여 위상 주파수 비교기 (PFD : Phase Frequency Detector) 를 수신 장치에 형성하고, 주파수 트래킹·루프 (FTL : Frequency Tracking Loop) 및 위상 트래킹·루프 (PTL : Phase Tracking Loop) 를 실시하는 기술이 알려져 있다.
이 주파수 오동기의 발생을 회피하기 위한 기술에서는, 제 1 단계에 있어서, 송신 장치로부터 참조 클록이 수신 장치에 보내지면, 그 수신 장치가, PFD 를 사용하여 참조 클록에 기초하여 주파수 트래킹을 실시함으로써 주파수를 로크한다. 주파수 로크 후의 제 2 단계에 있어서, 송신 장치로부터 클록이 매립된 데이터가 수신 장치에 보내지면, 그 수신 장치가, BBPD 를 사용하여 위상 트래킹을 실시함으로써 위상을 로크하고, 수신 신호로부터 클록 및 데이터를 복원한다.
이 기술에 있어서, FTL 시에 참조 클록을 송신 장치로부터 수신 장치로 보내기 위한 참조 클록용 통신 링크와, PTL 시에 클록이 매립된 데이터를 송신 장치로부터 수신 장치에 보내기 위한 데이터용 통신 링크는, 별개로 형성되어도 된다. 이 경우, 수신 장치는, 제 1 단계에 있어서 참조 클록에 기초하는 FTL 에 의해 주파수 로크가 완료된 것을 검지하면, 제 2 단계에 있어서 PTL 에 의해 위상 로크하고, 클록이 매립된 데이터로부터 클록 및 데이터를 복원한다. 참조 클록용 통신 링크 및 데이터용 통신 링크는, 전기 신호를 전송하는 유선이어도 되고, 광 신호 등을 전송하는 무선이어도 된다. 참조 클록용 통신 링크 및 데이터용 통신 링크가 전기 신호를 전송하는 경우, 그 신호선으로서, 고속의 (비트 레이트가 예를 들어 수 Gbps 의) 전기 신호를 전송하기 위해 차동 신호선이 사용된다. 이 기술에서는, 참조 클록용 통신 링크와 데이터용 통신 링크가 별개로 형성되므로, 송수신을 위한 부품수가 많아진다.
또, 공통의 통신 링크를 사용하여, 송신 장치로부터 수신 장치로, 참조 클록을 보냄과 함께, 클록이 매립된 데이터를 보낼 수도 있다. 이 경우, 수신 장치는, 제 1 단계에 있어서 참조 클록에 기초하는 FTL 에 의해 주파수 로크가 완료된 것을 검지하면, 그 취지를 나타내는 로크 신호를 송신 장치에 보낸다. 이 로크 신호를 받은 송신 장치는, 지금까지의 참조 클록 대신에, 클록이 매립된 데이터를 수신 장치에 보낸다. 그리고, 수신 장치는, 제 2 단계에 있어서 PTL 에 의해 위상 로크하고, 수신된 데이터로부터 클록 및 데이터를 복원하여 출력한다. 이 기술에서는, 송신 장치로부터 수신 장치로 참조 클록에 계속해서 데이터를 보내기 위한 공통의 통신 링크에 더하여, 수신 장치로부터 송신 장치로 로크 신호를 보내기 위한 통신 링크가 필요하므로, 역시, 송수신을 위한 부품수가 많아진다.
송신 장치 및 수신 장치를 구비하는 송수신 시스템은, 예를 들어 텔레비전 영상 전송 인터페이스로서 사용된다. 이 예에 한정되지 않고, 클록이 매립된 다수의 데이터가 병렬적으로 송신되는 경우가 있고, 그러한 경우에, 통신 링크의 증가는 시스템의 대형화로 연결된다. 따라서, 송신 장치와 수신 장치 사이의 통신 링크의 개수는 삭감되는 것이 바람직하다. 일본 공개특허공보 평11-98130호 (특허문헌 1) 및 일본 공개특허공보 2005-142872호 (특허문헌 2) 에는, 송신 장치와 수신 장치 사이의 통신 링크의 개수의 삭감이 가능한 발명이 개시되어 있다.
특허문헌 1 에 개시된 발명에서는, 송신 장치와 수신 장치 사이의 통신 링크로서 차동 신호선을 사용한다. 송신 장치는, 제 1 단계에 있어서, 차동 신호선에 의해, 참조 클록이 차동 신호로서 수신 장치에 보내진다. 수신 장치는, 제 1 단계에 있어서 참조 클록에 기초하는 FTL 에 의해 주파수 로크가 완료된 것을 검지하면, 차동 신호선의 코먼 레벨을 변화시킴으로써, 로크 신호를 송신 장치에 보낸다. 차동 신호선의 코먼 레벨의 변화에 의해 로크 신호를 받은 송신 장치는, 제 2 단계에 있어서, 차동 신호선에 의해, 클록이 매립된 데이터를 차동 신호로서 수신 장치에 보낸다. 본 발명에서는, 송신 장치로부터 수신 장치로 참조 클록에 계속해서 데이터를 보내기 위한 통신 링크와, 수신 장치로부터 송신 장치로 로크 신호를 보내기 위한 통신 링크는, 공통화되어 있다.
특허문헌 2 에 개시된 발명에서는, 송신 장치는, 송신해야 할 시리얼 데이터에 포함되는 연속하는 소정수의 데이터에 의해 구성되는 워드의 단락을 나타내는 워드 클록을 당해 워드와 다중하고, 당해 워드 클록에 따른 진폭 조정이 실시된 논리 신호를, 출력 데이터로서 생성한다. 수신 장치는, 수신한 논리 신호로부터 시리얼 데이터 및 워드 클록을 추출한다. 본 발명에서는, 시리얼 데이터의 워드 단락을 나타내는 워드 클록의 위상과 시리얼 데이터의 워드의 위상을 서로 일치시킨 후에, 워드 클록과 시리얼 데이터를 중첩하여 논리 신호로 하고, 이 논리 신호를 송신 장치로부터 수신 장치로 보낸다. 이 논리 신호는, 4 가지의 논리 레벨로 이루어지는 신호이다. 본 발명에서는, 워드 클록과 시리얼 데이터의 중첩에 의한 논리 신호를 송신 장치로부터 수신 장치로 보내므로, 수신 장치로부터 송신 장치로 로크 신호를 보낼 필요는 없어, 로크 신호를 보내기 위한 통신 링크는 필요하지 않다.
발명자들은, 상기 서술한 종래 기술에 대해 검토한 결과, 이하와 같은 과제를 발견하였다. 즉, 특허문헌 1 에 개시된 발명은, 공통의 통신 링크를 사용하여 송신 장치와 수신 장치 사이에서 쌍방향의 신호 전송을 실시하기 때문에, 일방향만의 신호 전송이 가능한 통신 링크 (예를 들어 광 및 무선에 의한 통신 링크) 를 사용하는 경우에는 적용할 수 없다. 또, 특허문헌 1 에 개시된 발명은, 수신 장치에 있어서 주파수 로크가 벗어났을 때, 주파수 로크가 벗어난 취지를 수신 장치로부터 송신 장치로 통지, 참조 클록을 송신 장치로부터 수신 장치로 송신, 수신 장치에 있어서 참조 클록에 기초하는 FTL 에 의한 주파수 트래킹, 수신 장치에 있어서 주파수 로크가 완료된 취지를 송신 장치에 통지, 및 클록이 매립된 데이터를 송신 장치로부터 수신 장치로 송신이라는 일련의 수속이 필요하고, 다시 주파수 및 위상이 로크될 때까지 시간을 필요로 한다.
특허문헌 2 에 개시된 발명에서는, 워드 클록과 시리얼 데이터의 중첩에 의한 논리 신호를 송신 장치로부터 수신 장치로 보내므로, 특허문헌 1 에 개시된 발명이 갖는 상기 서술한 과제를 해소할 수 있다. 그러나, 특허문헌 2 에 개시된 발명은, 다음과 같은 과제를 가지고 있다.
특허문헌 2 에 개시된 발명에서는, 송신 장치에 있어서, 워드 클록의 위상과 시리얼 데이터의 워드의 위상을 서로 일치시킬 필요가 있다. 만약, 워드 클록과 시리얼 데이터의 워드 사이에 위상차가 있는 경우, 워드 클록이 나타내는 시리얼 데이터의 워드 단락이 잘못된 것이 되므로, 수신 장치에 있어서, 시리얼 데이터를 패럴렐 데이터로 올바르게 변환할 수 없다. 전송 레이트가 높을수록, 워드 클록과 시리얼 데이터의 워드 사이의 위상의 일치의 정밀도가 높을 것이 요구된다. 따라서, 높은 위상 일치 정밀도를 실현하기 위해, 회로의 소비 전력은 많아지고, 반도체 기판 상에 회로를 집적화했을 때의 레이아웃 면적은 커진다.
또, 특허문헌 2 에 개시된 발명에서는, 송신 장치에 있어서, 워드 클록 및 시리얼 데이터 각각의 레벨 천이 시간 (Tr, Tf) 을 서로 일치시킬 필요가 있다. 만약, 워드 클록 및 시리얼 데이터 각각의 레벨 천이 시간이 서로 상이하면, 상기의 위상차가 있는 경우와 동일한 과제가 발생한다. 저속의 워드 클록의 레벨 천이 시간을 고속의 시리얼 데이터의 레벨 천이 시간에 맞추기 위해, 워드 클록을 생성하기 위한 회로는 고속일 필요가 있다. 따라서, 이러한 점에 의해서도, 회로의 소비 전력은 많아지고, 반도체 기판 상에 회로를 집적화했을 때의 레이아웃 면적은 커진다.
또한 특허문헌 2 에 개시된 발명에서는, 송신 장치로부터 수신 장치로 보내지는 논리 신호는 4 가지의 논리 레벨로 이루어지는 신호이다. 따라서, 수신 장치에 있어서, 수신된 논리 신호로부터 워드 클록 및 시리얼 데이터를 복원하기 위해, 3 개의 콤퍼레이터가 필요하다. 3 개의 콤퍼레이터 중 제 1 콤퍼레이터는, 논리 신호의 레벨과 제 1 임계값을 대소 비교한다. 제 2 콤퍼레이터는, 논리 신호의 레벨과 제 2 임계값을 대소 비교한다. 제 3 콤퍼레이터는, 논리 신호의 레벨과 제 3 임계값을 대소 비교한다. 제 1 임계값, 제 2 임계값 및 제 3 임계값은, 서로 상이한 값으로 설정된다. 송신 장치와 수신 장치 사이의 통신 링크에 있어서 논리 신호가 감쇠를 받는 경우, 그 감쇠의 정도에 따라 제 1 임계값, 제 2 임계값 및 제 3 임계값을 변경할 필요가 있다. 감쇠가 크면, 제 1 임계값, 제 2 임계값 및 제 3 임계값의 설정이 곤란해지고, 수신된 논리 신호로부터 워드 클록 및 시리얼 데이터를 복원할 수 없는 사태가 발생한다. 따라서, 특허문헌 2 에 개시된 발명은, 통신 링크에 있어서의 논리 신호의 감쇠가 큰 장거리 전송 (long-haul transmission) 에는 적용이 곤란하다.
본 발명은, 상기 서술한 과제를 해소하기 위하여 이루어진 것으로, 통신 링크 개수, 소비 전력 및 회로 레이아웃 면적 각각의 증가를 억제할 수 있어 장거리 전송에 있어서도 적용이 가능한 송신 장치 및 수신 장치, 이들 송신 장치와 수신 장치 사이에 형성되는 중계 장치, 그리고 이들 송신 장치 및 수신 장치를 구비하는 송수신 시스템을 제공하는 것을 목적으로 하고 있다.
본 발명에 관련된 송신 장치의 일 양태는, 고속 신호 생성부와, 저속 신호 생성부와, 신호 중첩부를 구비한다. 고속 신호 생성부는, 주파수 대역이 제한된 고속 신호를 생성한다. 저속 신호 생성부는, 고속 신호의 주파수 대역보다 낮은 주파수의 저속 신호를 생성한다. 신호 중첩부는, 고속 신호와 저속 신호를 중첩함으로써 얻어지는 중첩 신호를 출력한다.
본 발명에 관련된 수신 장치의 일 양태는, 신호 분리부와, 복원부를 구비한다. 신호 분리부는, 주파수 대역이 제한된 고속 신호와 그 고속 신호의 주파수 대역보다 낮은 주파수의 저속 신호가 중첩된 중첩 신호를 수신한다. 또, 신호 분리부는, 수신한 중첩 신호를 고속 신호와 저속 신호로 분리한다. 복원부는, 신호 분리부로부터 출력된 저속 신호에 기초하여 주파수 트래킹을 실시하고, 신호 분리부로부터 출력된 고속 신호에 기초하여 위상 트래킹을 실시하고, 클록 및 데이터를 복원한다.
본 발명에 관련된 중계 장치의 일 양태는, 신호 분리부와, 복원부와, 신호 중첩부를 구비한다. 신호 분리부는, 주파수 대역이 제한된 고속 신호와 그 고속 신호의 주파수 대역보다 낮은 주파수의 저속 신호가 중첩된 중첩 신호를 수신한다. 또, 신호 분리부는, 그 수신한 신호를 고속 신호와 저속 신호로 분리한다. 복원부는, 신호 분리부로부터 출력된 저속 신호에 기초하여 주파수 트래킹을 실시하고, 신호 분리부로부터 출력된 고속 신호에 기초하여 위상 트래킹을 실시하고, 클록 및 데이터를 복원한다. 신호 중첩부는, 복원부로부터 출력된 데이터로부터 얻어지는 고속 신호와, 복원부로부터 출력된 클록에 기초하여 생성된 신호 (저속 신호로서) 또는 신호 분리부로부터 출력된 저속 신호를 중첩함으로써 얻어지는 중첩 신호를 출력한다.
본 발명에 관련된 송수신 시스템의 일 양태는, 상기 서술한 구조를 갖는 송신 장치와, 그 송신 장치로부터 출력된 후에 통신 링크를 거쳐 도달한 신호를 수신하는, 상기 서술한 바와 같은 구조를 갖는 수신 장치를 구비한다. 또, 본 발명에 관련된 송수신 시스템의 다른 양태는, 상기 서술한 바와 같은 구조를 갖는 송신 장치와, 그 송신 장치로부터 출력된 후에 통신 링크를 거쳐 도달한 신호를 수신하고, 그 수신한 신호를 통신 링크에 출력하는, 상기 서술한 바와 같은 구조를 갖는 중계 장치와, 그 중계 장치로부터 출력된 후에 통신 링크를 거쳐 도달한 신호를 수신하는, 상기 서술한 바와 같은 구조를 갖는 수신 장치를 구비한다.
도 1 은, 송수신 시스템 (1) 의 구성을 나타내는 도면이다.
도 2a 는, 고속 신호 및 저속 신호 각각의 주파수 대역, 도 2b 는, 제 1 필터 (31) 의 통과 대역, 도 2c 는, 제 2 필터 (32) 의 통과 대역을 각각 설명하기 위한 도면이다.
도 3a 는, 중첩되어야 할 신호로서, 고속 신호 생성부 (11) 에 의해 생성되는 고속 신호, 및 저속 신호 생성부 (12) 에 의해 생성되는 저속 신호를 설명하기 위한 도면이고, 도 3b 는, 신호 중첩부 (13) 에 의해 중첩된 후에 송신 장치 (10) 로부터 출력되는 신호 (중첩 신호) 를 설명하기 위한 도면이고, 도 3c 는, 수신 장치 (20) 에 입력되는 신호 (수신 신호) 를 설명하기 위한 도면이고, 도 3d 는, 제 2 필터 (32) 로부터 출력되는 저속 신호, 및 제 1 필터 (31) 로부터 출력되는 고속 신호를 설명하기 위한 도면이다.
도 4a ∼ 4c 는, 고속 신호와 저속 신호 사이의 진폭비를 2 : 8 로 했을 경우의 시뮬레이션 결과 (아이 패턴) 를 나타내는 도면이다.
도 5a ∼ 5c 는, 고속 신호와 저속 신호 사이의 진폭비를 8 : 2 로 했을 경우의 시뮬레이션 결과 (아이 패턴) 를 나타내는 도면이다.
도 6 은, 송신 장치 (10) 의 구성예를 나타내는 도면이다.
도 7 은, 송신 장치 (10) 의 다른 구성예를 나타내는 도면이다.
도 8a 는, 고속 신호 및 SS 가 실시된 저속 신호 각각의 주파수 대역, 도 8b 는, 제 1 필터 (31) 의 통과 대역, 도 8c 는, 제 2 필터 (32) 의 통과 대역을 각각 설명하기 위한 도면이다.
도 9 는, 저속 신호를 기본 주파수 1 ㎒ 의 삼각파로 하고, 제 1 필터 (31) 의 컷오프 주파수를 100 ㎒ 로 했을 때의, 고속 신호의 주파수 대역에 대한 저속 신호의 간섭량을 정리한 표이다.
도 10 은, 수신 장치 (20) 의 다른 구성예를 나타내는 도면이다.
도 11a 는, 신호 검출부 (23) 의 회로예를 나타내는 도면이고, 도 11b 는, 각 부에 있어서의 신호 파형의 타임 차트이다.
도 12a 는, 신호 검출부 (23) 의 다른 회로예를 나타내는 도면이고, 도 12b ∼ 12d 는, 각 부에 있어서의 신호 파형의 타임 차트이다.
도 13 은, 수신 장치 (20) 의 다른 구성예를 나타내는 도면이다.
도 14 는, 신호에 대한 노이즈 인가를 설명하기 위한 도면이다.
도 15 는, 노이즈 인가와 클록 듀티의 관계를 설명하기 위한 도면이다.
도 16 은, 수신 장치 (20) 의 다른 구성예를 나타내는 도면이다.
도 17 은, 송수신 시스템 (2) 의 구성을 나타내는 도면이다.
도 18 은, 중계 장치 (60) 의 구성예를 나타내는 도면이다.
도 19 는, 중계 장치 (60) 의 다른 구성예를 나타내는 도면이다.
도 20 은, 중계 장치 (60) 의 다른 구성예를 나타내는 도면이다.
도 21 은, 중계 장치 (60) 의 다른 구성예를 나타내는 도면이다.
도 22 는, 송수신 시스템 (3) 의 구성을 나타내는 도면이다.
도 23 은, 신호 중첩부 (13) 및 신호 분리부 (21) 각각의 회로 구성예를 나타내는 도면이다.
도 24 는, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다.
도 25 는, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다.
도 26 은, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다.
도 27 은, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다.
도 28 은, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다.
도 29 는, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다.
도 30 은, 신호 분리부 (21) 의 다른 회로 구성예를 나타내는 도면이다.
도 31 은, 신호 분리부 (21) 의 다른 회로 구성예를 나타내는 도면이다.
도 32 는, 신호 분리부 (21) 의 다른 회로 구성예를 나타내는 도면이다.
도 33 은, 신호 분리부 (21) 의 다른 회로 구성예를 나타내는 도면이다.
[본원 발명의 실시형태의 설명]
맨 처음에 본원 발명의 실시형태의 내용을 각각 개별적으로 열거하여 설명한다.
(1) 본 실시형태에 관련된 송신 장치는, 그 일 양태로서, 고속 신호 생성부와, 저속 신호 생성부와, 신호 중첩부를 구비한다. 고속 신호 생성부는, 주파수 대역이 제한된 고속 신호를 생성한다. 고속 신호 생성부는, 고속 신호를 출력하기 위해 형성된 출력단을 갖는다. 저속 신호 생성부는, 고속 신호의 주파수 대역보다 낮은 주파수의 저속 신호를 생성한다. 저속 신호 생성부는, 저속 신호를 출력하기 위해 형성된 출력단을 갖는다. 신호 중첩부는, 고속 신호와 저속 신호를 중첩함으로써 중첩 신호를 생성한다. 또, 신호 중첩부는, 제 1 입력단과, 제 2 입력단과, 출력단을 갖는다. 제 1 입력단은, 고속 신호 생성부의 출력단과 전기적으로 접속됨과 함께 그 고속 신호를 도입하기 위해 형성되어 있다. 제 2 입력단은, 저속 신호 생성부의 출력단과 전기적으로 접속됨과 함께 그 저속 신호를 도입하기 위해 형성되어 있다. 출력단은, 중첩 신호를 출력하기 위해 형성되어 있다.
(2) 상기 서술한 구조를 갖는 송신 장치에는 여러 가지 양태를 적용 가능하다. 예를 들어, 본 실시형태의 일 양태로서, 고속 신호의 데이터 레이트와 상기 저속 신호의 주파수의 비가 정수비 (整數比) 인 것이 바람직하다. 또, 본 실시형태의 일 양태로서, 저속 신호 생성부는, 정현파 또는 삼각파의 시간 파형을 갖는 저속 신호를 생성하는 것이 바람직하다. 본 실시형태의 일 양태로서, 고속 신호 생성부는, 부호화에 의해 주파수 대역이 제한된 고속 신호를 생성하는 것이 바람직하다. 본 실시형태의 일 양태로서, 고속 신호 생성부는, DC 밸런스가 보증된 mBnB 부호화에 의해 주파수 대역이 제한된 고속 신호를 생성하는 것이 바람직하다. 본 실시형태의 일 양태로서, 저속 신호 생성부는, 스펙트럼 확산 (SS) 이 실시된 저속 신호를 생성하는 것이 바람직하다. 본 실시형태의 일 양태로서, 고속 신호 생성부는, 스펙트럼 확산 (SS) 이 실시된 고속 신호를 생성하는 것이 바람직하다.
(3) 또한, 본 실시형태의 일 양태로서, 고속 신호 생성부는, 시리얼라이저를 포함하는 것이 바람직하다. 당해 시리얼라이저는, 패럴렐 데이터를 시리얼 데이터로 변환하고, 고속 신호로서 그 시리얼 데이터를, 당해 고속 신호 생성부의 출력단을 통하여 출력한다. 또, 저속 신호 생성부는, Phase Locked Loop 회로와, 배선 구조를 포함하는 것이 바람직하다. Phase Locked Loop (PLL) 회로는, 시리얼라이저로부터 출력되는 시리얼 데이터의 각 비트의 타이밍 (출력 타이밍) 을 지시하는 지시 클록을 생성하고, 그 지시 클록을 시리얼라이저에 부여한다. 배선 구조는, 저속 신호로서, PLL 회로에 입력되는 클록 또는 그 PLL 회로로부터 출력되는 클록을, 저속 신호 생성부의 출력단을 통하여 신호 중첩부에 출력한다.
(4) 본 실시형태의 일 양태로서, 신호 중첩부는, 전원 전위 공급단과 접지 전위 공급단 전압 사이에 배치된 저항기를 공유함과 함께 그 저항기와 그 접지 전위 공급단 사이에 배치된 제 1 Current Mode Logic (CML) 회로 및 제 2 CML 회로를 포함하는 것이 바람직하다. 제 1 CML 회로는, 고속 신호를 도입하기 위해 형성된 입력단과, 당해 신호 중첩부의 출력단에 전기적으로 접속된 출력단을 갖는다. 제 2 CML 회로는, 저속 신호를 도입하기 위한 입력단과, 당해 신호 중첩부의 출력단과 전기적으로 접속된 출력단을 갖는다. 또, 본 실시형태의 일 양태로서, 신호 중첩부는, 전원 회로와, 버퍼를 포함해도 된다. 전원 회로는, 저속 신호에 의해 진폭 변조된 구동 전압을 출력한다. 버퍼는, 전원 회로로부터 부여되는 구동 전압에 의해 고속 신호와 저속 신호를 중첩하도록 구동된다. 또, 버퍼는, 고속 신호를 도입하기 위해 형성된 입력단과, 당해 신호 중첩부의 출력단과 전기적으로 접속됨과 함께 중첩 신호를 출력하기 위해 형성된 출력단을 갖는다.
(5) 본 실시형태의 일 양태로서, 저속 신호와 고속 신호의 위상 관계는 독립된 것이 바람직하다.
(6) 본 실시형태에 관련된 수신 장치는, 그 일 양태로서, 신호 분리부와, 복원부를 구비하는 것이 바람직하다. 신호 분리부는, 주파수 대역이 제한된 고속 신호와 그 고속 신호의 주파수 대역보다 낮은 주파수의 저속 신호가 중첩된 중첩 신호를, 그 고속 신호와 그 저속 신호로 분리한다. 또, 신호 분리부는, 중첩 신호를 수신하기 위해 형성된 입력단과, 중첩 신호로부터 분리된 고속 신호를 출력하기 위해 형성된 제 1 출력단과, 중첩 신호로부터 분리된 저속 신호를 출력하기 위해 형성된 제 2 출력단을 갖는다. 한편, 복원부는, 제 1 입력단과, 제 2 입력단을 갖는다. 제 1 입력단은, 신호 분리부의 제 1 출력단과 전기적으로 접속됨과 함께 고속 신호를 도입하기 위해 형성되어 있다. 제 2 입력단은, 신호 분리부의 제 2 출력단과 전기적으로 접속됨과 함께 저속 신호를 도입하기 위해 형성되어 있다. 복원부는, 신호 분리부의 제 2 출력단으로부터 출력된 저속 신호에 기초하여 주파수 트래킹을 실시하고, 신호 분리부의 제 1 출력단으로부터 출력된 고속 신호에 기초하여 위상 트래킹을 실시하고, 클록 및 데이터를 복원한다.
(7) 본 실시형태의 일 양태로서, 고속 신호의 데이터 레이트 (DR) 와, 고속 신호의 데이터 통신 방식에 따른 계수 (K) 와, 저속 신호의 주파수 (F) 와, 복원부에 있어서의 주파수 트래킹 종료시의 저속 신호의 주파수에 대한 클록의 주파수의 비 (M/N) 가, 이하의 식 (1) 로 나타내는 관계를 만족시키고 있는 것이 바람직하다.
Figure pat00001
(8) 본 실시형태의 일 양태로서, 신호 분리부는, 당해 신호 분리부에 있어서의 입력단과 제 1 출력단 사이에 배치된 제 1 필터와, 당해 신호 분리부에 있어서의 입력단과 제 2 출력단 사이에 배치된 제 2 필터를 포함하는 것이 바람직하다. 제 1 필터는, 수신된 중첩 신호 중 고속 신호를 선택적으로 출력한다. 제 2 필터는, 수신된 중첩 신호 중 저속 신호를 선택적으로 출력한다.
(9) 본 실시형태의 일 양태로서, 저속 신호의 주파수 (F) 와, 고속 신호의 데이터 레이트 (DR) 와, 고속 신호의 데이터 부호화 방식에 따른 계수 (L) 와, 저속 신호의 진폭에 대한 고속 신호의 진폭의 비 (Vr) 와, 고속 신호의 주파수 대역에 대한 저속 신호의 간섭 허용량 (Gd) 이, 이하의 식 (2) 로 나타내는 관계를 만족시키고 있는 것이 바람직하다.
Figure pat00002
(10) 본 실시형태의 일 양태로서, 복원부는, 제 1 위상 비교기와, 제 2 위상 비교기와, 로크 검출기와, 차지 펌프와, 루프 필터와, 전압 제어 발진기를 갖는 것이 바람직하다. 제 1 위상 비교기는, 제 3 입력단과, 제 4 입력단과, 출력단을 갖는다. 제 3 입력단은, 복원부의 제 1 입력단으로서 신호 분리부의 제 1 출력단과 전기적으로 접속됨과 함께 고속 신호를 도입하기 위해 형성되어 있다. 제 4 입력단은, 발진 신호를 도입하기 위해 형성되어 있다. 출력단은, 고속 신호와 발진 신호 사이의 위상차를 나타내는 제 1 위상차 신호를 출력하기 위해 형성되어 있다. 제 2 위상 비교기는, 제 5 입력단과, 제 6 입력단과, 출력단을 갖는다. 제 5 입력단은, 복원부의 제 2 입력단으로서 신호 분리부의 제 2 출력단과 전기적으로 접속됨과 함께 저속 신호 또는 그 저속 신호를 분주한 신호를 도입하기 위해 형성되어 있다. 제 6 입력단은, 발진 신호 또는 그 발진 신호를 분주한 신호를 도입하기 위해 형성되어 있다. 출력단은, 제 5 입력단을 통하여 도입된 제 1 입력 신호와 제 6 입력단을 통하여 도입된 제 2 입력 신호 사이의 위상차를 나타내는 제 2 위상차 신호를 출력하기 위해 형성되어 있다. 로크 검출기는, 제 1 입력 신호와 제 2 입력 신호 사이에서 주파수 로크되어 있는지의 여부를 검출한다. 차지 펌프는, 입력단과, 출력단을 갖는다. 당해 차지 펌프에 있어서, 입력단은, 로크 검출기에 의해 주파수 로크되어 있지 않은 것이 검출되고 있는 기간에 제 2 위상차 신호를 도입하거나, 또는 로크 검출기에 의해 주파수 로크되어 있는 것이 검출되고 있는 기간에 제 1 위상차 신호를 도입하기 위해 형성되어 있다. 출력단은, 제 1 위상차 신호 또는 제 2 위상차 신호가 나타내는 위상차가 축소되는 수정 전압값을 출력하기 위해 형성되어 있다. 루프 필터는, 입력단과, 출력단을 갖는다. 당해 루프 필터에 있어서, 입력단은, 차지 펌프의 출력단과 전기적으로 접속됨과 함께 수정 전압값을 도입하기 위해 형성되어 있다. 출력단은, 도입된 수정 전압값의 변동에 따라 증감된 제어 전압값을 출력하기 위해 형성되어 있다. 전압 제어 발진기는, 입력단과, 출력단을 갖는다. 당해 전압 제어 발진기에 있어서, 입력단은, 루프 필터의 출력단과 전기적으로 접속됨과 함께 제어 전압값을 도입하기 위해 형성되어 있다. 출력단은, 도입된 제어 전압값에 대응한 주파수를 갖는 발진 신호를 출력하기 위해 형성되어 있다. 상기 서술한 바와 같은 구조를 갖는 복원부에 있어서, 로크 검출기에 의해 주파수 로크되어 있는 것이 검출되고 있는 기간에, 제 1 위상 비교기로부터 복원된 데이터가 출력되고, 발진 신호로서 전압 제어 발진기로부터 복원된 클록이 출력된다.
(11) 본 실시형태의 일 양태로서, 당해 수신 장치는, 저속 신호의 유무를 검출하는 신호 검출부를 추가로 구비해도 된다. 신호 검출부는, 신호 분리부의 제 2 출력단과 전기적으로 접속됨과 함께 저속 신호를 도입하기 위해 형성된 입력단을 갖는다.
(12) 본 실시형태의 일 양태로서, 당해 수신 장치는, 저속 신호가 정상인지의 여부를 검출하는 에러 검출부를 추가로 구비해도 된다. 에러 검출부는, 신호 분리부의 제 2 출력단과 전기적으로 접속됨과 함께 저속 신호를 도입하기 위해 형성된 입력단을 갖는다. 이 경우, 복원부에 있어서, 에러 검출부에 의해 저속 신호가 비정상인 것이 검출되었을 때 복원 동작이 정지되고, 상기 복원 동작의 정지 후에 상기 에러 검출부에 의해 상기 저속 신호가 정상이라는 것이 검출되었을 때 상기 복원 동작이 재개된다.
(13) 본 실시형태의 일 양태로서, 당해 수신 장치는, 고속 신호가 정상인지의 여부를 검출하는 제 1 에러 검출부와, 저속 신호가 정상인지의 여부를 검출하는 제 2 에러 검출부를 추가로 구비해도 된다. 제 1 에러 검출부는, 신호 분리부의 제 1 출력단 (또는 제 1 위상 비교기의 출력단) 과 전기적으로 접속됨과 함께 고속 신호를 도입하기 위해 형성된 입력단을 갖는다. 제 2 에러 검출부는, 신호 분리부의 제 2 출력단과 전기적으로 접속됨과 함께 저속 신호를 도입하기 위해 형성된 입력단을 갖는다. 복원부는, 제 1 에러 검출부에 의해 고속 신호가 비정상인 것이 검출되었을 때 복원 동작을 정지시키고, 복원 동작의 정지 후에 제 2 에러 검출부에 의해 저속 신호가 정상이라는 것이 검출되었을 때 복원 동작을 재개시킨다.
(14) 본 실시형태의 일 양태로서, 저속 신호와 고속 신호의 위상 관계는 독립된 것이 바람직하다.
(15) 본 실시형태에 관련된 중계 장치는, 그 일 양태로서, 신호 분리부와, 복원부와, 신호 중첩부를 갖는다. 신호 분리부는, 주파수 대역이 제한된 고속 신호와 그 고속 신호의 주파수 대역보다 낮은 주파수의 저속 신호가 중첩된 중첩 신호를, 고속 신호와 저속 신호로 분리한다. 또, 신호 분리부는, 입력단과, 제 1 출력단과, 제 2 출력단을 갖는다. 입력단은, 중첩 신호를 수신하기 위해 형성되어 있다. 제 1 출력단은, 중첩 신호로부터 분리된 고속 신호를 출력하기 위해 형성되어 있다. 제 2 출력단은, 중첩 신호로부터 분리된 저속 신호를 출력하기 위해 형성되어 있다. 복원부는, 제 1 입력단과, 제 2 입력단을 갖는다. 제 1 입력단은, 신호 분리부의 제 1 출력단과 전기적으로 접속됨과 함께 고속 신호를 도입하기 위해 형성되어 있다. 제 2 입력단은, 신호 분리부의 제 2 출력단과 전기적으로 접속됨과 함께 저속 신호를 도입하기 위해 형성되어 있다. 복원부는, 신호 분리부의 제 2 출력단으로부터 출력된 저속 신호에 기초하여 주파수 트래킹을 실시하고, 신호 분리부의 제 1 출력단으로부터 출력된 고속 신호에 기초하여 위상 트래킹을 실시하고, 클록 및 데이터를 복원한다. 신호 중첩부는, 복원된 데이터로부터 얻어지는 고속 신호와, 복원된 클록에 기초하여 생성된 신호 또는 신호 분리부의 제 2 출력단으로부터 출력된 저속 신호를 중첩함으로써 얻어지는 중첩 신호를 출력한다. 또, 신호 중첩부는, 제 1 입력단과, 제 2 입력단과, 출력단을 갖는다. 제 1 입력단은, 고속 신호를 도입하기 위해 형성되어 있다. 제 2 입력단은, 복원된 클록에 기초하여 생성된 신호 또는 저속 신호를 도입하기 위해 형성되어 있다. 출력단은, 중첩 신호를 출력하기 위해 형성되어 있다.
(16) 본 실시형태에 관련된 송수신 시스템은, 그 일 양태로서, 상기 서술한 바와 같은 구조를 갖는 송신 장치 (본 실시형태에 관련된 송신 장치) 와, 상기 서술한 바와 같은 구조를 갖는 수신 장치를 구비하는 것이 바람직하다. 또, 본 실시형태의 일 양태로서 당해 송수신 시스템은, 상기 서술한 바와 같은 구조를 갖는 송신 장치 (본 실시형태에 관련된 송신 장치) 와, 각각이 상기 서술한 바와 같은 구조를 갖는 하나 또는 그 이상의 중계 장치 (본 실시형태에 관련된 중계 장치) 와, 상기 서술한 바와 같은 구조를 갖는 수신 장치 (본 실시형태에 관련된 수신 장치) 를 구비해도 된다. 또한, 중계 장치는, 통신 링크 상에 배치되고, 송신 장치로부터 통신 링크를 거쳐 도달한 중첩 신호를 수신하고, 통신 링크를 통하여 그 중첩 신호를 수신 장치에 출력한다.
(17) 본 실시형태의 일 양태로서, 당해 송수신 시스템은, 각각이, 통신 링크를 통하여 접속된 송신 장치 (본 실시형태에 관련된 송신 장치) 및 수신 장치 (본 실시형태에 관련된 수신 장치) 에 의해 구성된 통신 유닛과 동일한 구조를 갖는 복수의 통신 유닛을 포함해도 된다. 특히, 복수의 통신 유닛에 포함되는 송신 장치 중 어느 송신 장치는, 고속 신호와 저속 신호를 중첩함으로써 얻어지는 중첩 신호를 출력하는 한편, 나머지 송신 장치는, 중첩되어 있지 않은 고속 신호를 출력한다. 또, 복수의 통신 유닛에 포함되는 수신 장치 중 중첩 신호를 수신한 수신 장치는, 수신된 중첩 신호를 고속 신호와 저속 신호로 분리함과 함께 분리된 저속 신호를 나머지 수신 장치에 부여한다.
(18) 본 실시형태의 일 양태로서, 복수의 통신 유닛에 포함되는 수신 장치 각각은, 저속 신호의 유무를 검출하는 신호 검출부를 사용하여, 중첩 신호를 수신했는지의 여부를 검지하는 것이 바람직하다.
이상, 이 [본원 발명의 실시형태의 설명] 의 란에 열거된 각 양태는, 나머지 모든 양태의 각각에 대해, 또는 이들 나머지 양태의 모든 조합에 대해 적용 가능하다.
[본원 발명의 실시형태의 상세]
이하, 본 실시형태의 구체적인 구조를, 첨부 도면을 참조하면서 상세하게 설명한다. 또한, 본 발명은 이들 예시에 한정되는 것은 아니며, 청구범위에 의해 나타내고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다. 또, 도면의 설명에 있어서 동일한 요소에는 동일 부호를 부여하여 중복되는 설명을 생략한다.
도 1 은, 송수신 시스템 (1) 의 구성을 나타내는 도면이다. 도 1 에 나타낸 송수신 시스템 (1) 은, 통신 링크를 통하여 서로 접속된 송신 장치 (10) 및 수신 장치 (20) 를 구비한다. 송신 장치 (10) 는, 통신 링크에 신호를 출력한다. 수신 장치 (20) 는, 송신 장치 (10) 로부터 통신 링크로 출력된 신호를 수신한다. 통신 링크는, 유선의 링크여도 되고, 무선의 링크이어도 된다. 통신 링크는, 송신 장치 (10) 로부터 수신 장치 (20) 로의 일방향으로만 통신이 가능한 링크이어도 된다. 통신 링크는, 차동 통신 링크이어도 되고, 싱글 링크이어도 된다.
송신 장치 (10) 는, 고속 신호 생성부 (11), 저속 신호 생성부 (12) 및 신호 중첩부 (13) 를 구비한다. 고속 신호 생성부 (11) 는, 주파수 대역이 제한된 고속 신호를 생성하고, 그 고속 신호를 출력단으로부터 출력한다. 저속 신호 생성부 (12) 는, 고속 신호의 주파수 대역보다 낮은 주파수의 저속 신호를 생성하고, 그 저속 신호를 출력단으로부터 출력한다. 신호 중첩부 (13) 는, 고속 신호 생성부 (11) 에 의해 생성된 고속 신호를 제 1 입력단으로부터 입력함과 함께, 저속 신호 생성부 (12) 에 의해 생성된 저속 신호를 제 2 입력단으로부터 입력한다. 또, 신호 중첩부 (13) 는, 이들 고속 신호와 저속 신호를 중첩함으로써 얻어지는 중첩 신호를, 출력단을 통하여 통신 링크에 출력한다.
수신 장치 (20) 는, 신호 분리부 (21) 및 복원부 (22) 를 구비한다. 신호 분리부 (21) 는, 송신 장치 (10) 로부터 통신 링크로 출력된 중첩 신호를 입력단으로부터 수신하고, 수신된 중첩 신호로부터 고속 신호와 저속 신호를 분리하고, 그 고속 신호를 제 1 출력단으로부터 출력함과 함께 저속 신호를 제 2 출력단으로부터 출력한다. 복원부 (22) 는, 신호 분리부 (21) 의 제 2 출력단으로부터 출력된 저속 신호에 기초하여 주파수 트래킹을 실시하고, 신호 분리부 (21) 의 제 1 출력단으로부터 출력된 고속 신호에 기초하여 위상 트래킹을 실시하고, 클록 및 데이터를 복원한다.
신호 분리부 (21) 는, 수신된 중첩 신호 중 고속 신호를 선택적으로 출력하는 제 1 필터 (HPF) (31) 와, 수신된 중첩 신호 중 저속 신호를 선택적으로 출력하는 제 2 필터 (LPF) (32) 를 포함한다. 제 1 필터 (31) 는, 하이 패스 필터 또는 밴드 패스 필터에 의해 구성된다. 제 2 필터 (32) 는, 로우 패스 필터 또는 밴드 패스 필터에 의해 구성된다.
복원부 (22) 는, 고속 신호를 도입하기 위한 제 1 입력단과, 저속 신호를 도입하기 위한 제 2 입력단과, 제 1 위상 비교기 (PD) (41), 제 2 위상 비교기 (PFD) (42), 로크 검출기 (LD) (43), 차지 펌프 (CP) (44), 루프 필터 (LF) (45), 전압 제어 발진기 (VCO) (46), 분주기 (도면 중 「1/N」 으로 표기) (47), 귀환 분주기 (도면 중 「1/M」 으로 표기) (48), 스위치 (51), 스위치 (52) 및 인버터 회로 (53) 를 포함한다.
제 1 위상 비교기 (41) 는, 신호 분리부 (21) 의 제 1 필터 (31) 로부터 출력된 고속 신호를 일방의 입력단 (복원부 (22) 의 제 1 입력단에 대응하는 제 3 입력단) 으로부터 입력함과 함께, 전압 제어 발진기 (46) 로부터 출력된 발진 신호를 타방의 입력단 (제 4 입력단) 으로부터 입력하고, 이들 2 개의 신호 사이의 위상차를 나타내는 제 1 위상차 신호를 출력단으로부터 출력한다. 제 1 위상 비교기 (41) 는, Bang-Bang 형의 위상 비교기 (BBPD) 이다.
제 2 위상 비교기 (42) 는, 신호 분리부 (21) 의 제 2 필터 (32) 로부터 출력된 저속 신호가 분주기 (47) 에 의해 분주된 신호 (분주 전의 저속 신호이어도 된다) 를 일방의 입력단 (복원부 (22) 의 제 2 입력단에 대응하는 제 5 입력단) 으로부터 입력함과 함께, 전압 제어 발진기 (46) 의 출력단으로부터 출력된 발진 신호가 귀환 분주기 (48) 에 의해 분주된 신호 (분주 전의 발진 신호이어도 된다) 를 타방의 입력단 (제 6 입력단) 으로부터 입력하고, 이들 2 개의 신호 사이의 위상차를 나타내는 제 2 위상차 신호를 출력단으로부터 출력한다. 제 2 위상 비교기 (42) 는, 위상 주파수 비교기 (PFD) 이다.
로크 검출기 (43) 는, 제 2 위상 비교기 (42) 에 입력되는 2 개의 신호 사이에서 주파수 로크되어 있는지의 여부를 검출한다. 스위치 (51) 및 스위치 (52) 는, 로크 검출기 (43) 의 출력 신호에 따라 온/오프의 상태가 설정된다. 로크 검출기 (43) 의 출력단과 스위치 (52) 사이에 인버터 회로 (53) 가 형성되어 있고, 이 인버터 회로 (53) 에 의해 스위치 (51) 및 스위치 (52) 중 일방이 온 상태일 때 타방은 오프 상태가 된다. 주파수 로크되어 있지 않다고 로크 검출기 (43) 가 판단하고 있는 기간, 스위치 (51) 는 오프 상태이고, 스위치 (52) 는 온 상태이다. 반대로, 주파수 로크되어 있다고 로크 검출기 (43) 가 판단하고 있는 기간, 스위치 (51) 는 온 상태이고, 스위치 (52) 는 오프 상태이다.
차지 펌프 (44) 는, 로크 검출기 (43) 에 의해 주파수 로크되어 있지 않은 것이 검출되고 있는 기간에, 제 2 위상 비교기 (42) 로부터 출력되는 제 2 위상차 신호를 입력단으로부터 입력한다. 차지 펌프 (44) 는, 로크 검출기 (43) 에 의해 주파수 로크되어 있는 것이 검출되고 있는 기간에, 제 1 위상 비교기 (41) 로부터 출력되는 제 1 위상차 신호를 입력단으로부터 입력한다. 차지 펌프 (44) 는, 입력된 제 1 위상차 신호 또는 제 2 위상차 신호가 나타내는 위상차에 따른 양의 충전 전류를 출력단으로부터 루프 필터 (45) 로 출력한다 (또는, 위상차에 따른 양의 방전 전류가 이 출력단을 통하여 루프 필터 (45) 로부터 차지 펌프 (44) 측으로 흐른다). 즉, 차지 펌프 (44) 의 입력단은, 로크 검출기 (43) 에 의해 주파수 로크되어 있지 않은 것이 검출되고 있는 기간에 제 2 위상차 신호를 도입하거나, 또는 로크 검출기 (43) 에 의해 주파수 로크되어 있는 것이 검출되고 있는 기간에 제 1 위상차 신호를 도입하기 위해 형성되어 있다. 차지 펌프 (44) 의 출력단은, 제 1 위상차 신호 또는 제 2 위상차 신호가 나타내는 위상차가 축소되는 수정 전압값을 출력하기 위해 형성되어 있다.
루프 필터 (45) 는, 차지 펌프 (44) 로부터 출력된 충전 전류를 용량부 (45a) 에 입력하고, 그 용량부 (45a) 의 축적 전하량에 따른 전압값을 전압 제어 발진기 (46) 에 출력한다. 또는, 루프 필터 (45) 는, 용량부 (45a) 로부터 방전 전류를 차지 펌프 (44) 에 흘리고, 그 용량부 (45a) 의 축적 전하량에 따른 전압값을 전압 제어 발진기 (46) 에 출력한다. 즉, 루프 필터 (45) 의 입력단은, 차지 펌프 (44) 의 출력단과 전기적으로 접속됨과 함께 수정 전압값을 도입하기 위해 형성되어 있다. 루프 필터 (45) 의 출력단은, 도입된 수정 전압값의 변동에 따라 증감된 제어 전압값을 출력하기 위해 형성되어 있다. 전압 제어 발진기 (46) 는, 루프 필터 (45) 로부터 출력된 전압값을 입력단으로부터 입력하고, 그 제어 전압값에 따른 주파수를 갖는 발진 신호를 제 1 위상 비교기 (41) 및 분주기 (48) 에 출력단으로부터 출력한다.
복원부 (22) 는, 로크 검출기 (43) 에 의해 주파수 로크되어 있지 않은 것이 검출되고 있는 기간에, 신호 분리부 (21) 의 제 2 필터 (32) 의 출력단으로부터 출력된 저속 신호에 기초하여 주파수 트래킹을 실시한다. 복원부 (22) 는, 로크 검출기 (43) 에 의해 주파수 로크되어 있는 것이 검출되고 있는 기간에, 신호 분리부 (21) 의 제 1 필터 (31) 의 출력단으로부터 출력된 고속 신호에 기초하여 위상 트래킹을 실시하고, 제 1 위상 비교기 (41) 의 출력단으로부터 복원 데이터를 출력시키는 한편, 전압 제어 발진기 (46) 의 출력단으로부터 출력되는 발진 신호를 복원 클록으로서 출력시킨다. 또, 위상 트래킹을 실시하고 있을 때 주파수 로크가 벗어난 것이 로크 검출기 (43) 에 의해 검출되었을 때에는, 즉시, 신호 분리부 (21) 의 제 2 필터 (32) 로부터 출력된 저속 신호에 기초하여 주파수 트래킹을 실시할 수 있다.
이와 같이, 저속 신호와 고속 신호를 중첩한 신호를 송신 장치 (10) 로부터 수신 장치 (20) 로 송신함으로써, 수신 장치 (20) 는, 주파수 트래킹시에 사용하는 저속 신호를 항상 입력할 수 있다. 수신 장치 (20) 는, 주파수 로크가 벗어났을 때 저속 신호의 송신을 송신 장치 (10) 에 요구하지 않아도 된다. 따라서, 저속 신호의 송신을 요구하기 위한 통신 링크는 필요하지 않다.
또, 수신 장치 (20) 에서는, 신호 분리부 (21) 가 수신된 중첩 신호를 고속 신호와 저속 신호로 분리하므로, 고속 신호와 저속 신호 사이의 위상 관계는 임의이어도 되고, 저속 신호와 고속 신호의 위상 관계는 독립적이어도 된다. 고속 신호 및 저속 신호 각각의 위상은 서로 일치하고 있지 않아도 된다. 또한, 고속 신호 및 저속 신호 각각의 레벨 천이 시간 (Tr, Tf) 을 서로 일치시킬 필요도 없다.
따라서, 통신 링크의 개수의 증가를 억제할 수 있고, 회로의 소비 전력의 증가를 억제할 수 있고, 또, 회로의 레이아웃 면적의 증가도 억제할 수 있다.
도 2a 는, 고속 신호 및 저속 신호 각각의 주파수 분포, 도 2b 는, 제 1 필터 (31) 의 통과 대역, 도 2c 는, 제 2 필터 (32) 각각의 통과 대역을 설명하기 위한 도면이다. 구체적으로, 도 2a 는, 송신 장치 (10) 로부터 출력되는 신호의 주파수 분포를 나타낸다. 도 2b 는, 수신 장치 (20) 에 있어서의 제 1 필터 (31) 의 통과 대역을, 그 제 1 필터 (31) 로부터 출력되는 신호의 주파수 분포와 함께 나타낸다. 도 2c 는, 수신 장치 (20) 에 있어서의 제 2 필터 (32) 의 통과 대역을, 그 제 2 필터 (32) 로부터 출력되는 신호의 주파수 분포와 함께 나타낸다. 도시된 바와 같이 고속 신호의 주파수 분포는 제한되어 있고, 저속 신호는, 고속 신호의 주파수 분포보다 낮은 주파수를 갖는다 (도 2a). 제 1 필터 (31) 는, 수신한 신호 중 고속 신호를 선택적으로 출력할 수 있다 (도 2bB). 제 2 필터 (32) 는, 수신한 신호 중 저속 신호를 선택적으로 출력할 수 있다 (도 2c).
도 3a 는, 중첩되어야 할 신호로서, 고속 신호 생성부 (11) 에 의해 생성되는 고속 신호, 및 저속 신호 생성부 (12) 에 의해 생성되는 저속 신호의 세트를 설명하기 위한 도면이다. 도 3b 는, 신호 중첩부 (13) 에 의해 중첩된 후에 송신 장치 (10) 의 출력단으로부터 출력되는 신호 (중첩 신호) 를 설명하기 위한 도면이다. 도 3c 는, 수신 장치 (20) 의 입력단으로부터에 입력되는 신호 (수신 신호) 를 설명하기 위한 도면이다. 도 3d 는, 제 2 필터 (32) 로부터 출력되는 저속 신호와, 제 1 필터 (31) 로부터 출력되는 고속 신호의 세트를 설명하기 위한 도면이다. 도 3a ∼ 3d 에 있어서, 각 신호는 차동 신호로서 나타내고 있다.
도 4a ∼ 4c 는, 고속 신호와 저속 신호 사이의 진폭비를 2 : 8 로 했을 경우의 시뮬레이션 결과 (아이 패턴) 를 나타내는 도면이다. 도 4a ∼ 4c 에 있어서, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 또, 도 5a ∼ 5c 는, 고속 신호와 저속 신호 사이의 진폭비를 8 : 2 로 했을 경우의 시뮬레이션 결과 (아이 패턴) 를 나타내는 도면이다. 도 5a ∼ 5c 에 있어서, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 구체적으로, 도 4a 및 5a 의 각각은, 신호 중첩부 (13) 에 의해 중첩되고 송신 장치 (10) 로부터 출력되는 신호의 아이 패턴을 나타낸다. 도 4b 및 5b 의 각각은, 제 2 필터 (32) 로부터 출력되는 저속 신호의 아이 패턴을 나타낸다. 도 4c 및 5c 의 각각은, 제 1 필터 (31) 로부터 출력되는 고속 신호의 아이 패턴을 나타낸다. 도 4a ∼ 4c 및 도 5a ∼ 5c 에 나타낸 바와 같이, 수신 장치 (20) 에 있어서, 수신된 중첩 신호는, 신호 분리부 (21) 의 제 1 필터 (31) 및 제 2 필터 (32) 에 의해 고속 신호와 저속 신호로 분리될 수 있다.
고속 신호와 저속 신호의 분리를 용이하게 하기 위해, 고속 신호의 주파수 대역에 대한 저속 신호의 간섭량은, 가능한 한 작은 것이 바람직하다. 따라서, 저속 신호는, 주파수 이외의 정보를 포함하지 않도록 하는 것이 바람직하다.
여기서, 본 실시형태의 구성과, 상기 특허문헌 2 에 개시된 발명의 구성을 대비하면, 이하와 같다.
특허문헌 2 에 개시된 발명에서는, 워드 클록과 시리얼 데이터의 중첩에 의한 논리 신호를 송신 장치로부터 수신 장치로 송신한다. 그 때문에, 송신 장치는, 워드 클록과 시리얼 데이터의 배타적 논리합을 취하고, 이 배타적 논리합 신호와 시리얼 데이터를 중첩함으로써, 워드 클록 및 시리얼 데이터 각각의 레벨에 따른 4 치 차동 신호를 생성한다. 그러므로, 워드 클록과 시리얼 데이터를 중첩하는 것이 없으면 전류 출력은 +I, -I 로 천이되므로, 특허문헌 2 에 개시된 발명에서는 전류 출력은 +3I, +I, -I, -3I 로 천이된다. 소비 전류의 최대값은 3I 가 된다.
이에 대해, 본 실시형태에서는, 4 치 차동 신호가 아니라, 고속 신호와 저속 신호가 중첩된 신호가, 송신 장치 (10) 로부터 수신 장치 (20) 로 송신된다. 저속 신호는, 수신 장치 (20) 에 있어서 고속 신호와 분리 가능해지도록, 고속 신호의 주파수 대역보다 낮은 주파수가 된다. 따라서, 송신 장치 (10) 의 저속 신호 생성부 (12) 는, 저속인 동작을 하면 되므로, 소비 전력의 증가를 억제할 수 있다. 또, 도 5a ∼ 5c 에 나타낸 바와 같이, 고속 신호의 진폭과 비교하여 저속 신호의 진폭을 작게 할 수 있으므로, 이 점에서도, 저속 신호 생성부 (12) 는 소비 전력의 증가를 억제할 수 있다. 예를 들어, 고속 신호의 진폭에 대해 저속 신호의 진폭을 1/2 로 하고, 고속 신호의 생성에 필요한 전류량을 I 로 하면, 소비 전류의 최대값은 1.5I 가 된다. 이것은, 특허문헌 2 에 개시된 발명에 있어서의 소비 전류의 최대값의 1/2 이다.
또, 특허문헌 2 에 개시된 발명에서는, 수신 장치는, 수신한 4 치 차동 신호를 워드 클록과 시리얼 데이터로 분리하기 위해, 임계값이 서로 상이한 3 개의 콤퍼레이터를 필요로 한다. 이들 3 개의 콤퍼레이터는, 고속의 4 치 차동 신호를 임계값과 비교하기 위해 고속 동작이 필요하므로, 소비 전력이 크다. 또, 이 수신 장치는, 워드 클록을 추출하기 위해, 시리얼 데이터의 값에 따라 2 개의 콤퍼레이터의 출력 신호 중 어느 일방의 신호를 선택하여 출력하는 셀렉터를 필요로 한다. 또한 이 수신 장치는, 시리얼 데이터의 선택하는 타이밍에 의해 발생할 가능성이 있는 워드 클록의 글리치를 저감시키기 위해, 로우 패스 필터를 필요로 한다.
이에 대해, 본 실시형태에서는, 수신 장치 (20) 는, 신호 분리부 (21) 에 의해 수신 신호를 고속 신호와 저속 신호로 분리한 후, 제 1 위상 비교기 (41) 에 포함되는 콤퍼레이터에 의해 고속 신호를 임계값과 비교한다. 그 때문에, 콤퍼레이터는 1 개이면 된다. 저속 신호를 임계값과 비교하는 콤퍼레이터가 형성되는 경우에도, 그 콤퍼레이터는, 저속인 동작을 하면 되므로, 고속 신호용의 콤퍼레이터의 소비 전력의 1/10 정도의 소비 전력으로 할 수 있다. 특허문헌 2 에 개시된 발명이 3 개의 고속 콤퍼레이터를 필요로 한 것에 대해, 본 실시형태에서는, 1 개의 고속 콤퍼레이터 및 1 개의 저속 콤퍼레이터를 사용하기만 하면 되므로, 소비 전력을 작게 할 수 있다.
도 6 은, 송신 장치 (10) 의 구성예를 나타내는 도면이다. 도 6 에 나타낸 구성예에서는, 송신 장치 (10) 는, 입력단으로부터 도입된 8b10b 부호화 패럴렐 데이터 (도 6 에서는, 「8b 10b Data」 로 표기) 를 시리얼 데이터로 변환하는 시리얼라이저를 고속 신호 생성부 (11) 로서 구비한다. 송신 장치 (10) 는, PLL (Phase Locked Loop) 회로를 저속 신호 생성부 (12) 로서 구비한다. 고속 신호 생성부 (11) 로서의 시리얼라이저는, 저속 신호 생성부 (12) 로서의 PLL 회로에 의해 비트 클록 (도 6 에서는, 「Bit Clock」 으로 표기) 에 기초하여 생성된 클록을 다른 입력단으로부터 입력하고, 그 클록이 지시하는 타이밍에 시리얼 데이터의 각 비트를 출력단으로부터 출력한다. 또, 저속 신호 생성부 (12) 로서의 PLL 회로는, 입력단으로부터 도입된 비트 클록에 기초하여 저속 신호를 생성하고, 출력단으로부터 그 생성된 저속 신호를 출력한다.
도 7 은, 송신 장치 (10) 의 다른 구성예를 나타내는 도면이다. 도면에 나타낸 구성예에서는, 송신 장치 (10) 는, 8b10b 부호화 패럴렐 데이터를 시리얼 데이터로 변환하는 시리얼라이저를 고속 신호 생성부 (11) 로서 구비한다. 고속 신호 생성부 (11) 로서의 시리얼라이저는, PLL 회로 (14) 에 의해 비트 클록에 기초하여 생성된 클록을 입력하고, 그 클록이 지시하는 타이밍에 시리얼 데이터의 각 비트를 출력한다. 송신 장치 (10) 는, 체배 회로를 저속 신호 생성부 (12) 로서 구비한다. 저속 신호 생성부 (12) 로서의 체배 회로 (도면 중 「1/J 또는 xJ」 로 표기) 는, 입력단으로부터 도입된 비트 클록에 기초하여 저속 신호를 생성하고, 생성된 그 저속 신호를 출력단으로부터 출력한다.
고속 신호의 데이터 레이트를 DR 로 한다. 고속 신호의 데이터 통신 방식에 따른 계수를 K 로 한다. 저속 신호의 주파수를 F 로 한다. 분주기 (47) 의 분주비를 N 으로 한다. 분주기 (48) 의 분주비를 M 으로 한다. 복원부 (22) 에 있어서의 주파수 트래킹 종료시의 저속 신호의 주파수에 대한 복원 클록의 주파수의 비는 M/N 이다. 고속 신호의 데이터 통신 방식이 RZ (Return to Zero) 일 때, K = 0.5 이다. 고속 신호의 데이터 통신 방식이 NRZ (Non Return to Zero) 일 때, K = 1 이다. 고속 신호의 데이터 통신 방식이 PAM (Pulse Amplitude Modulation) 4 일 때, K = 2 이다. 고속 신호의 데이터 통신 방식이 PAM16 일 때, K = 4 이다. 이들 파라미터 사이에, 이하의 식 (3) 으로 나타내는 관계가 있는 것이 바람직하다.
Figure pat00003
송신 장치 (10) 로부터 출력되는 중첩 신호에 포함되는 고속 신호의 데이터 레이트 (DR) 와 저속 신호의 주파수 (F) 의 비 (DR/F) 가 정수비이면, 수신 장치 (20) 의 분주기 (47) 의 분주비 (N) 및 귀환 분주기 (48) 의 분주비 (M) 를 적절히 설정함으로써, 상기 (3) 식의 관계를 만족시킬 수 있다. 예를 들어, 고속 신호의 데이터 레이트 (DR) 를 1 Gbps 로 하고, 계수 (K) 를 2 로 하고, 분주기 (47) 의 분주비 (N) 를 1 로 하고, 분주기 (48) 의 분주비 (M) 를 50 으로 했을 경우, 저속 신호의 주파수 (F) 는 10 ㎒ 가 된다. 송신 장치 (10) 는, 수신 장치 (20) 에 있어서 필요하게 되는 저속 신호의 주파수 (F) 에 맞추어, 비트 클록을 체배함으로써 저속 신호를 생성한다.
수신 장치 (20) 의 신호 분리부 (21) 에 의해 수신 신호를 고속 신호와 저속 신호로 분리할 수 있도록, 송신 장치 (10) 의 고속 신호 생성부 (11) 는, 부호화에 의해 주파수 대역이 제한된 고속 신호를 생성하는 것이 바람직하다. 이 부호화로는, DC 밸런스가 보증된 mBnB 부호화가 바람직하고, 또, 맨체스터 부호화도 바람직하다.
또, 수신 장치 (20) 의 신호 분리부 (21) 에 의해 수신 신호를 고속 신호와 저속 신호로 분리했을 때, 고속 신호의 주파수 대역에 대한 저속 신호의 간섭량을 1/100 정도 이하로 하는 것이 바람직하다. 노이즈량을 수 ㎷ 로 하여, 고속 신호의 주파수 분포에 대한 저속 신호의 간섭량을 노이즈의 레벨까지 작게 할 수 있으면, 간섭의 영향을 노이즈와 동등하게 취급하여 제외할 수 있다. 저속 신호의 진폭이 수백 ㎷ 라고 하면, 고속 신호의 주파수 대역에 대한 저속 신호의 간섭량이 1/100 정도이면, 그 간섭량은 노이즈와 동등한 수 ㎷ 가 되어, 간섭의 영향을 제거할 수 있다.
예를 들어, 8B10B 부호화를 실시한 고속 신호의 데이터 레이트가 1 Gbps 라고 하면, 이 고속 신호의 주파수 분포는 대체로 100 ㎒ 이상이 된다. 제 1 필터 (31) 로서, 1 차의 필터이며 컷오프 주파수가 100 ㎒ 인 하이 패스 필터를 사용하는 것으로 한다. 이 필터는, 주파수 1 ㎒ 에서 감쇠가 0.01 이고, 주파수 10 ㎒ 에서 감쇠가 0.1 이다. 이 때, 고속 신호와 저속 신호의 진폭비가 1 : 1 이며, 저속 신호의 주파수가 1 ㎒ 인 경우, 고속 신호에 대한 저속 신호의 간섭량은 1/100 이 된다. 고속 신호와 저속 신호의 진폭비가 10 : 1 이며, 저속 신호의 주파수가 10 ㎒ 인 경우, 고속 신호에 대한 저속 신호의 간섭량은 1/100 이 된다. 또한, 필터의 차수를 크게 하면, 1 ㎒, 10 ㎒ 에서의 감쇠량을 크게 할 수 있다. 그러나, 필터의 차수를 크게 하는 것은, IC 내의 소자의 증가에 의한 IC 의 면적의 증가나 IC 외부에 소자가 추가가 되어 회로 기판의 면적의 증가가 염려되므로, 바람직하지 않다.
송신 장치 (10) 의 저속 신호 생성부 (12) 는, 고속 신호의 주파수 대역에 대한 저속 신호의 간섭을 작게 하기 위해, 정현파 또는 삼각파의 시간 파형을 갖는 저속 신호를 생성하는 것이 바람직하다. 특히, 저속 신호를 정현파로 함으로써, 고속 신호의 주파수 대역에 대한 저속 신호의 간섭을 최소화할 수 있다. 이로써, 고속 신호와 저속 신호를 중첩해도, 통신 품질을 저해하는 일은 없다.
저속 신호의 주파수를 F 로 한다. 고속 신호의 데이터 레이트를 DR 로 한다. 고속 신호의 데이터 부호화 방식에 따른 계수를 L 로 한다. 제 1 필터 (31) 의 컷오프 주파수를 Fc 로 한다. 저속 신호의 진폭에 대한 고속 신호의 진폭의 비를 Vr 로 한다. 고속 신호의 주파수 대역에 대한 저속 신호의 간섭 허용량을 Gd 로 한다. 이 때, 이들 파라미터 사이에, 이하의 식 (4) 로 나타내는 관계가 있는 것이 바람직하다. Fc = DR/L 을 사용하면, 식 (4) 는 이하의 식 (5) 로 나타낸다. 계수 (L) 는, 고속 신호의 데이터 부호화 방식에 따른 값이다. 고속 신호의 데이터 부호화 방식이 8B10B 부호화일 때, L = 10 이다. 고속 신호의 데이터 부호화 방식이 맨체스터 부호화일 때, L = 2 이다.
Figure pat00004
Figure pat00005
예를 들어, 8B10B 부호화를 실시한 고속 신호의 데이터 레이트 (DR) 가 1 Gbps 인 것으로 하여, L = 10 으로 한다. 또, 진폭비 (Vr) 를 10 으로 하고, 간섭 허용량 (Gd) 을 0.01 로 한다. 이 때, 저속 신호의 주파수 (F) 는 10 ㎒ 이하가 된다.
송신 장치 (10) 의 저속 신호 생성부 (12) 는, 스펙트럼 확산한 저속 신호를 생성하는 것이 바람직하다. 저속 신호를 스펙트럼 확산함으로써, 통신 링크로부터의 EMI (Electro Magnetic Interference) 방사를 저감시킬 수 있다. 또, 저속 신호 생성부 (12) 가 스펙트럼 확산한 저속 신호를 생성하는 데에 더하여, 고속 신호 생성부 (11) 도, 스펙트럼 확산한 고속 신호를 생성하는 것이 바람직하다. 이 때, 저속 신호와 고속 신호 사이에서, 스펙트럼 확산 (SS : Spread Spectrum) 의 변조 주기가 서로 동일한 것이 바람직하고, SS 의 변조 강도가 서로 동일한 것이 바람직하다. 이것은, 수신 장치 (20) 의 로크 검출기 (43) 가 입력하는 2 개의 신호 사이에서 주파수가 크게 상이하면, 로크 검출기 (43) 에 의해 주파수 로크가 벗어났다고 판정되어 주파수 트래킹을 실시하게 되기 때문이다. 주파수 트래킹을 실시하고 있는 기간은, 제 2 위상 비교기 (42) 를 사용하고 있기 때문에 고속 신호에 기초하여 데이터를 복원할 수 없다.
또한, 로크 검출기 (43) 의 감도를 낮게 함으로써, SS 의 변조 주기 및 변조 강도에 대한 한계를 조정하는 것이 가능하다. 그러나, 감도가 지나치게 낮으면, 주파수 트래킹의 정밀도가 열화되고, 주파수 오동기가 발생하여, 데이터를 올바르게 복원할 수 없다.
도 8a 는, 고속 신호 및 SS 가 실시된 저속 신호 각각의 주파수 분포, 도 8b 는, 제 1 필터 (31) 의 통과 대역, 도 8c 는, 제 2 필터 (32) 의 통과 대역을 각각 설명하기 위한 도면이다. 구체적으로, 도 8a 는, 송신 장치 (10) 로부터 출력되는 신호의 주파수 분포를 나타낸다. 도 8b 는, 수신 장치 (20) 에 있어서의 제 1 필터 (31) 의 통과 대역을, 그 제 1 필터 (31) 로부터 출력되는 신호의 주파수 분포와 함께 나타낸다. 도 8c 는, 수신 장치 (20) 에 있어서의 제 2 필터 (32) 의 통과 대역을, 그 제 2 필터 (32) 로부터 출력되는 신호의 주파수 분포와 함께 나타낸다. SS 가 실시되어 있지 않은 경우의 저속 신호 (도 2a ∼ 2c) 와 비교하면, SS 가 실시된 경우의 저속 신호 (도 8a ∼ 8c) 는, 주파수 대역이 넓어지고, 또한 진폭이 작아지고 있다.
저속 신호에 대해 SS 가 실시되는 경우, 상기 식 (3) ∼ (5) 는, 고속 신호의 중심 데이터 레이트를 DR 로 하고, 저속 신호의 중심 주파수를 F 로 하여, 만족되면 된다.
송신 장치 (10) 의 저속 신호 생성부 (12) 는, 고속 신호의 주파수 대역에 대한 저속 신호의 간섭을 작게 하기 위해, 삼각파의 시간 파형을 갖는 저속 신호를 생성해도 된다. 정현파는 단일 주파수 성분을 갖는 것에 대해, 삼각파는 기본 주파수 성분에 더하여 고조파 성분도 갖는다. 그러나, 사각형파와 달리, 삼각파에서는 홀수차 (n 차) 의 고조파 성분의 진폭이 n2 로 감쇠해간다. 예를 들어, 삼각파의 11 차의 고조파 성분의 진폭은 기본 주파수 성분의 진폭의 1/121 이 된다. 이하의 식 (6) 은, 삼각파 함수를 푸리에 급수로 나타낸 식이다. 이하의 식 (7) 은, 사각형파 함수를 푸리에 급수로 나타낸 식이다. 저속 신호를 기본 주파수 1 ㎒ 의 삼각파로 하고, 제 1 필터 (31) 의 컷오프 주파수를 100 ㎒ 로 할 때의, 고속 신호의 주파수 대역에 대한 저속 신호의 간섭량이 도 9 의 표에 나타나 있다.
Figure pat00006
Figure pat00007
정현파와 비교하면, 삼각파는, 1 ㎒ 에서의 간섭량이 동일하지만, 3 ㎒ 에서의 간섭량이 1 자릿수 이상이나 작아지므로, 간섭의 영향이 매우 작아진다. 기본 주파수 1 ㎒ 에서 진폭 100 ㎷ 의 삼각파의 저속 신호로 했을 경우, 3 차 고조파 성분의 진폭은 0.3 ㎷ 가 된다. 이것은, 노이즈 레벨 (수 ㎷) 보다 작다. 이와 같이, 삼각파의 저속 신호의 고조파 성분에 의한 간섭의 영향도 매우 작다.
송신 장치 (10) 의 저속 신호 생성부 (12) 에 있어서 저속 신호에 주파수 정보에 더하여 저속 데이터를 포함하는 것도 가능하다. 예로서 다음의 제 1 ∼ 제 3 방법이 있다.
제 1 방법에서는, 저속 신호의 진폭을 저속 데이터의 레벨에 따른 것으로 한다. 예를 들어, 저속 데이터가 로우 레벨일 때 저속 신호의 진폭을 100 ㎷ 로 하고, 저속 데이터가 하이 레벨일 때 저속 신호의 진폭을 200 ㎷ 로 한다.
제 2 방법에서는, 저속 신호의 주파수를 저속 데이터의 레벨에 따른 것으로 한다. 이 경우, 저속 신호의 중심 주파수는 일정한 것이 바람직하다. (3) 식 ∼ (5) 식은, 저속 신호의 중심 주파수를 F 로 하여, 만족되면 된다. mBnB 부호화 또는 맨체스터 부호화를 채용하면, 저속 신호의 중심 주파수를 일정하게 할 수 있다.
제 3 방법에서는, 저속 신호의 듀티를 저속 데이터의 레벨에 따른 것으로 한다. 이 경우, 저속 신호의 수 주기분의 듀티의 이동 평균이 50 ％ 정도인 것이 바람직하다. mBnB 부호화 또는 맨체스터 부호화를 채용하면, 저속 신호의 수 주기분의 듀티의 이동 평균을 50 ％ 정도로 할 수 있다.
도 10 은, 수신 장치 (20) 의 다른 구성예를 나타내는 도면이다. 도 10 에 나타낸 구성예에서는, 수신 장치 (20) 는, 도 1 에 나타낸 수신 장치의 구성에 더하여, 저속 신호의 유무를 검출하는 신호 검출부 (23) 를 추가로 구비한다. 신호 검출부 (23) 는, 신호 분리부 (21) 의 제 2 필터 (32) 의 출력에 기초하여, 저속 신호의 유무를 검출한다.
만일, 신호 검출부가 형성되어 있지 않은 것으로 하면, 송신 장치가 신호를 출력하고 있지 않은 기간이어도, 수신 장치는, 어떠한 신호가 입력되어 있는 것으로 하여 동작한다. 수신 장치는, 실제로는 신호가 입력되어 있지 않은 기간에서는, 노이즈를 신호로서 취급하여 처리하게 되어, 의도하지 않은 데이터를 후단의 회로에 출력하게 된다. 후단의 회로가 영상 시스템인 경우, 화상이 표시되지 않는 상태가 된다. 후단의 회로가 통신 시스템인 경우, 정상적으로 통신이 이루어지지 않는 상태가 된다. 따라서, 신호가 입력되어 있지 않은 상태일 때에는, 수신 장치는, 잘못된 데이터를 후단의 회로에 송신하지 않는 것이 바람직하다. 또, 신호가 입력되어 있지 않은 상태에서는, 수신 장치는, 소비 전력의 관점에서 동작하지 않는 것이 바람직하다. 따라서, 수신 장치는, 신호가 입력되어 있는지의 여부를 신호 검출부에 의해 검출하고, 신호가 입력되어 있지 않은 기간에는, 잘못된 데이터를 후단의 회로에 송신하지 않게 하고, 또, 일부의 동작을 정지시키도록 하는 것이 바람직하다.
송신 장치가 신호를 출력하고 있는지의 여부의 정보를 수신 장치에 별선 (別線) 을 사용하여 보내는 시스템에서는, 수신 장치는 신호 검출부를 구비할 필요는 없다. 이 경우에는, 신호를 보내기 위한 통신 링크에 더하여, 송신 장치가 신호를 출력하고 있는지 여부의 정보를 보내기 위한 통신 링크가 별도로 필요하고, 이 점에서 바람직하지 않다.
특허문헌 1 에 개시된 발명과 같이 차동 신호선의 코먼 레벨을 변화시킴으로써 정보를 송신할 수 있는 시스템에서도, 수신 장치는 신호 검출부를 구비할 필요는 없고, 또, 추가적인 통신 링크를 필요로 하는 일도 없다. 그러나, 이와 같은 시스템에서는, 차동 신호선에 의해 송신되는 신호가 고속이므로, 수신 장치에 도달하는 신호는 감쇠한다. 수신 장치는, 그 감쇠한 신호로부터, 송신 장치가 신호를 출력하고 있는지 여부의 정보를 추출할 필요가 있다. 따라서, 이 수신 장치는, 고속의 앰프 등을 필요로 하여, 소비 전력 및 설계 공정수가 증가한다.
이에 대해, 도 10 에 나타낸 수신 장치 (20) 는, 저속 신호의 유무를 검출하는 신호 검출부 (SDT) (23) 를 추가로 구비한다. 이 신호 검출부 (23) 는, 간이한 회로에 의해 구성할 수 있고, 소비 전력 및 설계 공정수의 증가를 억제할 수 있다. 신호 검출부 (23) 는, 수신 신호를 고속 신호와 저속 신호로 분리하는 신호 분리부 (21) 의 출력으로부터 저속 신호의 유무를 검출하므로, 고속의 앰프 등을 필요로 하지 않는다. 예를 들어, 특허문헌 1 에 개시된 발명에서 사용되는 앰프의 대역은 수 ㎓ 까지 필요로 하는 데에 대해, 본 실시형태의 수신 장치 (20) 에서 사용되는 앰프의 대역은 수십 ㎒ 까지이면 된다.
본 실시형태에서는, 수신 장치 (20) 의 신호 검출부 (23) 는, 저속 신호의 유무를 검출함으로써, 고속 신호의 유무도 검출한다. 따라서, 송신 장치 (10) 는, 고속 신호 및 저속 신호의 쌍방을 출력하거나, 쌍방을 출력하지 않거나 중 어느 것이 된다. 만일, 송신 장치 (10) 가 고속 신호를 출력하는 한편 저속 신호를 출력하지 않는 것으로 하면, 수신 장치 (20) 는, 신호가 없다는 취지를 신호 검출부 (23) 에 의해 검출하게 되어, 데이터를 후단의 회로에 송신하지 않게 된다. 또, 만일, 송신 장치 (10) 가 고속 신호를 출력하지 않는 한편 저속 신호를 출력하면, 수신 장치 (20) 는, 신호가 있다는 취지를 신호 검출부 (23) 에 의해 검출하게 되지만, 실제로는 고속 신호가 입력되어 있지 않기 때문에, 잘못된 데이터를 후단의 회로에 송신하게 된다.
도 11a 는, 신호 검출부 (23) 의 회로예를 나타내는 도면이고, 도 11b 는, 각 부에 있어서의 신호 파형의 타임 차트이다. 도 11a 에 나타낸 회로예에서는, 신호 검출부 (23) 는, NMOS 트랜지스터 (M1), NMOS 트랜지스터 (M2), PMOS 트랜지스터 (M3), 캐패시터 (C1), 정전류원 (I1) 및 정전류원 (I2) 을 포함한다. 신호 검출부 (23) 는, 도 11b 에 나타낸 바와 같이, 저속 신호를 차동 신호 (Vinp, Vinn) 로 하여 입력하고, Vinp, Vinn 의 쌍방이 저레벨인 기간 (입력 신호가 없는 기간) 이 일정 시간 경과했는지의 여부를 나타내는 신호 (Vout) 를 출력한다.
NMOS 트랜지스터 (M1) 의 드레인은, 전원 전위 공급단과 접속되어 있다. NMOS 트랜지스터 (M1) 의 소스는, 캐패시터 (C1) 를 통하여 접지 전위 공급단과 접속되어 있다. NMOS 트랜지스터 (M1) 의 게이트는 Vinp 가 입력된다.
NMOS 트랜지스터 (M2) 의 드레인은, 전원 전위 공급단과 접속되어 있다. NMOS 트랜지스터 (M2) 의 소스는, 정전류원 (I1) 을 통하여 접지 전위 공급단과 접속되어 있다. NMOS 트랜지스터 (M2) 의 게이트는 Vinn 이 입력된다.
PMOS 트랜지스터 (M3) 의 소스는, 정전류원 (I2) 을 통하여 전원 전위 공급단과 접속되어 있다. PMOS 트랜지스터 (M3) 의 드레인은, 접지 전위 공급단과 접속되어 있다. PMOS 트랜지스터 (M3) 의 게이트는, NMOS 트랜지스터 (M1) 의 소스 및 NMOS 트랜지스터 (M2) 의 소스와 접속되어 있다. PMOS 트랜지스터 (M3) 의 소스의 전위가 출력 신호 (Vout) 가 된다.
신호가 입력되어 있지 않은 기간에서는, Vinp 및 Vinn 의 쌍방이 저레벨이 되므로, NMOS 트랜지스터 (M1) 및 NMOS 트랜지스터 (M2) 의 쌍방이 오프 상태인 상태가 계속된다. 이 기간에서는, NMOS 트랜지스터 (M1) 또는 NMOS 트랜지스터 (M2) 를 거쳐 캐패시터 (C1) 에 전하가 축적되어 가는 일이 없고, 정전류원 (I1) 에 의해 캐패시터 (C1) 로부터 전하가 흘러나오기만 할 뿐이다. 그 결과, PMOS 트랜지스터 (M3) 는 온 상태가 되고, 출력 신호 (Vout) 는 로우 레벨이 된다.
신호가 입력되어 있는 기간에서는, Vinp 및 Vinn 이 교대로 하이 레벨이 되므로, NMOS 트랜지스터 (M1) 및 NMOS 트랜지스터 (M2) 의 쌍방이 오프 상태인 시간이 짧다. 이 기간에서는, NMOS 트랜지스터 (M1) 또는 NMOS 트랜지스터 (M2) 를 거쳐 캐패시터 (C1) 에 축적되어 가는 전하의 양과, 정전류원 (I1) 에 의해 캐패시터 (C1) 로부터 흘러나오는 전하의 양이 서로 동일한 정도가 된다. 그 결과, PMOS 트랜지스터 (M3) 는 오프 상태인 채가 되고, 출력 신호 (Vout) 는 하이 레벨이 된다.
이 신호 검출부 (23) 는, 출력 신호 (Vout) 의 레벨에 기초하여, 신호가 입력되고 있는지의 여부를 검출할 수 있다.
도 12a 는, 신호 검출부 (23) 의 다른 회로예를 나타내는 도면이고, 도 12b ∼ 12d 는, 각 부에 있어서의 신호 파형의 타임 차트이다. 도 12a 에 나타낸 회로예에서는, 신호 검출부 (23) 는, 앰프 (231) 및 슈미트 트리거 버퍼 (232) 를 포함한다. 앰프 (231) 는, 차동 신호 (INp, INn) 로서 저속 신호를 입력하고, 그 입력 신호를 게인 (A) 으로 증폭시키고, 증폭된 신호를 슈미트 트리거 버퍼 (232) 에 출력한다. 앰프 (231) 는, 저속 (예를 들어 수십 ㎒) 동작의 앰프이면 된다. 또한, 도 12b ∼ 12d 의 각각에는, 위에서 아래를 향하여 순서대로, 저속 신호의 값 (INp-INn), 슈미트 트리거 버퍼 (232) 에 입력되는 신호의 값 (A(INp-INn)) (상측 임계값 (Vtp) 과 하측 임계값 (Vtn) 사이에 중심값을 갖는다), 슈미트 트리거 버퍼 (232) 의 출력 신호 (out) 가 나타나 있다.
신호가 입력되어 있지 않은 기간에서는, 앰프 (231) 로부터 출력되어 슈미트 트리거 버퍼 (232) 에 입력되는 신호의 값 (A(INp-INn)) 은, 슈미트 트리거 버퍼 (232) 의 임계값 (Vtp) 과 임계값 (Vtn) 사이 (m) 의 범위에 있는 상태가 계속된다. 따라서, 슈미트 트리거 버퍼 (232) 로부터의 출력 신호 (out) 의 값은 변화하지 않는다 (도 12b 및 12c).
신호가 입력되어 있는 기간에서는, 앰프 (231) 로부터 출력되어 슈미트 트리거 버퍼 (232) 에 입력되는 신호의 값 (A(INp-INn)) 은, 슈미트 트리거 버퍼 (232) 의 임계값 (Vtp) 과 임계값 (Vtn) 사이의 범위로부터 나오는 경우가 있다. 따라서, 슈미트 트리거 버퍼 (232) 로부터의 출력 신호 (out) 의 값은 변화한다 (도 12d).
이 신호 검출부 (23) 는, 슈미트 트리거 버퍼 (232) 로부터의 출력 신호 (out) 의 값의 변화 상태에 기초하여, 신호가 입력되고 있는지의 여부를 검출할 수 있다.
도 13 은, 수신 장치 (20) 의 다른 구성예를 나타내는 도면이다. 도 13 에 나타낸 구성예에서는, 수신 장치 (20) 는, 도 1 에 나타낸 수신 장치의 구성에 더하여, 저속 신호가 정상인지의 여부를 검출하는 에러 검출부 (Err Det) (25) 를 추가로 구비한다. 에러 검출부 (25) 는, 신호 분리부 (21) 의 제 2 필터 (32) 의 출력에 기초하여, 저속 신호가 정상인지의 여부를 검출한다. 복원부 (22) 는, 에러 검출부 (25) 에 의해 저속 신호가 비정상인 것이 검출되었을 때 복원 동작을 정지시키고, 그 후에 에러 검출부 (25) 에 의해 저속 신호가 정상이라는 것이 검출되었을 때 복원 동작을 재개한다.
만일, 에러 검출부가 형성되어 있지 않은 것으로 하면, 수신 장치가 수신하는 신호에 노이즈가 인가되어 있어 신호의 파형이 흐트러져 있으면, 제 1 위상 비교기 (41) 가 오판정을 하여, 주파수 로크가 벗어나, 복원부에 의한 복원 동작 (고속 신호에 기초하는 데이터 및 클록의 복원) 이 올바르게 실시되지 않는 사태가 발생한다. 노이즈 인가가 없어진 후에, 수신 장치는, 주파수 트래킹 및 위상 트래킹을 실시할 필요가 있어, 복원부에 의한 복원 동작의 재개까지 시간을 필요로 한다.
한편, 고속 신호의 에러 검출을 사용하여 노이즈 인가를 검출하고,복원부에 의한 복원 동작을 정지시키는 방법이 있다. 복원부에 의한 복원 동작의 정지는, 위상 비교기 또는 차지 펌프를 정지시킴으로써 가능하다.
그러나, 이 방법에서는, 노이즈 인가가 없어진 것을 검출할 수 없다. 왜냐하면, 노이즈 인가 후에 신호의 주파수 및 위상이 비정상이 되므로, 수신 장치는, 고속 신호를 올바르게 수신할 수 없어, 고속 신호가 정상으로 복귀하는 것을 기다림으로써 노이즈 인가가 없어졌다고 판정할 수 없기 때문이다. 따라서, 수신 장치는, 노이즈 인가를 검출한 후에 일정 시간에 걸쳐 복원 동작을 정지시키고, 일정 시간 경과 후에 복원 동작을 재개하게 된다. 따라서, 노이즈 인가가 없어졌음에도 불구하고 일정 시간이 경과할 때까지는, 수신 장치는 복원 동작을 재개할 수 없다 (도 14 참조).
이에 대해, 도 13 에 나타낸 수신 장치 (20) 는, 저속 신호가 정상인지의 여부를 검출하는 에러 검출부 (25) 를 추가로 구비한다. 이 에러 검출부 (25) 는, 저속 신호에 기초하여, 노이즈가 인가된 것을 조기에 검출할 수 있고, 또, 노이즈 인가가 없어진 것도 조기에 검출할 수 있다.
에러 검출부 (25) 는, 저속 신호의 클록 듀티를 감시함으로써, 노이즈 인가의 영향의 유무를 검출할 수 있다 (도 15 참조). 에러 검출부 (25) 는, 저속 신호의 듀티가 정상 범위 내에 있으면, 신호가 노이즈의 영향을 받지 않고 정상인 것으로 판정한다. 에러 검출부 (25) 는, 저속 신호의 듀티가 정상 범위로부터 벗어나 있으면, 신호가 노이즈의 영향을 받고 있어 비정상인 것으로 판정한다.
에러 검출부 (25) 에 의해 신호가 정상인 것으로 판단되면, 복원부 (22) 는, 복원 동작을 재개한다. 에러 검출부 (25) 에 의해 장시간에 걸쳐 신호가 비정상인 것으로 판단된 후에 신호가 정상인 것으로 판단된 경우에는, 복원부 (22) 는, 주파수 트래킹을 실시한 후에 복원 동작을 재개하는 것이 바람직하다.
도 16 은, 수신 장치 (20) 의 다른 구성예를 나타내는 도면이다. 도 16 에 나타낸 구성예에서는, 수신 장치 (20) 는, 도 1 에 나타낸 수신 장치의 구성에 더하여, 고속 신호가 정상인지의 여부를 검출하는 제 1 에러 검출부 (24), 및 저속 신호가 정상인지의 여부를 검출하는 제 2 에러 검출부 (25) 를 추가로 구비한다.
제 1 에러 검출부 (24) 는, 신호 분리부 (21) 의 제 1 필터 (31) 의 출력 또는 복원부 (22) 의 제 1 위상 비교기 (41) 의 출력에 기초하여, 고속 신호가 정상인지의 여부를 검출한다. 제 2 에러 검출부 (25) 는, 신호 분리부 (21) 의 제 2 필터 (32) 의 출력에 기초하여, 저속 신호가 정상인지의 여부를 검출하는 것이다. 복원부 (22) 는, 제 1 에러 검출부 (24) 에 의해 고속 신호가 비정상인 것이 검출되었을 때 복원 동작을 정지시키고, 그 후에 제 2 에러 검출부 (25) 에 의해 저속 신호가 정상인 것이 검출되었을 때 복원 동작을 재개한다.
상기 서술한 도 13 의 구성에서는, 고속 신호가 정상인지의 여부를 검출하는 에러 검출부가 형성되어 있지 않다. 도 13 의 구성에서는, 저속 신호가 정상인지의 여부를 검출하는 에러 검출부 (25) 는, 데이터 레이트 또는 주파수가 낮은 저속 신호를 감시하므로, 에러 검출에 시간을 필요로 한다. 그 결과, 노이즈 인가의 영향이 신호에 나타날 때부터, 에러 검출부 (25) 가 에러를 검출할 때까지의 기간, 복원부 (22) 에 있어서 주파수 로크가 벗어나는 경우가 있다. 주파수 로크가 벗어나면, 노이즈 인가가 없어진 후에 주파수 트래킹 및 위상 트래킹을 실시하게 되어, 복원부 (22) 에 있어서의 복원 동작의 재개까지 시간을 필요로 한다.
이에 대해, 도 16 의 구성에서는, 저속 신호가 정상인지의 여부를 검출하는 제 2 에러 검출부 (25) 에 더하여, 고속 신호가 정상인지의 여부를 검출하는 제 1 에러 검출부 (24) 가 형성되어 있다. 제 1 에러 검출부 (24) 는, 저속 신호와 비교하여 데이터 레이트가 수십배 ∼ 수백배로 높은 고속 신호를 감시할 수 있다. 노이즈 인가의 영향이 신호에 나타날 때부터, 제 1 에러 검출부 (24) 가 에러를 검출할 때까지의 기간은 짧다. 따라서, 이 기간에 복원부 (22) 에 있어서 주파수 로크가 벗어나는 사태를 회피할 수 있고, 노이즈 인가가 없어진 후에 복원부 (22) 에 있어서의 복원 동작의 재개까지 필요로 하는 시간을 짧게 할 수 있다.
도 17 은, 송수신 시스템 (2) 의 구성을 나타내는 도면이다. 도 1 에 나타낸 송수신 시스템 (1) 의 구성과 비교하면, 도 17 에 나타낸 송수신 시스템 (2) 은, 송신 장치 (10) 와 수신 장치 (20) 사이의 통신 링크 상에 중계 장치 (60A) 및 중계 장치 (60B) 가 형성되어 있는 점에서 상이하다. 중계 장치 (60A, 60B) 는, 전단으로부터 통신 링크를 거쳐 도달한 신호를 수신하고, 그 수신한 신호를 중계하여 후단에 출력하는 디바이스이고, 중계 장치는 1 단 또는 복수단이어도 된다.
신호를 파형 정형하는 것에 특화된 중계 장치는, 전력을 억제할 수 있는 반면, 수신 신호의 파형 열화가 큰 경우에는 복수단 사용해도, 그 신호를 완전히 파형 정형할 수 없는 경우가 있다.
이에 대해, 중계시에 신호를 디지털 데이터로 일단 변환하는 중계 장치 (Retimer) 는, 수신 신호의 파형 열화가 큰 경우, 완전히 정형된 신호를 후단에 출력할 수 있다. 따라서, 후자의 중계 장치는, 통신 링크가 긴 경우에 유용하다.
송신 장치 (10) 와 수신 장치 (20) 사이에 하나 또는 복수의 중계 장치가 형성된다. 도 17 에 나타낸 구성에서는, 2 개의 중계 장치 (60A, 60B) 가 형성되어 있다. 송신 장치 (10) 및 중계 장치 (60A) 가 제 1 기판 상에 실장되고, 중계 장치 (60B) 및 수신 장치 (20) 가 제 2 기판 상에 실장되어 있다. 또, 고속 신호의 데이터 레이트가 8 ㎓ 인 것으로 한다. 이 때, 전형적으로는, 송신 장치 (10) 와 중계 장치 (60A) 사이의 제 1 기판 상의 통신 링크에 있어서의 신호의 감쇠는 수 dB 이고, 중계 장치 (60B) 와 수신 장치 (20) 사이의 제 2 기판 상의 통신 링크에 있어서의 신호의 감쇠는 수 dB 이다. 한편, 중계 장치 (60A) 와 중계 장치 (60B) 사이의 통신 링크에 있어서의 신호의 감쇠는 20 dB 가 되는 경우가 있다. 중계 장치 (60A, 60B) 는, 이와 같이 통신 링크에 있어서의 신호의 감쇠가 큰 경우에 형성된다.
중계 장치가 Retimer 인 경우, 고속 신호와 저속 신호가 중첩된 신호가, 송신 장치 (10) 로부터 수신 장치 (20) 로 출력되므로, 이들 사이에 형성되는 중계 장치 (60A, 60B) 는, 고속 신호와 저속 신호가 중첩된 신호를 수신하고, 이 수신 신호를 고속 신호와 저속 신호로 분리하고, 그 중 고속 신호를 디지털 데이터로 일단 변환하고, 그 후에 고속 신호와 저속 신호를 중첩하여 후단에 출력한다. 이하에서는, 도 18 ∼ 21 을 사용하여, 중계 장치 (60A, 60B) 로서 바람직한 중계 장치 (60) 의 구성에 대해 설명한다.
도 18 은, 중계 장치 (60) 의 구성예를 나타내는 도면이다. 도 18 에 나타낸 중계 장치 (60) 는, 신호 중첩부 (13), 신호 분리부 (21), 복원부 (22) 및 시리얼라이저 (61) 를 구비한다. 중계 장치 (60) 의 신호 중첩부 (13) 는, 송신 장치 (10) 의 신호 중첩부 (13) 와 동일한 구성을 갖고 동일하게 동작한다. 중계 장치 (60) 의 신호 분리부 (21) 는, 수신 장치 (20) 의 신호 분리부 (21) 와 동일한 구성을 갖고 동일하게 동작한다. 중계 장치 (60) 의 복원부 (22) 는, 수신 장치 (20) 의 복원부 (22) 와 동일한 구성을 갖고 동일하게 동작한다. 복원부 (22) 의 제 1 위상 비교기 (41) 는, 고속 신호에 기초하는 복원 데이터 (디지털 데이터) 를 출력한다.
시리얼라이저 (61) 는, 제 1 위상 비교기 (41) 로부터 출력된 복원 데이터를 시리얼라이즈하여 시리얼 데이터로 하고, 그 시리얼 데이터를 신호 중첩부 (13) 에 출력한다. 시리얼라이저 (61) 는, 전압 제어 발진기 (46) 로부터 출력되는 복원 클록이 지시하는 타이밍에, 시리얼 데이터의 각 비트의 데이터를 출력한다. 신호 중첩부 (13) 는, 시리얼라이저 (61) 로부터 출력된 고속 신호 (시리얼 데이터) 와, 분주기 (47) 로부터 출력된 저속 신호를 중첩하고, 당해 중첩 후의 신호를 출력한다.
도 19 는, 중계 장치 (60) 의 다른 구성예를 나타내는 도면이다. 도 19 에 나타낸 중계 장치 (60) 는, 신호 중첩부 (13), 신호 분리부 (21), 복원부 (22), 시리얼라이저 (61) 및 PLL 회로 (62) 를 구비한다. 시리얼라이저 (61) 는, 제 1 위상 비교기 (41) 로부터 출력된 복원 데이터를 시리얼라이즈하여 시리얼 데이터로 하고, 그 시리얼 데이터를 신호 중첩부 (13) 에 출력한다. 시리얼라이저 (61) 는, PLL 회로 (62) 로부터 출력되는 클록이 지시하는 타이밍에, 시리얼 데이터의 각 비트의 데이터를 출력한다. PLL 회로 (62) 는, 분주기 (48) 로부터 출력되는 발진 신호에 기초하여 클록을 생성하고 시리얼라이저 (61) 에 부여한다. 신호 중첩부 (13) 는, 시리얼라이저 (61) 로부터 출력된 고속 신호 (시리얼 데이터) 와, 분주기 (47) 로부터 출력된 저속 신호를 중첩하고, 당해 중첩 후의 신호를 출력한다.
도 20 은, 중계 장치 (60) 의 다른 구성예를 나타내는 도면이다. 도 20 에 나타낸 중계 장치 (60) 는, 신호 중첩부 (13), 신호 분리부 (21), 복원부 (22), 시리얼라이저 (61) 및 PLL 회로 (62) 를 구비한다. 시리얼라이저 (61) 는, 제 1 위상 비교기 (41) 로부터 출력된 복원 데이터를 시리얼라이즈하여 시리얼 데이터로 하고, 그 시리얼 데이터를 신호 중첩부 (13) 에 출력한다. 시리얼라이저 (61) 는, PLL 회로 (62) 로부터 출력되는 클록이 지시하는 타이밍에, 시리얼 데이터의 각 비트의 데이터를 출력한다. PLL 회로 (62) 는, 분주기 (47) 로부터 출력되는 발진 신호에 기초하여, 클록을 생성하여 시리얼라이저 (61) 에 부여하고, 또, 저속 신호를 생성한다. 신호 중첩부 (13) 는, 시리얼라이저 (61) 로부터 출력된 고속 신호 (시리얼 데이터) 와, PLL 회로 (62) 로부터 출력된 저속 신호를 중첩함으로써 얻어지는 중첩 신호를 출력한다.
도 21 은, 중계 장치 (60) 의 다른 구성예를 나타내는 도면이다. 도 21 에 나타낸 중계 장치 (60) 는, 신호 중첩부 (13), 신호 분리부 (21), 복원부 (22), 시리얼라이저 (61) 및 PLL 회로 (62) 를 구비한다. 시리얼라이저 (61) 는, 제 1 위상 비교기 (41) 로부터 출력된 복원 데이터를 시리얼라이즈하여 시리얼 데이터로 하고, 그 시리얼 데이터를 신호 중첩부 (13) 에 출력한다. 시리얼라이저 (61) 는, PLL 회로 (62) 로부터 출력되는 클록이 지시하는 타이밍에, 시리얼 데이터의 각 비트의 데이터를 출력한다. PLL 회로 (62) 는, 분주기 (48) 로부터 출력되는 발진 신호에 기초하여, 클록을 생성하여 시리얼라이저 (61) 에 부여하고, 또, 저속 신호를 생성한다. 신호 중첩부 (13) 는, 시리얼라이저 (61) 로부터 출력된 고속 신호 (시리얼 데이터) 와, PLL 회로 (62) 로부터 출력된 저속 신호를 중첩함으로써 얻어지는 중첩 신호를 출력한다.
도 18 ∼ 21 에 나타낸 어느 구성에 있어서도, 제 1 위상 비교기 (41) 내에서 복원 데이터를 디시리얼라이즈하는 경우, 또는 제 1 위상 비교기 (41) 로부터 출력되는 복원 데이터가 시리얼 데이터이어도 후단에서 디시리얼라이즈하는 경우에, 시리얼라이저 (61) 는 형성된다. 디시리얼라이즈함으로써, 고속 처리가 용이하지 않은 어떠한 처리 (예를 들어, 에러 검출, 등화기의 캘리브레이션 등) 를 논리 회로에 의해 용이하게 실시할 수 있다. 그러나, 제 1 위상 비교기 (41) 로부터 출력되는 복원 데이터가 시리얼 데이터이며, 그 시리얼 데이터를 신호 중첩부 (13) 에 입력시킬 수 있는 경우에는, 시리얼라이저 (61) 가 형성될 필요는 없다.
시리얼라이저 (61) 는, 중계 장치에 입력되는 저속 신호의 주파수 (Fin) 와, 그 중계 장치로부터 출력되는 저속 신호의 주파수 (Fout) 는, 서로 동일해도 되고, 서로 상이해도 된다. 중계 장치의 입출력 주파수비 (Fout/Fin) 에 따라, 후단의 중계 장치 또는 수신 장치의 분주기 (47) 의 분주비 (N) 및 귀환 분주기 (48) 의 분주비 (M) 를 적절히 설정하면 된다. 중계 장치에 있어서 저속 신호의 주파수를 상이하게 하는 경우, EMI 를 저감시킬 수 있는 점에서 바람직하다.
도 18 ∼ 21 의 각 구성을 대비하면 이하와 같다. 도 18 의 구성에서는, 전압 제어 발진기 (46) 로부터 출력되는 클록을 직접 시리얼라이저 (61) 에 입력시키고 있으므로, 제 1 위상 비교기 (41) 에서 기인하는 지터가 시리얼라이저 (61) 로부터 출력된다. 이 지터의 영향에 의해, 중계 장치로부터 출력되는 신호의 파형이 요동하여, 후단의 중계 장치 또는 수신 장치에서 신호를 정상적으로 수신할 수 없는 경우가 있다. 이에 대해, 도 19 의 구성에서는, PLL 회로 (62) 로부터 출력되는 클록을 시리얼라이저 (61) 에 입력시키고 있으므로, 제 1 위상 비교기 (41) 에서 기인하는 지터의 영향을 억제할 수 있다.
도 19 의 구성에서는, 송신 장치 (10) 로부터 수신 장치 (20) 까지 보내지는 저속 신호는, 직렬로 접속된 복수의 버퍼를 통하여 송신되게 된다. 따라서, 각 버퍼에서 노이즈가 증폭되어, 저속 신호의 지터가 증가해간다. 이에 대해, 도 20 의 구성에서는, 저속 신호의 경로 상에 PLL 회로 (62) 가 형성되어 있으므로, 저속 신호의 지터를 제거할 수 있다. 또, PLL 회로 (62) 로부터 출력되는 클록을 시리얼라이저 (61) 에 입력시키고 있으므로, 제 1 위상 비교기 (41) 에서 기인하는 지터의 영향도 억제할 수 있다.
도 20 의 구성에서는, 분주기 (47) 로부터 출력되는 저속 신호의 위상과, 전압 제어 발진기 (46) 로부터 출력되는 복원 클록의 위상은, 서로 일치하고 있지 않은 경우에는, 양자 사이의 위상의 불일치를 해소하기 위해, 시리얼라이저 (61) 는 FIFO (First-In First-Out) 메모리를 구비할 필요가 있으므로, 회로 규모, 회로 레이아웃 면적 및 소비 전력의 증가가 염려된다. 이에 대해, 도 21 의 구성에서는, 전압 제어 발진기 (46) 로부터 출력되는 복원 클록이 귀환 분주기 (48) 에 의해 분주되어 출력되는 발진 신호에 기초하여 PLL 회로 (62) 에 의해 저속 신호를 생성한다. 분주기 (47) 로부터 출력되는 저속 신호의 위상과, 전압 제어 발진기 (46) 로부터 출력되는 복원 클록의 위상 사이의 관계는 용이하게 알 수 있다. 따라서, FIFO 를 불요로 할 수 있고, 혹은 FIFO 의 회로 규모를 작게 할 수 있다.
도 22 는, 송수신 시스템 (3) 의 구성을 나타내는 도면이다. 도 22 에 나타낸 송수신 시스템 (3) 은, 도 1 에 나타낸 송수신 시스템 (1) 의 구성 (1 세트의 송신 장치 (10) 및 수신 장치 (20)) 에 더하여, 하나 또는 복수의 세트의 송신 장치 (10A) 및 수신 장치 (20A) 를 구비하고 있다. 즉, 이 송수신 시스템 (3) 은 복수 레인에 의해 구성된다.
이 송수신 시스템 (3) 에서는, 신호 중첩부 (13) 에 의해 고속 신호와 저속 신호가 중첩된 신호가 송신 장치 (10) 로부터 수신 장치 (20) 로 보내지고, 그 신호가, 수신한 수신 장치 (20) 의 신호 분리부 (21) 에 의해 고속 신호와 저속 신호로 분리된다.
수신 장치 (20) 의 신호 분리부 (21) 로부터 출력된 저속 신호는, 그 수신 장치 (20) 의 복원부 (22) 의 분주기 (47) 에 입력되는 것 외에, 다른 수신 장치 (20A) 의 복원부 (22) 의 분주기 (47) 에도 입력된다.
수신 장치 (20A) 는, 통신 링크에 의해 접속된 송신 장치 (10A) 로부터 출력된 고속 신호를 수신한다. 그 수신된 고속 신호는, 제 1 필터 (31) 를 거쳐, 제 1 위상 비교기 (41) 에 입력된다.
송신 장치 (10A) 는, 저속 신호 생성부 (12) 에 의해 저속 신호를 생성할 필요는 없고, 또, 신호 중첩부 (13) 에 의해 고속 신호와 저속 신호를 중첩할 필요도 없다. 수신 장치 (20A) 는, 신호 분리부 (21) 에 의해 신호 분리를 실시할 필요가 없다.
이와 같은 구성으로 함으로써, 고속 신호와 저속 신호를 중첩한 신호를 송신하는 레인을 1 개로 할 수 있으므로, EMI 를 저감시킬 수 있다. 또, 저속 신호의 유무를 검출하는 신호 검출부 (23) 를 각 수신 장치가 구비함으로써, 각 수신 장치가 저속 신호를 수신했는지의 여부를 검출할 수 있고, 저속 신호를 수신한 수신 장치가 다른 수신 장치에 저속 신호를 보낼 수 있다. 또한 저속 신호를 송신하는 레인을 축차 전환함으로써, EMI 의 방사 위치를 분산시킬 수 있고, EMI 를 저감시킬 수 있다.
다음으로, 송신 장치 (10) 의 신호 중첩부 (13) 및 수신 장치 (20) 의 신호 분리부 (21) 각각의 회로 구성예에 대해 설명한다.
도 23 은, 신호 중첩부 (13) 및 신호 분리부 (21) 각각의 회로 구성예를 나타내는 도면이다. 신호 중첩부 (13) 와 신호 분리부 (21) 는, 차동 신호선에 의해 접속되어 있다. 차동 신호선의 일방의 신호선 상에 결합 캐패시터 (C71, C73) 가 형성되고, 타방의 신호선 상에 결합 캐패시터 (C72, C74) 가 형성되어 있다. 결합 캐패시터 (C71, C72) 는 신호 중첩부 (13) 의 출력단의 근방에 형성되고, 결합 캐패시터 (C73, C74) 는 신호 분리부 (21) 의 입력단의 근방에 형성되어 있다.
신호 중첩부 (13) 는, 저항기 (R11, R12), NMOS 트랜지스터 (M11 ∼ M14), 정전류원 (I11, I12) 및 파형 정형 회로 (15) 를 포함한다.
NMOS 트랜지스터 (M11) 의 드레인은, 저항기 (R11) 를 통하여 전원 전위 공급단 (13a) 에 접속되어 있다. NMOS 트랜지스터 (M12) 의 드레인은, 저항기 (R12) 를 통하여 전원 전위 공급단 (13b) (전원 전위 공급단 (13a) 과 공통이어도 된다) 에 접속되어 있다. NMOS 트랜지스터 (M11, M12) 의 각 소스는, 정전류원 (I11) 을 통하여 접지 전위 공급단에 접속되어 있다. 저항기 (R11, R12), NMOS 트랜지스터 (M11, M12) 및 정전류원 (I11) 은, 제 1 CML (Current Mode Logic) 회로를 구성하고 있다. 이 제 1 CML 회로에서는, NMOS 트랜지스터 (M11, M12) 의 각 게이트에 고속 신호가 입력된다.
NMOS 트랜지스터 (M13) 의 드레인은, 저항기 (R11) 를 통하여 전원 전위 공급단 (13a) 에 접속되어 있다. NMOS 트랜지스터 (M14) 의 드레인은, 저항기 (R12) 를 통하여 전원 전위 공급단 (13b) 에 접속되어 있다. NMOS 트랜지스터 (M13, M14) 의 각 소스는, 정전류원 (I12) 을 통하여 접지 전위 공급단에 접속되어 있다. 저항기 (R11, R12), NMOS 트랜지스터 (M13, M14) 및 정전류원 (I12) 은, 제 2 CML 회로를 구성하고 있다. 이 제 2 CML 회로에서는, NMOS 트랜지스터 (M13, M14) 의 각 게이트에, 파형 정형 회로 (15) 에 의해 파형 정형된 저속 신호가 입력된다. 파형 정형 회로 (15) 는, 고속 신호의 주파수 대역에 대한 저속 신호의 간섭을 작게 하기 위해, 예를 들어 정현파 또는 삼각파의 시간 파형을 갖는 저속 신호를 생성한다.
제 1 CML 회로 및 제 2 CML 회로는, 저항기 (R11, R12) 를 공유하고 있다. 신호 중첩부 (13) 는, 제 1 CML 회로에 고속 신호를 입력하고, 제 2 CML 회로에 저속 신호를 입력하고, 고속 신호와 저속 신호를 중첩하여 당해 중첩 후의 신호를 차동 신호로서 출력한다. 신호 중첩부 (13) 로부터 중첩되어 출력되는 신호의 진폭은, 정전류원 (I11, I12) 에 흐르는 전류의 합에 따른 것이 된다. 일반적으로, CML 회로에서는 출력 진폭에 상한이 있으므로, 정전류원 (I11, I12) 에 흐르는 전류의 합 및 종단 저항의 저항값에 의해, 출력 진폭이 상한을 넘지 않게 한다.
신호 분리부 (21) 의 제 1 필터 (31) 는, 결합 캐패시터 (C73, C74) 및 저항기 (R21, R22) 에 의해 구성되는 하이 패스 필터이다. 저항기 (R21) 의 일단은 앰프 (33) 의 제 1 입력단과 접속되고, 타단은 일정 전압이 인가된다. 저항기 (R22) 의 일단은 앰프 (33) 의 제 2 입력단과 접속되고, 타단은 일정 전압이 인가된다. 이 하이 패스 필터의 컷오프 주파수는, 결합 캐패시터 (C73, C74) 의 용량값 및 저항기 (R21, R22) 의 저항값에 의해 정해진다. 앰프 (33) 는, 제 1 필터 (31) 로부터 출력된 고속 신호를 증폭시켜 제 1 위상 비교기 (41) 에 출력한다.
신호 분리부 (21) 의 제 2 필터 (32) 는, 인덕터 (L21, L22) 및 캐패시터 (C21, C22) 에 의해 구성되는 로우 패스 필터이다. 인덕터 (L21) 의 일단은 일방의 신호선과 접속되고, 타단은 캐패시터 (C21) 를 통하여 접지 전위 공급단과 접속되어 있다. 인덕터 (L22) 의 일단은 타방의 신호선과 접속되고, 타단은 캐패시터 (C22) 를 통하여 접지 전위 공급단과 접속되어 있다. 이 로우 패스 필터의 컷오프 주파수는, 인덕터 (L21, L22) 의 인덕턴스 및 캐패시터 (C21, C22) 의 용량값에 의해 정해진다. 슈미트 트리거 버퍼 (34) 는, 제 2 필터 (32) 로부터 출력된 저속 신호를 사각형파로 하여 분주기 (47) 에 출력한다.
도 24 ∼ 29 는, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다. 각각의 구성의 효과에 대해 이하에 정리한다. 도 24 및 25 에 나타낸 구성예에서는, 도 23 의 NMOS 트랜지스터 (M13, M14) 나 ESD (Electro-Static Discharge) 보호 다이오드의 기생 용량의 영향을 저감시킬 수 있고, 파형 품질을 개선할 수 있다. 도 26 에 나타낸 구성예에서는, 파형 성형 회로를 사용하는 일 없이 저속 신호를 중첩할 수 있으므로, 회로 면적을 저감시킬 수 있다. 도 27 에 나타낸 구성예에서는, 캐패시터 (C11, C12) 에 의해 고속 신호가 저속 신호로 돌아 들어가는 것에서 기인하는 저속 신호의 파형 품질의 열화를 저감시킬 수 있다. 도 28 및 도 29 에 나타낸 구성예에서는, 도 23 의 NMOS 트랜지스터 (M13, M14) 가 필요하지 않게 되어, 기생 용량의 영향을 저감시킬 수 있다.
도 24 는, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다. 도 24 에 나타낸 신호 중첩부 (13) 는, 도 23 의 신호 중첩부 (13) 의 구성에 더하여 T 코일 (T11, T12) 을 추가로 구비하고 있다. T 코일 (T11) 은, NMOS 트랜지스터 (M11) 의 드레인과 신호 중첩부 (13) 의 일방의 출력단 사이에 형성되어 있다. T 코일 (T12) 은, NMOS 트랜지스터 (M12) 의 드레인과 신호 중첩부 (13) 의 타방의 출력단 사이에 형성되어 있다. T 코일 (T11, T12) 을 형성함으로써, 저속 신호용의 버퍼 (제 2 CML 회로) 의 부하의 영향을 저감시킬 수 있다.
도 25 는, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다. 도 25 에 나타낸 신호 중첩부 (13) 는, 도 24 의 신호 중첩부 (13) 의 구성에 더하여 ESD 보호 다이오드 (D11 ∼ D14) 를 추가로 구비하고 있다. ESD 보호 다이오드 (D11) 는, NMOS 트랜지스터 (M14) 의 드레인과 전원 전위 공급단 (13d) 사이에 형성되어 있다. ESD 보호 다이오드 (D12) 는, NMOS 트랜지스터 (M14) 의 드레인과 접지 전위 공급단 사이에 형성되어 있다. ESD 보호 다이오드 (D13) 는, NMOS 트랜지스터 (M13) 의 드레인과 전원 전위 공급단 (13c) 사이에 형성되어 있다. ESD 보호 다이오드 (D14) 는, NMOS 트랜지스터 (M13) 의 드레인과 접지 전위 공급단 사이에 형성되어 있다. 이와 같은 구성으로 함으로써, 고속 신호용의 버퍼 (제 1 CML 회로) 에서 보이는 ESD 보호 다이오드의 부하를 저감시킬 수 있다.
도 26 은, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다. 도 26 에 나타낸 신호 중첩부 (13) 는, 저항기 (R11 ∼ R14), NMOS 트랜지스터 (M11 ∼ M14), 정전류원 (I11, I12) 및 파형 정형 회로 (16) 를 포함한다. 저항기 (R11, R12), NMOS 트랜지스터 (M11, M12) (각각의 드레인이 저항기 (R11, R12) 를 통하여 전원 전위 공급단 (13a, 13b) 에 접속되어 있다) 및 정전류원 (I11) 은, 제 1 CML 회로를 구성하고 있다. 이 제 1 CML 회로에서는, NMOS 트랜지스터 (M11, M12) 의 각 게이트에 고속 신호가 입력된다. 저항기 (R13, R14), NMOS 트랜지스터 (M13, M14) (각각의 드레인이 저항기 (R13, R14) 를 통하여 전원 전위 공급단 (13c, 13d) 에 접속되어 있다) 및 정전류원 (I12) 은, 제 2 CML 회로를 구성하고 있다. 이 제 2 CML 회로에서는, NMOS 트랜지스터 (M13, M14) 의 각 게이트에 저속 신호가 입력된다. 제 1 CML 회로 및 제 2 CML 회로가 저항기를 공유하고 있지 않은 구성으로 함으로써, 소비 전력을 저감시킬 수 있다.
파형 정형 회로 (16) 는, 결합 캐패시터 (C71, C72) 및 인덕터 (L11, L12) 에 의해 구성된다. 인덕터 (L11) 는, NMOS 트랜지스터 (M13) 의 드레인과 일방의 신호선 사이에 형성되어 있다. 인덕터 (L12) 는, NMOS 트랜지스터 (M14) 의 드레인과 타방의 신호선 사이에 형성되어 있다. 파형 정형 회로 (16) 는, 제 1 CML 회로로부터의 고속 신호와 제 2 CML 회로로부터의 저속 신호를 중첩함과 함께, 저속 신호의 파형을 정형할 수 있다.
도 27 은, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다. 도 27 에 나타낸 신호 중첩부 (13) 는, 도 26 의 신호 중첩부 (13) 의 구성에 더하여 필터 회로 (17) 를 추가로 구비하고 있다. 필터 회로 (17) 는, 캐패시터 (C11, C12) 를 포함한다. 캐패시터 (C11) 는, NMOS 트랜지스터 (M13) 의 드레인과 접지 전위 공급단 사이에 형성되어 있다. 캐패시터 (C12) 는, NMOS 트랜지스터 (M14) 의 드레인과 접지 전위 공급단 사이에 형성되어 있다. 만일 필터 회로 (17) 가 형성되어 있지 않은 것으로 하면, 저속 신호 출력측의 출력 가능 전압 범위는, 고속 신호 출력측으로부터의 신호의 돌아 들어감을 저속 신호 출력에 더한 것이 되어, 저속 신호의 출력 전압이 작아진다. 필터 회로 (17) 를 형성함으로써, 고속 신호 출력측으로부터 저속 신호 출력측으로의 신호의 돌아 들어감을 방지할 수 있고, 저속 신호 출력측의 출력 레인지를 개선할 수 있다.
도 28 은, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다. 도 28 에 나타낸 신호 중첩부 (13) 는, 저항기 (R11, R12), NMOS 트랜지스터 (M11, M12), 정전류원 (I11) 및 전원 회로 (18, 19) 를 구비한다. 전원 회로 (18, 19) 는, 예를 들어 정현파 또는 삼각파로 파형 정형된 저속 신호를 참조 전압으로서 입력하고, 그 참조 전압에 의해 진폭 변조된 구동 전압을 저항기 (R11, R12) 의 일단에 부여한다. 저항기 (R11, R12), NMOS 트랜지스터 (M11, M12) 및 정전류원 (I11) 은, 제 1 CML 회로를 구성하고 있다. 이 제 1 CML 회로는, NMOS 트랜지스터 (M11, M12) 의 각 게이트에 고속 신호를 입력한다. NMOS 트랜지스터 (M11, M12) 의 각 드레인으로부터 출력되는 차동 신호는, NMOS 트랜지스터 (M11, M12) 의 각 게이트에 입력되는 고속 신호와, 저항기 (R11, R12) 에 부여되는 구동 전압 (저속 신호) 을 중첩한 것이 된다. 전원 회로 (18, 19) 는, 저노이즈 등의 특징을 갖는 LDO (Low Drop Out) 전원인 것이 바람직하다. 이 구성에서는, 저속 신호용의 제 2 CML 회로가 불필요하여, 제 1 CML 회로의 부하가 저감된다. LDO 전원은, 고속 동작에는 적합하지 않지만, 저속 신호의 시간 변화에 따라 변화하는 구동 전압을 출력하는 데에 바람직하게 사용될 수 있다.
도 29 는, 신호 중첩부 (13) 의 다른 회로 구성예를 나타내는 도면이다. 도 29 에 나타낸 신호 중첩부 (13) 는, 버퍼 (B11, B12), 저항기 (R15, R16) 및 전원 회로 (18, 19) 를 구비한다. 전원 회로 (18, 19) 는, 예를 들어 정현파 또는 삼각파로 파형 정형된 저속 신호를 참조 전압으로서 입력하고, 그 참조 전압에 의해 진폭 변조된 구동 전압을 버퍼 (B11, B12) 에 부여한다. 버퍼 (B11) 의 출력단은 저항기 (R15) 를 통하여 일방의 신호선에 접속되어 있다. 버퍼 (B12) 의 출력단은 저항기 (R16) 를 통하여 타방의 신호선에 접속되어 있다. 버퍼 (B11, B12) 는, 전원 회로 (18, 19) 로부터 부여되는 구동 전압 (저속 신호) 에 의해 구동되고, 고속 신호를 입력하고, 고속 신호와 저속 신호를 중첩한 신호를 출력한다. 버퍼 (B11, B12) 는, 예를 들어, PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 인버터 회로 구성을 갖는 버퍼 (Source-Series-Terminated (SST) Buffer) 로서, PMOS 트랜지스터의 소스에 전원 회로로부터의 구동 전압이 부여된다. 이 구성에서도, 저속 신호용의 제 2 CML 회로가 불필요하여, 제 1 CML 회로의 부하가 저감된다. LDO 전원은, 고속 동작에는 적합하지 않지만, 저속 신호의 시간 변화에 따라 변화하는 구동 전압을 출력하는 데에 바람직하게 사용될 수 있다.
도 30 ∼ 33 은, 신호 분리부 (21) 의 다른 회로 구성예를 나타내는 도면이다. 각각의 구성의 효과에 대해 이하에 정리한다. 도 30 및 31 에 나타내는 구성예에서는, 대역 제한 콤퍼레이터를 사용함으로써, 도 23 중의 제 2 필터 (32) 를 생략할 수 있고, 회로 면적을 저감시킬 수 있다. 도 32 및 33 에 나타내는 구성예에서는, 대역 제한 콤퍼레이터 (26) 나 슈미트 트리거 버퍼 (34) 의 기생 용량의 영향을 저감시킬 수 있다.
도 30 은, 신호 분리부 (21) 의 다른 회로 구성예를 나타내는 도면이다. 도 30 에 나타낸 신호 분리부 (21) 의 제 1 필터 (31) 는, 캐패시터 (C23, C24) 및 저항기 (R21, R22) 에 의해 구성되는 하이 패스 필터이다. 캐패시터 (C23) 는, 결합 캐패시터 (C73) 와 앰프 (33) 의 제 1 입력단 사이에 형성되어 있다. 캐패시터 (C24) 는, 결합 캐패시터 (C74) 와 앰프 (33) 의 제 2 입력단 사이에 형성되어 있다. 저항기 (R21) 의 일단은 앰프 (33) 의 제 1 입력단과 접속되고, 타단은 일정 전압이 인가된다. 저항기 (R22) 의 일단은 앰프 (33) 의 제 2 입력단과 접속되고, 타단은 일정 전압이 인가된다. 이 하이 패스 필터의 컷오프 주파수는, 캐패시터 (C23, C24) 의 용량값 및 저항기 (R21, R22) 의 저항값에 의해 정해진다. 앰프 (33) 는, 제 1 필터 (31) 로부터 출력된 고속 신호를 증폭시켜 제 1 위상 비교기 (41) 에 출력한다.
제 2 필터 (32) 는, 바이어스 회로 (35) 및 대역 제한 콤퍼레이터 (36) 에 의해 구성된다. 대역 제한 콤퍼레이터 (36) 의 제 1 입력단은, 캐패시터 (C23) 와 결합 캐패시터 (C73) 를 접속하는 신호선에 접속되어 있다. 대역 제한 콤퍼레이터 (36) 의 제 2 입력단은, 캐패시터 (C24) 와 결합 캐패시터 (C74) 를 접속하는 신호선에 접속되어 있다. 대역 제한 콤퍼레이터 (36) 는, 저속 신호를 선택적으로 출력할 수 있고, 로우 패스 필터의 기능을 갖는다. 바이어스 회로 (35) 는, 대역 제한 콤퍼레이터 (36) 의 제 1 입력단 및 제 2 입력단에 입력되는 신호의 코먼 전압을 설정하기 위해 형성되어 있다. 바이어스 회로 (35) 는 저항기 (R23, R24) 를 포함한다. 저항기 (R23) 의 일단은 대역 제한 콤퍼레이터 (36) 의 제 1 입력단에 접속되고, 타단은 일정 전압이 인가된다. 저항기 (R24) 의 일단은 대역 제한 콤퍼레이터 (36) 의 제 2 입력단에 접속되고, 타단은 일정 전압이 인가된다.
이와 같은 구성으로 함으로써, 도 23 에 나타내는 구성에서는 필요한 외부 소자를 불요로 할 수 있다. 또한, 바이어스 회로 (35) 는, 결합 캐패시터 (C73, C74) 와 함께 하이 패스 필터를 구성하고 있다. 따라서, 저항기 (R23, R24) 의 저항값을 크게 하고, 이 하이 패스 필터의 컷오프 주파수를 낮게 하여, 저속 신호도 통과시킬 필요가 있다.
도 31 은, 신호 분리부 (21) 의 다른 회로 구성예를 나타내는 도면이다. 도 31 에 나타낸 신호 분리부 (21) 는, 도 30 의 신호 분리부 (21) 의 구성에 더하여 ESD 보호 다이오드 (D21 ∼ D24) 를 추가로 구비하고 있다. ESD 보호 다이오드 (D21) 는, 대역 제한 콤퍼레이터 (36) 의 제 1 입력단과 전원 전위 공급단 사이에 형성되어 있다. ESD 보호 다이오드 (D22) 는, 대역 제한 콤퍼레이터 (36) 의 제 1 입력단과 접지 전위 공급단 사이에 형성되어 있다. ESD 보호 다이오드 (D23) 는, 대역 제한 콤퍼레이터 (36) 의 제 2 입력단과 전원 전위 공급단 사이에 형성되어 있다. ESD 보호 다이오드 (D24) 는, 대역 제한 콤퍼레이터 (36) 의 제 2 입력단과 접지 전위 공급단 사이에 형성되어 있다.
도 32 는, 신호 분리부 (21) 의 다른 회로 구성예를 나타내는 도면이다. 도 32 에 나타낸 신호 분리부 (21) 는, 도 30 의 신호 분리부 (21) 의 구성에 더하여 T 코일 (T21, T22) 을 추가로 구비하고 있다. 도 33 은, 신호 분리부 (21) 의 다른 회로 구성예를 나타내는 도면이다. 도 33 에 나타내는 신호 분리부 (21) 는, 도 31 의 신호 분리부 (21) 의 구성에 더하여 T 코일 (T21, T22) 을 추가로 구비하고 있다. 도 32 및 33 에 있어서, T 코일 (T21) 은, 캐패시터 (C23) 와 결합 캐패시터 (C73) 사이에 형성되어 있다. T 코일 (T22) 은, 캐패시터 (C24) 와 결합 캐패시터 (C74) 사이에 형성되어 있다. 이와 같은 구성으로 함으로써, 대역 제한 콤퍼레이터 (36) 의 부하를 저감시킬 수 있다.
또한, 대역 제한 콤퍼레이터 (36) 는, 도 12a ∼ 12d 에 나타낸 바와 같은 저속인 앰프 및 슈미트 트리거 버퍼를 포함하는 구성으로 할 수 있고, 이 구성에 의해 로우 패스 필터 및 콤퍼레이터의 쌍방의 기능을 가질 수 있다. 앰프를 고이득으로 하고, 슈미트 트리거 버퍼의 임계값을 수백 ㎷ 로 함으로써, 신호와 노이즈를 분리할 수 있다. 또, 대역 제한 콤퍼레이터 (36) 는, 저속 신호의 유무를 검출하는 신호 검출부 (23) 를 겸할 수 있고, 이로써 소비 전력 및 회로 레이아웃 면적을 저감시킬 수 있다.
이상과 같이, 본 실시형태의 구성은, 송신 장치로부터 수신 장치로 고속 신호와 저속 신호를 중첩하여 송신하므로, 수신 장치에 있어서 위상 로크가 벗어났을 경우에, 그 취지를 수신 장치로부터 송신 장치로 통지할 필요가 없다. 따라서, 송신 장치로부터 수신 장치로 일방향으로밖에 신호를 송신할 수 없는 시스템에 있어서도 적용이 가능하다. 또, 수신 장치에 있어서 즉시 주파수 트래킹을 실시할 수 있다. 송신 장치로부터 수신 장치로 중첩된 상태에서 송신되는 고속 신호와 저속 신호 사이에서 고도의 위상 조정이 불필요함으로써, 회로 설계 공정수 및 소비 전력을 저감시킬 수 있다. 또, 수신 장치에 있어서 중첩된 신호가 신호 분리부에 의해 고속 신호와 저속 신호로 분리되므로, 고속 신호와 저속 신호 사이의 위상 관계는 임의이어도 되고, 고속 신호 및 저속 신호 각각의 위상은 서로 일치하고 있지 않아도 된다. 따라서, 고속 신호 및 저속 신호 각각의 레벨 천이 시간 (Tr, Tf) 을 서로 일치시킬 필요도 없다. 따라서, 통신 링크의 개수의 증가를 억제할 수 있고, 회로의 소비 전력의 증가를 억제할 수 있고, 또, 회로 레이아웃 면적의 증가도 억제할 수 있다. 또, 장거리 전송에 있어서도 적용이 가능하다.
이상과 같이 본 발명에 의하면, 통신 링크 개수, 소비 전력 및 회로 레이아웃 면적 각각의 증가를 억제할 수 있고, 장거리 전송에 있어서도 적용이 가능하다.
이상의 본 발명의 설명으로부터, 본 발명을 여러 가지로 변형할 수 있는 것은 분명하다. 그러한 변형은, 본 발명의 사상 및 범위로부터 일탈하는 것이라고는 인정할 수 없고, 모든 당업자에게 있어 자명한 개량은, 이하의 청구범위에 포함되는 것이다.

Claims (25)

  1. 주파수 대역이 제한된 고속 신호를 생성하는 고속 신호 생성부로서, 상기 고속 신호를 출력하기 위해 형성된 출력단을 갖는 고속 신호 생성부와,
    상기 고속 신호의 주파수 대역보다 낮은 주파수의 저속 신호를 생성하는 저속 신호 생성부로서, 상기 저속 신호를 출력하기 위해 형성된 출력단을 갖는 저속 신호 생성부와,
    상기 고속 신호와 상기 저속 신호를 중첩함으로써 중첩 신호를 생성하는 신호 중첩부로서, 상기 고속 신호 생성부의 상기 출력단과 전기적으로 접속됨과 함께 상기 고속 신호를 도입하기 위해 형성된 제 1 입력단과, 상기 저속 신호 생성부의 상기 출력단과 전기적으로 접속됨과 함께 상기 저속 신호를 도입하기 위해 형성된 제 2 입력단과, 상기 중첩 신호를 출력하기 위해 형성된 출력단을 갖는 신호 중첩부를 구비한 송신 장치.
  2. 제 1 항에 있어서,
    상기 고속 신호의 데이터 레이트와 상기 저속 신호의 주파수의 비가 정수비인, 송신 장치.
  3. 제 1 항에 있어서,
    상기 저속 신호 생성부는, 정현파 또는 삼각파의 시간 파형을 갖는 저속 신호를 생성하는, 송신 장치.
  4. 제 1 항에 있어서,
    상기 고속 신호 생성부는, 부호화에 의해 주파수 대역이 제한된 고속 신호를 생성하는, 송신 장치.
  5. 제 4 항에 있어서,
    상기 고속 신호 생성부는, DC 밸런스가 보증된 mBnB 부호화에 의해 주파수 대역이 제한된 고속 신호를 생성하는, 송신 장치.
  6. 제 1 항에 있어서,
    상기 저속 신호 생성부는, 스펙트럼 확산이 실시된 저속 신호를 생성하는, 송신 장치.
  7. 제 6 항에 있어서,
    상기 고속 신호 생성부는, 스펙트럼 확산이 실시된 고속 신호를 생성하는, 송신 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 고속 신호 생성부는, 패럴렐 데이터를 시리얼 데이터로 변환하고, 상기 고속 신호로서 상기 시리얼 데이터를, 당해 고속 신호 생성부의 상기 출력단을 통하여 출력하는 시리얼라이저를 포함하고,
    상기 저속 신호 생성부는, 상기 시리얼라이저로부터 출력되는 상기 시리얼 데이터의 각 비트의 타이밍을 지시하는 지시 클록을 생성하고 그 지시 클록을 상기 시리얼라이저에 부여하는 Phase Locked Loop 회로와, 상기 저속 신호로서, 상기 Phase Locked Loop 회로에 입력되는 클록 또는 상기 Phase Locked Loop 회로로부터 출력되는 클록을, 상기 저속 신호 생성부의 상기 출력단을 통하여 신호 중첩부에 출력하는 배선 구조를 포함하는, 송신 장치.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 신호 중첩부는, 전원 전위 공급단과 접지 전위 공급단 사이에 배치된 저항기를 공유함과 함께 상기 저항기와 상기 접지 전위 공급단 사이에 배치된 제 1 Current Mode Logic 회로 및 제 2 Current Mode Logic 회로를 포함하고,
    상기 제 1 Current Mode Logic 회로는, 상기 고속 신호를 도입하기 위해 형성된 입력단과, 당해 신호 중첩부의 상기 출력단에 전기적으로 접속된 출력단을 갖고,
    상기 제 2 Current Mode Logic 회로는, 상기 저속 신호를 도입하기 위한 입력단과, 당해 신호 중첩부의 상기 출력단과 전기적으로 접속된 출력단을 갖는, 송신 장치.
  10. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 신호 중첩부는,
    상기 저속 신호에 의해 진폭 변조된 구동 전압을 출력하는 전원 회로와,
    상기 전원 회로로부터 부여되는 구동 전압에 의해 상기 고속 신호와 상기 저속 신호를 중첩하도록 구동되는 버퍼로서, 상기 고속 신호를 도입하기 위해 형성된 입력단과, 당해 신호 중첩부의 상기 출력단과 전기적으로 접속됨과 함께 상기 중첩 신호를 출력하기 위해 형성된 출력단을 갖는 버퍼를 포함하는, 송신 장치.
  11. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 저속 신호와 상기 고속 신호의 위상 관계는 독립적인, 송신 장치.
  12. 주파수 대역이 제한된 고속 신호와 상기 고속 신호의 주파수 대역보다 낮은 주파수의 저속 신호가 중첩된 중첩 신호를, 상기 고속 신호와 상기 저속 신호로 분리하기 위한 신호 분리부로서, 상기 중첩 신호를 수신하기 위해 형성된 입력단과, 상기 중첩 신호로부터 분리된 상기 고속 신호를 출력하기 위해 형성된 제 1 출력단과, 상기 중첩 신호로부터 분리된 상기 저속 신호를 출력하기 위해 형성된 제 2 출력단을 갖는 신호 분리부와,
    상기 신호 분리부의 상기 제 1 출력단과 전기적으로 접속됨과 함께 상기 고속 신호를 도입하기 위해 형성된 제 1 입력단과, 상기 신호 분리부의 상기 제 2 출력단과 전기적으로 접속됨과 함께 상기 저속 신호를 도입하기 위해 형성된 제 2 입력단을 갖는 복원부로서, 상기 신호 분리부의 상기 제 2 출력단으로부터 출력된 상기 저속 신호에 기초하여 주파수 트래킹을 실시하고, 상기 신호 분리부의 상기 제 1 출력단으로부터 출력된 상기 고속 신호에 기초하여 위상 트래킹을 실시하고, 클록 및 데이터를 복원하는 복원부를 구비하는 수신 장치.
  13. 제 12 항에 있어서,
    상기 고속 신호의 데이터 레이트 (DR) 와, 상기 고속 신호의 데이터 통신 방식에 따른 계수 (K) 와, 상기 저속 신호의 주파수 (F) 와, 상기 복원부에 있어서의 주파수 트래킹 종료시의 상기 저속 신호의 주파수에 대한 상기 클록의 주파수의 비 (M/N) 가, 이하의 식 (1) 로 나타내는 관계를 만족시키고 있는,
    Figure pat00008

    수신 장치.
  14. 제 12 항에 있어서,
    상기 신호 분리부는, 당해 신호 분리부에 있어서의 상기 입력단과 상기 제 1 출력단 사이에 배치된 제 1 필터로서, 수신된 상기 중첩 신호 중 상기 고속 신호를 선택적으로 출력하는 제 1 필터와, 당해 신호 분리부에 있어서의 상기 입력단과 상기 제 2 출력단 사이에 배치된 제 2 필터로서, 수신된 상기 중첩 신호 중 상기 저속 신호를 선택적으로 출력하는 제 2 필터를 포함하는, 수신 장치.
  15. 제 14 항에 있어서,
    상기 저속 신호의 주파수 (F) 와, 상기 고속 신호의 데이터 레이트 (DR) 와, 상기 고속 신호의 데이터 부호화 방식에 따른 계수 (L) 와, 상기 저속 신호의 진폭에 대한 상기 고속 신호의 진폭의 비 (Vr) 와, 상기 고속 신호의 주파수 대역에 대한 상기 저속 신호의 간섭 허용량 (Gd) 이, 이하의 식 (2) 로 나타내는 관계를 만족시키고 있는,
    Figure pat00009

    수신 장치.
  16. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 복원부는,
    당해 복원부의 상기 제 1 입력단으로서 상기 신호 분리부의 상기 제 1 출력단과 전기적으로 접속됨과 함께 상기 고속 신호를 도입하기 위해 형성된 제 3 입력단과, 발진 신호를 도입하기 위해 형성된 제 4 입력단과, 상기 고속 신호와 상기 발진 신호 사이의 위상차를 나타내는 제 1 위상차 신호를 출력하기 위해 형성된 출력단을 갖는 제 1 위상 비교기와,
    당해 복원부의 상기 제 2 입력단으로서 상기 신호 분리부의 상기 제 2 출력단과 전기적으로 접속됨과 함께 상기 저속 신호 또는 상기 저속 신호를 분주한 신호를 도입하기 위해 형성된 제 5 입력단과, 상기 발진 신호 또는 상기 발진 신호를 분주한 신호를 도입하기 위해 형성된 제 6 입력단과, 상기 제 5 입력단을 통하여 도입된 제 1 입력 신호와 상기 제 6 입력단을 통하여 도입된 제 2 입력 신호 사이의 위상차를 나타내는 제 2 위상차 신호를 출력하기 위해 형성된 출력단을 갖는 제 2 위상 비교기와,
    상기 제 1 입력 신호와 상기 제 2 입력 신호 사이에서 주파수 로크되어 있는지의 여부를 검출하는 로크 검출기와,
    상기 로크 검출기에 의해 주파수 로크되어 있지 않은 것이 검출되고 있는 기간에 상기 제 2 위상차 신호를 도입하거나, 또는 상기 로크 검출기에 의해 주파수 로크되어 있는 것이 검출되고 있는 기간에 상기 제 1 위상차 신호를 도입하기 위해 형성된 입력단과, 상기 제 1 위상차 신호 또는 상기 제 2 위상차 신호가 나타내는 위상차가 축소되는 수정 전압값을 출력하기 위해 형성된 출력단을 갖는 차지 펌프와,
    상기 차지 펌프의 상기 출력단과 전기적으로 접속됨과 함께 상기 수정 전압값을 도입하기 위해 형성된 입력단과, 도입된 상기 수정 전압값의 변동에 따라 증감된 제어 전압값을 출력하기 위해 형성된 출력단을 갖는 루프 필터와,
    상기 루프 필터의 상기 출력단과 전기적으로 접속됨과 함께 상기 제어 전압값을 도입하기 위해 형성된 입력단과, 도입된 상기 제어 전압값에 대응한 주파수를 갖는 상기 발진 신호를 출력하기 위해 형성된 출력단을 갖는 전압 제어 발진기를 포함하고,
    상기 로크 검출기에 의해 주파수 로크되어 있는 것이 검출되고 있는 기간에, 상기 제 1 위상 비교기로부터 복원된 상기 데이터가 출력되고, 상기 발진 신호로서 복원된 상기 클록이 상기 전압 제어 발진기로부터 출력되는, 수신 장치.
  17. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 저속 신호의 유무를 검출하는 신호 검출부로서, 상기 신호 분리부의 상기 제 2 출력단과 전기적으로 접속됨과 함께 상기 저속 신호를 도입하기 위해 형성된 입력단을 갖는 신호 검출부를 추가로 구비하는, 수신 장치.
  18. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 저속 신호가 정상인지의 여부를 검출하는 에러 검출부로서, 상기 신호 분리부의 상기 제 2 출력단과 전기적으로 접속됨과 함께 상기 저속 신호를 도입하기 위해 형성된 입력단을 갖는 에러 검출부를 추가로 구비하고,
    상기 복원부는, 상기 에러 검출부에 의해 상기 저속 신호가 비정상인 것이 검출되었을 때 복원 동작을 정지시키고, 상기 복원 동작의 정지 후에 상기 에러 검출부에 의해 상기 저속 신호가 정상이라는 것이 검출되었을 때 상기 복원 동작을 재개시키는, 수신 장치.
  19. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 고속 신호가 정상인지의 여부를 검출하는 제 1 에러 검출부로서, 상기 신호 분리부의 상기 제 1 출력단과 전기적으로 접속됨과 함께 상기 고속 신호를 도입하기 위해 형성된 입력단을 갖는 제 1 에러 검출부와, 상기 저속 신호가 정상인지의 여부를 검출하는 제 2 에러 검출부로서, 상기 신호 분리부의 상기 제 2 출력단과 전기적으로 접속됨과 함께 상기 저속 신호를 도입하기 위해 형성된 입력단을 갖는 제 2 에러 검출부를 추가로 구비하고,
    상기 복원부는, 상기 제 1 에러 검출부에 의해 상기 고속 신호가 비정상인 것이 검출되었을 때 복원 동작을 정지시키고, 상기 복원 동작의 정지 후에 상기 제 2 에러 검출부에 의해 상기 저속 신호가 정상이라는 것이 검출되었을 때 상기 복원 동작을 재개시키는, 수신 장치.
  20. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 저속 신호와 상기 고속 신호의 위상 관계는 독립적인, 수신 장치.
  21. 주파수 대역이 제한된 고속 신호와 상기 고속 신호의 주파수 대역보다 낮은 주파수의 저속 신호가 중첩된 중첩 신호를, 상기 고속 신호와 상기 저속 신호로 분리하기 위한 신호 분리부로서, 상기 중첩 신호를 수신하기 위해 형성된 입력단과, 상기 중첩 신호로부터 분리된 상기 고속 신호를 출력하기 위해 형성된 제 1 출력단과, 상기 중첩 신호로부터 분리된 상기 저속 신호를 출력하기 위해 형성된 제 2 출력단을 갖는 신호 분리부와,
    상기 신호 분리부의 상기 제 1 출력단과 전기적으로 접속됨과 함께 상기 고속 신호를 도입하기 위해 형성된 제 1 입력단과, 상기 신호 분리부의 상기 제 2 출력단과 전기적으로 접속됨과 함께 상기 저속 신호를 도입하기 위해 형성된 제 2 입력단을 갖는 복원부로서, 상기 신호 분리부의 상기 제 2 출력단으로부터 출력된 상기 저속 신호에 기초하여 주파수 트래킹을 실시하고, 상기 신호 분리부의 상기 제 1 출력단으로부터 출력된 상기 고속 신호에 기초하여 위상 트래킹을 실시하고, 클록 및 데이터를 복원하는 복원부와,
    복원된 상기 데이터로부터 얻어지는 상기 고속 신호와, 복원된 상기 클록에 기초하여 생성된 신호 또는 상기 신호 분리부의 상기 제 2 출력단으로부터 출력된 상기 저속 신호를 중첩함으로써 얻어지는 중첩 신호를 출력하는 신호 중첩부와, 상기 고속 신호를 도입하기 위해 형성된 제 1 입력단과, 복원된 상기 클록에 기초하여 생성된 상기 신호 또는 상기 저속 신호를 도입하기 위해 형성된 제 2 입력단과, 상기 중첩 신호를 출력하기 위해 형성된 출력단을 갖는 신호 중첩부를 구비하는 중계 장치.
  22. 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 송신 장치와,
    상기 송신 장치로부터 출력된 후에 통신 링크를 거쳐 도달한 상기 중첩 신호를 수신하는 제 12 항 내지 제 20 항 중 어느 한 항에 기재된 수신 장치를 구비하는 송수신 시스템.
  23. 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 송신 장치와,
    각각이 제 21 항에 기재된 중계 장치와 동일한 구조를 갖는 하나 또는 그 이상의 중계 장치로서, 상기 송신 장치로부터 출력된 후에 통신 링크를 거쳐 도달한 상기 중첩 신호를 수신하고, 수신된 상기 중첩 신호를 출력하는 하나 또는 그 이상의 중계 장치와,
    상기 하나 또는 그 이상의 중계 장치가 배치된 통신 링크를 거쳐 도달한 상기 중첩 신호를 수신하는 제 12 항 내지 제 20 항 중 어느 한 항에 기재된 수신 장치를 구비하는 송수신 시스템.
  24. 제 22 항 또는 제 23 항에 있어서,
    각각이, 통신 링크를 통하여 접속된 상기 송신 장치 및 상기 수신 장치에 의해 구성된 통신 유닛과 동일한 구조를 갖는 복수의 통신 유닛을 포함하고,
    상기 복수의 통신 유닛에 포함되는 송신 장치 중 어느 상기 송신 장치는, 상기 고속 신호와 상기 저속 신호를 중첩함으로써 얻어지는 중첩 신호를 출력하는 한편, 나머지 송신 장치는, 중첩되어 있지 않은 상기 고속 신호를 출력하고,
    상기 복수의 통신 유닛에 포함되는 수신 장치 중 상기 중첩 신호를 수신한 수신 장치는, 수신된 상기 중첩 신호를 상기 고속 신호와 상기 저속 신호로 분리함과 함께 분리된 상기 저속 신호를 나머지 수신 장치에 부여하는, 송수신 시스템.
  25. 제 24 항에 있어서,
    상기 복수의 통신 유닛에 포함되는 상기 수신 장치 각각은, 상기 저속 신호의 유무를 검출하는 상기 신호 검출부를 사용하여, 상기 중첩 신호를 수신했는지의 여부를 검지하는, 송수신 시스템.
KR1020190130575A 2018-11-02 2019-10-21 송신 장치, 수신 장치, 중계 장치 및 송수신 시스템 KR20200050864A (ko)

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