CN111147223A - 发送装置、接收装置、中继装置和收发系统 - Google Patents

发送装置、接收装置、中继装置和收发系统 Download PDF

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Abstract

提供发送装置、接收装置、中继装置和收发系统。能够抑制通信链路条数、功耗和电路布局面积各自的增加，在长距离传输中也能够应用。发送装置具有高速信号生成部、低速信号生成部和信号重叠部。高速信号生成部生成频带受到限制的高速信号。低速信号生成部生成比高速信号的频带低的频率的低速信号。信号重叠部输出通过将高速信号与低速信号重叠而获得的重叠信号。接收装置具有信号分离部和复原部。信号分离部从接收到的信号分离高速信号和低速信号。复原部根据所分离的低速信号进行频率跟踪，根据所分离的高速信号进行相位跟踪。

Description

发送装置、接收装置、中继装置和收发系统
技术领域
本发明涉及发送装置、接收装置、中继装置和收发系统。
背景技术
收发系统中的时钟数据复原(CDR：Clock Data Recovery)技术是如下技术：发送装置输出嵌入有时钟的数据，接收到包括该时钟的信号的接收装置将时钟和数据复原。接收装置一般具有Bang-Bang型相位比较器(BBPD：Bang-Bang Phase Detector，开关式鉴相器)，以从接收信号复原时钟和数据。接收装置利用BBPD检测接收信号与复原时钟之间的相位的偏差，进行反馈控制以使该相位偏差减小，从接收信号复原时钟和数据。
BBPD能够检测接收信号与复原时钟之间的相位偏差，但是，无法检测接收信号与复原数据之间的频率偏差。因此，有时产生以不期望的频率进行锁定(lock)的现象(以下，称作“频率错误同步”。)。为了避免该频率错误同步的产生，已知有如下技术：除了BBPD以外，还将相位频率比较器(PFD：Phase Frequency Detector)设置于接收装置，进行频率跟踪回路(FTL:Frequency Tracking Loop)和相位跟踪回路(PTL：Phase Tracking Loop)。
在用于避免产生该频率错误同步的技术中，当在第1阶段中将参考时钟从发送装置发送到接收装置时，该接收装置通过使用PFD来根据参考时钟进行频率跟踪，对频率进行锁定。当在频率锁定之后的第2阶段中将嵌入有时钟的数据从发送装置发送到接收装置时，该接收装置通过使用BBPD进行相位跟踪，对相位进行锁定，从接收信号复原时钟和数据。
在该技术中，用于在FTL时将参考时钟从发送装置发送到接收装置的参考时钟用通信链路和用于在PTL时将嵌入有时钟的数据从发送装置发送到接收装置的数据用通信链路也可以单独设置。在该情况下，接收装置在第1阶段中检测出通过基于参考时钟的FTL完成了频率锁定时，在第2阶段中通过PTL进行相位锁定，从嵌入有时钟的数据复原时钟和数据。参考时钟用通信链路和数据用通信链路可以是传输电信号的有线，也可以是传输光信号等的无线。在参考时钟用通信链路和数据用通信链路传输电信号的情况下，作为其信号线，可以使用差动信号线，以传输高速的(比特率例如为几Gbps的)电信号。在该技术中，由于单独设置参考时钟用通信链路和数据用通信链路，所以用于收发的部件数量增加。
此外，还能够使用公共的通信链路从发送装置向接收装置发送参考时钟并且发送嵌入有时钟的数据。在该情况下，接收装置在第1阶段中检测出通过基于参考时钟的FTL完成了频率锁定时，向发送装置发送表示该消息的锁定信号。接收到该锁定信号的发送装置替代之前的参考时钟，将嵌入有时钟的数据发送到接收装置。然后，接收装置在第2阶段中通过PTL进行相位锁定，从接收到的数据复原时钟和数据并输出。在该技术中，除了用于在参考时钟之后将数据从发送装置发送到接收装置的公共的通信链路以外，还需要用于从接收装置向发送装置发送锁定信号的通信链路，因此，用于收发的部件数量仍然增加。
具有发送装置和接收装置的收发系统例如被用作电视视频传输接口。不限于该例子，存在并列地发送嵌入有时钟的许多数据的情况，在这样的情况下，通信链路的增加导致系统的大型化。因此，优选削减发送装置与接收装置之间的通信链路的条数。在日本特开平11-98130号公报(专利文献1)和日本特开2005-142872号公报(专利文献2)中公开了能够削减发送装置与接收装置之间的通信链路的条数的发明。
在专利文献1所公开的发明中，使用差动信号线作为发送装置与接收装置之间的通信链路。发送装置在第1阶段中利用差动信号线将参考时钟作为差动信号发送到接收装置。接收装置在第1阶段中检测出通过基于参考时钟的FTL完成了频率锁定时，通过使差动信号线的公共电平发生变化，向发送装置发送锁定信号。通过差动信号线的公共电平的变化而接收到锁定信号的发送装置在第2阶段中利用差动信号线将嵌入有时钟的数据作为差动信号发送到接收装置。在本发明中，用于在参考时钟之后将数据从发送装置发送到接收装置的通信链路和用于从接收装置向发送装置发送锁定信号的通信链路被共用。
在专利文献2所公开的发明中，发送装置将表示由应该发送的串行数据中包括的连续的规定数量的数据构成的字(word)的分隔符的字时钟与该字进行复用，生成实施了与该字时钟对应的振幅调整的逻辑信号作为输出数据。接收装置从接收到的逻辑信号提取串行数据和字时钟。在本发明中，在使表示串行数据的字分隔符的字时钟的相位与串行数据的字的相位相互一致之后，将字时钟与串行数据重叠而作为逻辑信号，从发送装置向接收装置发送该逻辑信号。该逻辑信号是由4种逻辑电平构成的信号。在本发明中，由于从发送装置向接收装置发送基于字时钟与串行数据的重叠而构成的逻辑信号，所以无需从接收装置向发送装置发送锁定信号，无需用于发送锁定信号的通信链路。
发明内容
发明人针对上述的现有技术进行了研究，其结果，发现了如下的课题。即，专利文献1所公开的发明使用公共的通信链路在发送装置与接收装置之间进行双向的信号传输，因此，无法适用于使用能够进行仅单向的信号传输的通信链路(例如基于光和无线的通信链路)的情况。此外，专利文献1所公开的发明需要如下一系列手续，直到再次对频率和相位进行锁定为止需要时间，该一系列手续为在接收装置释放了频率锁定时从接收装置向发送装置通知释放了频率锁定的消息、从发送装置向接收装置发送参考时钟、向发送装置通知接收装置中的通过基于参考时钟的FTL进行的频率跟踪、接收装置中的频率锁定已完成的消息、以及从发送装置向接收装置发送嵌入有时钟的数据。
在专利文献2所公开的发明中，从发送装置向接收装置发送基于字时钟与串行数据的重叠的逻辑信号，因此，能够克服专利文献1所公开的发明所具有的上述问题。但是，专利文献2所公开的发明具有如下的问题。
在专利文献2所公开的发明中，在发送装置中需要使字时钟的相位与串行数据的字的相位相互一致。如果在字时钟与串行数据的字之间存在相位差的情况下，则字时钟表示的串行数据的字分隔符错误，因此，接收装置无法将串行数据准确地转换为并行数据。传输速率越高，则要求字时钟与串行数据的字之间的相位的一致精度越高。因此，为了实现高的相位一致精度，电路的功耗增加，在半导体基板上对电路进行集成化时的布局面积增大。
此外，在专利文献2所公开的发明中，需要在发送装置中使字时钟和串行数据各自的电平转变时间(Tr、Tf)相互一致。如果字时钟和串行数据各自的电平转变时间相互不同，则产生与存在上述的相位差的情况相同的问题。为了使低速的字时钟的电平转变时间与高速的串行数据的电平转变时间一致，用于生成字时钟的电路需要是高速的。因此，由此，电路的功耗也增加，在半导体基板上对电路进行集成化时的布局面积增大。
并且，在专利文献2所公开的发明中，从发送装置向接收装置发送的逻辑信号是由4种逻辑电平构成的信号。因此，在接收装置中为了从接收到的逻辑信号复原字时钟和串行数据，需要3个比较器。3个比较器中的第1比较器对逻辑信号的电平与第1阈值进行大小比较。第2比较器对逻辑信号的电平与第2阈值进行大小比较。第3比较器对逻辑信号的电平与第3阈值进行大小比较。第1阈值、第2阈值和第3阈值设定为相互不同的值。在逻辑信号在发送装置与接收装置之间的通信链路中受到衰减的情况下，需要根据该衰减的程度而变更第1阈值、第2阈值和第3阈值。当衰减较大时，产生难以设定第1阈值、第2阈值和第3阈值、无法从接收到的逻辑信号复原字时钟和串行数据的状况。因此，专利文献2所公开的发明难以应用于通信链路中的逻辑信号的衰减大的长距离传输(long-haul transmission)。
本发明是为了解决上述那样的问题而完成的，其目的在于提供一种能够抑制通信链路条数、功耗和电路布局面积各自的增加并且在长距离传输中也能够应用的发送装置和接收装置、设置在该发送装置与接收装置之间的中继装置、以及具有该发送装置和接收装置的收发系统。
本发明的发送装置的一个方式具有高速信号生成部、低速信号生成部和信号重叠部。高速信号生成部生成频带受到限制的高速信号。低速信号生成部生成比高速信号的频带低的频率的低速信号。信号重叠部输出通过将高速信号与低速信号重叠而获得的重叠信号。
本发明的接收装置的一个方式具有信号分离部和复原部。信号分离部接收将频带受到限制的高速信号与比该高速信号的频带低的频率的低速信号重叠后的重叠信号。此外，信号分离部将接收到的重叠信号分离为高速信号和低速信号。复原部根据从信号分离部输出的低速信号进行频率跟踪，根据从信号分离部输出的高速信号进行相位跟踪，复原时钟和数据。
本发明的中继装置的一个方式具有信号分离部、复原部和信号重叠部。信号分离部接收将频带受到限制的高速信号与比该高速信号的频带低的频率的低速信号重叠后的重叠信号。此外，信号分离部将该接收到的信号分离为高速信号和低速信号。复原部根据从信号分离部输出的低速信号进行频率跟踪，根据从信号分离部输出的高速信号进行相位跟踪，复原时钟和数据。信号重叠部输出通过将根据从复原部输出的数据获得的高速信号与根据从复原部输出的时钟而生成的信号(作为低速信号)或从信号分离部输出的低速信号重叠而得到的重叠信号。
本发明的收发系统的一个方式具有：发送装置，其具有上述的结构；以及接收装置，其接收在从该发送装置输出之后经过通信链路而到达的信号，并具有如上所述的结构。此外，本发明的收发系统的另一方式具有：发送装置，其具有如上所述的结构；中继装置，其接收在从该发送装置输出之后经过通信链路而到达的信号，将该接收到的信号输出到通信链路，并具有如上所述的结构；以及接收装置，其接收在从该中继装置输出之后经过通信链路而到达的信号，并具有如上所述的结构。
附图说明
图1是示出收发系统1的结构的图。
图2A是用于说明高速信号和低速信号各自的频带的图，图2B是用于说明第1滤波器31的通过频带，图2C是用于说明第2滤波器32的通过频带的图。
图3A是用于说明由高速信号生成部11生成的高速信号和由低速信号生成部12生成的低速信号作为应该重叠的信号的图，图3B是用于说明在由信号重叠部13重叠之后从发送装置10输出的信号(重叠信号)的图，图3C是用于说明输入到接收装置20的信号(接收信号)的图，图3D是用于说明从第2滤波器32输出的低速信号和从第1滤波器31输出的高速信号的图。
图4A～4C是示出使高速信号与低速信号之间的振幅比成为2：8的情况下的模拟结果(眼图(eye pattern))的图。
图5A～5C是示出使高速信号与低速信号之间的振幅比成为8：2的情况下的模拟结果(眼图)的图。
图6是示出发送装置10的结构例的图。
图7是示出发送装置10的其它结构例的图。
图8A是用于说明高速信号和实施SS后的低速信号各自的频带的图，图8B是用于说明第1滤波器31的通过频带的图，图8C是用于说明第2滤波器32的通过频带的图。
图9是设低速信号为基本频率1MHz的三角波、第1滤波器31的截止频率为100MHz时的、汇总了低速信号对高速信号的频带的干扰量的表。
图10是示出接收装置20的其它结构例的图。
图11A是示出信号检测部23的电路例的图，图11B是各部中的信号波形的时序图。
图12A是示出信号检测部23的其它电路例的图，图12B～12D是各部中的信号波形的时序图。
图13是示出接收装置20的其它结构例的图。
图14是用于说明对信号的噪声施加的图。
图15是用于说明噪声施加与时钟占空比的关系的图。
图16是示出接收装置20的其它结构例的图。
图17是示出收发系统2的结构的图。
图18是示出中继装置60的结构例的图。
图19是示出中继装置60的其它结构例的图。
图20是示出中继装置60的其它结构例的图。
图21是示出中继装置60的其它结构例的图。
图22是示出收发系统3的结构的图。
图23是示出信号重叠部13和信号分离部21各自的电路结构例的图。
图24是示出信号重叠部13的其它电路结构例的图。
图25是示出信号重叠部13的其它电路结构例的图。
图26是示出信号重叠部13的其它电路结构例的图。
图27是示出信号重叠部13的其它电路结构例的图。
图28是示出信号重叠部13的其它电路结构例的图。
图29是示出信号重叠部13的其它电路结构例的图。
图30是示出信号分离部21的其它电路结构例的图。
图31是示出信号分离部21的其它电路结构例的图。
图32是示出信号分离部21的其它电路结构例的图。
图33是示出信号分离部21的其它电路结构例的图。
具体实施方式
[本发明实施方式的说明]
首先，分别单独列举说明本发明的实施方式的内容进行说明。
(1)本实施方式的发送装置作为其一个方式，具有高速信号生成部、低速信号生成部和信号重叠部。高速信号生成部生成频带受到限制的高速信号。高速信号生成部具有为了输出高速信号而设置的输出端。低速信号生成部生成比高速信号的频带低的频率的低速信号。低速信号生成部具有为了输出低速信号而设置的输出端。信号重叠部通过将高速信号与低速信号重叠而生成重叠信号。此外，信号重叠部具有第1输入端、第2输入端和输出端。第1输入端与高速信号生成部的输出端电连接，并且为了取入该高速信号而设置。第2输入端与低速信号生成部的输出端电连接，并且为了取入该低速信号而设置。输出端为了输出重叠信号而设置。
(2)具有上述的结构的发送装置可以使用各种方式。例如，作为本实施方式的一个方式，优选地，高速信号的数据速率与所述低速信号的频率之比为整数比。此外，作为本实施方式的一个方式，优选地，低速信号生成部生成具有正弦波或三角波的时间波形的低速信号。作为本实施方式的一个方式，优选地，高速信号生成部通过编码生成频带受到限制的高速信号。作为本实施方式的一个方式，优选地，高速信号生成部通过保证DC平衡的mBnB编码生成频带受到限制的高速信号。作为本实施方式的一个方式，优选地，低速信号生成部生成实施了扩频(SS)的低速信号。作为本实施方式的一个方式，优选地，高速信号生成部生成实施了扩频(SS)的高速信号。
(3)并且，作为本实施方式的一个方式，优选地，高速信号生成部包括串行化器。该串行化器将并行数据转换为串行数据，将该串行数据作为高速信号经由该高速信号生成部的输出端输出。此外，优选地，低速信号生成部包含锁相环(Phase Locked Loop)电路和布线结构。锁相环(PLL，Phase Locked Loop)电路生成指示时钟，并将该指示时钟提供给串行化器，该指示时钟指示从串行化器输出的串行数据的各比特的定时(输出定时)。布线结构将输入到PLL电路的时钟或从该PLL电路输出的时钟作为低速信号经由低速信号生成部的输出端而输出到信号重叠部。
(4)作为本实施方式的一个方式，优选地，信号重叠部包括第1电流型逻辑(Current Mode Logic：CML)电路和第2电流型逻辑电路，该第1电流型逻辑电路和第2电流型逻辑电路共用配置在电源电位供给端与接地电位供给端之间的电阻器，并且配置在该电阻器与该接地电位供给端之间。第1CML电路具有为了取入高速信号而设置的输入端、和与该信号重叠部的输出端电连接的输出端。第2CML电路具有用于取入低速信号的输入端、和与该信号重叠部的输出端电连接的输出端。此外，作为本实施方式的一个方式，也可以，信号重叠部包括电源电路和缓冲器。电源电路输出利用低速信号进行了振幅调制后的驱动电压。缓冲器被从电源电路施加的驱动电压驱动，以将高速信号与低速信号重叠。此外，缓冲器具有为了取入高速信号而设置的输入端、和与该信号重叠部的输出端电连接并且为了输出重叠信号而设置的输出端。
(5)作为本实施方式的一个方式，优选地，低速信号与高速信号的相位关系是独立的。
(6)本实施方式的接收装置作为其一个方式，优选地，具有信号分离部和复原部。信号分离部将对频带受到限制的高速信号与比该高速信号的频带低的频率的低速信号进行重叠而成的重叠信号分离为该高速信号和该低速信号。此外，信号分离部具有：输入端，其为了接收重叠信号而设置；第1输出端，其为了输出从重叠信号分离的高速信号而设置；以及第2输出端，其为了输出从重叠信号分离的低速信号而设置。另一方面，复原部具有第1输入端和第2输入端。第1输入端与信号分离部的第1输出端电连接，并且为了取入高速信号而设置。第2输入端与信号分离部的第2输出端电连接，并且为了取入低速信号而设置。复原部根据从信号分离部的第2输出端输出的低速信号进行频率跟踪，根据从信号分离部的第1输出端输出的高速信号进行相位跟踪，复原时钟和数据。
(7)作为本实施方式的一个方式，优选地，高速信号的数据速率DR、与高速信号的数据通信方式对应的系数K、低速信号的频率F、复原部中的频率跟踪结束时的时钟的频率与低速信号的频率之比(M/N)满足用以下的式(1)表示的关系。
Figure BDA0002253936960000081
(8)作为本实施方式的一个方式，优选地，信号分离部包括：第1滤波器，其配置在该信号分离部的输入端与第1输出端之间；以及第2滤波器，其配置在该信号分离部的输入端与第2输出端之间。第1滤波器选择性地输出接收到的重叠信号中的高速信号。第2滤波器选择性地输出接收到的重叠信号中的低速信号。
(9)作为本实施方式的一个方式，优选地，低速信号的频率F、高速信号的数据速率DR、与高速信号的数据编码方式对应的系数L、高速信号的振幅与低速信号的振幅之比Vr、低速信号对高速信号的频带的干扰容许量Gd满足用以下的式(2)表示的关系。
Figure BDA0002253936960000091
(10)作为本实施方式的一个方式，优选地，复原部具有第1相位比较器、第2相位比较器、锁定检测器、电荷泵、环路滤波器和电压控制振荡器。第1相位比较器具有第3输入端、第4输入端和输出端。第3输入端作为复原部的第1输入端，与信号分离部的第1输出端电连接并为了取入高速信号而设置。第4输入端为了取入振荡信号而设置。输出端为了输出表示高速信号与振荡信号之间的相位差的第1相位差信号而设置。第2相位比较器具有第5输入端、第6输入端和输出端。第5输入端作为复原部的第2输入端，与信号分离部的第2输出端电连接并为了取入低速信号或对该低速信号进行分频后的信号而设置。第6输入端为了取入振荡信号或对该振荡信号进行分频后的信号而设置。输出端为了输出表示经由第5输入端而取入的第1输入信号与经由第6输入端而取入的第2输入信号之间的相位差的第2相位差信号而设置。锁定检测器检测在第1输入信号与第2输入信号之间是否进行了频率锁定。电荷泵具有输入端和输出端。在该电荷泵中，输入端为了在由锁定检测器检测出未进行频率锁定的期间取入第2相位差信号、或在由锁定检测器检测出进行了频率锁定的期间取入第1相位差信号而设置。输出端为了输出将第1相位差信号或第2相位差信号表示的相位差缩小的修正电压值而设置。环路滤波器具有输入端和输出端。在该环路滤波器中，输入端与电荷泵的输出端电连接并且为了取入修正电压值而设置。输出端为了输出与所取入的修正电压值的变动对应地增减的控制电压值而设置。电压控制振荡器具有输入端和输出端。在该电压控制振荡器中，输入端与环路滤波器的输出端电连接，并且为了取入控制电压值而设置。输出端为了输出具有与所取入的控制电压值对应的频率的振荡信号而设置。具有如上所述的结构的复原部在由锁定检测器检测出进行了频率锁定的期间，从第1相位比较器输出被复原的数据，从电压控制振荡器输出被复原的时钟作为振荡信号。
(11)作为本实施方式的一个方式，也可以，该接收装置还具有信号检测部，该信号检测部检测低速信号的有无。信号检测部具有与信号分离部的第2输出端电连接并且为了取入低速信号而设置的输入端。
(12)作为本实施方式的一个方式，也可以，该接收装置还具有错误检测部，该错误检测部检测低速信号是否正常。错误检测部具有与信号分离部的第2输出端电连接并且为了取入低速信号而设置的输入端。在该情况下，复原部在由错误检测部检测出低速信号异常时停止复原动作，在所述复原动作停止之后由所述错误检测部检测出所述低速信号正常时重新开始所述复原动作。
(13)作为本实施方式的一个方式，也可以，该接收装置还具有：第1错误检测部，其检测高速信号是否正常；以及第2错误检测部，其检测低速信号是否正常。第1错误检测部具有与信号分离部的第1输出端(或第1相位比较器的输出端)电连接并且为了取入高速信号而设置的输入端。第2错误检测部具有与信号分离部的第2输出端电连接并且为了取入低速信号而设置的输入端。复原部在由第1错误检测部检测出高速信号异常时停止复原动作，在复原动作停止之后由第2错误检测部检测出低速信号正常时重新开始复原动作。
(14)作为本实施方式的一个方式，优选地，低速信号与高速信号的相位关系是独立的。
(15)本实施方式的中继装置作为其一个方式，具有信号分离部、复原部和信号重叠部。信号分离部将对频带受到限制的高速信号与比该高速信号的频带低的频率的低速信号进行重叠后的重叠信号分离为高速信号和低速信号。此外，信号分离部具有输入端、第1输出端和第2输出端。输入端为了接收重叠信号而设置。第1输出端为了输出从重叠信号分离的高速信号而设置。第2输出端为了输出从重叠信号分离的低速信号而设置。复原部具有第1输入端和第2输入端。第1输入端与信号分离部的第1输出端电连接，并且为了取入高速信号而设置。第2输入端与信号分离部的第2输出端电连接，并且为了取入低速信号而设置。复原部根据从信号分离部的第2输出端输出的低速信号进行频率跟踪，根据从信号分离部的第1输出端输出的高速信号进行相位跟踪，复原时钟和数据。信号重叠部输出通过将从所复原的数据获得的高速信号与根据所复原的时钟而生成的低速信号或从信号分离部的第2输出端输出的低速信号重叠而得到的重叠信号。此外，信号重叠部具有第1输入端、第2输入端和输出端。第1输入端为了取入高速信号而设置。第2输入端为了取入根据所复原的时钟而生成的信号或低速信号而设置。输出端为了输出重叠信号而设置。
(16)本实施方式的收发系统作为其一个方式，优选地，具有：发送装置(本实施方式的发送装置)，其具有如上所述的结构；以及接收装置，其具有如上所述的结构。此外，作为本实施方式的一个方式，也可以，该收发系统具有：发送装置(本实施方式的发送装置)，其具有如上所述的结构；1个或1个以上的中继装置(本实施方式的中继装置)，它们分别具有如上所述的结构；以及接收装置(本实施方式的接收装置)，其具有如上所述的结构。另外，中继装置配置在通信链路上，接收从发送装置经过通信链路而到达的重叠信号，经由通信链路而将该重叠信号输出到接收装置。
(17)作为本实施方式的一个方式，也可以，该收发系统包括多个通信单元，该多个通信单元分别具有由经由通信链路而连接的发送装置(本实施方式的发送装置)和接收装置(本实施方式的接收装置)构成的通信单元相同的结构。特别是，多个通信单元中包括的发送装置中的任意的发送装置输出通过将高速信号与低速信号重叠而获得的重叠信号，另一方面，剩余的发送装置输出未重叠的高速信号。此外，多个通信单元中包括的接收装置中的、接收到重叠信号的接收装置将接收到的重叠信号分离为高速信号和低速信号并且将分离后的低速信号提供给剩余的接收装置。
(18)作为本实施方式的一个方式，优选地，多个通信单元中包括的接收装置分别使用检测低速信号的有无的信号检测部来检测是否接收到重叠信号。
以上，该[本发明实施方式的说明]的栏中所列举的各方式能够分别应用于剩余的全部方式、或这些剩余方式的全部组合。
[本发明实施方式的详细情况]
以下，参照附图详细说明本实施方式的具体结构。另外，本发明不限定于这些例示，而通过权利要求来表示，是指包含与权利要求同等的意思和范围内的所有变更。此外，在附图的说明中，对相同的要素标记相同的标号，并省略重复的说明。
图1是示出收发系统1的结构的图。图1所示的收发系统1具有经由通信链路而相互连接的发送装置10和接收装置20。发送装置10向通信链路输出信号。接收装置20接收从发送装置10输出到通信链路的信号。通信链路可以是有线的链路，也可以是无线的链路。通信链路也可以是仅能够在从发送装置10向接收装置20的单向上进行通信的链路。通信链路也可以是差动通信链路，还可以是单链路。
发送装置10具有高速信号生成部11、低速信号生成部12和信号重叠部13。高速信号生成部11生成频带受到限制的高速信号，并从输出端输出该高速信号。低速信号生成部12生成频率比高速信号的频带低的低速信号，从输出端输出该低速信号。信号重叠部13从第1输入端输入由高速信号生成部11生成的高速信号，并且从第2输入端输入由低速信号生成部12生成的低速信号。此外，信号重叠部13将通过将该高速信号与低速信号重叠而获得的重叠信号经由输出端输出到通信链路。
接收装置20具有信号分离部21和复原部22。信号分离部21从输入端接收从发送装置10输出到通信链路的重叠信号，从接收到的重叠信号将高速信号和低速信号分离，从第1输出端输出该高速信号并且从第2输出端输出低速信号。复原部22根据从信号分离部21的第2输出端输出的低速信号进行频率跟踪，根据从信号分离部21的第1输出端输出的高速信号进行相位跟踪，复原时钟和数据。
信号分离部21包括：第1滤波器(HPF)31，其选择性地输出接收到的重叠信号中的高速信号；以及第2滤波器(LPF)32，其选择性地输出接收到的重叠信号中的低速信号。第1滤波器31由高通滤波器或带通滤波器构成。第2滤波器32由低通滤波器或带通滤波器构成。
复原部22包括用于取入高速信号的第1输入端、用于取入低速信号的第2输入端、第1相位比较器(PD)41、第2相位比较器(PFD)42、锁定检测器(LD)43、电荷泵(CP)44、环路滤波器(LF)45、电压控制振荡器(VCO)46、分频器(在图中，记作“1/N”)47、反馈分频器(在图中，记作“1/M”)48、开关51、开关52和反相器(inverter)电路53。
第1相位比较器41从一个输入端(与复原部22的第1输入端对应的第3输入端)输入从信号分离部21的第1滤波器31输出的高速信号，并且从另一个输入端(第4输入端)输入从电压控制振荡器46输出的振荡信号，从输出端输出表示该2个信号之间的相位差的第1相位差信号。第1相位比较器41是Bang-Bang型相位比较器(BBPD)。
第2相位比较器42从一个输入端(与复原部22的第2输入端对应的第5输入端)输入利用分频器47对从信号分离部21的第2滤波器32输出的低速信号进行分频后的信号(也可以是分频前的低速信号)，并且从另一个输入端(第6输入端)输入利用反馈分频器48对从电压控制振荡器46的输出端输出的振荡信号进行分频后的信号(也可以为分频前的振荡信号)，从输出端输出表示该2个信号之间的相位差的第2相位差信号。第2相位比较器42是相位频率比较器(PFD)。
锁定检测器43检测是否在输入到第2相位比较器42的2个信号之间进行了频率锁定。开关51和开关52根据锁定检测器43的输出信号设定打开/关闭的状态。在锁定检测器43的输出端与开关52之间设置有反相器电路53，利用该反相器电路53，在开关51和开关52中的一方为打开状态时，另一方为断开状态。在锁定检测器43判断为未进行频率锁定的期间，开关51处于断开状态，开关52处于导通状态。相反，在锁定检测器43判断为进行频率锁定的期间，开关51处于导通状态，开关52处于断开状态。
电荷泵44在由锁定检测器43检测出未进行频率锁定的期间，从输入端输入从第2相位比较器42输出的第2相位差信号。电荷泵44在由锁定检测器43检测出进行频率锁定的期间，从输入端输入从第1相位比较器41输出的第1相位差信号。电荷泵44将与所输入的第1相位差信号或第2相位差信号表示的相位差对应的量的充电电流从输出端输出到环路滤波器45(或者，与相位差对应的量的放电电流经由该输出端从环路滤波器45流向电荷泵44侧)。即，电荷泵44的输入端是为了在由锁定检测器43检测出未进行频率锁定的期间取入第2相位差信号、或者在由锁定检测器43检测出进行频率锁定的期间取入第1相位差信号而设置的。电荷泵44的输出端是为了输出将第1相位差信号或第2相位差信号表示的相位差缩小的修正电压值而设置的。
环路滤波器45将从电荷泵44输出的充电电流输入到电容部45a，将与该电容部45a的蓄积电荷量对应的电压值输出到电压控制振荡器46。或者，环路滤波器45使放电电流从电容部45a流到电荷泵44，将与该电容部45a的蓄积电荷量对应的电压值输出到电压控制振荡器46。即，环路滤波器45的输入端与电荷泵44的输出端电连接，并且是为了取入修正电压值而设置的。环路滤波器45的输出端是为了输出与所取入的修正电压值的变动对应地增减的控制电压值而设置的。电压控制振荡器46从输入端输入从环路滤波器45输出的电压值，从输出端向第1相位比较器41和分频器48输出具有与该控制电压值对应的频率的振荡信号。
复原部22在由锁定检测器43检测出未进行频率锁定的期间，根据从信号分离部21的第2滤波器32的输出端输出的低速信号进行频率跟踪。复原部22在由锁定检测器43检测出进行了频率锁定的期间，根据从信号分离部21的第1滤波器31的输出端输出的高速信号进行相位跟踪，从第1相位比较器41的输出端输出复原数据，另一方面，将从电压控制振荡器46的输出端输出的振荡信号作为复原时钟输出。此外，能够在进行相位跟踪时由锁定检测器43检测出释放了频率锁定时，立即根据从信号分离部21的第2滤波器32输出的低速信号进行频率跟踪。
这样，通过从发送装置10向接收装置20发送将低速信号与高速信号重叠后的信号，接收装置20能够始终输入在频率跟踪时使用的低速信号。接收装置20也可以在释放了频率锁定时不向发送装置10请求低速信号的发送。因此，无需用于请求低速信号的发送的通信链路。
此外，在接收装置20中，信号分离部21将接收到的重叠信号分离为高速信号和低速信号，因此，高速信号与低速信号之间的相位关系可以是任意的，低速信号与高速信号的相位关系也可以是独立的。高速信号和低速信号各自的相位也可以不相互一致。并且，也无需使高速信号和低速信号各自的电平转变时间(Tr、Tf)相互一致。
因此，能够抑制通信链路的条数的增加，能够抑制电路的功耗的增加，此外，还能够抑制电路的布局面积的增加。
图2A是用于说明高速信号和低速信号各自的频率分布的图，图2B是用于说明第1滤波器31的通过频带的图，图2C是用于说明第2滤波器32各自的通过频带的图。具体而言，图2A示出从发送装置10输出的信号的频率分布。图2B示出从第1滤波器31输出的信号的频率分布和接收装置20中的该第1滤波器31的通过频带。图2C示出从第2滤波器32输出的信号的频率分布和接收装置20中的该第2滤波器32的通过频带。如图所示，高速信号的频率分布受到限制，低速信号具有比高速信号的频率分布低的频率(图2A)。第1滤波器31能够选择性地输出接收到的信号中的高速信号(图2B)。第2滤波器32能够选择性地输出接收到的信号中的低速信号(图2C)。
图3A是用于说明由高速信号生成部11生成的高速信号和由低速信号生成部12生成的低速信号的组作为应该重叠的信号的图。图3B是用于说明在由信号重叠部13重叠之后从发送装置10的输出端输出的信号(重叠信号)的图。图3C是用于说明从接收装置20的输入端输入的信号(接收信号)的图。图3D是用于说明从第2滤波器32输出的低速信号和从第1滤波器31输出的高速信号的组的图。在图3A～3D中，各信号被表示为差动信号。
图4A～4C是示出使高速信号与低速信号之间的振幅比成为2：8的情况下的模拟结果(眼图)的图。在图4A～4C中，横轴表示时间，纵轴表示电压。此外，图5A～5C是示出使高速信号与低速信号之间的振幅比成为8：2的情况下的模拟结果(眼图)的图。在图5A～5C中，横轴表示时间，纵轴表示电压。具体而言，图4A和5A分别表示由信号重叠部13重叠并从发送装置10输出的信号的眼图。图4B和5B分别表示从第2滤波器32输出的低速信号的眼图。图4C和5C分别表示从第1滤波器31输出的高速信号的眼图。如图4A～4C和图5A～5C所示，在接收装置20中，接收到的重叠信号能够被信号分离部21的第1滤波器31和第2滤波器32分离为高速信号和低速信号。
为了使高速信号和低速信号的分离变得容易，低速信号对高速信号的频带的干扰量优选尽可能小。因此，低速信号优选不包括除了频率以外的信息。
这里，如果对本实施方式的结构与上述专利文献2所公开的发明的结构进行对比，则如下所述。
在专利文献2所公开的发明中，从发送装置向接收装置发送通过字时钟与串行数据的重叠构成的逻辑信号。因此，发送装置通过取得字时钟与串行数据的异或，将该异或信号与串行数据重叠，生成与字时钟和串行数据各自的电平对应的4值差动信号。因此，如果未将字时钟与串行数据重叠，则电流输出转变为+I、-I，但是，在专利文献2所公开的发明中，电流输出转变为+3I、+I、-I、-3I。消耗电流的最大值为3I。
与此相对，在本实施方式中，不是4值差动信号，而是将高速信号与低速信号重叠后的信号从发送装置10发送到接收装置20。低速信号设为比高速信号的频带低的频率，使得能够在接收装置20中与高速信号进行分离。因此，发送装置10的低速信号生成部12进行低速的动作即可，因此，能够抑制功耗的增加。此外，如图5A～5C所示，由于能够使低速信号的振幅小于高速信号的振幅，所以基于此点，低速信号生成部12也能够抑制功耗的增加。例如，当设低速信号的振幅相对于高速信号的振幅为1/2、高速信号的生成所需的电流量为I时，消耗电流的最大值为1.5I。该值是专利文献2所公开的消耗电流的最大值的1/2。
此外，在专利文献2所公开的发明中，接收装置为了将接收到的4值差动信号分离为字时钟和串行数据，需要阈值相互不同的3个比较器。该3个比较器需要进行高速动作以将高速的4值差动信号与阈值进行比较，因此功耗较大。此外，该接收装置需要选择器以提取字时钟，该选择器根据串行数据的值而选择2个比较器的输出信号中的任意一个信号并输出。并且，该接收装置为了减少根据选择串行数据的定时而有可能产生的字时钟的故障，需要低通滤波器。
与此相对，在本实施方式中，接收装置20在由信号分离部21将接收信号分离为高速信号和低速信号之后，利用第1相位比较器41中包括的比较器对高速信号与阈值进行比较。因此，比较器为1个即可。即使在设置有将低速信号与阈值进行比较的比较器的情况下，该比较器也进行低速的动作即可，因此，能够为高速信号用的比较器的功耗的1/10程度的功耗。专利文献2所公开的发明需要3个高速比较器，与此相对，在本实施方式中，仅使用1个高速比较器和1个低速比较器即可，因此，能够减小功耗。
图6是示出发送装置10的结构例的图。在图6所示的结构例中，发送装置10具有将从输入端取入的8b10b编码并行数据(在图6记作“数据(8b 10b Data)”)转换为串行数据的串行化器，作为高速信号生成部11。发送装置10具有PLL(Phase Locked Loop：锁相环)电路作为低速信号生成部12。作为高速信号生成部11的串行化器从其他输入端输入由作为低速信号生成部12的PLL电路根据比特时钟(在图6中，记作“比特时钟(Bit Clock)”)而生成的时钟，在该时钟所指示的定时从输出端输出串行数据的各比特。此外，作为低速信号生成部12的PLL电路根据从输入端取入的比特时钟生成低速信号，从输出端输出该生成的低速信号。
图7是示出发送装置10的其它结构例的图。在图所示的结构例中，发送装置10具有将8b10b编码并行数据转换为串行数据的串行化器，作为高速信号生成部11。作为高速信号生成部11的串行化器输入由PLL电路14根据比特时钟而生成的时钟，在该时钟所指示的定时输出串行数据的各比特。发送装置10也可以具有倍增电路作为低速信号生成部12。作为低速信号生成部12的倍增电路(在图中，记作“1/J或xJ”)根据从输入端取入的比特时钟生成低速信号，从输出端输出所生成的该低速信号。
设高速信号的数据速率为DR。设与高速信号的数据通信方式对应的系数为K。设低速信号的频率为F。设分频器47的分频比为N。设分频器48的分频比为M。复原部22中的频率跟踪结束时的复原时钟的频率与低速信号的频率之比为M/N。在高速信号的数据通信方式为RZ(Return to Zero：归零)时，K＝0.5。在高速信号的数据通信方式为NRZ(Non Returnto Zero：不归零)时，K＝1。在高速信号的数据通信方式为PAM(Pulse AmplitudeModulation：脉冲幅度调制)4时，K＝2。在高速信号的数据通信方式为PAM16时，K＝4。优选在这些参数之间存在用以下的式(3)表示的关系。
Figure BDA0002253936960000161
如果从发送装置10输出的重叠信号中包括的高速信号的数据速率DR与低速信号的频率F之比(DR/F)为整数比，则通过适当设定接收装置20的分频器47的分频比N和反馈分频器48的分频比M，能够满足上述(3)式的关系。例如，在设高速信号的数据速率DR为1Gbps、系数K为2、分频器47的分频比N为1、分频器48的分频比M为50的情况下，低速信号的频率F为10MHz。发送装置10通过与接收装置20中所需的低速信号的频率F相匹配对比特时钟进行倍增，生成低速信号。
优选发送装置10的高速信号生成部11通过编码生成频带受到限制的高速信号，使得能够利用接收装置20的信号分离部21将接收信号分离为高速信号和低速信号。作为该编码，优选保证了DC平衡的mBnB编码，此外，还优选曼彻斯特(Manchester)编码。
此外，优选在利用接收装置20的信号分离部21将接收信号分离为高速信号和低速信号时，使低速信号对高速信号的频带的干扰量为1/100左右以下。如果能够设噪声量为几mV并将低速信号对高速信号的频率分布的干扰量减小至噪声的电平，则能够将干扰的影响视作与噪声同等并排除。当低速信号的振幅为几百mV时，只要低速信号对高速信号的频带的干扰量为1/100左右，则该干扰量成为与噪声同等的几mV，从而能够去除干扰的影响。
例如，当进行了8B10B编码的高速信号的数据速率为1Gbps时，该高速信号的频率分布为大致100MHz以上。假设使用1次的滤波器、且截止频率为100MHz的高通滤波器，作为第1滤波器31。该滤波器在频率1MHz处衰减为0.01，在频率10MHz处衰减为0.1。这时，在高速信号与低速信号的振幅比为1：1并且低速信号的频率为1MHz的情况下，低速信号对高速信号的的干扰量为1/100。在高速信号与低速信号的振幅比为10：1并且低速信号的频率为10MHz的情况下，低速信号对高速信号的干扰量为1/100。另外，如果增加滤波器的次数，则能够增大1MHz、10MHz处的衰减量。但是，增加滤波器的次数担心会导致由于IC内的元件的增加而引起的IC的面积的增加、在IC外部追加元件而导致电路基板的面积的增加，因此，不优选。
发送装置10的低速信号生成部12优选生成具有正弦波或三角波的时间波形的低速信号，以减小低速信号对高速信号的频带的干扰。特别是，通过使低速信号成为正弦波，能够使低速信号对高速信号的频带的干扰最小化。由此，即使将高速信号与低速信号重叠，也不会损害通信质量。
设低速信号的频率为F。设高速信号的数据速率为DR。设与高速信号的数据编码方式对应的系数为L。设第1滤波器31的截止频率为Fc。设高速信号的振幅与低速信号的振幅之比为Vr。设低速信号对高速信号的频带的干扰容许量为Gd。这时，优选在这些参数之间存在用以下的式(4)表示的关系。当使用Fc＝DR/L时，式(4)用以下的式(5)表示。系数L是与高速信号的数据编码方式对应的值。在高速信号的数据编码方式为8B10B编码时，L＝10。在高速信号的数据编码方式为曼彻斯特编码时，L＝2。
Figure BDA0002253936960000181
Figure BDA0002253936960000182
例如，设进行了8B10B编码的高速信号的数据速率DR为1Gbps时，L＝10。此外，设振幅比Vr为10、干扰容许量Gd为0.01。这时，低速信号的频率F为10MHz以下。
发送装置10的低速信号生成部12优选生成扩频后的低速信号。通过对低速信号进行扩频，能够减少来自通信链路的EMI(Electro Magnetic Interference：电磁干扰)放射。此外，除了低速信号生成部12生成扩频后的低速信号以外，也优选高速信号生成部11生成扩频后的高速信号。这时，优选在低速信号与高速信号之间，扩频(S：Spread Spectrum)的调制周期彼此相同，优选SS的调制强度彼此相同。这是因为，当在接收装置20的锁定检测器43输入的2个信号之间频率存在较大不同时，由锁定检测器43判定为释放了频率锁定，进行频率跟踪。由于在进行频率跟踪的期间，使用第2相位比较器42，因此无法根据高速信号来复原数据。
另外，通过降低锁定检测器43的灵敏度，能够调整针对SS的调制周期和调制强度的界限。但是，当灵敏度过低时，频率跟踪的精度发生劣化，产生频率错误同步，无法准确地复原数据。
图8A是用于说明高速信号和实施SS后的低速信号各自的频率分布的图，图8B是用于说明第1滤波器31的通过频带，图8C是用于说明第2滤波器32的通过频带的图。具体而言，图8A示出从发送装置10输出的信号的频率分布。图8B示出从第1滤波器31输出的信号的频率分布和接收装置20中的该第1滤波器31的通过频带。图8C示出从第2滤波器32输出的信号的频率分布和接收装置20中的该第2滤波器32的通过频带。当与未实施SS的情况下的低速信号(图2A～2C)进行比较时，实施SS后的情况下的低速信号(图8A～8C)的频带增大，并且振幅减小。
在对低速信号实施SS的情况下，设高速信号的中心数据速率为DR、低速信号的中心频率为F，满足上述式(3)～(5)即可。
发送装置10的低速信号生成部12也可以生成具有三角波的时间波形的低速信号，以减小低速信号对高速信号的频带的干扰。正弦波具有单一的频率成分，与此相对，三角波除了基本频率成分以外，还具有高次谐波成分。但是，与矩形波不同，在三角波中，奇数次(n次)的高次谐波成分的振幅为n2，不断衰减。例如，三角波的11次的高次谐波成分的振幅为基本频率成分的振幅的1/121。以下的式(6)是用傅里叶级数表示三角波函数的式子。以下的式(7)是用傅里叶级数表示矩形波函数的式子。图9的表中示出设低速信号为基本频率1MHz的三角波、第1滤波器31的截止频率为100MHz时的、低速信号对高速信号的频带的干扰量。
Figure BDA0002253936960000191
Figure BDA0002253936960000192
当与正弦波进行比较时，三角波的1MHz处的干扰量与正弦波相等，但是，3MHz处的干扰量比正弦波小一个数量级以上，因此，干扰的影响变得非常小。在采用基本频率1MHz且振幅100mV的三角波的低速信号的情况下，3次高次谐波成分的振幅为0.3mV。该振幅小于噪声电平(几mV)。这样，三角波的低速信号的高次谐波成分对干扰的影响也非常小。
发送装置10的低速信号生成部12在低速信号中除了包含频率信息以外，还可以包含低速数据。作为例子，存在如下的第1～第3方法。
在第1方法中，假设使低速信号的振幅与低速数据的电平对应。例如，设在低速数据为低电平时低速信号的振幅为100mV、在低速数据为高电平时低速信号的振幅为200mV。
在第2方法中，假设使低速信号的频率与低速数据的电平对应。在该情况下，低速信号的中心频率优选为恒定。设低速信号的中心频率为F，满足(3)式～(5)式即可。如果采用mBnB编码或曼彻斯特编码，则能够使低速信号的中心频率成为恒定。
在第3方法中，假设使低速信号的占空比与低速数据的电平对应。在该情况下，优选低速信号的几个周期的占空比的移动平均为50％左右。如果采用mBnB编码或曼彻斯特编码，则能够使低速信号的数个周期的占空比的移动平均成为50％左右。
图10是示出接收装置20的其它结构例的图。在图10所示的结构例中，接收装置20除了图1所示的接收装置的结构以外，还具有检测低速信号的有无的信号检测部23。信号检测部23根据信号分离部21的第2滤波器32的输出，检测低速信号的有无。
当假设未设置有信号检测部时，即使在发送装置未输出信号的期间，接收装置也按照输入了任意的信号那样进行动作。接收装置在实际上未输入信号的期间，将噪声视作信号进行处理，将不期待的数据输出到后级的电路。在后级的电路为影像系统的情况下，成为不显示图像的状态。在后级的电路为通信系统的情况下，成为通信未正常地成立的状态。因此，在未输入信号的状态时，优选接收装置不向后级的电路发送错误的数据。此外，在未输入信号的状态下，基于功耗的观点，优选接收装置不进行动作。因此，优选地，接收装置利用信号检测部检测是否输入了信号，在未输入信号的期间，不将错误的数据发送到后级的电路，并且停止一部分的动作。
在使用其他线路将表示发送装置是否输出了信号的信息发送到接收装置的系统中，接收装置无需具有信号检测部。该情况下，除了用于发送信号的通信链路，无需另行设置用于发送表示发送装置是否输出信号的信息的通信链路，基于这点来说，该方式是不优选的。
即使在如专利文献1所公开的发明那样能够通过使差动信号线的公共电平发生变化来发送信息的系统中，接收装置也无需具有信号检测部，此外，也无需追加的通信链路。但是，在这样的系统中，利用差动信号线发送的信号是高速的，因此，到达接收装置的信号衰减。接收装置需要从该衰减的信号中提取表示发送装置是否输出了信号的信息。因此，该接收装置无需高速的放大器等，功耗和设计工时增加。
与此相对，图10所示的接收装置20还具有检测低速信号的有无的信号检测部(SDT)23。该信号检测部23能够通过简单的电路构成，能够抑制功耗和设计工时的增加。信号检测部23根据将接收信号分离为高速信号和低速信号的信号分离部21的输出来检测低速信号的有无，因此，无需高速放大器等。例如，在专利文献1所公开的发明中使用的放大器的频带需要达到几GHz，与此相对，在本实施方式的接收装置20中使用的放大器的频带达到几十MHz即可。
在本实施方式中，接收装置20的信号检测部23通过检测低速信号的有无，还检测高速信号的有无。因此，发送装置10采用输出高速信号和低速信号的双方或者不输出双方中的任意一方的情况。当假设发送装置10输出高速信号而不输出低速信号时，接收装置20利用信号检测部23检测出无信号的情况，不向后级的电路发送数据。此外，当假设发送装置10不输出高速信号而输出低速信号时，接收装置20利用信号检测部23检测出有信号的情况，但是实际上未输入高速信号，因此向后级的电路发送错误的数据。
图11A是示出信号检测部23的电路例的图，图11B是各部中的信号波形的时序图。在图11A所示的电路例中，信号检测部23包括NMOS晶体管M1、NMOS晶体管M2、PMOS晶体管M3、电容器C1、恒流源I1和恒流源I2。如图11B所示，信号检测部23将低速信号作为差动信号Vinp、Vinn输入，输出信号Vout，该信号Vout表示Vinp、Vinn双方为低电平的期间(无输入信号的期间)是否经过了一定时间。
NMOS晶体管M1的漏极与电源电位供给端连接。NMOS晶体管M1的源极经由电容器C1而与接地电位供给端连接。NMOS晶体管M1的栅极被输入Vinp。
NMOS晶体管M2的漏极与电源电位供给端连接。NMOS晶体管M2的源极经由恒流源I1与接地电位供给端连接。NMOS晶体管M2的栅极被输入Vinn。
PMOS晶体管M3的源极经由恒流源I2与电源电位供给端连接。PMOS晶体管M3的漏极与接地电位供给端连接。PMOS晶体管M3的栅极与NMOS晶体管M1的源极和NMOS晶体管M2的源极连接。PMOS晶体管M3的源极的电位成为输出信号Vout。
在未输入信号的期间，Vinp和Vinn双方成为低电平，因此，NMOS晶体管M1和NMOS晶体管M2双方为断开状态的状态继续。在该期间，不经由NMOS晶体管M1或NMOS晶体管M2而在电容器C1中蓄积电荷，而仅通过恒流源I1从电容器C1流出电荷即可。其结果，PMOS晶体管M3成为导体状态，输出信号Vout成为零电平。
在输入了信号的期间，Vinp和Vinn交替地成为高电平，因此，NMOS晶体管M1和NMOS晶体管M2双方为断开状态的时间短。在该期间，经过NMOS晶体管M1或NMOS晶体管M2而蓄积到电容器C1中的电荷的量与通过恒流源I1从电容器C1流出的电荷的量成为相互相同的程度。其结果，PMOS晶体管M3保持断开状态，输出信号Vout为高电平。
该信号检测部23能够根据输出信号Vout的电平，检测是否输入了信号。
图12A是示出信号检测部23的其它电路例的图，图12B～12D是各部中的信号波形的时序图。在图12A所示的电路例中，信号检测部23包括放大器231和施密特触发缓冲器(Schmitt trigger buffer)232。放大器231将低速信号作为差动信号INp、INn输入，用增益A对该输入信号进行放大，将放大后的信号输出到施密特触发缓冲器232。放大器231为低速(例如几十MHz)动作的放大器即可。另外，图12B～12D中分别从上向下依次示出低速信号的值(INp－INn)、输入到施密特触发缓冲器232的信号的值(A(INp－INn))(在上侧阈值Vtp与下侧阈值Vtn之间具有中心值)、施密特触发缓冲器232的输出信号out。
在未输入信号的期间内，从放大器231输出的、输入到施密特触发缓冲器232的信号的值(A(INp－INn))处于施密特触发缓冲器232的阈值Vtp与阈值Vtn之间m的范围的状态继续。因此，来自施密特触发缓冲器232的输出信号out的值不发生变化(图12B和12C)。
在输入了信号的期间，从放大器231输出的、输入到施密特触发缓冲器232的信号的值(A(INp－INn))有时偏离施密特触发缓冲器232的阈值Vtp与阈值Vtn之间的范围。因此，来自施密特触发缓冲器232的输出信号out的值发生变化(图12D)。
该信号检测部23能够根据来自施密特触发缓冲器232的输出信号out的值的变化状态，检测是否输入了信号。
图13是示出接收装置20的其它结构例的图。在图13所示的结构例中，接收装置20除了图1所示的接收装置的结构以外，还具有检测低速信号是否处于正常的错误检测部(Err Det)25。错误检测部25根据信号分离部21的第2滤波器32的输出，检测低速信号是否处于正常。复原部22在由错误检测部25检测出低速信号处于异常时，停止复原动作，然后在由错误检测部25检测出低速信号处于正常时，重新开始复原动作。
当假设未设置有错误检测部时，产生如下状况：如果对接收装置所接收的信号施加噪声而使信号的波形错乱，则第1相位比较器41进行错误判定，释放了频率锁定，无法准确进行复原部的复原动作(基于高速信号的数据和时钟的复原)。在没有噪声施加之后，接收装置需要进行频率跟踪和相位跟踪，直到复原部的复原动作的重新开始为止需要时间。
另一方面，存在如下方法：使用高速信号的错误检测来检测噪声施加，停止复原部的复原动作。能够通过使相位比较器或电荷泵停止，来进行复原部的复原动作的停止。
但是，在该方法中，无法检测出噪声施加变得没有的情况。这是因为，在噪声施加之后信号的频率和相位变得异常，因此，接收装置无法准确地接收高速信号，无法通过等待高速信号正常恢复来判定为无噪声施加。因此，接收装置在检测出噪声施加之后过了一定时间后停止复原动作，再经过一定时间之后重新开始复原动作。因此，尽管没有噪声施加，接收装置也无法在经过一定时间后，重新开始复原动作(参照图14)。
与此相对，图13所示的接收装置20还具有错误检测部25，该错误检测部25检测低速信号是否正常。该错误检测部25能够根据低速信号较早地检测出施加了噪声的情况，此外，还能够较早地检测出没有了噪声施加的情况。
错误检测部25通过监视低速信号的时钟占空比，能够检测是否存在噪声施加的影响(参照图15)。如果低速信号的占空比处于正常范围内，则错误检测部25判定为信号未受到噪声的影响、是正常的。如果低速信号的占空比偏离正常范围，则错误检测部25判定为信号受到噪声的影响、是异常的。
当由错误检测部25判断为信号处于正常时，复原部22重新开始复原动作。在错误检测部25长时间地判定为信号处于异常之后再判断为信号处于正常的情况下，优选复原部22在进行频率跟踪之后，重新开始复原动作。
图16是示出接收装置20的其它结构例的图。在图16所示的结构例中，接收装置20除了图1所示的接收装置的结构以外，还具有检测高速信号是否处于正常的第1错误检测部24和检测低速信号是否处于正常的第2错误检测部25。
第1错误检测部24根据信号分离部21的第1滤波器31的输出或复原部22的第1相位比较器41的输出，检测高速信号是否处于正常。第2错误检测部25根据信号分离部21的第2滤波器32的输出，检测低速信号是否处于正常。复原部22在由第1错误检测部24检测出高速信号处于异常时，停止复原动作，然后在由第2错误检测部25检测出低速信号处于正常时，重新开始复原动作。
在上述的图13的结构中，未设置有检测高速信号是否处于正常的错误检测部。在图13的结构中，检测低速信号是否处于正常的错误检测部25监视数据速率或频率较低的低速信号，因此，错误检测需要时间。其结果，在从信号中出现噪声施加的影响时起到错误检测部25检测出错误时为止的期间，在复原部22中有时频率锁定被释放。当频率锁定被释放时，在没有了噪声施加之后，进行频率跟踪和相位跟踪，到复原部22中的复原动作重新开始为止需要时间。
与此相对，在图16的结构中，除了检测低速信号是否处于正常的第2错误检测部25以外，还设置有检测高速信号是否处于正常的第1错误检测部24。第1错误检测部24能够监视数据速率比低速信号高几十倍～几百倍的高速信号。从信号中出现噪声施加的影响时起到第1错误检测部24检测出错误时为止的期间短。因此，能够避免在该期间内在复原部22中频率锁定被释放的状况，能够缩短在没有噪声施加之后直到复原部22中的复原动作重新开始为止所需的时间。
图17是示出收发系统2的结构的图。当与图1所示的收发系统1的结构进行比较时，图17所示的收发系统2的不同之处在于，在发送装置10与接收装置20之间的通信链路上设置有中继装置60A和中继装置60B。中继装置60A、60B是接收从前级经过通信链路而到达的信号并对该接收到的信号进行中继而输出到后级的器件，中继装置也可以是1级或多级。
特化为对信号进行波形整形的中继装置能够抑制功率，相反，在接收信号的波形劣化较大的情况下即使使用多级，有时也无法对该信号完全地进行波形整形。
与此相对，在接收信号的波形劣化较大的情况下，在中继时将信号临时转换为数字数据的中继装置(Retimer)能够向后级输出完全进行了整形后的信号。因此，在通信链路较长的情况下，后者的中继装置是有用的。
在发送装置10与接收装置20之间设置有1个或多个中继装置。在图17所示的结构中，设置有2个中继装置60A、60B。发送装置10和中继装置60A安装在第1基板上，中继装置60B和接收装置20安装在第2基板上。此外，假设高速信号的数据速率为8GHz。这时，典型地，发送装置10与中继装置60A之间的第1基板上的通信链路中的信号的衰减为几dB，中继装置60B与接收装置20之间的第2基板上的通信链路中的信号的衰减为几dB。另一方面，中继装置60A与中继装置60B之间的通信链路中的信号的衰减有时为20dB。在如上这样通信链路中的信号的衰减较大的情况下，设置有中继装置60A、60B。
在中继装置为Retimer的情况下，从发送装置10将高速信号与低速信号重叠后的信号输出到接收装置20，因此，设置在它们之间的中继装置60A、60B接收高速信号与低速信号重叠后的信号，将该接收信号分离为高速信号和低速信号，将其中的高速信号临时转换为数字数据，然后将高速信号与低速信号重叠并输出到后级。以下，使用图18～21，对作为中继装置60A、60B优选的中继装置60的结构进行说明。
图18是示出中继装置60的结构例的图。图18所示的中继装置60具有信号重叠部13、信号分离部21、复原部22和串行化器61。中继装置60的信号重叠部13具有与发送装置10的信号重叠部13相同的结构，并同样地进行动作。中继装置60的信号分离部21具有与接收装置20的信号分离部21相同的结构，并同样地进行动作。中继装置60的复原部22具有与接收装置20的复原部22相同的结构，并同样地进行动作。复原部22的第1相位比较器41输出基于高速信号的复原数据(数字数据)。
串行化器61对从第1相位比较器41输出的复原数据进行串行化而形成串行数据，将该串行数据输出到信号重叠部13。串行化器61在从电压控制振荡器46输出的复原时钟所指示的定时，输出串行数据的各比特的数据。信号重叠部13将从串行化器61输出的高速信号(串行数据)与从分频器47输出的低速信号重叠并输出该重叠后的信号。
图19是示出中继装置60的其它结构例的图。图19所示的中继装置60具有信号重叠部13、信号分离部21、复原部22、串行化器61和PLL电路62。串行化器61对从第1相位比较器41输出的复原数据进行串行化而形成串行数据，将该串行数据输出到信号重叠部13。串行化器61在从PLL电路62输出的时钟所指示的定时，输出串行数据的各比特的数据。PLL电路62根据从分频器48输出的振荡信号而生成时钟，并提供给串行化器61。信号重叠部13将从串行化器61输出的高速信号(串行数据)与从分频器47输出的低速信号重叠并输出该重叠后的信号。
图20是示出中继装置60的其它结构例的图。图20所示的中继装置60具有信号重叠部13、信号分离部21、复原部22、串行化器61和PLL电路62。串行化器61对从第1相位比较器41输出的复原数据进行串行化而形成串行数据，将该串行数据输出到信号重叠部13。串行化器61在从PLL电路62输出的时钟所指示的定时，输出串行数据的各比特的数据。PLL电路62根据从分频器47输出的振荡信号而生成时钟，并提供给串行化器61，此外生成低速信号。信号重叠部13输出通过将从串行化器61输出的高速信号(串行数据)与从PLL电路62输出的低速信号重叠而获得的重叠信号。
图21是示出中继装置60的其它结构例的图。图21所示的中继装置60具有信号重叠部13、信号分离部21、复原部22、串行化器61和PLL电路62。串行化器61对从第1相位比较器41输出的复原数据进行串行化而形成串行数据，将该串行数据输出到信号重叠部13。串行化器61在从PLL电路62输出的时钟所指示的定时，输出串行数据的各比特的数据。PLL电路62根据从分频器48输出的振荡信号而生成时钟，并提供给串行化器61，此外生成低速信号。信号重叠部13输出通过将从串行化器61输出的高速信号(串行数据)与从PLL电路62输出的低速信号重叠而获得的重叠信号。
在图18～21所示的任意的结构中，在第1相位比较器41内对复原数据去串行的情况或即使从第1相位比较器41输出的复原数据为串行数据也在后级进行去串行的情况下，设置有串行化器61。通过进行去串行，能够利用逻辑电路容易地进行不容易进行高速处理的任意处理(例如，错误检测、均衡器的校准等)。但是，在从第1相位比较器41输出的复原数据为串行数据并能够将该串行数据输入到信号重叠部13的情况下，无需设置串行化器61。
在串行化器61中，输入到中继装置的低速信号的频率Fin与从该中继装置输出的低速信号的频率Fout可以相互相同，也可以相互不同。根据中继装置的输入输出频率比(Fout/Fin)而适当地设定后级的中继装置或接收装置的分频器47的分频比N和反馈分频器48的分频比M即可。在中继装置中使低速信号的频率不同的情况下，能够减少EMI，从这点上来说是优选的。
当对图18～21的各结构进行对比时，如下所示。在图18的结构中，将从电压控制振荡器46输出的时钟直接输入到串行化器61，因此从串行化器61输出由于第1相位比较器41引起的抖动。由于该抖动的影响，从中继装置输出的信号的波形产生波动，有时无法通过后级的中继装置或接收装置正常地接收信号。与此相对，在图19的结构中，将从PLL电路62输出的时钟输入到串行化器61，因此，能够抑制由于第1相位比较器41引起的抖动的影响。
在图19的结构中，经由串联地连接的多个缓冲器发送从发送装置10发送到接收装置20的低速信号。因此，利用各缓冲器对噪声进行放大，低速信号的抖动增加。与此相对，在图20的结构中，在低速信号的路径上设置有PLL电路62，因此，能够去除低速信号的抖动。此外，将从PLL电路62输出的时钟输入到串行化器61，因此，还能够抑制由于第1相位比较器41引起的抖动的影响。
在图20的结构中，在从分频器47输出的低速信号的相位与从电压控制振荡器46输出的复原时钟的相位相互不一致的情况下，为了消除两者之间的相位的不一致，串行化器61需要具有FIFO(First-In First-Out)存储器，因此，担心电路规模、电路布局面积和功耗的增加。与此相对，在图21的结构中，通过PLL电路62根据由反馈分频器48对从电压控制振荡器46输出的复原时钟进行分频后输出的振荡信号，生成低速信号。能够容易地获知从分频器47输出的低速信号的相位与从电压控制振荡器46输出的复原时钟的相位之间的关系。因此，能够无需FIFO，或者，能够减小FIFO的电路规模。
图22是示出收发系统3的结构的图。图22所示的收发系统3除了图1所示的收发系统1的结构(1组的发送装置10和接收装置20)以外，还具有1组或多组的发送装置10A和接收装置20A。即，该收发系统3由多个通道(lane)构成。
在该收发系统3中，从发送装置10将利用信号重叠部13将高速信号与低速信号重叠后的信号发送到接收装置20，该信号被所接收的接收装置20的信号分离部21分离为高速信号和低速信号。
从接收装置20的信号分离部21输出的低速信号除了输入到该接收装置20的复原部22的分频器47以外，还输入到其它接收装置20A的复原部22的分频器47。
接收装置20A接收从通过通信链路而连接的发送装置10A输出的高速信号。该接收到的高速信号经过第1滤波器31而输入到第1相位比较器41。
发送装置10A无需利用低速信号生成部12生成低速信号，此外，也无需利用信号重叠部13将高速信号与低速信号重叠。接收装置20A无需利用信号分离部21进行信号分离。
通过形成为这样的结构，能够使发送将高速信号与低速信号重叠后的信号的通道为1个，所以能够减少EMI。此外，各接收装置具备检测低速信号的有无的信号检测部23，由此，能够检测各接收装置是否接收到低速信号，接收到低速信号的接收装置能够向其它接收装置发送低速信号。并且，通过依次切换发送低速信号的通道，能够使EMI的放射位置分散，能够减少EMI。
接着，对发送装置10的信号重叠部13和接收装置20的信号分离部21各自的电路结构例进行说明。
图23是示出信号重叠部13和信号分离部21各自的电路结构例的图。信号重叠部13和信号分离部21通过差动信号线连接。在差动信号线的一个信号线上设置有耦合电容器C71、C73，在另一个信号线上设置有耦合电容器C72、C74。耦合电容器C71、C72设置于信号重叠部13的输出端的附近，耦合电容器C73、C74设置于信号分离部21的输入端的附近。
信号重叠部13包括电阻器R11、R12、NMOS晶体管M11～M14、恒流源I11、I12和波形整形电路15。
NMOS晶体管M11的漏极经由电阻器R11与电源电位供给端13a连接。NMOS晶体管M12的漏极经由电阻器R12与电源电位供给端13b(也可以与电源电位供给端13a共用)连接。NMOS晶体管M11、M12的各源极经由恒流源I11与接地电位供给端连接。电阻器R11、R12、NMOS晶体管M11、M12和恒流源I11构成第1CML(Current Mode Logic：电流型逻辑)电路。在该第1CML电路中，在NMOS晶体管M11、M12的各栅极输入高速信号。
NMOS晶体管M13的漏极经由电阻器R11与电源电位供给端13a连接。NMOS晶体管M14的漏极经由电阻器R12与电源电位供给端13b连接。NMOS晶体管M13、M14的各源极经由恒流源I12与接地电位供给端连接。电阻器R11、R12、NMOS晶体管M13、M14和恒流源I12构成第2CML电路。在该第2CML电路中，在NMOS晶体管M13、M14的各栅极输入由波形整形电路15进行波形整形后的低速信号。波形整形电路15例如生成具有正弦波或三角波的时间波形的低速信号，以减小低速信号对高速信号的频带的干扰。
第1CML电路和第2CML电路共用电阻器R11、R12。信号重叠部13向第1CML电路输入高速信号，向第2CML电路输入低速信号，将高速信号与低速信号重叠并将该重叠后的信号作为差动信号输出。从信号重叠部13重叠而输出的信号的振幅与在恒流源I11、I12中流过的电流之和对应。一般地，在CML电路中，输出振幅存在上限，因此，利用在恒流源I11、I12中流过的电流之和、以及终端电阻的电阻值，使得输出振幅不超过上限。
信号分离部21的第1滤波器31是由耦合电容器C73、C74和电阻器R21、R22构成的高通滤波器。电阻器R21的一端与放大器33的第1输入端连接，另一端被施加恒定电压。电阻器R22的一端与放大器33的第2输入端连接，另一端被施加恒定电压。该高通滤波器的截止频率根据耦合电容器C73、C74的电容值和电阻器R21、R22的电阻值来确定。放大器33对从第1滤波器31输出的高速信号进行放大，并输出到第1相位比较器41。
信号分离部21的第2滤波器32是由电感器L21、L22和电容器C21、C22构成的低通滤波器。电感器L21的一端与一个信号线连接，另一端经由电容器C21与接地电位供给端连接。电感器L22的一端与另一个信号线连接，另一端经由电容器C22与接地电位供给端连接。该低通滤波器的截止频率根据电感器L21、L22的电感和电容器C21、C22的电容值来决定。施密特触发缓冲器34将从第2滤波器32输出的低速信号作为矩形波输出到分频器47。
图24～29是示出信号重叠部13的其它电路结构例的图。以下总结各个结构的效果。在图24和25所示的结构例中，能够减少图23的NMOS晶体管M13、M14、ESD(Electro-StaticDischarge，静电放电)保护二极管的寄生电容的影响，能够改善波形质量。在图26所示的结构例中，由于能够在不使用波形成形电路的情况下将低速信号重叠，所以能够减少电路面积。在图27所示的结构例中，能够利用电容器C11、C12减少由于使高速信号回绕到低速信号而引起的低速信号的波形质量的劣化。在图28和29所示的结构例中，无需图23的NMOS晶体管M13、M14，能够减少寄生电容的影响。
图24是示出信号重叠部13的其它电路结构例的图。图24所示的信号重叠部13除了图23的信号重叠部13的结构以外，还具有T线圈T11、T12。T线圈T11设置在NMOS晶体管M11的漏极与信号重叠部13的一个输出端之间。T线圈T12设置在NMOS晶体管M12的漏极与信号重叠部13的另一个输出端之间。通过设置T线圈T11、T12，能够减少低速信号用的缓冲器(第2CML电路)的负荷的影响。
图25是示出信号重叠部13的其它电路结构例的图。图25所示的信号重叠部13除了图24的信号重叠部13的结构以外，还具有ESD保护二极管D11～D14。ESD保护二极管D11设置在NMOS晶体管M14的漏极与电源电位供给端13d之间。ESD保护二极管D12设置在NMOS晶体管M14的漏极与接地电位供给端之间。ESD保护二极管D13设置在NMOS晶体管M13的漏极与电源电位供给端13c之间。ESD保护二极管D14设置在NMOS晶体管M13的漏极与接地电位供给端之间。通过形成这样的结构，能够减少从高速信号用的缓冲器(第1CML电路)观察到的ESD保护二极管的负荷。
图26是示出信号重叠部13的其它电路结构例的图。图26所示的信号重叠部13包括电阻器R11～R14、NMOS晶体管M11～M14、恒流源I11、I12和波形整形电路16。电阻器R11、R12、NMOS晶体管M11、M12(各自的漏极经由电阻器R11、R12而与电源电位供给端13a、13b连接)和恒流源I11构成第1CML电路。在该第1CML电路中，在NMOS晶体管M11、M12的各栅极输入高速信号。电阻器R13、R14、NMOS晶体管M13、M14(各自的漏极经由电阻器R13、R14与电源电位供给端13c、13d连接)和恒流源I12构成第2CML电路。在该第2CML电路中，在NMOS晶体管M13、M14的各栅极输入低速信号。第1CML电路和第2CML电路构成为不共用电阻器，由此，能够减少功耗。
波形整形电路16由耦合电容器C71、C72和电感器L11、L12构成。电感器L11设置在NMOS晶体管M13的漏极与一个信号线之间。电感器L12设置在NMOS晶体管M14的漏极与另一个信号线之间。波形整形电路16能够将来自第1CML电路的高速信号与来自第2CML电路的低速信号重叠，并且对低速信号的波形进行整形。
图27是示出信号重叠部13的其它电路结构例的图。图27所示的信号重叠部13除了图26的信号重叠部13的结构以外，还具有滤波器电路17。滤波器电路17包括电容器C11、C12。电容器C11设置在NMOS晶体管M13的漏极与接地电位供给端之间。电容器C12设置在NMOS晶体管M14的漏极与接地电位供给端之间。当假设未设置滤波器电路17时，低速信号输出侧的可输出电压范围将来自高速信号输出侧的信号的回绕附加到低速信号输出中，低速信号的输出电压变小。通过设置滤波器电路17，能够防止从高速信号输出侧向低速信号输出侧的信号的回绕，能够改善低速信号输出侧的输出范围。
图28是示出信号重叠部13的其它电路结构例的图。图28所示的信号重叠部13具有电阻器R11、R12、NMOS晶体管M11、M12、恒流源I11和电源电路18、19。电源电路18、19例如将被波形整形为正弦波或三角波的低速信号作为参考电压输入，将利用该参考电压进行振幅调制后的驱动电压施加到电阻器R11、R12的一端。电阻器R11、R12、NMOS晶体管M11、M12和恒流源I11构成第1CML电路。该第1CML电路在NMOS晶体管M11、M12的各栅极输入高速信号。从NMOS晶体管M11、M12的各漏极输出的差动信号是将在NMOS晶体管M11、M12的各栅极输入的高速信号和施加到电阻器R11、R12的驱动电压(低速信号)重叠而获得的。电源电路18、19优选为具有低噪声等特征的LDO(Low Drop Out：低压差)电源。在该结构中，无需低速信号用的第2CML电路，可减少第1CML电路的负荷。LDO电源不适合高速动作，但是优选用于输出与低速信号的时间变化对应地发生变化的驱动电压。
图29是示出信号重叠部13的其它电路结构例的图。图29所示的信号重叠部13具有缓冲器B11、B12、电阻器R15、R16和电源电路18、19。电源电路18、19例如将被波形整形为正弦波或三角波的低速信号作为参考电压输入，将利用该参考电压进行振幅调制后的驱动电压提供给缓冲器B11、B12。缓冲器B11的输出端经由电阻器R15与一个信号线连接。缓冲器B12的输出端经由电阻器R16与另一个信号线连接。缓冲器B11、B12利用从电源电路18、19施加的驱动电压(低速信号)进行驱动，输入高速信号，并输出将高速信号与低速信号重叠后的信号。缓冲器B11、B12例如是具有包括PMOS晶体管和NMOS晶体管的反相器电路结构的缓冲器(Source-Series-Terminated(SST)Buffer：源系列终端(SST)缓冲器)，对PMOS晶体管的源极施加来自电源电路的驱动电压。在该结构中，也无需低速信号用的第2CML电路，可减少第1CML电路的负荷。LDO电源不适合高速动作，但是优选用于输出与低速信号的时间变化对应地发生变化的驱动电压。
图30～33是示出信号分离部21的其它电路结构例的图。以下总结各个结构的效果。在图30和31所示的结构例中，通过使用频带限制比较器，能够省略图23中的第2滤波器32，能够减少电路面积。在图32和33所示的结构例中，能够减少频带限制比较器26、施密特触发缓冲器34的寄生电容的影响。
图30是示出信号分离部21的其它电路结构例的图。图30所示的信号分离部21的第1滤波器31是由电容器C23、C24和电阻器R21、R22构成的高通滤波器。电容器C23设置在耦合电容器C73与放大器33的第1输入端之间。电容器C24设置在耦合电容器C74与放大器33的第2输入端之间。电阻器R21的一端与放大器33的第1输入端连接，另一端被施加恒定电压。电阻器R22的一端与放大器33的第2输入端连接，另一端被施加恒定电压。该高通滤波器的截止频率根据电容器C23、C24的电容值和电阻器R21、R22的电阻值来确定。放大器33对从第1滤波器31输出的高速信号进行放大，并输出到第1相位比较器41。
第2滤波器32由偏置电路35和频带限制比较器36构成。频带限制比较器36的第1输入端与信号线连接，该信号线将电容器C23与耦合电容器C73连接。频带限制比较器36的第2输入端与信号线连接，该信号线将电容器C24与耦合电容器C74连接。频带限制比较器36能够选择性地输出低速信号，具有低通滤波器的功能。偏置电路35是为了设定输入到频带限制比较器36的第1输入端和第2输入端的信号的公共电压而设置的。偏置电路35包括电阻器R23、R24。电阻器R23的一端与频带限制比较器36的第1输入端连接，另一端被施加恒定电压。电阻器R24的一端与频带限制比较器36的第2输入端连接，另一端被施加恒定电压。
通过形成这样的结构，能够无需在图23所示的结构中需要的外部元件。另外，偏置电路35与耦合电容器C73、C74一起构成高通滤波器。因此，需要增大电阻器R23、R24的电阻值，并减少该高通滤波器的截止频率，从而也使低速信号通过。
图31是示出信号分离部21的其它电路结构例的图。图31所示的信号分离部21除了图30的信号分离部21的结构以外，还具有ESD保护二极管D21～D24。ESD保护二极管D21设置在频带限制比较器36的第1输入端与电源电位供给端之间。ESD保护二极管D22设置在频带限制比较器36的第1输入端与接地电位供给端之间。ESD保护二极管D23设置在频带限制比较器36的第2输入端与电源电位供给端之间。ESD保护二极管D24设置在频带限制比较器36的第2输入端与接地电位供给端之间。
图32是示出信号分离部21的其它电路结构例的图。图32所示的信号分离部21除了图30的信号分离部21的结构以外，还具有T线圈T21、T22。图33是示出信号分离部21的其它电路结构例的图。图33所示的信号分离部21除了图31的信号分离部21的结构以外，还具有T线圈T21、T22。在图32和33中，T线圈T21设置在电容器C23与耦合电容器C73之间。T线圈T22设置在电容器C24与耦合电容器C74之间。通过形成这样的结构，能够减少频带限制比较器36的负荷。
另外，频带限制比较器36可以构成为包括如图12A～12D所示的低速放大器和施密特触发缓冲器，根据该结构，能够具有低通滤波器和比较器双方的功能。通过设放大器为高增益、施密特触发缓冲器的阈值为几百mV，能够对信号与噪声进行分离。此外，频带限制比较器36能够兼用作检测低速信号的有无的信号检测部23，由此能够减小功耗和电路布局面积。
如上所述，本实施方式的结构将高速信号和低速信号重叠并从发送装置发送到接收装置，因此，在接收装置释放了相位锁定的情况下，无需将该消息从接收装置通知给发送装置。因此，还可适用于仅能够从发送装置向接收装置在单向上发送信号的系统。此外，接收装置能够立即进行频率跟踪。由于无需在以重叠的状态从发送装置向接收装置发送的高速信号与低速信号之间进行高级别的相位调整，所以能够减少电路设计工时和功耗。此外，由于在接收装置中利用信号分离部将重叠的信号分离为高速信号和低速信号，所以高速信号与低速信号之间的相位关系可以是任意的，高速信号和低速信号各自的相位也可以相互不一致。因此，也无需使高速信号和低速信号各自的电平转变时间(Tr、Tf)相互一致。因此，能够抑制通信链路的条数的增加，能够抑制电路的功耗的增加，此外，还能够抑制电路布局面积的增加。此外，在长距离传输中也能够应用。
如上所述，根据本发明，能够抑制通信链路条数、功耗和电路布局面积各自的增加，在长距离传输中也能够应用。
根据以上的本发明的说明，可知能够对本发明进行各种变形。这样的变形无法看作不脱离本发明的构思和范围的变形，对于全部本领域技术人员来说显而易见的改良包含在以下的权利要求中。

Claims (25)

1.一种发送装置，其具有：
高速信号生成部，其生成频带受到限制的高速信号，并具有为了输出所述高速信号而设置的输出端；
低速信号生成部，其生成比所述高速信号的频带低的频率的低速信号，并具有为了输出所述低速信号而设置的输出端；以及
信号重叠部，其通过将所述高速信号与所述低速信号重叠而生成重叠信号，并具有与所述高速信号生成部的所述输出端电连接并且为了取入所述高速信号而设置的第1输入端、与所述低速信号生成部的所述输出端电连接并且为了取入所述低速信号而设置的第2输入端、和为了输出所述重叠信号而设置的输出端。
2.根据权利要求1所述的发送装置，其中，
所述高速信号的数据速率与所述低速信号的频率之比为整数比。
3.根据权利要求1所述的发送装置，其中，
所述低速信号生成部生成具有正弦波或三角波的时间波形的低速信号。
4.根据权利要求1所述的发送装置，其中，
所述高速信号生成部通过编码生成频带受到限制的高速信号。
5.根据权利要求4所述的发送装置，其中，
所述高速信号生成部通过保证DC平衡的mBnB编码生成频带受到限制的高速信号。
6.根据权利要求1所述的发送装置，其中，
所述低速信号生成部生成实施了扩频的低速信号。
7.根据权利要求6所述的发送装置，其中，
所述高速信号生成部生成实施了扩频的高速信号。
8.根据权利要求1～7中的任意一项所述的发送装置，其中，
所述高速信号生成部包括串行化器，该串行化器将并行数据转换为串行数据，将所述串行数据作为所述高速信号经由该高速信号生成部的所述输出端输出，
所述低速信号生成部包括：锁相环电路，其生成指示时钟，并将该指示时钟提供给所述串行化器，该指示时钟指示从所述串行化器输出的所述串行数据的各比特的定时；以及布线结构，其将输入到所述锁相环电路的时钟或从所述锁相环电路输出的时钟作为所述低速信号经由所述低速信号生成部的所述输出端而输出到信号重叠部。
9.根据权利要求1～7中的任意一项所述的发送装置，其中，
所述信号重叠部包含第1电流型逻辑电路和第2电流型逻辑电路，该第1电流型逻辑电路和第2电流型逻辑电路共用配置在电源电位供给端与接地电位供给端之间的电阻器，且该第1电流型逻辑电路和第2电流型逻辑电路配置在所述电阻器与所述接地电位供给端之间，
所述第1电流型逻辑电路具有为了取入所述高速信号而设置的输入端、和与该信号重叠部的所述输出端电连接的输出端，
所述第2电流型逻辑电路具有用于取入所述低速信号的输入端、和与该信号重叠部的所述输出端电连接的输出端。
10.根据权利要求1～7中的任意一项所述的发送装置，其中，
所述信号重叠部包括：
电源电路，其输出利用所述低速信号进行了振幅调制后的驱动电压；
缓冲器，其被从所述电源电路施加的驱动电压驱动，以将所述高速信号与所述低速信号重叠，该缓冲器具有为了取入所述高速信号而设置的输入端、和与该信号重叠部的所述输出端电连接并且为了输出所述重叠信号而设置的输出端。
11.根据权利要求1～7中的任意一项所述的发送装置，其中，
所述低速信号与所述高速信号的相位关系是独立的。
12.一种接收装置，其具有：
信号分离部，其将对频带受到限制的高速信号与比所述高速信号的频带低的频率的低速信号进行重叠而成的重叠信号分离为所述高速信号和所述低速信号，该信号分离部具有为了接收所述重叠信号而设置的输入端、为了输出从所述重叠信号分离的所述高速信号而设置的第1输出端、和为了输出从所述重叠信号分离的所述低速信号而设置的第2输出端；以及
复原部，其具有与所述信号分离部的所述第1输出端电连接并且为了取入所述高速信号而设置的第1输入端、和与所述信号分离部的所述第2输出端电连接并且为了取入所述低速信号而设置的第2输入端，该复原部根据从所述信号分离部的所述第2输出端输出的所述低速信号进行频率跟踪，根据从所述信号分离部的所述第1输出端输出的所述高速信号进行相位跟踪，复原时钟和数据。
13.根据权利要求12所述的接收装置，其中，
所述高速信号的数据速率DR、与所述高速信号的数据通信方式对应的系数K、所述低速信号的频率F、所述复原部中的频率跟踪结束时的所述时钟的频率与所述低速信号的频率之比即M/N满足由以下的式(1)表示的关系，
Figure FDA0002253936950000031
14.根据权利要求12所述的接收装置，其中，
所述信号分离部包括：第1滤波器，其配置于该信号分离部的所述输入端与所述第1输出端之间，选择性地输出接收到的所述重叠信号中的所述高速信号；以及第2滤波器，其配置于该信号分离部的所述输入端与所述第2输出端之间，选择性地输出接收到的所述重叠信号中的所述低速信号。
15.根据权利要求14所述的接收装置，其中，
所述低速信号的频率F、所述高速信号的数据速率DR、与所述高速信号的数据编码方式对应的系数L、所述高速信号的振幅与所述低速信号的振幅之比Vr、所述低速信号对所述高速信号的频带的干扰容许量Gd满足由以下的式(2)表示的关系，
Figure FDA0002253936950000032
16.根据权利要求12～15中的任意一项所述的接收装置，其中，
所述复原部包括：
第1相位比较器，其具有第3输入端、为了取入振荡信号而设置的第4输入端、和为了输出表示所述高速信号与所述振荡信号之间的相位差的第1相位差信号而设置的输出端，所述第3输入端作为该复原部的所述第1输入端，与所述信号分离部的所述第1输出端电连接并且为了取入所述高速信号而设置；
第2相位比较器，其具有第5输入端、为了取入所述振荡信号或对所述振荡信号进行分频后的信号而设置的第6输入端、和输出端，所述第5输入端作为该复原部的所述第2输入端，与所述信号分离部的所述第2输出端电连接并且为了取入所述低速信号或对所述低速信号进行分频后的信号而设置，所述输出端为了输出表示经由所述第5输入端而取入的第1输入信号与经由所述第6输入端而取入的第2输入信号之间的相位差的第2相位差信号而设置；
锁定检测器，其检测在所述第1输入信号与所述第2输入信号之间是否进行了频率锁定；
电荷泵，其具有输入端和输出端，该输入端为了在由所述锁定检测器检测出未进行频率锁定的期间取入所述第2相位差信号、或在由所述锁定检测器检测出进行了频率锁定的期间取入所述第1相位差信号而设置，该输出端为了输出将所述第1相位差信号或所述第2相位差信号表示的相位差缩小的修正电压值而设置；
环路滤波器，其具有与所述电荷泵的所述输出端电连接并且为了取入所述修正电压值而设置的输入端、和为了输出与所取入的所述修正电压值的变动对应地增减的控制电压值而设置的输出端；以及
电压控制振荡器，其具有与所述环路滤波器的所述输出端电连接并且为了取入所述控制电压值而设置的输入端、和为了输出具有与所取入的所述控制电压值对应的频率的所述振荡信号而设置的输出端，
在由所述锁定检测器检测出进行了频率锁定的期间，从所述第1相位比较器输出被复原的所述数据，从所述电压控制振荡器输出被复原的所述时钟作为所述振荡信号。
17.根据权利要求12～15中的任意一项所述的接收装置，其中，
所述接收装置还具有信号检测部，该信号检测部检测所述低速信号的有无，并具有与所述信号分离部的所述第2输出端电连接并且为了取入所述低速信号而设置的输入端。
18.根据权利要求12～15中的任意一项所述的接收装置，其中，
所述接收装置还具有错误检测部，该错误检测部检测所述低速信号是否正常，并具有与所述信号分离部的所述第2输出端电连接并且为了取入所述低速信号而设置的输入端，
所述复原部在由所述错误检测部检测出所述低速信号异常时停止复原动作，在所述复原动作停止之后由所述错误检测部检测出所述低速信号正常时重新开始所述复原动作。
19.根据权利要求12～15中的任意一项所述的接收装置，其中，所述接收装置还具有：
第1错误检测部，其检测所述高速信号是否正常，并具有与所述信号分离部的所述第1输出端电连接并且为了取入所述高速信号而设置的输入端；以及第2错误检测部，其检测所述低速信号是否正常，并具有与所述信号分离部的所述第2输出端电连接并且为了取入所述低速信号而设置的输入端，
所述复原部在由所述第1错误检测部检测出所述高速信号异常时停止复原动作，在所述复原动作停止之后由所述第2错误检测部检测出所述低速信号正常时重新开始所述复原动作。
20.根据权利要求12～15中的任意一项所述的接收装置，其中，
所述低速信号与所述高速信号的相位关系是独立的。
21.一种中继装置，其具有：
信号分离部，其将对频带受到限制的高速信号与比所述高速信号的频带低的频率的低速信号进行重叠后的重叠信号分离为所述高速信号和所述低速信号，该信号分离部具有为了接收所述重叠信号而设置的输入端、为了输出从所述重叠信号分离的所述高速信号而设置的第1输出端、和为了输出从所述重叠信号分离的所述低速信号而设置的第2输出端；
复原部，其具有与所述信号分离部的所述第1输出端电连接并且为了取入所述高速信号而设置的第1输入端、和与所述信号分离部的所述第2输出端电连接并且为了取入所述低速信号而设置的第2输入端，该复原部根据从所述信号分离部的所述第2输出端输出的所述低速信号进行频率跟踪，根据从所述信号分离部的所述第1输出端输出的所述高速信号进行相位跟踪，复原时钟和数据；以及
信号重叠部，其输出重叠信号，该重叠信号是通过将从所复原的所述数据获得的所述高速信号与根据所复原的所述时钟而生成的信号或从所述信号分离部的所述第2输出端输出的所述低速信号重叠而得到的，该信号重叠部具有为了取入所述高速信号而设置的第1输入端、为了取入根据所复原的所述时钟而生成的所述信号或所述低速信号而设置的第2输入端、和为了输出所述重叠信号而设置的输出端。
22.一种收发系统，其具有：
权利要求1～11中的任意一项所述的发送装置；以及
权利要求12～20中的任意一项所述的接收装置，其接收在从所述发送装置输出之后经过通信链路而到达的所述重叠信号。
23.一种收发系统，其具有：
权利要求1～11中的任意一项所述的发送装置；以及
1个或1个以上的中继装置，它们分别具有与权利要求21所述的中继装置相同的结构，接收在从所述发送装置输出之后经过通信链路而到达的所述重叠信号，输出接收到的所述重叠信号；以及
权利要求12～20中的任意一项所述的接收装置，其接收经过配置有所述1个或1个以上的中继装置的通信链路而到达的所述重叠信号。
24.根据权利要求22或23所述的收发系统，其中，
该收发系统具有多个通信单元，该多个通信单元分别具有与由经由通信链路而连接的所述发送装置和所述接收装置构成的通信单元相同的结构，
所述多个通信单元中所包含的发送装置中的任意的所述发送装置输出通过将所述高速信号与所述低速信号重叠而获得的重叠信号，而剩余的发送装置输出未重叠的所述高速信号，
所述多个通信单元中所包含的接收装置中的、接收到所述重叠信号的接收装置将接收到的所述重叠信号分离为所述高速信号和所述低速信号，并且将分离后的所述低速信号提供给剩余的接收装置。
25.根据权利要求24所述的收发系统，其中，
所述多个通信单元中所包含的所述接收装置分别使用检测所述低速信号的有无的所述信号检测部，来检测是否接收到所述重叠信号。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022059467A (ja) * 2020-10-01 2022-04-13 豊田合成株式会社 位置検出装置
CN113721486B (zh) * 2021-07-30 2024-04-19 中国航空工业集团公司沈阳飞机设计研究所 一种多通道可变频率信号采集系统及其方法
JP2023044541A (ja) 2021-09-17 2023-03-30 キオクシア株式会社 半導体装置、受信装置、及びメモリコントローラ

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004056229A (ja) * 2002-07-16 2004-02-19 Sumitomo Electric Ind Ltd 光伝送装置、および、光伝送方式
JP2005142872A (ja) * 2003-11-07 2005-06-02 Sony Corp データ伝送システム、データ送信装置、データ受信装置、データ伝送方法、データ送信方法及びデータ受信方法
JP2008010971A (ja) * 2006-06-27 2008-01-17 Fujitsu Ltd 高速分散補償制御装置
JP2012044446A (ja) * 2010-08-19 2012-03-01 Renesas Electronics Corp クロックデータリカバリ回路
US20120143556A1 (en) * 2010-12-06 2012-06-07 Kabushiki Kaisha Toshiba Differential signal output device, test method of differential signal output device, and tester
CN102609386A (zh) * 2010-12-03 2012-07-25 罗姆股份有限公司 串行数据的接收电路、接收方法及传输系统、传输方法
JP2014160966A (ja) * 2013-02-20 2014-09-04 Ricoh Co Ltd 通信システム、受信装置、通信方法、及び受信方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5128934A (en) * 1990-06-29 1992-07-07 Motorola, Inc. Multiple transmitter message transmission system and method therefor
JPH07115440A (ja) * 1993-10-15 1995-05-02 Hitachi Ltd 光伝送モジュール
US5606317A (en) * 1994-12-09 1997-02-25 Lucent Technologies Inc. Bandwidth efficiency MBNB coding and decoding method and apparatus
JPH10145378A (ja) * 1996-11-12 1998-05-29 Toshiba Corp 網同期方式および装置
JP3731313B2 (ja) 1997-09-19 2006-01-05 ソニー株式会社 クロック再生回路およびデータ伝送装置
US20030043437A1 (en) * 2001-09-04 2003-03-06 Stough Stephen A. Subliminal coherent phase shift keyed in-band signaling of network management information in wavelength division multiplexed fiber optic networks
JP4045454B2 (ja) 2005-02-04 2008-02-13 セイコーエプソン株式会社 アナログフロントエンド回路及び電子機器
KR101064103B1 (ko) * 2006-09-20 2011-09-08 후지쯔 가부시끼가이샤 통신 장치 및 신호 송신 방법
JP5670622B2 (ja) * 2009-04-23 2015-02-18 ザインエレクトロニクス株式会社 送信装置、受信装置、送受信システムおよび画像表示システム
US8543012B2 (en) * 2010-05-14 2013-09-24 Verizon Patent And Licensing Inc. Compensating for end-to-end group delay ripples
US8477896B2 (en) * 2011-01-05 2013-07-02 International Business Machines Corporation Structure for window comparator circuit for clock data recovery from bipolar RZ data
JP2013110694A (ja) * 2011-11-24 2013-06-06 Mitsubishi Electric Corp 信号伝送システム、信号送信装置およびクロックデータ再生回路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004056229A (ja) * 2002-07-16 2004-02-19 Sumitomo Electric Ind Ltd 光伝送装置、および、光伝送方式
JP2005142872A (ja) * 2003-11-07 2005-06-02 Sony Corp データ伝送システム、データ送信装置、データ受信装置、データ伝送方法、データ送信方法及びデータ受信方法
JP2008010971A (ja) * 2006-06-27 2008-01-17 Fujitsu Ltd 高速分散補償制御装置
JP2012044446A (ja) * 2010-08-19 2012-03-01 Renesas Electronics Corp クロックデータリカバリ回路
CN102609386A (zh) * 2010-12-03 2012-07-25 罗姆股份有限公司 串行数据的接收电路、接收方法及传输系统、传输方法
US20120143556A1 (en) * 2010-12-06 2012-06-07 Kabushiki Kaisha Toshiba Differential signal output device, test method of differential signal output device, and tester
JP2014160966A (ja) * 2013-02-20 2014-09-04 Ricoh Co Ltd 通信システム、受信装置、通信方法、及び受信方法

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