JP2020072453A - 送信装置、受信装置、中継装置および送受信システム - Google Patents

送信装置、受信装置、中継装置および送受信システム Download PDF

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Abstract

【課題】通信リンク本数、消費電力および回路レイアウト面積それぞれの増加を抑制することができ長距離伝送においても適用が可能な送信装置および受信装置等を提供する。【解決手段】送受信システム１は送信装置１０および受信装置２０を備える。送信装置１０は、高速信号生成部１１、低速信号生成部１２および信号重畳部１３を備える。高速信号生成部１１は、周波数帯域が制限された高速信号を生成する。低速信号生成部１２は、高速信号の周波数帯域より低い周波数の低速信号を生成する。信号重畳部１３は、高速信号と低速信号とを重畳して送出する。受信装置２０は、信号分離部２１および復元部２２を備える。信号分離部２１は、受信信号から高速信号と低速信号とを互いに分離して出力する。復元部２２は、低速信号に基づいて周波数トラッキングを行い、高速信号に基づいて位相トラッキングを行う。【選択図】図１

Description

本発明は、送信装置、受信装置、中継装置および送受信システムに関するものである。
送受信システムにおけるクロックデータ復元（ＣＤＲ: Clock Data Recovery）技術は、クロックが埋め込まれたデータを送信装置から送出して、その信号を受信した受信装置によりクロックおよびデータを復元する技術である。受信装置は、受信信号からクロックおよびデータを復元するために一般にBang-Bang型の位相比較器（ＢＢＰＤ: Bang-Bang Phase Detector）を備えている。受信装置は、受信信号と復元クロックとの間の位相のずれをＢＢＰＤにより検出し、その位相ずれが小さくなるようにフィードバック制御を行って、受信信号からクロックおよびデータを復元する。
ＢＢＰＤは、受信信号と復元クロックとの間の位相ずれを検出することができるが、受信信号と復元データとの間の周波数ずれを検出することができない。したがって、望ましくない周波数でロックする現象（以下「周波数誤同期」という。）が発生する場合がある。この周波数誤同期の発生を回避するため、ＢＢＰＤに加えて位相周波数比較器（ＰＦＤ: Phase Frequency Detector）を受信装置に設けて、周波数トラッキング・ループ（ＦＴＬ: Frequency Tracking Loop）および位相トラッキング・ループ（ＰＴＬ: Phase Tracking Loop）を行う技術が知られている。
この周波数誤同期の発生を回避するための技術では、第１段階において、参照クロックを送信装置から受信装置へ送り、受信装置ではＰＦＤを用いて参照クロックに基づいて周波数トラッキングを行うことで周波数をロックする。周波数ロック後の第２段階において、クロックが埋め込まれたデータを送信装置から受信装置へ送り、受信装置では、ＢＢＰＤを用いて位相トラッキングを行うことで位相をロックして、受信信号からクロックおよびデータを復元して出力する。
この技術において、ＦＴＬの際に参照クロックを送信装置から受信装置へ送るための参照クロック用通信リンクと、ＰＴＬの際にクロックが埋め込まれたデータを送信装置から受信装置へ送るためのデータ用通信リンクとは、別個に設けられてもよい。この場合、受信装置は、第１段階において参照クロックに基づくＦＴＬにより周波数ロックが完了したことを検知すると、第２段階においてＰＴＬにより位相ロックして、クロックが埋め込まれたデータからクロックおよびデータを復元して出力する。参照クロック用通信リンクおよびデータ用通信リンクは、電気信号を伝送する有線であってもよいし、光信号等を伝送する無線であってもよい。参照クロック用通信リンクおよびデータ用通信リンクが電気信号を伝送する場合、その信号線として、高速な（ビットレートが例えば数Ｇｂｐｓの）電気信号を伝送するために差動信号線が用いられる。この技術では、参照クロック用通信リンクとデータ用通信リンクとが別個に設けられることから、送受信のための部品数が多くなる。
また、共通の通信リンクを用いて、送信装置から受信装置へ、参照クロックを送るとともに、クロックが埋め込まれたデータを送ることもできる。この場合、受信装置は、第１段階において参照クロックに基づくＦＴＬにより周波数ロックが完了したことを検知すると、その旨を表すロック信号を送信装置へ送る。このロック信号を受けた送信装置は、それまでの参照クロックに替えて、クロックが埋め込まれたデータを受信装置へ送る。そして、受信装置は、第２段階においてＰＴＬにより位相ロックして、受信したデータからクロックおよびデータを復元して出力する。この技術では、送信装置から受信装置へ参照クロックに続いてデータを送るため共通の通信リンクに加えて、受信装置から送信装置へロック信号を送るための通信リンクが必要となるので、やはり、送受信のための部品数が多くなる。
送信装置および受信装置を備える送受信システムは、例えばテレビ映像伝送インターフェースとして用いられる。この例に限らず、クロックが埋め込まれた多数のデータが並列的に送信される場合があり、そのような場合に、通信リンクの増加はシステムの大型化に繋がる。したがって、送信装置と受信装置との間の通信リンクの本数は削減されることが望ましい。特許文献１，２に、送信装置と受信装置との間の通信リンクの本数の削減が可能な発明が開示されている。
特許文献１に開示された発明では、送信装置と受信装置との間の通信リンクとして差動信号線を用いる。送信装置は、第１段階において、差動信号線により、参照クロックを差動信号として受信装置へ送る。受信装置は、第１段階において参照クロックに基づくＦＴＬにより周波数ロックが完了したことを検知すると、差動信号線のコモンレベルを変化させることで、ロック信号を送信装置へ送る。差動信号線のコモンレベルの変化によりロック信号を受けた送信装置は、第２段階において、差動信号線により、クロックが埋め込まれたデータを差動信号として受信装置へ送る。この発明では、送信装置から受信装置へ参照クロックに続いてデータを送るため通信リンクと、受信装置から送信装置へロック信号を送るための通信リンクとは、共通化されている。
特許文献２に開示された発明では、送信装置は、送信すべきシリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックを当該ワードと多重し、当該ワードクロックに応じた振幅調整が施された論理信号を生成して送出する。受信装置は、受信した論理信号からシリアルデータおよびワードクロックを抽出する。この発明では、シリアルデータのワード区切りを示すワードクロックの位相とシリアルデータのワードの位相とを互いに一致させた上で、ワードクロックとシリアルデータとを重ね合わせて論理信号とし、この論理信号を送信装置から受信装置へ送る。この論理信号は、４とおりの論理レベルからなる信号である。この発明では、ワードクロックとシリアルデータとの重ね合わせによる論理信号を送信装置から受信装置へ送るので、受信装置から送信装置へロック信号を送る必要はなく、ロック信号を送るための通信リンクは不要である。
特開平１１−９８１３０号公報 特開２００５−１４２８７２号公報
特許文献１に開示された発明は、共通の通信リンクを用いて送信装置と受信装置との間で双方向の信号伝送を行うものであるから、一方向のみの信号伝送が可能な通信リンク（例えば光および無線による通信リンク）を用いる場合には適用できない。また、特許文献１に開示に開示された発明は、受信装置において周波数ロックが外れたときに、周波数ロックが外れた旨を受信装置から送信装置へ通知、参照クロックを送信装置から受信装置へ送信、受信装置において参照クロックに基づくＦＴＬによる周波数トラッキング、受信装置において周波数ロックが完了した旨を送信装置へ通知、および、クロックが埋め込まれたデータを送信装置から受信装置へ送信、という一連の手続が必要となり、再び周波数および位相がロックするまで時間を要する。
特許文献２に開示された発明では、ワードクロックとシリアルデータとの重ね合わせによる論理信号を送信装置から受信装置へ送るので、特許文献１に開示された発明が有する上記の問題点を解消することができる。
しかし、特許文献２に開示された発明は、次のような問題点を有している。特許文献２に開示された発明では、送信装置において、ワードクロックの位相とシリアルデータのワードの位相とを互いに一致させる必要がある。もし、ワードクロックとシリアルデータのワードとの間に位相差がある場合、ワードクロックが示すシリアルデータのワード区切りが誤ったものとなることから、受信装置において、シリアルデータをパラレルデータに正しく変換することができない。伝送レートが高いほど、ワードクロックとシリアルデータのワードとの間の位相の一致の精度が高いことが要求される。したがって、高い位相一致精度を実現するために、回路の消費電力は多くなり、半導体基板上に回路を集積化したときのレイアウト面積は大きくなる。
また、特許文献２に開示された発明では、送信装置において、ワードクロックおよびシリアルデータそれぞれのレベル遷移時間（Ｔｒ，Ｔｆ）を互いに一致させる必要がある。もし、ワードクロックおよびシリアルデータそれぞれのレベル遷移時間が互いに異なっていると、上記の位相差がある場合と同様の問題が生じる。低速のワードクロックのレベル遷移時間を高速のシリアルデータのレベル遷移時間に合わせる為に、ワードクロックを生成する為の回路は高速である必要がある。したがって、このことによっても、回路の消費電力は多くなり、半導体基板上に回路を集積化したときのレイアウト面積は大きくなる。
さらに、特許文献２に開示された発明では、送信装置から受信装置へ送られる論理信号は４とおりの論理レベルからなる信号であることから、受信装置において、受信した論理信号からワードクロックおよびシリアルータを復元するために、３個のコンパレータが必要である。３個のコンパレータのうち第１コンパレータは、論理信号のレベルと第１閾値とを大小比較する。第２コンパレータは、論理信号のレベルと第２閾値とを大小比較する。第３コンパレータは、論理信号のレベルと第３閾値とを大小比較する。第１閾値，第２閾値および第３閾値は、互いに異なる値に設定される。送信装置と受信装置との間の通信リンクにおいて論理信号が減衰を受ける場合、その減衰の程度に応じて第１閾値，第２閾値および第３閾値を変更する必要がある。減衰が大きいと、第１閾値，第２閾値および第３閾値の設定が困難となり、受信した論理信号からワードクロックおよびシリアルータを復元することができない事態が生じる。したがって、特許文献２に開示された発明は、通信リンクにおける論理信号の減衰が大きい長距離伝送には適用困難である。
本発明は、上記問題点を解消する為になされたものであり、通信リンク本数、消費電力および回路レイアウト面積それぞれの増加を抑制することができ長距離伝送においても適用が可能な送信装置および受信装置、これら送信装置と受信装置との間に設けられる中継装置、ならびに、これら送信装置および受信装置を備える送受信システムを提供することを目的とする。
本発明の送信装置は、周波数帯域が制限された高速信号を生成する高速信号生成部と、高速信号の周波数帯域より低い周波数の低速信号を生成する低速信号生成部と、高速信号と低速信号とを重畳して当該重畳後の信号を送出する信号重畳部と、を備える。
本発明の送信装置において、高速信号のデータレートと低速信号の周波数との比が整数比であるのが好適である。低速信号生成部は、正弦波または三角波の時間波形を有する低速信号を生成するのが好適である。
本発明の送信装置において、高速信号生成部は、符号化により周波数帯域が制限された高速信号を生成するのが好適である。高速信号生成部は、ＤＣバランスが保証されたｍＢｎＢ符号化により周波数帯域が制限された高速信号を生成するのが好適である。
本発明の送信装置において、低速信号生成部は、スペクトラム拡散（ＳＳ）した低速信号を生成するのが好適である。高速信号生成部は、スペクトラム拡散（ＳＳ）した高速信号を生成するのが好適である。
本発明の送信装置において、高速信号生成部は、パラレルデータをシリアルデータに変換して該シリアルデータを高速信号として出力するシリアライザを含み、低速信号生成部は、シリアライザからシリアルデータの各ビットを出力するタイミングを指示するクロックを生成してシリアライザへ与えるＰＬＬ回路に入力されるクロック、または、ＰＬＬ回路から出力されるクロックを、低速信号として出力するのが好適である。
本発明の送信装置において、信号重畳部は、抵抗器を共有する第１ＣＭＬ回路および第２ＣＭＬ回路を含み、第１ＣＭＬ回路に高速信号を入力し、第２ＣＭＬ回路に低速信号を入力して、高速信号と低速信号とを重畳して当該重畳後の信号を送出するのが好適である。
本発明の送信装置において、信号重畳部は、低速信号により振幅変調された駆動電圧を出力する電源回路と、高速信号を入力し、駆動電圧が与えられることで、高速信号と低速信号とを重畳して当該重畳後の信号を送出するバッファと、を含むのが好適である。低速信号と高速信号との位相関係は独立であるのが好適である。
本発明の受信装置は、(1) 周波数帯域が制限された高速信号と高速信号の周波数帯域より低い周波数の低速信号とが重畳された信号を受信して、その受信した信号から高速信号と低速信号とを互いに分離して出力する信号分離部と、(2) 信号分離部から出力された低速信号に基づいて周波数トラッキングを行い、信号分離部から出力された高速信号に基づいて位相トラッキングを行って、クロックおよびデータを復元して出力する復元部と、を備える。
本発明の受信装置において、高速信号のデータレートＤＲと、高速信号のデータ通信方式に応じた係数Ｋと、低速信号の周波数Ｆと、復元部における周波数トラッキング終了時の低速信号の周波数に対するクロックの周波数の比（Ｍ／Ｎ）との間に、下記（１）式で表される関係を有するのが好適である。
本発明の受信装置において、信号分離部は、受信した信号のうち高速信号を選択的に出力する第１フィルタと、受信した信号のうち低速信号を選択的に出力する第２フィルタと、を含むのが好適である。低速信号の周波数Ｆと、高速信号のデータレートＤＲと、高速信号のデータ符号化方式に応じた係数Ｌと、低速信号の振幅に対する高速信号の振幅の比Ｖｒと、高速信号の周波数帯域への低速信号の干渉許容量Ｇｄとの間に、下記（２）式で表される関係を有するのが好適である。
本発明の受信装置において、復元部は、(1) 信号分離部から出力された高速信号を入力するとともに、発振信号を入力して、これら入力した２つの信号の間の位相差を表す第１位相差信号を出力する第１位相比較器と、(2) 信号分離部から出力された低速信号またはこの低速信号を分周した信号を入力するとともに、発振信号または発振信号を分周した信号を入力して、これら入力した２つの信号の間の位相差を表す第２位相差信号を出力する第２位相比較器と、(3) 第２位相比較器に入力される２つの信号の間で周波数ロックしているか否かを検出するロック検出器と、(4) ロック検出器により周波数ロックしていないことが検出されている期間に第２位相差信号を入力し、ロック検出器により周波数ロックしていることが検出されている期間に第１位相差信号を入力して、第１位相差信号または第２位相差信号が表す位相差に応じた量の充放電電流を出力するチャージポンプと、(5) チャージポンプから出力された充放電電流を容量部に入力して、その容量部の蓄積電荷量に応じた電圧値を出力するループフィルタと、(6) ループフィルタから出力された電圧値を入力して、その電圧値に応じた周波数を有する発振信号を出力する電圧制御発振器と、を含むのが好適である。ロック検出器により周波数ロックしていることが検出されている期間に、第１位相比較器から復元データを出力し、電圧制御発振器から出力される発振信号を復元クロックとして出力するのが好適である。
本発明の受信装置は、低速信号の有無を検出する信号検出部を更に備えるのが好適である。
本発明の受信装置は、低速信号が正常であるか否かを検出するエラー検出部を更に備え、復元部は、エラー検出部により低速信号が異常であることが検出されたときに復元動作を停止し、その後にエラー検出部により低速信号が正常であることが検出されたときに復元動作を再開するのが好適である。
本発明の受信装置は、高速信号が正常であるか否かを検出する第１エラー検出部と、低速信号が正常であるか否かを検出する第２エラー検出部と、を更に備え、復元部は、第１エラー検出部により高速信号が異常であることが検出されたときに復元動作を停止し、その後に第２エラー検出部により低速信号が正常であることが検出されたときに復元動作を再開するのが好適である。低速信号と高速信号との位相関係は独立であるのが好適である。
本発明の中継装置は、(1) 周波数帯域が制限された高速信号と高速信号の周波数帯域より低い周波数の低速信号とが重畳された信号を受信して、その受信した信号から高速信号と低速信号とを互いに分離して出力する信号分離部と、(2) 信号分離部から出力された低速信号に基づいて周波数トラッキングを行い、信号分離部から出力された高速信号に基づいて位相トラッキングを行って、クロックおよびデータを復元して出力する復元部と、(3) 復元部から出力されたデータの高速信号と、復元部から出力されたクロックに基づいて生成された低速信号または信号分離部から出力された低速信号と、を重畳して、当該重畳後の信号を送出する信号重畳部と、を備える。
本発明の送受信システムは、上記の本発明の送信装置と、送信装置から送出されて通信リンクを経て到達した信号を受信する上記の本発明の受信装置と、を備える。或いは、本発明の送受信システムは、上記の本発明の送信装置と、送信装置から送出されて通信リンクを経て到達した信号を受信し、その受信した信号を中継して送出する上記の本発明の中継装置と、中継装置から送出されて通信リンクを経て到達した信号を受信する上記の本発明の受信装置と、を備える。
本発明の送受信システムにおいて、通信リンクを介して接続された送信装置および受信装置が複数組あり、複数の送信装置のうちの何れか１の送信装置が高速信号と低速信号とを重畳して当該重畳後の信号を送出し、他の送信装置が重畳することなく高速信号を送出し、複数の受信装置のうちの重畳後の信号を受信した受信装置が、その受信した信号から高速信号と低速信号とを互いに分離し、その低速信号を他の受信装置へ与えるのが好適である。受信装置は、低速信号の有無を検出する信号検出部を用いて、重畳後の信号を受信したか否かを検知するのが好適である。
本発明によれば、通信リンク本数、消費電力および回路レイアウト面積それぞれの増加を抑制することができ、長距離伝送においても適用が可能である。
図１は、送受信システム１の構成を示す図である。 図２は、高速信号および低速信号それぞれの周波数帯域、ならびに、第１フィルタ３１および第２フィルタ３２それぞれの通過帯域を説明する図である。図２（ａ）は、送信装置１０から出力される信号の周波数分布を示す。図２（ｂ）は、受信装置２０の第１フィルタ３１から出力される信号の周波数分布を示す。図２（ｃ）は、受信装置２０の第２フィルタ３２から出力される信号の周波数分布を示す。 図３は、高速信号生成部１１により生成される高速信号、低速信号生成部１２により生成される低速信号、信号重畳部１３により重畳されて送信装置１０から出力される信号、受信装置２０に入力される信号、第２フィルタ３２から出力される低速信号、および、第１フィルタ３１から出力される高速信号を説明する図である。 図４は、高速信号と低速信号との間の振幅比を２：８とした場合のシミュレーション結果を示す図である。図４（ａ）は、信号重畳部１３により重畳されて送信装置１０から出力される信号のアイパターンを示す。図４（ｂ）は、第２フィルタ３２から出力される低速信号のアイパターン、および、第１フィルタ３１から出力される高速信号のアイパターンを示す。横軸は時間を示し、縦軸は電圧を示す。 図５は、高速信号と低速信号との間の振幅比を８：２とした場合のシミュレーション結果を示す図である。図５（ａ）は、信号重畳部１３により重畳されて送信装置１０から出力される信号のアイパターンを示す。図５（ｂ）は、第２フィルタ３２から出力される低速信号のアイパターン、および、第１フィルタ３１から出力される高速信号のアイパターンを示す。横軸は時間を示し、縦軸は電圧を示す。 図６は、送信装置１０の構成例を示す図である。 図７は、送信装置１０の他の構成例を示す図である。 図８は、高速信号およびＳＳ印加した低速信号それぞれの周波数帯域、ならびに、第１フィルタ３１および第２フィルタ３２それぞれの通過帯域を説明する図である。図８（ａ）は、送信装置１０から出力される信号の周波数帯域を示す。図８（ｂ）は、受信装置２０の第１フィルタ３１から出力される信号の周波数帯域を示す。図８（ｃ）は、受信装置２０の第２フィルタ３２から出力される信号の周波数帯域を示す。 図９は、低速信号を基本周波数１ＭＨｚの三角波とし、第１フィルタ３１のカットオフ周波数を１００ＭＨｚとしたときの、高速信号の周波数帯域への低速信号の干渉量を纏めた表である。 図１０は、受信装置２０の他の構成例を示す図である。 図１１は、信号検出部２３の回路例を示す図である。 図１２は、信号検出部２３の他の回路例を示す図である。 図１３は、受信装置２０の他の構成例を示す図である。 図１４は、信号へのノイズ印加を説明する図である。 図１５は、ノイズ印加とクロックデューティとの関係を説明する図である。 図１６は、受信装置２０の他の構成例を示す図である。 図１７は、送受信システム２の構成を示す図である。 図１８は、中継装置６０の構成例を示す図である。 図１９は、中継装置６０の他の構成例を示す図である。 図２０は、中継装置６０の他の構成例を示す図である。 図２１は、中継装置６０の他の構成例を示す図である。 図２２は、送受信システム３の構成を示す図である。 図２３は、信号重畳部１３および信号分離部２１それぞれの回路構成例を示す図である。 図２４は、信号重畳部１３の他の回路構成例を示す図である。 図２５は、信号重畳部１３の他の回路構成例を示す図である。 図２６は、信号重畳部１３の他の回路構成例を示す図である。 図２７は、信号重畳部１３の他の回路構成例を示す図である。 図２８は、信号重畳部１３の他の回路構成例を示す図である。 図２９は、信号重畳部１３の他の回路構成例を示す図である。 図３０は、信号分離部２１の他の回路構成例を示す図である。 図３１は、信号分離部２１の他の回路構成例を示す図である。 図３２は、信号分離部２１の他の回路構成例を示す図である。 図３３は、信号分離部２１の他の回路構成例を示す図である。
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
図１は、送受信システム１の構成を示す図である。この図に示される送受信システム１は、通信リンクを介して互いに接続された送信装置１０および受信装置２０を備える。送信装置１０は、通信リンクへ信号を送出する。受信装置２０は、送信装置１０から通信リンクへ送出された信号を受信する。通信リンクは、有線のリンクであってもよいし、無線のリンクであってもよい。通信リンクは、送信装置１０から受信装置２０への一方向のみに通信が可能なリンクであってもよい。通信リンクは、差動通信リンクであってもよいし、シングルリンクであってもよい。
送信装置１０は、高速信号生成部１１、低速信号生成部１２および信号重畳部１３を備える。高速信号生成部１１は、周波数帯域が制限された高速信号を生成する。低速信号生成部１２は、高速信号の周波数帯域より低い周波数の低速信号を生成する。信号重畳部１３は、高速信号生成部１１により生成された高速信号を入力するとともに、低速信号生成部１２により生成された低速信号を入力して、これら高速信号と低速信号とを重畳して当該重畳後の信号を通信リンクへ送出する。
受信装置２０は、信号分離部２１および復元部２２を備える。信号分離部２１は、送信装置１０から通信リンクへ送出された信号を受信して、その受信した信号から高速信号と低速信号とを互いに分離して出力する。復元部２２は、信号分離部２１から出力された低速信号に基づいて周波数トラッキングを行い、信号分離部２１から出力された高速信号に基づいて位相トラッキングを行って、クロックおよびデータを復元して出力する。
信号分離部２１は、受信した信号のうち高速信号を選択的に出力する第１フィルタ３１と、受信した信号のうち低速信号を選択的に出力する第２フィルタ３２と、を含む。第１フィルタ３１は、ハイパスフィルタまたはバンドパスフィルタにより構成される。第２フィルタ３２は、ローパスフィルタまたはバンドパスフィルタにより構成される。
復元部２２は、第１位相比較器４１、第２位相比較器４２、ロック検出器４３、チャージポンプ４４、ループフィルタ４５、電圧制御発振器４６、分周器４７、帰還分周器４８、スイッチ５１、スイッチ５２およびインバータ回路５３を含む。
第１位相比較器４１は、信号分離部２１の第１フィルタ３１から出力された高速信号を入力するとともに、電圧制御発振器４６から出力された発振信号を入力して、これら入力した２つの信号の間の位相差を表す第１位相差信号を出力する。第１位相比較器４１は、Bang-Bang型の位相比較器（ＢＢＰＤ）である。
第２位相比較器４２は、信号分離部２１の第２フィルタ３２から出力された低速信号が分周器４７により分周された信号を入力するとともに、電圧制御発振器４６から出力された発振信号が帰還分周器４８により分周された信号を入力して、これら入力した２つの信号の間の位相差を表す第２位相差信号を出力する。第２位相比較器４２は、位相周波数比較器（ＰＦＤ）である。
ロック検出器４３は、第２位相比較器４２に入力される２つの信号の間で周波数ロックしているか否かを検出する。スイッチ５１およびスイッチ５２は、ロック検出器４３の出力信号に応じてオン／オフの状態が設定される。ロック検出器４３の出力端とスイッチ５２との間にインバータ回路５３が設けられており、このインバータ回路５３によりスイッチ５１およびスイッチ５２のうち一方がオン状態であるとき他方はオフ状態となる。周波数ロックしていないとロック検出器４３が判断している期間、スイッチ５１はオフ状態であり、スイッチ５２はオン状態である。逆に、周波数ロックしているとロック検出器４３が判断している期間、スイッチ５１はオン状態であり、スイッチ５２はオフ状態である。
チャージポンプ４４は、ロック検出器４３により周波数ロックしていないことが検出されている期間に、第２位相比較器４２から出力される第２位相差信号を入力する。チャージポンプ４４は、ロック検出器４３により周波数ロックしていることが検出されている期間に、第１位相比較器４１から出力される第１位相差信号を入力する。チャージポンプ４４は、入力した第１位相差信号または第２位相差信号が表す位相差に応じた量の充放電電流をループフィルタ４５へ出力する。
ループフィルタ４５は、チャージポンプ４４から出力された充放電電流を容量部に入力して、その容量部の蓄積電荷量に応じた電圧値を電圧制御発振器４６へ出力する。電圧制御発振器４６は、ループフィルタ４５から出力された電圧値を入力して、その電圧値に応じた周波数を有する発振信号を第１位相比較器４１および分周器４８へ出力する。
復元部２２は、ロック検出器４３により周波数ロックしていないことが検出されている期間に、信号分離部２１の第２フィルタ３２から出力された低速信号に基づいて周波数トラッキングを行う。復元部２２は、ロック検出器４３により周波数ロックしていることが検出されている期間に、信号分離部２１の第１フィルタ３１から出力された高速信号に基づいて位相トラッキングを行って、第１位相比較器４１から復元データを出力し、電圧制御発振器４６から出力される発振信号を復元クロックとして出力する。また、位相トラッキングを行っているときに周波数ロックが外れたことがロック検出器４３により検出されたときには、直ちに、信号分離部２１の第２フィルタ３２から出力された低速信号に基づいて周波数トラッキングを行うことができる。
このように、低速信号と高速信号とを重畳した信号を送信装置１０から受信装置２０へ送信することにより、受信装置２０は、周波数トラッキングの際に用いる低速信号を常に入力することができる。受信装置２０は、周波数ロックが外れたときに低速信号の送出を送信装置１０に要求しなくてもよい。したがって、低速信号の送出を要求するための通信リンクは不要である。
また、受信装置２０において重畳された信号から信号分離部２１により高速信号と低速信号とを互いに分離するので、高速信号と低速信号との間の位相関係は任意でよく、低速信号と高速信号との位相関係は独立であってもよい。高速信号および低速信号それぞれの位相は互いに一致していなくてもよい。かつ、高速信号および低速信号それぞれのレベル遷移時間（Ｔｒ，Ｔｆ）を互いに一致させる必要もない。
したがって、通信リンクの本数の増加を抑制することができ、回路の消費電力の増加を抑制することができ、また、回路のレイアウト面積の増加をも抑制することができる。
図２は、高速信号および低速信号それぞれの周波数分布、ならびに、第１フィルタ３１および第２フィルタ３２それぞれの通過帯域を説明する図である。図２（ａ）は、送信装置１０から出力される信号の周波数分布を示す。図２（ｂ）は、受信装置２０の第１フィルタ３１から出力される信号の周波数分布を示す。図２（ｃ）は、受信装置２０の第２フィルタ３２から出力される信号の周波数分布を示す。この図に示されるように、高速信号の周波数分布は制限されており、低速信号は、高速信号の周波数分布より低い周波数を有する（図２（ａ））。第１フィルタ３１は、受信した信号のうち高速信号を選択的に出力することができる（図２（ｂ））。第２フィルタ３２は、受信した信号のうち低速信号を選択的に出力することができる（図２（ｃ））。
図３は、高速信号生成部１１により生成される高速信号、低速信号生成部１２により生成される低速信号、信号重畳部１３により重畳されて送信装置１０から出力される信号、受信装置２０に入力される信号、第２フィルタ３２から出力される低速信号、および、第１フィルタ３１から出力される高速信号を説明する図である。この図では、各信号は差動信号として表されている。
図４は、高速信号と低速信号との間の振幅比を２：８とした場合のシミュレーション結果を示す図である。図５は、高速信号と低速信号との間の振幅比を８：２とした場合のシミュレーション結果を示す図である。各図（ａ）は、信号重畳部１３により重畳されて送信装置１０から出力される信号のアイパターンを示す。各図（ｂ）は、第２フィルタ３２から出力される低速信号のアイパターン（左図）、および、第１フィルタ３１から出力される高速信号のアイパターン（右図）を示す。これらの図に示されるように、受信装置２０において信号分離部２１の第１フィルタ３１および第２フィルタ３２により高速信号と低速信号とを互いに分離することができる。
高速信号と低速信号との分離を容易とするために、高速信号の周波数帯域への低速信号の干渉量が出来る限り小さいことが望ましい。したがって、低速信号が周波数以外の情報を持たないようにするのが望ましい。
ここで、本実施形態の構成と、特許文献２に開示された発明の構成とを対比すると、以下のとおりである。
特許文献２に開示された発明では、ワードクロックとシリアルデータとの重ね合わせによる論理信号を送信装置から受信装置へ送信する。その為に、送信装置は、ワードクロックとシリアルデータとの排他的論理和をとり、この排他的論理和信号とシリアルデータとを重ね合わせることで、ワードクロックおよびシリアルデータそれぞれのレベルに応じた４値差動信号を生成する。それ故、ワードクロックとシリアルデータとを重ね合わせることが無ければ電流出力は＋Ｉ，−Ｉと遷移するところ、特許文献２に開示された発明では電流出力は＋３Ｉ，＋Ｉ，−Ｉ，−３Ｉと遷移する。消費電流の最大値は３Ｉとなる。
これに対して、本実施形態では、４値差動信号ではなく、高速信号と低速信号とを重畳した信号を送信装置１０から受信装置２０へ送信する。低速信号は、受信装置２０において高速信号と分離可能となるように、高速信号の周波数帯域より低い周波数とされる。したがって、送信装置１０の低速信号生成部１２は、低速な動作をすればよいので、消費電力の増加を抑制することができる。また、図５に示したように、高速信号の振幅と比べて低速信号の振幅を小さくすることができるので、この点でも、低速信号生成部１２は消費電力の増加を抑制することができる。例えば、高速信号の振幅に対して低速信号の振幅を１／２とし、高速信号の生成に必要な電流量をＩとすると、消費電流の最大値は１.５Ｉとなる。これは、特許文献２に開示された発明における消費電流の最大値の１／２である。
また、特許文献２に開示された発明では、受信装置は、受信した４値差動信号からワードクロックとシリアルデータとを互いに分離する為に、閾値が互いに異なる３個のコンパレータを必要とする。これら３個のコンパレータは、高速な４値差動信号を閾値と比較するために高速動作が必要であることがら、消費電力が大きい。また、この受信装置は、ワードクロックを抽出する為に、シリアルデータの値に応じて２個のコンパレータの出力信号のうちの何れか一方の信号を選択して出力するセレクタを必要とする。さらに、この受信装置は、シリアルデータの選択するタイミングによって生じる可能性があるワードクロックのグリッジを低減する為に、ローパスフィルタを必要とする。
これに対して、本実施形態では、受信装置２０は、信号分離部２１により受信信号を高速信号と低速信号とに互いに分離した後、第１位相比較器４１に含まれるコンパレータにより高速信号を閾値と比較する。そのため、コンパレータは１個でよい。低速信号を閾値と比較するコンパレータが設けられる場合であっても、そのコンパレータは、低速な動作をすればよいので、高速信号用のコンパレータの消費電力の１／１０程度の消費電力とすることができる。特許文献２に開示された発明が３個の高速コンパレータを必要としたのに対し、本実施形態では、１個の高速コンパレータおよび１個の低速コンパレータを用いるだけでよいので、消費電力を小さくすることができる。
図６は、送信装置１０の構成例を示す図である。この図に示される構成例では、送信装置１０は、８ｂ１０ｂ符号化パラレルデータをシリアルデータに変換するシリアライザを高速信号生成部１１として備える。送信装置１０は、ＰＬＬ（Phase Locked Loop）回路を低速信号生成部１２として備える。高速信号生成部１１としてのシリアライザは、低速信号生成部１２としてのＰＬＬ回路によりビットクロックに基づいて生成されたクロックを入力し、そのクロックが指示するタイミングでシリアルデータの各ビットを出力する。また、低速信号生成部１２としてのＰＬＬ回路は、ビットクロックに基づいて低速信号をも生成し出力する。
図７は、送信装置１０の他の構成例を示す図である。この図に示される構成例では、送信装置１０は、８ｂ１０ｂ符号化パラレルデータをシリアルデータに変換するシリアライザを高速信号生成部１１として備える。高速信号生成部１１としてのシリアライザは、ＰＬＬ回路１４によりビットクロックに基づいて生成されたクロックを入力し、そのクロックが指示するタイミングでシリアルデータの各ビットを出力する。送信装置１０は、逓倍回路を低速信号生成部１２として備える。低速信号生成部１２としての逓倍回路は、ビットクロックに基づいて低速信号を生成し出力する。
高速信号のデータレートをＤＲとする。高速信号のデータ通信方式に応じた係数をＫとする。低速信号の周波数をＦとする。分周器４７の分周比をＮとする。分周器４８の分周比をＭとする。復元部２２における周波数トラッキング終了時の低速信号の周波数に対する復元クロックの周波数の比はＭ／Ｎである。高速信号のデータ通信方式がＲＺ（Return to Zero）であるとき、Ｋ＝０.５である。高速信号のデータ通信方式がＮＲＺ（Non Return to Zero）であるとき、Ｋ＝１である。高速信号のデータ通信方式がＰＡＭ（Pulse Amplitude Modulation）４であるとき、Ｋ＝２である。高速信号のデータ通信方式がＰＡＭ１６であるとき、Ｋ＝４である。これらのパラメータの間に、下記（３）式で表される関係があるのが望ましい。
送信装置１０から重畳されて送出される信号に含まれる高速信号のデータレートＤＲと低速信号の周波数Ｆとの比（ＤＲ／Ｆ）が整数比であれば、受信装置２０の分周器４７の分周比Ｎおよび帰還分周器４８の分周比Ｍを適切に設定することで、上記（３）式の関係を満たすことができる。例えば、高速信号のデータレートＤＲを１Ｇｂｐｓとし、係数Ｋを２とし、分周器４７の分周比Ｎを１とし、分周器４８の分周比Ｍを５０とした場合、低速信号の周波数Ｆは１０ＭＨｚとなる。送信装置１０は、受信装置２０において必要とされる低速信号の周波数Ｆに合わせて、ビットクロックを逓倍することで低速信号を生成する。
受信装置２０の信号分離部２１により高速信号と低速信号とを互いに分離することができるように、送信装置１０の高速信号生成部１１は、符号化により周波数帯域が制限された高速信号を生成するのが望ましい。この符号化としては、ＤＣバランスが保証されたｍＢｎＢ符号化が望ましく、また、マンチェスタ符号化も望ましい。
また、受信装置２０の信号分離部２１により高速信号と低速信号とを互いに分離したときに、高速信号の周波数帯域への低速信号の干渉量を１／１００程度以下とするのが望ましい。ノイズ量を数ｍＶとして、高速信号の周波数分布への低速信号の干渉量をノイズのレベルまで小さくすることができれば、干渉の影響をノイズと同等に扱って除外することができる。低速信号の振幅が数百ｍＶであるとすると、高速信号の周波数帯域への低速信号の干渉量が１／１００程度であれば、その干渉量はノイズと同等の数ｍＶとなって、干渉の影響を除去することができる。
例えば、８Ｂ１０Ｂ符号化を行った高速信号のデータレートが１Ｇｂｐｓであるとすると、この高速信号の周波数分布は概ね１００ＭＨｚ以上となる。第１フィルタ３１として、１次のフィルタであってカットオフ周波数が１００ＭＨｚであるハイパスフィルタを用いるものとする。このフィルタは、周波数１ＭＨｚで減衰が０.０１であり、周波数１０ＭＨｚで減衰が０.１である。このとき、高速信号と低速信号との振幅比が１：１であって、低速信号の周波数が１ＭＨｚである場合、高速信号への低速信号の干渉量は１／１００となる。高速信号と低速信号との振幅比が１０：１であって、低速信号の周波数が１０ＭＨｚである場合、高速信号への低速信号の干渉量は１／１００となる。なお、フィルタの次数を大きくすれば、１ＭＨｚ、１０ＭＨｚでの減衰量を大きくすることができる。しかし、フィルタの次数を大きくすることは、ＩＣ内の素子の増加によるＩＣの面積の増加やＩＣ外部に素子が追加になり回路基板の面積の増加が懸念されるので、好適でない。
送信装置１０の低速信号生成部１２は、高速信号の周波数帯域への低速信号の干渉を小さくするために、正弦波または三角波の時間波形を有する低速信号を生成するのが望ましい。特に、低速信号を正弦波とすることで、高速信号の周波数帯域への低速信号の干渉を最小化することができる。これにより、高速信号と低速信号とを重畳しても、通信品質を損なうことはない。
低速信号の周波数をＦとする。高速信号のデータレートをＤＲとする。高速信号のデータ符号化方式に応じた係数をＬとする。第１フィルタ３１のカットオフ周波数をＦｃとする。低速信号の振幅に対する高速信号の振幅の比をＶｒとする。高速信号の周波数帯域への低速信号の干渉許容量をＧｄとする。このとき、これらのパラメータの間に、下記（４）式で表される関係があるのが望ましい。Ｆｃ＝ＤＲ／Ｌを用いると、この（４）式は下記（５）式となる。係数Ｌは、高速信号のデータ符号化方式に応じた値である。高速信号のデータ符号化方式が８Ｂ１０Ｂ符号化であるとき、Ｌ＝１０である。高速信号のデータ符号化方式がマンチェスタ符号化であるとき、Ｌ＝２である。
例えば、８Ｂ１０Ｂ符号化を行った高速信号のデータレートＤＲが１Ｇｂｐｓであるとして、Ｌ＝１０とする。また、振幅比Ｖｒを１０とし、干渉許容量Ｇｄを０.０１とする。このとき、低速信号の周波数Ｆは１０ＭＨｚ以下となる。
送信装置１０の低速信号生成部１２は、スペクトラム拡散した低速信号を生成するのが望ましい。低速信号をスペクトラム拡散することで、通信リンクからのＥＭＩ（Electro Magnetic Interference）放射を低減することができる。また、低速信号生成部１２がスペクトラム拡散した低速信号を生成するのに加えて、高速信号生成部１１も、スペクトラム拡散した高速信号を生成するのが望ましい。このとき、低速信号と高速信号との間で、スペクトラム拡散（ＳＳ: Spread Spectrum）の変調周期が互いに同じであるのが望ましく、ＳＳの変調強度が互いに同じであるのが望ましい。これは、受信装置２０のロック検出器４３が入力する２つの信号の間で周波数が大きく異なると、ロック検出器４３により周波数ロックが外れたと判定されて周波数トラッキングを行うことになるからである。周波数トラッキングを行っている期間は、第２位相比較器４２を用いているため高速信号に基づいてデータを復元することができない。
なお、ロック検出器４３の感度を低くすることで、ＳＳの変調周期および変調強度に対する限界を調整することが可能である。しかし、感度が低すぎると、周波数トラッキングの精度が劣化し、周波数誤同期が生じて、データを正しく復元することができない。
図８は、高速信号およびＳＳ印加した低速信号それぞれの周波数分布、ならびに、第１フィルタ３１および第２フィルタ３２それぞれの通過帯域を説明する図である。図８（ａ）は、送信装置１０から出力される信号の周波数分布を示す。図８（ｂ）は、受信装置２０の第１フィルタ３１から出力される信号の周波数分布を示す。図８（ｃ）は、受信装置２０の第２フィルタ３２から出力される信号の周波数分布を示す。ＳＳ印加しない場合の低速信号（図２）と比較すると、ＳＳ印加した場合の低速信号（図８）は、周波数帯域が広くなり且つ振幅が小さくなっている。
ＳＳ印加する場合、（３）式〜（５）式は、高速信号の中心データレートをＤＲとし、低速信号の中心周波数をＦとして、満たされればよい。
送信装置１０の低速信号生成部１２は、高速信号の周波数帯域への低速信号の干渉を小さくするために、三角波の時間波形を有する低速信号を生成してもよい。正弦波は単一の周波数成分を有するのに対して、三角波は基本周波数成分に加えて高調波成分をも有する。しかし、矩形波と異なり、三角波では奇数次（ｎ次）の高調波成分の振幅がｎ２で減衰していく。例えば、三角波の１１次の高調波成分の振幅は基本周波数成分の振幅の１／１２１となる。下記（６）式は、三角波関数をフーリエ級数で表した式である。下記（７）式は、矩形波関数をフーリエ級数で表した式である。低速信号を基本周波数１ＭＨｚの三角波とし、第１フィルタ３１のカットオフ周波数を１００ＭＨｚとすると、高速信号の周波数帯域への低速信号の干渉量は、図９に示される表のようになる。
正弦波と比べると、三角波は、１ＭＨｚでの干渉量が等しいが、３ＭＨｚでの干渉量が１桁以上も小さくなるので、干渉の影響が非常に小さくなる。基本周波数１ＭＨｚで振幅１００ｍＶの三角波の低速信号とした場合、３次高調波成分の振幅は０.３ｍＶとなる。これは、ノイスレベル（数ｍＶ）より小さい。このように、三角波の低速信号の高調波成分による干渉の影響も非常に小さい。
送信装置１０の低速信号生成部１２において低速信号に周波数情報に加えて低速データを含めることも可能である。例として次の第１〜第３の方法がある。
第１の方法では、低速信号の振幅を低速データのレベルに応じたものとする。例えば、低速データがローレベルであるとき低速信号の振幅を１００ｍＶとし、低速データがハイレベルであるとき低速信号の振幅を２００ｍＶとする。
第２の方法では、低速信号の周波数を低速データのレベルに応じたものとする。この場合、低速信号の中心周波数は一定であるのが望ましい。（３）式〜（５）式は、低速信号の中心周波数をＦとして、満たされればよい。ｍＢｎＢ符号化またはマンチェスタ符号化を採用すれば、低速信号の中心周波数５一定とすることができる。
第３の方法では、低速信号のデューティを低速データのレベルに応じたものとする。この場合、低速信号の数周期分のデューティの移動平均が５０％程度であるのが望ましい。ｍＢｎＢ符号化またはマンチェスタ符号化を採用すれば、低速信号の数周期分のデューティの移動平均を５０％程度とすることができる。
図１０は、受信装置２０の他の構成例を示す図である。この図に示される構成例では、受信装置２０は、図１に示された受信装置の構成に加えて、低速信号の有無を検出する信号検出部２３を更に備える。信号検出部２３は、信号分離部２１の第２フィルタ３２の出力に基づいて、低速信号の有無を検出する。
仮に、信号検出部が設けられていないとすると、送信装置が信号を送出していない期間であっても、受信装置は、何らかの信号が入力されているものとして動作する。受信装置は、実際には信号が入力されていない期間では、ノイズを信号として扱って処理することになり、意図しないデータを後段の回路へ出力することになる。後段の回路が映像システムである場合、画像が表示されない状態になる。後段の回路が通信システムである場合、正常に通信が成り立たない状態になる。よって、信号が入力されていない状態のときは、受信装置は、間違ったデータを後段の回路へ送信しないことが望ましい。また、信号が入力されていない状態では、受信装置は、消費電力の観点で動作しないことが望ましい。したがって、受信装置は、信号が入力されているか否かを信号検出部により検出して、信号が入力されていない期間には、間違ったデータを後段の回路へ送信しないようにし、また、一部の動作を停止するようにするのが望ましい。
送信装置が信号を送出しているか否かの情報を受信装置へ別線を用いて送るシステムでは、受信装置は信号検出部を備える必要はない。この場合には、信号を送るための通信リンクに加えて、送信装置が信号を送出しているか否かの情報を送るための通信リンクが別途必要となり、この点で好ましくない。
特許文献１に開示された発明の如く差動信号線のコモンレベルを変化させることで情報を送信することができるシステムでも、受信装置は信号検出部を備える必要はなく、また、追加の通信リンクを必要とすることもない。しかし、このようなシステムでは、差動信号線により送信される信号が高速であることから、受信装置に到達する信号は減衰する。受信装置は、その減衰した信号から、送信装置が信号を送出しているか否かの情報を抽出する必要がある。したがって、この受信装置は、高速なアンプ等を必要とし、消費電力および設計工数が増加する。
これに対して、図１０に示される受信装置２０は、低速信号の有無を検出する信号検出部２３を更に備える。この信号検出部２３は、簡易な回路により構成することができ、消費電力および設計工数の増加を抑制することができる。信号検出部２３は、受信信号から高速信号と低速信号とを互いに分離する信号分離部２１の出力から低速信号の有無を検出するので、高速なアンプ等を必要としない。例えば、特許文献１に開示された発明で用いられるアンプの帯域は数ＧＨｚまで必要であるのに対して、本実施形態の受信装置２０で用いられるアンプの帯域は数十ＭＨｚまででよい。
本実施形態では、受信装置２０の信号検出部２３は、低速信号の有無を検出することで、高速信号の有無をも検出する。したがって、送信装置１０は、高速信号および低速信号の双方を送出するか、双方を送出しないか、の何れかとなる。仮に、送信装置１０が高速信号を送出する一方で低速信号を送出しないとすると、受信装置２０は、信号が無い旨を信号検出部２３により検出することになり、データを後段の回路へ送信しないことになる。また、仮に、送信装置１０が高速信号を送出しない一方で低速信号を送出とすると、受信装置２０は、信号が有る旨を信号検出部２３により検出することになるものの、実際には高速信号が入力されていないので、間違ったデータを後段の回路へ送信することになる。
図１１は、信号検出部２３の回路例を示す図である。この図に示される回路例では、信号検出部２３は、ＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ３、キャパシタＣ１、定電流源Ｉ１および定電流源Ｉ２を含む。信号検出部２３は、低速信号を差動信号Ｖinp，Ｖinnとして入力し、Ｖinp，Ｖinnの双方が低レベルである期間（入力信号が無い期間）が一定時間経過したか否かを表す信号Ｖoutを出力する。
ＮＭＯＳトランジスタＭ１のドレインは、電源電位供給端と接続されている。ＮＭＯＳトランジスタＭ１のソースは、キャパシタＣ１を介して接地電位供給端と接続されている。ＮＭＯＳトランジスタＭ１のゲートは、Ｖinpが入力される。
ＮＭＯＳトランジスタＭ２のドレインは、電源電位供給端と接続されている。ＮＭＯＳトランジスタＭ２のソースは、定電流源Ｉ１を介して接地電位供給端と接続されている。ＮＭＯＳトランジスタＭ２のゲートは、Ｖinnが入力される。
ＰＭＯＳトランジスタＭ３のソースは、定電流源Ｉ２を介して電源電位供給端と接続されている。ＰＭＯＳトランジスタＭ３のドレインは、接地電位供給端と接続されている。ＰＭＯＳトランジスタＭ３のゲートは、ＮＭＯＳトランジスタＭ１のドレインおよびＮＭＯＳトランジスタＭ２のドレインと接続されている。ＰＭＯＳトランジスタＭ３のソースの電位が出力信号Ｖoutとなる。
信号が入力されていない期間では、ＶinpおよびＶinnの双方が低レベルになるので、ＮＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２の双方がオフ状態である状態が続く。この期間では、ＮＭＯＳトランジスタＭ１またはＮＭＯＳトランジスタＭ２を経てキャパシタＣ１に電荷が蓄積されていくことはなく、定電流源Ｉ１によりキャパシタＣ１から電荷が流れ出して行くだけである。その結果、ＰＭＯＳトランジスタＭ３はオン状態となって、出力信号Ｖoutはローレベルとなる。
信号が入力されている期間では、ＶinpおよびＶinnが交互にハイレベルになるので、ＮＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２の双方がオフ状態である時間が短い。この期間では、ＮＭＯＳトランジスタＭ１またはＮＭＯＳトランジスタＭ２を経てキャパシタＣ１に蓄積されていく電荷の量と、定電流源Ｉ１によりキャパシタＣ１から流れ出す電荷の量とが互いに同程度となる。その結果、ＰＭＯＳトランジスタＭ３はオフ状態のままとなって、出力信号Ｖoutはハイレベルとなる。
この信号検出部２３は、出力信号Ｖoutのレベルに基づいて、信号が入力されているか否かを検出することができる。
図１２は、信号検出部２３の他の回路例を示す図である。この図に示される回路例では、信号検出部２３は、アンプ２３１およびシュミットトリガバッファ２３２を含む。アンプ２３１は、低速信号を差動信号ＩＮｐ，ＩＮｎとして入力して、これをゲインＡで増幅し、その増幅した信号をシュミットトリガバッファ２３２へ出力する。アンプ２３１は、低速（例えば数十ＭＨｚ）のものでよい。
信号が入力されていない期間では、アンプ２３１から出力されてシュミットトリガバッファ２３２に入力される信号の値（Ａ(ＩＮｐ−ＩＮｎ)）は、シュミットトリガバッファ２３２の閾値Ｖtpと閾値Ｖtnとの間ｍの範囲にある状態が続く。したがって、シュミットトリガバッファ２３２からの出力信号ＯＵＴの値は変化しない（図１２（ｂ），（ｃ））。
信号が入力されている期間では、アンプ２３１から出力されてシュミットトリガバッファ２３２に入力される信号の値（Ａ(ＩＮｐ−ＩＮｎ)）は、シュミットトリガバッファ２３２の閾値Ｖtpと閾値Ｖtnとの間の範囲から出る場合がある。したがって、シュミットトリガバッファ２３２からの出力信号ＯＵＴの値は変化する（図１２（ｄ））。
この信号検出部２３は、シュミットトリガバッファ２３２からの出力信号ＯＵＴの値の変化の状態に基づいて、信号が入力されているか否かを検出することができる。
図１３は、受信装置２０の他の構成例を示す図である。この図に示される構成例では、受信装置２０は、図１に示された受信装置の構成に加えて、低速信号が正常であるか否か検出するエラー検出部２５を更に備える。エラー検出部２５は、信号分離部２１の第２フィルタ３２の出力に基づいて、低速信号が正常であるか否か検出する。復元部２２は、エラー検出部２５により低速信号が異常であることが検出されたときに復元動作を停止し、その後にエラー検出部２５により低速信号が正常であることが検出されたときに復元動作を再開する。
仮に、エラー検出部が設けられていないとすると、受信装置が受信する信号にノイズが印加されていて信号の波形が乱れていると、第１位相比較器４１が誤判定をし、周波数ロックが外れ、復元部による復元動作（高速信号に基づくデータおよびクロックの復元）が正しく行われない事態が生じる。ノイズ印加が無くなった後に、受信装置は、周波数トラッキングおよび位相トラッキングを行う必要があり、復元部による復元動作の再開まで時間を要する。
一方で、高速信号のエラー検出を使用してノイズ印加を検出し、復元部による復元動作を停止する方法がある。復元部による復元動作の停止は、位相比較器またはチャージポンプを停止することで可能である。
しかし、この方法では、ノイズ印加が無くなったことを検出することができない。何故なら、ノイズ印加後に信号の周波数および位相が異常になることから、受信装置は、高速信号を正しく受信することができず、高速信号が正常に復帰することを待つことでノイズ印加が無くなったと判定することができないからである。したがって、受信装置は、ノイズ印加を検出した後に一定時間に亘り復元動作を停止し、一定時間経過後に復元動作を再開することになる。したがって、ノイズ印加が無くなったにも拘わらず一定時間が経過する迄は、受信装置は復元動作を再開することができない（図１４参照）。
これに対して、図１３に示される受信装置２０は、低速信号が正常であるか否か検出するエラー検出部２５を更に備える。このエラー検出部２５は、低速信号に基づいて、ノイズが印加されたことを早期に検出することができ、また、ノイズ印加が無くなったことをも早期に検出することができる。
エラー検出部２５は、低速信号のクロックデューティを監視することで、ノイズ印加の影響の有無を検出することができる（図１５参照）。エラー検出部２５は、低速信号のデューティが正常範囲内にあれば、信号がノイズの影響を受けておらず正常であると判定する。エラー検出部２５は、低速信号のデューティが正常範囲から外れていれば、信号がノイズの影響を受けていて異常であると判定する。
エラー検出部２５により信号が正常であると判断されると、復元部２２は、復元動作を再開する。エラー検出部２５により長時間に亘り信号が異常であると判断された後に信号が正常であると判断された場合には、復元部２２は、周波数トラッキングを行った後に復元動作を再開するのが望ましい。
図１６は、受信装置２０の他の構成例を示す図である。この図に示される構成例では、受信装置２０は、図１に示された受信装置の構成に加えて、高速信号が正常であるか否か検出する第１エラー検出部２４、および、低速信号が正常であるか否か検出する第２エラー検出部２５を更に備える。
第１エラー検出部２４は、信号分離部２１の第１フィルタ３１の出力または復元部２２の第１位相比較器４１の出力に基づいて、高速信号が正常であるか否か検出する。第２エラー検出部２５は、信号分離部２１の第２フィルタ３２の出力に基づいて、低速信号が正常であるか否か検出するものである。復元部２２は、第１エラー検出部２４により高速信号が異常であることが検出されたときに復元動作を停止し、その後に第２エラー検出部２５により低速信号が正常であることが検出されたときに復元動作を再開する。
前の図１３の構成では、高速信号が正常であるか否か検出するエラー検出部が設けられていない。図１３の構成では、低速信号が正常であるか否か検出するエラー検出部２５は、データレートまたは周波数が低い低速信号を監視するので、エラー検出に時間を要する。その結果、ノイズ印加の影響が信号に現れる時から、エラー検出部２５がエラーを検出する時までの期間、復元部２２において周波数ロックが外れる場合がある。周波数ロックが外れると、ノイズ印加が無くなった後に周波数トラキングおよび位相トラッキングを行うことになり、復元部２２における復元動作の再開までに時間を要する。
これに対して、図１６の構成では、低速信号が正常であるか否か検出する第２エラー検出部２５に加えて、高速信号が正常であるか否か検出する第１エラー検出部２４が設けられている。第１エラー検出部２４は、低速信号と比べてデータレートが数十倍〜数百倍と高い高速信号を監視することができる。ノイズ印加の影響が信号に現れる時から、第１エラー検出部２４がエラーを検出する時までの期間は短い。したがって、この期間に復元部２２において周波数ロックが外れる事態を回避することができ、ノイズ印加が無くなった後に復元部２２における復元動作の再開までに要する時間を短くすることができる。
図１７は、送受信システム２の構成を示す図である。図１に示された送受信システム１の構成と比較すると、この図１７に示される送受信システム２は、送信装置１０と受信装置２０との間の通信リンク上に中継装置６０Ａおよび中継装置６０Ｂが設けられている点で相違する。中継装置６０Ａ，６０Ｂは、前段から通信リンクを経て到達した信号を受信し、その受信した信号を中継して後段へ送出するもので、中継装置は１段又は複数段あってよい。
信号を波形整形することに特化した中継装置は、電力を抑えられる反面、受信信号の波形劣化が大きい場合には複数段用いても、その信号を完全に波形整形することができない場合がある。
これに対して、中継の際に信号をデジタルデータに一旦変換する中継装置（Retimer）は、受信信号の波形劣化が大きい場合、完全に整形された信号を後段へ送出することができる。したがって、後者の中継装置は、通信リンクが長い場合に有用である。
送信装置１０と受信装置２０との間に１または複数の中継装置が設けられる。図１７に示される構成では、２つの中継装置６０Ａ，６０Ｂが設けられている。送信装置１０および中継装置６０Ａが第１基板上に実装され、中継装置６０Ｂおよび受信装置２０が第２基板上に実装されている。また、高速信号のデータレートが８ＧＨｚであるとする。このとき、典型的には、送信装置１０と中継装置６０Ａとの間の第１基板上の通信リンクにおける信号の減衰は数ｄＢであり、中継装置６０Ｂと受信装置２０との間の第２基板上の通信リンクにおける信号の減衰は数ｄＢである。一方、中継装置６０Ａと中継装置６０Ｂとの間の通信リンクにおける信号の減衰は２０ｄＢとなる場合がある。中継装置６０Ａ，６０Ｂは、このように通信リンクにおける信号の減衰が大きい場合に設けられる。
中継装置がRetimerの場合、高速信号と低速信号とが重畳された信号が送信装置１０から受信装置２０へ送られるので、これらの間に設けられる中継装置６０Ａ，６０Ｂは、高速信号と低速信号とが重畳された信号を受信し、この受信信号から高速信号と低速信号とを互いに分離し、そのうち高速信号をデジタルデータに一旦変換して、その後に高速信号と低速信号とを重畳して後段へ送出する。以下では、図１８〜図２１を用いて、中継装置６０Ａ，６０Ｂとして好適な中継装置６０の構成について説明する。
図１８は、中継装置６０の構成例を示す図である。この図に示される中継装置６０は、信号重畳部１３、信号分離部２１、復元部２２およびシリアライザ６１を備える。中継装置６０の信号重畳部１３は、送信装置１０の信号重畳部１３と同様の構成を有し同様に動作する。中継装置６０の信号分離部２１は、受信装置２０の信号分離部２１と同様の構成を有し同様に動作する。中継装置６０の復元部２２は、受信装置２０の復元部２２と同様の構成を有し同様に動作する。復元部２２の第１位相比較器４１は、高速信号に基づく復元データ（デジタルデータ）を出力する。
シリアライザ６１は、第１位相比較器４１から出力された復元データをシリアライズしてシリアルデータとし、そのシリアルデータを信号重畳部１３へ出力する。シリアライザ６１は、電圧制御発振器４６から出力される復元クロックが指示するタイミングで、シリアルデータの各ビットのデータを出力する。信号重畳部１３は、シリアライザ６１から出力された高速信号（シリアルデータ）と、分周器４７から出力された低速信号とを重畳して、当該重畳後の信号を送出する。
図１９は、中継装置６０の他の構成例を示す図である。この図に示される中継装置６０は、信号重畳部１３、信号分離部２１、復元部２２、シリアライザ６１およびＰＬＬ回路６２を備える。シリアライザ６１は、第１位相比較器４１から出力された復元データをシリアライズしてシリアルデータとし、そのシリアルデータを信号重畳部１３へ出力する。シリアライザ６１は、ＰＬＬ回路６２から出力されるクロックが指示するタイミングで、シリアルデータの各ビットのデータを出力する。ＰＬＬ回路６２は、分周器４８から出力される発振信号に基づいてクロックを生成してシリアライザ６１に与える。信号重畳部１３は、シリアライザ６１から出力された高速信号（シリアルデータ）と、分周器４７から出力された低速信号とを重畳して、当該重畳後の信号を送出する。
図２０は、中継装置６０の他の構成例を示す図である。この図に示される中継装置６０は、信号重畳部１３、信号分離部２１、復元部２２、シリアライザ６１およびＰＬＬ回路６２を備える。シリアライザ６１は、第１位相比較器４１から出力された復元データをシリアライズしてシリアルデータとし、そのシリアルデータを信号重畳部１３へ出力する。シリアライザ６１は、ＰＬＬ回路６２から出力されるクロックが指示するタイミングで、シリアルデータの各ビットのデータを出力する。ＰＬＬ回路６２は、分周器４７から出力される発振信号に基づいて、クロックを生成してシリアライザ６１に与え、また、低速信号を生成する。信号重畳部１３は、シリアライザ６１から出力された高速信号（シリアルデータ）と、ＰＬＬ回路６２から出力された低速信号とを重畳して、当該重畳後の信号を送出する。
図２１は、中継装置６０の他の構成例を示す図である。この図に示される中継装置６０は、信号重畳部１３、信号分離部２１、復元部２２、シリアライザ６１およびＰＬＬ回路６２を備える。シリアライザ６１は、第１位相比較器４１から出力された復元データをシリアライズしてシリアルデータとし、そのシリアルデータを信号重畳部１３へ出力する。シリアライザ６１は、ＰＬＬ回路６２から出力されるクロックが指示するタイミングで、シリアルデータの各ビットのデータを出力する。ＰＬＬ回路６２は、分周器４８から出力される発振信号に基づいて、クロックを生成してシリアライザ６１に与え、また、低速信号を生成する。信号重畳部１３は、シリアライザ６１から出力された高速信号（シリアルデータ）と、ＰＬＬ回路６２から出力された低速信号とを重畳して、当該重畳後の信号を送出する。
図１８〜図２１の何れの構成においても、第１位相比較器４１内で復元データをデシリアライズする場合、または、第１位相比較器４１から出力される復元データがシリアルデータであっても後段でデシリアライズする場合に、シリアライザ６１は設けられる。デシリアライズすることで、高速処理が容易でない何らかの処理（例えば、エラー検出、等化器のキャリブレーション等）を論理回路により容易に行うことができる。しかし、第１位相比較器４１から出力される復元データがシリアルデータであって、そのシリアルデータを信号重畳部１３に入力させることができる場合には、シリアライザ６１が設けられる必要はない。
シリアライザ６１は、中継装置に入力される低速信号の周波数Ｆinと、その中継装置から出力される低速信号の周波数Ｆoutとは、互いに同じであってもよいし、互いに異なっていてもよい。中継装置の入出力周波数比（Ｆout／Ｆin）に応じて、後段の中継装置または受信装置の分周器４７の分周比Ｎおよび帰還分周器４８の分周比Ｍを適切に設定すればよい。中継装置において低速信号の周波数を異ならせる場合、ＥＭＩを低減することができる点で好ましい。
図１８〜図２１の各構成を対比すると以下のとおりである。図１８の構成では、電圧制御発振器４６から出力されるクロックを直接にシリアライザ６１に入力させているので、第１位相比較器４１に起因するジッタがシリアライザ６１から出力される。このジッタの影響により、中継装置から出力される信号の波形が揺らぎ、後段の中継装置または受信装置で信号を正常に受信することができない場合がある。これに対して、図１９の構成では、ＰＬＬ回路６２から出力されるクロックをシリアライザ６１に入力させているので、第１位相比較器４１に起因するジッタの影響を抑制することができる。
図１９の構成では、送信装置１０から受信装置２０まで送られる低速信号は、直列に接続された複数のバッファを介して送信されることになる。したがって、各バッファでノイズが増幅され、低速信号のジッタが増加していく。これに対して、図２０の構成では、低速信号の経路上にＰＬＬ回路６２が設けられているので、低速信号のジッタを除去することができる。また、ＰＬＬ回路６２から出力されるクロックをシリアライザ６１に入力させているので、第１位相比較器４１に起因するジッタの影響をも抑制することができる。
図２０の構成では、分周器４７から出力される低速信号の位相と、電圧制御発振器４６から出力される復元クロックの位相とは、互いに一致していない場合は、両者間の位相の不一致を解消するために、シリアライザ６１はＦＩＦＯ（First-In First-Out）メモリを備える必要があることから、回路規模、回路レイアウト面積および消費電力の増加が懸念される。これに対して、図２１の構成では、電圧制御発振器４６から出力される復元クロックが帰還分周器４８により分周されて出力される発振信号に基づいてＰＬＬ回路６２により低速信号を生成する。分周器４７から出力される低速信号の位相と、電圧制御発振器４６から出力される復元クロックの位相との間の関係は、容易に知ることができる。したがって、ＦＩＦＯを不要とすることができ、或いは、ＦＩＦＯの回路規模を小さくすることができる。
図２２は、送受信システム３の構成を示す図である。この図に示される送受信システム３は、図１に示された送受信システム１の構成（１組の送信装置１０および受信装置２０）に加えて、１または複数の組の送信装置１０Ａおよび受信装置２０Ａを備えている。すなわち、この送受信システム３は複数レーンにより構成される。
この送受信システム３では、信号重畳部１３により高速信号と低速信号とが重畳された信号が送信装置１０から受信装置２０へ送られ、その信号を受信した受信装置２０の信号分離部２１により高速信号と低速信号とが互いに分離される。
受信装置２０の信号分離部２１から出力された低速信号は、その受信装置２０の復元部２２の分周器４７に入力される他、他の受信装置２０Ａの復元部２２の分周器４７にも入力される。
受信装置２０Ａは、通信リンクにより接続された送信装置１０Ａから送出された高速信号を受信する。その受信された高速信号は、第１フィルタ３１を経て、第１位相比較器４１に入力される。
送信装置１０Ａは、低速信号生成部１２により低速信号を生成する必要はなく、また、信号重畳部１３により高速信号と低速信号とを重畳する必要もない。受信装置２０Ａは、信号分離部２１により信号分離を行う必要がない。
このような構成とすることにより、高速信号と低速信号とを重畳した信号を送信するレーンを１つにすることができるので、ＥＭＩを低減することができる。また、低速信号の有無を検出する信号検出部２３を各受信装置が備えることで、各受信装置が低速信号を受信したか否かを検出することができ、低速信号を受信した受信装置が他の受信装置へ低速信号を送ることができる。さらに、低速信号を送信するレーンを逐次切り替えることにより、ＥＭＩの放射位置を分散させることができ、ＥＭＩを低減することができる。
次に、送信装置１０の信号重畳部１３および受信装置２０の信号分離部２１それぞれの回路構成例について説明する。
図２３は、信号重畳部１３および信号分離部２１それぞれの回路構成例を示す図である。信号重畳部１３と信号分離部２１とは、差動信号線により接続されている。差動信号線の一方の信号線上に結合キャパシタＣ７１，Ｃ７３が設けられ、他方の信号線上に結合キャパシタＣ７２，Ｃ７４が設けられている。結合キャパシタＣ７１，Ｃ７２は信号重畳部１３の出力端の近傍に設けられ、結合キャパシタＣ７３，Ｃ７４は信号分離部２１の入力端の近傍に設けられている。
信号重畳部１３は、抵抗器Ｒ１１，Ｒ１２、ＮＭＯＳトランジスタＭ１１〜Ｍ１４、定電流源Ｉ１１，Ｉ１２および波形整形回路１５を含む。
ＮＭＯＳトランジスタＭ１１のドレインは、抵抗器Ｒ１１を介して電源電位供給端に接続されている。ＮＭＯＳトランジスタＭ１２のドレインは、抵抗器Ｒ１２を介して電源電位供給端に接続されている。ＮＭＯＳトランジスタＭ１１，Ｍ１２の各ソースは、定電流源Ｉ１１を介して接地電位供給端に接続されている。抵抗器Ｒ１１，Ｒ１２、ＮＭＯＳトランジスタＭ１１，Ｍ１２および定電流源Ｉ１１は、第１ＣＭＬ（Current Mode Logic）回路を構成している。この第１ＣＭＬ回路は、ＮＭＯＳトランジスタＭ１１，Ｍ１２の各ゲートに高速信号を入力する。
ＮＭＯＳトランジスタＭ１３のドレインは、抵抗器Ｒ１１を介して電源電位供給端に接続されている。ＮＭＯＳトランジスタＭ１４のドレインは、抵抗器Ｒ１２を介して電源電位供給端に接続されている。ＮＭＯＳトランジスタＭ１３，Ｍ１４の各ソースは、定電流源Ｉ１２を介して接地電位供給端に接続されている。抵抗器Ｒ１１，Ｒ１２、ＮＭＯＳトランジスタＭ１３，Ｍ１４および定電流源Ｉ１２は、第２ＣＭＬ回路を構成している。この第２ＣＭＬ回路は、ＮＭＯＳトランジスタＭ１３，Ｍ１４の各ゲートに、波形整形回路１５により波形整形された低速信号を入力する。波形整形回路１５は、高速信号の周波数帯域への低速信号の干渉を小さくするために、例えば正弦波または三角波の時間波形を有する低速信号を生成する。
第１ＣＭＬ回路および第２ＣＭＬ回路は、抵抗器Ｒ１１，Ｒ１２を共有している。信号重畳部１３は、第１ＣＭＬ回路に高速信号を入力し、第２ＣＭＬ回路に低速信号を入力して、高速信号と低速信号とを重畳して当該重畳後の信号を差動信号として送出する。信号重畳部１３から重畳されて出力される信号の振幅は、定電流源Ｉ１１，Ｉ１２に流れる電流の和に応じたものとなる。一般に、ＣＭＬ回路では出力振幅に上限があるので、定電流源Ｉ１１，Ｉ１２に流れる電流の和および終端抵抗の抵抗値により、出力振幅が上限を超えないようにする。
信号分離部２１の第１フィルタ３１は、結合キャパシタＣ７３，Ｃ７４および抵抗器Ｒ２１，Ｒ２２により構成されるハイパスフィルタである。抵抗器Ｒ２１の一端はアンプ３３の第１入力端と接続され、他端は一定電圧が印加される。抵抗器Ｒ２２の一端はアンプ３３の第２入力端と接続され、他端は一定電圧が印加される。このハイパスフィルタのカットオフ周波数は、結合キャパシタＣ７３，Ｃ７４の容量値および抵抗器Ｒ２１，Ｒ２２の抵抗値により決まる。アンプ３３は、第１フィルタ３１から出力された高速信号を増幅して第１位相比較器４１へ出力する。
信号分離部２１の第２フィルタ３２は、インダクタＬ２１，Ｌ２２およびキャパシタＣ２１，Ｃ２２により構成されるローパスフィルタである。インダクタＬ２１の一端は一方の信号線と接続され、他端はキャパシタＣ２１を介して接地電位供給端と接続されている。インダクタＬ２２の一端は他方の信号線と接続され、他端はキャパシタＣ２２を介して接地電位供給端と接続されている。このローパスフィルタのカットオフ周波数は、インダクタＬ２１，Ｌ２２のインダクタンスおよびキャパシタＣ２１，Ｃ２２の容量値により決まる。シュミットトリガバッファ３４は、第２フィルタ３２から出力された低速信号を矩形波として分周器４７へ出力する。
図２４〜図２９は、信号重畳部１３の他の回路構成例を示す図である。それぞれの構成の効果について以下にまとめる。図２４および図２５に示される構成例では、図２３のＮＭＯＳトランジスタＭ１３，Ｍ１４やＥＳＤ保護ダイオードの寄生容量の影響を低減することができ、波形品質を改善することができる。図２６に示される構成例では、波形成型回路を使用することなく低速信号を重畳できるので、回路面積を低減させることができる。図２７に示される構成例では、キャパシタＣ１１，Ｃ１２により高速信号が低速信号へ回り込むことに因る低速信号の波形品質の劣化を低減することができる。図２８および図２９に示される構成例では、図２３のＮＭＯＳトランジスタＭ１３，Ｍ１４が不要になり、寄生容量の影響を低減することができる。
図２４は、信号重畳部１３の他の回路構成例を示す図である。この図に示される信号重畳部１３は、図２３の信号重畳部１３の構成に加えてＴコイルＴ１１，Ｔ１２を更に備えている。ＴコイルＴ１１は、ＮＭＯＳトランジスタＭ１１のドレインと信号重畳部１３の一方の出力端との間に設けられている。ＴコイルＴ１２は、ＮＭＯＳトランジスタＭ１２のドレインと信号重畳部１３の他方の出力端との間に設けられている。ＴコイルＴ１１，Ｔ１２を設けることで、低速信号用のバッファ（第２ＣＭＬ回路）の負荷の影響を低減することができる。
図２５は、信号重畳部１３の他の回路構成例を示す図である。この図に示される信号重畳部１３は、図２４の信号重畳部１３の構成に加えてＥＳＤ保護ダイオードＤ１１〜Ｄ１４を更に備えている。ＥＳＤ保護ダイオードＤ１１は、ＮＭＯＳトランジスタＭ１３のドレインと電源電位供給端との間に設けられている。ＥＳＤ保護ダイオードＤ１２は、ＮＭＯＳトランジスタＭ１３のドレインと接地電位供給端との間に設けられている。ＥＳＤ保護ダイオードＤ１３は、ＮＭＯＳトランジスタＭ１４のドレインと電源電位供給端との間に設けられている。ＥＳＤ保護ダイオードＤ１４は、ＮＭＯＳトランジスタＭ１４のドレインと接地電位供給端との間に設けられている。このような構成とすることで、高速信号用のバッファ（第１ＣＭＬ回路）から見えるＥＳＤ保護ダイオードの負荷を低減することができる。
図２６は、信号重畳部１３の他の回路構成例を示す図である。この図に示される信号重畳部１３は、抵抗器Ｒ１１〜Ｒ１４、ＮＭＯＳトランジスタＭ１１〜Ｍ１４、定電流源Ｉ１１，Ｉ１２および波形整形回路１６を含む。抵抗器Ｒ１１，Ｒ１２、ＮＭＯＳトランジスタＭ１１，Ｍ１２および定電流源Ｉ１１は、第１ＣＭＬ回路を構成している。この第１ＣＭＬ回路は、ＮＭＯＳトランジスタＭ１１，Ｍ１２の各ゲートに高速信号を入力する。抵抗器Ｒ１３，Ｒ１４、ＮＭＯＳトランジスタＭ１３，Ｍ１４および定電流源Ｉ１２は、第２ＣＭＬ回路を構成している。この第２ＣＭＬ回路は、ＮＭＯＳトランジスタＭ１３，Ｍ１４の各ゲートに低速信号を入力する。第１ＣＭＬ回路および第２ＣＭＬ回路が抵抗器を共有していない構成とすることで、消費電力を低減することができる。
波形整形回路１６は、結合キャパシタＣ７１，Ｃ７２およびインダクタＬ１１，Ｌ１２により構成される。インダクタＬ１１は、ＮＭＯＳトランジスタＭ１３のドレインと一方の信号線との間に設けられている。インダクタＬ１２は、ＮＭＯＳトランジスタＭ１４のドレインと他方の信号線との間に設けられている。波形整形回路１６は、第１ＣＭＬ回路からの高速信号と第２ＣＭＬ回路からの低速信号とを重畳するとともに、低速信号の波形を整形することができる。
図２７は、信号重畳部１３の他の回路構成例を示す図である。この図に示される信号重畳部１３は、図２４の信号重畳部１３の構成に加えてフィルタ回路１７を更に備えている。フィルタ回路１７は、キャパシタＣ１１，Ｃ１２を含む。キャパシタＣ１１は、ＮＭＯＳトランジスタＭ１３のドレインと接地電位供給端との間に設けられている。キャパシタＣ１２は、ＮＭＯＳトランジスタＭ１４のドレインと接地電位供給端との間に設けられている。仮にフィルタ回路１７が設けられていないとすると、低速信号出力側の出力可能電圧範囲は、高速信号出力側からの信号の回り込みを低速信号出力に加えたものとなり、低速信号の出力電圧が小さくなる。フィルタ回路１７を設けることで、高速信号出力側から低速信号出力側への信号の回り込みを防ぐことができ、低速信号出力側の出力レンジを改善することができる。
図２８は、信号重畳部１３の他の回路構成例を示す図である。この図に示される信号重畳部１３は、抵抗器Ｒ１１，Ｒ１２、ＮＭＯＳトランジスタＭ１１，Ｍ１２、定電流源Ｉ１１および電源回路１８，１９を備える。電源回路１８，１９は、例えば正弦波または三角波に波形整形された低速信号を参照電圧として入力し、その参照電圧により振幅変調された駆動電圧を抵抗器Ｒ１１，Ｒ１２の一端に与える。抵抗器Ｒ１１，Ｒ１２、ＮＭＯＳトランジスタＭ１１，Ｍ１２および定電流源Ｉ１１は、第１ＣＭＬ回路を構成している。この第１ＣＭＬ回路は、ＮＭＯＳトランジスタＭ１１，Ｍ１２の各ゲートに高速信号を入力する。ＮＭＯＳトランジスタＭ１１、Ｍ１２の各ドレインから出力される差動信号は、ＮＭＯＳトランジスタＭ１１，Ｍ１２の各ゲートに入力される高速信号と、抵抗器Ｒ１１，Ｒ１２に与えられる駆動電圧（低速信号）とを重畳したものとなる。電源回路１８，１９は、低ノイズ等の特徴を有するＬＤＯ（Low Drop Out）電源であるのが好適である。この構成では、低速信号用の第２ＣＭＬ回路が不要であり、第１ＣＭＬ回路の負荷が低減される。ＬＤＯ電源は、高速動作には不向きであるが、低速信号の時間変化に応じて変化する駆動電圧を出力するのに好適に用いられ得る。
図２９は、信号重畳部１３の他の回路構成例を示す図である。この図に示される信号重畳部１３は、バッファＢ１１，Ｂ１２、抵抗器Ｒ１５，Ｒ１６および電源回路１８，１９を備える。電源回路１８，１９は、例えば正弦波または三角波に波形整形された低速信号を参照電圧として入力し、その参照電圧により振幅変調された駆動電圧をバッファＢ１１，Ｂ１２に与える。バッファＢ１１の出力端は抵抗器Ｒ１５を介して一方の信号線に接続されている。バッファＢ１２の出力端は抵抗器Ｒ１６を介して他方の信号線に接続されている。バッファＢ１１，Ｂ１２は、電源回路１８，１９から与えられる駆動電圧（低速信号）により駆動され、高速信号を入力して、高速信号と低速信号とを重畳した信号を出力する。バッファＢ１１，Ｂ１２は、例えば、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含むインバータ回路構成を有するバッファ（Source-Series-Terminated (SST) Buffer）であって、ＰＭＯＳトランジスタのソースに電源回路からの駆動電圧が与えられる。この構成でも、低速信号用の第２ＣＭＬ回路が不要であり、第１ＣＭＬ回路の負荷が低減される。ＬＤＯ電源は、高速動作には不向きであるが、低速信号の時間変化に応じて変化する駆動電圧を出力するのに好適に用いられ得る。
図３０〜図３３は、信号分離部２１の他の回路構成例を示す図である。それぞれの構成の効果について以下にまとめる。図３０および図３１に示される構成例では、帯域制限コンパレータを用いることで、図２３中の第２フィルタ３２を省略することができ、回路面積を低減できる。図３２および図３３に示される構成例では、帯域制限コンパレータ２６やシュミットトリガバッファ３４の寄生容量の影響を低減することができる。
図３０は、信号分離部２１の他の回路構成例を示す図である。この図に示される信号分離部２１の第１フィルタ３１は、キャパシタＣ２３，Ｃ２４および抵抗器Ｒ２１，Ｒ２２により構成されるハイパスフィルタである。キャパシタＣ２３は、結合キャパシタＣ７３とアンプ３３の第１入力端との間に設けられている。キャパシタＣ２４は、結合キャパシタＣ７４とアンプ３３の第２入力端との間に設けられている。抵抗器Ｒ２１の一端はアンプ３３の第１入力端と接続され、他端は一定電圧が印加される。抵抗器Ｒ２２の一端はアンプ３３の第２入力端と接続され、他端は一定電圧が印加される。このハイパスフィルタのカットオフ周波数は、キャパシタＣ２３，Ｃ２４の容量値および抵抗器Ｒ２１，Ｒ２２の抵抗値により決まる。アンプ３３は、第１フィルタ３１から出力された高速信号を増幅して第１位相比較器４１へ出力する。
第２フィルタ３２は、バイアス回路３５および帯域制限コンパレータ３６により構成される。帯域制限コンパレータ３６の第１入力端は、キャパシタＣ２３と結合キャパシタＣ７３とを接続する信号線に接続されている。帯域制限コンパレータ３６の第２入力端は、キャパシタＣ２４と結合キャパシタＣ７４とを接続する信号線に接続されている。帯域制限コンパレータ３６は、低速信号を選択的に出力することができ、ローパスフィルタの機能を有する。バイアス回路３５は、帯域制限コンパレータ３６の第１入力端および第２入力端に入力される信号のコモン電圧を設定する為に設けられている。バイアス回路３５は抵抗器Ｒ２３，Ｒ２４を含む。抵抗器Ｒ２３の一端は帯域制限コンパレータ３６の第１入力端に接続され、他端は一定電圧が印加される。抵抗器Ｒ２４の一端は帯域制限コンパレータ３６の第２入力端に接続され、他端は一定電圧が印加される。
このような構成とすることで、図２３に示される構成では必要であった外部素子を不要とすることができる。なお、バイアス回路３５は、結合キャパシタＣ７３，Ｃ７４とともにハイパスフィルタを構成している。したがって、抵抗器Ｒ２３，Ｒ２４の抵抗値を大きくし、このハイパスフィルタのカットオフ周波数を低くして、低速信号をも通過させる必要がある。
図３１は、信号分離部２１の他の回路構成例を示す図である。この図に示される信号分離部２１は、図３０の信号分離部２１の構成に加えてＥＳＤ保護ダイオードＤ２１〜Ｄ２４を更に備えている。ＥＳＤ保護ダイオードＤ２１は、帯域制限コンパレータ３６の第１入力端と電源電位供給端との間に設けられている。ＥＳＤ保護ダイオードＤ２２は、帯域制限コンパレータ３６の第１入力端と接地電位供給端との間に設けられている。ＥＳＤ保護ダイオードＤ２３は、帯域制限コンパレータ３６の第２入力端と電源電位供給端との間に設けられている。ＥＳＤ保護ダイオードＤ２４は、帯域制限コンパレータ３６の第２入力端と接地電位供給端との間に設けられている。
図３２は、信号分離部２１の他の回路構成例を示す図である。この図３２に示される信号分離部２１は、図３０の信号分離部２１の構成に加えてＴコイルＴ２１，Ｔ２２を更に備えている。図３３は、信号分離部２１の他の回路構成例を示す図である。この図３３に示される信号分離部２１は、図３１の信号分離部２１の構成に加えてＴコイルＴ２１，Ｔ２２を更に備えている。図３２および図３３において、ＴコイルＴ２１は、キャパシタＣ２３と結合キャパシタＣ７３との間に設けられている。ＴコイルＴ２２は、キャパシタＣ２４と結合キャパシタＣ７４との間に設けられている。このような構成とすることで、帯域制限コンパレータ３６の負荷を低減することができる。
なお、帯域制限コンパレータ３６は、図１２に示されるような低速なアンプおよびシュミットトリガバッファを含む構成とすることができ、この構成によりローパスフィルタおよびコンパレータの双方の機能を有することができる。アンプを高利得とし、シュミットトリガバッファの閾値を数百ｍＶとすることで、信号とノイズとを分離することができる。また、帯域制限コンパレータ３６は、低速信号の有無を検出する信号検出部２３を兼ねることができ、これにより消費電力および回路レイアウト面積を低減することができる。
以上のとおり、本実施形態の構成は、送信装置から受信装置へ高速信号と低速信号とを重畳して送信するので、受信装置において位相ロックが外れた場合に、その旨を受信装置から送信装置へ通知する必要がない。したがって、送信装置から受信装置へ一方向にしか信号を送信することができないシステムにおいても適用が可能である。また、受信装置において直ちに周波数トラッキングを行うことができる。送信装置から受信装置へ重畳して送信される高速信号と低速信号との間で高度の位相調整が不要であるので、回路設計工数および消費電力を低減することができる。また、受信装置において重畳された信号から信号分離部により高速信号と低速信号とを互いに分離するので、高速信号と低速信号との間の位相関係は任意でよく、高速信号および低速信号それぞれの位相は互いに一致していなくてもよい。したがって、高速信号および低速信号それぞれのレベル遷移時間（Ｔｒ，Ｔｆ）を互いに一致させる必要もない。したがって、通信リンクの本数の増加を抑制することができ、回路の消費電力の増加を抑制することができ、また、回路レイアウト面積の増加をも抑制することができる。また、長距離伝送においても適用が可能である。
１〜３…送受信システム、１０…送信装置、１１…高速信号生成部、１２…低速信号生成部、１３…信号重畳部、２０…受信装置、２１…信号分離部、２２…復元部、２３…信号検出部、２４…第１エラー検出部、２５…第２エラー検出部、３１…第１フィルタ、３２…第２フィルタ、４１…第１位相比較器、４２…第２位相比較器、４３…ロック検出器、４４…チャージポンプ、４５…ループフィルタ、４６…電圧制御発振器、４７…分周器、４８…帰還分周器、５１…スイッチ、５２…スイッチ、５３…インバータ回路、６０，６０Ａ，６０Ｂ…中継装置、６１…シリアライザ、６２…ＰＬＬ回路。

Claims (25)

  1. 周波数帯域が制限された高速信号を生成する高速信号生成部と、
    前記高速信号の周波数帯域より低い周波数の低速信号を生成する低速信号生成部と、
    前記高速信号と前記低速信号とを重畳して当該重畳後の信号を送出する信号重畳部と、
    を備える送信装置。
  2. 前記高速信号のデータレートと前記低速信号の周波数との比が整数比である、
    請求項１に記載の送信装置。
  3. 前記低速信号生成部は、正弦波または三角波の時間波形を有する低速信号を生成する、
    請求項１または２に記載の送信装置。
  4. 前記高速信号生成部は、符号化により周波数帯域が制限された高速信号を生成する、
    請求項１〜３の何れか１項に記載の送信装置。
  5. 前記高速信号生成部は、ＤＣバランスが保証されたｍＢｎＢ符号化により周波数帯域が制限された高速信号を生成する、
    請求項４に記載の送信装置。
  6. 前記低速信号生成部は、スペクトラム拡散した低速信号を生成する、
    請求項１〜５の何れか１項に記載の送信装置。
  7. 前記高速信号生成部は、スペクトラム拡散した高速信号を生成する、
    請求項６に記載の送信装置。
  8. 前記高速信号生成部は、パラレルデータをシリアルデータに変換して該シリアルデータを前記高速信号として出力するシリアライザを含み、
    前記低速信号生成部は、前記シリアライザから前記シリアルデータの各ビットを出力するタイミングを指示するクロックを生成して前記シリアライザへ与えるＰＬＬ回路に入力されるクロック、または、前記ＰＬＬ回路から出力されるクロックを、前記低速信号として出力する、
    請求項１〜７の何れか１項に記載の送信装置。
  9. 前記信号重畳部は、抵抗器を共有する第１ＣＭＬ回路および第２ＣＭＬ回路を含み、前記第１ＣＭＬ回路に前記高速信号を入力し、前記第２ＣＭＬ回路に前記低速信号を入力して、前記高速信号と前記低速信号とを重畳して当該重畳後の信号を送出する、
    請求項１〜８の何れか１項に記載の送信装置。
  10. 前記信号重畳部は、
    前記低速信号により振幅変調された駆動電圧を出力する電源回路と、
    前記高速信号を入力し、前記駆動電圧が与えられることで、前記高速信号と前記低速信号とを重畳して当該重畳後の信号を送出するバッファと、
    を含む、
    請求項１〜８の何れか１項に記載の送信装置。
  11. 前記低速信号と前記高速信号との位相関係は独立である、
    請求項１〜１０の何れか１項に記載の送信装置。
  12. 周波数帯域が制限された高速信号と前記高速信号の周波数帯域より低い周波数の低速信号とが重畳された信号を受信して、その受信した信号から前記高速信号と前記低速信号とを互いに分離して出力する信号分離部と、
    前記信号分離部から出力された前記低速信号に基づいて周波数トラッキングを行い、前記信号分離部から出力された前記高速信号に基づいて位相トラッキングを行って、クロックおよびデータを復元して出力する復元部と、
    を備える受信装置。
  13. 前記高速信号のデータレートＤＲと、前記高速信号のデータ通信方式に応じた係数Ｋと、前記低速信号の周波数Ｆと、前記復元部における周波数トラッキング終了時の前記低速信号の周波数に対する前記クロックの周波数の比（Ｍ／Ｎ）との間に、下記（１）式で表される関係を有する、
    請求項１２に記載の受信装置。
  14. 前記信号分離部は、受信した信号のうち前記高速信号を選択的に出力する第１フィルタと、受信した信号のうち前記低速信号を選択的に出力する第２フィルタと、を含む、
    請求項１２または１３に記載の受信装置。
  15. 前記低速信号の周波数Ｆと、前記高速信号のデータレートＤＲと、前記高速信号のデータ符号化方式に応じた係数Ｌと、前記低速信号の振幅に対する前記高速信号の振幅の比Ｖｒと、前記高速信号の周波数帯域への前記低速信号の干渉許容量Ｇｄとの間に、下記（２）式で表される関係を有する、
    請求項１４に記載の受信装置。
  16. 前記復元部は、
    前記信号分離部から出力された高速信号を入力するとともに、発振信号を入力して、これら入力した２つの信号の間の位相差を表す第１位相差信号を出力する第１位相比較器と、
    前記信号分離部から出力された低速信号またはこの低速信号を分周した信号を入力するとともに、前記発振信号または前記発振信号を分周した信号を入力して、これら入力した２つの信号の間の位相差を表す第２位相差信号を出力する第２位相比較器と、
    前記第２位相比較器に入力される２つの信号の間で周波数ロックしているか否かを検出するロック検出器と、
    前記ロック検出器により周波数ロックしていないことが検出されている期間に前記第２位相差信号を入力し、前記ロック検出器により周波数ロックしていることが検出されている期間に前記第１位相差信号を入力して、前記第１位相差信号または前記第２位相差信号が表す位相差に応じた量の充放電電流を出力するチャージポンプと、
    前記チャージポンプから出力された充放電電流を容量部に入力して、その容量部の蓄積電荷量に応じた電圧値を出力するループフィルタと、
    前記ループフィルタから出力された電圧値を入力して、その電圧値に応じた周波数を有する前記発振信号を出力する電圧制御発振器と、
    を含み、
    前記ロック検出器により周波数ロックしていることが検出されている期間に、前記第１位相比較器から復元データを出力し、前記電圧制御発振器から出力される前記発振信号を復元クロックとして出力する、
    請求項１２〜１５の何れか１項に記載の受信装置。
  17. 前記低速信号の有無を検出する信号検出部を更に備える、
    請求項１２〜１６の何れか１項に記載の受信装置。
  18. 前記低速信号が正常であるか否かを検出するエラー検出部を更に備え、
    前記復元部は、前記エラー検出部により前記低速信号が異常であることが検出されたときに復元動作を停止し、その後に前記エラー検出部により前記低速信号が正常であることが検出されたときに復元動作を再開する、
    請求項１２〜１７の何れか１項に記載の受信装置。
  19. 前記高速信号が正常であるか否かを検出する第１エラー検出部と、前記低速信号が正常であるか否かを検出する第２エラー検出部と、を更に備え、
    前記復元部は、前記第１エラー検出部により前記高速信号が異常であることが検出されたときに復元動作を停止し、その後に前記第２エラー検出部により前記低速信号が正常であることが検出されたときに復元動作を再開する、
    請求項１２〜１７の何れか１項に記載の受信装置。
  20. 前記低速信号と前記高速信号との位相関係は独立である、
    請求項１２〜１９の何れか１項に記載の受信装置。
  21. 周波数帯域が制限された高速信号と前記高速信号の周波数帯域より低い周波数の低速信号とが重畳された信号を受信して、その受信した信号から前記高速信号と前記低速信号とを互いに分離して出力する信号分離部と、
    前記信号分離部から出力された前記低速信号に基づいて周波数トラッキングを行い、前記信号分離部から出力された前記高速信号に基づいて位相トラッキングを行って、クロックおよびデータを復元して出力する復元部と、
    前記復元部から出力されたデータの高速信号と、前記復元部から出力されたクロックに基づいて生成された低速信号または前記信号分離部から出力された前記低速信号と、を重畳して、当該重畳後の信号を送出する信号重畳部と、
    を備える中継装置。
  22. 請求項１〜１１の何れか１項に記載の送信装置と、
    前記送信装置から送出されて通信リンクを経て到達した信号を受信する請求項１２〜２０の何れか１項に記載の受信装置と、
    を備える送受信システム。
  23. 請求項１〜１１の何れか１項に記載の送信装置と、
    前記送信装置から送出されて通信リンクを経て到達した信号を受信し、その受信した信号を中継して送出する請求項２１に記載の１または複数の中継装置と、
    前記中継装置から送出されて通信リンクを経て到達した信号を受信する請求項１２〜２０の何れか１項に記載の受信装置と、
    を備える送受信システム。
  24. 通信リンクを介して接続された前記送信装置および前記受信装置が複数組あり、
    複数の前記送信装置のうちの何れか１の送信装置が前記高速信号と前記低速信号とを重畳して当該重畳後の信号を送出し、他の送信装置が重畳することなく前記高速信号を送出し、
    複数の前記受信装置のうちの前記重畳後の信号を受信した受信装置が、その受信した信号から前記高速信号と前記低速信号とを互いに分離し、その低速信号を他の受信装置へ与える、
    請求項２２または２３に記載の送受信システム。
  25. 前記受信装置は、前記低速信号の有無を検出する信号検出部を用いて、前記重畳後の信号を受信したか否かを検知する、
    請求項２４に記載の送受信システム。
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