KR20200049945A - 표시 장치 및 이의 제조 방법 - Google Patents
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Abstract
표시 장치 및 이의 제조 방법이 제공된다. 이 표시 장치는, 회로 기판; 및 상기 회로 기판 상에 제 1 방향으로 나란히 실장되는 적어도 두 개의 발광 소자 어레이 기판들을 포함하되, 상기 회로 기판은 상기 발광 소자 어레이 기판들 사이의 경계와 중첩되는 그루브를 가진다.
Description
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
텔레비전, 휴대폰, 네비게이션, 컴퓨터 모니터, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다. 상기 표시 장치들은 사용자에게 소정의 정보를 갖는 영상을 제공한다. 상기 표시장치들은 정면상에서 상기 영상이 표시되는 영역과 상기 영상이 표시되지 않는 영역으로 구분된다. 상기 표시 장치들의 상기 영상이 표시되지 않는 영역이 감소될수록 더 넓은 영상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 표시 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정 불량을 줄이고 수율을 향상시킬 수 있는 표시 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 표시 장치는 회로 기판; 및 상기 회로 기판 상에 제 1 방향으로 나란히 실장되는 적어도 두 개의 발광 소자 어레이 기판들을 포함하되, 상기 회로 기판은 상기 발광 소자 어레이 기판들 사이의 경계와 중첩되는 그루브를 가진다.
본 발명의 일 양태에 따른 표시 장치는 제 1 기판; 및 상기 제 1 기판 상에 제 1 방향으로 나란히 실장되는 적어도 두 개의 제 2 기판들을 포함하되, 상기 제 1 기판은 상기 2 기판들 사이의 경계와 중첩되는 그루브를 가진다.
본 발명의 다른 양태에 따른 표시 장치는 회로 기판; 상기 회로 기판 상에 제 1 방향으로 나란히 플립 칩 본딩 방식으로 실장되는 적어도 두 개의 발광 소자 어레이 기판들; 및 상기 회로 기판과 상기 발광 소자 어레이 기판 사이의 공간을 채우는 비도전성막을 포함하되, 상기 회로 기판은 상기 발광 소자 어레이 기판들 사이의 경계와 중첩되는 그루브를 가지고, 상기 비도전성막은 상기 그루브를 채운다.
상기 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 제 1 패널 영역과 제 2 패널 영역을 포함하고 상기 제 1 패널 영역과 상기 제 2 패널 영역 사이에 형성된 그루브를 포함하는 회로 기판을 준비하는 단계; 상기 회로 기판의 상기 제 1 패널 영역 상에 제 1 비도전성막을 개재하여 제 1 발광 소자 어레이 기판을 실장하는 단계; 및 상기 회로 기판의 상기 제 2 패널 영역 상에 제 2 비도전성막을 개재하여 제 2 발광 소자 어레이 기판을 실장하는 단계를 포함하되, 상기 제 1 비도전성막과 상기 제 2 비도전성막 중 적어도 하나는 상기 그루브를 채운다.
본 발명의 실시예들에 따른 표시 장치는 그루브가 형성된 회로 기판을 포함하여 신뢰성이 향상될 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법은 그루브가 형성된 회로 기판을 이용하여 공정 불량을 줄이고 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 회로 기판의 평면도이다.
도 2는 본 발명의 실시예들에 따라 도 1의 ‘P1’ 부분을 확대한 도면이다.
도 3은 도 2를 A-A’선으로 자른 단면도이다.
도 4는 도 2를 B-B’ 선으로 자른 단면도이다.
도 5는 본 발명의 실시예들에 따른 발광 소자 어레이 기판의 평면도이다.
도 6은 본 발명의 실시예들에 따른 도 5의 발광 소자 어레이 기판의 단위 화소 영역의 평면도이다.
도 7은 본 발명의 실시예들에 따라 도 5 또는 도 6을 C-C’선으로 자른 단면도이다.
도 8은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 평면도이다.
도 9 및 도 10은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 단면도들이다.
도 10은 도 8을 A-A’선을 따라 자른 단면도이다.
도 11은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 평면도이다.
도 12 및 도 13은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 단면도들이다.
도 14 및 도 15는 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 평면도들이다.
도 16은 본 발명의 실시예들에 따라 도 15의 ‘P2’ 부분을 확대한 도면이다.
도 17은 본 발명의 실시예들에 따라 도 15 또는 도 16의 A-A’선을 자른 단면도이다.
도 18은 본 발명의 실시예들에 따라 도 15의 D-D’선을 자른 단면도이다.
도 19는 본 발명의 실시예들에 따라 도 15 또는 도 16의 A-A’선을 자른 단면도이다.
도 20은 본 발명의 실시예들에 따라 도 15의 ‘P2’ 부분을 확대한 도면이다.
도 21은 본 발명의 실시예들에 따라 도 1의 ‘P1’ 부분을 확대한 도면이다.
도 22는 본 발명의 실시예들에 따라 도 15 또는 도 16의 A-A’선을 자른 단면도이다.
도 2는 본 발명의 실시예들에 따라 도 1의 ‘P1’ 부분을 확대한 도면이다.
도 3은 도 2를 A-A’선으로 자른 단면도이다.
도 4는 도 2를 B-B’ 선으로 자른 단면도이다.
도 5는 본 발명의 실시예들에 따른 발광 소자 어레이 기판의 평면도이다.
도 6은 본 발명의 실시예들에 따른 도 5의 발광 소자 어레이 기판의 단위 화소 영역의 평면도이다.
도 7은 본 발명의 실시예들에 따라 도 5 또는 도 6을 C-C’선으로 자른 단면도이다.
도 8은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 평면도이다.
도 9 및 도 10은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 단면도들이다.
도 10은 도 8을 A-A’선을 따라 자른 단면도이다.
도 11은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 평면도이다.
도 12 및 도 13은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 단면도들이다.
도 14 및 도 15는 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 평면도들이다.
도 16은 본 발명의 실시예들에 따라 도 15의 ‘P2’ 부분을 확대한 도면이다.
도 17은 본 발명의 실시예들에 따라 도 15 또는 도 16의 A-A’선을 자른 단면도이다.
도 18은 본 발명의 실시예들에 따라 도 15의 D-D’선을 자른 단면도이다.
도 19는 본 발명의 실시예들에 따라 도 15 또는 도 16의 A-A’선을 자른 단면도이다.
도 20은 본 발명의 실시예들에 따라 도 15의 ‘P2’ 부분을 확대한 도면이다.
도 21은 본 발명의 실시예들에 따라 도 1의 ‘P1’ 부분을 확대한 도면이다.
도 22는 본 발명의 실시예들에 따라 도 15 또는 도 16의 A-A’선을 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 회로 기판의 평면도이다. 도 2는 본 발명의 실시예들에 따라 도 1의 'P1' 부분을 확대한 도면이다. 도 3은 도 2를 A-A'선으로 자른 단면도이다. 도 4는 도 2를 B-B' 선으로 자른 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 실시예들에 따른 회로 기판(100)은 시계 방향을 따라 배치되는 제 1 패널 영역(PNR1), 제 2 패널 영역(PNR2), 제 3 패널 영역(PNR3) 및 제 4 패널 영역(PNR4)을 포함한다. 상기 제 1 패널 영역(PNR1)과 상기 제 2 패널 영역(PNR2)은 제 1 방향(X)을 따라 나란히 위치할 수 있다. 상기 제 3 패널 영역(PNR3)은 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 상기 제 2 패널 영역(PNR2)에 인접할 수 있다. 상기 제 4 패널 영역(PNR4)은 상기 제 2 방향(Y)으로 상기 제 1 패널 영역(PNR1)에 인접할 수 있다.
상기 회로 기판(100)은 시계 방향을 따라 배치되는 제 1 측벽(SW1), 제 2 측벽(SW2), 제 3 측벽(SW3) 및 제 4 측벽(SW4)을 가질 수 있다. 상기 회로 기판(100)은 제 1 회로 정렬키들(AM1)과 제 2 회로 정렬키들(AM2)을 포함할 수 있다. 상기 제 1 회로 정렬키들(AM1)은 상기 제 2 회로 정렬키들(AM2)과 다른 형태를 가질 수 있다. 예를 들면, 평면적으로 상기 제 1 회로 정렬키들(AM1)은 'L'자 또는 'L'자가 회전된 형태를 가질 수 있고 상기 제 2 회로 정렬키들(AM2)은 삼각형 형태를 가질 수 있다. 상기 제 1 회로 정렬키들(AM1)과 상기 제 2 회로 정렬키들(AM2)은 상기 회로 기판(100)의 중심 영역에 위치하지 않을 수 있다.
하나의 패널 영역에서 하나의 제 1 회로 정렬키(AM1)와 하나의 제 2 회로 정렬키(AM2)가 대각선 상에 위치할 수 있다. 구체적으로 상기 제 1 패널 영역(PNR1)의 앞쪽 좌측 모서리에 인접한 곳에 제 1 회로 정렬키(AM1)가 위치할 수 있다. 또한 상기 제 1 패널 영역(PNR1)의 뒷쪽 우측 모서리에 인접한 곳에 제 2 회로 정렬키(AM2)가 위치할 수 있다. 상기 제 2 패널 영역(PNR2)에서 제 1 회로 정렬키(AM1)는 뒷쪽 좌측 모서리에 그리고 제 2 회로 정렬키(AM2)는 앞쪽 우측 모서리에 위치할 수 있다. 상기 제 3 패널 영역(PNR3)에서 제 1 회로 정렬키(AM1)는 뒷쪽 우측 모서리에 그리고 제 2 회로 정렬키(AM2)는 앞쪽 좌측 모서리에 위치할 수 있다. 상기 제 4 패널 영역(PNR4)에서 제 1 회로 정렬키(AM1)는 앞쪽 우측 모서리에 그리고 제 2 회로 정렬키(AM2)는 뒷쪽 좌측 모서리에 위치할 수 있다. 하나의 패널 영역에 위치하는 제 1 회로 정렬키(AM1)은 이에 이웃하는 패널 영역에 위치하는 제 2 회로 정렬키(AM2)와 한 쌍을 이룰 수 있다. 한 쌍의 제 1 회로 정렬키(AM1)과 제 2 회로 정렬키(AM2)는 상기 제 1 내지 제 4 측벽들(SW1~SW4) 중 어느 하나의 중간에 인접하도록 배치될 수 있다.
도 1 및 도 2를 참조하면, 상기 회로 기판(100)은 그루브(GR)를 포함할 수 있다. 상기 그루브(GR)는 상기 제 1 내지 제 4 패널 영역들(PNR1~PNR4) 사이에 위치할 수 있다. 상기 그루브(GR)는 평면적으로 십자(+) 형태를 가질 수 있다. 상기 그루브(GR)는 위치에 따라 다른 폭들(W1, W2)을 가질 수 있다.
도 1 내지 도 4를 참조하면, 상기 회로 기판(100)은 기본층(1)을 포함할 수 있다. 상기 기본층(1)은 예를 들면 실리콘과 같은 반도체 기판일 수 있다. 상기 기본층(1) 상에 복수개의 트랜지스터들(TR)이 배치될 수 있다. 상기 트랜지스터들(TR)은 층간절연막(10)으로 덮일 수 있다. 상기 층간절연막(10)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 중 적어도 하나의 막으로 형성될 수 있다. 상기 층간절연막(10) 내에는 상기 트랜지스터들(TR)에 연결되는 콘택 플러그들(20)이 배치될 수 있다. 상기 층간절연막(10) 상에는 상기 트랜지스터들(TR)과 전기적으로 연결되는 제 1 도전 패드들(30)이 배치될 수 있다. 또한 상기 층간절연막(10) 상에는 제 2 도전 패드들(40)이 배치될 수 있다. 본 예에서 상기 제 1 도전 패드들(30)과 상기 제 2 도전 패드들(40)은 제 1 방향(X)을 따라 교대로 배치될 수 있다. 상기 제 2 도전 패드들(40)은 접지 라인에 전기적으로 연결될 수 있다. 상기 층간절연막(10)은 제 1 패시베이션막(50)으로 덮일 수 있다. 상기 제 1 패시베이션막(50)은 폴리이미드 또는 실리콘질화막으로 형성될 수 있다. 상기 기본층(1), 상기 트랜지스터들(TR), 상기 층간절연막(10), 상기 제 1 도전 패드들(30), 상기 제 2 도전 패드들(40) 및 상기 제 1 패시베이션막(50)은 상기 제 1 내지 제 4 패널 영역(PNR1~PNR4)에 모두 위치할 수 있다.
상기 제 1 내지 제 4 패널 영역(PNR1~PNR4) 사이의 경계 영역(IR)에서 상기 층간절연막(10)에는 상기 그루브(10)가 형성될 수 있다. 상기 그루브(10)는 상기 기본층(1)을 노출시킬 수 있다. 상기 제 1 패시베이션막(50)은 상기 그루브(10)의 내측벽과 바닥을 덮을 수 있다. 상기 제 1 방향(X)에 평행한 상기 그루브(10)의 폭들은 위치에 따라 다를 수 있다. 구체적으로, 상기 제 1 도전 패드들(30) 중에 상기 경계 영역(IR)에 최인접하는 것과 상기 제 2 도전 패드들(40) 중에 상기 경계 영역(IR)에 최인접하는 것 사이에서 상기 그루브(GR)는 제 1 폭(W1)을 가질 수 있다. 그러나 이들과 이격된 지점에서 상기 그루브(GR)는 상기 제 1 폭(W1) 보다 넓은 제 2 폭(W2)을 가질 수 있다.
도 3과 도 4에 도시되지는 않았지만, 제 1 회로 정렬키(AM1)과 제 2 회로 정렬키(AM2)는 상기 제 1 도전 패드들(30)과 같은 높이에서 같은 물질로 형성될 수 있다. 또는 상기 제 1 회로 정렬키(AM1)과 제 2 회로 정렬키(AM2)는 상기 트랜지스터(TR)을 구성하는 게이트 전극과 같은 높이에서 같은 물질로 형성될 수 있다.
도 5는 본 발명의 실시예들에 따른 발광 소자 어레이 기판의 평면도이다. 도 6은 본 발명의 실시예들에 따른 도 5의 발광 소자 어레이 기판의 단위 화소 영역의 평면도이다. 도 7은 본 발명의 실시예들에 따라 도 5 또는 도 6을 C-C'선으로 자른 단면도이다.
도 5 내지 도 7을 참조하면, 발광 소자 어레이 기판(200a)은 배열을 이루는 복수개의 단위 화소 영역들(UP)을 포함할 수 있다. 상기 단위 화소 영역들(UP)에는 각각 제 1 서브 픽셀 영역(SP1), 제 2 서브 픽셀 영역(SP2) 및 제 3 서브 픽셀 영역(SP3)이 배치될 수 있다. 상기 제 1 서브 픽셀 영역(SP1), 상기 제 2 서브 픽셀 영역(SP2) 및 상기 제 3 서브 픽셀 영역(SP3)은 각각 서로 다른 색의 빛을 발생할 수 있다.
상기 제 1 서브 픽셀 영역(SP1), 상기 제 2 서브 픽셀 영역(SP2) 및 상기 제 3 서브 픽셀 영역(SP3)에는 각각 발광 적층체(210)가 배치될 수 있다. 상기 발광 적층체(210)는 예를 들면 서로 이격된 제 1 도전형 반도체막(203)과 제 2 도전형 반도체막(207) 그리고 이들 사이에 개재되는 활성층(205)을 포함할 수 있다. 예를 들면 상기 제 1 도전형은 N형일 수 있고, 상기 제 2 도전형은 P형일 수 있다.
상기 제 1 도전형 반도체막(203)은 n형 InxAlyGa(1-x-y)N (0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 갖는 질화물 반도체일 수 있으며, 예를 들어 n형 불순물은 실리콘(Si)일 수 있다. 예를 들어, 상기 제 1 도전형 반도체막(203)은 n형 불순물이 포함된 GaN을 포함할 수 있다.
일 실시예에서, 상기 제 1 도전형 반도체막(203)은 제 1 도전형 반도체 콘택층과 전류 확산층을 포함할 수 있다. 상기 제1 도전형 반도체 콘택층의 불순물 농도는 2×1018 ㎝-3 내지 9×1019 ㎝-3 범위일 수 있다. 상기 제 1 도전형 반도체 콘택층의 두께는 1 ㎛ 내지 5 ㎛일 수 있다. 상기 전류 확산층은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)층이 교대로 적층되는 구조일 수 있다. 예를 들어, 상기 전류 확산층은 각각이 1 nm 내지 500 nm의 두께를 갖는 n형 GaN층 및/또는 AlxInyGazN 층(0≤x,y,z≤1, x+y+z≠0)이 교대로 적층되는 n형 초격자 구조를 가질 수 있다. 상기 전류 확산층의 불순물 농도는 2 ×1018 ㎝-3 내지 9×1019 ㎝-3 일 수 있다.
상기 활성층(205)은 제 1 도전형 반도체막(203) 및 제 2 도전형 반도체막(207) 사이에 배치되고, 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 배출할 수 있다. 상기 활성층(205)은 양자 우물층과 양자 장벽층이 서로 교대로 적층된 다중 양자 우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자 우물층과 양자 장벽층은 서로 다른 조성을 갖는 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)을 포함할 수 있다. 예를 들어, 상기 양자 우물층은 InxGa1 - xN (0≤x≤1)을 포함하고, 상기 양자 장벽층은 GaN 또는 AlGaN일 수 있다. 양자 우물층과 양자 장벽층의 두께는 각각 1 nm ~ 50 nm 범위일 수 있다. 상기 활성층(205)은 다중 양자 우물 구조에 한정되지 않고, 단일 양자 우물 구조일 수 있다.
상기 제 2 도전형 반도체막(207)은 p형 InxAlyGa(1-x-y)N (0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 갖는 질화물 반도체막일 수 있으며, 예를 들어 p형 불순물은 마그네슘(Mg)일 수 있다.
일 실시예에서, 상기 제 2 도전형 반도체막(207)은 전자 차단층, 저농도 p형 GaN층과 콘택층으로 제공되는 고농도 p형 GaN층을 포함할 수 있다. 예를 들어, 상기 전자 차단층은 각각이 5 nm 내지 100 nm의 두께를 갖는 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)층이 교대로 적층되는 구조이거나, AlyGa(1-y)N (0<y≤1)으로 구성된 단일층일 수 있다. 상기 전자 차단층의 에너지 밴드갭은 상기 활성층(205)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 상기 전자 차단층의 Al 조성은 활성층(205)으로부터 멀어질수록 감소할 수 있다.
상기 제 1 도전형 반도체막(203)은 상기 제 2 도전형 반도체막(207)과 상기 활성층(205) 보다 상기 제 1 방향(X)으로 옆으로 돌출될 수 있다. 각 서브 픽셀 영역들(SP1, SP2, SP3)에 위치하는 발광 적층체들(210)은 분리 절연 패턴(212)에 의해 서로 이격될 수 있다. 상기 분리 절연 패턴(212)는 예를 들면 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 막의 단일막 또는 다중막 구조로 형성될 수 있다. 상기 분리 절연 패턴(212)의 하부면은 제 2 패시베이션막(218)으로 덮일 수 있다. 상기 제 2 패시베이션막(218)은 예를 들면 폴리이미드나 실리콘질화막으로 형성될 수 있다.
제 1 전극(216)은 상기 제 2 패시베이션막(218)과 상기 분리 절연 패턴(212)을 관통하여 상기 제 1 도전형 반도체막(203)과 접할 수 있다. 제 2 전극(214)은 상기 제 2 패시베이션막(218)과 상기 분리 절연 패턴(212)을 관통하여 상기 제 2 도전형 반도체막(207)과 접할 수 있다. 상기 제 1 전극(216)과 상기 제 2 전극(214)은 알루미늄, 텅스텐 및 구리와 같은 금속을 포함할 수 있다. 본 실시예에 있어서, 상기 제 1 전극들(216)과 상기 제 2 전극들(214)은 상기 제 1 방향(X)을 따라 교대로 배열될 수 있다.
상기 제 1 전극들(216)과 상기 제 2 전극들(214)은 제 1 연결 수단들(262)과 각각 접할 수 있다. 상기 제 1 연결 수단들(262)은 예를 들면 도전 범프일 수 있다. 상기 제 1 연결 수단들(262)은 예를 들면 구리를 포함할 수 있다. 상기 제 1 연결 수단들(262)은 제 2 연결 수단들(264)과 각각 접할 수 있다. 상기 제 2 연결 수단들(264)은 예를 들면 주석을 포함하는 솔더볼일 수 있다.
상기 제 1 서브 픽셀 영역(SP1), 제 2 서브 픽셀 영역(SP2) 및 제 3 서브 픽셀 영역(SP3) 사이에서 상기 분리 절연 패턴(212) 상에는 격벽 구조물(201)이 배치될 수 있다. 상기 격벽 구조물(201)은 반도체 물질이나 절연 물질을 포함할 수 있다. 상기 격벽 구조물(201)은 예를 들면 실리콘이나 사파이어를 포함할 수 있다. 상기 격벽 구조물(201)은 평면 구조상 그물망 형태를 가질 수 있다. 상기 격벽 구조물(201)의 측벽들에는 반사막(220)이 배치될 수 있다. 상기 반사막(220)은 예를 들면 금속을 포함할 수 있다. 상기 반사막(220)은 옆으로 입사되는 빛을 반사시켜 해당 서브 픽셀 영역으로 빛을 입사시킬 수 있다. 상기 반사막(220)은 이웃하는 서브 픽셀 영역들 간의 크로스 토크를 방지할 수 있다.
각각의 서브 픽셀 영역들에서 상기 발광 적층체(210) 상에 광투과부(230, 240, 250)가 배치될 수 있다. 상기 광투과부(230, 240, 250)는 제 1 광투과부(230), 제 2 광투과부(240) 및 제 3 광투과부(250)를 포함할 수 있다. 상기 제 1 광투과부(230)는 상기 제 1 서브 픽셀 영역(SP1)에 배치될 수 있다. 상기 제 2 광투과부(240)는 상기 제 2 서브 픽셀 영역(SP2)에 배치될 수 있다. 상기 제 3 광투과부(250)는 상기 제 3 서브 픽셀 영역(SP3)에 배치될 수 있다.
상기 제 1 내지 제 3 광투과부들(230, 240, 250) 중 적어도 두 개는 상기 발광 적층체(210)로부터 발생되는 제 1 파장의 빛을 상기 제 1 파장과 다른 제 2 파장의 빛으로 변환시킬 수 있다. 상기 제 1 내지 제 3 광투과부들(230, 240, 250) 중 하나는 투명하며, 상기 발광 적층체(210)가 발생하는 빛을 그대로 투과시킬 수 있다. 상기 제 1 내지 제 3 광투과부들(230, 240, 250) 중 적어도 두 개는 상기 발광 적층체(210)로부터 발생되는 빛을 원하는 색으로 변환시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 발광 적층체(210)는 파란색 빛을 발생할 수 있고, 상기 제 1 내지 제 3 광투과부들(230, 240, 250) 중 어느 하나는 상기 파란색 빛을 빨간색 빛으로 변환시킬 수 있고, 상기 제 1 내지 제 3 광투과부들(230, 240, 250) 중 다른 하나는 상기 파란색 빛을 초록색 빛으로 변환시킬 수 있다. 상기 제 1 내지 제 3 광투과부들(230, 240, 250) 중 적어도 두 개는 형광체 물질 및/또는 양자점 물질을 포함할 수 있다.
일 실시예에 있어서, 형광체 물질은 산화물계, 실리케이트계, 질화물계, 플루오라이트계 등 다양한 조성 및 컬러를 가질 수 있다. 예를 들어, 상기 형광체 물질로서 β-SiAlON:Eu2 +(녹색), (Ca,Sr)AlSiN3:Eu2 +(적색), La3Si6N11:Ce3 +(황색), K2SiF6:Mn4 +(적색), SrLiAl3N4:Eu(적색), Ln4 - x(EuzM1-z)xSi12 - yAlyO3 +x+ yN18 -x-y (0.5≤x≤3, 0<z<0.3, 0<y≤4)(적색), K2TiF6:Mn4 +(적색), NaYF4:Mn4 +(적색), NaGdF4:Mn4 +(적색) 등이 사용될 수 있다. 그러나, 상기 형광체 물질의 종류가 전술한 바에 한정되는 것은 아니다.
일 실시예에 있어서, 상기 양자점 물질은 III-V 또는 II-VI 화합물 반도체를 이용하여 코어(Core)-쉘(Shell) 구조를 가질 수 있고, 예를 들어, CdSe, InP 등과 같은 코어(core)와 ZnS, ZnSe과 같은 쉘(shell)을 가질 수 있다. 또한, 상기 양자점 물질은 코어 및 쉘의 안정화를 위한 리간드(ligand)를 포함할 수 있다.
도 5를 참조하여, 상기 발광 소자 어레이 기판(200a)은 서로 마주보는 모서리에 인접하는 제 1 어레이 정렬키(AL1)과 제 2 어레이 정렬키(AL2)를 포함할 수 있다. 상기 제 1 어레이 정렬키(AL1)는 예를 들면 좌측 앞쪽의 모서리에 위치하는 단위 화소 영역(UP)에 배치될 수 있다. 상기 제 2 어레이 정렬키(AL2)는 예를 들면 우측 뒷쪽의 모서리에 위치하는 단위 화소 영역(UP)에 배치될 수 있다. 상기 제 1 어레이 정렬키(AL1)는 평면적으로 예를 들면 'L'자 형태를 가질 수 있다. 상기 제 2 어레이 정렬키(AL2)는 평면적으로 예를 들면 삼각형 형태를 가질 수 있다. 도 7에 도시되지는 않았지만, 상기 제 1 어레이 정렬키(AL1)와 상기 제 2 어레이 정렬키(AL2)는 상기 제 1 전극(216) 또는 상기 제 2 전극(214)의 단부와 동일한 높이에서 위치할 수 있으며 동일한 물질로 형성될 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 과정은 상기 회로 기판 상에 상기 회로 기판의 크기보다 작은 복수개의 상기 발광 소자 어레이 기판들을 타일링(tiling) 기법으로 실장할 수 있다. 아래에서 이를 보다 상세하게 설명하기로 한다. 이러한 타일링 기법은 회로 기판 상에 하나의 대형 사이즈의 발광 소자 어레이 기판을 한번에 실장하는 것에 비하여, 열압착 본딩 공정시 압력이 증가되지 않아도 되어, 설비의 공정 능력 내에서 공정을 진행할 수 있다. 또한 상기 발광 소자 어레이 기판들 중에 어느 하나가 불량이 있는 경우 그것만 교체하면 되기에 수율을 향상시킬 수 있다. 또한 대형 사이즈의 발광 소자 어레이 기판을 생산하는 것은 포토 공정을 포함한 기존의 공정 프로세스상 어려움이 있을 수 있다. 그러나 이보다 작은 사이즈의 발광 소자 어레이 기판을 생산하는 것이 기존의 공정 프로세스를 유지할 수 있어 보다 효율적이다.
도 8은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 평면도이다. 도 9 및 도 10은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 단면도들이다. 도 10은 도 8을 A-A'선을 따라 자른 단면도이다.
도 8 내지 도 10을 참조하면, 도 1 내지 도 4를 참조하여 설명한 회로 기판(100)의 제 1 패널 영역(PNR1) 상에 도 5 내지 도 7을 참조하여 설명한 것과 동일한 제 1 발광 소자 어레이 기판(200a)을 실장할 수 있다. 이때 먼저 도 9처럼, 상기 제 1 발광 소자 어레이 기판(200a)의 하부면에 제 1 비도전성막(300a)을 형성할 수 있다. 상기 제 1 비도전성막(300a)은 비도전성 필름(Non-conductive film)일 수 있다. 상기 제 1 비도전성막(300a)은 열경화성 수지와 플럭스제를 포함할 수 있다. 상기 제 1 발광 소자 어레이 기판(200a)의 제 2 연결 수단들(264)이 각각 상기 회로 기판(100)의 제 1 및 제 2 도전 패드들(30, 40)과 수직적으로 중첩되도록 위치시킬 수 있다. 상기 제 1 발광 소자 어레이 기판(200a)을 실장할 때, 상기 제 1 발광 소자 어레이 기판(200a)의 제 1 어레이 정렬키(AL1)와 제 2 어레이 정렬키(AL2)가 각각 상기 제 1 패널 영역(PNR1)의 제 1 회로 정렬키(AM1)와 제 2 회로 정렬키(AM2)와 수직적으로 중첩되도록 위치시킬 수 있다(도 18 참조).
계속해서, 열압착 공정을 진행하여 열과 압력을 가하면, 상기 제 2 연결 수단들(264)은 상기 제 1 및 제 2 도전 패드들(30, 40)과 본딩되고, 상기 제 1 비도전성막(300a)은 녹아 상기 제 1 연결 수단들(262) 사이 그리고 상기 제 2 연결 수단들(264) 사이의 공간을 채울 수 있다. 이때 상기 제 1 비도전성막(300a) 내에 포함된 플럭스제는 상기 제 2 연결 수단들(264)의 표면에 형성될 수 있는 금속 산화막을 제거할 수 있다. 그리고 상기 제 1 비도전성막(300a)은 경화될 수 있다. 상기 열압착 공정에서 상기 제 1 비도전성막(300a)이 녹아 상기 제 1 패널 영역(PNR1) 밖으로 돌출될 수 있다. 상기 제 1 비도전성막(300a)의 일부는 상기 그루브(GR) 안으로 들어갈 수 있다. 만약 상기 그루브(GR)이 없다면, 상기 비도전성막(300a)은 이웃하는 상기 제 2 패널 영역(PNR2)과 상기 제 4 패널 영역(PNR4)을 침범할 수 있다. 이 경우, 후속에 상기 제 2 패널 영역(PNR2)과 상기 제 4 패널 영역(PNR4)에 다른 발광 소자 어레이 기판을 실장할 때 공정 불량이 발생할 수 있다. 그러나 본 발명에서는 상기 그루브(GR)에 의해 상기 공정 불량이 발생하지 않을 수 있다.
도 11은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 평면도이다. 도 12 및 도 13은 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 단면도들이다.
도 11 내지 도 13을 참조하면, 상기 제 1 발광 소자 어레이 기판(200a)을 실장한 후에, 상기 회로 기판(100)의 상기 제 2 패널 영역(PNR2) 상에 제 2 발광 소자 어레이 기판(200b)을 실장할 수 있다. 상기 제 2 발광 소자 어레이 기판(200b)은 상기 제 1 발광 소자 어레이 기판(200a)과 동일/유사할 수 있다. 상기 제 2 발광 소자 어레이 기판(200b)의 하부면에 제 2 비도전성막(300b)을 형성할 수 있다. 그리고 위에서 설명한 바와 같이 열 압착 공정을 진행할 수 있다. 이때 상기 제 2 비도전성막(300b)이 녹아 상기 그루브(GR)의 상부를 채울 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따라 표시 장치를 제조하는 과정을 나타내는 평면도들이다. 도 16은 본 발명의 실시예들에 따라 도 15의 'P2' 부분을 확대한 도면이다. 도 17은 본 발명의 실시예들에 따라 도 15 또는 도 16의 A-A'선을 자른 단면도이다. 도 18은 본 발명의 실시예들에 따라 도 15의 D-D'선을 자른 단면도이다.
도 14 내지 도 18을 참조하면, 위에서 설명한 바와 동일/유사하게 상기 회로 기판(100)의 상기 제 3 패널 영역(PNR3) 상에 제 3 발광 소자 어레이 기판(200c)을 실장할 수 있다. 상기 제 3 발광 소자 어레이 기판(200c)은 상기 제 1 발광 소자 어레이 기판(200a)과 동일/유사할 수 있다. 그리고 상기 회로 기판(100)의 상기 제 4 패널 영역(PNR4) 상에 제 4 발광 소자 어레이 기판(200d)을 실장할 수 있다. 상기 제 4 발광 소자 어레이 기판(200d)은 상기 제 1 발광 소자 어레이 기판(200a)과 동일/유사할 수 있다. 단면이 도시되지는 않았지만, 상기 회로 기판(100)과 상기 제 3 발광 소자 어레이 기판(200c) 사이 그리고 상기 회로 기판(100)과 상기 제 4 발광 소자 어레이 기판(200d) 사이에 비도전성막이 개재될 수 있고 상기 그루브(GR)를 채울 수 있다.
후속으로 상기 경계 영역(IR)에서 상기 제 1 내지 제 4 발광 소자 어레이 기판들(200a~200d) 사이의 공간에 보호막(350)을 형성할 수 있다. 상기 보호막(350)은 상기 제 1 내지 제 4 발광 소자 어레이 기판들(200a~200d)의 상부면들과 공면을 이루는 상부면을 가질 수 있다. 상기 보호막(350)은 상기 제 1 내지 제 4 발광 소자 어레이 기판들(200a~200d) 간을 접착시키고 외부의 습기를 막는 역할을 할 수 있다. 상기 보호막(350)은 예를 들면 폴리이미드로 형성될 수 있다. 상기 보호막(350)은 예를 들면 검은색 안료/염료를 포함할 수 있다. 상기 보호막(350)은 상기 제 1 및 제 2 비도전성막들(300a, 300b) 중 적어도 하나와 접할 수 있다. 이로써 본 발명의 실시예들에 따른 표시 장치(1000)를 제조할 수 있다. 상기 제 1 어레이 정렬키들(AL1)과 상기 제 2 어레이 정렬키들(AL2)은 각각 상기 제 1 회로 정렬키들(AM1)과 상기 제 2 회로 정렬키들(AM2)과 수직적으로 중첩될 수 있다.
이와 같이 제조된 표시 장치(1000)는 회로 기판(100) 상에 4개의 발광 소자 어레이 기판들(200a~200d)이 실장되며 이들 사이에 비도전성막들(300a, 300b)이 개재된 구조를 가질 수 있다. 그리고 상기 발광 소자 어레이 기판들(200a~200d) 사이의 경계와 중첩되는 위치에서 상기 회로 기판(100)에 그루브(GR)가 형성되고 상기 비도전성막들(300a, 300b)이 상기 그루브(GR)를 채울 수 있다. 상기 그루브(GR)는 평면적으로 십자 형태를 가질 수 있다. 상기 그루브(GR)의 폭은 위치에 따라 다를 수 있다. 상기 표시 장치(1000)에서 제 1 도전형 반도체막들(203)은 트랜지스터들(TR)에 각각 전기적으로 연결될 수 있다. 제 2 도전형 반도체막들(207)에는 접지 전압이 인가될 수 있다.
상기 표시 장치(1000)에서 상기 제 1 어레이 정렬키들(AL1)과 상기 제 2 어레이 정렬키들(AL2)은 상기 표시 장치(1000)의 중심 영역에 위치하지 않을 수 있다. 이로써 상기 표시 장치(1000)의 중심 영역의 화소 손실을 막아 선명한 화질을 구현할 수 있다.
본 발명에서는 회로 기판(100)에 그루브(GR)이 형성되어 열압착 공정에서 불량이 발생하지 않아 제 1 내지 제 4 발광 소자 어레이 기판들(200a~200d)을 정확하게 실장할 수 있다. 이로써 이와 같이 제조된 상기 표시 장치(1000)는 공정 불량이 감소되어 신뢰성이 향상될 수 있다.
상기 표시 장치(1000)는 마이크로 LED 디스플레이 장치로도 명명될 수 있다. 본 발명의 실시예들에서 상기 발광 소자 어레이 기판들(200a~200d)이 회로 기판(100) 상에 시계방향을 따라 순차적으로 실장되었으나, 실장 순서는 변경될 수 있다. 예를 들면 시계반대방향으로 실장되거나 임의대로 실장될 수 있다. 또는 서로 대각선 위치에 있는 제 1 패널 영역(PNR1)과 제 3 패널 영역(PNR3)에 제 1 발광 소자 어레이 기판(200a)과 제 3 발광 소자 어레이 기판(200c)이 동시에 실장될 수도 있다.
본 발명의 실시예들에서 하나의 회로 기판(100) 상에 4개의 발광 소자 어레이 기판들(200a~200d)을 실장하는 것을 예로 설명하였으나 두 개 또는 6개 이상의 발광 소자 어레이 기판들이 실장되는 경우에도 본 발명의 개념이 적용될 수 있음은 당업자에게 자명할 것이다.
도 19는 본 발명의 실시예들에 따라 도 15 또는 도 16의 A-A'선을 자른 단면도이다.
도 19를 참조하면, 본 예에 따른 회로 기판에서 그루브(GR)의 일부는 기본층(1)에도 형성될 수 있다. 제 1 패시베이션막(50)은 상기 기본층(1)에 형성된 그루브(GR)의 측벽과 바닥을 덮을 수 있다. 이로써 상기 그루브(GR)의 공간이 보다 커질 수 있어, 열압착 공정에서 비도전성막의 침범에 따른 불량을 줄이는데 보다 효과적일 수 있다. 그 외의 구조 및 제조 과정은 위에서 설명한 바와 동일/유사할 수 있다.
도 20은 본 발명의 실시예들에 따라 도 15의 'P2' 부분을 확대한 도면이다. 도 21은 본 발명의 실시예들에 따라 도 1의 'P1' 부분을 확대한 도면이다.
도 20 및 도 21을 참조하면, 본 예에 따른 표시 장치에 포함되는 발광 소자 어레이 기판들(200a~200d)의 제 1 및 제 2 전극들(216, 214)의 배치는 도 16과 다를 수 있다. 본 예에 따른 표시 장치에 포함되는 회로 기판(100a)의 제 1 도전 패드들(30)과 제 2 도전 패드들(40)의 배치는 도 2와 다를 수 있다. 상기 제 1 전극들(216)은 제 1 방향(X)을 따라 일 열로 배열될 수 있다. 상기 제 2 전극들(214)은 상기 제 1 방향(X)을 따라 일 열로 배열될 수 있다. 상기 제 1 전극들(216)은 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 상기 제 2 전극들(214)과 이격될 수 있다. 상기 제 1 도전 패드들(30)은 상기 제 1 전극들(216)과 중첩되는 위치에 배치될 수 있다. 상기 제 2 도전 패드들(40)은 상기 제 2 전극들(214)과 중첩되는 위치에 배치될 수 있다. 도시하지는 않았지만, 이들 사이에 위치하는 제 1 및 제 2 연결 수단들(도 17의 262, 264)도 제 1 및 제 2 전극들(216, 214)과 중첩되도록 배치될 수 있다.
본 실시예에서 그루브(GR)의 평면 형태는 도 2와 다를 수 있다. 상기 그루브(GR)는 제 1 그루브(GR1), 제 2 그루브(GR2) 및 제 3 그루브(GR3)을 포함할 수 있다. 상기 제 1 그루브(GR1)은 인접하는 제 1 도전 패드들(30) 사이 그리고 제 2 도전 패드들(40) 사이에 위치할 수 있다. 상기 제 1 그루브(GR1)는 제 1 방향(X)에 평행한 제 1 폭(W1)과 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)에 평행한 제 1 길이(L1)를 가질 수 있다. 상기 제 2 그루브들(GR2)과 상기 제 3 그루브들(GR3)은 상기 제 1 그루브들(GR1) 사이에서 상기 제 2 방향(Y)을 따라 교대로 배치될 수 있다. 상기 제 2 그루브들(GR2)과 상기 제 3 그루브들(GR3)은 상기 제 1 폭(W1) 보다 넓은 제 2 폭(W2)을 가질 수 있다. 상기 제 2 그루브(GR2)은 상기 제 1 길이(L1) 보다 긴 제 2 길이(L2)를 가질 수 있다. 상기 제 3 그루브(GR3)은 상기 제 1 길이(L1)보다 길지만 상기 제 2 길이(L2) 보다는 짧은 제 3 길이(L3)를 가질 수 있다.
도시하지는 않았지만, 상기 그루브(GR)의 깊이도 위치에 따라 달라질 수 있다. 또한 상기 그루브(GR)의 평면 형태도 변형될 수 있다. 도 2와 도 21에서 제 1 패널 영역(PNR1)과 제 2 패널 영역(PNR2) 사이의 그루브(GR)의 세부적인 평면 형태가 개시되었으나 이러한 형태는 여기에 국한되지 않고 제 1 내지 제 4 패널 영역들(PNR1~PNR4) 사이의 그루브(GR)의 평면 형태에 적용될 수 있다.
도 22는 본 발명의 실시예들에 따라 도 15 또는 도 16의 A-A'선을 자른 단면도이다.
도 22를 참조하면, 본 예에 따른 표시 장치에 포함된 발광 소자 어레이 기판들(200a, 200b)에는 분리 절연 패턴들(212)에 각각 리세스 영역들(270)이 형성될 수 있다. 그리고 제 1 비도전성막(300a)과 제 2 비도전성막(300b)의 일부들은 상기 리세스 영역들(270) 안으로 삽입될 수 있다. 상기 리세스 영역들(270)은 상기 발광 소자 어레이 기판들(200a, 200b)과 회로 기판(100) 사이에서 추가적인 공간을 제공하여 상기 제 1 비도전성막(300a)과 상기 제 2 비도전성막(300b)이 이웃하는 패널 영역들로 침범하는 것을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 회로 기판; 및
상기 회로 기판 상에 제 1 방향으로 나란히 실장되는 적어도 두 개의 발광 소자 어레이 기판들을 포함하되,
상기 회로 기판은 상기 발광 소자 어레이 기판들 사이의 경계와 중첩되는 그루브를 가지는 표시 장치. - 제 1 항에 있어서,
상기 발광 소자 어레이 기판들은:
상기 제 1 방향으로 나란히 실장되는 제 1 발광 소자 어레이 기판 및 제 2 발광 소자 어레이 기판;
상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 2 발광 소자 어레이 기판에 인접한 제 3 발광 소자 어레이 기판; 및
상기 제 2 방향으로 상기 제 1 발광 소자 어레이 기판에 인접한 제 4 발광 소자 어레이 기판을 포함하되,
상기 그루브는 평면적으로 십자(+) 형태를 가지는 표시 장치. - 제 1 항에 있어서,
상기 그루브는 폭은 위치에 따라 다른 표시 장치. - 제 1 항에 있어서,
상기 회로 기판은 제 1 회로 정렬키들과 제 2 회로 정렬키들을 포함하되,
상기 제 1 회로 정렬키들과 상기 제 2 회로 정렬키들은 상기 회로 기판의 중심 영역에 배치되지 않는 표시 장치. - 제 4 항에 있어서,
상기 제 1 회로 정렬키들 중 하나와 상기 제 2 회로 정렬키들 중 하나는 서로 인접하며, 상기 회로 기판의 측변의 중심에 인접하도록 배치되는 표시 장치. - 제 1 항에 있어서,
상기 발광 소자 어레이 기판은 제 1 방향으로 서로 이격되는 발광 적층체들과 상기 발광 적층체들 사이에 개재되는 분리 절연 패턴을 더 포함하고,
상기 분리 절연 패턴은 리세스 영역을 포함하는 표시 장치. - 제 1 항에 있어서,
상기 회로 기판은 기본 층과 상기 기본 층을 덮는 층간절연막을 포함하되,
상기 그루브는 적어도 상기 층간절연막에 형성되는 표시 장치. - 제 1 항에 있어서,
상기 회로 기판과 상기 발광 소자 어레이 기판 사이에 개재되는 비도전성막을 더 포함하되,
상기 비도전성막은 상기 그루브를 채우는 표시 장치. - 제 1 기판; 및
상기 제 1 기판 상에 제 1 방향으로 나란히 실장되는 적어도 두 개의 제 2 기판들을 포함하되,
상기 제 1 기판은 상기 2 기판들 사이의 경계와 중첩되는 그루브를 가지는 표시 장치. - 회로 기판;
상기 회로 기판 상에 제 1 방향으로 나란히 플립 칩 본딩 방식으로 실장되는 적어도 두 개의 발광 소자 어레이 기판들; 및
상기 회로 기판과 상기 발광 소자 어레이 기판 사이의 공간을 채우는 비도전성막을 포함하되,
상기 회로 기판은 상기 발광 소자 어레이 기판들 사이의 경계와 중첩되는 그루브를 가지고,
상기 비도전성막은 상기 그루브를 채우는 표시 장치.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |