KR20220025850A - 디스플레이 패널, 디스플레이 장치 및 디스플레이 패널의 제조 방법 - Google Patents
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Abstract
디스플레이 패널, 디스플레이 장치 및 디스플레이 패널의 제조 방법을 제공한다. 디스플레이 패널은 적어도 하나의 발광 다이오드 칩(20) 및 도전층(30)을 포함하고, 여기서, 상기 발광 다이오드 칩(20)은 적층되어 설치된 제 1 전극 및 LED 에피택셜 구조를 포함하며, 상기 LED 에피택셜 구조는 제 1 반도체층(22)을 포함하고; 상기 도전층(30)은 상기 제 1 전극(21)에서 멀리 떨어진 상기 발광 다이오드 칩(20)의 일측에 위치하며; 상기 도전층(30)은 상기 제 1 반도체층(22)과 접촉하고; 상기 도전층(30)은 중공부(31)를 포함하며, 상기 제 1 반도체층(22)의 두께 방향을 따라, 상기 도전층(30)에서의 상기 중공부(31)의 투영은 상기 도전층(30)에서의 상기 제 1 전극(21)의 투영과 중첩된다.
Description
본 출원은 디스플레이 기술 분야에 관한 것으로서, 예를 들어, 디스플레이 패널, 디스플레이 장치 및 디스플레이 패널의 제조 방법에 관한 것이다.
본 출원은 2019년 7월 31일에 중국 특허청에 제출된 출원번호가 201910702461. 6인 중국 특허 출원의 우선권을 주장하는 바, 해당 출원의 전부 내용은 참조로서 본 출원에 포함된다.
마이크로 발광 다이오드(Micro Light Emitting Diode, micro-LED/μLED) 디스플레이 패널은 하나의 기판에 100미크론 미만 크기의 발광 다이오드(Light Emitting Diode, LED) 칩을 디스플레이 픽셀로 통합하여 이미지 디스플레이를 구현한다. 각 디스플레이 픽셀은 어드레싱이 가능하고 단독으로 구동되어 조명하므로, Micro-LED 디스플레이 패널은 자체 발광 디스플레이 패널에 속한다.
관련 기술에서, LED 칩은 전류 전도층의 방안을 사용하여 공동 캐소드 연결을 구현하고, 전류 전도층은 전류를 디스플레이 영역의 각 LED 칩(픽셀)으로 전도되도록 분배한다. 그러나, 이런 공동 캐소드 연결 방안은 전류 분배가 불균일하고, 디스플레이 패널의 광도의 균일성이 좋지 않은 문제가 존재한다.
본 출원은 디스플레이 패널, 디스플레이 장치 및 디스플레이 패널의 제조 방법을 제공하여 전류 전도층의 저항을 감소시키고, 디스플레이 패널의 휘도의 균일성을 향상시키는 목적을 구현한다.
디스플레이 패널은,
적층되어 설치된 제 1 전극과 제 1 반도체층을 포함하는 적어도 하나의 발광 다이오드 칩; 및
제 1 전극에서 멀리 떨어진 발광 다이오드 칩의 일측에 위치한 도전층;을 포함한다.
여기서, 도전층은 제 1 반도체층과 접촉하고; 도전층은 중공부를 포함하며, 제 1 반도체층의 두께 방향을 따라, 도전층에서의 중공부의 투영과 도전층에서의 제 1 전극의 투영이 중첩된다.
상대적으로, 본 출원은 디스플레이 장치를 더 제공하고, 예를 들어 본 출원의 임의의 실시예에 의해 제공된 디스플레이 패널을 포함한다.
본 출원은 해당 디스플레이 패널의 제조 방법을 더 제공하고, 해당 방법은,
발광 다이오드 칩 어레이를 제공하는 단계-발광 다이오드 칩 어레이는 복수의 발광 다이오드 칩을 포함하고, 발광 다이오드 칩은 제 1 전극과 제 1 반도체층을 포함함-; 및
제 1 전극에서 멀리 떨어진 발광 다이오드 칩의 일측에 도전층을 제조하는 단계;를 포함하고, 도전층은 제 1 반도체층과 접촉하며; 도전층은 중공부를 포함하고, 제 1 반도체층의 두께 방향을 따라, 도전층에서의 중공부의 투영과 도전층에서의 제 1 전극의 투영이 중첩된다.
본 출원에 의해 제공된 디스플레이 패널은 제 1 전극에서 멀리 떨어진 발광 다이오드 칩의 일측에 도전층을 제조하고; 도전층은 제 1 반도체층과 접촉하며; 도전층은 중공부를 포함하고, 제 1 반도체층의 두께 방향을 따라, 중공부는 제 1 전극과 중첩된다. 제 1 측면에서, 본 출원에 의해 제공된 디스플레이 패널의 도전층은 제 1 반도체층과 접촉하여 도전층과 제 1 반도체층을 LED 칩의 전류 전도층으로 하고, 전류 전도층의 저항을 감소하며, 디스플레이 패널의 휘도의 균일성을 향상시킨다. 제 2 측면에서, 제 1 반도체층의 표면은 평탄하고, 이는 도전층의 표면 전체와 제 1 반도체층의 표면 전체의 접촉 전도에 유리하며, 따라서 도전층과 제 1 반도체층의 접촉 불량을 방지하는데 유리하고, 오정렬로 인한 도전층과 LED 칩의 기타 필름의 접촉 문제를 방지하는데 유리하며, 따라서, 본 출원은 디스플레이 패널의 일드율(yield rate)을 향상시키고, 해당 도전층의 제조가 종래의 공정에 의해 실행되며, 공정 난이도가 비교적으로 낮고, 쉽게 구현될 수 있다. 제 3 측면에서, 도전층의 중공부는 제 1 전극과 중첩되고, 즉 도전층의 중공부는 LED 칩과 중첩되므로, LED 칩에서 방출하는 광선이 중공부를 통해 방출될 수 있으므로, 본 출원은 전류 전도층의 저항을 감소하는데 유리할 뿐만 아니라 디스플레이 패널의 발광 효율에도 영향을 주지 않는다. 따라서, 본 출원은 디스플레이 패널 발광 효율을 보장하는 것을 기반으로 하여, 보다 낮은 공정 난이도로 전류 전도층의 저항을 감소시키는 효과를 달성한다.
도 1은 본 출원의 실시예에 의해 제공된 제 1 디스플레이 패널의 평면 구조 개략도이다.
도 2는 도 1에서 A-A 방향에 따른 단면 구조 개략도이다.
도 3은 본 출원의 실시예에 의해 제공된 디스플레이 패널의 제조 방법의 각 단계에서 형성된 디스플레이 패널의 구조 개략도이다.
도 4는 본 출원의 실시예에 의해 제공된 제 2 디스플레이 패널의 평면 구조 개략도이다.
도 5는 본 출원의 실시예에 의해 제공된 제 3 디스플레이 패널의 평면 구조 개략도이다.
도 6은 본 출원의 실시예에 의해 제공된 LED 칩 어레이의 제조 방법의 각 단계에서 형성된 LED 칩 어레이의 구조 개략도이다.
도 7은 본 출원의 실시예에 의해 제공된 다른 하나의 LED 칩 어레이의 제조 방법의 각 단계에서 형성된 LED 칩 어레이의 구조 개략도이다.
도 8은 본 출원의 실시예에 의해 제공된 제 2 디스플레이 패널의 구조 개략도이다.
도 9는 본 출원의 실시예에 의해 제공된 제 3 디스플레이 패널의 구조 개략도이다.
도 10은 본 출원의 실시예에 의해 제공된 제 4 디스플레이 패널의 구조 개략도이다.
도 11은 본 출원의 실시예에 의해 제공된 디스플레이 패널의 제조 방법의 흐름 개략도이다.
도 2는 도 1에서 A-A 방향에 따른 단면 구조 개략도이다.
도 3은 본 출원의 실시예에 의해 제공된 디스플레이 패널의 제조 방법의 각 단계에서 형성된 디스플레이 패널의 구조 개략도이다.
도 4는 본 출원의 실시예에 의해 제공된 제 2 디스플레이 패널의 평면 구조 개략도이다.
도 5는 본 출원의 실시예에 의해 제공된 제 3 디스플레이 패널의 평면 구조 개략도이다.
도 6은 본 출원의 실시예에 의해 제공된 LED 칩 어레이의 제조 방법의 각 단계에서 형성된 LED 칩 어레이의 구조 개략도이다.
도 7은 본 출원의 실시예에 의해 제공된 다른 하나의 LED 칩 어레이의 제조 방법의 각 단계에서 형성된 LED 칩 어레이의 구조 개략도이다.
도 8은 본 출원의 실시예에 의해 제공된 제 2 디스플레이 패널의 구조 개략도이다.
도 9는 본 출원의 실시예에 의해 제공된 제 3 디스플레이 패널의 구조 개략도이다.
도 10은 본 출원의 실시예에 의해 제공된 제 4 디스플레이 패널의 구조 개략도이다.
도 11은 본 출원의 실시예에 의해 제공된 디스플레이 패널의 제조 방법의 흐름 개략도이다.
이하, 도면 및 실시예를 결합하여 본 발명을 상세히 설명하도록 한다. 여기서 설명된 구체적인 실시예는 본 출원을 설명하기 위해서만 사용되고, 본 출원을 한정하기 위해 사용되지 않음을 이해해야 한다. 또한 설명해야 할 것은, 설명의 편의를 위해, 도면에는 전체 구조가 아닌 본 출원과 관련된 부분만 도시하였다.
도 1은 본 출원의 실시예에 의해 제공된 제 1 디스플레이 패널의 평면 구조 개략도이고, 도 2는 도 1에서 A-A 방향에 따른 단면 구조 개략도이다.
도 1과 도 2를 참조하면, 해당 디스플레이 패널은, 적어도 하나의 발광 다이오드 칩(20)과 도전층(30)을 포함한다. 발광 다이오드 칩(20)은 적층되어 설치된 제 1 전극(21)과 제 1 반도체층(22)을 포함한다. 도전층(30)은 제 1 전극(21)에서 멀리 떨어진 발광 다이오드 칩(20)의 일측에 위치하고, 도전층(30)은 제 1 반도체층(22)과 접촉한다. 도전층(30)은 중공부(31)를 포함하고, 제 1 반도체층(22)의 두께 방향(B)을 따라, 동일한 평면에서 중공부(31)와 제 1 전극(21)의 투영은 중첩된다. 즉, 제 1 반도체층(22)의 두께 방향(B)을 따라, 제 1 반도체층(22)에서의 중공부(31)의 투영은 제 1 반도체층(22)에서의 제 1 전극(21)의 투영과 중첩되거나 중공부(31)가 도전층(30)에서의 투영은 제 1 전극(21)이 도전층(30)에서의 투영과 중첩된다.
여기서, 발광 다이오드 칩(20)은 디스플레이 패널의 픽셀일 수 있다. 발광 다이오드 칩(20)(이하 LED 칩(20)이라 함)의 구조는 예를 들어 제 1 전극(21)과 LED 에피택셜 구조를 포함하고, 제 1 반도체층(22)은 LED 에피택셜 구조의 일부이며, 제 1 반도체층(22)은 예를 들어 N형 질화갈륨(N-GaN)일 수 있고; LED 에피택셜 구조는 다중양자우물층(24)(MQW)과 제 2 반도체층(23)을 더 포함할 수 있으며, 제 2 반도체층(23)은 예를 들어 P형 질화갈륨(P-GaN)일 수 있다. 제 1 반도체층(22)은 복수의 LED 칩(20)의 공통층이고, 따라서 도전층(30)과 제 1 반도체층(22)의 접촉을 유리하게 한다. 제 1 반도체층(22)과 도전층(30)은 LED 칩(20)의 전류 전도층을 구성하고, 해당 전류 전도층은 LED 칩(20)의 제 2 전극이다. 본 출원은 도전층(30)과 제 1 반도체층(22)이 접촉하도록 구성되는 것을 통해, 즉 제 1 반도체층(22)의 두께를 증가시켜 제 1 반도체층(22)의 저항을 감소시키고; 다른 각도에서 분석하면, 도전층(30)과 제 1 반도체층(22)이 접촉하도록 구성되게 하는 것은, 오직 제 1 반도체층(22)을 전류 흐름 경로로 구성하는 것에 비해, 전류의 흐름 경로를 증가하는 것과 동일하며, 제 1 반도체층(22)의 상이한 위치의 전류 크기가 더 균일하게 하는데 유리하다. 따라서, 본 출원에서 도전층(30)과 제 1 반도체층(22)이 접촉하도록 구성되게 하는 것은 전류 전도층의 저항을 감소하는데 유리하다.
제 1 반도체층(22)의 두께 방향(B)을 따라, 동일한 평면에서 중공부(31)와 제 1 전극(21)의 투영은 중첩되고, 구체적으로 도전층(30)의 제 1 반도체층(22)에서의 중공부(31)의 투영은 제 1 반도체층(22)에서의 제 1 전극(21)의 투영과 중첩되며, 따라서, LED 칩(20)에서 방출하는 광선은 중공부(31)을 통해 방출될 수 있다. 본 출원의 이런 구성은, 전류 전도층의 저항을 감소하는데 유리할 뿐만 아니라 디스플레이 패널의 발광 효율에도 영향을 주지 않는다.
디스플레이 패널은 적어도 하나의 LED 칩(20)을 포함하고, 적어도 하나의 LED 칩(20)은 하나, 두 개 또는 복수 개 일 수 있으며, 더 나아가, 복수의 LED 칩(20)은 어레이로 배열된다. 선택적으로, 복수의 LED 칩(20)이 어레이로 배열되는 경우를 예로 들어 설명한다.
도 3은 본 출원의 실시예에 의해 제공된 하나의 디스플레이 패널의 제조 방법의 각 단계에서 형성된 디스플레이 패널의 구조 개략도이다. 도 3을 참조하면, 예시적으로, 복수의 LED 칩(20)은 기재(10)에 구성되고, 기재(10)는 예를 들어 구동 백플레인일 수 있으며, 해당 구동 백플레인은 구동 LED 칩(20)을 발광하도록 구성된 구동 회로를 포함하고, 해당 구동 회로는 예를 들어 CMOS 구동 회로일 수 있다. 선택적으로, 기재(10)와 LED 칩(20) 중 적어도 하나에는 본딩패드(11)가 구성되고, 해당 본딩패드(11)를 통해 기재(10)와 LED 칩(20)의 제 1 전극(21)이 본딩되어 기재(10)와 LED 칩(20)의 전기적으로 연결을 구현하도록 한다.
해당 디스플레이 패널의 제조 방법은 다음 단계를 포함한다.
단계(S110), 기재(10)와 LED 칩 어레이를 제공한다.
여기서, LED 칩 어레이는 제 2 기판(40)과 제 2 기판(40) 상에 위치한 복수의 LED 칩(20)을 포함하고, LED 칩(20)은 제 1 전극(21)과 제 1 반도체층(22)을 포함한다.
단계(S120), 기재(10)와 LED 칩 어레이를 바인딩한다.
여기서, 예시적으로, 기재(10)와 LED 칩 어레이를 바인딩하는 방식은 플립 본딩이고 제 1 전극(21)과 기재(10)를 전기적으로 연결되도록 한다.
단계(S130), LED 칩 어레이의 제 2 기판(40)을 제거한다.
여기서, 제 2 기판(40)을 제거한 후, 제 1 반도체층(22)은 기재(10)로부터 가장 멀리 떨어져 있다. 제 2 기판(40)을 제거하는 공정은 다양하고, 예시적으로, 기판이 사파이어 기판이면, 레이저 박리를 사용하여 사파이어 기판을 제거하고; 기판이 실리콘 기판이면, 습식에칭을 사용하여 실리콘 기판을 제거할 수 있다.
단계(S140), 기재(10)에서 멀리 떨어진 LED 칩 어레이의 일측에서 도전층(30)을 제조한다.
여기서, 도전층(30)은 제 1 반도체층(22)과 접촉하고, 도전층(30)은 중공부(31)를 포함하며, 제 1 반도체층(22)의 두께 방향을 따라, 중공부(31)는 제 1 반도체층(22)에서의 제 1 전극(21)의 투영과 중첩된다. 해당 도전층(30)의 제조 방법은 다양하고, 예를 들어, 도전층(30)의 제조는 다음 단계: 증착 공정 또는 스퍼터링 공정으로 기재(10)에서 멀리 떨어진 LED 칩 어레이의 일측에서 도전층 재료를 제조하는 단계; 기재(10)에서 멀리 떨어진 도전층 재료의 일측에 포토레지스트를 코팅하는 단계; 포토리소그래피 공정으로 포토리소그래피를 패터닝하는 단계; 및 건식 에칭 공정 또는 습식 에칭 공정으로 도전층 재료를 패터닝하여 도전층(30)을 형성하는 단계;를 포함한다. 다른 예로서, 도전층(30)의 제조는, 미세 금속 마스크를 증발 소스과 제 1 반도체층(22) 사이에 위치하고, 도전층 재료를 제 1 반도체층(22)의 표면에 증착하며, 중공부(31)를 구비하는 도전층(30)을 형성하는 단계를 포함한다.
본 출원의 도전층(30)은 제 1 전극(21)에서 멀리 떨어진 LED 칩(20)의 일측에 구성되고, 제 1 반도체층(22)과 접촉한다. 도전층(30)은 중공부(31)를 포함하고, 제 1 반도체층(22)의 두께 방향을 따라, 중공부(31)는 제 1 반도체층(22)에서의 제 1 전극(21)의 투영과 중첩된다. 제 1 측면에서, 도전층(30)은 제 1 반도체층(22)과 접촉되어, 도전층(30)과 제 1 반도체층(22)을 모두 LED 칩(20)의 전류 전도층으로 하고, 따라서 전류 전도층의 저항을 감소하며, 디스플레이 패널의 휘도의 균일성을 향상시킨다. 제 2 측면에서, 제 1 반도체층(22)의 표면이 평탄하므로, 도전층(30)의 표면 전체와 제 1 반도체층(22)의 표면 전체의 접촉 전도에 유리하고, 따라서 도전층(30)과 제 1 반도체층(22)의 접촉 불량을 방지하고 오정렬로 인한 도전층(30)과 LED 칩(20)의 기타 필름의 접촉 문제를 방지하는데 유리하다. 따라서, 본 출원은 디스플레이 패널의 일드율을 향상시키고, 해당 도전층(30)의 제조가 종래의 공정에 의해 실행되며, 공정 난이도가 비교적으로 낮고, 쉽게 구현될 수 있다. 제 3 측면에서, 도전층(30)의 중공부(31)는 제 1 반도체층(22)에서의 제 1 전극(21)의 투영과 중첩되고, 즉 도전층(30)의 중공부(31)는 LED 칩(20)과 중첩되므로, LED 칩(20)에서 방출하는 광선이 중공부(31)를 통해 방출될 수 있으므로, 본 출원은 전류 전도층의 저항을 감소하는데 유리할 뿐만 아니라 디스플레이 패널의 발광 효율에도 영향을 주지 않는다. 따라서, 본 출원은 디스플레이 패널 발광 효율을 보장하는 것을 기반으로 하여, 보다 낮은 공정 난이도로 전류 전도층의 저항을 감소시키는 효과를 달성한다.
설명해야 한 것은, 본 출원에 의해 제공된 도전층(30)의 재료에 대해 다양한 선택을 할 수 있고, 실제 응용에서 수요에 따라 설정한다. 예를 들어, 도전층(30)의 재료는 인듐 주석 산화물, 인듐 아연 산화물, 아연 산화물, 인듐 산화물, 인듐 갈륨 산화물 및 아연 알루미늄 산화물 등 투광 재료 중 하나 또는 하나 이상, 또는 은과 은 합금 등 반투광 재료 중 하나 또는 하나 이상, 또는 알루미늄, 몰리브덴, 티타늄, 구리 또는 이등의 합금 등 광 불투광 재료 중 하나 또는 하나 이상을 선택할 수 있다.
계속해서 도 1과 도 2를 참조하면, 선택적으로, 도전층(30)은 비중공부(32)를 더 포함하고, 비중공부(32)는 투광하지 않는다. 본 출원은 중공부(31)가 제 1 반도체층(22)에서의 제 1 전극(21)의 투영과 중첩되게 하고, 비중공부(32)가 투광하지 않도록 구성되게 하여, 해당 도전층(30)을 블랙 매트릭스로의 작용을 하도록 한다. 일 측면에서, 제 1 반도체층(22) 두께의 방향에 따라, LED 칩(20)에서 방출한 방출 각도가 비교적 작은 광선은 중공부(31)를 통해 방출될 수 있지만, LED 칩(20)에서 방출한 각도가 비교적 큰 광선은 비중공부(32) 표면에 방출된 후 비중공부(32)를 통해 방출될 수 없고, 따라서, 비중공부(32)를 투광하지 못하게 구성하는 것은 픽셀과 픽셀 사이의 옵티컬크로스토크를 방지하는데 유리하다. 다른 측면에서, 투광 재료와 반 투광 재료에 비하면, 비중공부(32)를 투광하지 못하게 구성하면 전도 기능이 더 좋고, 저항이 더 낮은 재료를 더 쉽게 선택할 수 있으며, 따라서, 비중공부(32)를 투광하는 못하게 구성하는 것은 전류 전도층의 저항을 감소하는데 유리하다.
선택적으로, 도전층(30)은 금속 도전층이다. 금속 재료는 비금속 재료에 비해, 더 강한 전도 기능을 구비하고, 따라서, 도전층(30)을 금속 도전층으로 구성하는 것은 전류 전도층의 전도 기능을 더욱 향상하는데 유리하다. 선택적으로, 금속 재료는 예를 들어 알루미늄, 구리, 티타늄 또는 은 중 적어도 하나를 포함할 수 있다. 다른 금속 재료에 비해, 본 출원 실시예에 의해 제공된 금속 재료는 가공이 용이하고, 금속 재료와 제 1 반도체층(22)의 접촉 및 공정 비용을 감소하는데 유리하다.
설명해야 할 것은, 도 1에서 예시적으로 제 1 반도체층(22)의 두께 방향을 따라, 도전층(30) 투영의 형상이 격자 형상인 것을 예시하지만, 본 출원에 대한 한정이 되지 않고, 선택적으로, 도전층(30)의 형상은 스트립 형상, 링 형상 또는 동심 링 형상 등으로 설정될 수도 있으며, 실제 응용에서 수요에 따라 설정될 수 있다. 예시적으로, 도 4를 참조하면, 도전층(30)의 형상은 스트립 형상이고; 도 5를 참조하면, 도전층(30)의 형상은 동심 링 형상이다. 본 실시예에서, 도전층(30) 투영의 형상은 격자 형상인 이유는 디스플레이 패널에서의 LED 칩(20)을 일반적으로 어레이로 배열하기 때문이고, 즉 LED 칩(20)을 구성한 영역은 발광 영역이고, 동일한 평면에서 LED 칩(20)을 구성하지 않은 영역은 비발광 영역이고, 발광 영역과 비발광 여역이 엇갈리게 구성되어 형성한 형상은 격자 형상이며, 따라서, 도전층(30)의 투영의 형상은 격사 형상으로 각 LED 칩(20)에 대해 주변에 모두 비중공부(32)가 구성되게 함으로써, 도전층(30)의 면적을 증가하고, 더 나아가 전류 전도층의 전도 기능을 향상하는데 유리하다.
도 6은 본 출원의 실시예에 의해 제공된 LED 칩 어레이의 제조 방법의 각 단계에서 형성된 LED 칩 어레이의 구조 개략도이다. 도 6을 참조하면, 예시적으로, 해당 LED 칩 어레이의 제조 방법은 다음 단계를 포함한다.
단계(S210), LED 에피택셜 웨이퍼를 제조한다.
여기서, 제 2 기판(40)에 순착적으로 제 1 반도체층(22), 다중양자우물재료층(44) 및 제 2 반동체 재료층(43)를 제조한다. 제 2 기판(40)은 예를 들어 실리콘 기판 또는 사파이어 기판일 수 있다. 선택적으로, 제 1 반도체층(22)을 제조하기 전, 제 2 기판(40)에 버퍼층을 제조하고, 버퍼층의 재료는 예를 들어 질화알루미늄(AlN) 또는 질화갈륨(GaN)일 수 있다. 제 1 반도체층(22)과 제 2 기판(40) 사이에 버퍼층을 구성하는 것은 제 1 반도체층(22)과 제 2 기판(40)의 결정격자 매칭을 향상하는데 유리하다.
단계(S220), LED 에피택셜 웨이퍼을 에칭하여 LED 에피택셜 구조와 격리 홈(45)을 형성한다. 여기서, LED 에피택셜 웨이퍼를 에칭하는 공정은 예를 들어 포토리소그래피 및 에칭 공정일 수 있고, 즉 우선 제 2 반도체 재료층(43)에 포토레지스트를 코팅하고, 포토리소그래피 공정으로 해당 포토레지스트를 패터닝하며, 그런 다음 에칭 공정으로 해당 LED 에피택셜 구조 사이의 반도체 필름을 제거하고, 에칭 격리 홈(45)은 제 1 반도체층(22)에서 멈추며, 에칭된 부분은 격리 홈(45)을 형성하고, 격리 홈(45)은 인접한 두 개의 LED 칩(20) 사이에 위치한다.
LED 에피택셜 구조는, 제 1 반도체층(22), 다중양자우물재료층(44)을 에칭한 후 형성된 다중양자우물층(24) 및 제 2 반도체 재료층(43)을 에칭한 후 형성된 제 2 반도체층(23)을 포함한다.
단계(S230) 격리 홈(45)을 충진하여 제 2 절연층(46)을 형성한다.
여기서, 격리 홈(45)을 충진하는 공정으로서 물리, 화학 증기 증착 공정을 사용하여 실리콘다이옥사이드, 실리콘 질화물 또는 브래그 반사층(DBR) 등 무기 절연 재료를 충진할 수 있다.
그런 다음, 화학 기계적 연마(CMP) 공정으로 제 2 절연층(46)을 매끄럽게 하여 제 2 절연층(46)의 높이와 LED 에피택셜 구조의 테이블(즉 제 2 기판(40)에서 멀리 떨어진 제 2 반도체층(23)의 상표면) 높이가 일치하도록 유지한다. 선택적으로, 제 2 절연층(46)은 브래그 반사층이고, 브래그 반사층은 주기성 반사점을 구비하며, LED 칩(20)의 광선이 브래그 반사층에 입사될 때, 브래그 반사층은 주기성 반사를 생성하고, LED 칩(20)에서 방출하는 광선이 인접한 LED 칩(20)으로 방출되는 것을 차단함으로써, LED 칩(20)의 광추출 효율을 향상시키고, LED 칩(20) 사이의 옵티컬크로스토크(optical crosstalk)를 감소시키며, 즉 픽셀과 픽셀 사이의 옵티컬크로스토크를 감소시킨다.
단계(S240), 제 2 기판(40)에서 멀리 떨어진 LED 에피택셜 구조의 일측의 표면에 제 1 전극(21)을 제조하여 LED 칩 어레이를 형성한다.
본 출원에 의해 제공된 LED 칩 어레이의 제조 방법 공정은 구현이 가능하고, 일드율이 비교적 높다. 여기서, LED 에피택셜 웨이퍼를 제조하는 단계(S210)을 생략하고, LED 에피택셜 웨이퍼에 대해, 제조된 에피택셜 웨이퍼를 직접 구입할 수도 있다.
도 7은 본 출원의 실시예에 의해 제공된 다른 하나의 LED 칩 어레이의 제조 방법의 각 단계에서 형성된 LED 칩 어레이의 구조 개략도이다. 도 7을 참조하면, 예시적으로, 해당 LED 칩 어레이의 제조 방법은 다음 단계를 포함한다.
단계(S310), LED 에피택셜 웨이퍼를 제조한다.
단계(S320), LED 에피택셜 웨이퍼을 에칭하여 LED 에피택셜 구조와 격리 홈(45)을 형성한다.
단계(S330), 격리 홈(45)의 저면 및 측벽 표면에 제 1 절연층(47)을 제조하여 제 2 트렌치(48)를 형성한다.
여기서, 제 1 절연층(47)의 제조 공정으로서, 화학 증기 증착 공정을 사용하여 격리 홈(45)의 저면 및 측벽 표면에 한 층의 실리콘다이옥사이드, 실리콘카보니트라이드 또는 브래그 반사층(DBR) 등 무기 절연 재료층을 제조하는 공정일 수 있다. 제 1 절연층(47)의 두께는 격리 홈(45)의 깊이보다 작게하여 제 1 절연층(47)에 제 2 트렌치(48)를 형성할 수 있다. 격리 홈(45)의 측벽은 LED 칩(20)의 측벽이고, 선택적으로, 제 1 절연층(47)은 브래그 반사층이며, 브래그 반사층은 주기성 반사점을 구비하고, LED 칩(20)의 광선이 브래그 반사층에 입사될 때, 브래그 반사층은 주기성 반사를 생성하며, LED 칩(20)에서 방출하는 광선이 인접한 LED 칩(20)으로 방출되는 것을 차단함으로써, LED 칩(20)의 광추출 효율을 향상시키고, LED 칩(20) 사이의 옵티컬크로스토크를 감소시키며, 즉 픽셀과 픽셀 사이의 옵티컬크로스토크를 감소시킨다.
단계(S340), 제 2 기판(40)에서 멀리 떨어진 LED 에피택셜 구조의 일측의 표면에 제 1 전극(21)을 제조하여 LED 칩 어레이를 형성한다.
선택적으로, 본 출원에서 격리 홈(45)을 충진하지 않고, LED 에피택셜 구조의 측벽 표면에 한 층의 절연층을 제조하여 격리 홈의 구조를 보유한다. 본 출원의 이런 구성은, 후속에 기재(10)와 LED 칩(20)을 바인딩하는 공정에서, 제 2 트렌치(48)는 본딩되는 솔더를 수용할 수 있고, 인접한 솔더 조인트 간의 단락을 방지하고 인접한 LED 칩(20) 사이의 전극 단락을 방지한다.
도 8은 본 출원의 실시예에 의해 제공된 제 2 디스플레이 패널의 구조 개략도이다. 도 8을 참조하면, 선택적으로, 디스플레이 패널은 반사층(52)을 더 포함하고, 발광 다이오드 칩(20)은 측벽을 포함하며, 상기 발광 다이오드 칩(20)의 측벽은 LED 에피택셜 구조의 측벽이다. 반사층(52)은 LED 에피택셜 구조의 측벽에 위치하고, LED 에피택셜 구조의 측벽 표면 및 격리 홈(45)의 저면에 제 1 절연층(47)을 제조한다. 여기서, LED 칩(20)의 측벽은 제 1 트렌치(51)의 측벽일 수도 있다. 반사층(52)이 LED 에피택셜 구조의 측벽에 위치하므로, 한 측면에서, LED 칩(20)에서 방출하는 광선이 인접한 LED 칩(20)으로 방출하는 것을 방지하고, LED 칩(20) 사이의 옵티컬크로스토크를 감소시킨다. 다른 측면에서, 반사층(52)이 LED 칩(20)이 반사층(52)에 발사한 광선을 반사하여, 광선이 LED 칩(20)의 측벽에서 방출하는 것을 방자하고, LED 칩(20)에서 방출하는 광선이 발광면으로부터 더 많이 방출하는데 유리하며, 나아가 LED 칩(20)의 방광 효율을 향상시킨다.
도 9는 본 출원의 실시예에 의해 제공된 제 3 디스플레이 패널의 구조 개략도이다. 도 9를 참조하면, 선택적으로, 디스플레이 패널은 격리벽(50)을 더 포함하고, 격리벽(50)은 인접한 LED 칩(20) 사이에 구성되며, LED 칩(20)과 인접한 격리벽(50) 사이에 제 1 트렌치(51)를 형성한다. 본 출원은 인접한 두 개의 LED 칩(20) 사이에 격리벽(50)과 제 1 트렌치(51)를 구성함으로써, 기재(10)와 LED 칩(20)의 바인딩 공정에서, 솔더 조인트의 솔더가 격리벽(50)의 일측의 제 1 트렌치(51)로부터 격리벽(50)의 반대측에 위치한 제 1 트렌치(51) 내로 확장되는 것을 방지함으로써, 솔더의 측방향 확장을 방지하여 인접한 솔더 조인트 간의 솔더의 단락을 방지하고, 인접한 LED 칩(20) 사이의 전극 단락 현상을 방지하며, 바인딩의 일드율을 향상시킨다.
도 10은 본 출원의 실시예에 의해 제공된 제 4 디스플레이 패널의 구조 개략도이다. 도 10을 참조하면, 선택적으로, 디스플레이 패널은 제 1 절연층(47)을 더 포함한다. LED 에피택셜 구조의 테이블에 위치한 제 1 절연층(47)에는 비아홀이 구성되고, 제 1 반도체층(22)의 두께 방향을 따라, 비아홀은 제 1 전극(21)과 중첩되며, 즉 제 1 반도체층(22)의 두께 방향을 따라, 제 1 절연층(47)에서의 비아홀의 투영은 제 1 절연층(47)에서의 제 1 전극(21)의 투영과 중첩된다. 발광 다이오드 칩(20)은 테이블과 측벽을 포함하고; 상기 테이블과 측벽은 즉 LED 에피택셜 구조의 테이블과 측벽이며; 제 1 전극(21)은 테이블을 커버하고, 측벽 상에 위치한 제 1 절연층(47)의 부분을 커버한다. 본 출원은 제 1 전극(21)을 테이블 및 측벽 상에 위치한 제 1 절연층(47)의 부분을 커버하도록 구성하여, 제 1 전극(21)이 전극의 공능을 구비할 뿐만 아니라 반사층의 공능도 구비함으로써, 제 1 전극(21)은 LED 칩(20)에서 방출한 광선이 인접한 LED 칩(20)으로 방출하는 것을 방지할 수도 있고, LED 칩(20) 사이의 옵티컬크로스토크를 감소시키며, 광선이 LED 칩(20)의 측벽으로부터 방출되는 것을 방지시키고, LED 칩(20)에서 방출하는 광선이 발광면으로부터 더 많이 방출하는데 유리하며, LED 칩(20)의 방광 효율을 향상시킨다. 또한, 제 1 전극(21)과 반사층을 각각 제조하는 것에 비해, 본 출원은 반사층의 제조 공정을 감소하여, 공정의 단계를 감소시킨다.
본 출원은 디스플레이 장치을 더 제공한다. 해당 디스플레이 장치는 예를 들어 본 출원의 임의의 실시예에 의해 제공된 디스플레이 패널을 포함하고, 해당 디스플레이 장치는 예를 들어 휴대전화, 태블릿, 컴퓨터, TV 또는 스마트 웨어러블 기기 등일 수 있다. 해당 디스플레이 장치는 본 출원의 임의의 실시예에 의해 제공된 디스플레이 패널을 포함할 수 있고, 그 기술적 원리 및 기술적 효과는 유사하므로 여기에서 반복하지 않는다.
본 출원의 실시예는 디스플레이 패널의 제조 방법을 더 제공한다. 도 11은 본 출원의 실시예에 의해 제공된 디스플레이 패널의 제조 방법의 흐름 개략도이다. 도 11을 참조하면, 해당 디스플레이 패널의 제조 방법은 다음 단계를 포함한다.
단계(S410), LED 칩 어레이를 제공하고, LED 칩 어레이는 복수의 LED 칩을 포함하며, LED 칩은 제 1 전극과 제 1 반도체층을 포함한다.
단계(S420), 제 1 전극에서 멀리 떨어진 LED 칩의 일측에 도전층을 제조하고; 도전층은 제 1 반도체층과 접촉하며; 도전층은 중공부를 포함하고, 제 1 반도체층의 두께 방향을 따라, 동일한 평면에서 중공부와 제 1 전극의 투영은 중첩된다.
본 출원은 제 1 전극에서 멀리 떨어진 LED 칩의 일측에 도전층을 제조하고; 도전층은 제 1 반도체층과 접촉하며; 도전층은 중공부를 포함하고, 제 1 반도체층의 두께 방향을 따라, 중공부는 제 1 전극과 중첩된다. 제 1 측면에서, 본 출원에 의해 제공된 디스플레이 패널의 도전층은 제 1 반도체층과 접촉하여 도전층과 제 1 반도체층을 모두 LED 칩의 전류 전도층으로 하고, 따라서 전류 전도층의 저항을 감소시키며, 디스플레이 패널의 휘도의 균일성을 향상시킨다. 제 2 측면에서, 제 1 반도체층의 표면은 평탄하므로, 도전층의 표면 전체와 제 1 반도체층의 표면 전체의 접촉 전도에 유리하고, 따라서 도전층과 제 1 반도체층의 접촉 불량을 방지하는데 유리하며, 오정렬로 인한 도전층과 LED 칩의 기타 필름의 접촉 문제를 방지하는데 유리하고, 따라서, 본 출원은 디스플레이 패널의 일드율을 향상시키며, 해당 도전층의 제조는 관련된 공정에 의해 실행 가능하고, 공정 난이도가 비교적 낮으며, 쉽게 구현될 수 있다. 제 3 측면에서, 도전층의 중공부는 제 1 전극과 중첩되고, 즉 도전층의 중공부는 LED 칩과 겹쳐, LED 칩에서 방출하는 광선이 중공부를 통해 방출될 수 있으므로, 본 출원은 전류 전도층의 저항을 감소하는데 유리할 뿐만 아니라 디스플레이 패널의 발광 효율에도 영향을 주지 않는다. 따라서, 본 출원은 디스플레이 패널 발광 효율을 보장하는 것을 기반으로 하여, 보다 낮은 공정 난이도로 전류 전도층의 저항을 감소하는 효과를 구현한다.
Claims (20)
- 적층되어 설치된 제 1 전극과 제 1 반도체층을 포함하는 적어도 하나의 발광 다이오드 칩; 및
상기 제 1 전극에서 멀리 떨어진 상기 발광 다이오드 칩의 일측에 위치한 도전층;을 포함하고;
여기서, 상기 도전층은 상기 제 1 반도체층과 접촉하며; 상기 도전층은 중공부를 포함하고, 상기 제 1 반도체층의 두께 방향을 따라, 상기 도전층에서의 상기 중공부의 투영과 상기 도전층에서의 상기 제 1 전극의 투영이 중첩되는 것을 특징으로 하는 디스플레이 패널. - 제 1항에 있어서,
상기 제 1 반도체층의 두께 방향을 따라, 상기 도전층의 투영 형상은 그리드 형상, 스트립 형상 또는 동심 링 형상인 것을 특징으로 하는 디스플레이 패널. - 제 1항에 있어서,
상기 도전층은 비중공부를 더 포함하고, 상기 비중공부는 투광하지 않는 것을 특징으로 하는 디스플레이 패널. - 제 1항에 있어서,
상기 도전층은 금속 도전층인 것을 특징으로 하는 디스플레이 패널. - 제 4항에 있어서,
상기 도전층의 재료는 알루미늄, 구리, 티타늄 또는 은 중 적어도 하나를 포함하는 것을 특징으로 하는 디스플레이 패널. - 제 1항에 있어서,
반사층을 더 포함하고, 상기 발광 다이오드 칩은 측벽을 포함하며, 상기 반사층은 상기 발광 다이오드 칩의 측벽에 위치하는 것을 특징으로 하는 디스플레이 패널. - 제 1항에 있어서,
상기 발광 다이오드 칩은 순착적으로 적층된 다중양자우물층과 제 2 반도체층을 더 포함하고, 상기 다중양자우물층은 상기 도전층에서 멀리 떨어진 상기 제 1 반도체층의 일측에 위치하며, 상기 제 2 반도체층은 상기 제 1 반도체층에서 멀리 떨어진 상기 다중양자우물층의 일측에 위치하는 것을 특징으로 하는 디스플레이 패널. - 제 7항에 있어서,
상기 제 1 반도체층은 N형 질화갈륨이고, 상기 제 2 반도체층은 P형 질화갈륨인 것을 특징으로 하는 디스플레이 패널. - 제 1항 내지 제 8항 중 어느 한 항에 있어서,
상기 발광 다이오드 칩의 개수는 복수이고;
상기 디스플레이 패널은 격리벽을 더 포함하며, 상기 격리벽은 인접한 상기 발광 다이오드 칩 사이에 구성되고, 상기 발광 다이오드 칩과 인접한 상기 격리벽 사이에 제 1 트렌치를 형성하는 것을 특징으로 하는 디스플레이 패널. - 제 9항에 있어서,
상기 제 1 반도체층은 복수의 발광 다이오드 칩의 공통층인 것을 특징으로 하는 디스플레이 패널. - 제 9항에 있어서,
제 1 절연층을 더 포함하고, 상기 제 1 절연층은 비아홀을 포함하며, 상기 제 1 반도체층의 두께 방향을 따라, 상기 제 1 절연층에서의 상기 비아홀의 투영은 상기 제 1 절연층에서의 상기 제 1 전극의 투영과 중첩되고;
상기 발광 다이오드 칩은 테이블을 더 포함하며;
상기 제 1 전극은 상기 테이블을 커버하고 상기 측벽 상에 위치한 상기 제 1 절연층의 부분을 커버하는 것을 특징으로 하는 디스플레이 패널. - 제 1 항 내지 제 11 항 증 어느 한 항에 따른 디스플레이 패널을 포함하는 것을 특징으로 하는 디스플레이 장치.
- 발광 다이오드 칩 어레이를 제공하는 단계-상기 발광 다이오드 칩 어레이는 복수의 발광 다이오드 칩을 포함하고, 상기 발광 다이오드 칩은 제 1 전극과 제 1 반도체층을 포함함-; 및
상기 제 1 전극에서 멀리 떨어진 상기 발광 다이오드 칩의 일측에 도전층을 제조하는 단계;를 포함하고, 상기 도전층은 상기 제 1 반도체층과 접촉하며; 상기 도전층은 중공부을 포함하고, 상기 제 1 반도체층의 두께 방향을 따라, 상기 도전층에서의 상기 중공부의 투영은 상기 도전층에서의 상기 제 1 전극의 투영과 중첩되는 것을 특징으로 하는 디스플레이 패널의 제조 방법. - 제 13항에 있어서,
상기 발광 다이오드 칩 어레이를 제공하는 동시에 기재를 더 제공하고, 상기 발광 다이오드 칩 어레이는 제 2 기판을 더 포함하며, 상기 복수의 발광 다이오드 칩은 상기 제 2 기판에 위치하는 것을 특징으로 하는 디스플레이 패널의 제조 방법. - 제 14항에 있어서,
상기 기재와 상기 발광 다이오드 칩 어레이를 제공한 후, 상기 기재를 상기 발광 다이오드 칩 어레이와 바인딩하고; 그 다음, 상기 발광 다이오드 칩 어레이의 제 2 기판을 제거하는 것을 특징으로 하는 디스플레이 패널의 제조 방법. - 제 15항에 있어서,
상기 기재와 상기 발광 다이오드 칩 어레이의 바인딩 방식은 플립 본딩이고 상기 제 1 전극을 상기 기재와 전기적으로 연결되도록 하는 것을 특징으로 하는 디스플레이 패널의 제조 방법. - 제 14항 내지 제 16항 중 어느 한 항에 있어서,
상기 발광 다이오드 칩 어레이의 제조 방법은,
발광 다이오드의 에피택셜 웨이퍼를 제조하는 단계;
상기 발광 다이오드의 에피택셜 웨이퍼를 에칭하여 발광 다이오드 에피택셜 구조와 격리 홈을 형성하는 단계;
상기 격리 홈을 충진하여 제 2 절연층을 형성하는 단계; 및
상기 제 2 기판에서 멀리 떨어진 발광 다이오드 에피택셜 구조의 일측의 표면에 제 1 전극을 제조하여 상기 발광 다이오드 칩 어레이를 형성하는 단계;를 포함하는 것을 특징으로 하는 디스플레이 패널의 제조 방법. - 제 17항에 있어서,
상기 제 2 절연층의 높이와 발광 다이오드 에피택셜 구조의 테이블 높이가 일치하도록 유지하는 것을 특징으로 하는 디스플레이 패널의 제조 방법. - 제 14항 내지 제 16항 중 어느 한 항에 있어서,
상기 발광 다이오드 칩 어레이의 제조 방법은,
발광 다이오드의 에피택셜 웨이퍼를 제조하는 단계;
상기 발광 다이오드의 에피택셜 웨이퍼를 에칭하여 발광 다이오드 에피택셜 구조와 격리 홈을 형성하는 단계;
상기 격리 홈의 저면과 측벽 표면에 제 1 절연층을 제조하여 제 2 트렌치를 형성하는 단계; 및
상기 제 2 기판에서 멀리 떨어진 상기 발광 다이오드 에피택셜 구조의 일측의 표면에 제 1 전극을 제조하여 발광 다이오드 칩 어레이를 형성하는 단계;를 포함하는 것을 특징으로 하는 디스플레이 패널의 제조 방법. - 제 19항에 있어서,
상기 제 1 절연층의 두께를 상기 격리 홈의 깊이보다 작게하여 상기 제 1 절연층에 상기 제 2 트렌치를 형성하도록 하는 것을 특징으로 하는 디스플레이 패널의 제조 방법.
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