KR20230085679A - 적층형 서브 픽셀을 갖는 디스플레이 패널 및 그의 픽셀 칩 - Google Patents

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Abstract

본 발명은 적층형 서브 픽셀을 갖는 디스플레이 패널과 디스플레이 패널에 채용되는 픽셀 칩을 개시한다. 상기 픽셀 칩은 질화 갈륨(GaN) 기반의 에피택셜 공정을 통하여 적층 구조의 마이크로 LED를 구현함으로써 픽셀의 이차원적 구조와 적층 구조를 개선할 수 있다.

Description

적층형 서브 픽셀을 갖는 디스플레이 패널 및 그의 픽셀 칩{DISPLAY PANEL HAVING STACKED SUB-PIXEL AND PIXEL CHIP THEREOF}
본 발명은 디스플레이 패널에 관한 것으로서, 보다 상세하게는 적층형 서브 픽셀을 갖는 디스플레이 패널과 상기 디스플레이 패널에 채용되는 픽셀 칩에 관한 것이다.
마이크로 LED 기술은 증강 현실이나 가상 현실과 같이 고해상도와 초소형 픽셀을 요구하는 디스플레이 패널에 이용될 수 있다. 마이크로 LED는 밝기, 해상도, 응답 속도, 에너지 효율성 및 수명 등에 우수한 특성을 갖는다.
10000nit 이상의 야외 시인성을 갖도록 디스플레이 패널을 구성하는 경우, 상기한 마이크로 LED를 이용하는 것이 고려될 수 있다.
마이크로 LED는 증강 현실이나 가상 현실을 위한 고해상도의 초소형 픽셀로 이용되는 경우, 2000PPI 내지 2500PPI 이상의 해상도로 픽셀을 구현할 수 있도록 제작되어야 하며, 이때 픽셀 사이즈는 10㎛ 이하를 충족하여야 한다.
마이크로 LED가 2000PPI 내지 2500PPI 이상의 해상도와 10㎛ 이하의 초소형화를 충족하지 못하는 경우, 큰 픽셀로 인하여 고해상도의 디스플레이 패널의 구현에 어려움이 있고, 사용자가 눈에 피로를 느끼거나 어지럼증을 겪을 수 있다.
상기한 마이크로 LED를 이용하여 고해상도 및 초소형의 픽셀을 구현하기에는 해결해야할 기술적 과제가 많다.
일예로, 마이크로 LED를 이용한 디스플레이 패널은 R, G, B 에피택셜층을 디스플레이 기판 상에 옮기는 전사 기술을 통한 적층 구조를 갖도록 픽셀을 구성할 수 있다. 이때, R, G, B 에피택셜층 각각이 마이크로 LED에 해당하는 것으로 이해될 수 있다.
픽셀을 구성하기 위하여, R, G, B 에피택셜층을 개별적으로 제작하고, 제작된 R, G, B 에피택셜층을 각각 디스플레이 기판에 전사하여 적층할 수 있다.
이 경우, R, G, B 에피택셜층의 전사와 적층에 높은 난이도의 공정이 요구된다. 그리고, R, G, B 에피택셜층을 각각 전사함으로 인하여 많은 공정 시간이 필요한 문제점이 있다. 그리고, 적층된 RGB 에피택셜층에 비아(Via) 형태의 컨택을 형성하는 등의 배선을 위한 복잡한 공정이 요구되는 문제점이 있다. 상기한 문제점들로 인하여 R, G, B 에피택셜층을 각각 전사하여 마이크로 LED를 구성하는 경우, 디스플레이 패널의 수율이 저하되는 문제점이 있다.
또한, 픽셀을 구성하기 위하여, R, G, B 에피택셜층을 개별적으로 제작하고, 제작된 R, G, B 에패택셜층을 각각 디스플레이 기판에 전사하여 이차원적으로 정렬할 수 있다.
이 경우에도, R, G, B 에피택셜층을 각각 디스플레이 기판에 전사함으로 인하여 공정 시간이 증가하는 문제점이 있다. 또한, R, G, B 에피택셜층이 이차원적으로 배열됨에 따라 픽셀의 크기가 증가하며, 고해상도의 디스플레이를 구현하는데 어려움이 있다.
따라서, 마이크로 LED를 이용한 디스플레이 패널을 구현하기 위한 새로운 플랫폼의 개발이 요구되며, 마이크로 LED를 이용하여 픽셀을 구성하기 위한 공정의 난이도와 공정 시간을 개선할 수 있는 기술의 개발이 필요한 실정이다.
본 발명의 목적은 픽셀의 이차원적 구조와 적층 구조를 개선함으로써 공정의 난이도, 공정 시간 및 수율을 개선할 수 있는 적층형 서브 픽셀을 갖는 디스플레이 패널 및 그의 픽셀 칩을 제공함에 있다.
본 발명의 다른 목적은 서브 픽셀들의 집적도를 개선함으로써 고해상도와 초소형 픽셀을 구현할 수 있는 적층형 서브 픽셀을 갖는 디스플레이 패널 및 그의 픽셀 칩을 제공함에 있다.
본 발명의 또다른 목적은 픽셀 구조의 개선을 통하여 디스플레이 기판에 실장되는 픽셀 칩들의 수를 증가시킴으로써 해상도를 개선할 수 있는 적층형 서브 픽셀을 갖는 디스플레이 패널 및 그의 픽셀 칩을 제공함에 있다.
본 발명의 또다른 목적은 질화 갈륨(GaN) 기반의 에피택셜 공정을 통하여 그린(Green)과 블루(Blue)를 위한 마이크로 LED를 적층한 적층형 서브 픽셀을 갖는 디스플레이 패널 및 그의 픽셀 칩을 제공함에 있다.
본 발명의 또다른 목적은 알루미늄갈륨인듐포스파이드(AlGaInP) 기반의 에피택셜 공정을 통하여 레드(Red)를 위한 마이크로 LED를 구현함으로써 초소형의 픽셀을 구현할 수 있는 적층형 서브 픽셀을 갖는 디스플레이 패널 및 그의 픽셀 칩을 제공함에 있다.
본 발명의 또다른 목적은 피크 앤 플레이스(Pick and Place) 방식이나 플루이딕 어셈블리(Fluidic Assembly) 등의 고속 전사 기술의 적용이 가능한 적층형 서브 픽셀을 갖는 디스플레이 패널 및 그의 픽셀 칩을 제공함에 있다.
본 발명의 또다른 목적은 본딩을 위한 컨택이 오염되거나 손상되는 것을 방지할 수 있는 적층형 서브 픽셀을 갖는 디스플레이 패널 및 그의 픽셀 칩을 제공함에 있다.
본 발명의 또다른 목적은 디스플레이 기판과 본딩할 때 범프와 쉽게 결합될 수 있는 컨택 구조를 갖는 적층형 서브 픽셀을 갖는 디스플레이 패널 및 그의 픽셀 칩을 제공함에 있다.
본 발명의 디스플레이 패널의 픽셀 칩은, 제1 발광 영역을 형성하며, 제1 서브 픽셀을 위한 제1 발광층과 제2 서브 픽셀을 위한 제2 발광층이 적층된 제1 발광부; 및 제2 발광 영역을 형성하며, 제3 서브 픽셀을 위한 제3 발광층이 형성된 제2 발광부;를 포함하며, 상기 제1 발광 영역과 상기 제2 발광 영역에 의해 픽셀 영역이 형성되고; 그리고, 상기 제2 발광층은 상기 제1 발광층 상부의 일부 영역에 상기 제1 발광층보다 작은 면적을 갖도록 형성됨을 특징으로 한다.
본 발명의 적층형 서브 픽셀을 갖는 디스플레이 패널은, 동일한 방향으로 기울어진 평행사변형의 평면의 픽셀 영역을 갖는 픽셀 칩들이 복수의 행과 복수의 열로 어레이를 이루고, 상기 픽셀 영역은 사다리꼴의 제1 발광 영역과 역사다리꼴의 제2 발광 영역으로 구분되고, 상기 제1 발광 영역에, 제1 서브 픽셀을 위한 제1 발광층과 제2 서브 픽셀을 위한 제2 발광층이 적층된 상기 사다리꼴의 제1 발광부가 형성되며, 상기 제2 발광 영역에, 제3 서브 픽셀을 위한 제3 발광층이 형성된 상기 역사다리꼴의 제2 발광부가 형성되고, 그리고, 상기 제2 발광층은 상기 제1 발광층 상부의 일부 영역에 구성되며, 상기 제1 발광층보다 작은 서브 픽셀 면적을 가짐을 특징으로 한다.
본 발명은 질화 갈륨(GaN) 기반의 에피택셜 공정을 통하여 그린(Green)과 블루(Blue)가 적층된 마이크로 LED를 구현하고, 알루미늄갈륨인듐포스파이드(AlGaInP) 기반의 에피택셜 공정을 통하여 레드(Red)를 위한 마이크로 LED를 구현할 수 있다.
그러므로, 본 발명은 두 개의 발광 영역에 서브 픽셀들을 구현함으로써 픽셀의 이차원적 구조와 적층 구조를 개선할 수 있다.
본 발명은 상기와 같이 고해상도와 초소형 픽셀을 구현할 수 있다. 그러므로, 서브 픽셀들의 집적도가 개선될 수 있고, 고해상도와 초소형 픽셀이 구현될 수 있으며, 공정의 난이도, 공정 시간 및 수율이 개선될 수 있다.
또한, 본 발명은 평행사변형 구조로 픽셀 칩을 구성함에 따라서 일반적인 장방형 구조의 픽셀보다 단위 면적 내에 더 많은 수의 픽셀 칩을 실장할 수 있다. 그러므로, 단위 면적 당 실장되는 픽셀 칩의 수가 증가되는 만큼 해상도가 개선될 수 있는 효과를 기재할 수 있다.
또한, 본 발명은 픽셀의 이차원적 구조와 적층 구조를 개선함에 의해 피크 앤 플레이스(Pick and Place) 방식이나 플루이딕 어셈블리(Fluidic Assembly) 등의 고속 전사 기술의 적용이 가능한 이점이 있다.
또한, 본 발명은 픽셀 칩을 디스플레이 기판에 본딩하기 전에 절연층으로 커버함으로써 컨택이 오염되거나 손상되는 것을 방지할 수 있는 이점이 있다.
또한, 본 발명은 픽셀 칩을 디스플레이 기판에 본딩할 때, 식각에 의해 라운딩된 입구를 갖는 오프닝을 형성하고 리플렉티브 컨택층에 컨케이브(Concave)를 형성함으로써 범프를 통한 컨택을 쉽게 형성할 수 있는 이점이 있다.
도 1은 본 발명의 디스플레이 패널의 픽셀 칩에 따른 실시예의 평면도.
도 2는 일반적인 디스플레이 패널의 픽셀 구성을 나타내는 도면.
도 3은 본 발명의 픽셀 칩을 이용한 디스플레이 패널의 픽셀 구성을 나타내는 도면.
도 4는 도 1의 제1 발광부에 대한 A-A 부분 단면도.
도 5는 도 1의 제2 발광부에 대한 B-B 부분 단면도.
도 6은 절연막의 오프닝과 컨케이브의 형성을 설명하는 단면도.
도 7은 제1 발광부 다른 실시예를 설명하는 도 1의 A-A 부분 단면도.
도 8은 본 발명의 픽셀 칩이 디스플레이 기판에 본딩되는 것을 설명하기 위한 단면도.
본 발명은 두 개의 발광 영역에 서브 픽셀들을 구현하도록 마이크로 LED들을 구성함으로써 이차원적 구조와 적층 구조가 개선된 픽셀을 실시할 수 있다.
본 발명의 실시예의 설명에서 마이크로 LED는 발광 영역 별로 형성되는 발광부로 표현될 수 있다.
본 발명의 디스플레이 패널의 픽셀 칩은 도 1과 같이 실시될 수 있다. 도 1은 본 발명의 픽셀 칩의 실시예의 평면 구조를 설명하기 위한 평면도이다. 도 1의 픽셀 칩(PU)이 디스플레이 기판(도시되지 않음)에 실장됨으로써 픽셀이 형성될 수 있다.
픽셀 칩(PU)은 제1 발광 영역에 형성된 제1 발광부(LED1)와 제2 발광 영역에 형성된 제2 발광부(LED2)를 포함할 수 있다. 즉, 픽셀 칩(PU)은 제1 발광 영역과 제2 발광 영역을 포함하는 픽셀 영역을 형성한다.
여기에서, 제1 발광 영역과 제2 발광 영역은 도 1에 표시하지 않았으나, 제1 발광부(LED1)가 배치되는 영역이 제1 발광 영역에 해당하고 제2 발광부(LED2)가 배치되는 영역이 제2 발광 영역에 해당하는 것으로 이해될 수 있다.
그리고, 제1 발광부(LED1)는 제1 서브 픽셀(SPB)과 제2 서브 픽셀(SPG)을 형성하도록 구성되며, 제2 발광부(LED2)는 제3 서브 픽셀(SPR)을 형성하도록 구성된다. 본 발명의 실시예에서, 제1 서브 픽셀(SPB)은 블루(Blue)를 표시하기 위한 것으로 예시될 수 있으며, 제2 서브 픽셀(SPG)은 그린(Green)을 표시하기 위한 것으로 예시될 수 있고, 제3 서브 픽셀(SPR)은 레드(Red)를 표시하기 위한 것으로 예시될 수 있다.
제1 발광부(LED1)는 상기한 제1 서브 픽셀(SPB)을 위한 제1 발광층과 제2 서브 픽셀(SPG)을 위한 제2 발광층이 적층된 구조를 가질 수 있다.
그리고, 제2 발광부(LED2)는 제3 서브 픽셀(SPR)을 위한 제3 발광층이 형성된 구조를 가질 수 있다.
제1 발광층은 도 1의 제1 서브 픽셀(SPB)을 형성하며 후술하는 도 4에 “100”으로 표시되며, 제2 발광층은 도 1의 제2 서브 픽셀(SPG)을 형성하고 후술하는 도 4에 “200”으로 표시되고, 제3 발광층은 도 1의 제3 서브 픽셀(SPR)을 형성하며 후술하는 도 5에 “300”으로 표시된다.
제2 서브 픽셀(SPG)은 제1 서브 픽셀(SPB)의 일부 영역에 중첩되도록 구성된다. 이를 위하여, 제2 발광층(200)은 제1 발광층(100)의 상부의 일부 영역에 구성되며 제1 발광층(100)보다 작은 서브 픽셀 면적을 갖도록 구성된다. 상기한 제1 서브 픽셀(SPB)의 제1 발광층(100)과 제2 서브 픽셀(SPG)의 제2 발광층(200)의 상세한 구성은 도 4를 참조하여 후술한다.
도 1의 픽셀 칩(PU)은 평행사변형의 평면 구조를 가질 수 있다. 보다 구체적으로, 픽셀 칩(PU)는 마름모꼴의 평면 구조를 가질 수 있다.
상기한 픽셀 칩(PU) 내에서, 제1 서브 픽셀(SPB), 제2 서브 픽셀(SPG) 및 제3 서브 픽셀(SPR)의 면적 비는 그린, 블루 및 레드가 적절한 밝기 비로 혼한될 수 있도록 결정될 수 있다.
예시적으로, 도 1의 픽셀 칩(PU) 내에서, 제1 서브 픽셀(SPB)과 제3 서브 픽셀(SPR)은 동일한 면적을 갖도록 구성될 수 있다. 즉, 제1 발광부(LED1)와 제2 발광부(LED2)는 동일한 면적을 갖도록 구성될 수 있다.
그리고, 평행사변형의 픽셀 칩(PU)을 형성하기 위하여, 제1 서브 픽셀(SPB0와 제3 서브 픽셀(SPR) 즉, 제1 발광부(LED1)와 제2 발광부(LED2)는 서로 점 대칭인 평면 구조를 가질 수 있다.
보다 구체적으로, 제1 서브 픽셀(SPG)을 구현하는 제1 발광부(LED1)의 제1 발광 영역은 사다리꼴로 형성될 수 있고, 제3 서브 픽셀(SPR)을 구현하는 제2 발광부(LED2)의 제2 발광 영역은 역사다리꼴로 형성될 수 있다. 픽셀 칩(PU)은 사디리꼴의 제1 발광부(LED1)와 역사다리꼴의 제2 발광부(LED2)가 인접하게 이차원적으로 배치됨에 따라 평행사변형의 픽셀 영역을 가질 수 있다.
또한, 도 1에는 각 서브 픽셀 영역들에 대응하도록 리플렉티브 컨택층들이 형성될 수 있다.
보다 구체적으로, 제1 서브 픽셀(SPB) 내의 제2 서브 픽셀(SPG)이 형성되지 않은 나머지 영역에 리플렉티브 컨택층(BP)이 위치되고, 리플렉티브 컨택층(BP) 내에 컨택을 위한 오프닝(BC)이 위치된 것으로 예시된다.
상기한 도 1의 리플렉티브 컨택층(BP)과 오프닝(BC)의 배치는 도 4의 제1 발광층(100), 제2 발광층(200), 리플렉티브 컨택층(BP) 및 오프닝(BC)의 구성을 참조하여 이해될 수 있다. 구체적으로, 제1 서브 픽셀(SPB)을 형성하는 제1 발광층(100)의 상부의 일부 영역에 제2 서브 픽셀(SPG)를 형성하는 제2 발광층(200)이 위치하며, 제1 발광층(100)의 상부의 나머지 영역에 리플렉티브 컨택층(BP)이 형성되고, 리플렉티브 컨택층(BP)의 상부에 오프닝(BC)이 형성된다. 상기한 바에 의해, 도 1과 같은 평면 구조를 갖도록 리플렉티브 컨택층(BP)과 오프닝(BC)이 형성될 수 있다.
그리고, 제2 서브 픽셀(SPG) 내에 리플렉티브 컨택층(GP)이 위치되고, 리플렉티브 컨택층(GP) 내에 컨택을 위한 오프닝(GC)이 위치된 것으로 예시된다.
상기한 리플렉티브 컨택층(GP)과 오프닝(GC)의 배치는 도 4의 제2 발광층(200), 리플렉티브 컨택층(GP) 및 오프닝(GC)의 구성을 참조하여 이해될 수 있다. 구체적으로, 제2 서브 픽셀(SPG)을 형성하는 제2 발광층(200)의 상부에 리플렉티브 컨택층(GP)이 형성되고, 리플렉티브 컨택층(GP)의 상부에 오프닝(GC)이 형성된다. 상기한 바에 의해, 도 1과 같은 평면 구조를 갖도록 리플렉티브 컨택층(GP)과 오프닝(GC)이 형성될 수 있다.
그리고, 제3 서브 픽셀(SPR) 내에 리플렉티브 컨택층(RP)이 위치되고, 리플렉티브 컨택층(RP) 내에 컨택을 위한 오프닝(RC)이 위치된 것으로 예시된다.
상기한 리플렉티브 컨택층(RP)과 오프닝(RC)의 배치는 도 5의 제3 발광층(200), 리플렉티브 컨택층(RP) 및 오프닝(RC)의 구성을 참조하여 이해될 수 있다. 구체적으로, 제3 서브 픽셀(SPR)을 형성하는 제3 발광층(300)의 상부에 리플렉티브 컨택층(RP)이 형성되고, 리플렉티브 컨택층(RP)의 상부에 오프닝(RC)이 형성된다. 상기한 바에 의해, 도 1과 같은 평면 구조를 갖도록 리플렉티브 컨택층(RP)과 오프닝(RC)이 형성될 수 있다.
일반적으로 픽셀 칩(PU)은 디스플레이 기판 상에 복수의 행과 복수의 열로 어레이룰 이루도록 실장될 수 있다.
장방형의 평면 구조를 갖는 픽셀 칩(PUC)의 경우, 픽셀 칩(PUC)는 도2와 같이 디스플레이 기판 상에 실장될 수 있다. 도 2의 픽셀 칩(PUC)은 레드를 표시하는 서브 픽셀(SR), 그린을 표시하는 서브 픽셀(SG) 및 블루를 표시하는 서브 픽셀(SB)를 포함하는 것으로 예시된다.
본 발명에 의해 평행사변형의 평면 구조를 갖는 픽셀 칩(PU)의 경우, 픽셀칩(PU)은 도 3과 같이 디스플레이 기판 상에 실장될 수 있다. 본 발명의 디스플레이 패널은 도 3과 같이 동일한 방향으로 기울어진 평행사변형의 평면의 픽셀 영역들을 형성하도록 픽셀 칩들이 실장될 수 있다.
픽셀 칩(PU)의 픽셀 영역은 도 1을 참조하여 설명한 바와 같이 사다리꼴의 제1 발광 영역과 역사다리꼴의 제2 발광 영역으로 구분되고, 사디리꼴의 제1 발광 영역에 제1 서브 픽셀(SPG)와 제2 서브 픽셀(SPB)이 형성되며, 역사다리꼴의 제2 발광 영역에 제3 서브 픽셀(SPR)이 형성된다.
동일한 면적을 갖는 경우, 평행사변형의 픽셀 영역은 장방형의 픽셀 영역보다 높이가 낮다. 그러므로, 동일한 단위 면적의 디스플레이 기판에 픽셀 칩들을 실장하는 경우, 평행사변형의 픽셀 칩들(PU)이 도 3과 같이 실장되는 수가 장방형의 픽셀 칩들이 도 2와 같이 실장되는 수보다 20 퍼센트 이상 많을 수 있다. 그러므로, 본 발명의 실시예에 따른 픽셀 칩들(PU)를 이용하여 디스플레이 패널을 구성하는 경우, 디스플레이 패널은 20 퍼센트 이상 개선된 해상도를 가질 수 있다.
한편, 도 4를 참조하여 제1 발광부(LED1)의 구성을 설명한다.
제1 발광부(LED1)는 언도프드(Undoped) GaN층(10), 언도프드 GaN층(10)의 상부에 형성되는 제1 발광층(100), 제1 발광층(100) 상부에 형성되는 터널 정션층(30), 터널 정션층(30)의 상부의 제2 n-GaN층(40), 제2 n-GaN층(40) 상부의 일부 영역에 형성되는 제2 발광층(200), 제2 n-GaN층(40) 상부의 나머지 영역에 형성되는 제1 리플렉티브 컨택층(BP), 및 제2 발광층(200)의 상부에 형성되는 제2 리플렉티브 컨택층(GP)를 포함할 수 있다.
본 발명의 실시예에서 제2 발광층(200)의 상부에 오믹 컨택을 위하여 전극층(50)을 더 형성할 수 있으며, 이 경우 전극층(50)은 ITO(Indium Tin Oxide)로써 형성될 수 있다.
상기한 구성에서, 제1 발광층(100)은 언도프드 GaN층 상부에 에피택셜 증착에 의해 순차적으로 적층된 제1 n-GaN층(20), 제1 활성층(22) 및 제1 p-GaN층(24)을 포함하도록 구성될 수 있다. 여기에서, 제1 n-GaN층(20)과 제1 p-GaN층(24)은 다이오드 결합을 위해서 구성된 것이다. 제1 활성층(22)은 제1 n-GaN층(20)과 제1 p-GaN층(24)의 전압 바이어스에 의해 블루를 표시하기 위한 발광을 한다. 상기한 제1 활성층(22)은 제1 멀티플 퀀텀 웰즈(MQW :Multiple Quantum Wells)로써 구성될 수 있다.
본 발명의 실시예에서 구성되는 n-GaN층은 GaN층에 포스포러스(Phosphorus, P)가 불순물로 포함된 것으로 이해될 수 있고, p-GaN층은 GaN층에 보론(Boron, B)이 불순물로 포함된 것으로 이해될 수 있다.
제1 발광층(100) 상부의 터널 정션층(30)은 InGaN 및 n+-GaN의 적층으로 형성될 수 있다. 상기한 InGaN 및 n+-GaN도 제1 발광층(100)을 형성한 후 이어지는 에피택셜 증착에 의해 순차적으로 형성될 수 있다. 터널 정션층(30)은 하부의 제1 발광층(100)과 상부의 제2 발광층(200)에 전기적으로 연결되면서 제1 발광층(100)과 제2 발광층(200)의 동작을 제어하기 위한 것으로 이해될 수 있다.
터널 정션층(30)의 상부의 제2 n-GaN층(40)은 제2 발광층(200)의 발광을 위한 다이오드 결합을 위한 것이다.
제2 발광층(200)은 제2 n-GaN층(40)의 상부에 에피택셜 증착에 의해 순차적으로 적층된 제2 활성층(42), 제2 p-GaN층(44)을 포함하도록 구성될 수 있다. 여기에서, 제2 p-GaN층(44)은 제2 n-GaN층(40)에 대응하여 다이오드 결합을 위해서 구성된 것이다. 제2 활성층(42)은 제2 n-GaN층(40)과 제2 p-GaN층(44)의 전압 바이어스에 의해 그린을 표시하기 위한 발광을 한다, 상기한 제2 활성층(42)은 제2 멀티플 퀀텀 웰즈(MQW)로써 구성될 수 있다.
상술한, 언도프드(Undoped) GaN층(10)의 상부의 제1 발광층(100), 터널 정션층(30), 제2 n-GaN층(40) 및 제2 발광층(200)은 순차적인 에피택셜 증착에 의해 형성되는 것으로 이해될 수 있다.
제2 리플렉티브 컨택층(GP)은 제2 발광층(200)의 상부에 형성되며, 제1 리플렉티브 컨택층(BP)은 제1 발광층(100)의 상부의 나머지 영역 즉 제2 발광층(200)이 형성되지 않은 제2 n-GaN층(40)의 상부에 형성된다.
제1 리플렉티브 컨택층(BP)과 제2 리플렉티브 컨택층(GP)는 제1 발광층(100)과 제2 발광층(200)의 발광에 의한 광을 반사하는 기능과 컨택을 위한 절연 기능을 갖는 것으로 이해될 수 있다.
상기와 같이 구성되는 제1 발광부(LED)는 두 개의 서브 픽셀이 적층된 구조를 갖는 마이크로 LED로 이해될 수 있다. 제1 발광부(LED)는 제1 발광층(100)과 제2 발광층(200)이 에피택셜 증착에 의해 하나의 적층체로 구성된다.
또한, 도 5를 참조하여 제2 발광부(LED2)의 구성을 설명한다.
제2 발광부(LED2)는 n+-AlGaInP층(60), n+-AlGaInP층(60)의 상부에 형성되는 제3 발광층(300), 제3 발광층(300)의 상부에 형성되는 PN 정션을 위한 p-GaP층(76) 및 p-GaP층(60) 상부에 형성되는 제3 리플렉티브 컨택층(RP)를 포함할 수 있다.
본 발명의 실시예에서 p-GaP층(76)의 상부에 전극층(80)을 더 형성할 수 있으며, 이 경우 전극층(80)은 ITO로써 형성될 수 있다.
여기에서, 제3 발광층(300)은 n+-AlGaInP층(60)의 상부에 에피택셜 증착에 의해 순차적으로 적층된 제3 n-GaN층(70), 제3 활성층(72) 및 제3 p-GaN층(74)을 포함할 수 있다. 여기에서, 제3 n-GaN층(70)과 제3 p-GaN층(74)은 다이오드 결합을 위해서 구성된 것이다. 제3 활성층(72)은 제3 n-GaN층(70)과 제3 p-GaN층(74)의 전압 바이어스에 의해 레드를 표시하기 위한 발광을 한다. 하며, 제3 활성층(72)은 레드를 표시하기 위한 제3 멀티플 퀀텀 웰즈(MQW)로써 구성될 수 있다.
상기한 바에서, MQW는 매우 얇은 액티브 층(Active Layer)와 배리어 층(Barrier Layer)를 교대로 적층한 다층 구조를 의미한다. 예시적으로, MQW는 InGaN/GaN 적층 구조를 가질 수 있다. MQW는 인듐(In)의 주입량에 따라서 그린, 블루 또는 레드로 발광될 수 있다.
도 4 및 도 5와 같이 에피택셜 증착에 의해 각각 제작되는 제1 발광부(LED1)와 제2 발광부(LKED2)는 개별적으로 절연층(DL)에 의해 패키징된 후 도 1과 같이 전사에 의해 배치되고, 그 후 커버층에 의해 패키징될 수 있다. 이때, 커퍼층은 도 8을 참조하여 후술한다.
이때, 제1 발광부(LED1)와 제2 발광부(LED2)는 리플렉티브 컨택층들(BP, GP, RP)이 형성된 반대측 면이 투광성 절연층에 의해 커버되도록 구성될 수 있다.
즉, 제1 발광부(LED1)와 제2 발광부(LED2)는 전면이 절연층(DL)에 의해 커버된 패키지로 각각 구성될 수 있다. 이때, 리플렉티브 컨택층들(BP, GP, RP)의 상부에 해당하는 위치의 절연층(DL)에는 도 6의 좌측 그림과 같이 오프닝들(BC, GP, RP)을 형성하기 위한 홈들이 각각 형성될 수 있다.
즉, 디스플레이 기판에 본딩을 위하여 전사되기 전 제1 발광부(LED1)와 제2 발광부(LED2)는 각각 전면이 절연층(DL)에 의해 커버된다. 그러므로, 본 발명의 실시예로 구성된 제1 발광부(LED1)와 제2 발광부(LED2)를 포함하는 픽셀 칩(PU)은 절연층(DL)에 의해 본딩을 위한 컨택 부분이 오염되거나 손상되는 것을 방지할 수 있다.
픽셀 칩(PU)의 본딩을 진행하기 전 에치백(Etch Back)과 같은 식각으로 절연층(DL)을 식각함으로써 도 6의 우측 그림과 같이 홈이 오프닝들(BC, GP, RP)로 가공될 수 있다.
그리고, 오프닝들(BC, GP, RP)은 홈들의 식각을 제어함으로써 라운드 형상의 입구를 갖도록 형성될 수 있다. 오프닝들(BC, GP, RP)의 라운드 형상의 입구는 본딩을 위한 범퍼의 진입과 정렬을 쉽게하고 컨택에 유리하게 작용할 수 있다.
또한, 오프닝들(BC, GP, RP)을 형성하는 과정에서, 오프닝들(BC, GP, RP)의 하부의 리플렉티브 컨택층들(BP, GP, RP)에 소정 깊이 식각된 컨케이브(Concave)들이 형성될 수 있다. 그러므로, 본딩을 위해 오프닝들(BC, GP, RP)에 진입된 범퍼가 리플렉티브 컨택층들(BP, GP, RP)과 쉽게 컨택될 수 있다.
한편, 본 발명은 도 7과 같이 도전성 접착층을 이용하여 제1 발광부(LED1)를 구성하도록 실시될 수 있다.
도 7을 참조하면, 제1 발광부(LED1)는 제1 발광 영역의 언도프드(Undoped) GaN층(10), 언도프드 GaN층(10)의 상부에 형성되는 제1 발광층(100), 제1 발광층(100) 상부에 형성되는 제1 전극층(60), 제1 전극층(60)의 상부의 일부 영역에 형성되는 도전성 접착층(70), 도전성 접착층(70) 상부에 형성되는 제2 발광층(200), 제2 발광층(200) 상부에 형성되는 제2 전극층(50), 제1 전극층(60)의 상부의 나머지 영역에 형성되는 리플렉티브 컨택층(BP) 및 제2 전극층(50)의 상부에 형성되는 리플렉티브 컨택층(GP)를 포함하도록 구성될 수 있다.
도 7에서, 언도프드(Undoped) GaN층(10), 제1 발광층(100), 제2 발광층(200) 상부의 제2 전극층(50), 리플렉티브 컨택층(BP) 및 리플렉티브 컨택층(GP)은 도 도 4를 참조하여 이해할 수 있으므로 중복 설명은 생략한다.
도 7의 제1 발광부(LED1)에서 제1 전극층(60)이 도 4의 터널 정션층(40)의 역할을 하는 것으로 이해되고, 도전성 접착층(70)이 적층되는 제1 발광층(100)과 제2 발광층(200)을 물리적 및 전기적으로 결합시키는 역할을 한다. 도전성 접착층(70)은 이방성 도전 필름(Anisotropic Conductive Film)을 이용하는 것으로 이해될 수 있다.
즉, 도 7의 제1 발광부(LED1)는 제1 발광층(100)과 제2 발광층(200)을 별도로 제작하고, 제1 발광층(100)의 상부에 제1 전극층(60)과 도전성 접착층(70)을 순차적으로 형성며, 그 후 제2 발광층(200)을 전사하여 적층함으로써 구성될 수 있다.
이때, 제1 발광층(100)은 도 4의 제1 발광층과 동일한 구조를 갖도록 구성될 수 있다. 그리고, 제2 발광층(200)은 도전성 접착층(70) 상부에 순차적으로 적층된 제2 n-GaN층(40), 제2 활성층(42) 및 제2 p-GaN층(44)를 포함하는 것으로 이해될 수 있다.
상술한 바와 같이 구성되는 제1 발광부(LED1) 및 제2 발광부(LED2)는 피크 앤 플레이스(Pick and Place) 방식이나 플루이딕 어셈블리(Fluidic Assembly) 등의 고속 전사될 수 있다. 이때, 제1 발광부(LED1) 및 제2 발광부(LED2)는 제1 발광의 적용이
리플렉티브 컨택층들(BP, GP, RP)은 니켈(Ni)과 같은 자성 물질을 포함하도록 구성될 수 있다. 그러므로, 피크 앤 플레이스(Pick and Place) 방식이나 플루이딕 어셈블리(Fluidic Assembly) 등으로 전사를 위하여 픽셀 칩(PU)을 이동시키는 경우, 리플렉티브 컨택층들(BP, GP, RP)의 자성을 이용하여 픽셀 칩(PU)을 이동시킬 수 있다. 그리고, 리플렉티브 컨택층들(BP, GP, RP)의 자성 물질은 오믹 컨택을 개선시키는 효과를 기대할 수 있다.
상술한 본 발명에 따른 픽셀 칩(PU)는 도 8과 같이 패키징되고 디스플레이 기판 상에 본딩될 수 있다. 도 8은 픽셀 칩(PU)의 제1 발광부(LED1)와 제2 발광부(LED2)의 본딩 구조를 표시하기 위하여 도 1의 A-A 부분과 B1-B1 부분의 단면들을 이어서 표시하고 있다.
도 8을 참조하면, 디스플레이 기판(SUB) 상에 제1 발광부(LED1)와 제2 발광부(LED2)가 본딩된다.
제1 발광부(LED1)는 범퍼들(BM1, BM2)을 통하여 디스플레이 기판(SUB)과 본딩된다. 구체적으로, 범퍼(BM1)는 일단이 제1 발광부(LED1)의 오프닝(BC)을 통하여 리플렉티브 컨택층(BP)과 컨택되고 타단이 디스플레이 기판(SUB)의 컨택 패드(PD1)와 컨택된다. 그리고, 범퍼(BM2)는 일단이 제1 발광부(LED1)의 오프닝(GC)을 통하여 리플렉티브 컨택층(GP)과 컨택되고 타단이 디스플레이 기판(SUB)의 컨택 패드(PD2)와 컨택된다. 그리고, 범퍼(BM3)는 일단이 제2 발광부(LED2)의 오프닝(RC)을 통하여 리플렉티브 컨택층(RP)과 컨택되고 타단이 디스플레이 기판(SUB)의 컨택 패드(PD3)과 컨택된다.
디스플레이 기판(SUB)의 컨택 패드들(PD1, PD2, PD3)은 컨택 비아들(VI1, VI2, VI3)을 통하여 소자 영역의 배선들(SUBC1, SUBC2, SUBC3)과 전기적으로 연결되는 것으로 이해될 수 있다.
그리고, 제1 발광부(LED1)와 제2 발광부(LED2)는 그라운드 패턴들(GND)을 통하여 디스플레이 기판(SUB)의 그라운드 패드들(PDG)과 전기적으로 연결될 수 잇다.
상술한 본 발명의 실시예는 제1 발광부(LED1)와 제2 발광부(LED2)를 도 1 및 도 8과 같이 배치하고 커버층(CL)에 의해 패키징함으로써 픽셀 칩(PU)를 구성할 수 있다. 그리고, 패키징된 픽셀 칩(PU)는 도 8과 같이 범프와 컨택되도록 구성됨으로써 디스플레이 기판(SUB)에 실장될 수 있다.
한편, 픽셀 칩(PU)의 패키징은 도 4에 의한 제1 발광부(LED1)와 도 5에 의한 제2 발광부(LED2)를 이용할 수 있다. 이때, 도 4의 제1 발광부(LED1)는 순차적인 에피택셜 공정에 의해 두 개의 서브 픽셀을 형성하도록 제1 발광층(100)과 제2 발광층(200)이 적층된 하나의 마이크로 LED로 구성된다. 이때, 제1 발광부(LED1)는 질화 갈륨(GaN) 기반의 에피택셜 공정을 통하여 그린(Green)과 블루(Blue)가 적층된 마이크로 LED를 구현한 것으로 이해될 수 있다. 그리고, 제2 발광부(LED2)는 알루미늄갈륨인듐포스파이드(AlGaInP) 기반의 에피택셜 공정을 통하여 레드(Red)를 위한 마이크로 LED를 구현한 것으로 이해될 수 있다.
그러므로, 도 4에 의한 제1 발광부(LED1)와 도 5에 의한 제2 발광부(LED2)를 이용하여 픽셀 칩(PU)을 패키징하는 경우, 픽셀 칩(PU)은 제1 발광부(LED1)와 제2 발광부(LED2)를 각각 전사하는 공정을 통하여 패키징 될 수 있다.
그러므로, 본 발명의 실시예는 에피택셜 공정에 의해 제1 발광부(LED1)에 제1 발광층(100)과 제2 발광층(200)을 적층시킴으로써 개선된 적층 구조를 가질 수 있고 서브 픽셀들의 집적도를 개선시킬 수 있으며, 두 번 전사를 통해 두 개의 발광 영역에 서브 픽셀들을 구현함으로써 개선된 이차원적 구조를 갖도록 픽셀을 구성할 수 있다.
그리고, 본 발명의 실시예는 에피택셜 공정에 의해 적층 구조를 구현함으로써 공정의 난이도를 줄이면서 공정 시간과 및 수율을 개선할 수 있다.
한편, 픽셀 칩(PU)의 패키징은 도 7에 의한 제1 발광부(LED1)와 도 5에 의한 제2 발광부(LED2)를 이용할 수 있다. 이때, 도 7의 제1 발광부(LED1)는 순차적인 에피택셜 공정에 의해 제1 발광층(100)과 제2 발광층(200)을 각각 구성하고, 도전성 접착층을 이용하여 적층된 하나의 마이크로 LED로 구성된다.
그러므로, 도 7에 의한 제1 발광부(LED1)와 도 5에 의한 제2 발광부(LED2)를 이용하여 픽셀 칩(PU)을 패키징하는 경우, 픽셀 칩(PU)은 제1 발광층(100)과 제2 발광층(200)의 전사를 통하여 적층 구조의 제1 발광부(LED1)를 구성하고, 제1 발광부(LED1)와 제2 발광부(LED2)를 각각 전사하는 공정을 통하여 패키징 될 수 있다.
그러므로, 본 발명의 실시예는 도전성 접착층을 이용하여 제1 발광층(100)과 제2 발광층(200)을 적층시킴으로써 개선된 적층 구조를 가질 수 있고 서브 픽셀들의 집적도를 개선시킬 수 있으며 개선된 이차원적 구조를 갖도록 픽셀을 구성할 수 있다.
그리고, 본 발명의 실시예는 에피택셜 공정 및 도전성 접착층을 이용하여 적층 구조를 구현함으로써 공정의 난이도를 줄이면서 공정 시간과 및 수율을 개선할 수 있다.

Claims (20)

  1. 제1 발광 영역을 형성하며, 제1 서브 픽셀을 위한 제1 발광층과 제2 서브 픽셀을 위한 제2 발광층이 적층된 제1 발광부; 및
    제2 발광 영역을 형성하며, 제3 서브 픽셀을 위한 제3 발광층이 형성된 제2 발광부;를 포함하며,
    상기 제1 발광 영역과 상기 제2 발광 영역에 의해 픽셀 영역이 형성되고; 그리고,
    상기 제2 발광층은 상기 제1 발광층 상부의 일부 영역에 상기 제1 발광층보다 작은 면적을 갖도록 형성됨을 특징으로 하는 디스플레이 패널의 픽셀 칩.
  2. 제1 항에 있어서,
    상기 제1 발광부와 상기 제2 발광부는 상기 픽셀 영역 내에 동일한 면적을 갖는 디스플레이 패널의 픽셀 칩.
  3. 제2 항에 있어서,
    상기 픽셀 영역은 평행사변형으로 형성되며, 상기 제1 발광 영역은 사다리꼴로 형성되고, 그리고 상기 제2 발광 영역은 역사다리꼴로 형성되는 디스플레이 패널의 픽셀 칩.
  4. 제1 항에 있어서,
    상기 제1 발광층 상부의 나머지 영역, 상기 제2 발광층 상부 및 상기 제3 발광층 상부에 각각 리플렉티브 컨택층이 형성되고,
    상기 제1 발광부와 상기 제2 발광부는 상기 리플렉티브 컨택층들이 형성된 반대측 면이 투광성 절연층에 의해 커버되고 나머지 면들이 절연층에 의해 커버되며,
    상기 절연층의 상기 리플렉티브 컨택층들의 상부에 해당하는 위치에 오프닝들을 형성하기 위한 홈들이 각각 형성된 디스플레이 패널의 픽셀 칩.
  5. 제4 항에 있어서,
    상기 리플렉티브 컨택층들은 자성물질을 포함하는 디스플레이 패널의 픽셀 칩.
  6. 제4 항에 있어서,
    상기 홈들의 식각에 의해, 상기 절연층에 라운드 형상의 입구를 갖는 상기 오프닝들이 형성되고, 상기 오프닝들에 하부에 상기 리플렉티브 컨택층들이 소정 깊이 식각된 컨케이브(Concave)들이 형성되는 디스플레이 패널의 픽셀 칩.
  7. 제1 항에 있어서, 상기 제1 발광부는,
    상기 제1 발광 영역의 언도프드(Undoped) GaN층;
    상기 언도프드 GaN층의 상부에 형성되는 상기 제1 발광층;
    상기 제1 발광층 상부에 형성되는 터널 정션층;
    상기 터널 정션층의 상부에 형성되는 제2 n-GaN층;
    상기 제2 n-GaN층의 상부의 상기 일부 영역에 형성되는 상기 제2 발광층;
    상기 제2 n-GaN층의 상부의 나머지 영역에 형성되는 제1 리플렉티브 컨택층; 및
    상기 제2 발광층의 상부에 형성되는 제2 리플렉티브 컨택층;을 포함하는 디스플레이 패널의 픽셀 칩.
  8. 제7 항에 있어서,
    상기 제1 발광층은 상기 도프드 GaN층 상부에 순차적으로 적층된 제1 n-GaN층, 제1 활성층 및 제1 p-GaN층을 포함하며, 상기 제1 활성층은 블루를 표시하기 위한 것인 디스플레이 패널의 픽셀 칩.
  9. 제7 항에 있어서,
    상기 터널 정션층은 InGaN 및 n+-GaN의 적층으로 형성되는 디스플레이 패널의 픽셀 칩.
  10. 제7 항에 있어서,
    상기 제2 발광층은 상기 터널 정션층의 상부에 순차적으로 적층된 제2 활성층, 제2 p-GaN층을 포함하며, 상기 제2 활성층은 그린을 표시하기 위한 것인 디스플레이 패널의 픽셀 칩.
  11. 제1 항에 있어서, 상기 제1 발광부는,
    상기 제1 발광 영역의 언도프드(Undoped) GaN층;
    상기 언도프드 GaN층의 상부에 형성되는 상기 제1 발광층;
    상기 제1 발광층 상부에 형성되는 제1 전극층;
    상기 제1 전극층의 상부의 상기 일부 영역에 형성되는 도전성 접착층;
    상기 도전성 접착층 상부에 형성되는 상기 제2 발광층;
    상기 제2 발광층 상부에 형성되는 제2 전극층;
    상기 제1 전극층의 상부의 나머지 영역에 형성되는 제1 리플렉티브 컨택층; 및
    상기 제2 전극층의 상부에 형성되는 제2 리플렉티브 컨택층;을 포함하는 디스플레이 패널의 픽셀 칩.
  12. 제11 항에 있어서,
    상기 제1 발광층은 상기 언도프드 GaN층 상부에 순차적으로 적층된 제1 n-GaN층, 제1 활성층 및 제1 p-GaN층을 포함하고,
    상기 제2 발광층은 상기 도전성 접착층 상부에 순차적으로 적층된 제2 n-GaN층, 제2 활성층 및 제2 p-GaN층을 포함하며,
    상기 제1 활성층은 블루를 표시하기 위한 제1 멀티플 퀀텀 웰즈(MQW :Multiple Quantum Wells)로써 구성되고, 그리고,
    상기 제2 활성층은 그린을 표시하기 위한 제2 멀티플 퀀텀 웰즈로써 구성되는 디스플레이 패널의 픽셀 칩.
  13. 제1 항에 있어서, 상기 제2 발광부는,
    상기 제2 발광 영역의 n+-AlGaInP층;
    상기 n+-AlGaInP층의 상부에 형성되는 상기 제3 발광층;
    상기 제3 발광층의 상부에 형성되는 p-GaP층; 및
    상기 p-GaP층 상부에 형성되는 제3 리플렉티브 컨택층;을 포함하는 디스플레이 패널의 픽셀 칩.
  14. 제13 항에 있어서,
    상기 제3 발광층은 상기 n+-AlGaInP층의 상부에 순차적으로 적층된 제3 n-GaN층, 제3 활성층 및 제3 p-GaN층을 포함하며,
    상기 제3 활성층은 레드를 표시하기 위한 제3 멀티플 퀀텀 웰즈로써 구성되는 디스플레이 패널의 픽셀 칩.
  15. 동일한 방향으로 기울어진 평행사변형의 평면의 픽셀 영역을 갖는 픽셀 칩들이 복수의 행과 복수의 열로 어레이를 이루고,
    상기 픽셀 영역은 사다리꼴의 제1 발광 영역과 역사다리꼴의 제2 발광 영역으로 구분되고,
    상기 제1 발광 영역에, 제1 서브 픽셀을 위한 제1 발광층과 제2 서브 픽셀을 위한 제2 발광층이 적층된 상기 사다리꼴의 제1 발광부가 형성되며,
    상기 제2 발광 영역에, 제3 서브 픽셀을 위한 제3 발광층이 형성된 상기 역사다리꼴의 제2 발광부가 형성되고, 그리고,
    상기 제2 발광층은 상기 제1 발광층 상부의 일부 영역에 구성되며, 상기 제1 발광층보다 작은 서브 픽셀 면적을 가짐을 특징으로 하는 적층형 서브 픽셀을 갖는 디스플레이 패널.
  16. 제15 항에 있어서,
    상기 제1 발광 영역과 상기 제2 발광 영역은 상기 픽셀 영역 내에 동일한 면적을 갖도록 형성된 적층형 서브 픽셀을 갖는 디스플레이 패널.
  17. 제15 항에 있어서,
    상기 제1 발광 영역과 상기 제2 발광 영역은 점 대칭의 평면 구조를 갖는 적층형 서브 픽셀을 갖는 디스플레이 패널.
  18. 제15 항에 있어서, 상기 제1 발광부는,
    상기 제1 발광 영역의 언도프드(Undoped) GaN층;
    상기 언도프드 GaN층의 상부에 순차적으로 적층된 제1 n-GaN층, 제1 활성층 및 제1 p-GaN층을 포함하며, 상기 제1 활성층은 블루를 표시하는 상기 제1 발광층;
    상기 제1 발광층 상부에 형성되는 터널 정션층;
    상기 터널 정션층의 상부에 형성되는 제2 n-GaN층;
    상기 제2 n-GaN층의 상부의 상기 일부 영역에 형성되며 순차적으로 적층된 제2 활성층, 제2 p-GaN층을 포함하며, 상기 제2 활성층은 그린을 표시하는 상기 제2 발광층;
    상기 제2 n-GaN층의 상부의 나머지 영역에 형성되는 제1 리플렉티브 컨택층; 및
    상기 제2 발광층의 상부에 형성되는 제2 리플렉티브 컨택층;을 포함하는 적층형 서브 픽셀을 갖는 디스플레이 패널.
  19. 제15 항에 있어서, 상기 제1 발광부는,
    상기 제1 발광 영역의 언도프드(Undoped) GaN층;
    상기 언도프드 GaN층의 상부에 순차적으로 적층된 제1 n-GaN층, 제1 활성층 및 제1 p-GaN층을 포함하며, 상기 제1 활성층은 블루를 표시하는 상기 제1 발광층;
    상기 제1 발광층 상부에 형성되는 제1 전극층;
    상기 제1 전극층의 상부의 상기 일부 영역에 형성되는 도전성 접착층;
    상기 도전성 접착층 상부에 순차적으로 적층된 제2 n-GaN층, 제2 활성층 및 제2 p-GaN층을 포함하며, 상기 제2 활성층은 그린을 표시하는 상기 제2 발광층;
    상기 제2 발광층 상부에 형성되는 제2 전극층;
    상기 제1 전극층의 상부의 나머지 영역에 형성되는 제1 리플렉티브 컨택층; 및
    상기 제2 전극층의 상부에 형성되는 제2 리플렉티브 컨택층;을 포함하는 적층형 서브 픽셀을 갖는 디스플레이 패널.
  20. 제15 항에 있어서, 상기 제2 발광부는,
    상기 2 발광 영역의 n+-AlGaInP층;
    상기 n+-AlGaInP층의 상부에 순차적으로 적층된 제3 n-GaN층, 제3 활성층 및 제3 p-GaN층을 포함하며, 상기 제3 활성층은 레드를 표시하는 상기 제3 발광층;
    상기 제3 발광층의 상부에 형성되는 p-GaP층; 및
    상기 p-GaP층 상부에 형성되는 제3 리플렉티브 컨택층;을 포함하는 적층형 서브 픽셀을 갖는 디스플레이 패널.
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