KR20200040965A - 디스플레이 장치 - Google Patents

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KR20200040965A
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Abstract

기판 상에 복수의 화소를 포함하는 디스플레이 장치에 있어서, 상기 복수의 화소 중 제1화소는, 상기 기판 상에 배치되며, 화소전극, 대향전극, 및 상기 화소전극과 대향전극 사이에 배치된 디스플레이 소자; 상기 기판과 상기 디스플레이 소자 사이에 배치되며, 구동 반도체층, 구동 게이트전극, 구동 소스전극, 및 구동 드레인전극을 포함하는 구동 박막트랜지스터; 상기 구동 게이트전극을 덮는 제1층간절연층; 상기 제1층간절연층 상에 배치된 제1데이터선; 상기 제1데이터선을 덮는 제2층간절연층; 및 상기 제2층간절연층 상에 배치된 제1전원선 및 제2전원선;을 포함하며, 상기 제1전원선은 상기 소스전극과 접속되며, 상기 제2전원선은 상기 대향전극과 접속된, 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 고해상도 및 고품질 구현을 위한 디스플레이 장치에 관한 것이다.
디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 디스플레이 장치는 표시영역과 주변영역으로 구획된 기판을 포함한다. 상기 표시영역에는 스캔선과 데이터선이 상호 절연되어 형성되고, 복수의 화소들이 포함된다. 또한, 상기 표시영역에는 상기 화소들 각각에 대응하여 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결되는 화소전극이 구비된다. 또한, 상기 표시영역에는 상기 화소들에 공통으로 구비되는 대향전극이 구비될 수 있다. 주변영역에는 표시영역에 전기적 신호를 전달하는 다양한 배선들, 스캔 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다.
이러한 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 디스플레이 장치의 고품질 및 고해상도를 위해서 화소에 포함되는 화소회로의 설계가 다양해지고 있다.
본 발명의 실시예들은 고품질의 화상을 구현하는 디스플레이 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 기판 상에 복수의 화소를 포함하는 디스플레이 장치에 있어서, 상기 복수의 화소 중 제1화소는, 상기 기판 상에 배치되며, 화소전극, 대향전극, 및 상기 화소전극과 대향전극 사이에 배치된 디스플레이 소자; 상기 기판과 상기 디스플레이 소자 사이에 배치되며, 구동 반도체층, 구동 게이트전극, 구동 소스전극, 및 구동 드레인전극을 포함하는 구동 박막트랜지스터; 상기 구동 게이트전극을 덮는 제1층간절연층; 상기 제1층간절연층 상에 배치된 제1데이터선; 상기 제1데이터선을 덮는 제2층간절연층; 및 상기 제2층간절연층 상에 배치된 제1전원선 및 제2전원선;을 포함하며, 상기 제1전원선은 상기 소스전극과 접속되며, 상기 제2전원선은 상기 대향전극과 접속된, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 게이트전극으로부터 연장된 제1전극, 및 상기 제1층간절연층 상에 배치되며, 상기 제1전극과 중첩된 제2전극을 구비하는 스토리지 커패시터;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 기판과 상기 구동 반도체층 사이에 배치되며, 상기 구동 반도체층과 중첩 배치된 바이어스 전극;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 기판 상에 배치되며, 센싱 반도체층, 센싱 게이트전극, 센싱 소스전극, 센싱 드레인전극을 포함하는 센싱 박막트랜지스터;를 더 포함하며, 상기 바이어스 전극은 상기 센싱 소스전극과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 바이어스 전극은 상기 스토리지 커패시터와 중첩배치되며, 상기 제1전극과 상기 제2전극은 제1커패시턴스를 형성하며, 상기 바이어스 전극과 상기 제1전극은 제2커패시턴스를 형성할 수 있다.
일 실시예에 있어서, 상기 제1전원선 및 상기 제2전원선을 덮는 평탄화층;을 더 포함하고, 상기 화소전극은 상기 평탄화층에 배치되며, 상기 평탄화층에 정의된 제1비아홀을 통해서 상기 구동 박막트랜지스터와 전기적으로 연결되며, 상기 제2전원선은 상기 평탄화층에 정의된 제2비아홀을 통해서 상기 대향전극과 연결될 수 있다.
일 실시예에 있어서, 상기 제2비아홀의 면적은 상기 제1비아홀의 면적보다 클 수 있다.
일 실시예에 있어서, 상기 화소전극은 상기 제2비아홀의 형상에 대응한 홈을 구비한, 디스플레이 장치.
일 실시예에 있어서, 상기 제1화소와 인접한 제2화소; 및 상기 제1화소 및 제2화소에 배치되며, 상기 제1데이터선과 동일층에 배치된 제2데이터선;을 더 포함하며, 상기 제1데이터선은 상기 제1화소와 전기적으로 연결되고, 상기 제2데이터선은 상기 제2화소와 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1전원선 및 상기 제2전원선 중 적어도 하나는 상기 제1데이터선과 중첩 배치될 수 있다.
일 실시예에 있어서, 상기 제1전원선 및 상기 제2전원선의 제1방향으로의 폭은, 상기 제1데이터선의 제1방향으로의 폭에 비해서 클 수 있다.
일 실시예에 있어서, 상기 화소전극은 상기 구동 박막트랜지스터와 중첩 배치되며, 반사층을 구비할 수 있다.
일 실시예에 있어서, 상기 화소전극은 상기 구동 박막트랜지스터와 비중첩되며, 상기 대향전극은 반사층을 구비할 수 있다.
일 실시예에 있어서, 상기 구동 반도체층은 산화물 반도체를 포함할 수 있다.
일 실시예에 있어서, 상기 기판 상에 배치된 스위칭 박막트랜지스터; 및 상기 기판과 상기 스위칭 박막트랜지스터 사이에 배치된 하부 금속층;을 더 포함할 수 있다.
본 발명이 다른 실시예는, 기판 상에 복수의 화소회로 및 상기 복수의 화소회로에 각각 연결된 복수의 디스플레이 소자를 구비하여 화상을 구현하는, 디스플레이 장치에 있어서, 상기 제1방향으로 연장되며, 제1방향으로 배열된 복수의 화소회로에 연결된 스캔선; 상기 제1방향과 교차하는 제2방향으로 연장되며, 상기 스캔선과 제1층간절연층을 사이에 두고 배치된 제1데이터선, 제2데이터선 및 기준 전압선; 상기 제2방향으로 연장되며, 상기 제1데이터선, 제2데이터선, 및 기준 전압선과 제2층간절연층을 사이에 두고 배치된 제1전원선 및 제2전원선;을 포함하며, 상기 제1전원선은 상기 디스플레이 소자의 화소전극과 전기적으로 연결되며, 상기 제2전원선은 상기 디스플레이 소자의 대향전극과 접속되는, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 제1데이터선 및 상기 제2데이터선은 상기 제2방향으로 배열된 복수의 화소회로들에 교번적으로 연결될 수 있다.
일 실시예에 있어서, 상기 복수의 화소회로는 제1방향으로 배열되며, 서로 인접한 제1화소회로, 제2화소회로, 및 제3화소회로를 포함하며, 상기 제1전원선은 상기 제1화소회로의 일부, 제2화소회로, 및 제3화소회로의 일부와 중첩될 수 있다.
일 실시예에 있어서, 상기 제2전원선은 상기 제2층간절연층에 정의된 비아홀을 통해서 상기 대향전극과 접속되며, 상기 비아홀은 상기 기준 전압선과 중첩될 수 있다.
일 실시예에 있어서, 상기 기준 전압선은 제1방향으로 연장된 기준전압 연결선과 컨택홀을 통해 연결되며, 상기 기준전압 연결선은 서로 인접한 세 개의 화소회로에 공통으로 연결될 수 있다.
일 실시예에 있어서, 각 화소회로는 세 개의 박막트랜지스터 및 하나의 스토리지 커패시터를 포함할 수 있다.
상기한 바와 같이, 본 발명의 일 실시예는 제1전원선 및 제2전원선이 데이터선 등과 다른층에 배치되고 있어, IR Drop 및 기생 커패시턴스 등을 고려하여 제1전원선 및 제2전원선의 설계를 용이하게 변경할 수 있다. 또한, 제2전원선은 데이터선 보다 상부층에 배치되고 있어, 대향전극과의 접속이 용이할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 3은 도 2의 화소회로에 포함된 배선들, 복수의 박막트랜지스터, 커패시터 등의 위치를 개략적으로 나타낸 배치도이다.
도 4는 도 3을 I-I'으로 자른 단면도에 유기발광소자가 포함된 구조를 도시한다.
도 5는 도 3을 II-II'로 자른 단면도를 개략적으로 나타낸다.
도 6은 본 발명의 다른 실시예를 나타내는 디스플레이 장치를 나타낸 평면도이다.
도 7 은 본 발명의 또 다른 실시예를 나타내는 디스플레이 장치를 나타낸 배치도이다.
도 8은 본 발명의 또 다른 실시예를 나타내는 디스플레이 장치를 나타낸 단면도이다.
도 9은 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 나타낸 단면도이다.
도 10a은 본 발명의 또 다른 실시예에 따른 디스플레이 장치에 구비될 수 있는 인접한 두 개의 화소의 등가 회로도이다.
도 10b는 도 10a에 따른 화소의 구동 타이밍를 개략적으로 나타낸 도면이다.
도 11은 본 발명의 또 다른 실시예에 따른 디스플레이 장치에 포함된 인접한 화소회로들의 배치도를 나타낸 평면도이다.
도 12 내지 도 14는 본 발명의 실시예들에 따른 제1전원선, 제2전원선, 제1데이터선, 제2데이터선, 및 기준전압선의 배치관계를 나타낸 평면도이다.
도 15는 본 발명의 실시예들에 적용될 수 있는 화소 전극의 형상을 나타낸 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
디스플레이 장치는 화상을 표시하는 장치로서, 액정 디스플레이 장치(Liquid Crystal DisPLay), 전기영동 디스플레이 장치(Electrophoretic DisPLay), 유기 발광 디스플레이 장치(Organic Light Emitting DisPLay), 무기 EL 디스플레이 장치(Inorganic Light Emitting DisPLay), 전계 방출 디스플레이 장치(Field Emission DisPLay), 표면 전도 전자 방출 디스플레이 장치(Surface-conduction Electron-emitter DisPLay), 플라즈마 디스플레이 장치(PLasma DisPLay), 음극선관 디스플레이 장치(Cathode Ray DisPLay) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않으며, 다양한 방식의 디스플레이 장치가 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 디스플레이 장치는 표시영역(DA) 및 상기 표시영역(DA) 주변의 비표시영역인 주변영역(PA)을 포함한다. 표시영역(DA)에는 디스플레이 소자를 구비한 화소(PX)들이 배치되어, 소정의 이미지를 제공한다.
각 화소(PX)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 일 예로 유기발광소자(organic light emitting diode, OLED)를 포함할 수 있다. 또한, 각 화소(PX)는 박막트랜지스터(Thin Film Transistor: TFT), 스토리지 커패시터(Capacitor) 등의 소자가 더 포함될 수 있다.
본 명세서에서의 화소(PX)라 함은 전술한 바와 같이 적색, 녹색, 청색 또는 백색 중 어느 하나의 색상의 빛을 방출하는 부화소를 나타낸다.
주변영역(PA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)의 화소(PX)들에 인가할 전기적 신호를 제공하는 스캔 구동부 및 데이터 구동부 등의 제어부가 배치되거나 상기 제어부가 실장된 인쇄회로기판이 연결되는 패드부가 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소를 나타낸 등가 회로도이다.
도 2를 참조하면, 각 화소(PX)는 유기발광소자(OLED)와, 이를 구동하는 다수의 박막트랜지스터를 포함하는 화소회로(PC)를 구비할 수 있다. 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 센싱 박막트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
본 발명의 실시예에서는 하나의 화소회로(PC)에 세 개의 박막트랜지스터(T1, T2, T3)와 하나의 스토리지 커패시터(Cst)가 포함된 경우를 예로 들어 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소회로(PC)에 포함되는 박막트랜지스터의 개수 및 스토리지 커패시터의 개수나, 화소회로(PC)의 구조는 다양하게 변형될 수 있다.
스위칭 박막트랜지스터(T2)의 게이트전극(G2)에는 스캔선(SL)이 접속되고, 소스전극(S2)에는 데이터선(DL)이 접속되며, 드레인전극(D2)에는 스토리지 커패시터(Cst)의 제1전극(CE1)이 접속될 수 있다.
이에 따라, 상기 스위칭 박막트랜지스터(T2)는 각 화소(PX)의 스캔선(SL)으로부터의 스캔 신호(Sn)에 응답하여 데이터선(DL)의 데이터 전압을 제1 노드(N)에 공급한다.
구동 박막트랜지스터(T1)의 게이트전극(G1)은 상기 제1 노드(N)에 접속되고, 소스전극(S1)은 구동전원전압(ELVDD)를 전달하는 제1전원선(PL1)에 접속되며, 드레인전극(D1)은 유기발광소자(OLED)의 애노드 전극에 접속될 수 있다.
이에 따라, 구동 박막트랜지스터(T1)는 자신의 소스-게이트간 전압(Vgs) 즉, 구동전원전압(ELVDD)과 제1 노드(N) 사이에 걸리는 전압에 따라 유기발광소자(OLED)에 흐르는 전류량을 조절할 수 있다.
센싱 박막트랜지스터(T3)의 게이트전극(G3)에는 센싱 제어선(SSL)이 접속되고, 소스전극(S3)은 제2 노드(S)에 접속되며, 드레인전극(D3)은 기준 전압선(RL)에 접속된다. 일부 실시예에서, 상기 센싱 박막트랜지스터(T3)는 상기 센싱 제어선(SSL) 대신에 상기 스캔선(SL)에 의해 제어될 수 있다.
센싱 박막트랜지스터(T3)는 유기발광소자(OLED)의 애노드 전극(AD)의 전위를 센싱하는 역할을 할 수 있다. 상기 센싱 박막트랜지스터(T3)는 상기 센싱 제어선(SSL)으로부터의 센싱 신호(SSn)에 응답하여 기준 전압선(RL)으로부터의 프리차징(pre-charging) 전압을 제2 노드(S)에 공급하거나, 센싱 기간 동안 유기발광소자(OLED)의 애노드 전극(AD)의 전압을 기준 전압선(RL)에 공급한다.
스토리지 커패시터(Cst)는 제1 노드(N)에 제1전극(CE1)이 접속되고, 제2 노드(S)에 제2 전극(CE2)이 접속된다. 상기 스토리지 커패시터(Cst)는 제1 및 제2 노드(N, S) 각각에 공급되는 전압들 간의 차 전압을 충전하여 상기 구동 박막트랜지스터(T1)의 구동 전압으로 공급한다. 예를 들어, 상기 스토리지 커패시터(Cst)는 제1 및 제2 노드(N, S) 각각에 공급되는 데이터 전압(Dm)과 프리차징 전압(Vpre) 간의 차 전압을 충전할 수 있다.
바이어스 전극(BSM)은 상기 구동 박막트랜지스터(T1)과 대응되도록 형성되어 센싱 박막트랜지스터(T3)의 소스전극(S3)과 접속될 수 있다. 바이어스 전극(BSM)은 센싱 박막트랜지스터(T3)의 소스전극(S3)의 전위와 연동되어 전압을 공급 받는 바, 구동 박막트랜지스터(T1)가 안정화될 수 있다. 일부 실시예에서, 바이어스 전극(BSM)은 센싱 박막트랜지스터(T3)의 소스전극(S3)과 접속되지 않고, 별도의 바이어스 배선과 연결될 수 있다.
유기발광소자(OLED)의 대향전극(예컨대, 캐소드)은 공통전원전압(ELVSS)을 제공받는다. 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
도 2에서는, 각 화소(PX) 마다 신호선들(SL, SSL, DL) 기준 전압선(RL), 및 제1전원선(PL1), 및 제2전원선(PL2)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 신호선들(SL, SSL, DL) 중 적어도 어느 하나, 또는/및 기준 전압선(RL), 제1전원선(PL1), 및 제2전원선(PL2)은 이웃하는 화소들에서 공유될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소회로에 포함된 복수의 박막트랜지스터들, 및 커패시터의 위치를 개략적으로 나타낸 배치도이고, 도 4는 도 3을 I-I' 으로 자른 단면도에 유기발광소자(OLED)가 포함된 구조를 도시한다. 도 5는 도 3을 II-II'로 자른 단면도를 개략적으로 나타낸다.
우선, 도 3을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치의 화소회로(PC)는 제1방향을 따라 연장된 스캔선(SL), 센싱 제어선(SSL), 제1메시선(mesh line, ML1), 제2메시선(ML2), 및 기준전압 연결선(RCL)과 연결될 수 있다.
그리고, 화소회로(PC)는 상기 제1방향과 교차되는 제2방향을 따라 연장된 데이터선(DL), 기준전압선(RL), 제1전원선(PL1), 및 제2전원선(PL2)과 연결될 수 있다.
본 실시예에서, 스캔선(SL), 센싱 제어선(SSL), 제1메시선(mesh line, ML1), 및 제2메시선(ML2)은 동일층에 배치될 수 있다. 데이터선(DL)과 기준전압선(RL)은 동일층에 배치되며, 상기 스캔선(SL) 등과 제1층간절연층(115, 도 4 참조)를 사이에 두고 배치될 수 있다. 또한, 제1전원선(PL1) 및 제2전원선(PL2)은 데이터선(DL)과 제2층간절연층(117)을 사이에 두고 배치될 수 있다.
본 실시예에서, 기준전압 연결선(RCL)은 반도체층과 동일한 층에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 기준전압 연결선(RCL)은 상기 스캔선(SL)과 동일층에 배치될 수 있다. 한편, 제1메시선(ML1) 및/또는 제2메시선(ML2)은 생략될 수 있다.
화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 센싱 박막트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 센싱 박막트랜지스터(T3)의 반도체층(A1, A2, A3)은 동일층에 배치되며, 동일 물질을 포함한다. 예컨대, 반도체층(A1, A2, A3)은 다비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 또한, 반도체층(A1, A2, A3)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함하는 산화물 반도체 물질을 포함할 수 있다. 일부 실시예에서, 반도체층(A1, A2, A3)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 반도체층(A1, A2, A3)은 ZnO에 인듐(In),과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다. 반도체층은 단층 또는 다층으로 구성될 수 있다.
반도체층(A1, A2, A3)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 소스영역 및 드레인영역은 캐리어의 농도가 조절된 영역일 수 있다. 일 예로, 반도체층(A1, A2, A3)이 실리콘을 포함하는 경우, 소스영역 및 드레인영역은 불순몰로 도핑될 수 있다. 또 다른 예로, 반도체층(A1, A2, A3)이 산화물 반도체를 포함하는 경우, 소스영역 및 드레인영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다.
반도체층(A1, A2, A3)의 채널영역에는 게이트전극(G1, G2, G3)이 게이트절연층(113, 도 4 참조)을 사이에 두고 중첩 배치되며, 소스영역 및 드레인영역에는 제1층간절연층(115)에 배치된 소스전극(S1, S2, S3) 및 드레인전극(D1, D2, D3)이 컨택홀을 통해서 접속될 수 있다.
구동 박막트랜지스터(T1)의 게이트전극(G1)은 아일랜드 형상으로 구비될 수 있다. 게이트전극(G1)은 구동 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1전극(CE1)과 일체(一體)로 형성될 수 있다. 게이트전극(G1)의 일부는 구동 박막트랜지스터(T1)의 반도체층과 중첩배치되고, 일부는 스토리지 커패시터(Cst)의 제2전극(CE2)과 중첩배치되어 제1커패시턴스(C1, 도 4 참조)를 형성할 수 있다. 또는, 스토리지 커패시터(Cst)의 제1전극(CE1)은 구동 박막트랜지스터(T1)의 반도체층(A1)과 중첩 배치된 게이트전극(G1)으로 부터 연장되어 구비되는 것으로 이해할 수 있다.
한편, 구동 박막트랜지스터(T1)의 하부에는 상기 게이트전극(G1), 즉, 스토리지 커패시터의 제1전극(CE1)에 대응되도록 바이어스 전극(BSM)이 배치될 수 있다. 이에 따라, 제1전극(CE1)과 바이어스 전극(BSM)은 제2커패시턴스(C2, 도 4 참조)를 형성할 수 있다. 또한, 게이트전극(G1)의 일단은 스위칭 박막트랜지스터(T2)의 드레인전극(D2)와 제1노드컨택홀(CNT1)을 통해서 연결될 수 있다.
스위칭 박막트랜지스터(T2)의 게이트전극(G2)은 스캔선(SL)의 일부로 구비될 수 있다. 즉, 게이트전극(G2)은 제1방향으로 연장된 스캔선(SL)으로부터 제2방향으로 돌출된 영역으로 구비될 수 있다. 이에 따라, 스캔선(SL)이 전달하는 스캔신호(Sn)가 게이트전극(G2)에 전달되게 되며, 상기 스캔신호(Sn)에 응답하여 스위칭 박막트랜지스터(T2)가 동작하게 된다.
센싱 박막트랜지스터(T3)의 게이트전극(G3)은 센싱 제어선(SSL)의 일부로 구비될 수 있다. 즉, 센싱 제어선(SSL)은 센싱 박막트랜지스터(T3)의 반도체층과 중첩되도록 배치될 수 있으며, 상기 중첩된 영역이 게이트전극(G3)으로 기능할 수 있다. 이에 따라, 센싱 제어선(SL)이 전달하는 센싱신호(SSn)가 게이트전극(G3)에 전달되게 되며, 상기 센싱신호(SSn)에 응답하여 센싱 박막트랜지스터(T3)가 동작하게 된다.
구동 박막트랜지스터(T1)의 드레인전극(D1)은 스토리지 커패시터(Cst)의 제2전극(CE2), 및 센싱 박막트랜지스터(T3)의 소스전극(S3)과 일체로 구비되며, 제2노드컨택홀(CNT2)를 통해서 바이어스 전극(BSM)과도 연결된다. 구동 박막트랜지스터(T1)의 소스전극(S1)은 컨택홀(CNT3)을 통해서 제1전원선(PL1)과 연결될 수 있다.
스위칭 박막트랜지스터(T2)의 소스전극(S2)은 데이터선(DL)의 일부로 구비되어, 스위칭 박막트랜지스터(T2)의 소스영역에 데이터선(DL)의 데이터 신호(Dm)을 전달할 수 있다. 스위칭 박막트랜지스터(T2)의 드레인전극(D2)의 일단은 제1노드컨택홀(CNT1)을 통해서 스토리지 커패시터(Cst)의 제1전극(CE1)과 연결될 수 있다.
센싱 박막트랜지스터(T3)의 소스전극(S3)은 구동 박막트랜지스터(T1)의 드레인전극(D1)과 연결되며, 드레인전극(D3)은 센싱 박막트랜지스터(T3)의 반도체층의 드레인영역에 대응되도록 배치될 수 있다. 상기 드레인영역은 반도체층과 동일한 층에 배치된 기준전압 연결선(RCL)의 일부에 형성될 수 있다. 기준전압 연결선(RCL)은 컨택홀(CNT4)을 통해 기준 전압선(RL)과 연결될 수 있다.
스토리지 커패시터(Cst)의 제1전극(CE1)은 게이트전극(G1)과 일체로 형성될 수 있으며, 제2전극(CE2)은 제1층간절연층(115, 도 4 참조)을 사이에 두고 제1전극(CE1)과 중첩되게 형성될 수 있다. 제2전극(CE2)은 컨택홀(CNT5)를 통해서 그 상부에 배치된 연결전극(CM)과 접속될 수 있다. 연결전극(CM)은 제1비아홀(VH1)을 통해서 유기발광표시소자(OLED)의 화소전극(310, 도 4 참조)과 연결될 수 있다. 연결전극(CM)은 제1전원선(PL1) 및 제2전원선(PL2)와 동일한 층에서 아일랜드 형상으로 배치될 수 있다. 연결전극(CM)은 제1전원선(PL1) 및 제2전원선(PL2)와 이격되어 형성될 수 있다.
바이어스 전극(BSM)은 스토리지 커패시터(Cst)의 제1전극(CE1)의 하부에서 제1버퍼층(111, 도 4 참조) 및 제2버퍼층(112, 도 4 참조)를 사이에 두고 배치될 수 있다. 이에 따라, 바이어스 전극(BSM)과 스토리지 커패시터(Cst)의 제2전극(CE1)은 제2커패시턴스(C2)를 형성할 수 있다. 바이어스 전극(BSM)의 일단은 제2노드컨택홀(CNT2)에 의해서 센싱 박막트랜지스터(T3)의 소스전극(S3)과 연결되는 바, 바이어스 전극(BSM)에는 소스전극(S3)에 인가되는 전압이 연동되어 인가될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 바이어스 전극(BSM)에는 별도의 바이어스 전압이 제공되거나, 전압이 인가되지 않을 수 있는 등 다양한 변형이 가능하다.
제1전원선(PL1) 및 제2전원선(PL2)은 동일한 층에서 제1방향으로 연장되어 형성될 수 있다. 제1전원선(PL1) 및 제2전원선(PL2)은 서로 다른 전압을 전달하기 위한 전압선으로, 제1전원선(PL1)은 구동전원전압(ELVDD)를 전달하고, 제2전원선(PL2)은 공통전원전압(ELVSS)을 전달할 수 있다.
한편, 제1전원선(PL1)은 제1방향으로 연장된 제1메시선(ML1)과 컨택홀(CNT6)을 통해서 연결될 수 있다. 제2방향으로 연장된 제1전원선(PL1)과 제1방향으로 연장된 제1메시선(ML1)에 의해서, 구동전원전압(ELVDD)은 메시(mesh) 구조로 제공될 수 있다.
제2전원선(PL2)은 제1방향으로 연장된 제2메시선(ML2)과 컨택홀(CNT7)을 통해서 연결될 수 있다. 제2방향으로 연장된 제2전원선(PL2)과 제1방향으로 연장된 제2메시선(ML2)에 의해서, 공통전원전압(ELVSS)은 메시(mesh) 구조로 제공될 수 있다. 일부 실시예에서, 제1메시선(ML1) 및/또는 제2메시선(ML2)은 생략될 수 있다.
제1전원선(PL1)은 구동 박막트랜지스터(T1)의 소스전극(S1)과 컨택홀(CNT3)에 의해서 접속될 수 있다. 제2전원선(PL2)은 제2비아홀(VH2)을 통해서 유기발광소자(OLED)의 대향전극(330, 도 4 참조)과 접속될 수 있다.
제1전원선(PL1) 및 제2전원선(PL2)은 데이터선(DL), 기준전압선(RL), 스토리지 커패시터(Cst)의 제2전극(CE2)과 다른층에 배치되는 바, 제1전원선(PL1) 및 제2전원선(PL2)의 폭을 자유롭게 조절할 수 있다.
일부 실시예에서, 제1전원선(PL1) 및 제2전원선(PL2) 중 적어도 하나는 스토리지 커패시터(Cst)와 중첩되어 배치될 수 있다. 일부 실시예에서, 제1전원선(PL1) 및 제2전원선(PL2) 중 적어도 하나는 데이터선(DL)과 중첩되어 배치될 수 있다. 도면에서는 제2전원선(PL2)이 데이터선(DL) 및 기준 전압선(RCL)과 중첩배치되는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 제1전원선(PL1)이 데이터선(DL)과 중첩배치되도록 설계할 수 있다.
일부 실시예에서, 제1전원선(PL1) 및/또는 제2전원선(PL2)의 제1방향으로의 폭(W1, W2)은 스토리지 커패시터(Cst)의 제1전극(CE1), 제2전극(CE2), 및/또는 바이어스 전극(BSM)의 제1방향의 폭에 비해 크게 구비될 수 있다. 일부 실시예에서, 제1전원선(PL1) 또는 제2전원선(PL2)은 화소회로(PC)의 일부 및 인접한 화소회로의 적어도 일부를 커버할 수 있도록 배치될 수 있다.
한편, 제1전원선(PL1)의 제1방향으로의 폭(W1) 및 제2전원선(PL2)의 폭(W2)은 데이터선(DL)의 폭(WD)에 비해서 크게 구비될 수 있다. 또한, 제1전원선(PL1)의 제1방향으로의 폭(W1) 및 제2전원선(PL2)의 폭(W2)은 기준 전압선(RL)의 폭(WR)에 비해서 크게 구비될 수 있다. 이에 따라, 구동전원전압(ELVSS) 또는 공통전원전압(ELVSS)은 IR drop이 최소화될 수 있다.
제1전원선(PL1) 및 제2전원선(PL2)은 하나의 화소회로(PC)의 영역을 대부분 커버할 수 있도록 구비될 수 있다. 이 경우, 외부의 전기적 신호에 대한 차폐판으로 기능할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 제1전원선(PL1) 및 제2전원선(PL2)은 기생 커패시턴스를 고려하여 하나의 화소 회로(PC)의 영역의 일부만 커버되도록 형성할 수 있다.
본 발명의 실시예에 따른 디스플레이 장치는 도 3을 참조하여 설명을 한 동일한 형상의 화소회로(PC)들이 제1방향 및 제2방향을 따라 평행 이동한 형상으로 복수 개 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 본 발명의 일 실시예에 따른 디스플레이 장치에 포함된 화소회로(PC)는 그에 인접한 화소회로와 서로 대칭적인 형상을 가질 수 있는 등 다양한 변형이 가능하다.
이하, 도 4를 참조하여, 본 발명의 일 실시예에 따른 디스플레이 장치의 구조에 대해 적층 순서에 따라 구체적으로 설명한다. 도 4에 있어서는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)의 구조를 중심으로 도시되어 있으며, 일부 부재가 생략되어 있을 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치에 포함된 적어도 하나의 화소는, 기판(110), 기판(110) 상에 배치된 디스플레이 소자인 유기발광소자(OLED), 구동 박막트랜지스터(T1), 구동 박막트랜지스터(T1)의 게이트전극(G1)을 덮는 제1층간절연층(115), 상기 제1층간절연층(115) 상에 배치된 데이터선(DL), 데이터선(DL)을 덮는 제2층간절연층(117), 및 제2층간절연층(117) 상에 배치된 제1전원선(PL1) 및 제2전원선(PL2)을 포함한다. 여기서, 제1전원선(PL1)은 상기 구동 박막트랜지스터(T1)의 소스전극(S1)과 접속되며, 상기 제2전원선(PL2)은 유기발광소자(OLED)의 대향전극(330)과 접속된다.
또한, 본 발명의 일 실시예에 따른 디스플레이 장치는, 구동 박막트랜지스터(T1)와 연결된 스토리지 커패시터(Cst), 구동 박막트랜지스터(T1)의 하부에 배치된 바이어스 전극(BSM)을 더 포함할 수 있다.
바이어스 전극(BSM)은 스토리지 커패시터(Cst)와 중첩되도록 배치될 수 있다. 이에 따라, 스토리지 커패시터(Cst)의 제1전극(CE1) 및 제2전극(CE1)은 제1커패시턴스(C1)을 형성하며, 제1전극(CE1)과 바이어스 전극(BSM)은 제2커패시턴스(C2)를 형성할 수 있다.
기판(110)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(110)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(110)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 기판(110)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(110)은 유기물/무기물/유기물의 구조를 가질 수 있다.
제1버퍼층(111)은 기판(110)의 상면의 평활성을 높이는 역할을 할 수 있으며, 제1버퍼층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
기판(110)과 제1버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(110) 등으로부터의 불순물이 반도체층(A1, A2)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
제1버퍼층(111) 상에는 구동 박막트랜지스터(T1) 및 스토리지 커패시터(Cst)에 대응되도록 바이어스 전극(BSM)이 배치될 수 있다. 바이어스 전극(BSM)은 센싱 박막트랜지스터(T3, 도 3 참조)의 소스전극(S3, 도 3 참조)과 접속되어, 상기 소스전극(S3)의 전압이 인가될 수 있다. 또한, 바이어스 전극(BSM)은 외부 광이 반도체층(A1)에 도달하는 것을 방지하는 역할을 할 수 있다. 이에 따라, 구동 박막트랜지스터(T1)의 특성이 안정화 될 수 있다.
제2버퍼층(112)은 상기 바이어스 전극(BSM)을 덮으며, 기판(110)의 전면에 형성될 수 있다. 제2버퍼층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제2버퍼층(112) 상에는 반도체층(A1, A2)가 배치될 수 있다. 반도체층(A1, A2)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(A1, A2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 반도체층(A1, A2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 또 다른 실시예에서, 반도체층(A1, A2)은 ZnO에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다. 반도체층(A1, A2)은 채널영역과 상기 채널영역의 양옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체층(A1, A2)은 단층 또는 다층으로 구성될 수 있다.
반도체층(A1, A2) 상에는 게이트절연층(113)을 사이에 두고 게이트전극(G1, G2)이 배치된다. 게이트전극(G1, G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G1, G2)은 Mo의 단층일 수 있다.
스토리지 커패시터(Cst)의 제1전극(CE1)은 구동 박막트랜지스터(T1)의 게이트전극(G1)으로 부터 연장되어 구비될 수 있다. 또는, 스토리지 커패시터(Cst)의 제1전극(CE1)은 상기 게이트전극(G1)과 일체(一體)로 형성되는 것으로 이해될 수 있다. 스토리지 커패시터(Cst)의 제1전극(CE1)은 바이어스 전극(BSM)과 중첩 배치되어, 제1전극과 바이어스 전극(BSM) 사이에는 제2커패시턴스(C2)가 형성될 수 있다. 이 때, 제1전극과 바이어스 전극(BSM) 사이에 배치된 제1버퍼층(111) 및 제2버퍼층(112)이 제2커패시턴스(C2)를 형성하는 유전체로 기능할 수 있다.
게이트전극(G1, G2)을 덮도록 제1층간절연층(115)이 구비될 수 있다. 제1층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1층간절연층(115) 상부에는 스토리지 커패시터(Cst)의 제2전극(CE2), 소스전극(S1, S2), 드레인전극(D2), 데이터선(DL), 및 기준 전압선(RL)이 배치될 수 있다.
상기 스토리지 커패시터(Cst)의 제2전극(CE2), 소스전극(S1, S2), 드레인전극(D2), 데이터선(DL), 및 기준 전압선(RL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2전극(CE2), 소스전극(S1, S2), 드레인전극(D2), 데이터선(DL), 및 기준 전압선(RL)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2)은 제1층간절연층(115)을 사이에 두고 제1전극(CE1)과 중첩하며, 제1커패시턴스(C1)을 형성한다. 이 경우, 제1층간절연층(115)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
소스전극(S1, S2), 드레인전극(D2)은 컨택홀을 통해서 반도체층(A1, A2)의 소스영역 또는 드레인영역에 접속될 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2), 소스전극(S1, S2), 드레인전극(D2), 데이터선(DL), 및 기준 전압선(RL)을 덮도록 제2층간절연층(117)가 구비될 수 있다. 제2층간절연층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제2층간절연층(117) 상부에는 제1전원선(PL1), 제2전원선(PL2) 및 연결전극(CM)이 배치될 수 있다. 상기 제1전원선(PL1), 제2전원선(PL2) 및 연결전극(CM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1전원선(PL1)은 컨택홀(CNT3)을 통해서 구동 박막트랜지스터(T1)의 소스전극(S1)과 연결될 수 있다. 컨택홀(CNT3)은 제2층간절연층(117)을 관통하며, 상기 소스전극(S1)의 일부를 노출할 수 있다. 제1전원선(PL1)의 일부가 상기 컨택홀(CNT3) 내부에 채워져, 상기 소스전극(S1)과 접속될 수 있다.
제1전원선(PL1)은 구동 박막트랜지스터(T1)의 적어도 일부 및/또는 스토리지 커패시터(Cst)의 일부와 중첩되도록 배치될 수 있다. 제2전원선(PL2)은 스위칭 박막트랜지스터(T2), 데이터선(DL), 및 기준 전압선(RL)의 적어도 일부와 중첩되도록 배치될 수 있다.
연결전극(CM)은 컨택홀(CNT5)을 통해서 스토리지 커패시터(Cst)의 제2전극(CE2)와 접속될 수 있다. 컨택홀(CNT5)은 제2층간절연층(117)을 관통하며, 제2전극(CE2)을 노출시킬 수 있다. 연결전극(CM)의 일부가 상기 컨택홀(CNT5)에 삽입되어, 상기 제2전극(CE2)와 접속될 수 있다.
제1전원선(PL1), 제2전원선(PL2) 및 연결전극(CM) 상에는 평탄화층(118)이 배치되며, 평탄화층(118) 상에 유기발광소자(OLED)가 위치할 수 있다.
평탄화층(118)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 평탄화층(118)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 평탄화층(118)은 무기 물질을 포함할 수 있다. 이러한, 평탄화층(118)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 평탄화층(118)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 평탄화층(118)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
기판(110)의 표시영역(DA)에 있어서, 평탄화층(118) 상에는 유기발광소자(OLED)가 배치된다. 유기발광소자(OLED)는 화소전극(310), 유기발광층을 포함하는 중간층(320) 및 대향전극(330)을 포함한다.
평탄화층(118)에는 연결전극(CM) 및 제2전원선(PL2)의 일부를 노출시키는 비아홀(VH1, VH2)이 존재할 수 있다. 화소전극(310)은 제1비아홀(VH1)을 통해 연결전극(CM)과 접속될 수 있다. 연결전극(CM)은 스토리지 커패시터(Cst)의 제2전극(CE2)에 접속되고, 상기 제2전극은 구동 박막트랜지스터(T1)의 드레인전극(D1)과 연결되는 바(도 3 참조), 화소전극(310)은 구동 박막트랜지스터(T1)의 드레인전극(D1)과 전기적으로 연결된다.
대향전극(330)은 제2비아홀(VH2)을 통해서 제2전원선(PL2)과 접속될 수 있다. 유기발광소자(OLED)의 중간층(320)은 다층으로 형성될 수 있는 바, 상기 중간층(320)을 형성하는 과정에서, 중간층(320)의 적어도 한 층이 상기 제2비아홀(VH2)에 배치될 수 있다.
이 경우, 대향전극(330)을 형성하기 전에 제2비아홀(VH2)에 대응하여 레이저를 조사하는 것으로 제2비아홀(VH2) 내부에 잔존할 수 있는 중간층(320)을 제거할 수 있다. 또한, 대향전극(330)을 형성한 후에, 제2비아홀(VH2)에 레이저를 조사하여, 대향전극(330)과 제2전원선(PL2)의 접촉 특성을 향상시킬 수 있다. 따라서, 제2비아홀(VH2)는 레이저가 조사 영역을 고려하여 구비될 수 있다. 일부 실시예에서, 제2비아홀(VH2)의 면적은 제1비아홀(VH1)의 면적에 비해 크게 구비될 수 있다. 도면에서는 이를 나타내기 위해서 제2비아홀(VH1)의 폭(WV2)을 제1비아홀(VH1)의 폭(WV1)에 비해서 크게 도시하고 있다.
본 실시예에서, 제2전원선(PL2)은 데이터선(DL)이 배치된 제1층간절연층(115)보다 상부층인 제2층간절연층(117) 상에 배치되고 있어, 상기 대향전극(330)과의 컨택을 위한 레이저 조사 공정을 용이하게 수행할 수 있다.
화소전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.
평탄화층(118) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 표시영역(DA)에서 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 제1개구부(OP1)를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(119)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소정의막(119)은 평탄화층(118)의 제2비아홀(VH2)에 대응하는 제2개구부(OP2)를 구비할 수 있다. 상기 제2개구부(OP2) 및 제2비아홀(VH2)에 의해서 제2전원선(PL2)의 일부가 노출되도록 하여, 추후에 제2비아홀(VH2) 영역으로 레이저 조사가 가능하도록 할 수 있다.
화소정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광소자(OLED)의 중간층(320)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(320)은 복수의 화소전극(310) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(320)은 복수의 화소전극(310)에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(330)은 표시영역(DA) 및 주변영역(PA)에 걸쳐 배치되며, 중간층(320)과 화소정의막(119)의 상부에 배치될 수 있다. 대향전극(330)은 복수의 유기발광소자(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(310)에 대응할 수 있다.
대향전극(330)은 제2개구부(OP2) 및 제2비아홀(VH2)을 통해서 상기 제2전원선(PL2)에 접속될 수 있다.
이러한 유기발광소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 그 상부에는 박막봉지층(미도시)이 배치되어 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(미도시)은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 이러한 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다.
또한, 화소정의막(119) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 박막봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
도 5는 도 3을 II-II'로 자른 단면도의 일부를 개략적으로 나타낸다. 도 5는 센싱 박막트랜지스터(T3), 및 바이어스 전극(BSM) 의 연결 구조 중심으로 도시되어 있으며, 일부 부재가 생략되어 있을 수 있다. 도 5에 있어서, 도 3 및 도 4와 동일한 참조부호는 동일 부재를 나타내는 바, 이에 대한 중복 설명은 생략한다.
도 5를 참조하면, 센싱 박막트랜지스터(T3)는 반도체층(A3), 게이트전극(G3), 소스전극(S3), 및 드레인전극(D3)을 포함한다. 게이트전극(G3)은 상기 반도체층(A3)와 게이트절연층(113)을 사이에 두고 중첩 배치된다. 소스전극 (G3) 및 드레인전극(D3)은 제1층간절연층(115) 상에 배치되어, 컨택홀들을 통해서 상기 반도체층(A3)과 접속될 수 있다.
소스전극(G3) 및 드레인전극(D3)는 제2층간절연층(117)에 의해 덮여지며, 상기 제2층간절연층(117) 상에는 제2전원선(PL2)가 배치될 수 있다. 제2전원선(PL2)은 센싱 박막트랜지스터(T3)와 중첩배치되며, 센싱 박막트랜지스터(T3) 영역을 모두 커버할 수 있다.
바이어스 전극(BSM)의 일단은 제2층간절연층(117), 제1층간절연층(115), 게이트절연층(113), 및 제2버퍼층(112)을 관통하는 제2노드컨택홀(CNT2)을 통해서 센싱 박막트랜지스터(T3)의 소스전극(S3)과 연결될 수 있다.
도 6은 본 발명의 다른 실시예를 나타내는 디스플레이 장치를 나타낸 평면도이다. 구체적으로, 도 6은 도 3의 화소회로에 화소전극(310), 및 제1개구부(OP1)에 의해서 정의된 발광 영역(EA)이 배치된 일 실시예를 나타낸 평면 배치도이다.
도 6을 참조하면, 화소전극(310)은 화소회로(PC)의 구동 박막트랜지스터(T1) 및 스토리지 커패시터(Cst)와 중첩되도록 배치될 수 있다. 또한, 화소전극(310)은 제1전원선(PL1) 및 제2전원선(PL2)과 중첩되도록 배치될 수 있다. 화소전극(310)은 제1비아홀(VH1)을 통해서 연결전극(CM)과 접속되고, 연결전극(CM)을 통해서 스토리지 커패시터(Cst) 및 구동 박막트랜지스터(T1) 등과 연결된다. 화소회로(PC)의 구동에 따라 화소전극(310) 및 대향전극(330, 도 4 참조)에 전압이 인가되며, 유기발광소자(OLED, 도 4 참조)는 발광하게되며, 발광 영역(EA)은 화소정의막(119)의 제1개구부(OP1)로 정의될 수 있다.
화소전극(310)이 화소회로(PC)와 중첩배치됨에 따라, 상기 발광 영역(EA)은 화소회로(PC)의 구동 박막트랜지스터(T1) 및 스토리지 커패시터(Cst), 제1전원선(PL1) 및 제2전원선(PL2) 등과 중첩되도록 배치될 수 있다.
도면에서, 화소전극(310) 및 발광 영역(EA)의 형상은 직사각형 또는 모서리가 둥근 직사각형 형상으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소전극(310) 및 발광영역(EA)은 일 모서리에 홈이 형성되는 등 비정형 형상을 구비할 수 있다. 또한, 화소전극(310)은 마름모꼴 이나 육각형, 팔각형, 원형 등 다양한 형상을 구비할 수 있다.
화소전극(310) 및/또는 발광 영역(EA)가 화소회로(PC)의 구동 박막트랜지스터(T1) 및 스토리지 커패시터(Cst) 등과 중첩되도록 배치되는 구조는 중간층(320, 도 4 참조)에서 생성된 빛이 대향전극(330) 방향으로 방출되는 전면발광형 디스플레이 장치에 적용될 수 있다.
이 경우, 화소전극(310)은 반사층을 포함하는 반사형 전극으로 구비될 수 있다. 예컨대, 반사층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir) 및 크롬(Cr)을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함할 수 있으며, 반사층 상에는 인듐틴옥사이드(ITO: indium tin oxide), 인듐징크옥사이드(IZO: indium zinc oxide), 징크옥사이드(ZnO: zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO: indium gallium oxide) 및 알루미늄징크옥사이드(AZO: aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 어느 하나로 형성된 투명 또는 반투명 전극층이 더 배치될 수 있다. 일 실시예에 따르면, 화소전극(410)은 ITO/Ag/ITO의 3개의 층으로 구성될 수 있다.
본 실시예에서, 대향전극(330, 도 4 참조)은 (반)투명 전극일 수 있다. 예컨대, 대향전극(430)은 은(Ag), 알루미늄(Al), 마그네슘(Mg), 리튬(Li), 칼슘(Ca), 구리(Cu), LiF/Ca, LiF/Al, MgAg 및 CaAg에서 선택된 하나 이상의 물질을 포함할 수 있으며, 광을 투과시킬 수 있도록 수 내지 수십 nm의 두께를 갖는 박막으로 형성될 수 있다.
도 7 및 도 8은 본 발명의 또 다른 실시예를 나타내는 디스플레이 장치를 나타낸 도면이다. 구체적으로, 도 7은 도 3의 화소회로에 화소전극(310), 및 제1개구부(OP1)에 의해서 정의된 발광 영역(EA')이 배치된 일 실시예를 나타낸 평면 배치도이며, 도 8은 도 7을 III-III'선에 대응된 개략적인 단면도이다. 도 7 및 도 8에 있어서, 도 4 및 도 6과 동일한 참조부호는 동일 부재를 일컫는다.
도 7 및 도 8을 참조하면, 본 실시예에서 유기발광소자(OLED')의 발광 영역(EA')은 화소회로(PC)의 구동 박막트랜지스터(T1) 및 스토리지 커패시터(Cst)와 중첩되지 않게 배치될 수 있다. 유기발광소자(OLED')의 화소전극(310)은 연결전극(CM)과 접속되어야 하는 바, 화소전극(310)의 일부는 화소회로(PC)와 중첩되도록 배치될 수 있다. 그러나, 화소정의막(119)의 제1개구부(OP1)에 의해서 정의된 발광 영역(EA')은 상기 구동 박막트랜지스터(T1) 및 스토리지 커패시터(Cst)와 중첩되지 않도록 배치될 수 있다.
이와 같은 구조는 유기발광소자(OLED')에서 생성된 빛이 기판(110)을 향하여 출사하는 배면발광형 디스플레이 장치에 적용될 수 있다. 즉, 발광 영역(EA') 하부에는 빛의 경로를 차단하거나 변동되게 하는 구성을 배치시키지 않게하여, 기판(110)의 하면으로 빛이 출사되도록 할 수 있다.
이 경우, 화소전극(310')은 (반)투명 전극일 수 있다. 예컨대, 화소전극(310')은 은(Ag), 알루미늄(Al), 마그네슘(Mg), 리튬(Li), 칼슘(Ca), 구리(Cu), LiF/Ca, LiF/Al, MgAg 및 CaAg에서 선택된 하나 이상의 물질을 포함할 수 있으며, 광을 투과시킬 수 있도록 수 내지 수십 nm의 두께를 갖는 박막으로 형성될 수 있다.
도면에서, 발광 영역(EA')의 형상은 직사각형 또는 모서리가 둥근 직사각형 형상으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 발광영역(EA')은 일 모서리에 홈이 형성되는 등 비정형 형상을 구비할 수 있다. 또한, 발광영역(EA')은 마름모꼴 이나 육각형, 팔각형, 원형 등 다양한 형상을 구비할 수 있다.
본 실시예에서, 대향전극(330')은 반사층을 포함하는 반사형 전극으로 구비될 수 있다. 예컨대, 반사층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir) 및 크롬(Cr)을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함할 수 있으며, 반사층 상에는 인듐틴옥사이드(ITO: indium tin oxide), 인듐징크옥사이드(IZO: indium zinc oxide), 징크옥사이드(ZnO: zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO: indium gallium oxide) 및 알루미늄징크옥사이드(AZO: aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 어느 하나로 형성된 투명 또는 반투명 전극층이 더 배치될 수 있다. 일 실시예에 따르면, 대향전극(330')은 ITO/Ag/ITO의 3개의 층으로 구성될 수 있다. 일 실시예에 따르면, 대향전극(330')의 상부에는 추가적인 반사층이 더 구비될 수 있다.
본 실시예에서, 유기발광소자(OLED') 하부에 배치된 평탄화층(118), 제2층간절연층(117), 제1층간절연층(115), 게이트절연층(113), 제2버퍼층(112), 제1버퍼층(111), 및 기판(110)은 투명 재질로 이루어질 수 있다.
일부 실시예에서, 상기 평탄화층(118), 제2층간절연층(117), 제1층간절연층(115), 게이트절연층(113), 제2버퍼층(112), 및 제1버퍼층(111) 중 적어도 하나는 상기 유기발광소자(OLED')의 하부 영역에 대응되는 영역이 일부 제거될 수 있다.
도 9은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도이다. 도 9에 있어서, 도 4와 동일한 참조부호는 동일 부재를 일컫는 바, 중복 설명은 생략한다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치에 포함된 적어도 하나의 화소는, 기판(110), 기판(110) 상에 배치된 디스플레이 소자인 유기발광소자(OLED), 구동 박막트랜지스터(T1), 구동 박막트랜지스터(T1)의 게이트전극(G1)을 덮는 제1층간절연층(115), 상기 제1층간절연층(115) 상에 배치된 데이터선(DL), 데이터선(DL)을 덮는 제2층간절연층(117), 및 제2층간절연층(117) 상에 배치된 제1전원선(PL1) 및 제2전원선(PL2)을 포함한다. 여기서, 제1전원선(PL1)은 상기 구동 박막트랜지스터(T1)의 소스전극(S1)과 접속되며, 상기 제2전원선(PL2)은 유기발광소자(OLED)의 대향전극(330)과 접속된다.
또한, 본 발명의 일 실시예에 따른 디스플레이 장치는, 구동 박막트랜지스터(T1)와 연결된 스토리지 커패시터(Cst), 구동 박막트랜지스터(T1)의 하부에 배치된 바이어스 전극(BSM)을 더 포함할 수 있다.
바이어스 전극(BSM)은 스토리지 커패시터(Cst)와 중첩되도록 배치될 수 있다. 이에 따라, 스토리지 커패시터(Cst)의 제1전극(CE1) 및 제2전극(CE1)은 제1커패시턴스(C1)을 형성하며, 제1전극(CE1)과 바이어스 전극(BSM)은 제2커패시턴스(C2)를 형성할 수 있다.
본 실시예에 따른 디스플레이 장치는 스위칭 박막트랜지스터(T2)의 하부에서, 반도체층(A2)에 대응되도록 배치된 하부 금속층(M2)가 더 배치될 수 있다. 하부 금속층(M2)은 기판(110)과 반도체층(A2) 사이에 배치되어, 반도체층(A2)으로 입사될 수 있는 광을 차단하는 기능을 할 수 있다. 하부 금속층(M2)은 바이어스 전극(BSM)과 동일층에 동일 물질로 구비될 수 있다. 예컨대, 하부 금속층(M2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다.
반도체층(A2)은 광에 의해 그 특성이 변화될 수 있는 바, 이러한 반도체층(A2)의 특성 변화는 스위칭 박막트랜지스터(T2)의 특성변화로 이어질 수 있다. 본 실시예에서는 하부 금속층(M2)을 도입하여 스위칭 박막트랜지스터(T2)의 특성이 외부 광에 의해서 변화하지 않고 안정화될 수 있다.
일부 실시예에서, 하부 금속층(M2)에는 전압이 인가될 수 있다. 예컨대, 하부 금속층(M2)에는 전압이 인가될 수 있다. 이에 따라, 스위칭 박막트랜지스터(T2)의 특성의 안정화를 도모할 수 있다.
본 실시예에서, 바이어스 전극(BSM) 및 하부 금속층(M2) 중 적어도 하나에는 전압이 인가될 수 있다. 예컨대, 바이어스 전극(BSM)은 전압이 인가되고, 하부 금속층(M2)에는 전압이 인가되지 않을 수 있다. 또는, 바이어스 전극(BSM)에는 제1전압이 인가되고, 하부 금속층(M2)에는 제2전압이 인가될 수 있는 등 다양한 변형이 가능하다.
한편, 도시되지 않았으나, 센싱 박막트랜지스터(T3)의 하부에 대응되도록 배치된 센싱 하부 금속층이 더 배치될 수 있다. 상기 센싱 하부 금속층은 바이어스 전극(BSM)과 동일층에 동일 물질로 구비될 수 있다.
도 10a은 본 발명의 또 다른 실시예에 따른 디스플레이 장치에 구비될 수 있는 인접한 두 개의 화소의 등가 회로도이고, 도 10b는 화소의 구동 타이밍를 개략적으로 나타낸 도면이다. 도 10a에 있어서, 도 2와 동일한 참조부호는 동일 부재를 나타내는 바, 중복 설명은 생략한다.
도 10a 및 도 10b를 참조하면, 도 10a은 제2방향으로 배열된 화소 중 n 번째 화소(PXn) 및 (n+1)번째 화소(PXn+1)를 나타내고 있다. n 번째 화소(PXn)는 제1데이터선(DL1)에 접속하고 있으며, (n+1)번째 화소(PXn+1)는 제2데이터선(DL2)에 접속하고 있다. 이는 제2방향으로 배열된 하나의 화소 열에 대응하여 두 개의 데이터선(DL1, DL2)가 배치될 수 있음을 의미한다.
제1데이터선(DL1)은 제2방향으로 배열된 화소들 중 홀수번째 화소들과 접속될 수 있으며, 제2데이터선(DL2)은 제2방향으로 배열된 화소들 중 짝수번째 화소들과 접속될 수 있다.
이와 같은 구조에 의해서, n번째 스캔선(SLn) 및 (n+1)번째 스캔선(SLn+1)에 인가되는 스캔 신호(Sn, Sn+1)을 동시에 구동하여 각 화소에 데이터를 기입할 수 있다. 즉, n 번째 화소(PXn)의 구동과 (n+1)번째 화소(PXn+1)의 구동이 동시에 진행될 수 있으며, 구동 시간이 줄어들 수 있다. 고해상도로 갈수록 표시영역에 포함되는 화소들의 개수가 높아지게 된다. n 번째 화소(PXn)의 구동과 (n+1)번째 화소(PXn+1)의 구동이 동시에 진행되게 함으로써, 고해상도에서도 적절한 구동 시간을 확보할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 디스플레이 장치에 포함된 인접한 화소회로들의 배치도를 나타낸 평면도이다. 도 10에 있어서, 도 3과 동일한 참조부호는 동일 부재를 나타내는 바, 이에 대한 중복 설명은 생략하도록 한다.
도 11을 참조하면, 디스플레이 장치는 제1방향으로 배열된 제1화소회로(PC1), 제2화소회로(PC2), 제3화소회로(PC3), 및 제4화소회로(PC4)를 포함할 수 있다. 각 화소회로(PC1, PC2, PC3, PC4)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 센싱 박막트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
본 실시예에서, 디스플레이 장치는 제1방향을 따라 연장된 스캔선(SL), 센싱 제어선(SSL), 제1메시선(mesh line, ML1), 제2메시선(ML2), 및 기준전압 연결선(RCL)을 포함할 수 있다. 그리고, 디스플레이 장치는 제1방향과 교차되는 제2방향을 따라 연장된 제1데이터선(DL1), 제2데이터선(DL2), 기준전압선(RL), 제1전원선(PL1), 및 제2전원선(PL2)을 포함할 수 있다.
상기 스캔선(SL), 센싱 제어선(SSL), 제1메시선(ML1), 및 제2메시선(ML2)은 제1방향을 따라 배치된 화소회로들에 공통으로 연결될 수 있다.
한편, 제2방향으로 연장된 기준전압선(RL)은 제1방향을 따라 연장된 세 개의 화소회로들(PC1, PC2, PC3) 마다 하나씩 구비될 수 있다. 이에 따라, 상기 기준전압선(RL)은 제1방향으로 연장된 기준전압 연결선(RCL)과 컨택홀(CNT8)을 통해 연결되어, 서로 인접한 세 개의 화소회로(PC1, PC2, PC3)에 공통으로 기준전압을 전달할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다.
기준전압선(RL)은 제1방향을 따라 연장된 두 개의 화소회로들 마다 하나씩 구비되거나, 하나의 화소회로에 대응하여 하나씩 구비할 수 있다. 이에 따라, 기준전압 연결선(RCL)은 두 개의 화소회로에 공통으로 연결되거나, 하나의 화소회로에만 연결될 수 있는 등 다양한 변형이 가능하다.
본 실시예에서, 데이터선(DL1, DL2)은 제2방향을 따라 배치된 화소들에 교번적으로 연결되는 제1데이터선(DL1) 및 제2데이터선(DL2)를 포함할 수 있다. 즉, 제1데이터선(DL1)은 제1화소회로(PC1)와 컨택홀(CNT11)에 의해서 연결될 수 있다. 제2데이터선(DL2)는 제1화소회로(PC1)와는 연결되지 않고, 제1화소회로(PC1)와 제2방향으로 인접한 제1a화소회로(PC1a)과 컨택홀(CNT12)에 의해서 연결될 수 있다.
일부 실시예에서, 제1데이터선(DL1) 및 제2데이터선(DL2)은 스토리지 커패시터(Cst)의 제2전극(CE2)와 동일층에 배치될 수 있다. 일부 실시예에서, 제1데이터선(DL1) 및 제2데이터선(DL2)은 상기 스토리지 커패시터(Cst)를 중간에 두고 서로 이격되어 배치될 수 있다.
도 10a 및 도 10b를 참조하여 설명한 바와 같이, 제1데이터선(DL1) 및 제2데이터선(DL2)를 사용함으로써, 구동 시간을 줄일 수 있으며, 이에 따라 고해상도의 디스플레이 장치를 구현할 수 있다.
제1전원선(PL1)은 제1방향으로 인접한 세 개의 화소회로들(PC1, PC2, PC3)에 적어도 일부 중첩되도록 배치될 수 있다. 예컨대, 제1전원선(PL1)은 제1화소회로C1)의 일부 및 제3화소회로(PC3)의 일부와 중첩되도록 배치되고, 제2화소회로(PC2)의 전체 영역과 중첩되도록 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 제1전원선(PL1)이 화소회로들과 중첩되는 영역 및 제1전원선(PL1)의 폭은 다양하게 변형될 수 있다.
제2전원선(PL2)은 제1방향으로 인접한 두 개의 화소회로들(PC3, PC4)에 적어도 일부 중첩되도록 배치될 수 있다. 예컨대, 제2전원선(PL2)은 제3화소회로(PC3)의 일부 및 제4화소회로(PC3)의 일부와 중첩되도록 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 제2전원선(PL2)이 화소회로들과 중첩되는 영역 및 제1전원선(PL2)의 폭은 다양하게 변형될 수 있다.
제2전원선(PL2)이 대향전극(330, 도 4 참조)이 컨택하는 영역인 제2비아홀(VH2)은 제1방향으로 배열된 세 개의 화소회로들(PC1, PC2, PC3)에 대응하여 하나씩 구비될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다, 제2비아홀(VH2)는 제1방향으로 배열된 두 개의 화소회로들에 대응하여 하나씩 배치될 수 있는 등 다양한 변형이 가능하다. 상기 제2비아홀(VH2)은 기준전압선(RL)과 중첩되어 배치될 수 있다.
본 실시예에 있어서, 제1방향으로 인접한 화소들(PX)은 가상의 선(VL) 또는 기준 전압선(RL)을 기준으로 적어도 일부 대칭적인 구조를 가질 수 있다. 예컨대, 제1화소회로(PC1)은 가상의 선(VL)을 기준으로 제1화소회로(PC1)에 대해서 구동 박막트랜지스터(T1), 센싱 박막트랜지스터(T3), 및 스토리지 커패시터(Cst)의 배치가 대칭적인 구조를 갖는 제2화소회로(PC2)를 포함할 수 있다. 여기서, 가상의 선(VL)은 제1화소(PX1)와 제2화소(PX2) 사이에서 제2방향으로 연장된 선을 의미한다.
제3화소회로(PC3)은 기준전압선(RL)을 기준으로 제3화소회로(PC3)에 대해서 구동 박막트랜지스터(T1), 센싱 박막트랜지스터(T3), 및 스토리지 커패시터(Cst)의 배치가 대칭적인 구조를 갖는 제4화소회로(PC4)를 포함할 수 있다.
한편, 스위칭 박막트랜지스터(T2)의 배치구조는 제1화소회로(PC1) 및 제2화소회로(PC2)에 대해서 동일한 구조를 가지고 있으나, 이에 한정되지 않는다. 제1화소회로(PC1)의 스위칭 박막트랜지스터(T2)의 배치구조는 제2화소회로(PC2)의 스위칭 박막트랜지스터(T2)의 배치구조와 가상의 선(VL)에 대해서 대칭적인 배치구조를 구비할 수 있는 등 다양한 변형이 가능하다. 일 실시예에 있어서, 디스플레이 장치에 포함된 화소회로들(PC1, PC2, PC3, PC4)의 형상은 서로 상이하게 구비될 수 있다.
도 12 내지 도 14는 본 발명의 실시예들에 따른 제1전원선, 제2전원선, 제1데이터선, 제2데이터선, 및 기준전압선의 배치관계를 나타낸 평면도이다.
도 12를 참조하면, 제1전원선(PL1)은 제1층간절연층(115, 도 4 참조) 상에 배치되며, 제2방향으로 연장되는 복수의 배선들과 중첩되도록 형성될 수 있다. 도 12에서, 하나의 제1전원선(PL1)은 제2방향으로 연장된 4개의 배선과 중첩배치될 수 있다. 즉, 제1전원선(PL1)은 제1화소회로(PC1)에 배치된 제1데이터선(DL1), 제2화소회로(PC2)에 배치된 제1데이터선(DL1) 및 제2데이터선(DL2)과 중첩 배치되고, 제3화소회로(PC3)에 배치된 제2데이터선(DL2)과 중첩 배치될 수 있다.
제2전원선(PL2)은 제1층간절연층(115, 도 4 참조) 상에 배치되며, 제2방향으로 연장된 복수의 배선들과 중첩되도록 형성될 수 있다. 도 12에서, 하나의 제2전원선(PL2)은 제2방향으로 연장된 3개의 배선과 중첩 배치될 수 있다. 즉, 제2전원선(PL2)은 제3화소회로(PC3)에 배치된 제1데이터선(DL1) 및 기준 전압선(RL), 제4화소회로(PC4)에 배치된 제2데이터선(DL2)와 중첩 배치될 수 있다.
제1전원선(PL1) 및 제2전원선(PL2)은 디스플레이 장치의 화소회로들 영역을 대부분 커버하도록 배치될 수 있다. 이에 따라, 제1전원선(PL1) 및 제2전원선(PL2)는 외부의 전기적 신호를 차폐하는 역할을 할 수 있다.
도 13 및 도 14를 참조하면, 제1전원선(PL1) 및 제2전원선(PL2) 중 적어도 하나는 제1층간절연층(115) 상에 배치되며, 제2방향으로 연장된 배선들과 중첩되지 않도록 배치될 수 있다.
예컨대, 도 13에서와 같이, 제1전원선(PL1)은 제2화소회로(PC2) 상에 배치되고 있으나, 제1데이터선(DL1) 및 제2데이터선(DL2)과 중첩되지 않도록 배치될 수 있다. 또는, 도 14에서와 같이, 제1전원선(PL1) 및 제2전원선(PL2) 모두 화소회소들에 배치된 제1데이터선(DL1), 제2데이터선(DL2), 및 기준전압선(RL)과 중첩되지 않도록 배치될 수 있다. 이는 제1전원선(PL1) 및 제2전원선(PL2)과 데이터선들(DL1, DL2) 간에 발생할 수 있는 기생 커패시턴스를 줄이기 위한 것일 수 있다.
도 15는 본 발명의 실시예들에 적용될 수 있는 화소 전극의 형상을 나타낸다. 도 15에 있어서, 도 3과 동일한 참조부호는 동일한 부재를 나타내는 바, 중복 설명은 생략한다.
본 실시예에 있어서, 각 화소들(PX1~4)에 포함된 화소전극(310)의 형상은 다양하게 구비될 수 있다. 예컨대, 제2비아홀(VH2)에 인접하게 구비된 화소전극들(310a, 310c, 310d)는 상기 제2비아홀(VH2)의 형상에 대응되도록, 일 변에 내측으로 인입된 홈(310h)가 형성될 수 있다. 상기 홈(310h)에 의해서 발광 영역(EA)의 형상에도 홈이 형성될 수 있다. 한편, 제2비아홀(VH2)은 기준 전압선(RL)과 중첩되게 배치될 수 있으며, 제3화소(PX3)의 화소전극(310c)는 기준 전압선(RL)을 기준으로 제4화소(PX4)의 화소전극(310d)과 대칭적인 형상으로 구비될 수 있다.
제2비아홀(VH2)에 인접하지 않은 화소전극(310b)은 대략 직사각형 형상으로 구비될 수 있으며, 제2화소(PX2)의 발광 영역(EA)은 모서리가 둥근 직사각형 형상으로 구비될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 화소전극(310) 또는 발광 영역(EA)의 형상 및 크기는 다양하게 구비될 수 있다.
여태까지, 본 발명의 실시예에 적용될 수 있는 실시예들을 설명하였다. 이와 같은 실시예들은 별도의 실시예로 구현될 수도 있고, 서로 조합된 실시예로 구현될 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
110: 기판
111: 제1버퍼층
112: 제2버퍼층
113: 게이트절연층
115: 제1층간절연막
117: 제2층간절연층
118: 평탄화층
119: 화소정의막
OLED: 유기발광소자
DL, DL1, DL2 : 데이터선
RL: 기준전압선
PL1: 제1전원선
PL2: 제2전원선
PC1, PC2, PC3, PC4 : 화소회로
PX: 화소

Claims (20)

  1. 기판 상에 복수의 화소를 포함하는 디스플레이 장치에 있어서, 상기 복수의 화소 중 제1화소는,
    상기 기판 상에 배치되며, 화소전극, 대향전극, 및 상기 화소전극과 상기 대향전극 사이에 배치된 디스플레이 소자;
    상기 기판과 상기 디스플레이 소자 사이에 배치되며, 구동 반도체층, 구동 게이트전극, 구동 소스전극, 및 구동 드레인전극을 포함하는 구동 박막트랜지스터;
    상기 구동 게이트전극을 덮는 제1층간절연층;
    상기 제1층간절연층 상에 배치된 제1데이터선;
    상기 제1데이터선을 덮는 제2층간절연층; 및
    상기 제2층간절연층 상에 배치된 제1전원선 및 제2전원선;을 포함하며,
    상기 제1전원선은 상기 소스전극과 접속되며, 상기 제2전원선은 상기 대향전극과 접속된, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 게이트전극으로부터 연장된 제1전극, 및
    상기 제1층간절연층 상에 배치되며, 상기 제1전극과 중첩된 제2전극을 구비하는 스토리지 커패시터;를 더 포함하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 기판과 상기 구동 반도체층 사이에 배치되며, 상기 구동 반도체층과 중첩 배치된 바이어스 전극;을 더 포함하는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 기판 상에 배치되며, 센싱 반도체층, 센싱 게이트전극, 센싱 소스전극, 센싱 드레인전극을 포함하는 센싱 박막트랜지스터;를 더 포함하며,
    상기 바이어스 전극은 상기 센싱 소스전극과 전기적으로 연결된, 디스플레이 장치.
  5. 제3항에 있어서,
    상기 바이어스 전극은 상기 스토리지 커패시터와 중첩배치되며,
    상기 제1전극과 상기 제2전극은 제1커패시턴스를 형성하며, 상기 바이어스 전극과 상기 제1전극은 제2커패시턴스를 형성하는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1전원선 및 상기 제2전원선을 덮는 평탄화층;을 더 포함하고,
    상기 화소전극은 상기 평탄화층에 배치되며, 상기 평탄화층에 정의된 제1비아홀을 통해서 상기 구동 박막트랜지스터와 전기적으로 연결되며,
    상기 제2전원선은 상기 평탄화층에 정의된 제2비아홀을 통해서 상기 대향전극과 연결되는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제2비아홀의 면적은 상기 제1비아홀의 면적보다 큰, 디스플레이 장치.
  8. 제6항에 있어서,
    상기 화소전극은 상기 제2비아홀의 형상에 대응한 홈을 구비한, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1화소와 인접한 제2화소; 및
    상기 제1화소 및 제2화소에 배치되며, 상기 제1데이터선과 동일층에 배치된 제2데이터선;을 더 포함하며,
    상기 제1데이터선은 상기 제1화소와 전기적으로 연결되고,
    상기 제2데이터선은 상기 제2화소와 전기적으로 연결된, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제1전원선 및 상기 제2전원선 중 적어도 하나는 상기 제1데이터선과 중첩 배치된, 디스플레이 장치.
  11. 제9항에 있어서,
    상기 제1전원선 및 상기 제2전원선의 제1방향으로의 폭은, 상기 제1데이터선의 제1방향으로의 폭에 비해서 큰, 디스플레이 장치.
  12. 제1항에 있어서,
    상기 화소전극은 상기 구동 박막트랜지스터와 중첩 배치되며, 반사층을 구비한, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 화소전극은 상기 구동 박막트랜지스터와 비중첩되며,
    상기 대향전극은 반사층을 구비한, 디스플레이 장치.
  14. 제1항에 있어서,
    상기 구동 반도체층은 산화물 반도체를 포함하는, 디스플레이 장치.
  15. 기판 상에 복수의 화소회로 및 상기 복수의 화소회로에 각각 연결된 복수의 디스플레이 소자를 구비하여 화상을 구현하는, 디스플레이 장치에 있어서,
    상기 제1방향으로 연장되며, 제1방향으로 배열된 복수의 화소회로에 연결된 스캔선;
    상기 제1방향과 교차하는 제2방향으로 연장되며, 상기 스캔선과 제1층간절연층을 사이에 두고 배치된 제1데이터선, 제2데이터선 및 기준 전압선;
    상기 제2방향으로 연장되며, 상기 제1데이터선, 제2데이터선, 및 기준 전압선과 제2층간절연층을 사이에 두고 배치된 제1전원선 및 제2전원선;을 포함하며,
    상기 제1전원선은 상기 디스플레이 소자의 화소전극과 전기적으로 연결되며,
    상기 제2전원선은 상기 디스플레이 소자의 대향전극과 접속되는, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제1데이터선 및 상기 제2데이터선은 상기 제2방향으로 배열된 복수의 화소회로들에 교번적으로 연결된, 디스플레이 장치.
  17. 제15항에 있어서,
    상기 복수의 화소회로는 제1방향으로 배열되며, 서로 인접한 제1화소회로, 제2화소회로, 및 제3화소회로를 포함하며,
    상기 제1전원선은 상기 제1화소회로의 일부, 제2화소회로, 및 제3화소회로의 일부와 중첩된, 디스플레이 장치.
  18. 제15항에 있어서,
    상기 제2전원선은 상기 제2층간절연층에 정의된 비아홀을 통해서 상기 대향전극과 접속되며, 상기 비아홀은 상기 기준 전압선과 중첩된, 디스플레이 장치.
  19. 제15항에 있어서,
    상기 기준 전압선은 제1방향으로 연장된 기준전압 연결선과 컨택홀을 통해 연결되며, 상기 기준전압 연결선은 서로 인접한 세 개의 화소회로에 공통으로 연결된. 디스플레이 장치.
  20. 제15항에 있어서,
    각 화소회로는 세 개의 박막트랜지스터 및 하나의 스토리지 커패시터를 포함하는, 디스플레이 장치.


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