KR20190140690A - Ⅲ-인화계 기판 상에 ⅲ-비화계 에피층을 성장하는 방법 - Google Patents

Ⅲ-인화계 기판 상에 ⅲ-비화계 에피층을 성장하는 방법 Download PDF

Info

Publication number
KR20190140690A
KR20190140690A KR1020180067504A KR20180067504A KR20190140690A KR 20190140690 A KR20190140690 A KR 20190140690A KR 1020180067504 A KR1020180067504 A KR 1020180067504A KR 20180067504 A KR20180067504 A KR 20180067504A KR 20190140690 A KR20190140690 A KR 20190140690A
Authority
KR
South Korea
Prior art keywords
iii
phosphorus
layer
substrate
intermediate layer
Prior art date
Application number
KR1020180067504A
Other languages
English (en)
Other versions
KR102131619B1 (ko
Inventor
송진동
한일기
양현덕
강준현
Original Assignee
한국과학기술연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술연구원 filed Critical 한국과학기술연구원
Priority to KR1020180067504A priority Critical patent/KR102131619B1/ko
Publication of KR20190140690A publication Critical patent/KR20190140690A/ko
Application granted granted Critical
Publication of KR102131619B1 publication Critical patent/KR102131619B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02392—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Abstract

본 발명의 실시예에 따른 반도체 기판의 성장 방법은, Ⅲ-인화계 기판 상에 Ⅲ-인화계 완충층을 형성하는 단계; 상기 Ⅲ-인화계 완충층 상에 Ⅲ-비화계 중간층을 형성하는 단계; 상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계; 상기 Ⅲ-비화계 에피층을 패터닝하는 단계; 및 상기 Ⅲ-비화계 중간층을 선택적으로 식각하는 단계를 포함한다. 이에 의하면, Ⅲ-비화계 에피층과 Ⅲ-인화계 기판 사이에 격자상수와 열팽창 계수등의 특성에 영향을 주지 않는 초박막 Ⅲ-비화계 중간층을 형성함으로써, Ⅲ-인화계 기판이나 완충층의 표면으로부터 인화물 이탈을 방지하고, 종래의 두꺼운 비정질 혹은 다결정질 초박막 완충층에서 발생하는 결정결함을 크게 줄일 수 있다. 이에 따라 제조된 반도체 소자는 매우 우수한 계면 특성 및 열전도 특성을 가지게 된다. 또한, Ⅲ-인화계 기판 및 완충층으로부터 원자가 이탈하지 않아 에피층을 분리한 이후에도 균일한 상태로 남아있게 되므로, 이를 템플릿으로 이용하여 제조공정을 반복할 수 있어 전체적인 비용이 크게 감소하고 경제성이 향상될 수 있다.

Description

Ⅲ-인화계 기판 상에 Ⅲ-비화계 에피층을 성장하는 방법{METHOD FOR GROWING Ⅲ-ARSENIC-BASED EPITAXIAL LAYER ON Ⅲ-PHOSPHORUS-BASED SUBSTRATE}
본 발명은 반도체 기판의 성장 방법에 관한 것으로서, 보다 상세하게는 Ⅲ-인화계(Phosphorus-based) 기판 상에 Ⅲ-비화계(Arsenic-based) 에피층을 형성하는 경우, 기판과 에피층 사이에 Ⅲ-비화계 중간층을 형성함으로써 인화계 기판 표면에서 발생하는 원자의 이탈을 방지하여 결정결함을 최소화하기 위한 반도체 기판의 성장 방법에 관한 것이다.
[국가지원 연구개발에 대한 설명]
본 연구는 한국과학기술연구원의 주관 하에, 산업통상자원부의 전자정보디바이스산업원천기술개발(휴대형 고감도(ppb급) 가스검출용 중적외선 양자폭포레이저 개발, 과제고유번호: 10053010)의 지원에 의하여 이루어진 것이다.
산업화의 발전에 따라 환경 오염원이 되거나 인체에 치명적인 해악을 가져오는 각종 가스나 미세 분진 등의 발생이 심각한 문제로 대두되고 있지만, 현재까지 개발된 가스 센서들은 실시간 탐지 및 원거리 탐지가 불가능하고, 정성정량 분석 면에서 신뢰성이 낮고 부피가 커서 운용이 불편하다는 문제점이 있어서 새로운 기술을 이용한 가스센서 기술이 요구된다.
중적외선 레이저 다이오드를 이용하는 가스센서 기술은 현재까지 이에 가장 적합한 기술로 인지되고 있고, 최근 들어 중적외선 광원 중 가장 비약적인 발전을 이루고 있는 중적외선 양자폭포레이저(Quantum Cascade Laser, QCL)는 수 nm 이하의 초미세 이종 접합 반도체 박막, 즉 최소 수백층 이상의 초격자 구조를 이용하여 성장된다. 이러한 초격자 이종 접합 반도체 구조는, 사용하는 반도체의 종류에 따라 밴드갭(band gap)이나 격자상수를 조절하여 이종 접합 박막의 특성을 개선할 수 있고, 이는 광학적, 전기적 소자의 품질 개선으로 이어진다는 측면에서 산업적 효용성이 크다. 특히, 중적외선 광원 개발에 주로 활용되는 Ⅲ-인화계(Phosphorus-based) 기판 상에 Ⅲ-비화계(Arsenic-based) 에피층을 활용한 연구가 주목을 받고 있다.
이와 같이, Ⅲ-비화계 에피층 기반 소자를 Ⅲ-인화계 기판에 올려 에피층의 품질향상을 도모하고, 광학적, 전기적 소자의 성능향상 및 신뢰성 확보와 같은 효과를 거둘 수 있다. 그러나 이를 위해서는 매우 우수한 결정질의 Ⅲ-비화계 에피층을 Ⅲ-인화계 기판 상에 형성하는 것이 중요하다.
Ⅲ-인화계 기판은 Ⅲ-비화계 반도체와의 작은 격자상수(Lattice Constant) 차이, 좋은 전기 및 열전도성(Electrical and Thermal Conductivities)으로 인해서 중적외선 영역의 양자 폭포 레이저(QCL) 소자의 기판으로 각광받고 있지만, 결정적으로 Ⅲ-인화계 물질은 480℃ 이상의 고온에서 표면 불안정성으로 인해서 기판 표면에서의 인화물 이탈이 쉽게 일어난다. 또한 인화물과 분리된 표면의 Ⅲ족 금속들끼리의 융합이 더욱 활발해져 결정결함을 야기하고, 표면의 균일함을 유지하기 어렵게 되어 초미세 박막 성장 측면에서 고품질의 Ⅲ-비화계 에피층을 형성하는데 방해요인으로 작용하고 있다. 따라서, Ⅲ-인화계 기판을 기반으로 하는 Ⅲ-비화계 반도체 소자는 결정결함이 많으며, 고품질 소자를 제작하기 어렵다는 문제점이 있다.
이와 같은 문제점을 해결하기 위해, 종래의 이종 접합 반도체 박막 성장 기술에 있어서 반도체 기판 위에 격자상수나 열팽창 계수 혹은 밴드갭(band gap)을 조절하고 결정결함을 줄여 최종 에피층의 결정성, 전기적, 광학적 특성을 개선한 연구가 보고되고 있다.
대한민국 등록특허공보 제10-1006480호를 참조하면, 기판과 반도체 소자층 사이에 이종 반도체 물질로 구성된 완충층을 형성함으로써 이종 물질 간의 격자상수와 열팽창 계수 차이를 보상하는 방법이 개시되어 있다. 또한, 성장 단계에서 탄소 함유층을 삽입하여 격자불일치 전위의 생성 에너지를 낮춤으로써 결정결함을 줄이는 방법이 개시되어 있다.
이에 따르면 기판과 에피층 사이에 완충층을 이용하여 격자상수 불일치로 인한 결정결함을 줄일 수 있으나, 이를 위해서는 격자상수와 열팽창 계수 차이를 보상하기 위한 충분한 두께(약 20 nm ~ 100 nm)로 완충층을 형성해야 하는데, 두꺼운 비정질 혹은 다결정질 완충층에서 발생한 결정결함으로 인해 최종 에피층의 품질을 저하시키는 현상이 발생할 수 있다.
또한, 전술한 완충층은 약 455도의 최적 성장 온도 조건에서 형성되는데, Ⅲ-비화계 에피층이 성장되는 480℃ 이상의 고온에서 인화물 이탈이 쉽게 일어나고, 인화물과 분리된 표면의 Ⅲ족 금속들끼리 융합하여 결정결함을 야기한다는 문제가 여전히 남아있다. 또한, 탄소함유층을 이용해 결정결함 문제를 어느 정도 해결할 수는 있지만, 성장에 소요되는 시간과 비용이 늘어나게 되므로 비경제적이라는 문제점이 있다.
그리하여 아직도 대부분의 성장에서 Ⅲ-인화계 기판 표면으로부터의 인화물 이탈이나 두꺼운 완충층으로 인해 Ⅲ-인화계 기판 표면이 불균일해지는 문제점을 내포하고 있으며, 고품질 Ⅲ-비화계 에피층을 형성하여 반도체 소자의 열적, 광학적, 전기적인 성능을 개선하는 새로운 기술이 요구되고 있다.
대한민국 등록특허공보 제10-1006480호
이에 본 발명의 목적은, Ⅲ-인화계 기판과 Ⅲ-비화계 에피층 사이에 Ⅲ-비화계 중간층을 형성함으로써, Ⅲ-인화계 기판 또는 완충층의 표면으로부터 인화물 이탈을 방지하고, 종래의 두꺼운 비정질 혹은 다결정질 완충층에서 발생하는 결정결함으로 인한 에피층의 품질 저하 현상을 극복하기 위한 새로운 Ⅲ-비화계 에피층 성장 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 상기 기판에 반도체소자를 제조하고 남은 기판 및 완충층을 템플릿으로 재활용하여 전체적인 비용을 크게 줄이고 경제성을 향상시킬 수 있는 Ⅲ-비화계 에피층 성장 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 기판의 성장 방법은, Ⅲ-인화계 기판을 제공하는 단계; 에피층 성장 온도에서 상기 Ⅲ-인화계 기판으로부터 인화물 원자가 이탈하는 것을 방지하기 위하여, 상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 중간층을 형성하는 단계; 및 상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계를 포함한다.
일 실시예에서, 상기 Ⅲ-비화계 중간층은 인듐(In), 갈륨(Ga) 및 알루미늄(Al) 중 적어도 하나의 물질과 비소(As)의 화합물로 구성될 수 있다.
일 실시예에서, 상기 Ⅲ-비화계 중간층은 5 nm 이하의 두께로 형성될 수 있다.
일 실시예에서, 상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 중간층을 형성하는 단계는, 440℃ 내지 460℃의 온도범위에서 수행될 수 있다.
일 실시예에서, 상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계는, 480℃ 이상의 온도범위에서 수행될 수 있다.
일 실시예에서, 상기 Ⅲ-비화계 중간층은 분자선 증착법(Molecular Beam Epitaxy)을 이용하여 상기 Ⅲ-인화계 기판 상에 형성될 수 있다.
일 실시예에서, 상기 제조방법은, 상기 Ⅲ-비화계 에피층 상에 상기 Ⅲ-비화계 에피층과 Ⅲ족 혼합 비율이 상이한 제2 Ⅲ-비화계 에피층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 Ⅲ-비화계 중간층은 복수의 Ⅲ-비화계 초격자층이 교차성장되는 샌드위치 구조로 형성될 수 있다.
일 실시예에서, 상기 Ⅲ-인화계 기판은 상기 기판과 상기 Ⅲ-비화계 에피층 간의 격자상수 또는 열팽창 계수 차이를 보상하기 위한 Ⅲ-인화계 완충층을 포함하도록 구성될 수 있다.
상기 목적을 실현하기 위한 또 다른 실시예에 따른 반도체 소자의 제조방법은, Ⅲ-인화계 기판을 제공하는 단계; 에피층 성장 온도에서 상기 Ⅲ-인화계 기판으로부터 인화물 원자가 이탈하는 것을 방지하기 위하여, 상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 중간층을 형성하는 단계; 상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계; 상기 Ⅲ-비화계 에피층을 패터닝하는 단계; 및 상기 Ⅲ-비화계 중간층을 선택적으로 식각함으로써, 상기 패터닝된 Ⅲ-비화계 에피층을 Ⅲ-인화계 기판으로부터 분리하는 단계를 포함한다.
상기 반도체 소자의 제조방법에 있어서, 상기 Ⅲ-비화계 중간층을 선택적으로 식각하는 단계 이후에, 분리된 Ⅲ-인화계 기판을 템플렛(template)으로 이용하여 반도체 소자를 반복 제조할 수 있다.
본 발명의 실시예에 따르면, Ⅲ-비화계 에피층과 Ⅲ-인화계 기판 사이에 격자상수와 열팽창 계수등의 특성에 영향을 주지 않는 초박막 Ⅲ-비화계 중간층을 형성함으로써, Ⅲ-인화계 기판이나 완충층의 표면으로부터 인화물 이탈을 방지하고, 종래의 두꺼운 비정질 혹은 다결정질 초박막 완충층에서 발생하는 결정결함을 크게 줄일 수 있다. 이에 따라 성장된 반도체 기판은 매우 우수한 계면 특성 및 열전도 특성을 가지게 된다.
또한, 실시예에 따르면, Ⅲ-인화계 기판 및 완충층으로부터 원자가 이탈하지 않아 에피층을 분리한 이후에도 균일한 상태로 남아있게 되므로, 이를 템플릿으로 이용하여 Ⅲ-비화계 에피층 성장을 반복할 수 있어 전체적인 비용이 크게 감소하고 경제성이 향상될 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 순서도이다.
도 2는 본 발명의 실시예에 따라 중간층을 형성한 경우 층간 경계면을 나타낸 도면이다.
도 3a는 종래의 기술에 따라 기판상에 에피층을 직접 형성한 경우 에피층의 표면을 SEM으로 촬영한 이미지를 나타낸다.
도 3b는 본 발명의 실시예에 따라 중간층을 형성한 경우 에피층의 표면을 SEM으로 촬영한 이미지를 나타낸다.
도 4a 내지 4h는 일 실시예에 따른 반도체 소자의 제조 공정을 나타낸 도면들이다.
도 5a 내지 5d는 제2 실시예에 따른 반도체 소자의 제조 공정을 나타낸 도면들이다.
도 6는 제3 실시예에 따른 반도체 소자의 구조를 나타낸 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
이하에서, 도면들을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다.
도 1은 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 순서도이다. 도 1을 참조하면, 상기 제조 방법은 Ⅲ-인화계 기판 상에 Ⅲ-인화계 완충층을 형성하는 단계(S100); 상기 Ⅲ-인화계 완충층 상에 Ⅲ-비화계 중간층을 형성하는 단계(S200); 상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계(S300); 상기 Ⅲ-비화계 에피층을 패터닝하는 단계(S400); 및 상기 Ⅲ-비화계 중간층을 선택적으로 식각하는 단계(S500)를 포함한다.
도 4a 내지 4h에는 상기 제조 방법의 각 단계(S100 내지 S500)에서의 반도체 소자의 단면도가 도시되어 있다. 특히, 도 4a 내지 4c는 Ⅲ-인화계 기판 상에 Ⅲ-비화계 에피층을 성장하는 새로운 방법에 관한 것이다.
도 4a를 참조하면, Ⅲ-인화계 기판(101) 상에 Ⅲ-인화계 완충층(102)을 형성하는 단계가 수행된다(S100). Ⅲ-인화계 기판(101)은 반도체층을 적층하여 반도체 소자를 제조하기 위한 지지층으로서 InP, InGaP, InGaAsP 등과 같은 인화물로 구성된다. 완충층(102)은 이종 물질 간의 격자상수와 열팽창 계수 차이를 보상하기 위한 구성요소로서 InP, InGaP, InGaAsP 등과 같은 인화물을 포함할 수 있다. 또한, 완충층(102)은 외부에서 유입된 기판을 챔버 내부에서 사용하는 물질 분위기로 만들기 위해 이용될 수 있고, 기판(101)과 격자상수 또는 열팽창 계수가 상이한 물질 또는 비율로 구성될 수 있으나, 통상적으로 기판(101)과 같은 물질 및 비율로 형성된다.
Ⅲ-인화계 완충층(102)은 일반적인 분자선 증착법(MBE)에 의해 약 440℃ 내지 460℃의 온도 범위, 바람직하게는 약 455도의 온도환경에서 성장된다.
일반적으로 Ⅲ-인화계 물질은 녹는 온도가 낮아 Ⅲ-비화계 에피층이 성장되는 480℃ 이상의 고온에서 인화물 이탈이 쉽게 일어나고, 인화물과 분리된 표면의 Ⅲ족 금속들끼리 융합하여 결정결함을 야기한다는 문제가 있다.
본 발명의 실시예에 따르면, Ⅲ-인화계 기판 또는 Ⅲ-인화계 완충층과 Ⅲ-비화계 에피층 사이에 Ⅲ-비화계 중간층을 형성함으로써 이와 같은 문제를 해결할 수 있다.
이를 위해, 도 4b에 도시된 것처럼 Ⅲ-인화계 완충층(102) 상에 Ⅲ-비화계 중간층(103)을 형성하는 단계가 수행된다(S200). Ⅲ-비화계 중간층(103)은 매우 얇은 두께(예를 들어, 5 nm 이하)로 형성될 수 있으며, Ⅲ-비화계 에피층(104)이 성장되는 고온 환경에서 Ⅲ-인화계 기판(101) 및 완충층(102)의 표면 원자(인화물)가 이탈하는 것을 방지하는 역할을 수행한다. 이로써, 인화물과 분리된 표면의 Ⅲ족 금속들끼리 융합하여 결정결함이 생기는 문제를 해결할 수 있다.
Ⅲ-인화계 완충층(102)의 형성단계는 실시예에 따라 생략될 수 있으며, 이 경우 Ⅲ-인화계 기판(101) 상에 Ⅲ-비화계 에피층(104)이 직접 형성된다. 또한, 간략한 설명을 위해, Ⅲ-인화계 기판(101) 상에 Ⅲ-인화계 완충층(102)이 형성된 구조를 'Ⅲ-인화계 기판'이라고 칭할 수 있다. 본 기술은 에피층 형성 온도에서 인화물이 기판으로부터 이탈하는 것을 방지하는 것을 목적으로 하므로, 인화물층의 구성이나 역할과 무관하게 적용될 수 있다.
도 2는 초박막 Ⅲ-비화계 중간층을 형성한 후 그 위에 Ⅲ-비화계 에피층을 형성하여 제조된 반도체 기판의 단면도를 촬영한 것이다. 도시된 바와 같이, Ⅲ-비화계 에피층과 Ⅲ-인화계 기판의 경계면에서 결정결함이 적어 깨끗한 상태임을 알 수 있다. 이와 달리, Ⅲ-비화계 중간층을 형성하지 않고 Ⅲ-인화계 기판상에 Ⅲ-비화계 에피층을 직접 형성하는 경우, 기판과 에피층의 경계면에서 다량의 결정결함이 발생하여 기판 표면까지 영향을 미치는 관통 전위의 원인이 되고 이는 반도체 기판 및 소자의 열적, 광학적, 전기적인 성능 저하를 야기한다.
일 실시예에서, Ⅲ-비화계 중간층(103)은 인듐(In), 갈륨(Ga) 및 알루미늄(Al) 중 적어도 하나의 물질과 비소(As)의 화합물로 구성된다. 예를 들어, GaAs, InAs, AlAs, InGaAs 등과 같이 인듐(In), 갈륨(Ga), 알루미늄(Al) 및 비소(As)의 삼상(ternery) 또는 사상(quaternary) 화합물층으로 구성될 수 있으며, 실시예에 따라 단일 또는 다수의 중간층이 샌드위치 형태로 결합된 복합층으로 구성될 수 있다.
보다 구체적으로, 제조자가 상기 Ⅲ-비화계 중간층(103)의 In, Ga, Al 조성을 0-1 사이에서 조절하며, 불순물의 농도는 1Х1016 ~ 1Х1021 cm-3 사이에서 조절될 수 있다. 또한, 필요에 따라 p-type 또는 n-type 불순물을 첨가하여 접합을 형성하거나 물리적 특성을 조절할 수 있다.
상기 Ⅲ-비화계 중간층(103)은 Ⅲ족 금속의 함량에 따라 격자상수(Lattice constant), 밴드갭(Bandgap), 열전도율(Thermal conductivity), 열팽창계수(Thermal expansion coefficient) 및 굴절율이 변화하므로 Ⅲ-비화계 에피성장에 있어서 중간층으로 적합하다.
일 실시예에서, Ⅲ-비화계 중간층(103)은 분자선 증착법(MBE)를 이용하여 형성될 수 있다. 즉, Ⅲ-족 물질과 비화계 셀을 이용하여 Ⅲ-인화계 기판(101) 또는 Ⅲ-인화계 완충층(102) 상에 분자선 증착법(MBE)을 통해 성장하게 된다. 이때 상기 Ⅲ족 물질의 셀온도를 조절하여 Ⅲ족 혼합 비율을 0~100%까지 변화시켜 다양한 상의 초박막 Ⅲ-비화계 중간층(103)을 성장시킬 수 있다. 그리고, 상기 초박막 Ⅲ-비화계 중간층(103)은 성장 온도 및 압력의 변수를 조절하여 중간층(103)의 두께를 소정의 nm로 형성하게 된다.
실시예에서, Ⅲ-비화계 중간층(103)은 약 440℃ 내지 460℃의 온도환경에서 형성될 수 있고, 보다 바람직하게는 약 455도의 온도환경에서 형성될 수 있다. 즉, Ⅲ-인화계 완충층의 최적 성장온도와 비슷한 온도환경에서 형성되므로, 녹는점이 낮은 Ⅲ-인화계 기판 또는 완충층에 영향을 주지 않으면서 형성될 수 있다.
도 4c를 참조하면, 상기 Ⅲ-비화계 중간층(103) 상에 Ⅲ-비화계 에피층(104)을 형성하는 단계가 수행된다(S500).
상기 Ⅲ-비화계 에피층(104)은 예를 들어, GaAs, InAs, AlAs, InGaAs와 같은 인듐(In), 갈륨(Ga), 알루미늄(Al) 및 비소(As)의 삼상(ternery) 또는 사상(quaternary) 화합물층으로 구성될 수 있으며, 실시예에 따라 단일 또는 다수의 중간층이 샌드위치 형태로 결합된 복합층으로 구성될 수 있다.
일 실시예에서, 상기 Ⅲ-비화계 에피층(104)을 성장시키는 방법으로는 분자선 증착법(MBE)이 사용될 수 있다. 구체적으로, 상기 Ⅲ-비화계 중간층(103)이 성장된 기판을 MBE 챔버 안에서 일정 속도로 회전 시킨 후에 Ⅲ-인화계 기판(101)의 온도를 500 내지 600℃로 유지하고, Ⅲ족 물질의 셀온도를 조절하여 Ⅲ족 혼합 비율을 0~100%까지 변화시켜 다양한 상의 Ⅲ-비화계 에피층(104)을 형성할 수 있다. 또한, 초박막 Ⅲ-비화계 중간층(103)과 Ⅲ-비화계 에피층(104)은 필요에 따라 p-type 또는 n-type 불순물을 첨가하여 접합을 형성하거나 물리적 특성을 조절한다.
실시예와 같이, Ⅲ-인화계 기판(101) 및 완충층(102) 위에 저온 Ⅲ-비화계 중간층(103)을 형성한 후에 고온 Ⅲ-비화계 에피층(104)을 형성하게 되면, Ⅲ-비화계 중간층(103)이 고온 에피층 형성 과정에서 높은 온도로 인해 인화계 기판의 표면에서 원자가 이탈하는 것을 방지함으로써, Ⅲ-인화계 기판(101) 또는 완충층(102) 위에 에피층(104)을 직접 형성하는 경우보다 결정결함의 발생을 현저하게 줄일 수 있다.
도 3a 및 3b는 중간층을 형성하지 않은 경우와 실시예에 따라 중간층을 형성한 경우의 SEM(Scanning Electron Microscope) 촬영 이미지를 각각 나타낸 것으로서, 도 3a와 도 3b를 비교하면 중간층을 형성한 경우 기판의 표면이 중간층을 형성하지 않은 경우에 비해 평탄한 것을 확인할 수 있다.
이와 같이, 종래의 기술에 의하면 Ⅲ-인화계 기판은 녹는 온도가 낮아 고온 조건에서 Ⅲ-비화계 에피층에 비해 Ⅲ족 원자와 인화계 원자간 연결이 쉽게 끊어지게 되고, 이로 인해 인화계 원자의 표면 이탈이 쉽게 발생한다. 또한 표면에서 이탈된 인화계 원자로 인하여 격자결함이 많고, 이는 초미세 박막 결정질 제어에 어려움을 야기하여 Ⅲ-인화계 결정질의 품질 저하를 초래한다.
이에 본 발명의 실시예에 따라 초박막 Ⅲ-비화계 중간층(103)을 형성함으로써, Ⅲ-인화계와 Ⅲ-비화계 에피층 사이에서 인화계 원자의 표면 이탈을 방지하고 결정결함의 발생을 최소화할 수 있다.
이하에서는, 반도체 소자로 활용하기 위해 성장된 에피층을 패터닝하고 기판으로부터 분리하는 과정을 설명한다.
상기 Ⅲ-비화계 에피층(104)을 패터닝하는 단계가 수행된다(S400). 리프트-오프(lift-off)를 진행하기 위해, 도 4d에 도시된 것처럼 Ⅲ-비화계 에피층(104) 상에 포토리소그래피를 이용하여 식각을 위한 패턴을 제작하여 마스크(105)를 형성한다. 여기서, 포토리소그래피는 통상적인 공정기술로 사용한다. 식각에 이용하는 마스크(105)는 포토레지스트, 산화막을 독립적으로 또는 복합적으로 사용할 수 있다.
이어서, 도 4e에 도시된 바와 같이, 상기 Ⅲ-비화계 에피층(104) 중 상기 식각용 마스크(105)가 형성되지 아니한 부위를 식각하여 상기 Ⅲ-비화계 중간층(103)이 노출되도록 한다. 여기서, 상기 Ⅲ-비화계 에피층(104)의 식각에는 RIE(Reactive Ion Etching), IBE(Ion Beam Etching), RIBE(Reactive Ion Beam Etching) 및 CAIBE(Chemically Assisted Ion Beam Etching) 방식의 건식 식각 방식이나 초산(Acetic Acid), 염산(Hydrochloric Acid), 과산화수소(Hydrogen Peroxide), 물을 적절한 비율로 섞어 이용하는 습식 식각 방식이 이용될 수 있으나, 이에 한정되는 것은 아니다.
이어서, 상기 Ⅲ-비화계 에피층(104)을 식각함으로써 노출된 Ⅲ-비화계 중간층(103)도 식각하여 제거되도록 한다. 도 4f에 도시된 바와 같이, 습식 식각으로 Ⅲ-비화계 중간층(103)이 선택적으로 식각되어 수평 방향으로 제거된다. 중간층(103)의 식각에는 초산(Acetic Acid), 염산(Hydrochloric Acid), 과산화수소(Hydrogen Peroxide), 물이 일정 비율로 섞인 화학용액을 위주로 습식 식각한다. 일반적으로 알려진 습식식각에 대한 공정을 활용한다.
일 실시예에 따라, Ⅲ-비화계 중간층(103)의 Ⅲ족 물질의 혼합 비율을 조절하여 선택적인 식각이 용이하도록 할 수 있다. 예를 들어, Ⅲ-비화계 중간층(103)과 Ⅲ-비화계 에피층(104) 사이의 습식 식각의 비를 10배 내지 100배로 설정하여 초박막 Ⅲ-비화계 중간층(103)을 선택적으로 식각한다.
식각 단계가 완료되면, 도 4g에 도시된 바와 같이 Ⅲ-비화계 중간층(103)이 완전히 제거, 분리되어 리프트-오프(lift-off) 된다. 분리된 Ⅲ-비화계 에피층(104)은 소자 형성에 다양하게 활용될 수 있다.
도 4h는 분리되고 남은 Ⅲ-인화계 기판(101)과 완충층(102)을 도시하고 있다. 분리된 Ⅲ-인화계 기판(101) 및 완충층(102)은 템플렛(template)으로서 반도체 소자를 반복 제조하는데 활용될 수 있다. 실시예에 따라 완충층(102)의 두께를 적절하게 조절하여 재사용하는 기판(101)의 두께를 항시 일정한 수준으로 조절함으로써 공정의 재현성을 높일 수 있다. 일련의 제조 공정에 있어서 기판 제작비용은 총 비용의 20% 이상을 차지하는데, 본 발명에 따르면 이 비용을 줄일 수 있게 된다. 이러한 제조기법은 저비용 고성능 반도체 개발을 이끌 수 있다.
이상에 따르면, Ⅲ-비화계 에피층과 Ⅲ-인화계 기판 사이에 Ⅲ-비화계 중간층을 형성함으로써, Ⅲ-인화계 기판이나 완충층의 표면으로부터 인화물 이탈을 방지하고, 종래의 두꺼운 비정질 혹은 다결정질 초박막 완충층에서 발생하는 결정결함을 크게 줄일 수 있다. 또한, Ⅲ-인화계 기판 및 완충층으로부터 원자가 이탈하지 않아 에피층을 분리한 이후에도 균일한 상태로 남아있게 되므로, 이를 템플릿으로 이용하여 제조공정을 반복할 수 있어 전체적인 비용이 크게 감소하고 경제성이 향상될 수 있다.
도 5a 내지 5d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 단계를 개략적으로 도시한 도면이다. 도 6a에 도시된 바와 같이, Ⅲ-인화계 기판(601) 상에 Ⅲ-인화계 완충층(602)과 제1 Ⅲ-비화계 중간층(603)을 차례로 형성하고, 그 위에 상기 중간층(603)과 Ⅲ족 혼합 비율이 상이한 제2 Ⅲ-비화계 중간층(604)을 형성하고, 그 위에 Ⅲ-비화계 에피층(605)을 고온 성장시킨다.
즉, 제2 Ⅲ-비화계 중간층(604)의 상부와 하부에는 각각 Ⅲ-비화계 에피층(605)과 Ⅲ족 혼합 비율이 상이한 제1 Ⅲ-비화계 중간층(603)이 위치한 샌드위치 구조를 갖는다. 여기에서도 제2 Ⅲ-비화계 중간층(604)에서 인듐(In), 갈륨(Ga), 알루미늄(Al)의 조성은 0-1 사이에서 조절되며, 불순물의 농도는 1Х1016 ~ 1Х1021 cm-3 사이에서 조절될 수 있다.
이어서, 도 5b에 도시된 바와 같이, 상기 제1 Ⅲ-비화계 중간층(603)을 선택적인 식각을 통하여 제거한다. 이는 상기 도 4f와 마찬가지로 동일한 습식식각을 이용하여 선택적 식각비가 최대가 되는 조건에서 수행될 수 있다.
다음으로, 도 5c에 도시된 바와 같이 상기 제1 Ⅲ-비화계 중간층(603)이 완전히 제거되어, 고온 성장된 Ⅲ-비화계 에피층(605)을 리프트오프(lift-off)하여 Ⅲ-인화계 기판(601) 으로부터 분리한다. 이때 리프트-오프된 Ⅲ-비화계 에피층(605) 아래에는 제1 중간층(603)과 Ⅲ족 혼합 비율이 상이한 제2 중간층(604)이 잔류하게 되므로 이를 소자의 제작에 활용할 수 있다. 고온 Ⅲ-비화계 에피층(605) 하단에 잔류하는 제1 중간층(603)과 Ⅲ족 혼합 비율이 다른 제2 중간층(604)은 고농도로 도핑되어 전기적 전도도를 높이거나 또는 오믹접합 저항을 낮게 하는데 매우 유용하다.
일 실시예에서, 제2 중간층(604)은 Ⅲ-인화계 물질 표면에서의 인화물 이탈 방지 목적으로 사용된 제1 중간층(603)과 달리, 제1 중간층(603)을 선택적으로 식각해서 없앤 후 아래 기판은 재활용하고, Ⅲ-비화계 에피층(605)으로 소자를 제작할 때 제2 중간층(604) 불순물 농도를 높여 금속 증착을 용이하게 하거나, 실리콘 기판 상에 Ⅲ-비화계 에피층(605)을 붙이는 공정에서 적절한 조성을 갖는 완충층 등의 용도로 사용될 수 있다.
이어서, 도 5d에 도시된 바와 같이, 상기 리프트-오프된 Ⅲ-인화계 기판(601)은 재활용하여 반복적으로 사용할 수 있게 된다. 여기서, Ⅲ-인화계 완충층(602)의 두께를 적절하게 조절함으로써 재사용하는 Ⅲ-인화계 기판(601)의 두께를 항시 일정한 수준으로 조절하여 공정의 재현성을 높일 수 있다. 도 4h를 참조하여 설명한 바와 같이, Ⅲ-인화계 기판(401)을 재사용하여 제조단가를 낮춤으로써 경제성을 높일 수 있다.
도 6은 본 발명의 제3 실시예를 나타낸 것으로서, Ⅲ-인화계 기판(701) 위에 Ⅲ-비화계 에피층(703)이 고온 성장된 반도체 소자의 구조를 개략적으로 도시한 것이다. 도 6을 참조하면, 반도체 소자는 Ⅲ-인화계 기판(701)과, 그 위에 초격자층 구조로 형성된 Ⅲ-비화계 에피층(702)과, 그 위에 형성된 Ⅲ-비화계 에피층(703)을 포함하도록 구성되는데, 구체적으로 Ⅲ-비화계 초격자층(710~717)을 Ⅲ-비화계 에피층으로 사용하여 Ⅲ-비화계 에피층(703)과 Ⅲ-인화계 기판(701) 사이에 Ⅲ-비화계 중간층(702)으로 활용한 구조를 나타낸다. 이해를 돕기 위해 8층으로 구성된 초격자층(710~717)을 도시하였으나, 세부적인 구조와 두께는 이에 한정되지 않는다.
여기서, 상기 Ⅲ-비화계 초격자층(710~717)은 고온 성장에서 발생하는 Ⅲ-인화계 기판(701)으로부터의 인화물 이탈을 방지하고, 격자 상수나 열팽창 계수의 불일치로 인한 응력이 발생되는 현상을 최대한 억제하는데 바람직하다.
즉, 응력이 초격자층(710~717)으로 집중되어 이완되는 현상이 초격자층을 통하여 일어난다. 또한, 초격자층의 계면에서 압축응력과 인장응력이 교차하여 응력이완이 일어나는 동안에 미스핏(misfit) 전위(dislocation)가 주로 발생하여 전파되도록 하고, 상층의 Ⅲ-비화계 에피층(703)으로 전파되는 쓰레딩(threading) 전위의 발생을 억제하여 Ⅲ-비화계 에피층(703)의 결정 품질을 높게 유지할 수 있다. 이와 같이 결정결함의 발생 및 전파 현상을 제어하여 Ⅲ-비화계 초격자층에 집속함으로써 고품질 Ⅲ-비화계 에피층(703)을 형성할 수 있다.
상기에서 설명한 실시예들에 따르면, Ⅲ-비화계 에피층과 Ⅲ-인화계 기판 사이에 Ⅲ-비화계 중간층을 형성함으로써, Ⅲ-인화계 기판 또는 완충층의 표면으로부터 인화물 이탈을 방지하고, 종래의 두꺼운 비정질 혹은 다결정질 초박막 완충층에서 발생하는 결정결함을 크게 줄일 수 있다. 이에 따라 제조된 반도체 기판과 반도체 소자는 매우 우수한 계면 특성 및 열전도 특성을 가지게 된다.
또한, 실시예에 따르면 Ⅲ-인화계 기판 및 완충층으로부터 원자가 이탈하지 않아 에피층을 분리한 이후에도 균일한 상태로 남아있게 되므로, 이를 템플릿으로 이용하여 제조공정을 반복할 수 있어 전체적인 비용이 크게 감소하고 경제성이 향상될 수 있다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
101: Ⅲ-인화계 기판
102: Ⅲ-인화계 완충층
103: Ⅲ-비화계 중간층
104: Ⅲ-비화계 에피층
105: 식각용 마스크
601: Ⅲ-인화계 기판
602: Ⅲ-인화계 완충층
603: 제1 Ⅲ-비화계 중간층
604: 제2 Ⅲ-비화계 중간층
605: Ⅲ-비화계 에피층
701: Ⅲ-인화계 기판
702: Ⅲ-비화계 중간층
710~717: Ⅲ-비화계 초격자층
703: Ⅲ-비화계 에피층

Claims (11)

  1. 반도체 기판의 성장 방법으로서,
    Ⅲ-인화계 기판을 제공하는 단계;
    에피층 성장 온도에서 상기 Ⅲ-인화계 기판으로부터 인화물 원자가 이탈하는 것을 방지하기 위하여, 상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 중간층을 형성하는 단계; 및
    상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계를 포함하는, 반도체 기판의 성장 방법.
  2. 제1항에 있어서,
    상기 Ⅲ-비화계 중간층은, 인듐(In), 갈륨(Ga) 및 알루미늄(Al) 중 적어도 하나의 물질과 비소(As)의 화합물로 구성되는 것을 특징으로 하는, 반도체 기판의 성장 방법.
  3. 제1항에 있어서,
    상기 Ⅲ-비화계 중간층은, 5 nm 이하의 두께로 형성되는 것을 특징으로 하는, 반도체 기판의 성장 방법.
  4. 제1항에 있어서,
    상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 중간층을 형성하는 단계는,
    440℃ 내지 460℃의 온도범위에서 수행되는 것을 특징으로 하는, 반도체 기판의 성장 방법.
  5. 제4항에 있어서,
    상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계는,
    480℃ 이상의 온도범위에서 수행되는 것을 특징으로 하는, 반도체 기판의 성장 방법.
  6. 제1항에 있어서,
    상기 Ⅲ-비화계 중간층은, 분자선 증착법(MBE)을 이용하여 상기 Ⅲ-인화계 기판 상에 형성되는 것을 특징으로 하는, 반도체 기판의 성장 방법.
  7. 제1항에 있어서,
    상기 Ⅲ-비화계 에피층 상에, 상기 Ⅲ-비화계 에피층과 Ⅲ족 혼합 비율이 상이한 제2 Ⅲ-비화계 에피층을 형성하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 기판의 성장 방법.
  8. 제1항에 있어서,
    상기 Ⅲ-비화계 중간층은, 복수의 Ⅲ-비화계 초격자층이 교차성장되는 샌드위치 구조로 형성되는 것을 특징으로 하는, 반도체 기판의 성장 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 Ⅲ-인화계 기판은, 상기 기판과 상기 Ⅲ-비화계 에피층 간의 격자상수 또는 열팽창 계수 차이를 보상하기 위한 Ⅲ-인화계 완충층을 포함하는 것을 특징으로 하는, 반도체 기판의 성장 방법.
  10. 반도체 소자의 제조방법으로서,
    Ⅲ-인화계 기판을 제공하는 단계;
    에피층 성장 온도에서 상기 Ⅲ-인화계 기판으로부터 인화물 원자가 이탈하는 것을 방지하기 위하여, 상기 Ⅲ-인화계 기판 상에 Ⅲ-비화계 중간층을 형성하는 단계;
    상기 Ⅲ-비화계 중간층 상에 Ⅲ-비화계 에피층을 형성하는 단계;
    상기 Ⅲ-비화계 에피층을 패터닝하는 단계; 및
    상기 Ⅲ-비화계 중간층을 선택적으로 식각함으로써, 상기 패터닝된 Ⅲ-비화계 에피층을 Ⅲ-인화계 기판으로부터 분리하는 단계를 포함하는, 반도체 소자의 제조방법.
  11. 제9항에 있어서,
    상기 Ⅲ-비화계 중간층을 선택적으로 식각하는 단계 이후에,
    분리된 Ⅲ-인화계 기판을 템플렛(template)으로 이용하여 반도체 소자를 반복 제조하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 소자의 제조방법.
KR1020180067504A 2018-06-12 2018-06-12 인화계 기판의 결정결함을 방지하기 위해 박막층을 형성하는 방법 KR102131619B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180067504A KR102131619B1 (ko) 2018-06-12 2018-06-12 인화계 기판의 결정결함을 방지하기 위해 박막층을 형성하는 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180067504A KR102131619B1 (ko) 2018-06-12 2018-06-12 인화계 기판의 결정결함을 방지하기 위해 박막층을 형성하는 방법

Publications (2)

Publication Number Publication Date
KR20190140690A true KR20190140690A (ko) 2019-12-20
KR102131619B1 KR102131619B1 (ko) 2020-07-08

Family

ID=69062988

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180067504A KR102131619B1 (ko) 2018-06-12 2018-06-12 인화계 기판의 결정결함을 방지하기 위해 박막층을 형성하는 방법

Country Status (1)

Country Link
KR (1) KR102131619B1 (ko)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293643A (ja) * 1995-04-24 1996-11-05 Sharp Corp 化合物半導体発光素子およびその製造方法
JP2008538658A (ja) * 2005-04-21 2008-10-30 エイオーネックス・テクノロジーズ・インコーポレイテッド 中間基板とその製造方法
KR20100029346A (ko) * 2008-09-08 2010-03-17 서울대학교산학협력단 반도체 박막 구조 및 그 형성 방법
KR20120103762A (ko) * 2009-09-10 2012-09-19 더 리젠츠 오브 더 유니버시티 오브 미시간 에피택셜 리프트오프를 이용한 플렉시블 광기전 디바이스의 제조 방법 및 에피택셜 성장에 사용되는 성장 기판의 무결성의 보존 방법
KR20130022049A (ko) * 2011-08-24 2013-03-06 엘지이노텍 주식회사 반도체 소자
KR20130091871A (ko) * 2012-02-09 2013-08-20 전북대학교산학협력단 실리콘 기판상에 ⅲ-질화계 에피층을 성장하는 방법 및 그 반도체 기판
KR20160037968A (ko) * 2013-07-30 2016-04-06 스미또모 가가꾸 가부시키가이샤 반도체 기판 및 반도체 기판의 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293643A (ja) * 1995-04-24 1996-11-05 Sharp Corp 化合物半導体発光素子およびその製造方法
JP2008538658A (ja) * 2005-04-21 2008-10-30 エイオーネックス・テクノロジーズ・インコーポレイテッド 中間基板とその製造方法
KR20100029346A (ko) * 2008-09-08 2010-03-17 서울대학교산학협력단 반도체 박막 구조 및 그 형성 방법
KR101006480B1 (ko) 2008-09-08 2011-01-06 서울대학교산학협력단 반도체 박막 구조 및 그 형성 방법
KR20120103762A (ko) * 2009-09-10 2012-09-19 더 리젠츠 오브 더 유니버시티 오브 미시간 에피택셜 리프트오프를 이용한 플렉시블 광기전 디바이스의 제조 방법 및 에피택셜 성장에 사용되는 성장 기판의 무결성의 보존 방법
KR20130022049A (ko) * 2011-08-24 2013-03-06 엘지이노텍 주식회사 반도체 소자
KR20130091871A (ko) * 2012-02-09 2013-08-20 전북대학교산학협력단 실리콘 기판상에 ⅲ-질화계 에피층을 성장하는 방법 및 그 반도체 기판
KR20160037968A (ko) * 2013-07-30 2016-04-06 스미또모 가가꾸 가부시키가이샤 반도체 기판 및 반도체 기판의 제조 방법

Also Published As

Publication number Publication date
KR102131619B1 (ko) 2020-07-08

Similar Documents

Publication Publication Date Title
JP4662188B2 (ja) 受光素子、受光素子アレイおよびそれらの製造方法
US8809908B2 (en) Semiconductor wafer, semiconductor wafer manufacturing method, and electronic device
JP5748176B2 (ja) 受光素子、エピタキシャルウエハおよびその製造方法
JP2011101032A5 (ko)
JP2009206499A5 (ko)
WO2009084240A1 (ja) 半導体基板、半導体基板の製造方法および電子デバイス
WO2010073768A1 (ja) 受光素子、受光素子アレイおよびそれらの製造方法
JP2010225870A (ja) 半導体素子
US6995076B2 (en) Relaxed SiGe films by surfactant mediation
Yako et al. Defects and their reduction in Ge selective epitaxy and coalescence layer on Si with semicylindrical voids on SiO 2 masks
KR102131619B1 (ko) 인화계 기판의 결정결함을 방지하기 위해 박막층을 형성하는 방법
JP3288741B2 (ja) 半導体受光素子の製造方法
JP6137732B2 (ja) エピタキシャルウエハおよびその製造方法
US5017517A (en) Method of fabricating semiconductor device using an Sb protection layer
JP2000068497A (ja) ＧａＮ系化合物半導体装置
JP3487393B2 (ja) ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法
CN114990692B (zh) 一种纳米图案化硅衬底、半导体薄膜及其制备方法
JP2006080503A (ja) 半導体エピタキシャル基板
JP4078169B2 (ja) 電界効果トランジスター
JPH02307891A (ja) 分子線エピタキシャル成長方法及び成長装置
GAROZZO " GaAs THIN FILM SOLAR CELLS OBTAINED BY VAPOUR PHASE HOMOEPITAXY (VPE) ON REUSABLE SUBSTRATES
KR20160099070A (ko) Mocvd 시스템에 의해 사파이어 기판상에 성장된 알륨갈륨아세나이드 층
JP2014216382A (ja) エピタキシャルウエハ、受光素子、光学センサ装置、およびエピタキシャルウエハの製造方法
JPH07263454A (ja) 低転位を有するウエハの形成方法
JPH04164899A (ja) ３―５族化合物半導体のエピタキシャル成長方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant