CN114990692B - 一种纳米图案化硅衬底、半导体薄膜及其制备方法 - Google Patents

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Abstract

本发明公开了一种纳米图案化硅衬底、半导体薄膜及其制备方法，纳米图案化硅衬底包括Si衬底和SiO2掩膜层；Si衬底上设有晶种沉积区；SiO2掩膜层上设有图案窗口；晶种沉积区与图案窗口相连通；纳米图案化硅衬底的制备方法包括：SiO2掩膜层生长步骤：在Si衬底上生长SiO2掩膜层；晶种沉积区蚀刻步骤：在Si衬底上蚀刻晶种沉积区；纳米图案化硅衬底用于制备半导体薄膜，半导体薄膜包括纳米图案化硅衬底、GaAs层、InxGa1‑xAs薄膜和InP薄膜；GaAs层包括GaAs成核层和GaAs缓冲层；半导体薄膜，将其薄膜螺纹错位和平面缺陷限制在晶种沉积区底部，进而获得高质量III/V族半导体薄膜。

Description

一种纳米图案化硅衬底、半导体薄膜及其制备方法
技术领域
本发明涉及一种纳米图案化硅衬底、半导体薄膜及其制备方法，属于半导体技术领域。
背景技术
有关III-V族材料生长于Si衬底的现有技术中有以下几种方式：
直接生长：虽然可透过外延生长参数的调整来降低III-V/Si材料特性差异甚巨的问题，但实际上III-V族材料若直接生长于Si衬底会产生巨大的缺陷，密度高达108cm-2以上，同时薄膜厚度达临界值时受应力影响下薄膜容易产生龟裂如图1-2所示，GaAs和Si结处存在大量缺陷，如图3所示，因此改善的效果有限。
晶圆接合技术：以SeS2作为GaAs/Si衬底之间的牺牲层，再以揭开-剥离工艺获得所需之薄膜材料。另一方式将其样品置放在化学液体（NH4OH和HF）内，再以氩电浆（ArgonPlasma）及干蚀刻方式进行表面激活（Surface activation），但该技术无法获得大尺寸规格且存有良率不佳的问题。
超晶格（Super-lattice，SLS）：该结构是利用两种材料互相交叉所构成的一种抑制薄膜应力的技术方式，每一层的薄膜厚度需控制在10nm内，且须要求周期性交错生长时的薄膜界面平整度，因此较适合使用MBE系统生长。同时As和P在反应腔内易互相干扰形成三元化合物，尤其对生产型的MOCVD反应室的控制上更加困难，如图4所示。
硅锗渐变缓冲层（Graded buffer layer）：因GaAs与Ge晶格常数与热膨胀系数非常接近，因此在硅衬底上渐变生长Si1-xGex缓冲层，藉由调整组成x从0逐渐增至100%，形成Ge/Si样板。但厚度一般超过10μm以上，过厚的薄膜厚度相对提高制程困难度及制造成本，如图5所示。
热循环退火（TCA）：以低、高温生长GaAs在Si衬底上，再利用TCA制程的重复升、降温方法（350-850℃），为获平缓升降温斜率会增加制程时间、气体用量等损耗。同时，多次升降温也使得外延片产生弯曲（Warp）及薄膜表面粗糙等现象，导致组件制程良率偏低，故不适用发展于大尺寸芯片。
因此，III-V/Si技术尚有许多待解决的问题，如材料之间存在极性效应/非极性效应（Polar/non-Polar Effect）、晶格失配（Lattice Constant Mismatch），以及热膨胀系数差异性大，这些问题容易造成异质外延的高密度失配错位和趋势错位（TrendingDisloaction），若直接生长III-V在硅（Silicon， Si）衬底上则缺陷密度达108cm-2以上，且当薄膜厚度达临界值易产生龟裂（Crack），从而造成气件性能快速退化与失效。
发明内容
为了克服现有技术的不足，本发明的第一个目的在于提供一种纳米图案化硅衬底，纳米图案化硅衬底在Si衬底设置V型晶种沉积区，可以避免缺陷垂直Si衬底往上延伸贯穿到其他外延层，进而获得高质量薄膜水平；
本发明的第二个目的在于提供一种纳米图案化硅衬底的制备方法，通过改进的半导体技术完成纳米图案化硅衬底（NPSS）的制作，获得稳定性好的纳米图案化硅衬底；
本发明的第三个目的在于提供一种半导体薄膜，将其薄膜螺纹错位和平面缺陷限制在晶种沉积区底部，进而获得高质量III/V族半导体薄膜；
本发明的第四个目的在于提供一种半导体薄膜的制备方法，结合新颖MOCVD侧向外延技术解决异质整合面临的问题；因不需藉超晶格结构减少应力的存在，可降低了外延生长参数控制的困难度。
实现本发明的第一个目的可以通过采取如下技术方案达到：一种纳米图案化硅衬底，包括Si衬底和SiO2掩膜层；Si衬底上设有晶种沉积区；晶种沉积区为V型晶种沉积区；晶种沉积区的深度为40-50nm；SiO2掩膜层的厚度为140-150nm；SiO2掩膜层上设有图案窗口；图案窗口的宽度为100-120nm；晶种沉积区与图案窗口相连通。
进一步地，Si衬底的厚度为625-725μm，晶面指数为(100)，偏转角度为3.5°-4.5°。
进一步地，Si衬底为6英寸Si衬底。
进一步地，晶种沉积区的取向为{111}。
进一步地，晶种沉积区为至少两个，间隔设置，相邻两个晶种沉积区之间的间距为50-60nm；图案窗口为至少两个，间隔设置；一个晶种沉积区与一个图案窗口竖直连通。
实现本发明的第二个目的可以通过采取如下技术方案达到：一种纳米图案化硅衬底的制备方法，包括：
SiO2掩膜层生长步骤：在Si衬底上生长SiO2掩膜层，SiO2掩膜层的厚度为140-150nm；在SiO2掩膜层上蚀刻图案窗口；
晶种沉积区蚀刻步骤：置入浓度为40-50wt%的KOH，在温度为75-80℃的条件下，在Si衬底上蚀刻晶种沉积区，使得晶种沉积区与图案窗口相连通；得到纳米图案化硅衬底；
晶种沉积区为V型晶种沉积区；晶种沉积区的深度为40-50nm。
实现本发明的第三个目的可以通过采取如下技术方案达到：一种半导体薄膜，包括的纳米图案化硅衬底、GaAs层、InxGa1-xAs薄膜和InP薄膜；GaAs层包括GaAs成核层和GaAs缓冲层；GaAs成核层生长于晶种沉积区，GaAs成核层的厚度为15-30nm；GaAs缓冲层生长于GaAs成核层上方，并从晶种沉积区向上延伸至图案窗口，GaAs缓冲层的厚度为60-80nm；InxGa1-xAs薄膜生长在SiO2掩膜层上方，并向下延伸至图案窗口，InxGa1-xAs薄膜的厚度为450-480nm；InP薄膜生长在InxGa1-xAs薄膜上方。
进一步地，InP薄膜包括第一InP薄膜和第二InP薄膜；第一InP薄膜的厚度为15-25nm；第二InP薄膜的厚度为500-700nm；第二InP薄膜生长在第一InP薄膜的上方。
实现本发明的第四个目的可以通过采取如下技术方案达到：一种半导体薄膜的制备方法，包括：
升温步骤：将纳米图案化硅衬底于氢气和腔体压力90-100mbar条件下，将生长温度升高至410-430℃，且当生长温度≥320℃时通入砷化氢至反应腔体；然后以0.8-1℃/s的升温速度将生长温度升至850-870℃，进行20-25min解析电离；
GaAs成核层生长步骤：以0.5-0.8℃/s降低生长温度至435±15℃，腔体压力降至50±10mbar，停止砷化氢，通入三丁基砷，维持30-45s后，以V/III比例为20-35生长GaAs成核层于晶种沉积区中；GaAs成核层的厚度为15-30nm；
GaAs缓冲层生长步骤：开启砷化氢并关闭三丁基砷、维持5-10s；再以0.8-1.2℃/s将生长温度升高至650-680℃进行再结晶，维持1-2min；以0.6-0.8℃/s降低生长温度至580-630℃，维持1-2min，然后以V/III比例为110-130将GaAs缓冲层生长在GaAs成核层上；GaAs缓冲层从晶种沉积区向上延伸至图案窗口；GaAs缓冲层的厚度为60-80nm；
InxGa1-xAs薄膜生长步骤：以V/III比例>130，渐变生长In%＞50将InxGa1-xAs薄膜生长在SiO2掩膜层上，并向下延伸至图案窗口；InxGa1-xAs薄膜的厚度为450-480nm；
InP薄膜生长步骤：以0.8-1.2℃/s将生长温度升高至650-680℃，维持1-2min，然后关闭砷化氢并导入磷酸三丁酯0.5-1s，将InP薄膜生长在InxGa1-xAs薄膜上；得到半导体薄膜。
进一步地，InP薄膜包括第一InP薄膜和第二InP薄膜；InP薄膜生长步骤中，以0.8-1.2℃/s将生长温度升高至650-680℃，维持1-2min，然后关闭砷化氢并导入磷酸三丁酯0.5-1s；以4-6Å/s的生长速度将第一InP薄膜生长在InxGa1-xAs薄膜上；第一InP薄膜的厚度为15-25nm；
然后关闭磷酸三丁酯，导入磷化氢并维持2-3min，以6.5-8.5Å/s的成长速率、V/III比例为160-200在第一InP薄膜上成长厚度500-700nm的第二InP薄膜。
进一步地，InP薄膜生长步骤中，将InP薄膜生长在InxGa1-xAs薄膜后，以0.6-0.8℃/s降低生长温度至480-530℃，维持5-8min，同时提高磷化氢的流量至1600-2000sccm，进行退火制程。
相比现有技术，本发明的有益效果在于：
1、本发明纳米图案化硅衬底在Si衬底设置V型晶种沉积区，可以避免缺陷垂直Si衬底往上延伸贯穿到其他外延层，进而获得高质量薄膜水平；
2、本发明纳米图案化硅衬底的制备方法通过改进的半导体技术完成纳米图案化硅衬底（NPSS）的制作；
3、常规技术中因InP与Si衬底晶格常数不匹配约有3.8%与8%，倘若直接将III-V材料生长在Si衬底上引起高密度108/cm2以上的薄膜缺陷，同时两者材料之间热膨胀系数差异性大于60%，当薄膜厚度达临界时容易产生龟裂（Crack）造成组件特性不佳；本发明半导体薄膜将其薄膜螺纹错位和平面缺陷限制在晶种沉积区底部，进而获得高质量III/V族半导体薄膜；
4、本发明半导体薄膜具低深宽比的图案化结构可有效捕获缺陷，同时薄膜厚度可较薄，进而抑制因热膨胀系数不匹配所引起的薄膜应力。可大幅降低缺陷密度至近106/cm2水平；
5、本发明半导体薄膜的制备方法结合新颖MOCVD侧向外延技术解决异质整合面临的问题；因不需藉超晶格结构减少应力的存在，可降低了外延生长参数控制的困难度；
6、本发明半导体薄膜的制备方法可取代硅锗渐变缓冲层生长技术与晶圆接合技术，更进一步的完成InP/Si的异质整合，也为未来光电器件、高频器件的先进异质整合技术发展带来机会。
附图说明
图1-2为现有技术下薄膜龟裂的示意图；
图3为现有技术下GaAs和Si结处缺陷的示意图；
图4为现有技术下超晶格结构示意图；
图5为现有技术下过厚的薄膜示意图；
图6为SiO2掩膜层生长的结构示意图；
图7为蚀刻图案窗口的结构示意图；
图8为蚀刻晶种沉积区的结构示意图；
图9为温度参数变化的折线图；
图10为通气体流程示意图；
图11为半导体薄膜结构示意图；
图12为实施例1的电镜图。
图中，1、Si衬底；11、晶种沉积区；2、SiO2掩膜层；21、图案窗口；3、GaAs成核层；4、GaAs缓冲层；5、InxGa1-xAs薄膜；6、第一InP薄膜；7、第二InP薄膜。
具体实施方式
下面，结合附图以及具体实施方式，对本发明做进一步描述：
一种纳米图案化硅衬底（NPSS）的制备方法，包括：
清洗步骤：Si衬底1浸置于氢氟酸比例1:50或1:100（HF:H2O）溶液中60-90s，移除Si衬底1表面的原生氧化层，Si衬底1后以去离子水冲洗及N2吹走Si衬底1表面的残水，并置放N2环境的旋干机内旋干去除水气；
SiO2掩膜层2生长步骤：利用高温热氧化炉管在Si衬底1上生长SiO2掩膜层2（Masklayer），SiO2掩膜层2的厚度为140-150nm，如图6所示；利用微影技术定义好屏蔽区域，再以湿蚀刻方式在SiO2掩膜层2上蚀刻图案窗口21，如图7所示；图案窗口21的最大宽度为100-120nm；图案窗口21为至少两个，间隔设置；
Si衬底1为6英寸Si衬底，厚度为625-725μm，晶面指数为(100)，偏转角度为3.5°-4.5°；
晶种沉积区蚀刻步骤：置入浓度为40-50wt%的KOH，在温度为75-80℃的条件下，在Si衬底1上蚀刻晶种沉积区11，如图8所示，晶种沉积区11为至少两个，间隔设置，相邻两个晶种沉积区11之间的间距为50-60nm，一个晶种沉积区11与一个图案窗口21竖直连通；得到纳米图案化硅衬底；
晶种沉积区11为V型晶种沉积区11；晶种沉积区11的取向为{111}；晶种沉积区11的深度为40-50nm；
因为化学蚀刻速率在晶面{111}与晶面{100}、{001}不同，将Si衬底1置入稀释的KOH蚀刻溶液内，可以使其在衬底上沿沟槽区向Si衬底蚀刻约40-50nm，形成V型{111}取向的晶种（Seed）沉积区；
将纳米图案化硅衬底用于制备半导体薄膜；
制备方法包括：
清洗步骤：将NPSS置于氢氟酸比例1:50或1:100（HF:H2O）溶液中25-45s，再以去离子水冲洗1-2min，并以氮气（N2）吹拭NPSS表面后置入有N2环境的旋干机内旋抛去除水气残留；
升温步骤：将纳米图案化硅衬底置于有机金属化学气相沉积系统（MOCVDHorizontal System）反应腔体内，在氢气（H2）和腔体压力（Pr）90-100mbar条件下，将生长温度（Tg）升高至410-430℃，且当生长温度≥320℃时通入砷化氢（AsH3）至反应腔体，如图9中的（a）段所示；然后以0.8-1℃/s的升温速度将生长温度升至850-870℃，进行20-25min解析电离（Desorption），目的为去除Si衬底表面原生氧化层、碳污染，如图9中的（b）段所示；
GaAs成核层生长步骤：以0.5-0.8℃/s降低生长温度至435±15℃，腔体压力降至50±10mbar，停止砷化氢，通入三丁基砷（Tertiarybutylarsine，TBAs），维持30-45s后，以V/III比例（ratio）为20-35生长GaAs成核层于晶种沉积区中；GaAs成核层的厚度为15-30nm，如图9中的（c）段所示；
GaAs缓冲层生长步骤：开启砷化氢并关闭三丁基砷、维持5-10s；再以0.8-1.2℃/s将生长温度升高至650-680℃进行再结晶（Re-crystallization），维持1-2min，如图9中的（d）段所示；以0.6-0.8℃/s降低生长温度至580-630℃，维持1-2min，然后以V/III比例为110-130将GaAs缓冲层生长在GaAs成核层上，如图9中的（e）段所示；GaAs缓冲层从晶种沉积区向上延伸至图案窗口；GaAs缓冲层的厚度为60-80nm；
InxGa1-xAs薄膜生长步骤：以V/III比例>13，渐变生长In%＞50将InxGa1-xAs薄膜生长在SiO2掩膜层上，并向下延伸至图案窗口，如图9中的（f）段所示；InxGa1-xAs薄膜的厚度为450-480nm；
InP薄膜生长步骤：以0.8-1.2℃/s将生长温度升高至650-680℃，维持1-2min，然后关闭砷化氢并导入磷酸三丁酯0.5-1s，以0.8-1.2℃/s将生长温度升高至650-680℃，维持1-2min，然后关闭砷化氢并导入磷酸三丁酯0.5-1s；以4-6Å/s的生长速度将第一InP薄膜生长在InxGa1-xAs薄膜上，如图9中的（g）段所示；第一InP薄膜的厚度为15-25nm；
然后关闭磷酸三丁酯，导入磷化氢并维持2-3min，以6.5-8.5Å/s的成长速率、V/III比例为160-200在第一InP薄膜上成长厚度500-700nm的第二InP薄膜，如图9中的（h）段所示；
以0.6-0.8℃/s降低生长温度至480-530℃，维持5-8min，同时提高磷化氢的流量至1600-2000sccm，进行退火制程，如图9中的（i）段所示，得到半导体薄膜。
通气的流程如图10所示。
得到的半导体薄膜结构如图11所示：
包括纳米图案化硅衬底、GaAs层、InxGa1-xAs薄膜和InP薄膜；
纳米图案化硅衬底，包括Si衬底1和SiO2掩膜层2；Si衬底1为6英寸Si衬底1，厚度为625-725μm，晶面指数为(100)，偏转角度为3.5°-4.5°；Si衬底1上设有晶种沉积区11；晶种沉积区11为V型晶种沉积区11；晶种沉积区11的深度为40-50nm，取向为{111}；SiO2掩膜层2的厚度为140-150nm；SiO2掩膜层2上设有图案窗口21；图案窗口21的宽度为100-120nm；晶种沉积区11与图案窗口21相连通；
晶种沉积区11为至少两个，间隔设置，相邻两个晶种沉积区11之间的间距为50-60nm；图案窗口21为至少两个，间隔设置；一个晶种沉积区11与一个图案窗口21竖直连通；
GaAs层包括GaAs成核层3和GaAs缓冲层4；GaAs成核层3生长于晶种沉积区，GaAs成核层3的厚度为15-30nm；GaAs缓冲层4生长于GaAs成核层3上方，并从晶种沉积区11向上延伸至图案窗口21，GaAs缓冲层4的厚度为60-80nm；InxGa1-xAs薄膜5生长在SiO2掩膜层2上方，并向下延伸至图案窗口21，InxGa1-xAs薄膜5的厚度为450-480nm；InP薄膜6包括第一InP薄膜和第二InP薄膜；第一InP薄膜的厚度为15-25nm；第二InP薄膜的厚度为500-700nm；第二InP薄膜生长在第一InP薄膜的上方；第一InP薄膜生长在InxGa1-xAs薄膜上方。
基于Si的热传导性（1.5W/cm-k）与机械性皆优于GaAs、InP，而且Si基材容易取得且技术成熟极适合制作大尺寸面积（>300mm）的衬底，进而可降低组件制作成本的优势。因此具体实施方式将其异质III-V族材料生长在NPSS衬底上，预期可为III-V/Si的异质整合技术带来发展契机，例如光集成电路PIC、新世代5G通讯雷射组件、FinFET。
由于器件缩小制纳米尺寸时，对于外延生长条件、材料特性影响甚巨，更需使用其他特殊材料来因应。因此以TBA、TBP的气体取代常规的AsH3与PH3，用于低温生长GaAs成核层与异质结（InGaAs/InP）的中间层，使完整全结构的各个生长温度可以维持相当，减少温度遽烈差异造成Si衬底弯曲（Bow）或翘曲（Warp）。可以将GaAs、InGaAs选择性成长在Si衬底的(111)面，因为(111)的能量平衡（Energy balance）低于（001）面，所以适当调整NPSS深宽比，将其III-V材料生长在NPSS衬底，可以得到好薄膜质量，如图12所示，Si衬底与GaAs层的界面（interface）未发现任何缺陷且InxGa1-xAs薄膜在晶种沉积区呈现单晶生长。
与其它外延技术相较之下本具体实施方式更具优势，将使其成为一种有应用前景的技术之一。
实施例1：
一种纳米图案化硅衬底（NPSS）的制备方法，包括：
清洗步骤：Si衬底浸置于氢氟酸比例1:50（HF:H2O）溶液中70s，移除Si衬底表面的原生氧化层，Si衬底后以去离子水冲洗及N2吹走Si衬底表面的残水，并置放N2环境的旋干机内旋干去除水气；
SiO2掩膜层生长步骤：利用高温热氧化炉管在Si衬底上生长SiO2掩膜层（Masklayer），SiO2掩膜层的厚度为145nm；利用微影技术定义好屏蔽区域，再以湿蚀刻方式在SiO2掩膜层上蚀刻图案窗口；图案窗口的宽度为110nm；图案窗口为至少两个，间隔设置；
Si衬底为6英寸Si衬底，厚度为650μm，晶面指数为(100)，偏转角度为3.5°-4.5°；
晶种沉积区蚀刻步骤：置入浓度为45wt%的KOH，在温度为76℃的条件下，在Si衬底上蚀刻晶种沉积区，晶种沉积区为至少两个，间隔设置，相邻两个晶种沉积区之间的间距为51nm，一个晶种沉积区与一个图案窗口竖直连通；得到纳米图案化硅衬底；
晶种沉积区为V型晶种沉积区；晶种沉积区的取向为{111}；晶种沉积区的深度为45nm。
将纳米图案化硅衬底用于制备半导体薄膜；
制备方法包括：
清洗步骤：将NPSS置于氢氟酸比例1:50（HF:H2O）溶液中30s，再以去离子水冲洗1-2min，并以氮气（N2）吹拭NPSS表面后置入有N2环境的旋干机内旋抛去除水气残留；
升温步骤：将纳米图案化硅衬底置于有机金属化学气相沉积系统（MOCVDHorizontal System）反应腔体内，在氢气（H2）和腔体压力（Pr）95mbar条件下，将生长温度（Tg）升高至420℃，且当生长温度≥320℃时通入砷化氢（AsH3）至反应腔体；然后以0.85℃/s的升温速度将生长温度升至860℃，进行22min解析电离（Desorption），目的为去除Si衬底表面原生氧化层、碳污染；
GaAs成核层生长步骤：以0.6℃/s降低生长温度至435±15℃，腔体压力降至50±10mbar，停止砷化氢，通入三丁基砷（Tertiarybutylarsine，TBAs），维持40s后，以V/III比例（ratio）为25生长GaAs成核层于晶种沉积区中；GaAs成核层的厚度为20nm；
GaAs缓冲层生长步骤：开启砷化氢并关闭三丁基砷、维持6s；再以1℃/s将生长温度升高至660℃进行再结晶（Re-crystallization），维持1.5min；以0.7℃/s降低生长温度至600℃，维持1.5min，然后以V/III比例为115将GaAs缓冲层生长在GaAs成核层上；GaAs缓冲层从晶种沉积区向上延伸至图案窗口；GaAs缓冲层的厚度为65nm；
InxGa1-xAs薄膜生长步骤：以V/III比例>130，渐变生长In%＞50将InxGa1-xAs薄膜生长在SiO2掩膜层上，并向下延伸至图案窗口；InxGa1-xAs薄膜的厚度为460nm；
InP薄膜生长步骤：以1℃/s将生长温度升高至660℃，维持1.5min，然后关闭砷化氢并导入磷酸三丁酯0.8s，以1℃/s将生长温度升高至670℃，维持1.5min，然后关闭砷化氢并导入磷酸三丁酯0.6s；以5Å/s的生长速度将第一InP薄膜生长在InxGa1-xAs薄膜上；第一InP薄膜的厚度为20nm；
然后关闭磷酸三丁酯，导入磷化氢并维持2.5min，以7Å/s的成长速率、V/III比例为180在第一InP薄膜上成长厚度550nm的第二InP薄膜；
以0.7℃/s降低生长温度至500℃，维持5.5min，同时提高磷化氢的流量至1800sccm，进行退火制程，得到半导体薄膜。
得到的半导体薄膜结构：
包括纳米图案化硅衬底、GaAs层、InxGa1-xAs薄膜和InP薄膜；
纳米图案化硅衬底，包括Si衬底和SiO2掩膜层；Si衬底为6英寸Si衬底，厚度为650μm，晶面指数为(100)，偏转角度为3.5°-4.5°；Si衬底上设有晶种沉积区；晶种沉积区为V型晶种沉积区；晶种沉积区的深度为45nm，取向为{111}；SiO2掩膜层的厚度为145nm；SiO2掩膜层上设有图案窗口；图案窗口的宽度为110nm；晶种沉积区与图案窗口相连通；
晶种沉积区为至少两个，间隔设置，相邻两个晶种沉积区之间的间距为51nm；图案窗口为至少两个，间隔设置；一个晶种沉积区与一个图案窗口竖直连通；
GaAs层包括GaAs成核层和GaAs缓冲层；GaAs成核层生长于晶种沉积区，GaAs成核层的厚度为20nm；GaAs缓冲层生长于GaAs成核层上方，并从晶种沉积区向上延伸至图案窗口，GaAs缓冲层的厚度为65nm；InxGa1-xAs薄膜生长在SiO2掩膜层上方，并向下延伸至图案窗口，InxGa1-xAs薄膜的厚度为460nm；InP薄膜包括第一InP薄膜和第二InP薄膜；第一InP薄膜的厚度为20nm；第二InP薄膜的厚度为550nm；第二InP薄膜生长在第一InP薄膜的上方；第一InP薄膜生长在InxGa1-xAs薄膜上方。
对比例：
常规方式会在图9中的（i）段以热循环退火（TCA）方式，温度在350-750℃之间以多次（3-5次）热循环退火作为III-V/Si的生长方式。虽然该方式可获得薄膜半高宽较窄，但因多次的升、降温制程除了耗时之外，也会造成薄膜表面型态受损无法获得良好的质量与器件特性。
硅锗（SiGe）渐变缓冲层（Graded buffer layer）因GaAs与Ge晶格常数与热膨胀系数非常接近，因此在Si衬底上渐变生长Si1-xGex缓冲层，藉由调整组成x从0逐渐增至100%，形成如虚拟的Ge/Si衬底。但厚度一般超过10μm以上，过厚的薄膜厚度相对提高制程困难度及制造成本。
图案窗口的蚀刻常见为干蚀刻的做法，虽然具有好的方向性但是选择性较不好，也比湿蚀刻制造成本高。而且干蚀刻所形成的沟槽（Trench）且多为长条状作为局限，而且在Si衬底的(001)面开始单晶生长，外延生长过程中容易在图案窗口的侧壁以及材料与Si衬底界面产生了缺陷，如堆栈缺陷（Stacking Fault），而这些的缺陷会垂直Si(001)的方向延伸造成器件特性不佳的主要原因。
因此，具体实施方式设计的纳米图案化硅衬底（NPSS），使用湿蚀刻对SiO2掩膜层以及Si衬底进行蚀刻形成特定图案，该方法除了可以降低制造成本之外，也因不同晶向对KOH蚀刻速率的差异关系，进而制作出纳米级对称V型浅沟槽晶种沉积区在Si衬底，可以避免缺陷垂直Si衬底往上延伸贯穿到其他外延层，进而获得高质量薄膜水平，同时也利用图案化的深宽比（Aspect Ratio Trapping，ART）的设计，对缺陷的抑制得得到最佳的效果。
对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及变形，而所有的这些改变以及变形都应该属于本发明权利要求的保护范围之内。

Claims (6)

1.一种半导体薄膜，其特征在于包括纳米图案化硅衬底、GaAs层、InxGa1-xAs薄膜和InP薄膜；
所述纳米图案化硅衬底包括6英寸Si衬底，厚度为650μm，晶面指数为(100)，偏转角度为3.5°-4.5°和SiO2掩膜层；所述Si衬底上设有晶种沉积区；所述晶种沉积区为V型晶种沉积区；晶种沉积区的取向为{111}；所述晶种沉积区的深度为45nm；晶种沉积区为至少两个，间隔设置，相邻两个所述晶种沉积区之间的间距为51nm；
所述SiO2掩膜层的厚度为145nm；所述SiO2掩膜层上设有图案窗口；所述图案窗口的宽度为110nm；所述晶种沉积区与图案窗口相连通；所述图案窗口为至少两个，间隔设置；一个所述晶种沉积区与一个所述图案窗口竖直连通；
所述GaAs层包括GaAs成核层和GaAs缓冲层；所述GaAs成核层生长于晶种沉积区，GaAs成核层的厚度为20nm；所述GaAs缓冲层生长于GaAs成核层上方，并从晶种沉积区向上延伸至图案窗口，GaAs缓冲层的厚度为65nm；所述InxGa1-xAs薄膜生长在SiO2掩膜层上方，并向下延伸至图案窗口，所述InxGa1-xAs薄膜的厚度为460nm；所述InP薄膜生长在InxGa1-xAs薄膜上方；
GaAs成核层生长步骤：以0.6℃/s降低生长温度至435±15℃，腔体压力降至50±10mbar，停止砷化氢，通入三丁基砷（Tertiarybutylarsine，TBAs），维持40s后，以V/III比例（ratio）为25生长GaAs成核层于晶种沉积区中；GaAs成核层的厚度为20nm；
GaAs缓冲层生长步骤：开启砷化氢并关闭三丁基砷、维持6s；再以1℃/s将生长温度升高至660℃进行再结晶（Re-crystallization），维持1.5min；以0.7℃/s降低生长温度至600℃，维持1.5min，然后以V/III比例为115将GaAs缓冲层生长在GaAs成核层上；GaAs缓冲层从晶种沉积区向上延伸至图案窗口；GaAs缓冲层的厚度为65nm；
InP薄膜生长步骤：以1℃/s将生长温度升高至660℃，维持1.5min，然后关闭砷化氢并导入磷酸三丁酯（TBP）0.8s，将InP薄膜生长在InxGa1-xAs薄膜上。
2.如权利要求1所述的半导体薄膜，其特征在于，所述纳米图案化硅衬底的制备方法包括：
SiO2掩膜层生长步骤：在Si衬底上生长SiO2掩膜层，所述SiO2掩膜层的厚度为145nm；在SiO2掩膜层上蚀刻图案窗口；所述图案窗口的宽度为110nm；
晶种沉积区蚀刻步骤：置入浓度为45wt%的KOH，在温度为76℃的条件下，在Si衬底上蚀刻晶种沉积区，使得晶种沉积区与图案窗口相连通；得到纳米图案化硅衬底；
所述晶种沉积区为V型晶种沉积区；所述晶种沉积区的深度为45nm。
3.如权利要求1所述的半导体薄膜，其特征在于，所述InP薄膜包括第一InP薄膜和第二InP薄膜；所述第一InP薄膜的厚度为20nm；所述第二InP薄膜的厚度为550nm；所述第二InP薄膜生长在第一InP薄膜的上方。
4.一种半导体薄膜的制备方法，其特征在于包括：
升温步骤：将如权利要求1所述的纳米图案化硅衬底于氢气和腔体压力95mbar条件下，将生长温度升高至420℃，且当生长温度≥320℃时通入砷化氢至反应腔体；然后以0.8-1℃/s的升温速度将生长温度升至860℃，进行22min解析电离；
GaAs成核层生长步骤：以0.6℃/s降低生长温度至435±15℃，腔体压力降至50±10mbar，停止砷化氢，通入三丁基砷，维持40s后，以V/III比例为25生长GaAs成核层于晶种沉积区中；所述GaAs成核层的厚度为20nm；
GaAs缓冲层生长步骤：开启砷化氢并关闭三丁基砷、维持6s；再以1℃/s将生长温度升高至660℃进行再结晶，维持1.5min；以0.7℃/s降低生长温度至600℃，维持1.5min，然后以V/III比例为115将GaAs缓冲层生长在GaAs成核层上；所述GaAs缓冲层从晶种沉积区向上延伸至图案窗口；所述GaAs缓冲层的厚度为65nm；
InxGa1-xAs薄膜生长步骤：以V/III比例>130，渐变生长In%＞50将InxGa1-xAs薄膜生长在SiO2掩膜层上，并向下延伸至图案窗口；所述InxGa1-xAs薄膜的厚度为460nm；
InP薄膜生长步骤：以1℃/s将生长温度升高至660℃，维持1.5min，然后关闭砷化氢并导入磷酸三丁酯（TBP）0.8s，将InP薄膜生长在InxGa1-xAs薄膜上；得到半导体薄膜。
5.如权利要求4所述的半导体薄膜的制备方法，其特征在于，所述InP薄膜包括第一InP薄膜和第二InP薄膜；InP薄膜生长步骤中，以1℃/s将生长温度升高至660℃，维持1.5min，然后关闭砷化氢并导入磷酸三丁酯0.8s；以5Å/s的生长速度将第一InP薄膜生长在InxGa1- xAs薄膜上；所述第一InP薄膜的厚度为20nm；
然后关闭磷酸三丁酯，导入磷化氢（PH3）并维持2.5min，以7Å/s的成长速率、V/III比例为180在第一InP薄膜上成长厚度550nm的第二InP薄膜。
6.如权利要求4所述的半导体薄膜的制备方法，其特征在于，所述InP薄膜生长步骤中，将InP薄膜生长在InxGa1-xAs薄膜后，以0.7℃/s降低生长温度至500℃，维持5.5min，同时提高磷化氢的流量至1800sccm，进行退火制程。
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