KR20190129151A

KR20190129151A - 게이트 드라이버 및 이를 구비한 표시 장치

Info

Publication number: KR20190129151A
Application number: KR1020180052951A
Authority: KR
Inventors: 이경훈; 구자헌; 이호
Original assignee: 삼성디스플레이 주식회사
Priority date: 2018-05-09
Filing date: 2018-05-09
Publication date: 2019-11-20
Also published as: US10930236B2; US20190348007A1; KR102518861B1

Abstract

표시 장치에 포함되는 게이트 드라이버는 복수의 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들을 포함한다. 각 스테이지는 제어 노드의 전압에 응답하여 클록 신호를 게이트 출력 노드 및 캐리 출력 노드에 출력하는 출력부, 클록 신호로부터 반전된 반전 클록 신호에 동기되어 출력된 이전 캐리 신호에 응답하여 제어 노드를 풀업하고, 반전 클록 신호로부터 지연된 지연 반전 클록 신호에 동기되어 출력되는 다음 캐리 신호에 응답하여 제어 노드를 풀다운하는 노드 제어부, 및 클록 신호에 응답하여 제어 노드를 제2 오프 전압으로 유지하고, 반전 클록 신호에 응답하여 게이트 출력 노드를 제1 오프 전압으로 유지하며, 반전 클록 신호에 응답하여 출력 노드를 제2 오프 전압으로 유지하는 홀딩부를 포함한다. 모드 천이 구간에서, 복수의 스테이지들의 홀딩부들은 클록 신호 및 반전 클록 신호로서 온 전압을 수신하고, 온 전압의 클록 신호 및 온 전압의 반전 클록 신호에 응답하여 제어 노드들, 게이트 출력 노드들 및 캐리 출력 노드들을 방전시킨다.

Description

게이트 드라이버 및 이를 구비한 표시 장치{GATE DRIVER AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 오동작을 방지할 수 있는 게이트 드라이버 및 이를 포함하는 표시 장치에 관한 것이다.

일반적으로, 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 상기 표시 패널 구동부는 상기 데이터 라인들에 데이터 전압들을 제공하는 데이터 드라이버 및 상기 게이트 라인들에 게이트 신호들을 제공하는 게이트 드라이버를 포함한다.

상기 게이트 드라이버는 상기 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들을 포함하고, 각 스테이지는 내부 제어 노드를 충전하고, 충전된 제어 노드의 전압에 기초하여 상기 게이트 신호 및 캐리 신호를 출력할 수 있다. 한편, 표시 장치의 동작 모드가 변경되는 경우, 예를 들어 일반 모드의 프레임 구간의 중간에서 입력 영상 데이터의 오류가 발생되어 표시 장치의 동작 모드가 상기 일반 모드에서 페일 모드로 변경되는 경우, 적어도 일부의 스테이지의 제어 노드가 충전된 상태를 가질 수 있고, 이는 게이트 드라이버의 오동작을 유발할 수 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 오동작을 방지할 수 있는 게이트 드라이버를 제공하는 것이다.

본 발명의 다른 목적은 상기 게이트 드라이버를 포함하는 표시 장치를 제공하는 것이다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치에 포함되는 게이트 드라이버는 복수의 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은, 제어 노드의 전압에 응답하여 클록 신호를 게이트 출력 노드 및 캐리 출력 노드에 출력하는 출력부, 상기 클록 신호로부터 반전된 반전 클록 신호에 동기되어 출력된 이전 캐리 신호에 응답하여 제어 노드를 풀업하고, 상기 반전 클록 신호로부터 지연된 지연 반전 클록 신호에 동기되어 출력되는 다음 캐리 신호에 응답하여 상기 제어 노드를 풀다운하는 노드 제어부, 및 상기 클록 신호에 응답하여 상기 제어 노드를 제2 오프 전압으로 유지하고, 상기 반전 클록 신호에 응답하여 상기 게이트 출력 노드를 제1 오프 전압으로 유지하며, 상기 반전 클록 신호에 응답하여 상기 캐리 출력 노드를 상기 제2 오프 전압으로 유지하는 홀딩부를 포함한다. 모드 천이 구간에서, 상기 복수의 스테이지들의 상기 홀딩부들은 상기 클록 신호 및 상기 반전 클록 신호로서 온 전압을 수신하고, 상기 온 전압의 상기 클록 신호 및 상기 온 전압의 상기 반전 클록 신호에 응답하여 상기 제어 노드들, 상기 게이트 출력 노드들 및 상기 캐리 출력 노드들을 방전시킨다.

일 실시예에서, 상기 모드 천이 구간은, 상기 표시 장치의 동작 모드가 제1 모드로부터 제2 모드로 변경될 때, 데이터 신호가 출력되지 않는 상기 제2 모드의 초기 구간일 수 있다.

일 실시예에서, 상기 제1 모드는 일반 모드이고, 상기 제2 모드는 페일 모드일 수 있다.

일 실시예에서, 상기 일반 모드에서 상기 표시 장치의 외부 장치로부터 수신된 입력 영상 데이터에 기초하여 일반 영상이 표시되고, 상기 페일 모드에서 블랙 데이터 또는 상기 표시 장치의 내부에 저장된 패턴 데이터에 기초하여 블랙 영상 또는 패턴 영상이 표시될 수 있다.

일 실시예에서, 상기 제1 모드는 제1 프레임 레이트 또는 제1 해상도에 상응하는 제1 동작 모드이고, 상기 제2 모드는 상기 제1 프레임 레이트와 다른 제2 프레임 레이트 또는 상기 제1 해상도와 다른 제2 해상도에 상응하는 제2 동작 모드일 수 있다.

일 실시예에서, 블랭크 구간에서, 상기 클록 신호 및 상기 반전 클록 신호 중 적어도 하나는 오프 전압을 가질 수 있다.

일 실시예에서, 블랭크 구간에서, 상기 클록 신호 및 상기 반전 클록 신호는 전하 공유 전압을 가질 수 있다.

일 실시예에서, 상기 게이트 드라이버는 상기 클록 신호로서 순차적으로 지연된 위상을 가지는 K개의 클록 신호들(K는 2 이상의 정수)을 수신하고, 상기 반전 클록 신호로서 상기 K개의 클록 신호들로부터 각각 반전된 K개의 반전 클록 신호들을 수신하고, 상기 복수의 스테이지들 중 제N 스테이지(N은 K보다 큰 정수)는 상기 이전 캐리 신호로서 제(N-K) 스테이지의 상기 캐리 신호를 수신하고, 상기 다음 캐리 신호로서 제(N+K+L) 스테이지의 상기 캐리 신호를 수신하며, L은 1 이상 및 K 미만의 정수일 수 있다.

일 실시예에서, 상기 출력부는, 상기 제어 노드에 연결된 게이트 단자, 상기 클록 신호를 수신하는 제1 단자, 및 상기 게이트 출력 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 및 상기 제어 노드에 연결된 게이트 단자, 상기 클록 신호를 수신하는 제1 단자, 및 상기 캐리 출력 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 출력부는, 상기 제어 노드에 연결된 제1 전극, 및 상기 게이트 출력 노드에 연결된 제2 전극을 포함하는 커패시터를 더 포함할 수 있다.

일 실시예에서, 상기 노드 제어부는, 상기 이전 캐리 신호를 수신하는 게이트 단자, 상기 이전 캐리 신호를 수신하는 제1 단자, 및 상기 제어 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 및 상기 다음 캐리 신호를 수신하는 게이트 단자, 상기 제어 노드에 연결된 제1 단자, 및 상기 제2 오프 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 홀딩부는, 상기 클록 신호를 수신하는 게이트 단자, 상기 제어 노드에 연결된 제1 단자, 및 상기 캐리 출력 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터, 상기 반전 클록 신호를 수신하는 게이트 단자, 상기 게이트 출력 노드에 연결된 제1 단자, 및 상기 제1 오프 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터, 및 상기 반전 클록 신호를 수신하는 게이트 단자, 상기 캐리 출력 노드에 연결된 제1 단자, 및 상기 제2 오프 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터를 포함할 수 있다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치에 포함되는 게이트 드라이버는 복수의 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은, 제어 노드에 연결된 게이트 단자, 클록 신호를 수신하는 제1 단자, 및 게이트 출력 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 상기 제어 노드에 연결된 게이트 단자, 상기 클록 신호를 수신하는 제1 단자, 및 캐리 출력 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 상기 클록 신호로부터 반전된 반전 클록 신호에 동기되어 출력된 이전 캐리 신호를 수신하는 게이트 단자, 상기 이전 캐리 신호를 수신하는 제1 단자, 및 상기 제어 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 상기 반전 클록 신호로부터 지연된 지연 반전 클록 신호에 동기되어 출력되는 다음 캐리 신호를 수신하는 게이트 단자, 상기 제어 노드에 연결된 제1 단자, 및 제2 오프 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터, 상기 클록 신호를 수신하는 게이트 단자, 상기 제어 노드에 연결된 제1 단자, 및 상기 캐리 출력 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터, 상기 반전 클록 신호를 수신하는 게이트 단자, 상기 게이트 출력 노드에 연결된 제1 단자, 및 제1 오프 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터, 및 상기 반전 클록 신호를 수신하는 게이트 단자, 상기 캐리 출력 노드에 연결된 제1 단자, 및 상기 제2 오프 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터를 포함하고, 모드 천이 구간에서, 상기 복수의 스테이지들의 상기 제5 트랜지스터들은 온 전압의 상기 클록 신호에 응답하여 상기 제어 노드들을 방전시키고, 상기 복수의 스테이지들의 상기 제6 트랜지스터들은 상기 온 전압의 상기 방전 클록 신호에 응답하여 상기 게이트 출력 노드들을 방전시키며, 상기 복수의 스테이지들의 상기 제7 트랜지스터들은 상기 온 전압의 상기 방전 클록 신호에 응답하여 상기 캐리 출력 노드들을 방전시킬 수 있다.

일 실시예에서, 상기 모드 천이 구간은, 상기 표시 장치의 동작 모드가 일반 모드로부터 페일 모드로 변경될 때, 데이터 신호가 출력되지 않는 상기 페일 모드의 초기 구간일 수 있다.

본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 상기 화소들에 데이터 전압들을 인가하는 데이터 드라이버, 수직 클록 신호를 생성하는 타이밍 컨트롤러, 상기 수직 클록 신호에 기초하여 클록 신호 및 반전 클록 신호를 생성하는 전력 관리 회로, 및 상기 클록 신호 및 상기 반전 클록 신호에 응답하여 상기 화소들에 복수의 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들을 포함하는 게이트 드라이버를 포함한다. 모드 천이 구간에서, 상기 전력 관리 회로는 상기 클록 신호 및 상기 반전 클록 신호로서 온 전압을 출력하고, 상기 복수의 스테이지들은 상기 온 전압의 상기 클록 신호 및 상기 온 전압의 상기 반전 클록 신호에 응답하여 상기 복수의 스테이지들의 제어 노드들, 게이트 출력 노드들 및 캐리 출력 노드들을 방전시킨다.

일 실시예에서, 상기 타이밍 컨트롤러는 상기 전력 관리 회로에 상기 모드 천이 구간 동안 활성화되는 마스킹 검출 신호를 전송하고, 상기 전력 관리 회로는 상기 마스킹 검출 신호에 응답하여 상기 클록 신호 및 상기 반전 클록 신호를 상기 온 전압으로 변경할 수 있다.

일 실시예에서, 상기 타이밍 컨트롤러는 집적 회로간(Inter-Integrated Circuit; I2C) 통신을 통하여 상기 전력 관리 회로에 커맨드를 전송하고, 상기 전력 관리 회로는 상기 커맨드에 응답하여 상기 클록 신호 및 상기 반전 클록 신호를 상기 온 전압으로 변경할 수 있다.

일 실시예에서, 상기 타이밍 컨트롤러는 상기 전력 관리 회로에 상기 클록 신호 및 상기 반전 클록 신호가 토글링되어야 함을 나타내는 게이트 제어 신호를 전송하고, 상기 전력 관리 회로는 상기 게이트 제어 신호의 비활성화 구간의 시간이 소정의 임계 시간 이상이 될 때 상기 클록 신호 및 상기 반전 클록 신호를 상기 온 전압으로 변경할 수 있다.

일 실시예에서, 상기 타이밍 컨트롤러는 상기 전력 관리 회로에 데이터 신호가 출력됨을 나타내는 데이터 인에이블 신호를 전송하고, 상기 전력 관리 회로는 상기 데이터 인에이블 신호를 카운트하고, 상기 데이터 인에이블 신호의 카운트된 개수가 소정의 정상 범위를 벗어날 때 상기 클록 신호 및 상기 반전 클록 신호를 상기 온 전압으로 변경할 수 있다.

본 발명의 실시예들에 따른 게이트 드라이버 및 표시 장치는, 모드 천이 구간에서, 온 전압의 클록 신호 및 온 전압의 반전 클록 신호를 이용하여 복수의 스테이지들의 제어 노드들, 게이트 출력 노드들 및 캐리 출력 노드들을 방전시킴으로써, 게이트 드라이버의 오동작을 방지할 수 있다.

다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 게이트 드라이버의 스테이지들을 나타내는 블록도이다.
도 3은 도 2의 스테이지들 중 제N 스테이지의 일 예를 나타내는 회로도이다.
도 4는 도 3의 제N 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 5는 표시 장치의 모드 전환 시 클록 신호 및 반전 클록 신호를 나타내는 타이밍도이다.
도 6a 내지 도 6c는 도 1의 표시 장치에 포함된 전력 관리 회로가 마스킹 검출 신호에 응답하여 클록 신호 및 반전 클록 신호로서 온 전압을 출력하는 예들을 설명하기 위한 타이밍도들이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 8은 도 7의 표시 장치에 포함된 전력 관리 회로가 게이트 제어 신호의 비활성화 구간의 길이에 따라 클록 신호 및 반전 클록 신호로서 온 전압을 출력하는 일 예를 설명하기 위한 타이밍도이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이고, 도 2는 도 1의 게이트 드라이버의 스테이지들을 나타내는 블록도이며, 도 3은 도 2의 스테이지들 중 제N 스테이지의 일 예를 나타내는 회로도이고, 도 4는 도 3의 제N 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이며, 도 5는 표시 장치의 모드 전환 시 클록 신호 및 반전 클록 신호를 나타내는 타이밍도이고, 도 6a 내지 도 6c는 도 1의 표시 장치에 포함된 전력 관리 회로가 마스킹 검출 신호에 응답하여 클록 신호 및 반전 클록 신호로서 온 전압을 출력하는 예들을 설명하기 위한 타이밍도들이다.

도 1을 참조하면, 표시 장치(100)는 표시 패널(150), 타이밍 컨트롤러(200), 게이트 드라이버(300), 감마 기준 전압 생성부(400), 데이터 드라이버(500) 및 전력 관리 회로(또는 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC)(600)를 포함한다.

표시 패널(150)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함할 수 있다. 표시 패널(150)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 게이트 라인들(GL)과 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 화소들을 포함할 수 있다. 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 상기 화소들은 매트릭스 형태로 배치될 수 있다. 일 실시예에서, 각 화소는 스위칭 소자, 상기 스위칭 소자에 전기적으로 연결된 액정 커패시터 및 스토리지 커패시터를 포함하고, 표시 패널(150)은 액정 표시(Liquid Crystal Display; LCD) 패널일 수 있으나, 이에 한정되지 않는다.

타이밍 컨트롤러(200)는 표시 장치(100)의 동작 타이밍을 제어할 수 있다. 타이밍 컨트롤러(200)는 외부의 장치(예를 들어, 그래픽 처리 유닛(Graphic Processing Unit; GPU))로부터 수신된 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 제어 신호들(CONT1, CONT2, GC, MDS, STV, CPV) 및 데이터 신호(DATA)를 생성할 수 있다. 일 실시예에서, 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있고, 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다.

타이밍 컨트롤러(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)에 기초하여 데이터 드라이버(500)의 동작을 제어하기 위한 제1 제어 신호(CONT1) 및 데이터 신호(DATA)를 생성하고, 데이터 드라이버(500)에 제1 제어 신호(CONT1) 및 데이터 신호(DATA)를 제공할 수 있다. 또한, 타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 제2 제어 신호(CONT3)를 생성하고, 감마 기준 전압 생성부(400)에 제2 제어 신호(CONT3)를 제공할 수 있다.

또한, 타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 게이트 드라이버(300)의 동작을 제어하기 위한 제어 신호들(GC, MDS, STV, CPV)을 생성하고, 제어 신호들(GC, MDS, STV, CPV)은 전력 관리 회로(600)에 의해 게이트 드라이버(300)에 적합한 제어 신호들(STVP, CK, CKB)로 변경되어 게이트 드라이버(300)에 제공될 수 있다. 일 실시예에서, 게이트 드라이버(300)의 동작을 제어하기 위하여 타이밍 컨트롤러(200)에서 생성되는 제어 신호들(GC, MDS, STV, CPV)은 클록 신호(CK) 및 반전 클록 신호(CKB)가 토글링되어야 함을 나타내는 게이트 제어 신호(GC), 수직 개시 신호(STV), 수직 클록 신호(CPV), 및 모드 천이 구간 동안 활성화되는 마스킹 검출 신호(MDS)를 포함할 수 있으나, 이에 한정되지 않는다.

감마 기준 전압 생성부(400)는 타이밍 컨트롤러(200)로부터 수신된 제2 제어 신호(CONT2)에 기초하여 감마 기준 전압(VGREF)을 생성하고, 데이터 드라이버(500)에 감마 기준 전압(VGREF)을 제공할 수 있다. 감마 기준 전압(VGREF)은 각 계조 레벨에 상응하는 전압 레벨을 가질 수 있다. 실시예에 따라, 감마 기준 전압 생성부(400)는 타이밍 컨트롤러(200) 내에 배치되거나, 데이터 드라이버(500) 내에 배치될 수 있으나, 이에 한정되지 않는다.

데이터 드라이버(500)는 타이밍 컨트롤러(200)로부터 제1 제어 신호(CONT1) 및 데이터 신호(DATA)를 수신하고, 감마 기준 전압 생성부(400)로부터 감마 기준 전압(VGREF)을 수신할 수 있다. 데이터 드라이버(500)는 감마 기준 전압(VGREF)을 이용하여 데이터 신호(DATA)를 아날로그 형태의 데이터 전압으로 변환할 수 있다. 데이터 드라이버(500)는 상기 데이터 전압을 기 데이터 라인(DL)에 출력할 수 있다. 실시예에 따라, 데이터 드라이버(500)는 표시 패널(150)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 표시 패널(150)에 연결되거나, 표시 패널(150)의 상기 주변부에 집적될 수 있으나, 이에 한정되지 않는다.

전력 관리 회로(600)는 표시 장치(100)에 전력을 공급할 수 있다. 일 실시예에서, 전력 관리 회로(600)는 게이트 드라이버(300)의 동작을 제어하기 위하여 타이밍 컨트롤러(200)에서 생성되는 제어 신호들(GC, MDS, STV, CPV)을 게이트 드라이버(300)에 적합한 제어 신호들(STVP, CK, CKB)로 변환할 수 있다. 예를 들어, 전력 관리 회로(600)는 게이트 드라이버(300)에 적합하게 수직 개시 신호(STV)의 전압 레벨을 조절하여 개선된 수직 개시 신호(STVP)를 생성하고, 게이트 제어 신호(GC) 및 수직 클록 신호(CPV)에 기초하여 적어도 하나의 클록 신호(CK) 및 적어도 하나의 반전 클록 신호(CKB)를 생성할 수 있다. 일 실시예에서, 전력 관리 회로(600)는 집적 회로의 형태로 구현될 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 게이트 드라이버(300)에 적합한 제어 신호들(STVP, CK, CKB)을 생성하는 구성이 전력 관리 회로(600) 내에 배치되거나, 게이트 드라이버(300) 내에 배치될 수 있으나, 이에 한정되지 않는다.

게이트 드라이버(300)는 전력 관리 회로(600)로부터 수신된 제어 신호들(STVP, CK, CKB), 예를 들어 개선된 수직 개시 신호(STVP), 클록 신호(CK) 및 반전 클록 신호(CKB)에 기초하여 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성할 수 있다. 일 실시예에서, 게이트 드라이버(300)는 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor; a-Si TFT)를 이용한 비정질-실리콘 게이트(Amorphous Silicon Gate; ASG) 드라이버로 구현되어, 표시 패널(150)의 상기 주변부에 집적될 수 있다. 다른 실시예에서, 게이트 드라이버(300)는 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용하여 구현되어, 표시 패널(150)의 상기 주변부에 집적될 수 있다. 또 다른 실시예에서, 게이트 드라이버(300)는 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있다.

게이트 드라이버(300)는, 도 2에 도시된 바와 같이, 복수의 게이트 신호들(GS(N-K), GS(N), GS(N+K+L))을 순차적으로 출력하는 복수의 스테이지들(310, 320, 330)을 포함할 수 있다. 일 실시예에서, 게이트 드라이버(300)는, 클록 신호(CK)로서, 순차적으로 지연된 위상을 가지는 K개(K는 2 이상의 정수)의 클록 신호들(CK1, …, CKK)을 수신하고, 반전 클록 신호(CKB)로서, K개의 클록 신호들(CK1, …, CKK)로부터 각각 반전된 K개의 반전 클록 신호들(CKB1, …, CKBK)을 수신할 수 있다. 각 스테이지(310, 320, 330)는 K쌍의 클록 및 반전 클록 신호들(CK1, CKB1, …, CKK, CKBK) 중 상응하는 하나의 쌍을 수신할 수 있다. 예를 들어, 제1 스테이지는 제1 클록 신호(CK1) 및 제1 클록 신호(CK1)가 반전된 제1 반전 클록 신호(CKB1)를 수신하고, 제2 스테이지는 제1 클록 신호(CK1)가 지연된 제2 클록 신호, 및 상기 제2 클록 신호가 반전된 제2 반전 클록 신호를 수신하며, 제K 스테이지는 제K 클록 신호(CKK) 및 제K 클록 신호(CKK)가 반전된 제K 반전 클록 신호(CKBK)를 수신하고, 제(K+1) 스테이지는, 다시, 제1 클록 신호(CK1) 및 제1 클록 신호(CK1)가 반전된 제1 반전 클록 신호(CKB1)를 수신할 수 있다.

복수의 스테이지들(310, 320, 330)은 순차적으로 지연된 위상을 가지는 K개의 클록 신호들(CK1, …, CKK) 및 K개의 반전 클록 신호들(CKB1, …, CKBK)에 응답하여 복수의 게이트 신호들(GS(N-K), GS(N), GS(N+K+L))을 순차적으로 출력할 수 있다. 예를 들어, 복수의 스테이지들(310, 320, 330)은, 도 4에 도시된 바와 같이, 순차적으로 지연된 위상을 가지는 6개(즉, K가 6인 경우)의 클록 신호들(CK1, CK2, CK3, CK4, CK5, CK6) 및 6개의 반전 클록 신호들(CKB1, CKB2, CKB3, CKB4, CKB5, CKB6)을 수신할 수 있다. 이 경우, 일 예에서, 제1 내지 제6 스테이지들은 제1 내지 제6 클록 신호들(CK1, CK2, CK3, CK4, CK5, CK6)의 활성화 구간(예를 들어, 하이 구간) 동안 게이트 신호들을 각각 출력하고, 제7 내지 제12 스테이지들은 제1 내지 제6 반전 클록 신호들(CKB1, CKB2, CKB3, CKB4, CKB5, CKB6)의 활성화 구간 동안 게이트 신호들을 각각 출력하며, 제13 내지 제18 스테이지들은, 다시, 제1 내지 제6 클록 신호들(CK1, CK2, CK3, CK4, CK5, CK6)의 활성화 구간 동안 게이트 신호들을 각각 출력할 수 함으로써, 복수의 게이트 신호들(GS(N-K), GS(N), GS(N+K+L))이 순차적으로 출력될 수 있다.

도 2의 예에서, 복수의 스테이지들(310, 320, 330) 중 제N 스테이지(320)(N은 K보다 큰 정수)는 제1 클록 신호(CK1)에 동기시켜 제N 게이트 신호(GS(N)) 및 제N 캐리 신호(CR(N))을 출력할 수 있다. 또한, 제N 스테이지(320)는 제1 클록 신호(CK1)로부터 반전된 제1 반전 클록 신호(CKB1)에 동기되어 출력된 이전 클록 신호(CR(N-K)), 즉 제(N-K) 스테이지(310)로부터 출력된 제(N-K) 캐리 신호(CR(N-K))에 응답하여 내부의 제어 노드를 충전(즉, 풀업)하고, 제1 반전 클록 신호(CKB1)로부터 지연된 지연 반전 클록 신호(예를 들어, 제3 반전 클록 신호(CKB3))에 동기되어 출력되는 다음 캐리 신호(CR(N+K+L)), 즉 제(N+K+L) 스테이지(330)의 제(N+K+L) 캐리 신호(CR(N+K+L))에 응답하여 상기 제어 노드를 방전(즉, 풀다운)시킬 수 있다. 여기서, L은 1 이상 및 K 미만의 정수일 수 있다. 이와 같이, 제1 클록 신호(CK1)에 동기시켜 제N 게이트 신호(GS(N)) 및 제N 캐리 신호(CR(N))을 출력하는 제N 스테이지(320)가, 제1 반전 클록 신호(CKB1)에 동기되어 출력되는 다음 캐리 신호(즉, 제(N+K) 캐리 신호)가 아닌, 제1 반전 클록 신호(CKB1)로부터 지연된 지연 반전 클록 신호(예를 들어, 제3 반전 클록 신호(CKB3))에 동기되어 출력되는 다음 캐리 신호(CR(N+K+L))에 상기 제어 노드를 방전시킴으로써, 제N 스테이지(320)는 제N 게이트 신호(GS(N))가 출력되는 게이트 출력 노드를 풀다운하는 풀다운 트랜지스터 없이 제1 클록 신호(CK1)의 로우 레벨을 이용하여 제N 게이트 신호(GS(N))를 로우 레벨로 변경할 수 있다. 이러한 동작을 수행하도록, 일 실시예에서, 제N 스테이지(320)는 도 3에 도시된 회로 구성을 가질 수 있다.

일 실시예에서, 도 3에 도시된 바와 같이, 제N 스테이지(320)는 출력부(322), 노드 제어부(324) 및 홀딩부(326)를 포함할 수 있다. 출력부(322)는 제어 노드(NC)의 전압에 응답하여 제N 게이트 신호(GS(N)) 및 제N 캐리 신호(CR(N))으로서 클록 신호(CK1)를 게이트 출력 노드(NGO) 및 캐리 출력 노드(NCO)에 출력할 수 있다. 예를 들어, 출력부(322)는 제어 노드(NC)에 연결된 게이트 단자, 클록 신호(CK1)를 수신하는 제1 단자(예를 들어, 드레인 단자), 및 게이트 출력 노드(NGP)에 연결된 제2 단자(예를 들어, 소스 단자)를 포함하는 제1 트랜지스터(T1), 제어 노드(NC)에 연결된 게이트 단자, 클록 신호(CK1)를 수신하는 제1 단자(예를 들어, 드레인 단자), 및 캐리 출력 노드(NCO)에 연결된 제2 단자(예를 들어, 소스 단자)를 포함하는 제2 트랜지스터(T2)를 포함할 수 있다. 일 예에서, 출력부(322)는 제어 노드(NC)에 연결된 제1 전극, 및 게이트 출력 노드(NGO)에 연결된 제2 전극을 포함하는 커패시터(C)를 더 포함할 수 있다.

노드 제어부(324)는 클록 신호(CK1)로부터 반전된 반전 클록 신호(CKB1)에 동기되어 출력된 이전 캐리 신호(CR(N-K))에 응답하여 제어 노드(NC)를 풀업하고, 반전 클록 신호(CKB1)로부터 지연된 지연 반전 클록 신호(도 2 및 도 4의 예에서, CKB3)에 동기되어 출력되는 다음 캐리 신호(CR(N+K+L))에 응답하여 제어 노드(NC)를 풀다운할 수 있다. 예를 들어, 노드 제어부(324)는 이전 캐리 신호(CR(N-K))를 수신하는 게이트 단자, 이전 캐리 신호(CR(N-K))를 수신하는 제1 단자(예를 들어, 드레인 단자), 및 제어 노드(NC)에 연결된 제2 단자(예를 들어, 소스 단자)를 포함하는 제3 트랜지스터(T3), 및 다음 캐리 신호(CR(N+K+L))를 수신하는 게이트 단자, 제어 노드(NC)에 연결된 제1 단자(예를 들어, 드레인 단자), 및 제2 오프 전압(VSS2)을 수신하는 제2 단자(예를 들어, 소스 단자)를 포함하는 제4 트랜지스터(T4)를 포함할 수 있다.

홀딩부(326)는 클록 신호(CK1)에 응답하여 제어 노드(NC)를 제2 오프 전압(VSS2)으로 유지하고, 반전 클록 신호(CKB1)에 응답하여 게이트 출력 노드(NGO)를 제1 오프 전압(VSS1)으로 유지하며, 반전 클록 신호(CKB1)에 응답하여 캐리 출력 노드(NCO)를 제2 오프 전압(VSS2)으로 유지할 수 있다. 예를 들어, 홀딩부(326)는 클록 신호(CK1)를 수신하는 게이트 단자, 제어 노드(NC)에 연결된 제1 단자(예를 들어, 드레인 단자), 및 캐리 출력 노드(NCO)에 연결된 제2 단자(예를 들어, 소스 단자)를 포함하는 제5 트랜지스터(T5), 반전 클록 신호(CKB1)를 수신하는 게이트 단자, 게이트 출력 노드(NGO)에 연결된 제1 단자(예를 들어, 드레인 단자), 및 제1 오프 전압(VSS1)을 수신하는 제2 단자(예를 들어, 소스 단자)를 포함하는 제6 트랜지스터(T6), 및 반전 클록 신호(CKB1)를 수신하는 게이트 단자, 캐리 출력 노드(NCO)에 연결된 제1 단자(예를 들어, 드레인 단자), 및 제2 오프 전압(VSS2)을 수신하는 제2 단자(예를 들어, 소스 단자)를 포함하는 제7 트랜지스터(T7)를 포함할 수 있다. 실시예에 따라, 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)은 동일한 전압이거나, 서로 다른 접안들일 수 있다. 예를 들어, 제2 오프 전압(VSS2)은 제1 오프 전압(VSS1)보다 낮은 레벨을 가질 수 있으나, 이에 한정되지 않는다.

도 4에는, 게이트 드라이버(300)가 6개(즉, K가 6인 경우)의 클록 신호들(CK1, CK2, CK3, CK4, CK5, CK6) 및 6개의 반전 클록 신호들(CKB1, CKB2, CKB3, CKB4, CKB5, CKB6)을 수신하고, 제N 스테이지(320)가 제1 클록 신호(CK1)에 동기시켜 제N 게이트 신호(GS(N)) 및 제N 캐리 신호(CR(N))를 출력하며, 제3 반전 클록 신호(CKB3)에 동기되어 출력되는 다음 캐리 신호(CR(N+8))를 수신하는 예(즉, K는 6이고, L은 2인 경우)가 도시되어 있다. 도 2, 도 3 및 도 4를 참조하면, 제N 스테이지(320)의 제3 트랜지스터(T3)는 제1 반전 클록 신호(CKB1)에 동기되어 출력된 이전 캐리 신호(CR(N-6)), 즉 제(N-6) 스테이지(310)로부터 출력된 제(N-6) 캐리 신호(CR(N-6))에 응답하여 제어 노드(NC)를 풀업할 수 있다. 이후, 제1 클록 신호(CK1)가 하이 레벨로 활성화되면, 제1 및 제2 트랜지스터들(T1, T2)은 풀업된 제어 노드(NC)의 전압에 응답하여 하이 레벨의 제1 클록 신호(CK1)를 제N 게이트 신호(GS(N)) 및 제N 캐리 신호(CR(N))로서 각각 출력할 수 있다. 한편, 제N 스테이지(320)는 제1 클록 신호(CK1)의 하강 에지에서 게이트 출력 노드(NGO)를 풀다운하는 풀다운 트랜지스터 없이 제1 클록 신호(CK1)의 로우 레벨을 이용하여 제N 게이트 신호(GS(N))를 로우 레벨로 변경하도록, 제1 반전 클록 신호(CKB1)에 동기되어 출력되는 제(N+6) 캐리 신호가 아닌, 제1 반전 클록 신호(CKB1)로부터 지연된 제3 반전 클록 신호(CKB3)에 동기되어 출력되는 제(N+8) 캐리 신호에 응답하여 제어 노드(NC)를 풀다운할 수 있다. 즉, 제1 반전 클록 신호(CKB1)의 상승 에지와 제3 반전 클록 신호(CKB3)의 상승 에지 사이의 구간 동안, 제1 및 제2 트랜지스터들(T1, T2)은 풀업된 제어 노드(NC)의 전압에 응답하여 로우 레벨의 제1 클록 신호(CK1)를 게이트 출력 노드(NGO) 및 캐리 출력 노드(NCO)에 각각 출력할 수 있다. 제4 트랜지스터(T4)는 제(N+8) 캐리 신호에 응답하여 제어 노드(NC)를 풀다운하고, 제1 및 제2 트랜지스터들(T1, T2)은 풀다운된 제어 노드(NC)의 전압에 응답하여 턴-오프될 수 있다. 제6 및 제7 트랜지스터들(T6, T7)은 제1 반전 클록 신호(CKB1)에 응답하여 게이트 출력 노드(NGO) 및 캐리 출력 노드(NCO)을 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)으로 각각 유지할 수 있다. 일 실시예에서, 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 1/100 이하의 사이즈를 가질 수 있고, 이에 따라 제N 게이트 신호(GS(N))는 실질적으로, 제6 트랜지스터(T6) 및 제1 오프 전압(VSS1)이 아닌, 제1 트랜지스터(T1) 및 로우 레벨의 제1 클록 신호(CK1)에 의해 하이 레벨에서 로우 레벨로 변경될 수 있다. 또한, 제5 트랜지스터(T5)는 제1 클록 신호(CK1)에 응답하여 제어 노드(NC)를 캐리 출력 노드(NCO)에 연결함으로써, 제어 노드(NC)가 캐리 출력 노드(NCO)의 제2 오프 전압(VSS2)으로 유지되도록 할 수 있다.

도 2 내지 도 4에 도시된 바와 같이, 게이트 드라이버(300)는 K개의 클록 신호들(CK1, …, CKK) 및 K개의 반전 클록 신호들(CKB1, …, CKBK)을 수신하고, 제어 노드(NC)의 충전을 위한 캐리 신호(CR(N-K))는 K개의 스테이지들의 간격으로 전달되고, 제어 노드(NC)의 방전을 위한 캐리 신호(CR(N+K+L))는 (K+L)개의 스테이지들의 간격으로 전달될 수 있다. 즉, 제N 스테이지(320)의 제어 노드(NC)는 제(N-K) 스테이지(310)의 제(N-K) 캐리 신호(CR(N-K))에 응답하여 충전되고, 제N 캐리 신호(CR(N))는 제(N+K) 스테이지의 제어 노드(NC)의 충전에 이용될 수 있다. 또한, 제N 스테이지(320)의 제어 노드(NC)는 제(N+K+L) 스테이지(330)의 제(N+K+L) 캐리 신호(CR(N+K+L))에 응답하여 방전되고, 제N 캐리 신호(CR(N))는 제(N-K-L) 스테이지의 제어 노드(NC)의 방전에 이용될 수 있다. 이와 같이, 제어 노드 충전을 위한 캐리 전달 스테이지 간격과 제어 노드 방전을 위한 캐리 전달 스테이지 간격이 상이한 경우, 프레임 구간 중간에서 일부 스테이지의 제어 노드(NC)가 충전된 상태로 표시 장치(100)의 동작 모드가 변경되면, 복수의 게이트 신호들이 동시에 출력되는 게이트 드라이버(300)의 오동작이 발생되고, 전력 관리 회로(600)의 과전류 방지(Over-Current Protection; OCP) 기능에 의해 표시 장치(100)가 셧 다운될 수 있다. 예를 들어, 제어 노드 충전을 위한 캐리 전달 스테이지 간격과 제어 노드 방전을 위한 캐리 전달 스테이지 간격이 K개의 스테이지들로 일정한 경우, 제N 스테이지(320)의 제어 노드(NC)가 충전된 상태로 표시 장치(100)의 동작 모드가 변경되더라도, 제N 스테이지(320)의 제N 캐리 신호(CR(N))에 의해 제어 노드(NC)가 충전되는 제(N+K) 스테이지의 제(N+K) 캐리 신호(CR(N+K))에 의해 제N 스테이지(320)의 제어 노드(NC)가 방전됨으로써, 게이트 드라이버(300)의 오동작이 자동적으로 교정될 수 있다. 그러나, 제어 노드 충전을 위한 캐리 전달 스테이지 간격과 제어 노드 방전을 위한 캐리 전달 스테이지 간격이 K개의 스테이지들과 (K+L)개의 스테이지들로 상이한 경우, 제N 스테이지(320)의 제어 노드(NC)가 충전된 상태로 표시 장치(100)의 동작 모드가 변경되면, 제N 스테이지(320)의 제N 캐리 신호(CR(N))에 의해 제(N+K) 스테이지의 제어 노드(NC)가 원치 않게 충전되고, 제(N+K) 스테이지의 제(N+K) 캐리 신호(CR(N+K))는 제어 노드(NC)의 방전을 위하여 제(N-L) 스테이지에 인가될 뿐, 제N 스테이지(320)의 제어 노드(NC)를 방전시키지 못한다. 이에 따라, 시간이 지남에 따라 동시에 출력되는 게이트 신호들의 개수가 증가되고, 과전류가 발생하여 전력 관리 회로(600)의 OCP 기능에 의해 표시 장치(100)가 셧 다운될 수 있다. 또한, 제N 스테이지(320)의 제N 캐리 신호(CR(N))는 제(N-K-L) 스테이지의 제어 노드(NC)를 원치 않게 방전시킬 수 있고, 이에 따라 제(N-K-L) 스테이지의 제(N-K-L) 캐리 신호를 수신하는 제(N-2K-2L) 스테이지의 제어 노드(NC)가 방전되지 못할 수 있다.

이러한 게이트 드라이버(300)의 오동작을 방지하도록, 본 발명의 실시예들에 따른 표시 장치(100)에서는, 표시 장치(100)의 동작 모드가 변경되는 모드 천이 구간에서, 클록 신호(CK) 및 반전 클록 신호(CKB)를 모두 온 전압으로 변경함으로써, 상기 온 전압의 클록 신호(CK) 및 상기 온 전압의 반전 클록 신호(CKB)를 이용하여 복수의 스테이지들(310, 320, 330)의 제어 노드들(NC), 게이트 출력 노드들(NGO) 및 캐리 출력 노드들(NCO)을 방전시킬 수 있다.

예를 들어, 도 5에 도시된 바와 같이, 제1 모드(MODE1)(예를 들어, 일반 모드(NORMAL))로 동작하는 프레임 구간의 중간에서 제2 모드(MODE2)(예를 들어, 페일 모드(FAIL))로 표시 장치의 동작 모드가 변경될 수 있다. 이 때, 타이밍 컨트롤러(200)로부터 데이터 드라이버(500)로 데이터 신호(DATA)가 출력되지 않는 제2 모드(MODE2)의 초기 구간인 모드 천이 구간(MTP)에서, 전력 관리 회로(600)는 클록 신호(CK)(예를 들어, K개의 클록 신호들(CK1, …, CKK)) 및 반전 클록 신호(CKB)(예를 들어, K개의 반전 클록 신호들(CKB1, …, CKBK))로서 온 전압을 게이트 드라이버(300)에 제공할 수 있다. 게이트 드라이버(300)의 모든 스테이지들(310, 320, 330)의 홀딩부들(326)은 상기 온 전압의 클록 신호(CK) 및 상기 온 전압의 반전 클록 신호(CKB)에 응답하여 제어 노드들(NC), 게이트 출력 노드들(NGO) 및 캐리 출력 노드들(NCO)을 방전시킬 수 있다. 즉, 제6 및 제7 트랜지스터들(T6, T7)은 상기 온 전압의 반전 클록 신호(CKB)에 응답하여 턴-온되어 게이트 출력 노드들(NGO) 및 캐리 출력 노드들(NCO)을 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)으로 각각 방전시킬 수 있다. 또한, 제5 트랜지스터들(T5)은 온 전압의 클록 신호(CK)에 응답하여 턴-온되고, 제어 노드들(NC)은 턴-온된 제5 및 제7 트랜지스터들(T5, T7)을 통하여 제2 오프 전압(VSS2)으로 방전될 수 있다. 이와 같이, 상기 온 전압의 클록 신호(CK) 및 상기 온 전압의 반전 클록 신호(CKB)를 이용하여 제어 노드들(NC), 게이트 출력 노드들(NGO) 및 캐리 출력 노드들(NCO)이 방전됨으로써, 원치 않게 충전된 제어 노드들(NC)에 기인한 게이트 드라이버(300)의 오동작이 방지될 수 있다. 또한, 표시 장치(100)의 동작 모드가 제2 모드(MODE2)(예를 들어, 페일 모드(FAIL))에서 제1 모드(MODE1)(예를 들어, 일반 모드(NORMAL))로 변경될 때 타이밍 컨트롤러(200)로부터 데이터 드라이버(500)로 데이터 신호(DATA)가 출력되지 않는 제1 모드(MODE1)의 초기 구간인 모드 천이 구간(MTP)에서도, 상기 온 전압의 클록 신호(CK) 및 상기 온 전압의 반전 클록 신호(CKB)를 이용하여 제어 노드들(NC), 게이트 출력 노드들(NGO) 및 캐리 출력 노드들(NCO)이 방전됨으로써, 게이트 드라이버(300)의 오동작이 방지될 수 있다.

일 실시예에서, 모드 천이 구간(MTP)은, 표시 장치(100)의 동작 모드가 표시 장치(100)의 외부 장치(예를 들어, GPU)로부터 수신된 입력 영상 데이터(IMG)에 기초하여 일반 영상이 표시되는 일반 모드(NORMAL)와, 입력 영상 데이터(IMG)를 대신하여 블랙 데이터 또는 표시 장치(100)의 내부에 저장된 패턴 데이터에 기초하여 블랙 영상 또는 패턴 영상이 표시되는 페일 모드(FAIL) 사이에서 변경될 때 타이밍 컨트롤러(200)로부터 데이터 드라이버(500)로 데이터 신호(DATA)가 출력되지 않는 초기 구간(또는 마스킹 구간(Masking Period))일 수 있다. 다른 실시예에서, 모드 천이 구간(MTP)은, 표시 장치(100)의 동작 모드가 제1 프레임 레이트 또는 제1 해상도로 동작하는 제1 동작 모드와, 상기 제1 프레임 레이트와 다른 제2 프레임 레이트 또는 상기 제1 해상도와 다른 제2 해상도로 동작하는 제2 동작 모드 사이에서 변경될 때 타이밍 컨트롤러(200)로부터 데이터 드라이버(500)로 데이터 신호(DATA)가 출력되지 않는 초기 구간(또는 마스킹 구간)일 수 있다.

일 실시예에서, 도 6a에 도시된 바와 같이, 전력 관리 회로(600)가 모드 천이 구간(MTP)에서 상기 온 전압의 클록 신호(CK) 및 상기 온 전압의 반전 클록 신호(CKB)를 생성하도록, 타이밍 컨트롤러(200)는 전력 관리 회로(600)에 모드 천이 구간(MTP) 동안 활성화되는 마스킹 검출 신호(MDS)를 전송할 수 있다. 예를 들어, 마스킹 검출 신호(MDS)는 모드 전환 시 타이밍 컨트롤러(200)로부터 데이터 드라이버(500)로 데이터 신호(DATA)가 출력되지 않는 초기 구간(또는 상기 마스킹 구간)을 나타내는 신호일 수 있다. 예를 들어, 타이밍 컨트롤러(200)는, 입력 영상 데이터(IMG)에 오류가 발생된 경우, 표시 장치(100)의 동작 모드를 일반 모드(NORMAL)에서 페일 모드(FAIL)로 변경할 수 있고, 페일 모드(FAIL)의 초기 구간인 모드 천이 구간(MTP) 동안 활성화되는 마스킹 검출 신호(MDS)를 전력 관리 회로(600)에 전송할 수 있다. 전력 관리 회로(600)는 마스킹 검출 신호(MDS)에 응답하여 클록 신호(CK) 및 반전 클록 신호(CKB)를 상기 온 전압으로 변경할 수 있다.

일 예에서, 도 6a에 도시된 바와 같이, 모드 천이 구간(MTP)에서 클록 신호(CK) 및 반전 클록 신호(CKB) 모두가 상기 온 전압으로 변경되나, 각 프레임 구간(BP)의 블랭크 구간(BP)(또는 수직 블랭크 구간)에서는 클록 신호(CK) 및 반전 클록 신호(CKB)가 액티브 구간(AP)의 마지막 전압들로 유지될 수 있다. 도 6a에는 블랭크 구간(BP)에서 클록 신호(CK)가 온 전압으로 반전 클록 신호(CKB)가 오프 전압으로 유지된 예가 도시되어 있으나, 이에 한정되지 않는다. 한편, 모드 천이 구간(MTP)에서뿐만 아니라, 각 프레임 구간(BP)의 블랭크 구간(BP)에서 클록 신호(CK) 및 반전 클록 신호(CKB) 모두가 온 전압을 가지는 경우, 홀딩부(326)의 트랜지스터들(T5, T6, T7)의 고 전압 스트레스가 누적되고, 열화가 심화될 수 있다. 그러나, 본 발명의 일 실시예 따른 표시 장치(100)에서는, 모드 천이 구간(MTP)에서 클록 신호(CK) 및 반전 클록 신호(CKB) 모두가 상기 온 전압을 가지나, 각 프레임 구간(BP)의 블랭크 구간(BP)에서는 클록 신호(CK) 및 반전 클록 신호(CKB)가 액티브 구간(AP)의 마지막 전압들로 유지됨으로써, 홀딩부(326)의 트랜지스터들(T5, T6, T7)의 고 전압 스트레스가 누적되지 않을 수 있다.

다른 예에서, 도 6b에 도시된 바와 같이, 모드 천이 구간(MTP)에서 클록 신호(CK) 및 반전 클록 신호(CKB) 모두가 상기 온 전압으로 변경되나, 각 프레임 구간(BP)의 블랭크 구간(BP)에서는 클록 신호(CK) 및 반전 클록 신호(CKB)가 전하 공유 전압을 가질 수 있다. 즉, 전력 관리 회로(600)는, 각 프레임 구간(BP)의 블랭크 구간(BP)에서 전력 소모를 감소시키도록, 전하 공유를 수행하여 생성된 상기 전하 공유 전압을 클록 신호(CK) 및 반전 클록 신호(CKB)로서 출력할 수 있다. 이에 따라, 전력 소모가 감소되고, 홀딩부(326)의 트랜지스터들(T5, T6, T7)의 고 전압 스트레스가 누적되지 않을 수 있다.

또 다른 예에서, 도 6c에 도시된 바와 같이, 모드 천이 구간(MTP)에서 클록 신호(CK) 및 반전 클록 신호(CKB) 모두가 상기 온 전압으로 변경되나, 각 프레임 구간(BP)의 블랭크 구간(BP)에서는 클록 신호(CK) 및 반전 클록 신호(CKB) 중 적어도 하나 또는 오프 전압을 가질 수 있다. 이에 따라, 홀딩부(326)의 트랜지스터들(T5, T6, T7)의 고 전압 스트레스가 누적되지 않을 수 있다.

도 6a 내지 도 6c에는 타이밍 컨트롤러(200)가 마스킹 검출 신호(MDS)를 전송하여 전력 관리 회로(600)에 모드 천이 구간(MTP)을 알리는 예들이 도시되어 있으나, 타이밍 컨트롤러(200)가 전력 관리 회로(600)에 모드 천이 구간(MTP)을 알리는 방식은 이에 한정되지 않을 수 있다. 일 실시예에서, 타이밍 컨트롤러(200)는 집적 회로간(Inter-Integrated Circuit; I2C) 통신을 통하여 전력 관리 회로(600)에 모드 천이 구간(MTP)을 알리는 커맨드를 전송하고, 전력 관리 회로(600)는 상기 I2C 통신을 통하여 전송된 상기 커맨드에 응답하여 클록 신호(CK) 및 반전 클록 신호(CKB)를 상기 온 전압으로 변경할 수 있다.

상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치(100)는, 모드 천이 구간(MTP)에서, 상기 온 전압의 클록 신호(CK) 및 상기 온 전압의 반전 클록 신호(CKB)를 이용하여 복수의 스테이지들(310, 320, 330)의 제어 노드들(NC), 게이트 출력 노드들(NGO) 및 캐리 출력 노드들(NCO)을 방전시킴으로써, 게이트 드라이버(300)의 오동작을 방지할 수 있다.

도 7은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 블록도이고, 도 8은 도 7의 표시 장치에 포함된 전력 관리 회로가 게이트 제어 신호의 비활성화 구간의 길이에 따라 클록 신호 및 반전 클록 신호로서 온 전압을 출력하는 일 예를 설명하기 위한 타이밍도이다.

도 7을 참조하면, 표시 장치(100a)는 표시 패널(150), 타이밍 컨트롤러(200a), 게이트 드라이버(300), 감마 기준 전압 생성부(400), 데이터 드라이버(500) 및 전력 관리 회로(600a)를 포함한다. 도 7의 표시 장치(100a)는, 전력 관리 회로(600a)가 마스킹 검출 신호(MDS)를 수신하지 않고, 게이트 제어 신호(GC)를 분석하여 클록 신호(CK) 및 반전 클록 신호(CKB)를 온 전압으로 변경하는 것을 제외하고, 도 1의 표시 장치(100)와 실질적으로 동일한 구성 및 동작을 가질 수 있다.

도 7 및 도 8을 참조하면, 타이밍 컨트롤러(200a)는 전력 관리 회로(600a)에 클록 신호(CK) 및 반전 클록 신호(CKB)가 토글링되어야 함을 나타내는 게이트 제어 신호(GC)를 전송할 수 있다. 예를 들어, 게이트 제어 신호(GC)는 각 프레임 구간(FP)의 액티브 구간(AP) 동안 하이 레벨을 가지고, 각 프레임 구간(FP)의 블랭크 구간(BP) 동안 또는 모드 천이 구간(MTP) 동안 로우 레벨을 가질 수 있다. 한편, 모드 천이 구간(MTP)은 각 프레임 구간(FP)의 블랭크 구간(BP)보다 길 수 있다. 이에 따라, 전력 관리 회로(600a)는 게이트 제어 신호(GC)의 비활성화 구간(또는 로우 레벨 구간)의 길이에 따라 블랭크 구간(BP)과 모드 천이 구간(MTP)을 구별할 수 있다. 일 실시예에서, 전력 관리 회로(600a)는 게이트 제어 신호(GC)의 상기 비활성화 구간의 시간이 소정의 임계 시간(TT) 이상이 될 때 게이트 제어 신호(GC)의 상기 비활성화 구간이 모드 천이 구간(MTP)인 것으로 판단할 수 있다. 모드 천이 구간(MTP)으로 판단되면, 전력 관리 회로(600a)는 클록 신호(CK) 및 반전 클록 신호(CKB)를 온 전압으로 변경할 수 있다. 이에 따라, 상기 온 전압의 클록 신호(CK) 및 상기 온 전압의 반전 클록 신호(CKB)에 응답하여 게이트 드라이버(300)의 스테이지들의 제어 노드들, 게이트 출력 노드들 및 캐리 출력 노드들이 방전되고, 게이트 드라이버(300)이 오동작이 방지될 수 있다.

도 9는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 9를 참조하면, 표시 장치(100b)는 표시 패널(150), 타이밍 컨트롤러(200b), 게이트 드라이버(300), 감마 기준 전압 생성부(400), 데이터 드라이버(500) 및 전력 관리 회로(600b)를 포함한다. 도 9의 표시 장치(100b)는, 전력 관리 회로(600b)가 마스킹 검출 신호(MDS)를 수신하지 않고, 데이터 인에이블 신호(DE)를 분석하여 클록 신호(CK) 및 반전 클록 신호(CKB)를 온 전압으로 변경하는 것을 제외하고, 도 1의 표시 장치(100)와 실질적으로 동일한 구성 및 동작을 가질 수 있다.

타이밍 컨트롤러(200b)는 전력 관리 회로(600b)에 데이터 신호(DATA)가 출력됨을 나타내는 데이터 인에이블 신호(DE)를 전송할 수 있다. 일 실시예에서, 전력 관리 회로(600b)에 전송되는 데이터 인에이블 신호(DE)는 입력 제어 신호(CONT)에 포함된 입력 데이터 인에이블 신호에 기초하여 타이밍 컨트롤러(200b) 내부에서 생성된 신호일 수 있다. 다른 실시예에서, 타이밍 컨트롤러(200b)가 입력 제어 신호(CONT)에 포함된 상기 입력 데이터 인에이블 신호를 그대로 전력 관리 회로(600b)에 전송하거나, 전력 관리 회로(600b)가 외부 장치(예를 들어, GPU)로부터 상기 입력 데이터 인에이블 신호를 직접 수신할 수 있다.

전력 관리 회로(600b)는 데이터 인에이블 신호(DE)를 카운트하고, 데이터 인에이블 신호(DE)의 카운트된 개수가 소정의 정상 범위를 벗어날 때 클록 신호(CK) 및 반전 클록 신호(CKB)를 온 전압으로 변경할 수 있다. 즉, 데이터 인에이블 신호(DE)의 카운트된 개수가 상기 정상 범위를 벗어난 경우, 전력 관리 회로(600b)는 일반 모드에서 페일 모드로 변경되어야 하는 것으로 판단하고, 소정의 시간 동안 상기 온 전압의 클록 신호(CK) 및 상기 온 전압의 반전 클록 신호(CKB)를 출력할 수 있다. 이에 따라, 상기 온 전압의 클록 신호(CK) 및 상기 온 전압의 반전 클록 신호(CKB)에 응답하여 게이트 드라이버(300)의 스테이지들의 제어 노드들, 게이트 출력 노드들 및 캐리 출력 노드들이 방전되고, 게이트 드라이버(300)이 오동작이 방지될 수 있다.

도 10은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.

도 10을 참조하면, 전자 기기(1100)는 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.

프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.

저장 장치(1130)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.

표시 장치(1160)는 모드 천이 구간에서 온 전압의 클록 신호 및 온 전압의 반전 클록 신호를 이용하여 게이트 드라이버의 스테이지들의 제어 노드들, 게이트 출력 노드들 및 캐리 출력 노드들을 방전시킴으로써, 상기 게이트 드라이버의 오동작을 방지할 수 있다.

실시예에 따라, 전자 기기(1100)는 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 태블릿 컴퓨터(Table Computer), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.

본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 표시 장치를 포함하는 TV(Television), 디지털 TV, 3D TV, 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Table Computer), 노트북 컴퓨터(Laptop Computer), 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 임의의 전자 기기에 적용될 수 있다.

이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 장치
150: 표시 패널
200: 타이밍 컨트롤러
300: 게이트 드라이버
322: 출력부
324: 노드 제어부
326: 홀딩부
500: 데이터 드라이버
600: 전력 관리 회로

Claims

표시 장치에 포함되는 게이트 드라이버에 있어서,
복수의 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들을 포함하고,
상기 복수의 스테이지들 각각은,
제어 노드의 전압에 응답하여 클록 신호를 게이트 출력 노드 및 캐리 출력 노드에 출력하는 출력부;
상기 클록 신호로부터 반전된 반전 클록 신호에 동기되어 출력된 이전 캐리 신호에 응답하여 제어 노드를 풀업하고, 상기 반전 클록 신호로부터 지연된 지연 반전 클록 신호에 동기되어 출력되는 다음 캐리 신호에 응답하여 상기 제어 노드를 풀다운하는 노드 제어부; 및
상기 클록 신호에 응답하여 상기 제어 노드를 제2 오프 전압으로 유지하고, 상기 반전 클록 신호에 응답하여 상기 게이트 출력 노드를 제1 오프 전압으로 유지하며, 상기 반전 클록 신호에 응답하여 상기 캐리 출력 노드를 상기 제2 오프 전압으로 유지하는 홀딩부를 포함하고,
모드 천이 구간에서, 상기 복수의 스테이지들의 상기 홀딩부들은 상기 클록 신호 및 상기 반전 클록 신호로서 온 전압을 수신하고, 상기 온 전압의 상기 클록 신호 및 상기 온 전압의 상기 반전 클록 신호에 응답하여 상기 제어 노드들, 상기 게이트 출력 노드들 및 상기 캐리 출력 노드들을 방전시키는 것을 특징으로 하는 게이트 드라이버.
제1 항에 있어서, 상기 모드 천이 구간은, 상기 표시 장치의 동작 모드가 제1 모드로부터 제2 모드로 변경될 때, 데이터 신호가 출력되지 않는 상기 제2 모드의 초기 구간인 것을 특징으로 하는 게이트 드라이버.
제2 항에 있어서, 상기 제1 모드는 일반 모드이고, 상기 제2 모드는 페일 모드인 것을 특징으로 하는 게이트 드라이버.
제3 항에 있어서, 상기 일반 모드에서 상기 표시 장치의 외부 장치로부터 수신된 입력 영상 데이터에 기초하여 일반 영상이 표시되고, 상기 페일 모드에서 블랙 데이터 또는 상기 표시 장치의 내부에 저장된 패턴 데이터에 기초하여 블랙 영상 또는 패턴 영상이 표시되는 것을 특징으로 하는 게이트 드라이버.
제2 항에 있어서, 상기 제1 모드는 제1 프레임 레이트 또는 제1 해상도에 상응하는 제1 동작 모드이고, 상기 제2 모드는 상기 제1 프레임 레이트와 다른 제2 프레임 레이트 또는 상기 제1 해상도와 다른 제2 해상도에 상응하는 제2 동작 모드인 것을 특징으로 하는 게이트 드라이버.
제1 항에 있어서, 블랭크 구간에서, 상기 클록 신호 및 상기 반전 클록 신호 중 적어도 하나는 오프 전압을 가지는 것을 특징으로 하는 게이트 드라이버.
제1 항에 있어서, 블랭크 구간에서, 상기 클록 신호 및 상기 반전 클록 신호는 전하 공유 전압을 가지는 것을 특징으로 하는 게이트 드라이버.
제1 항에 있어서, 상기 게이트 드라이버는 상기 클록 신호로서 순차적으로 지연된 위상을 가지는 K개의 클록 신호들(K는 2 이상의 정수)을 수신하고, 상기 반전 클록 신호로서 상기 K개의 클록 신호들로부터 각각 반전된 K개의 반전 클록 신호들을 수신하고,
상기 복수의 스테이지들 중 제N 스테이지(N은 K보다 큰 정수)는 상기 이전 캐리 신호로서 제(N-K) 스테이지의 상기 캐리 신호를 수신하고, 상기 다음 캐리 신호로서 제(N+K+L) 스테이지의 상기 캐리 신호를 수신하며, L은 1 이상 및 K 미만의 정수인 것을 특징으로 하는 게이트 드라이버.
제1 항에 있어서, 상기 출력부는,
상기 제어 노드에 연결된 게이트 단자, 상기 클록 신호를 수신하는 제1 단자, 및 상기 게이트 출력 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터; 및
상기 제어 노드에 연결된 게이트 단자, 상기 클록 신호를 수신하는 제1 단자, 및 상기 캐리 출력 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
제9 항에 있어서, 상기 출력부는,
상기 제어 노드에 연결된 제1 전극, 및 상기 게이트 출력 노드에 연결된 제2 전극을 포함하는 커패시터를 더 포함하는 것을 특징으로 하는 게이트 드라이버.
제1 항에 있어서, 상기 노드 제어부는,
상기 이전 캐리 신호를 수신하는 게이트 단자, 상기 이전 캐리 신호를 수신하는 제1 단자, 및 상기 제어 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터; 및
상기 다음 캐리 신호를 수신하는 게이트 단자, 상기 제어 노드에 연결된 제1 단자, 및 상기 제2 오프 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
제1 항에 있어서, 상기 홀딩부는,
상기 클록 신호를 수신하는 게이트 단자, 상기 제어 노드에 연결된 제1 단자, 및 상기 캐리 출력 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터;
상기 반전 클록 신호를 수신하는 게이트 단자, 상기 게이트 출력 노드에 연결된 제1 단자, 및 상기 제1 오프 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터; 및
상기 반전 클록 신호를 수신하는 게이트 단자, 상기 캐리 출력 노드에 연결된 제1 단자, 및 상기 제2 오프 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
표시 장치에 포함되는 게이트 드라이버에 있어서,
복수의 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들을 포함하고,
상기 복수의 스테이지들 각각은,
제어 노드에 연결된 게이트 단자, 클록 신호를 수신하는 제1 단자, 및 게이트 출력 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터;
상기 제어 노드에 연결된 게이트 단자, 상기 클록 신호를 수신하는 제1 단자, 및 캐리 출력 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
상기 클록 신호로부터 반전된 반전 클록 신호에 동기되어 출력된 이전 캐리 신호를 수신하는 게이트 단자, 상기 이전 캐리 신호를 수신하는 제1 단자, 및 상기 제어 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터;
상기 반전 클록 신호로부터 지연된 지연 반전 클록 신호에 동기되어 출력되는 다음 캐리 신호를 수신하는 게이트 단자, 상기 제어 노드에 연결된 제1 단자, 및 제2 오프 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터;
상기 클록 신호를 수신하는 게이트 단자, 상기 제어 노드에 연결된 제1 단자, 및 상기 캐리 출력 노드에 연결된 제2 단자를 포함하는 제5 트랜지스터;
상기 반전 클록 신호를 수신하는 게이트 단자, 상기 게이트 출력 노드에 연결된 제1 단자, 및 제1 오프 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터; 및
상기 반전 클록 신호를 수신하는 게이트 단자, 상기 캐리 출력 노드에 연결된 제1 단자, 및 상기 제2 오프 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터를 포함하고,
모드 천이 구간에서, 상기 복수의 스테이지들의 상기 제5 트랜지스터들은 온 전압의 상기 클록 신호에 응답하여 상기 제어 노드들을 방전시키고, 상기 복수의 스테이지들의 상기 제6 트랜지스터들은 상기 온 전압의 상기 방전 클록 신호에 응답하여 상기 게이트 출력 노드들을 방전시키며, 상기 복수의 스테이지들의 상기 제7 트랜지스터들은 상기 온 전압의 상기 방전 클록 신호에 응답하여 상기 캐리 출력 노드들을 방전시키는 것을 특징으로 하는 게이트 드라이버.
제13 항에 있어서, 상기 모드 천이 구간은, 상기 표시 장치의 동작 모드가 일반 모드로부터 페일 모드로 변경될 때, 데이터 신호가 출력되지 않는 상기 페일 모드의 초기 구간인 것을 특징으로 하는 게이트 드라이버.
제13 항에 있어서, 상기 게이트 드라이버는 상기 클록 신호로서 순차적으로 지연된 위상을 가지는 K개의 클록 신호들(K는 2 이상의 정수)을 수신하고, 상기 반전 클록 신호로서 상기 K개의 클록 신호들로부터 각각 반전된 K개의 반전 클록 신호들을 수신하고,
상기 복수의 스테이지들 중 제N 스테이지(N은 K보다 큰 정수)는 상기 이전 캐리 신호로서 제(N-K) 스테이지의 상기 캐리 신호를 수신하고, 상기 다음 캐리 신호로서 제(N+K+L) 스테이지의 상기 캐리 신호를 수신하며, L은 1 이상 및 K 미만의 정수인 것을 특징으로 하는 게이트 드라이버.
복수의 화소들을 포함하는 표시 패널;
상기 화소들에 데이터 전압들을 인가하는 데이터 드라이버;
수직 클록 신호를 생성하는 타이밍 컨트롤러;
상기 수직 클록 신호에 기초하여 클록 신호 및 반전 클록 신호를 생성하는 전력 관리 회로; 및
상기 클록 신호 및 상기 반전 클록 신호에 응답하여 상기 화소들에 복수의 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들을 포함하는 게이트 드라이버를 포함하고,
모드 천이 구간에서, 상기 전력 관리 회로는 상기 클록 신호 및 상기 반전 클록 신호로서 온 전압을 출력하고, 상기 복수의 스테이지들은 상기 온 전압의 상기 클록 신호 및 상기 온 전압의 상기 반전 클록 신호에 응답하여 상기 복수의 스테이지들의 제어 노드들, 게이트 출력 노드들 및 캐리 출력 노드들을 방전시키는 것을 특징으로 하는 표시 장치.
제16 항에 있어서,
상기 타이밍 컨트롤러는 상기 전력 관리 회로에 상기 모드 천이 구간 동안 활성화되는 마스킹 검출 신호를 전송하고,
상기 전력 관리 회로는 상기 마스킹 검출 신호에 응답하여 상기 클록 신호 및 상기 반전 클록 신호를 상기 온 전압으로 변경하는 것을 특징으로 하는 표시 장치.
제16 항에 있어서,
상기 타이밍 컨트롤러는 집적 회로간(Inter-Integrated Circuit; I2C) 통신을 통하여 상기 전력 관리 회로에 커맨드를 전송하고,
상기 전력 관리 회로는 상기 커맨드에 응답하여 상기 클록 신호 및 상기 반전 클록 신호를 상기 온 전압으로 변경하는 것을 특징으로 하는 표시 장치.
제16 항에 있어서,
상기 타이밍 컨트롤러는 상기 전력 관리 회로에 상기 클록 신호 및 상기 반전 클록 신호가 토글링되어야 함을 나타내는 게이트 제어 신호를 전송하고,
상기 전력 관리 회로는 상기 게이트 제어 신호의 비활성화 구간의 시간이 소정의 임계 시간 이상이 될 때 상기 클록 신호 및 상기 반전 클록 신호를 상기 온 전압으로 변경하는 것을 특징으로 하는 표시 장치.
제16 항에 있어서,
상기 타이밍 컨트롤러는 상기 전력 관리 회로에 데이터 신호가 출력됨을 나타내는 데이터 인에이블 신호를 전송하고,
상기 전력 관리 회로는 상기 데이터 인에이블 신호를 카운트하고, 상기 데이터 인에이블 신호의 카운트된 개수가 소정의 정상 범위를 벗어날 때 상기 클록 신호 및 상기 반전 클록 신호를 상기 온 전압으로 변경하는 것을 특징으로 하는 표시 장치.