KR20190121231A - 적층형 커패시터 - Google Patents
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Abstract
본 발명은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3, 제5 및 제6 면을 통해 노출되고, 상기 제2 내부 전극은 상기 제4, 제5 및 제6 면을 통해 노출되는 커패시터 바디; 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제1 및 제2 사이드부; 및 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 소성 전극과, 상기 제1 및 제2 소성 전극 위에 각각 배치되는 제1 및 제2 도전성 수지 전극을 각각 포함하는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 또는 제2 사이드부에서 상기 제1 및 제2 내부 전극이 위치한 부분의 두께를 L이라고 하고, L의 최대 값과 최소 값의 차이를 δL이라 하고, 상기 제1 또는 제2 사이드부에서 상기 제1 및 제2 내부 전극과 수직한 방향의 길이를 T라고 할 때, δL/T<3.5인 적층형 커패시터를 제공한다.
Description
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이면서 고용량 구현이 가능하여 여러 가지 전자 기기에 사용되고 있다.
최근 이러한 적층형 커패시터의 활용 범위가 IT 제품에서 전장 제품으로 영역을 확장하고 있는데, 특히나 전장 제품에 사용되는 부품은 구동 환경이 가혹하고 고신뢰성을 요구한다.
따라서, 내연 자동차 및 전기 자동차의 전자식 제어 시스템이 증가함에 따라 이러한 자동차용 부품으로 고온 환경에서 사용할 수 있는 적층형 커패시터의 요구량이 높아지는 추세이다.
또한, 자율 주행 시스템 탑재를 위해 소형 고용량 적층 세라믹 캐패시터를 요구하는 시장이 신규로 발생할 것으로 예측되며, 이를 해결하기 위한 기술 개발이 필요한 상황이다.
본 발명의 목적은, 용량을 향상시키면서 고온 환경에서의 내습 신뢰성을 일정 수준 확보할 수 있는 적층형 커패시터를 제공하는 것이다.
본 발명의 일 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3, 제5 및 제6 면을 통해 노출되고, 상기 제2 내부 전극은 상기 제4, 제5 및 제6 면을 통해 노출되는 커패시터 바디; 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제1 및 제2 사이드부; 및 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 소성 전극과, 상기 제1 및 제2 소성 전극 위에 각각 배치되는 제1 및 제2 도전성 수지 전극을 각각 포함하는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 또는 제2 사이드부에서 상기 제1 및 제2 내부 전극이 위치한 부분의 두께를 L이라고 하고, L의 최대 값과 최소 값의 차이를 δL이라 하고, 상기 제1 또는 제2 사이드부에서 상기 제1 및 제2 내부 전극과 수직한 방향의 길이를 T라고 할 때, δL/T<3.5인 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 L의 평균 값은 48㎛ 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극이 상기 커패시터 바디의 제3 면과 제5 면을 연결하는 코너 및 상기 커패시터 바디의 제3 면과 제6 면을 연결하는 코너를 통해 노출되고, 상기 제2 내부 전극이 상기 커패시터 바디의 제4 면과 제5 면을 연결하는 코너 및 상기 커패시터 바디의 제4 면과 제6 면을 연결하는 코너를 통해 노출될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극의 평균 두께는 1㎛ 미만일 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층의 평균 두께는 상기 제1 및 제2 내부 전극의 평균 두께의 3배 미만일 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 제3 면에서 상기 제1 도전성 수지 전극의 단부까지의 거리가, 상기 커패시터 바디의 제3 면에서 상기 제1 소성 전극의 단부까지의 거리 보다 짧고, 상기 커패시터 바디의 제4 면에서 상기 제2 도전성 수지 전극의 단부까지의 거리가, 상기 커패시터 바디의 제4 면에서 상기 제2 소성 전극의 단부까지의 거리 보다 짧을 수 있다.
본 발명의 일 실시 예에서,상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 바디의 제1 및 제2 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 도전성 수지 전극을 각각 커버하는 제1 및 제2 도금층을 각각 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도금층은, 상기 제1 및 제2 도전성 수지 전극을 각각 커버하는 제1 및 제2 니켈층과 상기 제1 및 제2 니켈층을 각각 커버하는 제1 및 제2 주석층을 각각 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터의 용량을 향상시키면서 고온 환경에서의 내습 신뢰성을 일정 수준 확보할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 의한 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 및 도 3(b)는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 4는 도 1의 II-II'선 단면도이다.
도 5는 도 1의 III-III'선 단면도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 및 도 3(b)는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 4는 도 1의 II-II'선 단면도이다.
도 5는 도 1의 III-III'선 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 적층형 커패시터와 전자 부품의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서 Z방향은 본 실시 예에서, 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 의한 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 및 도 3(b)는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 4는 도 1의 II-II'선 단면도이고, 도 5는 도 1의 III-III'선 단면도이다.
이하, 도 1 내지 도 5를 참조하여, 본 실시 예의 적층형 커패시터에 대해 설명한다.
도 1 내지 도 5를 참조하면, 본 실시 예의 적층형 커패시터(100)는, 커패시터 바디(110), 제1 및 제2 사이드부(151, 152), 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 서로 다른 극성을 가지는 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 마련되는 커버 영역(112, 113)을 포함할 수 있다.
이러한 커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111) 상에 형성되어 Z방향으로 적층될 수 있으며, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Z방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
한편, 본 발명에서는 내부 전극이 Z방향으로 적층된 구조를 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 필요에 따라 내부 전극이 Y방향으로 적층되는 구조에도 적용할 수 있다.
또한, 제1 내부 전극(121)은 유전체층(111)의 제3, 제5 및 제6 면(3, 5, 6)을 통해 노출되고, 이때, 제1 내부 전극(121)이 커패시터 바디(110)의 제3 면(3)과 제5 면(5)을 연결하는 코너 및 커패시터 바디(110)의 제3 면(3)과 제6 면(6)을 연결하는 코너를 통해서도 노출될 수 있다.
제2 내부 전극(122)은 유전체층(111)의 제4, 제5 및 제6 면(4, 5, 6)을 통해 노출되고, 이때 제2 내부 전극(122)이 커패시터 바디(110)의 제4 면(4)과 제5 면(5)을 연결하는 코너 및 커패시터 바디(110)의 제4 면(4)과 제6 면(6)을 연결하는 코너를 통해서도 노출될 수 있다.
이때, 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 X방향의 양 단부에 배치되는 제1 및 제2 외부 전극(130, 140)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(130, 140)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 상기 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
본 실시 예에서와 같이, 제1 및 제2 내부 전극(!21, 122)을 구성하면, 제1 및 제2 내부 전극(121, 122)의 기본 면적이 확장될 뿐만 아니라 상하로 오버랩 되는 면적 또한 증가하므로 적층형 커패시터(100)의 용량을 향상시키는데 효과가 있다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 귀금속 재료 또는 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 내부 전극(121, 122)은 평균 두께가 1㎛ 미만일 수 있다..
또한, 본 실시 예에서, 유전체층(111)의 평균 두께(t1)는 제1 및 제2 내부 전극(121, 122)의 평균 두께의 3배 미만일 수 있다.
제1 사이드부(151)는 커패시터 바디(110)의 제5 면(5)에 배치되고, 제2 사이드부(152)는 커패시터 바디(110)의 제6 면(6)에 배치되어, 제1 및 제2 사이드부(151, 152)는 제1 및 제2 내부 전극(121, 122)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출되는 부분의 선단과 각각 접하게 된다.
이러한 제1 및 제2 사이드부(151, 152)는 커패시터 바디(110)와 제1 및 제2 내부 전극(121, 122)을 외부 충격 등으로부터 보호하고 바디(110) 주위의 절연성 및 내습 신뢰성을 확보하는 역할을 할 수 있다.
이때, 제1 또는 제2 사이드부(151, 152)에서 제1 및 제2 내부 전극(121, 122)이 위치한 부분의 Y방향의 두께를 L이라고 하고, L의 최대 값과 최소 값의 차이를 δL이라 하고, 제1 또는 제2 사이드부(151, 152)에서 제1 및 제2 내부 전극(121, 122)과 수직한 Z방향의 길이를 T라고 할 때, δL/T<3.5%를 만족할 수 있다. 여기서, L은 제1 또는 제2 내부 전극(121, 122)이 끝나는 지점에서 수평 방향으로 제1 또는 제2 내부 전극(121, 122)을 연장해서 측정할 수 있다.
δL/T이 3.5% 이상이면 제1 및 제2 사이드부(151, 152)의 상하 면에 단차가 발생할 수 있고, 사이즈가 작은 적층형 커패시터에서는 유전 용량을 확보하기 위한 내부 전극의 면적이 감소하게 되어 제품 설계시 목표로 한 유전 용량을 확보하기 어려워져 적층형 커패시터의 전기적 특성 및 신뢰성이 저하될 수 있다.
따라서, 단차 발생을 줄이고, 작은 사이즈에서도 유전 용량을 확보하여 적층형 커패시터(100)의 전기적 특성 및 신뢰성을 확보하기 위해서는 δL/T이 3.5% 미만이어야 한다.
또한, 제1 및 제2 사이드부(151, 152)는 Y방향의 두께의 평균 값이 48㎛ 이상일 수 있다.
제1 및 제2 사이드부(151, 152)의 두께의 평균 값이 48㎛ 미만이면 절연성이 저하되어 신뢰성이 낮아지고, 직류 전압에 의한 줄 히팅이 열을 발생하며 이는 압력이 가해지는 내습 평가 환경에서 적층형 커패시터(100)에 번트성 크랙(burnt crack)및 파괴를 야기할 수 있다.
따라서, 일정 수준의 절연성을 확보하고, 번트성 크랙 및 파괴를 방지하기 위해서는 제1 및 제2 사이드부(151, 152)의 두께의 평균 값이 48㎛ 이상이어야 한다.
제1 및 제2 외부 전극(130, 140)은 서로 다른 극성의 전압이 제공되며, 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)에서 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(130)은 제1 접속부와 제1 밴드부를 포함할 수 있다.
상기 제1 접속부는 커패시터 바디(110)의 제3 면(3)에 배치되며, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 단부와 접촉하여 제1 내부 전극(121)과 제1 외부 전극(130)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
상기 제1 밴드부는 고착 강도 향상 등을 위해 제1 접속부에서 바디(110)의 제1, 제2, 면(1, 2)의 일부까지 연장되는 부분이다. 이때, 상기 제1 밴드부는 필요시 커패시터 바디(110)의 제5 및 제6 면(5, 6) 쪽으로 연장되어 제1 및 제2 사이드부(151, 152)의 일 단부를 덮도록 형성될 수 있다.
제2 외부 전극(140)은 제2 접속부와 제2 밴드부를 포함할 수 있다.
상기 제2 접속부는 커패시터 바디(110)의 제4 면(4)에 배치되며, 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 단부와 접촉하여 제2 내부 전극(122)과 제2 외부 전극(140)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
상기 제2 밴드부는 고착 강도 향상 등을 위해 제2 접속부에서 커패시터 바디(110)의 제1, 제2 면(1, 2)의 일부까지 연장되는 부분이다. 이때, 상기 제2 밴드부는 필요시 커패시터 바디(110)의 제5 및 제6 면(5, 6) 쪽으로 연장되어 제1 및 제2 사이드부(151, 152)의 타 단부를 덮도록 형성될 수 있다.
본 실시 예에서, 제1 및 제2 외부 전극(130, 140)은 구리(Cu) 및 니켈(Ni) 등에서 선택된 적어도 1종 이상의 금속 성분을 포함하는 제1 및 제2 소성 전극(131, 141)을 각각 포함할 수 있다.
그리고, 제1 및 제2 소성 전극(131, 141) 위에 제1 및 제2 소성 전극(131, 141)을 커버하도록 제1 및 제2 도전성 수지 전극(132, 142) 형성된다.
이때, 커패시터 바디(110)의 제3 면(3)에서 커패시터 바디(110)의 제5 또는 제6 면(5, 6)에 위치한 제1 도전성 수지 전극(132)의 단부까지의 거리가 커패시터 바디(110)의 제3 면(3)에서 커패시터 바디1(00)의 제5 또는 제6 면(5, 6)에 위치한 제1 소성 전극(131)의 단부까지의 거리 보다 짧을 수 있다.
또한, 커패시터 바디(110)의 제4 면(4)에서 커패시터 바디(110)의 제5 또는 제6 면(5, 6)에 위치한 제2 도전성 수지 전극(142)의 단부까지의 거리는 커패시터 바디(110)의 제4 면(4)에서 커패시터 바디(110)의 제5 또는 제6 면(5, 6)에 위치한 제2 소성 전극(141)의 단부까지의 거리 보다 짧을 수 있다.
그리고, 제1 및 제2 외부 전극(130, 140)은 제1 및 제2 도전성 수지 전극(132, 142)의 표면에 제1 및 제2 도금층이 각각 형성될 수 있다.
상기 제1 및 제2 도금층은, 제1 및 제2 도전성 수지 전극(131, 142)을 각각 커버하는 제1 및 제2 니켈 도금층(133, 143)과 제1 및 제2 니켈 도금층(133, 134)을 각각 커버하는 제1 및 제2 주석(Sn) 도금층(134, 144)을 포함할 수 있다.
종래의 자동차 등에 사용되는 전장용 적층형 캐패시터는 사이즈가 크고 용량이 낮으나 고신뢰성을 요구하는 것이 일반적이다.
하지만, 자동차 내 전자 장치 탑재 속도가 빨리지고, 5G 환경에서는 실시간 통신을 활용한 자율 주행이 가능하기 때문에 이를 위한 제어 장치를 자동차 내 탑재하려는 움직임이 있다.
이에 이러한 탑재 영역이 좁아 적층형 커패시터를 소형 및 고용량화하는 것이 필요하지만, 현 수준의 적층형 커패시터는 사이즈가 크기 때문에 소형화를 위한 기술적 한계가 존재한다.
본 실시 예의 적층형 커패시터는 유전체층에 폭 방향(Y-방향) 마진이 없는 구조로서 적층형 커패시터의 전체 사이즈를 줄이더라도 용량을 높일 수 있고, 사이드부의 두께와 높이를 한정하여 고온 환경에서의 내습 신뢰성을 일정 수준 확보할 수 있는 효과가 있다.
이하, 본 발명의 적층형 커패시터에서 δL/T의 값에 따른 용량 손실을 확인하기 위한 실험을 실시한다.
아래 표 1은 δL/T의 변화에 따른 용량 손실을 알아보기 위한 것으로서, 여기서 용량 손실율이 4.2% 미만인 경우를 합격으로 판단한다.
| # | δL/T(%) | T(mm) | 용량 손실율 |
| 1 | 2.4 | 0.3 | 3.6% |
| 2 | 3.5 | 0.3 | 5.2% |
| 3 | 4.6 | 0.3 | 6.9% |
| 4 | 2.5 | 0.8 | 3.1% |
| 5 | 3.6 | 0.8 | 4.5% |
| 6 | 4.5 | 0.8 | 5.9% |
| 7 | 2.5 | 1.25 | 2.2% |
| 8 | 3.8 | 1.25 | 4.2% |
| 9 | 4.8 | 1.25 | 5.2% |
표 1을 참조하면, δL/T이 3.5% 미만인 샘플 1, 4, 7의 경우 용량 손실율이 4.2% 미만으로 낮게 나타났으며, δL/T이 3.5% 이상인 샘플 2, 3. 5, 6, 8, 9의 경우 용량 손실율이 4.2% 이상으로 높게 나타났다.
즉, δL/T이 3.5% 미만일 때 일정 수준의 용량을 확보할 수 있는 것이다.
아래 표 2는 L의 평균 값을 변화시키면서 고온 고습 부하 시험을 한 결과를 나타낸 것이다. 상기 고온 고습 부하 시험은 85℃, 85RH(%), 3Vr의 조건에서 각 샘플 별로 400개의 시료에 대해 48시간 동안 바이어스 습도 테스트(Biased humidity test)를 진행한 것이며, 여기서 1개의 시료라도 시험을 통과하지 못하면 해당 샘플은 불량(fail)으로 판단한다.
| # | L평균(㎛) | 판정 |
| 1 | 28 | fail |
| 2 | 41 | fail |
| 3 | 48 | pass |
| 4 | 60 | pass |
| 5 | 73 | pass |
표 2를 참조하면, L의 평균 값이 28인 샘플 1과 L의 평균 값이 41인 샘플 2의 경우 불량이 발생하였고, L의 평균 값이 48 이상인 샘플 3-5의 경우 불량이 발생하지 않았다. 따라서, 내습성이 확보되는 바람직한 L의 평균 값은 48 이상인 것을 알 수 있다.
종래의 전장용 적층형 커패시터는 소형화 및 고용량화 되면서 유전체층의 두께가 박층화되고, 이에 단차 발생시 신뢰성이 크게 저하되며, 이러한 악영향은 IT 제품에서 보다 더 클 수 밖에 없다.
본 실시 예에 따르면, 제1 내부 전극(121)은 커패시터 바디(110)의 제3, 제5 및 제6 면(3, 5, 6)을 통해 노출되고, 제2 내부 전극(122)은 커패시터 바디(110)의 제4, 제5 및 제6 면(4, 5, 6)을 통해 노출되어 적층형 커패시터(100)의 용량을 향상시킬 수 있다.
또한, 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 제1 및 제2 내부 전극(121, 122)의 양측 선단과 접하도록 제1 및 제2 사이드부(151, 152)를 각각 배치하되, 제1 또는 제2 사이드부(151, 152)에서 제1 및 제2 내부 전극(121, 122)이 위치한 부분의 두께를 L이라고 하고, L의 최대 값과 최소 값의 차이를 δL이라 하고, 상기 제1 또는 제2 사이드부(151, 152)에서 제1 및 제2 내부 전극(121, 122)과 수직한 방향의 길이를 T라고 할 때, δL/T<3.5를 만족하여 적층형 커패시터 용량 저하 및 신뢰성 저하를 방지할 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 141: 제1 및 제2 소성 전극
132, 142: 제1 및 제2 도전성 수지 전극
133, 143: 제1 및 제2 니켈 도금층
134, 144: 제1 및 제2 주석 도금층
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 141: 제1 및 제2 소성 전극
132, 142: 제1 및 제2 도전성 수지 전극
133, 143: 제1 및 제2 니켈 도금층
134, 144: 제1 및 제2 주석 도금층
Claims (9)
- 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3, 제5 및 제6 면을 통해 노출되고, 상기 제2 내부 전극은 상기 제4, 제5 및 제6 면을 통해 노출되는 커패시터 바디;
상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제1 및 제2 사이드부; 및
상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 소성 전극과, 상기 제1 및 제2 소성 전극 위에 각각 배치되는 제1 및 제2 도전성 수지 전극을 각각 포함하는 제1 및 제2 외부 전극; 을 포함하고,
상기 제1 또는 제2 사이드부에서 상기 제1 및 제2 내부 전극이 위치한 부분의 두께를 L이라고 하고, L의 최대 값과 최소 값의 차이를 δL이라 하고, 상기 제1 또는 제2 사이드부에서 상기 제1 및 제2 내부 전극과 수직한 방향의 길이를 T라고 할 때, δL/T<3.5인 적층형 커패시터.
- 제1항에 있어서,
상기 L의 평균 값이 48㎛ 이상인 적층형 커패시터.
- 제1항에 있어서,
상기 제1 내부 전극이 상기 커패시터 바디의 제3 면과 제5 면을 연결하는 코너 및 상기 커패시터 바디의 제3 면과 제6 면을 연결하는 코너를 통해 노출되고,
상기 제2 내부 전극이 상기 커패시터 바디의 제4 면과 제5 면을 연결하는 코너 및 상기 커패시터 바디의 제4 면과 제6 면을 연결하는 코너를 통해 노출되는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극의 평균 두께가 1㎛ 미만인 적층형 커패시터.
- 제1항에 있어서,
상기 유전체층의 평균 두께가 상기 제1 및 제2 내부 전극의 평균 두께의 3배 미만인 적층형 커패시터.
- 제1항에 있어서,
상기 커패시터 바디의 제3 면에서 상기 제1 도전성 수지 전극의 단부까지의 거리가, 상기 커패시터 바디의 제3 면에서 상기 제1 소성 전극의 단부까지의 거리 보다 짧고,
상기 커패시터 바디의 제4 면에서 상기 제2 도전성 수지 전극의 단부까지의 거리가, 상기 커패시터 바디의 제4 면에서 상기 제2 소성 전극의 단부까지의 거리 보다 짧은 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 바디의 제1 및 제2 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 도전성 수지 전극을 각각 커버하는 제1 및 제2 도금층을 각각 더 포함하는 적층형 커패시터
- 제8항에 있어서,
상기 제1 및 제2 도금층은, 상기 제1 및 제2 도전성 수지 전극을 각각 커버하는 제1 및 제2 니켈층과 상기 제1 및 제2 니켈층을 각각 커버하는 제1 및 제2 주석층을 각각 포함하는 적층형 커패시터.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| G15R | Request for early publication | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |