KR20190103006A - Low-k막 부착 웨이퍼의 분단 방법 - Google Patents

Low-k막 부착 웨이퍼의 분단 방법 Download PDF

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마사카즈 타케다
켄지 무라카미
코키 에이다
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미쓰보시 다이야몬도 고교 가부시키가이샤
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Abstract

[과제] 웨이퍼 표면에 형성된 Low-k막의 박리를 방지하면서, 웨이퍼를 확실하게 분단시킬 수 있는 수법을 제공한다.
[해결 수단] Low-k막 부착 웨이퍼를, 미리 획정된 스트리트를 따라서 분단시키는 방법이, 레이저빔의 조사에 의해서, 실리콘 기판의 내부에 스트리트를 따라서 변질영역을 형성하는 공정 a)와, 공정 a)를 거친 Low-k막 부착 웨이퍼의 실리콘 기판을 연삭해서 변질영역을 스크라이브 라인으로서 노출시키는 공정 b)와, 공정 b)를 거친 Low-k막 부착 웨이퍼에 대하여, Low-k막의 측에서 스크라이브 라인을 따라서 브레이크 플레이트를 맞닿게 함으로써 Low-k막 부착 웨이퍼를 브레이크하는 공정 c)와, 상기 공정 c)를 거친 Low-k막 부착 웨이퍼를 신장 처리함으로써, Low-k막 부착 웨이퍼의 스트리트에 의해 구획되어 있던 부분을 서로 격리시키는 공정 d)를 포함하도록 하였다.

Description

Low-k막 부착 웨이퍼의 분단 방법{METHOD OF DIVIDING WAFER HAVING LOW-K FILM}
본 발명은, 반도체 웨이퍼를 분단시키는 수법에 관한 것으로, 특히 표면에 Low-k막이 적층된 반도체 웨이퍼의 분단에 관한 것이다.
표면에 저유전율 절연체 피막(Low-k막) 등이 적층된 반도체 웨이퍼를 분단시키는 수법으로서, 막에 홈 가공을 행하는 동시에 기판 내부에 레이저에 의한 개질 가공을 행하는 것이 이미 공지되어 있다(예를 들어, 특허문헌 1 및 특허문헌 2 참조).
또, 표면에 막이 형성된 취성 재료 기판에 스크라이브를 행하고, 예각의 브레이크 바(break bar)(브레이크 플레이트)에 의해서 막을 절단하는 동시에 취성 재료 기판 브레이크시킨다고 하는, 막 부착 취성 재료 기판의 분단 방법도 이미 공지되어 있다(예를 들어, 특허문헌 3 및 특허문헌 4 참조).
JP 2007-173475 A JP 2013-254867 A JP 2014-087937 A JP 2015-083337 A
반도체 디바이스용의 웨이퍼를 각각의 디바이스 칩 단위로 분할하는 수법으로서, 표면에 소정의 패턴이 형성된 웨이퍼의 내부에 레이저빔을 조사해서, 특허문헌 1에 개시되어 있는 바와 같은 개질층(변질층)을 형성하고, 또한 그 이면을 연삭하여 박육화한 후, 다이싱 테이프에 이것을 첩부하고, 다이싱 테이프를 신장시키는 신장(expand) 공정에 의해 개질층으로부터의 균열 신전을 일으키게 함으로써, 웨이퍼를 각각의 디바이스 칩으로 분할하는 수법이 널리 알려져 있다.
단, 이러한 수법을 Low-k막 부착 웨이퍼에 적용했을 경우, 막이 양호하게 분단되지 않고, 막과 웨이퍼의 계면에서 막이 박리되는 등의 불량이 생기는 경우가 있다.
본 발명은 상기 과제를 감안해서 이루어진 것으로, 웨이퍼 표면에 형성된 Low-k막의 박리를 방지하면서, 웨이퍼를 확실하게 분단시킬 수 있는 수법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 청구항 1의 발명은, 실리콘 기판의 한쪽 주면 위에 Low-k막이 적층 형성된 Low-k막 부착 웨이퍼를, 미리 획정된 스트리트(street)를 따라서 분단시키는 방법으로서, a) 레이저빔의 조사에 의해서, 상기 실리콘 기판의 내부에 상기 스트리트를 따라서 변질영역을 형성하는 변질영역 형성공정과, b) 상기 변질영역 형성공정을 거친 상기 Low-k막 부착 웨이퍼의 상기 실리콘 기판을 연삭해서 상기 변질영역을 스크라이브 라인으로서 노출시키는 백그라인드(backgrinding) 공정과, c) 상기 백그라인드 공정을 거친 상기 Low-k막 부착 웨이퍼에 대하여, 상기 Low-k막의 측에서 상기 스크라이브 라인을 따라서 브레이크 플레이트를 맞닿게 함으로써 상기 Low-k막 부착 웨이퍼를 브레이크시키는 브레이크 공정과, d) 상기 브레이크 공정을 거친 상기 Low-k막 부착 웨이퍼를 신장 처리함으로써, 상기 Low-k막 부착 웨이퍼의 상기 스트리트에 의해 구획되어 있던 부분을 서로 격리시키는 신장 공정을 포함하는 것을 특징으로 한다.
청구항 2의 발명은, 청구항 1에 기재된 Low-k막 부착 웨이퍼의 분단 방법으로서, 상기 브레이크 공정에 있어서는, 상기 브레이크 플레이트로서, 인선각(刃先角)이 5° 내지 25°이고, 곡률반경이 5㎛ 내지 25㎛인 것을 이용하는 것을 특징으로 한다.
청구항 1 및 청구항 2의 발명에 따르면, Low-k막의 박리를 억제하면서 확실하게 Low-k막 부착 웨이퍼를 분단시킬 수 있다.
도 1은 Low-k막 부착 웨이퍼(10)의 개략평면도이다.
도 2는 Low-k막 부착 웨이퍼(10)의 스트리트(street)(ST) 근방의 모식단면도이다.
도 3은 Low-k막 부착 웨이퍼(10)를 스트리트(ST)의 위치에 있어서 분단시키는 일련의 처리에 관한, 처리의 흐름을 나타낸 도면이다.
도 4는 표면 보호 테이프(5)가 첩부된 후의 Low-k막 부착 웨이퍼(10)를 나타낸 도면이다.
도 5는 변질영역(RE)이 형성된 후의 Low-k막 부착 웨이퍼(10)를 나타낸 도면이다.
도 6은 BG 프로세스 실행 후의 Low-k막 부착 웨이퍼(10)를 나타낸 도면이다.
도 7은 브레이크 처리를 행하는 브레이크 처리장치(100)를 예시하는 도면이다.
도 8은 브레이크 처리장치(100)에 있어서의 브레이크 처리 도중의 양상을 나타낸 도면이다.
도 9는 모든 스크라이브 라인(SL) 형성 개소에 대하여 브레이크 처리를 행한 후의 양상을 나타낸 도면이다.
도 10은 브레이크 처리를 행하는 일 없이 신장 처리를 행했을 경우에 대해서 설명하기 위한 도면이다.
도 1은 본 실시형태에 있어서의 분단 대상인 Low-k막(저유전율 절연체 피막) 부착 웨이퍼(반도체기판)(10)의 개략평면도이다. 도 2는 Low-k막 부착 웨이퍼(10)의 스트리트(ST) 근방의 모식 단면도이다.
Low-k막 부착 웨이퍼(10)는 대략 실리콘 기판(1)의 한쪽 주면 상에, Low-k막(2)이 적층형성된 구성을 갖는다. 또 Low-k막 부착 웨이퍼(10)에 있어서는, 다수의 단위 패턴(UP)이 이차원적으로 반복하여 교대로 형성되고, 그리고 단위 패턴(UP)끼리의 사이가 스트리트(ST)라 일컬어지는 정방격자 형상의 영역에 의해 구획되어서 이루어진다. 스트리트(ST)를 따라서 분단시킴으로써, Low-k막 부착 웨이퍼(10)는 단위 패턴(UP)마다로 분할되고, 이것에 의해 얻어진, 각각 단위 패턴(UP)을 포함하는 개별 조각이, 디바이스 칩(CP)으로 된다. 단위 패턴(UP)의 크기(1변의 길이)는 예를 들면 0.2㎜ 내지 10㎜ 정도이며, 스트리트(ST)의 폭은 예를 들면 10㎛ 내지 100㎛ 정도이다.
실리콘 기판(1)으로서는, 예를 들어, 직경이 8 내지 12인치이고, 두께가 100㎛ 내지 1000㎛ 정도(예를 들면 150㎛)인 것이 바람직하다. 또, 두께에 대해서는, 후술하는 처리 순서에 의해서 Low-k막 부착 웨이퍼(10)로부터 디바이스 칩(CP)을 얻는 과정에 있어서, 실리콘 기판(1)을 연마하는 것을 고려한 값으로 된다. Low-k막(2)은, 예를 들어, 나노 수준의 다수의 기공을 갖는 다공질의 SiO2막이다. Low-k막(2)은, 1㎛ 내지 10㎛ 정도(예를 들면 5㎛)의 두께를 갖는 것이 바람직하다.
보다 상세하게는, 단위 패턴(UP)의 부분이 있어서는, 예를 들면, 실리콘 기판(1) 상에 형성되고 Low-k막(2)에 의해서 피복되어서 이루어진 금속배선(3a)이나, Low-k막(2)의 상부면에 형성된 박막전극(3b) 등의 각종 칩 구성 요소(3)가 설치되어서 이루어진다. 한편, 스트리트(ST)의 부분에 있어서도 마찬가지로, 금속배선이나 TEG 등의 요소(4)가 설치되어 있어도 된다.
도 3은, 이상과 같은 구성을 갖는 Low-k막 부착 웨이퍼(10)를, 미리 획정되어 있는 스트리트(ST)의 위치에 있어서 분단시켜, 다수의 디바이스 칩(CP)을 얻는 일련의 처리에 관한, 처리의 흐름을 나타낸 도면이다. 도 4 내지 도 9는, 이러한 일련의 처리 도중에 있어서의 양상을 나타낸 모식도이다. 또, 각 도면에 있어서는, 복수의 스트리트(ST)가 도면에 수직인 방향으로 연장되어 있는 것으로 한다. 또한, 도 4 이후의 도면에 있어서는, 간단화를 도모하기 위하여, 단위 패턴(UP)에 포함되는 칩 구성 요소(3)나 스트리트(ST)에 포함되는 요소(4)의 도시를 생략하고 있다.
우선, 분단 대상인, 단위 패턴(UP)과 스트리트(ST)가 미리 획정된 Low-k막 부착 웨이퍼(10)가 준비되면, 그 한쪽 주면인 표면(10a)(Low-k막(2)의 노출면(2a))에, BG(백그라인드) 프로세스용의 표면 보호 테이프(5)가 첩부된다(단계 S1).
이러한 표면 보호 테이프(5)가 첩부된 후의 Low-k막 부착 웨이퍼(10)를 도 4에 나타낸다. 표면 보호 테이프(5)로서는, 공지의 것(시판품)을 이용할 수 있다.
이러한 표면 보호 테이프(5)를 첩부한 후의 Low-k막 부착 웨이퍼(10)의 내부에 대해서, 변질영역의 형성을 행한다(단계 S2). 이러한 변질영역의 형성은, 도 4에 나타낸 바와 같이, 소정의 출사원(LS)으로부터 출사된 레이저빔(LB)을, 이면(10b)(실리콘 기판(1)의 노출면(1b)) 측에서부터, 실리콘 기판(1)의 내부에 집광점(F)이 위치하도록 조사하면서, 이것을 스트리트(ST)의 연장 방향(도면에 수직인 방향)을 따라서 주사하는 것에 의해 행한다. 이때의 집광점(F)의, Low-k막 부착 웨이퍼(10)의 이면(10b)으로부터의 깊이(d1)는, Low-k막 부착 웨이퍼(10)의 나머지의 부분의 두께(깊이)(d2)가 최종적으로 얻고자 하는 디바이스 칩(CP)의 두께(t)와 대강 동일하게 되도록 설정된다.
이러한 레이저빔(LB)의 조사에는, 공지의 레이저 가공장치를 이용 가능하다.
모든 스트리트(ST)를 대상으로, 이러한 양상으로 레이저빔(LB)의 조사가 되면, 각각의 스트리트(ST)에 있어서, 집광점(F)을 포함하는 소정의 깊이 범위에 변질영역(RE)이 형성된다. 이러한 변질영역(RE)이 형성된 후의 Low-k막 부착 웨이퍼(10)를 도 5에 나타낸다.
변질영역(RE)이 형성되면, 계속해서, 도 5에 있어서 화살표(AR1)로 나타낸 바와 같이 이면(10b)의 측에서 Low-k막 부착 웨이퍼(10)를(실리콘 기판(1)을) 연삭하고, 그 두께를 저감시키는(박육화하는), BG(백그라인드) 프로세스를 행한다(단계 S3).
도 6은, 이러한 BG 프로세스 실행 후의 Low-k막 부착 웨이퍼(10)를 나타내고 있다. BG 프로세스를 행함으로써, 실리콘 기판(1)에 있어서는 내부에 존재하고 있었던 변질영역(RE)이 노출되게 된다. 이후, 이러한 양상으로 외부로 노출된 변질영역(RE)을 스크라이브 라인(SL)이라고도 칭한다. 또, 이 변질영역(RE)에 있어서는 변질에 의해서 주위보다 재료 강도가 저하하고 있으므로, 외부에 노출됨으로써 해당 변질영역(RE)을 구성하는 재료가 결핍되어, 홈형상을 이루는 경우도 있다.
이후, 이러한 BG 프로세스의 실행에 의해 두께가 t가 된 Low-k막 부착 웨이퍼(10)를 특히, BG후 웨이퍼(10α)라고도 칭하고, 이때의 실리콘 기판(1)을 BG후 실리콘 기판(1α)이라고도 칭한다.
이러한 BG후 웨이퍼(10α)는 브레이크 처리에 제공된다. 도 7은 이러한 브레이크 처리를 행하는 브레이크 처리장치(100)를 예시하는 도면이다.
브레이크 처리를 행함에 있어서 우선 평판환상의 유지링(7)에 부착된 다이싱 테이프(6)가 준비되고, BG후 웨이퍼(10α)는, BG용의 표면 보호 테이프(5)가 첩부된 표면(10a)을 상부면으로 하고, 스크라이브 라인(SL)이 존재하는 이면(10b)을 하부면으로 해서, 해당 다이싱 테이프(6) 상에 탑재된다(단계 S4). 또, 다이싱 테이프(6)로서는, 다이 본딩제가 도포된 다이싱 본딩 테이프를 이용하는 양상이어도 된다.
이러한 탑재가 행해지면, BG용의 표면 보호 테이프(5)는 박리되고(단계 S5), 대신에, 표면(10a)에는(Low-k막(2)의 상부면 상에는) 브레이크용의 표면 보호 테이프(8)가 첩부된다(단계 S6). 바람직하게는, 도 7에 나타낸 바와 같이, 브레이크용의 표면 보호 테이프(8)는, 그 외주단부가 유지링(7)에 첩부되는 양상으로 BG후 웨이퍼(10α)에 첩부된다. 그리고, 이러한 표면 보호 테이프(8)의 첩부에 의해 얻어진, BG후 웨이퍼(10α)와 다이싱 테이프(6)와 유지링(7)과 브레이크용의 표면 보호 테이프(8)가 일체로 된 피처리체가, 브레이크 처리장치(100)에 있어서의 브레이크 처리에 제공된다.
브레이크 처리장치(100)는, 탄성체로 이루어지고, 상부면(101a)에 BG후 웨이퍼(10α)가 수평으로 놓이는 지지부(101)와, 해당 지지부(101)를 아래쪽에서부터 지지하는 베이스부(102)로 구성되고, 수평방향으로 이동 가능하며 그리고 면내 방향으로 회전 가능하게 설치된 스테이지(110)와, 소정의 칼 길이방향으로 연장되어 이루어진 인선(103e)을 한쪽 단부에 구비하고, 해당 인선(103e)이 아래쪽이 되는 자세로 화살표(AR2)로 나타낸 연직방향으로 승강 가능하게 되어서 이루어진 브레이크 플레이트(103)를 주로 구비한다.
도 7에 있어서는, 등간격으로 설치된 스크라이브 라인(SL)이 도면에 수직인 방향으로 뻗도록, BG후 웨이퍼(10α)가 지지부(101)의 상부면(101a)에 놓여서 이루어지는 동시에, 어떤 스크라이브 라인(SL)의 연직 위쪽에, 브레이크 플레이트(103)가 (보다 상세하게는 그 인선(103e)이), 스크라이브 라인(SL)의 연장 방향을 따라서 배치되어서 이루어진 경우를 나타내고 있다.
지지부(101)는, 경도가 65° 내지 95°, 바람직하게는 70° 내지 90°, 예를 들면 80°인 재질의 탄성체로 형성되는 것이 바람직하다. 이러한 지지부(101)로서는, 예를 들면 실리콘 고무 등을 적절하게 이용할 수 있다. 한편, 베이스부(102)는, 경질(탄성을 지니지 않음) 부재로 이루어진다.
브레이크 플레이트(103)는, 도면에 수직인 방향으로 길이방향(칼 길이방향임)을 갖는 금속제의 박판부재이다. 인선(103e)은, 부분(E1)에 관한 확대도에 나타낸 바와 같이, 소정의 인선각(θ)을 갖는 동시에, 선단부가 곡률반경(R)의 원호 형상으로 되어 있다.
도 8은, 브레이크 처리장치(100)에 있어서의 브레이크 처리 도중의 양상을 나타내고 있다. 브레이크 처리는, 대략, BG후 웨이퍼(10α)에 대하여 그 표면측에서부터 스크라이브 라인(SL)의 형성 위치의 연직 위쪽을 향해서 브레이크 플레이트(103)를 하강시켜, 인선(103e)이 Low-k막(2)을 덮는 표면 보호 테이프(8)에 맞닿은 후에도 브레이크 플레이트(103)를 화살표(AR3)로 나타낸 방향으로 밀어 내린다고 하는 양상으로, 행해진다(단계 S7). 이 밀어 내리기에 의해서, 부분(E2)의 확대도에 나타낸 바와 같이, 스크라이브 라인(SL) 측쪽으로 화살표(AR4a, AR4b)로 나타낸 바와 같은 상반하는 방향의 힘이 생기고, 이것에 의해, 화살표(AR5)로 나타낸 바와 같이 스크라이브 라인(SL)으로부터 연직 위쪽을 향해서 균열(CR)이 신전된다. 이 균열은, BG후 실리콘 기판(1α)을 관통해서 Low-k막(2)에까지 달하고, 바람직하게는, BG후 웨이퍼(10α)의 표면에까지 도달한다.
본 실시형태에 있어서는, 인선(103e)의 인선각(θ)과 곡률반경(R)의 값을, BG후 실리콘 기판(1α)의 두께와 Low-k막(2)의 두께에 따라서 적절하게 정하는 것에 의해, 이러한 브레이크에 있어서의 BG후 실리콘 기판(1α)으로부터 Low-k막(2)에의 균열(CR)의 신전이, Low-k막(2)의 박리를 생기게 하는 일 없이, 적절하게 실현되게 되어 있다.
BG후 실리콘 기판(1α)의 두께가 50㎛ 내지 400㎛ 정도이고, Low-k막(2)의 두께가 1㎛ 내지 10㎛ 정도인, 일반적인 BG후 웨이퍼(1α)의 경우라면, 인선(103e)의 인선각(θ)이 5° 내지 25°이고, 곡률반경(R)이 5㎛ 내지 25㎛인 브레이크 플레이트(103)를 이용함으로써, Low-k막(2)의 박리가 생기지 않는 BG후 실리콘 기판(1α)의 분단이 가능하다.
도 9는 모든 스크라이브 라인(SL) 형성 개소에 대하여 브레이크 처리를 행한 후의 양상을 나타내고 있다. 이후, 브레이크 처리를 거친 웨이퍼(10)를 특히 브레이크후 웨이퍼(10β)라고도 칭한다. 도 9에 있어서는, 균열(CR)의 신전에 의해, 브레이크후 웨이퍼(10β)의 모든 스트리트(ST)에 있어서 균열(CR)이 Low-k막(2)을 관통하고 있는 양상을 나타내고 있지만, 이것은 필수적인 양상은 아니다.
브레이크 처리의 종료 후, 브레이크후 웨이퍼(10β)로부터 브레이크용의 표면 보호 테이프(8)가 박리된다(단계 S8). 그리고, 이러한 박리 후의 브레이크후 웨이퍼(10β)는, 공지의 신장 처리에 제공된다(단계 S9). 신장 처리에 있어서는, 다이싱 테이프(6)를 신장시키는 것에 의해, 그때까지 이웃하고 있었던 각각의 디바이스 칩(CP)을 구성하는 부분을 격리시킨다. 만일 브레이크 처리의 종료의 시점에서는 균열(CR)이 Low-k막(2)을 관통하지 않고 있는 개소가 있었다고 해도, 이러한 신장 처리에 의해 균열(CR)은 Low-k막(2)을 관통한다. 이러한 신장 처리를 거침으로써, 브레이크후 웨이퍼(10β)는 각각의 디바이스 칩(CP)으로 분할된다.
도 10은, 비교를 위하여 나타낸, 브레이크 처리를 행하는 일 없이(보다 상세하게는 단계 S7 내지 단계 S8의 처리를 행하는 일 없이) 신장 처리를 행했을 경우에 대해서 설명하기 위한 도면이다.
이러한 경우, 화살표(AR6a, AR6b)로 나타낸 바와 같이, 다이싱 테이프(6)에 첩부된 BG후 웨이퍼(10α)를 즉시 신장시키게 된다. 이것은, 부분(E3)의 확대도에서 나타낸 바와 같이, 화살표(AR7)로 나타낸 바와 같은 스크라이브 라인(SL)으로부터 Low-k막(2)에 이르는 균열(CR)의 직선적인 신전을 생기게 하고, 나아가서는 이웃하는 디바이스 칩(CP)을 서로 격리시키는 것을 의도한 것이지만, 실제로는, BG후 실리콘 기판(1α) 내에 있어서는 이러한 균열(CR)의 신전이 보이지만, Low-k막(2)에 있어서는, 랜덤한 방향으로 균열(CR1)이 신전되거나, 혹은 균열은 신전되지 않고 대신에 Low-k막(2)에 박리 부분(D)이 생기거나 해버리는 것이 확인되어 있다.
이것은, 변질영역의 형성과 BG 프로세스를 거친 Low-k막 부착 웨이퍼를 분단시킬 경우에는, BG 프로세스 후 즉시 신장 처리를 행하는 것보다도, BG 프로세스를 거친 Low-k막 부착 웨이퍼에 대하여 일단 스크라이브 라인에 따른 브레이크 처리를 행한 후에, 신장 처리를 행하는 쪽이, Low-k막의 박리의 억제를 포함하는 확실한 분단의 실현에 있어서, 유효한 것을 나타내고 있다.
이상, 설명한 바와 같이, 본 실시형태에 따르면, 실리콘 기판 상에 Low-k막이 형성된 Low-k막 부착 웨이퍼의 분단을, 레이저빔의 조사에 의해 실리콘 기판 내부에 변질영역의 형성을 행한 후, 실리콘 기판을 연삭해서 박육화시키는 백그라인드 프로세스에 의해 변질영역을 스크라이브 라인으로서 노출시키고, 이러한 연삭 후의 웨이퍼에 대하여 스크라이브 라인에 따른 브레이크 처리를 행한 후에, 신장 처리를 행한다고 하는 순서로 행함으로써, Low-k막의 박리를 억제하면서 확실하게 Low-k막 부착 웨이퍼를 분단시킬 수 있다.
[ 실시예 ]
인선각(θ)과 곡률반경(R)을 각각 다르게 한 5가지의 브레이크 플레이트(103)를 이용해서 BG후 웨이퍼(10α)의 브레이크 처리를 행했다. 표 1은, 이러한 경우에 있어서의 Low-k막(2)으로의 균열(CR)의 신전의 좋고 나쁨을 판정한 결과를, 인선각(θ)과 곡률반경(R)의 조건과 함께 나타내고 있다. 또, BG후 웨이퍼(10α)로서는, BG후 실리콘 기판(1α)의 두께가 150㎛이고, Low-K막(2)의 두께가 5㎛인 것을 이용했다. 브레이크 시의 브레이크 플레이트(103)의 하강 속도는 100㎜/s로 하고 압입량은 100㎛로 했다.
인선각(θ)(°) 곡률반경(R)(㎛) 판정
8 10 ○
10 10 ○
15 10 ○
15 25 △
50 25 ×
표 중, "○"(동그라미 표시)는, 균열(CR)의 신전이 양호하게 되고, 그리고, Low-k막(2)에 박리가 생기지 않은 것을 나타내고 있다. "△" (삼각 표시)는, 균열(CR)의 신전이 대강 양호하게 되었지만, Low-k막(2)에 부분적으로 박리가 생긴 것을 나타내고 있다. "×" (엑스 표시)는, 박리가 많이 발생한 것을 나타내고 있다.
표 1에 나타낸 바와 같이, 적어도 인선각(θ)이 15°이하이고, 곡률반경이 10㎛인 브레이크 플레이트(103)에 대해서는, BG후 실리콘 기판(1α)으로부터 Low-k막(2)으로의 균열(CR)의 신전이, 적절하게 실현되고, 그리고 Low-k막(2)의 박리가 생기지 않은 것이 확인되었다.
1: 실리콘 기판 1α: BG후 실리콘 기판
2: Low-k막 3: 칩 구성 요소
5: 표면 보호 테이프 6: 다이싱 테이프
7: 유지링 8: 표면 보호 테이프
10: Low-k막 부착 웨이퍼 10α: BG후 웨이퍼
10β: 브레이크후 웨이퍼 10a: (Low-k막 부착 웨이퍼의) 표면
10b: (Low-k막 부착 웨이퍼의) 이면 100: 브레이크 처리장치
101: 지지부 101a: 상부면
102: 베이스부 103: 브레이크 플레이트
103e: 인선 110: 스테이지
CP: 디바이스 칩 CR: 균열
F: 집광점 LB: 레이저빔
LS: 출사원 RE: 변질영역
SL: 스크라이브 라인 ST: 스트리트
UP: 단위 패턴

Claims (2)

  1. 실리콘 기판의 한쪽 주면 위에 Low-k막이 적층 형성된 Low-k막 부착 웨이퍼를, 미리 획정된 스트리트(street)를 따라서 분단시키는 방법으로서,
    a) 레이저빔의 조사에 의해서, 상기 실리콘 기판의 내부에 상기 스트리트를 따라서 변질영역을 형성하는 변질영역 형성공정;
    b) 상기 변질영역 형성공정을 거친 상기 Low-k막 부착 웨이퍼의 상기 실리콘 기판을 연삭해서 상기 변질영역을 스크라이브 라인으로서 노출시키는 백그라인드(backgrinding) 공정;
    c) 상기 백그라인드 공정을 거친 상기 Low-k막 부착 웨이퍼에 대하여, 상기 Low-k막의 측에서 상기 스크라이브 라인을 따라서 브레이크 플레이트를 맞닿게 함으로써 상기 Low-k막 부착 웨이퍼를 브레이크시키는 브레이크 공정; 및
    d) 상기 브레이크 공정을 거친 상기 Low-k막 부착 웨이퍼를 신장 처리함으로써, 상기 Low-k막 부착 웨이퍼의 상기 스트리트에 의해 구획되어 있던 부분을 서로 격리시키는 신장 공정을 포함하는 것을 특징으로 하는, Low-k막 부착 웨이퍼의 분단 방법.
  2. 제1항에 있어서, 상기 브레이크 공정에 있어서는, 상기 브레이크 플레이트로서, 인선각(刃先角)이 5° 내지 25°이고, 곡률반경이 5㎛ 내지 25㎛인 것을 이용하는 것을 특징으로 하는, Low-k막 부착 웨이퍼의 분단 방법.
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