KR20190098165A - 접촉 패드 상에 솔더링 가능한 솔더 성막을 형성하는 방법 - Google Patents

접촉 패드 상에 솔더링 가능한 솔더 성막을 형성하는 방법 Download PDF

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Abstract

본 발명은 접촉 패드 (B) 상에 솔더링 가능한 솔더 성막물을 형성하는 방법에 관한 것으로서, 상기 방법은
(i) 제 1 비전도성 레지스트 층 (C) 의 개구 (F) 아래의 상기 접촉 패드를 노출시키는 유기 비전도성 기판 (A) 을 제공 또는 제조하는 단계,
(ii) 활성화된 표면이 발생되도록 상기 개구의 내부 (G") 및 외부 (G') 에 전도성 층 (G) 을 성막함으로써, 활성화된 개구 (F') 를 형성하는 단계,
(iii) 상기 활성화된 개구 내에 니켈 (D) 또는 니켈 합금 (D) 를 전해 성막하여 니켈/니켈 합금이 상기 활성화된 표면 상에 성막되는 단계,
(iv) 상기 단계 (iii) 에서 성막된 상기 니켈/니켈 합금 상에 주석 (E) 또는 주석 합금 (E) 를 전해 성막하는 단계를 포함하고,
다만, 단계 (ⅲ) 또는 (ⅳ) 의 전해 성막은 전부 충전된 활성화된 개구를 낳으며,
상기 전부 충전된 활성화된 개구는 상기 니켈/니켈 합금으로 완전히 충전되거나, 또는 상기 전부 충전된 활성화된 개구에서 니켈/니켈 합금의 총 부피는 상기 전부 충전된 활성화된 개구의 총 부피를 기준으로, 상기 주석 및 주석 합금의 총 부피보다 더 크다.

Description

접촉 패드 상에 솔더링 가능한 솔더 성막을 형성하는 방법
본 발명은 (i) 접촉 패드 상에 솔더링 가능한 솔더 성막물을 형성하는 방법, 및 (ii) 솔더링 가능한 솔더 성막물을 활성화된 접촉 패드 상에 노출시키는 인쇄 회로 판에 관한 것이다.
현재의 전자 제품에는 많은 수의 전자 부품이 수용된다. 이러한 제품의 성능을 더욱 향상시키기 위해서는, 상기 부품의 성능을 역시 향상시킬 필요가 있다.
따라서, 상기 부품 그리고 최종적으로 상기 전자 제품의 성능을 향상시키기 위해 전자 부품에서의 패키징이 더욱 더 향상된다. 일반적으로, 전자 부품은 작은 집적 회로 면적, 높은 패킹 밀도, 및 다중 핀, 이를테면 BGA (Ball Grid Array), 플립 칩 또는 MCM (Multi Chip Module) 의 결과로 점점 더 소형화되고 있다.
예를 들어, 칩 (예 : 집적 회로, IC) 의 칩 패드를 회로의 (예 : 회로 판의 또는 또 다른 칩의) 각 패드와 효율적으로 상호 연결하기 위해 1964 년에 IBM 에 의해 플립 칩 기술 (Con-trolled Collapse Chip Connection, C4라고도 함) 가 도입되었다. 이들 패드는 종종 접촉 영역이라고도 한다. 상호 연결은 일반적으로 칩의 패드와 회로의 패드 사이에 성막된 용융/솔더링된 솔더 성막물 (솔더 볼 또는 솔더 조인트라고도 함), 또는 그 대신에 칩과 회로 사이에 위치된 다른 전도성 접착 재료를 통해 이루어진다. 또한, 그 사이에 유기 수지 (또한 언더필 또는 언더필링이라고도 함) 를 분배하여 칩과 회로 사이의 간극을 채우고, 열적 불일치를 억제하고 용융된 솔더 성막물에 대한 기계적 응력을 낮출 수도 있다. 이 "면 대 면" 패키지는 긴밀한 상호 연결 및 높은 패킹 밀도를 제공하며, 여기서 와이어 본딩은 필요하지 않다. 추가 이점은 낮은 인덕턴스와 같은 더 나은 전기적 성능이다.
상호 연결하기 전에, 솔더링 가능한 솔더 성막물은 전형적으로 칩의 패드 또는 양자 모두의 패드 상에 형성된다. 솔더 성막물이 회로의 (예 : 회로 판의) 패드 상에 형성되면 일반적으로 저온 솔더 성막물이 사용된다. 전형적으로, 솔더 성막물은 솔더링 가능한 금속으로서 주석, 구리, 금 및 이들의 혼합물을 함유한다; 저온 솔더 성막물은 특히 주석 또는 주석 합금을 함유한다.
상호 연결 중에 그리고 그 사이에 그들의 솔더 성막물을 갖는 각각의 패드가 서로 대면하는 동안, 솔더 성막물은 전형적으로 리플로우 온도에서 뜨거운 공기를 이용하여 용융되어 균일한 전기 연결 (용융/솔더링된 솔더 성막물) 이 그 2개의 각각의 패드들 사이에 형성된다. 더 나은 솔더링을 위해, 일반적으로 솔더링 플럭스가 용융 전에 적용된다.
현대의 적용에서, 회로는 통상 인쇄 회로 판과 같은 회로 판 상에 제공된다. 그러한 판은 비전도성 유기 기판 상에 인쇄되는 회로 (보통 구리 회로)를 포함한다. 유기 비전도성 기판 상의 회로는 비용 효율적이며 신속하게 생산될 수 있다.
칩에서, 칩 패드 (보통 구리 패드) 는 비전도성 기판, 전형적으로 실리콘과 같은 반도체 재료 상에 또한 제공된다.
과거에는 솔더링 가능한 솔더 성막물이 인쇄 (예 : 스텐실 인쇄) 에 의해 형성되었다. 그러나, 솔더링 가능한 성막물 사이의 거리 (피치; 개구의 중심과 인접한 개구의 중심 사이의 거리) 가 150 ㎛ 이하인 경우 인쇄 방법은 일반적으로 한계에 도달한다. 또한, 패드와 솔더 성막물 사이의 결합 강도는 솔더 성막물 치수가 감소함에 따라 더 약해진다.
이러한 단점을 극복하기 위해, 솔더링 가능한 솔더 성막물은 오늘날의 적용 분야에서 전해적으로 형성된다. 인쇄 방법에 비해, 전해 성막은 일반적으로 보다 높은 정확도로 일어나며 미세 라우팅 (fine routing) 의 요건을 충족한다. 그 결과, 회로 판 면적이 감소된 고밀도 회로가 구현될 수 있다.
솔더링 가능한 솔더 성막물의 전해 성막은 일반적으로 예를 들어 무전해 구리 성막과 같은 무전해법에 의해 전도성 층 (시드 층이라고도 함) 을 형성하는 것으로 시작한다. 그 후, 솔더링 가능한 솔더 성막을 위한 금속이 전해 금속 성막에 의해 전도성 층 상에 순차적으로 형성된다.
WO 2012/016932 A1 는 기판 상에 솔더 성막물 및 비용융 범프 구조물들을 형성하는 방법에 관한 것이다. 그 방법은 적어도 하나의 접촉 영역 (101), 제 1 전도성 시드 층 (106) 을 갖는 적어도 하나의 접촉 영역 개구 (105) 및 제 1 전도성 시드 층 상에 성막된 전기도금된 금속 또는 금속 합금 층 (107) 을 개시한다. 전기도금된 금속 또는 금속 합금은 주석, 구리, 주석 합금 및 구리 합금으로 이루어지는 군으로부터 선택된다. 일 실시 형태에 따르면, 제 1 배리어 층은 적어도 하나의 접촉 영역 상에 도금되고, 그 배리어 층은 니켈, 주석, 크롬, 티타늄, 은, 금, 팔라듐, 이들의 합금 및 이들의 다층으로 이루어진 군으로부터 선택된 금속 또는 합금으로 이루어진다. 제 1 배리어 층은 제 1 전도성 시드 층 아래에 성막된다.
또한, WO'932 는 금속 또는 금속 합금 층 (107) 상부의 배리어 층 (115) 을 도 6c 에 개시한다. 배리어 층 (115) 은 니켈, 니켈 합금의 접착제 층 및/또는 금의 보호층일 수 있다. 상기 배리어 층 (115) 은 또한 니켈, 크롬, 티타늄, 은, 금, 팔라듐, 이들의 합금 및 이들의 다층들로 만들어질 수도 있고, 이는 무전해 도금, 물리적 기상 증착 또는 화학 증기 증착에 의해 만들어질 수 있다.
WO 2010/046235 A1 은 전기도금에 의한 솔더 성막물들의 형성에 관한 것이고, 구체적으로 플립칩 패키지들에 관한 것이고, 더 구체적으로 주석 및 주석 합금들의 전기도금된 솔더에 의해 형성된 플립 칩 조인트 및 판 대 판 솔더 조인트들에 관한 것이다. WO'932 와 유사하게, WO'235 는 접촉 영역의 바로 상부에 니켈 배리어 층을 개시한다.
WO 2012/004136 A2 은, 전기도금에 의한 솔더 합금 성막물의 형성에 관한 것이고 예를 들어, IC 기판과 능동 부품 (active component) 들 사이의 솔더 조인트에 관한 것이다. WO'136 은 적어도 하나의 접촉 영역을 포함하는 전기 회로를 지닌 표면을 포함하는 기판, 적어도 하나의 접촉 영역을 노출시키는 솔더 마스크, 금속 시드 층, 레지스트 층, 순수 주석으로 이루어진 제 1 솔더 재료, 및 주석-은 합금으로 이루어진 제 2 솔더 재료 층을 개시한다. 선택적으로 니켈 배리어 층이 접촉 영역 상에 직접 형성된다.
US 2006/0219567 A1 은 회로 판의 전도성 범프 구조를 위한 제조 방법에 관한 것이다. US'567 은 회로 판의 적어도 하나의 표면 상에 형성된 복수의 전기적 연결 패드, 전기 연결 패드를 노출시키기 위한 복수의 개구를 갖는 절연 보호 층, 절연 보호 층의 표면 및 그의 개구 상의 전도성 층, 및 전도성 층 상에 금속 층을 개시하고, 그 금속 층은 전해 성막된다. 전도성 층은 니켈일 수 있다. 금속 층은 Pb, Sn, Ag, Cu 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 금속 층은 구리로 이루어진다.
EP 1 322 146 A1 은 전자 패키지에 관한 것이고, 구체적으로는 플립 칩 패키지에 관한 것이고, 보다 구체적으로 유기 회로 판 상에 전기도금된 솔더에 의해 형성된 플립 칩 조인트 및 판 대 판 솔더 조인트들에 관한 것이다. EP'146 은 유기 판, 적어도 하나의 접촉 패드, 접촉 패드를 노출시키는 솔더 마스크, 상기 판 위에 성막된 박형 금속 층, 상기 패드에 위치한 적어도 하나의 개구를 갖는 레지스트 층, 및 전기도금에 의해 상기 개구에 형성된 솔더 재료를 개시한다. 박형 금속 층은 주석일 수 있다. 솔더 금속은 납, 주석, 은, 구리, 비스무트, 안티몬, 아연, 니켈, 알루미늄, 마그네슘, 인듐, 텔루륨 및 갈륨으로 이루어진 군으로부터 선택된 원소들의 혼합물에 의해 제조된 합금이다. EP'146 의 도 3c에, 니켈일 수 있는 배리어 층이 개시되어 있다.
US 2007/0161223 A1 은, 회로 판에 복수의 제 1, 제 2 및 제 3 전기 전도성 패드를 제공하는 단계; 상기 회로 판 상에 제 1 및 제 2 전도성 층을 형성하는 단계; 상기 제 1 및 제 2 전도성 층 상에 각각 제 1 및 제 2 레지스트 층을 형성하는 단계로서, 상기 레지스트 층은 패드 상의 전도성 층을 노출시키기 위한 복수의 개구를 갖는 것인, 상기 제 1 및 제 2 레지스트 층을 형성하는 단계; 상기 제 1 및 제 2 레지스트 층의 개구에 금속층을 형성하는 단계; 및 상기 금속 층 상에 제 1 연결 층을 형성하는 단계를 포함하는, 제조 방법을 개시한다.
US 2006/0043158 A1 은 회로 판의 전기 연결부를 제조하는 방법을 개시한다. 회로 판은 그 위에 복수의 전기 연결 패드를 갖는다. 보호 층이 회로 판 상에 적용되고 전기 연결 패드를 노출시키기 위한 복수의 개구를 갖는다. 전도성 층은 보호 층 및 전기 연결 패드 상에 형성된다. 레지스트 층은 전도성 층 상에 적용되고 전기 연결 패드의 일부를 커버하는 전도성 층의 일 부분을 노출시키기 위한 한 세트의 개구를 갖는다. 제 1 금속 층은 레지스트 층의 개구에 전기도금된다. 또 다른 세트의 개구들은 전기 연결 패드의 나머지 부분에 대응하는 레지스트 층을 통해 형성된다. 제 2 금속 층은 제 1 금속 층 상에 그리고 전기 연결 패드의 나머지 부분 위에 전기도금되어 회로 판 상에 상이한 전기 연결들을 형성한다.
US 2007/0278673 A1 는 프리 솔더링 범프 (pre-soldering bump) 를 갖는 회로 판의 보수된 구조 및 이를 보수하는 방법에 관한 것이고, 보다 상세하게는, 미세 전극에 의해 결함이 있는 프리 솔더링 범프를 보수하는 방법에 관한 것이다.
인쇄 방법에 비해 여러 장점에도 불구하고, 솔더링 가능한 솔더 성막물의 전해 성막은 또한 난관들을 마주하게 된다. 기존의 전해 성막 방법은 점점 더 소형화되는 패드 크기에 적합화될 필요가 있다. 각각의 방법은 간단하고 신뢰성 있을 필요가 있다. 감소하는 패드 크기에도 불구하고, 패드와 솔더 성막물 사이의 허용 가능한 결합 강도가 유지되야할 필요가 있다.
또한, 구리 패드로부터 솔더 가능한 솔더 성막물을 통해 성막물의 외부 표면으로의 구리 이온 마이그레이션 (copper ion migration) 은 충분히 억제될 필요가 있다. 주석 함유 솔더 성막물의 경우, 많은 경우에 구리 주석 합금의 바람직하지 않은 형성이 관찰된다. 이러한 형성은 통상적으로 적용되는 솔더링 플럭스의 효능에 악영향을 미치고, 종종 솔더 가능한 솔더 성막물 내부의 원하지 않는 공극 형성을 야기한다.
또한, 구리는 통상적으로, 후속 전해 금속 성막을 수행하기 위하여 비전도성 레지스트 층들 상의 전도성 층으로서 또는 그 내에서 사용된다. 위에 언급된 바처럼, 오늘날 패드 크기 감소는 점점 더 보편화되고 있다. 그 결과로서, 전도성 층 내의 구리는 솔더 성막물로 마이그레이션하는 관점에서 점점 더 문제가 된다. 솔더 성막물이 점점 더 작아지고 있기 때문에, 역시, 비교적 박형 전도성 층에서 적은 양의 구리라도 솔더 성막물로의 원하지 않은 구리 이온 침투를 일으킨다. 아주 작은 솔더 성막물이 거의 전부 주석으로 이루어진다면 이것은 더욱 더 문제가 된다.
또한, 주석으로 거의 전부 이루어지는 솔더 성막물은 종종 압력 및/또는 열에 쉽게 왜곡되는 경향이 있다. 본 발명자들 자신의 실험에 따르면 이러한 경우 솔더 성막물 전체의 불충분한 내부 강성 (stiffness) 이 관찰된 것으로 나타났다. 또한, 열 및/또는 압력을 받을 때, 거의 순수한 주석-솔더 성막물은 치수 안정성을 쉽게 잃어 버리게 된다. 결과적으로, 열 및/또는 압력을 받을 때, 솔더 성막물이 인접 솔더 성막물과 접촉하게 되어 단락을 일으킬 수 있다. 2개의 인접한 솔더 성막물 사이의 피치가 40 ㎛ 이하이면 이것은 특히 문제가 된다.
거의 전적으로 주석으로 이루어지는 솔더 성막물에서, 주석은 일반적으로 비등각적으로 (non-conformally) 성막된다. 이것은 주석이 전해 패드 위에 전해 성막됨을 의미하며, 여기서 이용되는 성막 욕은 보통 평탄화제 화합물을 함유한다. 본 발명자들 자신의 실험에 따르면 순수 주석 솔더 성막물에 대해 이러한 전해 성막이 충분히 수행될 수 있는 것으로 나타났다. 그러나, 또한 본 발명자들 자신의 실험에 따르면 또한, 주석 합금의 비등각, 전해 성막이 매우 종종 불충분하게만 이루어지며, 통상적으로 솔더 성막물 내에 내포물 (inclusion) 들을 초래하고, 이는 그 자체로 후속 리플로우 동안 공극 형성에 이르는 것으로 나타났다. 많은 경우에 있어서, 이러한 단점은 먼저 순수 주석을 비등각적으로 성막하고 이후에 원하는 주석 합금을 성막하는 것에 의해 극복된다. 그러나, 이것은 추가 프로세스 단계를 포함하며, 이는 바람직하지 않다.
따라서, 본 발명의 목적은 접촉 패드 상에 솔더링 가능한 솔더 성막물을 형성하는 개선된 방법을 제공하는 것이며, 특히 이하의 방법을 제공하는 것이다
- 특히, 50 ㎛ 이하, 특히 30 ㎛ 이하의 직경을 나타내는 솔더 성막물을 형성하기 위해 작은 크기의 솔더 성막물을 형성하는데 사용될 수 있고,
- 구리 함유 전도성 층으로부터 솔더 성막물로의 구리 이온 마이그레이션을 현저히 방지함으로써, 비교적 층 두께를 가진 구리 함유 전도성 층들이 여전히 사용될 수 있고,
- 열 및/또는 압력을 받을 때 동시에 증가된 치수 안정성 및 증가된 내부 강성을 제공하며,
- 선택적으로 니켈/니켈 합금과 주석 합금 사이의 순수한 주석 성막물의 필요 없이 니켈 또는 니켈 합금 상에 직접 마무리로서 주석 합금의 전해 성막을 가능하게 하고,
- 패드와 솔더 성막물 사이에 충분한 결합 강도를 제공한다.
위에 언급된 목적은 접촉 패드 (B) 상에 솔더링 가능한 솔더 성막물을 형성하는 방법에 의해 해결되며, 그 방법은
(i) 제 1 비전도성 레지스트 층 (C) 의 개구 (F) 아래 상기 접촉 패드를 노출시키는 유기 비전도성 기판 (A) 을 제공 또는 제조하는 단계,
(ii) 활성화된 표면이 발생되도록 개구 내부 (G") 및 외부 (G') 에 전도성 층 (G) 을 성막함으로써, 활성화된 개구 (F') 를 형성하는 단계,
(iii) 활성화된 개구에 니켈 (D) 또는 니켈 합금 (D) 를 전해 성막하여 니켈/니켈 합금이 활성화된 표면 상에 성막되는 단계,
(iv) 상기 단계 (iii) 에서 성막된 니켈/니켈 합금 상에 주석 (E) 또는 주석 합금 (E) 를 전해 성막하는 단계를 포함하고,
다만, 단계 (ⅲ) 또는 (ⅳ) 의 전해 성막은 전부 충전된 활성화된 개구를 낳으며,
상기 전부 충전된 활성화된 개구는 상기 니켈/니켈 합금으로 완전히 채워지거나, 또는 상기 전부 충전된 활성화된 개구에서 니켈/니켈 합금의 총 부피는 전부 충전된 활성화된 개구의 총 부피를 기준으로, 주석 및 주석 합금의 총 부피보다 더 크다.
본 발명의 방법에서, "솔더링 가능한 솔더 성막물" (solderable solder deposit) 은 용융, 리플로우 또는 솔더링 단계 전의 금속 층들의 구별되는 스택을 나타낸다.
본 발명의 방법을 도면에 의해 보다 상세히 설명한다. 도면에서 참조 부호는 이하의 의미를 갖는다:
A 유기, 비전도성 기판
B 회로의 부분으로서 접촉 패드
C 제 1 비전도성 레지스트 층
D 니켈 또는 니켈 합금
E 주석 또는 주석 합금
F 제 1 비전도성 레지스트 층의 개구
F' 활성화된 개구 (전도성 층 (G") 를 포함함, 아래 참조)
G 활성화된 표면을 형성하는 전도성 층 (활성화된 개구의 외부 (G') 및 활성화된 개구의 내부 (G") 의 전도성 층을 포함함)
H 제 2 비전도성 레지스트 층
L 연장된 활성화된 개구 (활성화된 개구 (F') 를 포함함)
M 은
x 활성화된 개구의 최대 너비
y 활성화된 개구의 최대 깊이
x' 제 2 비전도성 레지스트 층에서의 개구의 최대 너비
y' 제 2 비전도성 레지스트 층에서의 개구의 최대 깊이
도 1 및 도 2 는 개략적인 단면도이다.
도 1a 에서 제 1 비전도성 레지스트 층 (C) 의 개구 (F) 아래의 접촉 패드 (B) 를 노출시키는 유기 비전도성 기판 (A) 이 도시되어 있다. 도 1a 는 본 발명의 방법의 단계 (i) 에 대응한다.
도 1b 는 추가적으로, 활성화된 표면이 발생되도록 (즉, 전도성 층이 활성화된 표면을 형성하도록) 개구 (F) 의 외부 (G') 및 내부 (G") 에 성막되는 전도성 층 (G) 을 도시한다. 전도성 층 (G") 을 나타내는 개구 (F) 는 활성화된 개구 (F') 로 변한다. 활성화된 개구 (F') 의 부피는 일반적으로 그의 최대 너비 (x) 및 그의 최대 깊이 (y) 에 의해 결정된다. 도 1b 는 본 발명의 방법의 단계 (ii) 에 대응한다.
도 1c 는 추가적으로, 연장된 활성화된 개구 (L) (활성화된 개구 (F') 를 포함함) 가 발생되도록 활성화된 표면 상에 형성되는, 패턴화된 제 2 비전도성 레지스트 층 (H) 을 활성화된 개구 (F') 의 외부에 도시한다. 연장된 활성화된 개구는 활성화된 개구 (F') 의 G" 및 적어도 부분적으로 G' 를 포함하기 때문에 활성화된다. 연장된 활성화된 개구의 부피는 활성화된 개구 (F') 의 부피 및 활성화된 개구 (F') 위에 위치된 제 2 비전도성 레지스트 층 (H) 에 있는 개구에 의해 형성된 추가 부피에 의해 결정된다. 추가 부피는 일반적으로 제 2 비전도성 레지스트 층에 있는 개구의 최대 너비 (x') 및 최대 깊이 (y') 에 의해 결정된다.
따라서, (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게 추가적으로 단계 (ii) 후에 그러나 단계 (iii) 전에
(iia) 활성화된 표면 상에, 패턴화된, 제 2 비전도성 레지스트 층을 활성화된 개구의 외부에 형성하여 연장된 활성화된 개구가 발생되게 하는 단계
를 포함한다.
이러한 다양한 레지스트 층이 본 발명의 방법에 사용될 수 있다. (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 제 2 비전도성 레지스트 층이 아크릴레이트 중합체 및/또는 폴리메틸펜텐을 포함하고, 바람직하게는 제 2 비전도성 레지스트 층이 에틸렌/에틸아크릴레이트 공중합체, 에틸렌/메타크릴레이트 공중합체, 에틸렌/아크릴산 공중합체, 에틸렌/부틸아크릴레이트 공중합체, 폴리메틸펜텐 및 폴리메틸메타크릴레이트로 이루어진 군으로부터 선택된 하나 이상의 화합물을 포함한다. 위에 언급한 제 2 비전도성 레지스트 층은 바람직하게는 수지이며 이는 건조 막으로서 도포된다.
위에 언급한 바와 같이, 제 2 비전도성 레지스트 층은 패턴화되고, 바람직하게는 레이저 드릴링, 플라즈마 에칭, 스파크 침식 및 기계적 드릴링으로 이루어지는 군으로부터 선택된 적어도 하나의 패턴화 방법에 의해 패턴화된다.
도 1d 는, 전도성 층 (G) 에 의해 형성된 활성화된 표면 상에 성막되는, 전해 성막된 니켈 (D) (또는 니켈 합금 (D)) 를 활성화된 개구 (F') 내부에 추가로 도시한다. 도 1d 는 본 발명의 방법의 단계 (iii) 에 대응하며, 여기서 니켈의 성막은 전부 충전된 활성화된 개구 (F') 를 야기하고, 전부 충전된 활성화된 개구 (F') 는 상기 니켈로 완전히 충전된다. 또한, 활성화된 개구 (F') 외부의 전도성 층 상에 니켈이 또한 현저하게 성막되고, 활성화된 개구 외부에 전도성 층 상에 성막된 니켈의 두께는 활성화된 개구 내부의 성막된 니켈의 두께보다 작다. 활성화된 개구 내부에 성막된 니켈의 두께는 y 에 대응한다 (도 1b 참조).
도 1e 는 추가로, 전해 성막된 니켈 (D) 상에 전해 성막된 주석 (E) 을 도시한다. 도 1e 는 본 발명의 방법의 단계 (iv) 에 대응한다.
도 1f 는 추가로, 제 2 비전도성 레지스트 층 (H) 및 그 아래의 전도성 층의 일부가 제거 (박리) 됨을 도시한다.
따라서, (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게 추가적으로 단계 (iv) 후에
(v) 제 2 비전도성 레지스트 층 및 그 아래의 전도성 층의 부분을 박리하는 단계
를 포함한다.
이는 (위에 기재된, 바람직하게는 바람직하게 설명 된 바와 같은) 본 발명의 방법은 바람직하게는, 패턴화된 제 2 비전도성 레지스트 층이 임시 레지스트 층, 바람직하게는 임시 포토 레지스트라는 것을 의미한다. "임시" 는 제 2 비전도성 레지스트 층 전부의 박리 (제거) 가 의도됨을 의미한다. 솔더링 가능한 솔더 성막물이 형성된 후에 제 2 비전도성 레지스트 층이 박리 (제거) 되는 것이 특히 바람직하다.
(위에 기재된 바와 같은) 제 2 비전도성 레지스트 층은 제 2 비전도성 레지스트 층을 용매 또는 용매 혼합물과 접촉시킴으로써 전도성 층으로부터 박리된다. 이로써, 제 1 비전도성 레지스트 층이 손상 또는 훼손되지 않는다.
용매는 바람직하게는 벤질 알코올, 포름산, 디메틸아세트아미드, 디메틸포름아미드, 시클로헥사논, 에탄올아민, 트리에탄올아민, 에틸렌글리콜 모노부틸에테르 아세테이트, 에틸렌글리콜 모노에틸에테르, 및 이들의 혼합물들로 이루어지는 군으로부터 바람직하게는 선택된다. 일부 경우에, 위에 언급된 용매는 물을 추가로 포함하는 것이 바람직하다.
제 2 비전도성 레지스트 층을 박리하기 위해, 상기 층은 바람직하게는, 스프레이 또는 디핑 (dipping) 에 의해 위에 언급된 용매 또는 그의 혼합물 중 하나와 접촉된다. 용매 또는 용매 혼합물은 바람직하게는 5 ℃ 내지 100 ℃, 보다 바람직하게는 10 ℃ 내지 90 ℃, 그리고 가장 바람직하게는 15 ℃ 내지 80 ℃ 범위의 온도를 나타낸다. 접촉 시간은 바람직하게는, 1 초 내지 600 초, 보다 바람직하게는 10 초 내지 540 초, 가장 바람직하게는 20 초 내지 480 초 범위이다.
제 2 비전도성 레지스트 층 아래의 전도성 층을 제거하기 위해, 적절한 박리 용액이 당업계에 알려져 있다 (또한 하기의 실시예 참조).
도 2에서, 본 발명의 방법에 따라 형성된 솔더링 가능한 솔더 성막물은 은 층 (silver layer; M) 이 전해 성막된 주석 (E) 상에 추가로 성막된다는 점만이 상이할 뿐 (도 1a 내지 1f 를 통해 설명된 바와 같이) 도시되어 있다.
(위에 설명된 바와 같은) 본 발명의 방법에서, 전부 충전된 활성화된 개구는 상기 니켈/니켈 합금으로 완전히 채워지거나, 또는 상기 전부 충전된 활성화된 개구에서 니켈/니켈 합금의 총 부피가 전부 충전된 활성화된 개구의 총 부피를 기준으로, 주석 및 주석 합금의 총 부피보다 더 크다는 것이 본질적인 특징이다. 이것은 단계 (iii) 에 따라 니켈/니켈 합금을 전해 성막하는 것이 니켈/니켈 합금으로 전해 충전하는 것임을 의미한다. 이것은 또한, 니켈/니켈 합금의 박층보다 많이, 활성화된 개구 내의 활성화된 표면 상에 성막된다는 것을 의미한다. (위에 설명된 바와 같은, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법은, 전부 충전된 활성화된 개구가 상기 니켈/니켈 합금으로 완전히 충전되지거나, 또는 상기 전부 충전된 활성화된 개구에서 니켈/니켈 합금의 총 부피가 전부 충전된 활성화된 개구의 총 부피를 기준으로, 주석 및 주석 합금의 총 부피의 2배 이상, 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상, 가장 바람직하게는 10 배 이상인 것이 바람직하다. 가장 바람직하게, 활성화된 개구는 니켈/니켈 합금으로 완전히 충전된다.
본 발명자들 자신의 실험에 따르면, (위에 설명된) 본 발명의 방법은 솔더 성막물을 용융시킨 후 현저히 낮은 구리 함량을 나타내는 솔더링 가능 솔더 성막물을 초래한다. 본 발명의 방법은, 활성화된 개구가 니켈/니켈 합금으로 완전히 충전되거나 또는 전부 충전된 활성화된 개구에서 니켈/니켈 합금의 총 부피가 전부 충전된 활성화된 개구의 총 부피를 기준으로, 주석 및 주석 합금의 총 부피보다 더 크기 때문에, 구리 함유 전도성 층으로부터 솔더 성막물로의 구리 이온 마이그레이션을 현저하게 방지한다. 본 발명자들 자신의 실험에 따르면, 전도성 층으로부터 방출된 구리 이온은 전해 성막된 니켈/니켈 합금으로 마이그레이션하지 않는다. 이 효과는 니켈/니켈 합금이 활성화된 개구 (F') 의 내부 및 외부의 전도성 층 상에 현저히 성막되면 더욱 더 현저해진다 (도 1f 참조). 후자의 경우, 전도성 층은 성막된 주석/주석 합금과 전혀 접촉하지 않는다.
또한, 본 발명자들 자신의 실험에 따르면, 동시에, 솔더링 가능한 솔더 성막물의 내부 강성이, 거의 전부 주석으로 이루어지는 솔더링 가능한 솔더 성막물에 비해 현저히 증가되는 것으로 나타났다. 두 가지 효과 (구리 이온 마이그레이션의 방지 및 내부 강성) 는 성막된 주석/주석 합금 아래의 솔더 성막물에서 니켈/니켈 합금의 부피가 현저하게 증가된 것에 기인할 수 있다고 생각된다.
또한, 본 발명자들 자신의 실험에 따르면, 본 발명의 방법에 따라 형성된 솔더 성막물은 열 및/또는 압력을 받을 때 개선된 치수 안정성을 나타낸다. 또, 성막된 주석/주석 합금 아래의 니켈/니켈 합금의 증가된 부피가 이 개선된 치수 안정성을 낳는 것으로 생각된다. 이것은 솔더 성막물을 용융할 때 이미 관찰된다. 예를 들어 순수한 주석으로 이루어지는 솔더 성막물과 비교하여, 본 발명의 방법에 따라 수득된 솔더 성막물은 용융시 그 형상 및 치수를 더 잘 유지한다. 이는 2개의 개구간의 피치 (개구의 중심과 인접한 개구의 중심 사이의 거리) 가 비교적 작은 경우에 특히 유익하다. 따라서, (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 피치가 250 ㎛ 이하, 바람직하게는 200 ㎛ 이하, 보다 바람직하게는 150 ㎛ 이하, 더욱 바람직하게는 100 ㎛ 이하, 가장 바람직하게는 60 ㎛ 이하이다.
추가적으로, 본 발명의 방법은 바람직하게는 직접 솔더링되는 솔더링 가능한 솔더 성막물을 초래한다. "직접" 은 상호 연결하기 전에 솔더링 가능한 솔더 성막물의 사전 용융 또는 예열이 필요 없다는 것을 의미한다. 본 발명자들 자신의 실험에 따르면 이것은 보다 신뢰성 있고 더 강력한 상호연결에 이른다.
따라서, 본 발명의 방법에 따라 형성된 솔더링 가능한 솔더 성막물 내의 전해 성막된 니켈/니켈 합금은 효율적인 구리 이온 배리어로서 기능하고 동시에, 내부 강성 및 치수 안정성을 증가시킨다.
본 발명의 방법은 제 1 비전도성 레지스트 층의 개구 아래의 접촉 패드 상에 솔더링 가능한 솔더 성막물에 대해 설명된다. 그러나, 바람직하게는, 본 명세서 전반에 걸쳐 설명된 본 발명의 방법은 유기 비전도성 기판의 제 1 비전도성 레지스트 층에서 복수의 개구 아래의 각각의 복수의 접촉 패드 상에 복수의 솔더링 가능한 솔더 성막물을 포함한다. 따라서, 위와 아래에서 언급되는 특징들은 마찬가지로, 그러한 복수의 솔더링 가능한 솔더 성막물을 지칭한다.
접촉 패드는 통상적으로 회로의 부분이며, 회로는 유기 비전도성 기판 상에 위치되고 유기 비전도성 기판에 부착된다. 전형적으로, 회로는 유기 비전도성 기판 상에 패턴화된 금속 성막물이다.
바람직하게는, 접촉 패드는 바람직하게는 구리 회로의 부분으로서 구리 패드이다.
본 발명의 방법의 단계 (i) 에서, 제 1 비전도성 레지스트 층의 개구 아래 상기 접촉 패드를 노출시키는 유기 비전도성 기판이 제공되거나 제조된다. 이는 유기 비전도성 기판이 제 1 비전도성 레지스트 층의 개구 아래에 상기 접촉 패드를 포함함을 의미한다. 노출은 개구에 의해 접근 가능하거나, 또는 다른 말로, 개구에 의해 드러나는 것을 포함한다. 이는 예를 들어 후속 금속화 프로세스를 위해 필요하다. 보통, 개구는 접촉 패드의 표면 대부분을 드러낸다; 그러나 많은 경우에 개구는 접촉 패드의 전체 표면을 드러내지 않는다 (도 1 비교). 이는 이러한 경우에 접촉 패드의 에지가 여전히 제 1 비전도성 레지스트 층에 의해 보호된다는 것을 의미한다.
(위에 설명된, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법은 바람직하게는, 유기 비전도성 기판이, 바람직하게는 에폭시, 폴리이미드, 비스말레이미드, 시아네이트 에스테르, 및 벤조시클로부텐으로 이루어지는 군으로부터 선택되는, 적어도 하나의 수지를 포함한다. 바람직하게는, (바람직하게는 전술한 바와 같은) 유기, 비전도성 기판은 구조적으로 보강된다. 보다 바람직하게는, 구조적으로 보강된 유기, 비전도성 기판은 섬유 보강 유기 비전도성 기판 및/또는 입자 보강 유기 비전도성 기판이다. (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 가장 바람직하게는, 유기 비전도성 기판이 회로 판, 바람직하게는 인쇄 회로 판이다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 제 1 비전도성 레지스트 층이 영구적 제 1 비전도성 레지스트 층, 바람직하게는 영구적 솔더 마스크이다. 따라서, 단계 (i) 에 따른 (바람직하게는 전술된 바와 같은) 제 1 비전도성 레지스트 층은 완전히 중합된 제 1 비전도성 레지스트 층인 것이 바람직하다. 바람직하게는, 제 1 비전도성 레지스트 층은 UV-중합 레지스트 층, 열 중합 레지스트 층, 포토 이미지 가능한 레지스트 층, 및 UV-열 중합 레지스트 층으로 이루어진 군으로부터 선택된다. 가장 바람직하게는, 제 1 비전도성 레지스트 층은 가교된 에폭시 화합물을 포함한다.
용어 "영구적" 은 본 발명의 방법이 수행되는 동안 또는 그 방법이 완료된 후에 제 1 비전도성 레지스트 층 및 솔더 마스크의 제거가 각각 의도되지 않는다는 것을 나타낸다. 따라서, 제 1 비전도성 레지스트 층은 임시 층이 아니지만, 유기 비전도성 기판의 전체 수명 동안 유지되는 것이 가장 바람직하다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 개구를 나타내는 제 1 비전도성 레지스트 층이 200 ㎛ 이하, 바람직하게는 100 ㎛ 이하, 보다 바람직하게는 50 ㎛ 이하, 더욱 더 바람직하게는 35 ㎛ 이하, 가장 바람직하게는 20 ㎛ 이하, 더욱 가장 바람직하게는 15 ㎛ 이하인 층 두께를 갖는다.
제 1 비전도성 레지스트 층에서의 개구는 전형적으로 패턴화 프로세스의 결과이다. 예를 들어, 제 1 단계에서, 제 1 비전도성 레지스트 층은 개구 없이 예비 형성되고 후속 제 2 단계에서 예비 중합되고 패턴화된다. 패턴화는 예를 들어 포토 구조화에 의해 달성된다. 패턴화 후에, 패턴화된 (적어도 하나의 개구를 갖는) 예비-중합된 제 1 비전도성 레지스트 층이 얻어지며, 이는 보통 그 후 제 3 단계에서 완전히 중합된다. 모든 상황에서, 제 1 비전도성 레지스트 층에 있는 개구가 발생되고, 이는 소정의 최대 너비 "x" 를 나타낸다 (도 1b 참조). (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 단계 (i) 에서의 개구의 최대 너비가 1000 ㎛ 이하, 바람직하게는 500 ㎛ 이하, 보다 바람직하게는 200 ㎛ 이하, 가장 바람직하게는 50 ㎛ 이하, 더욱 가장 바람직하게는 30 ㎛ 이하이다. 바람직하게는, 개구는 원형 개구이다. 그러한 경우에, 단계 (i) 에서의 개구의 최대 직경은 1000 ㎛ 이하, 바람직하게는 500 ㎛ 이하, 보다 바람직하게는 200 ㎛ 이하, 가장 바람직하게는 50 ㎛ 이하, 더욱 가장 바람직하게는 30 ㎛ 이하이다. 원형 개구가 원추형 형상을 갖는 경우 최대 직경이 존재하여 최대 직경과 최소 직경을 낳는다. 원형 개구의 형상이 원통형인 경우, 최대 직경은 원형 개구의 유일한 직경이다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 특히 바람직하게는, (a) 단계 (i) 에서의 개구의 최대 너비가 50 ㎛ 이하, 바람직하게는 30 ㎛ 이하이고, (b) 개구를 나타내는 제 1 비전도성 레지스트 층의 층 두께가 40 ㎛ 이하, 바람직하게는 30 ㎛ 이하, 보다 바람직하게는 25 ㎛ 이하, 더욱 더 바람직하게는 20 ㎛ 이하, 가장 바람직하게는 15 ㎛ 이하이다. 본 발명자들 자신의 실험에 따르면, 그러한 치수를 갖는 개구를 위한 솔더링 가능한 솔더 성막물은 솔더 성막물을 용융한 후에 매우 적은 양의 구리를 나타내고, 또한 우수한 치수 안정성 및 내부 강성을 나타낸다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 보다 바람직하게는, 단계 (i) 에서, 상기 유기 비전도성 기판이 상기 개구 아래에 상기 접촉 패드를 노출시키고 추가적으로 개구 아래에 복수의 추가적인 접촉 패드를 노출시킨다. 바람직하게는 모든 개구는 독립적으로 위에 정의된 범위의 최대 너비를 갖는다. 현대의 적용들에서, 모든 개구의 최대 너비는 전형적으로 동일하지 않다. 이는 (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법이 바람직하게는, 단계 (i) 에서, 유기 비전도성 기판이 제 1 최대 너비를 갖는 개구들을 지닌 다수의 제 1 접촉 패드 및 제 1 최대 너비와는 상이한 제 2 최대 너비를 갖는 개구들을 지닌 적어도 다수의 제 2 접촉 패드를 노출시키는 것을 의미한다. 바람직하게는, 제 1 및 제 2 최대 너비는 서로 독립적이며 위에 정의된 바와 같고 서로 상이하다. 가장 바람직하게는, 제 1 및 제 2 최대 너비는 서로 독립적으로 200 ㎛ 이하이며, 추가적으로 제 1 또는 제 2 최대 너비는 5 ㎛ 내지 80 ㎛, 바람직하게는 5 ㎛ 내지 40 ㎛의 범위에 있고, 보다 바람직하게는 5 ㎛ 내지 15 ㎛의 범위에 있다. 예를 들어, 제 1 최대 너비는 100 ㎛ 내지 200 ㎛ 범위에 있고, 제 2 최대 너비는 10 ㎛이다. 본 발명의 방법은 단일 단계에서 (즉, 본 발명의 방법의 단계 (ⅲ) 에서) 이들 개구들의 각각에 니켈 또는 니켈 합금을 성막시킬 수 있다. 바람직하게는, 본 발명의 방법과 관련하여 본 명세서 전체의 특징은 마찬가지로, 상기 복수의 접촉 패드 (적용 가능한 경우) 를 나타낸다.
본 발명의 방법 (위에 기재된, 바람직하게는 바람직한 것으로 기재된 방법) 의 단계 (ii) 에서, 활성화된 표면이 발생하도록 개구의 내부 및 외부에 전도성 층 (때로는 시드 층이라고도 함) 을 성막함으로써, 활성화된 개구를 형성한다.
전도성 층은 활성화된 표면이 발생하도록 제 1 비전도성 레지스트 층을 활성화시키는데 필요하다. 이 단계는 후속하는 전해 금속 성막에 필수적이며, 이는 제 1 비전도성 레지스트 층이 전해 금속 성막에 충분한 전류에 액세스하기 위해 전도성으로 만들어짐을 의미한다. 또한, 전도성 층은 하지 비전도성 레지스트 층에 대한 접착을 제공한다.
바람직하게는, 전도성 층은 전체 유기, 비전도성 기판 위에 성막된다. 결과적으로, 전도성 층은 제 1 비전도성 레지스트 층 상에 뿐만 아니라 접촉 패드 상에도 성막된다. 따라서, 제 1 비전도성 레지스트 층 (접촉 패드를 포함함) 의 개구 내의 각각의 내부 표면은 전도성 층으로 성막 (즉, 코팅) 되는 것이 바람직하다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 전도성 층이 습식 화학 무전해 성막 또는 기상 증착에 의해 성막된다. 전도성 층은 단일 층, 이중 층 또는 다중 층, 바람직하게는 단일 층이다. 이는 전도성 층이 이중 층 또는 다중 층이 아닌 것이 바람직하다는 것을 의미한다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 상기 전도성 층은
- 하나 이상의 전도성 유기 중합체
및/또는
- 바람직하게는 탄소, 구리, 팔라듐, 주석, 코발트, 텅스텐, 크롬, 니켈, 은 및 티타늄으로 이루어지는 군으로부터 선택되는, 하나 이상의 전도성 원소
를 포함하고,
가장 바람직하게는 전도성 층은 구리를 포함하거나 또는 구리 층이다.
바람직하게는, 위에 언급된 전도성 원소 중에서, 탄소는 탄소 입자로서 이용되고, 팔라듐은 콜로이드성 팔라듐으로서 이용된다.
일부 경우에, 니켈 및 주석은 바람직한 전도성 원소의 목록 중에 없는 것이 바람직하다. 이것은 마찬가지로, 일부 경우에는 전도성 층이 니켈을 명시적으로 포함하지 않고, 바람직하게는 니켈 및 주석을 포함하지 않는 것이 바람직하다는 것을 의미한다.
당업계에서는 활성화된 표면을 얻기 위해 몇 가지 프로세스들이 알려져 있다. 일부 예들은 이하에 주어진다:
EP 0 616 053 A1 은 금속 코팅을 비전도성 기판에 도포하기 위한 프로세스를 개시하는데, 그 프로세스는
a. 처리된 기판을 획득하기 위하여 귀금속/ IVA 족 금속 졸을 포함하는 활성화제와 상기 기판을 접촉시키는 단계;
b. (i) Cu(II), Ag, Au 또는 Ni 용해성 금속 염 또는 이들의 혼합물,
(ii) IA 족 금속 하이드록시드,
(iii) 상기 금속 염의 금속 이온에 대해 0.73 내지 21.95의 누적 형성 상수 log K를 갖는 유기 재료를 포함하는 착화제
의 용액을 포함하는 pH 11 초과 내지 pH 13을 갖는 자기 촉진 및 보충 침지 금속 조성물과 상기 처리된 기판을 접촉시키는 단계
를 포함한다.
이 프로세스는 후속 전해 금속 성막에 사용될 수 있는 박형 전도성 층을 초래한다. 이 프로세스는 "Connect" 프로세스로 당해 기술 분야에 알려져 있다.
US 5,503,877 A 는 기판 상에 금속 시드를 생성하기 위해 착 화합물에 의해 비전도성 기판 상에 전도성 층을 형성하는 것을 개시하고 있다. 이러한 금속 시드는 후속 전해 금속 성막에 충분한 전도성을 제공한다. 이 프로세스는 "Neoganth" 프로세스로 당해 기술 분야에 알려져 있다.
US 5,693,209 A는 전도성 피롤 중합체에 의한 전도성 층의 형성을 개시하고 있다. 이 프로세스는 "Connect CP" 프로세스로 당해 기술 분야에 알려져 있다.
일부 경우에, (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 일부 경우들에 있어서 바람직하게는, 상기 전도성 층은 콜로이드성 팔라듐 또는 이오노겐 (ionogenic) 팔라듐 이온 함유 용액을 이용하여 단계 (ii) 에서 성막된다. 각각의 방법은, 예를 들면, “Handbuch der Leiterplattentechnik”, Vol. 4, 2003, pages 307 내지 311 에 기재되어 있다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 상기 전도성 층의 층 두께는 200 nm 내지 2500 nm 의 범위, 바람직하게는 300 nm 내지 2000 nm 의 범위, 보다 바람직하게는 350 nm 내지 1500 nm 의 범위, 더욱 더 바람직하게는 400 nm 내지 1200 nm 의 범위, 가장 바람직하게는 500 nm 내지 1000 nm 의 범위에 있다. 본 발명자들 자신의 실험에 따르면, 솔더링 가능한 솔더 성막물에 성막된 니켈/니켈 합금 때문에 구리 함유 전도성 층으로부터 솔더 성막물로의 구리 이온 마이그레이션이 용융시 효율적으로 억제되거나 또는 심지어 방지되는 것으로 나타났다. 이것은 솔더링 가능한 솔더 성막물의 전체 치수가 매우 작은 (예를 들어, 직경 50 ㎛ 이하 그리고 높이 40 ㎛ 이하인) 경우 매우 유용하다. 일반적으로, 기본적으로 주석만을 포함하는 것 및 그러한 치수를 갖는 솔더 성막물로의 구리 이온 마이그레이션을 충분히 억제하기 위해서는, 전도성 층으로부터 솔더 성막물 내로의 구리 이온 마이그레이션을 효과적으로 방지하기 위해 구리 함유 전도성 층이 매우 얇아야 한다 (예를 들어, 100 내지 150nm). 그러나, 그러한 박형 전도성 층은 실현하기가 어렵거나 심지어 불가능하며, 불완전해질 위험을 지속적으로 지니고 있다. 본 발명의 방법의 하나의 이점은 구리 함유 전도성 층의 층 두께가 기본적으로 주석만을 포함하는 솔더 성막물에 이르는 방법과 비교하여 현저히 더 두꺼울 수 있다는 것이다. 보다 두꺼운 구리 함유 전도성 층은 전도성 층의 신뢰성 및 안정성을 증가시키고 하지 제 1 비전도성 레지스트 층에 대한 접착을 증가시킨다. 또한, 충분한 두께를 갖는 전도성 층의 성막은 또한 제어하기 쉽고, 각각의 층은 제조가 더 쉽다.
단계 (ⅱ) 의 결과로서, 활성화된 개구 (F') 가 형성된다 (도 1b 참조). 본 명세서 전반에 걸쳐 "활성화된 개구" 는 상기 개구 내부의 전도성 층 (G") 을 추가로 포함하는 제 1 비전도성 레지스트 층에 있는 개구를 나타낸다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법에서 바람직하게는, 단계 (iii) 전에 성막되는 단계 (ii) 의 전도성 층을 제외하고 더 이상의 전도성 층이 성막되지 않는다. 예를 들어, 단계 (iii) 후에 추가적인 전도성 층이 성막되지 않는 것이 바람직하다.
본 발명의 방법의 단계 (iii) 에서 니켈 또는 니켈 합금은 니켈/니켈 합금이 활성화된 표면 상에 성막되도록 활성화된 개구내에 전해 성막된다. 이것은 바람직하게는 이 전해 성막된 니켈/니켈 합금이 전도성 층에 인접하는 것을 의미한다. 전도성 층과 단계 (iii) 의 전해 성막된 니켈/니켈 합금 사이에 주석 또는 주석 합금이 전혀 (바람직하게는 금속 또는 금속 합금이 전혀) 성막되지 않는 것이 바람직하고; 보다 바람직하게는 전도성 층은 주석을 함유하지 않고, 주석 또는 주석 합금이 전혀 (바람직하게는 금속 또는 금속 합금이 전혀) 전도성 층과 단계 (iii) 의 전해 성막된 니켈/니켈 합금 사이에 성막되지 않는다.
대부분의 경우에, (위에 설명된, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법이 바람직하게는, 단계 (ⅲ) 에서 성막된 니켈/니켈 합금이 성막된 니켈의 총 중량을 기준으로, 적어도 95 중량 퍼센트 니켈, 바람직하게는 적어도 99 중량 %을 함유하거나, 더욱 바람직하게는 순수 니켈이다. "순수" 는 황 및/또는 인과 같은 오염 원소가 불순물로서만, 바람직하게는 총량이 0.1 중량 % 미만으로 존재할 수 있음을 의미한다. 그러나, 이러한 원소들은 고의적으로 니켈에 첨가되지는 않는다. 대조적으로, 몇 경우에, 니켈 합금이 단계 (iii) 에서 전해 성막되며, 그 합금은 니켈 합금의 총량을 기준으로, 50 중량 % 초과의 니켈을 함유하는 것이 바람직하다. 바람직하게는, 니켈 합금은 개별적으로 하나 이상의 합금 원소를 포함하며, 합금 원소는 합금 금속 및 합금 비금속으로 이루어진 군으로부터 선택된다. 합금 금속은 바람직하게는 철, 코발트, 텅스텐 및 팔라듐으로 이루어진 군으로부터 선택되고, 보다 바람직하게는 철, 텅스텐 및 코발트, 가장 바람직하게는 철 및 텅스텐으로 이루어진 군으로부터 선택된다. 합금 비금속은 바람직하게는 인 및 황으로 이루어지는 군으로부터 선택되고, 바람직하게는 인이다. 합금 금속의 총량은 니켈 합금의 총량을 기준으로 50 중량 % 미만이다. 이것은 이러한 경우 니켈이 그러한 합금에서 가장 크다는 것을 의미한다. 가장 바람직하게는, 합금 원소의 총량은 니켈 합금의 총량을 기준으로, 50 중량 % 미만, 바람직하게는 40 중량 % 이하, 보다 바람직하게는 29 중량 % 이하, 더욱 더 바람직하게는 19 중량 % 이하, 가장 바람직하게는 10 중량 % 이하이다. 이것은 니켈 합금의 각 경우에 니켈이 니켈 합금에서 가장 크다는 것을 의미한다. 본 발명자들 자신의 실험에 따르면 합금 원소는, 바람직하게는 그리고 특히 전술된 바와 같이, 일반적으로 전체 솔더링 가능한 솔더 성막물의 용융 온도를 증가시키는 것으로 나타났다. 이것은 금속간 상의 형성이 현저히 느려지고 감소되기 때문에 바람직하다. 이것은 결국, 현저하게 감소된 금속간 상이 증가된 온도하에서 솔더 성막물의 신뢰성 증가 및 조인트들의 더 높은 안정성을 제공하기 때문에, 바람직하다.
본 명세서 전반에 걸쳐, "니켈 합금" 이 명시적으로 명시되지 않은 경우, "니켈" 또는 "니켈 성막물" (그리고 관련 용어) 은 일반적으로 또한 니켈 합금, 바람직하게는 위에 설명된 바와 같은 니켈 합금을 포함한다.
전술한 바와 같이, 본 발명의 방법은 바람직하게는, 제 1 비전도성 레지스트 층의 개구 내의 각각의 내부 표면이 전도성 층으로 성막된다. 이러한 경우, 활성화된 개구 내로의 니켈/니켈 합금의 전해 성막은 공극- 및 딤플-없는 니켈/니켈 합금 성막물을 얻기 위해 적절한 평탄화 특성을 바람직하게 필요로 한다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 단계 (ⅲ) 에서 니켈/니켈 합금이 활성화된 개구내에 비등각적으로 성막되어 비등각 니켈/니켈 합금이 활성화된 표면 상에 성막된다. 이는 (위에 설명된, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법이 바람직하게는, 활성화된 개구 외부의 전도성 층 상에 성막된 니켈/니켈 합금의 두께가 활성화된 개구 내부의 성막된 니켈/니켈 합금의 두께보다 작은 것을 의미한다.
본 명세서 전반에 걸쳐, "비등각적으로" 는 "비등각" 의 부사이다. "비등각 (non-conformal)" 니켈/니켈 합금은 니켈/니켈 합금으로서 - 그의 성막 두께에 있어서- 그것이 성막되는 활성화된 표면의 윤곽을 동일하게 따르지 않거나 또는 이에 대해 등각을 이루지 않는 것을 의미한다. 그 대신에, 궁극적으로 니켈/니켈 합금 성막물의 평탄화되고 고른 표면이 발생되도록 활성화된 개구를 충전하기 위해 니켈/니켈 합금이 다양한 두께로 표면 상에 성막된다. 전형적으로, 평탄화제 첨가제는 이러한 비등각 성막을 얻기 위해 각각의 니켈 도금 욕에 사용된다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 단계 (iii) 에서의 니켈/니켈 합금은 니켈 도금 욕의 총 부피를 기준으로 총량 1g/L 내지 160g/L, 바람직하게는 1g/L 내지 70g/L, 보다 바람직하게는 20g/L 내지 70g/L, 가장 바람직하게는 30g/L 내지 60g/L 의 니켈 이온을 포함하는 니켈 도금 욕을 통해 성막된다. 니켈 도금 욕은 바람직하게는 수성 도금 욕이다. 바람직한 니켈 이온 소스는, 바람직하게는 염화 니켈, 황산 니켈, 술파민산 니켈 및 플루오로붕산 니켈로 이루어진 군으로부터 선택되는, 니켈 염이다
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 니켈 도금 욕은 하나 이상의 평탄화제 화합물을 포함하며, 상기 하나 이상의 평탄화제 화합물은
바람직하게는 피리딘 및 치환된 피리딘으로 이루어진 군으로부터 선택되며,
보다 바람직하게는 하기 식 (I) 및 (II) 의 화합물로 이루어지는 평탄화제 화합물의 군으로부터 선택되며,
Figure pct00001
식중에서
R1 은 독립적으로 수소, 치환 또는 비치환 알킬, 또는 치환 또는 비치환 알케닐이다,
R2 는 독립적으로
-(CH2)n-SO3 -, 여기서 n 은 1, 2, 3, 4, 5, 또는 6 이거나, 또는
-(CH2)n-SO3 -, 여기서 n 은 1, 2, 3, 4, 5, 또는 6 이고, -(CH2)n-SO3 - 내의 하나 이상의 수소 원자는 치환기에 의해 치환된다,
더욱 더 바람직하게는 하기 식 (Ia) 및 (IIa) 의 화합물로 이루어지는 평탄화제 화합물의 군으로부터 선택되며,
Figure pct00002
식중
R1 는 독립적으로
- 식 (Ia) 에서, 메틸, 에틸, 선형 또는 분지형 프로필이거나, 또는 선형 또는 분지형 부틸이다,
- 식 (IIa) 에서 -(CH2)m-CH=CH2 이며, 여기서 m 은 0, 1, 2, 3, 또는 4 이다, 그리고
R2 는 독립적으로 (CH2)n-SO3 - 이고, 여기서 n 은 1, 2, 3, 또는 4 이다,
가장 바람직하게는 하기 식 (Ib) 및 (IIb) 의 화합물로 이루어지는 평탄화제 화합물의 군으로부터 선택된다
Figure pct00003
일부 경우에, (위에 설명된, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법이 바람직하게는, 상기 니켈 도금 욕이 하나 이상의 평탄화제 화합물, 바람직하게는 위에 기재된 바람직한 평탄화제 화합물들 (보다 바람직한, 더욱 더 바람직한 및 가장 바람직한 평탄화제 화합물을 포함함) 중 하나 이상을 포함하지만, 다만, 니켈 도금 욕은 피리딘을 함유하지 않는다. "함유하지 않는다" 는 의미는 화합물이 전혀 존재하지 않거나 또는 니켈 도금 욕의 성질에 영향을 주지 않는 그러한 작은 양으로만 존재함을 의미한다; 따라서, 피리딘은 의도적으로 욕에 첨가되지 않는다.
본 발명의 방법은 바람직하게는, 단, 식 (I) 에서의 R1 은 치환 또는 비치환 알킬, 또는 치환 또는 비치환 알케닐 (즉, 수소를 포함하지 않음) 이다.
식 (I) 및 (II) 의 화합물에서, 바람직하게는 R1 은 오르토 또는 메타 위치, 바람직하게는 오르토 위치에 있다. 이것은 R1 이 가장 바람직하게는 질소 원자 옆의 고리 탄소 원자에 부착되는 것을 의미한다.
식 (I) 및 (II) 의 화합물의 R1 에서, 치환 또는 비치환 알킬은 바람직하게는 총 1 내지 8 개의 탄소 원자, 보다 바람직하게는 1 내지 6 개의 탄소 원자, 더욱 더 바람직하게는 1 내지 4 개의 탄소 원자를 포함하는 알킬이다.
식 (I) 및 (II) 의 화합물의 R1 에서, 치환 또는 비치환 알케닐은 바람직하게는 총 1 내지 8 개의 탄소 원자, 보다 바람직하게는 1 내지 6 개의 탄소 원자, 더욱 더 바람직하게는 1 내지 4 개의 탄소 원자를 포함하는 알케닐이다.
식 (I) 및 (II) 의 화합물에서, R1 에서 치환된 알킬 및 치환된 알케닐의 치환기들은 독립적으로 그리고 바람직하게는 C1 내지 C4 알킬, 히드록실 및 할로겐, 바람직하게는 히드록실 및 할로겐으로 이루어진 군으로부터 선택된다.
식 (II) 의 화합물에서, R2 에 있는 치환기들은 독립적으로 그리고 바람직하게 C1 내지 C4 알킬, 히드록실, 설프히드릴 및 할로겐으로 이루어진 군으로부터 선택되고, 보다 바람직하게는 히드록실이다. 바람직하게는 단일 수소 원자는 히드록실에 의해 치환된다.
식 (I) 및 (II) 의 화합물에서, R1 은 독립적으로 그리고 바람직하게는 (가장 바람직하게는 오르토 위치에서)
- 식 (I) 에서, 메틸, 에틸, 선형 또는 분지형 프로필, 또는 선형 또는 분지형 부틸이고,
- 식 (II) 에서 -(CH2)m-CH=CH2 이며, 여기서 m 은 0, 1, 2, 3, 또는 4 이며, 바람직하게 m 은 0, 1, 또는 2 이며, 보다 바람직하게 m 은 0 이다.
식 (II), (IIa), 및 (IIb) 의 화합물에서, R2 는 고리 질소 원자에 부착된다. 결과적으로, 이들 식의 화합물은 양으로 대전된다.
본 발명자들 자신의 실험에 따르면, 본 발명의 방법에 이용되는 위에 언급된 평탄화제 화합물 중 하나 이상을 함유하는 니켈 도금 욕은 단계 (iii) 에서 전해 성막되는 니켈/니켈 합금에 대해 우수한 평탄화 특성을 가져온다. 따라서, 많은 경우에 우수한 평탄화되고 고른 표면을 갖는 우수한 비등각 니켈/니켈 합금 성막물이 얻어졌다. 본 발명자들 자신의 실험에 따르면, 이러한 니켈/니켈 합금 성막물은 기본적으로 항상 딤플과 공극이 없었다. 또한, 위에 언급된 평탄화제는 동시에, 즉 단일 성막 단계에서 다양한 너비를 갖는 개구를 충전할 수 있게 한다. 이것은 제조 프로세스에서 비용 및 시간의 측면에서 매우 유익하다. 따라서, (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 단계 (ⅲ) 에서 니켈/니켈 합금이 각각의 활성화된 개구에 성막된다. 각각의 경우에, 니켈/니켈 합금은 비등각적으로 성막된다, 즉 충전이 수행된다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 니켈 도금 욕 중의 평탄화제 화합물의 총량은 니켈 도금 욕의 총 부피를 기준으로, 1 mg/L 내지 10000 mg/L, 보다 바람직하게는 10 mg/L 내지 1000 mg/L, 가장 바람직하게는 100 mg/L 내지 900 mg/L 의 범위인 것이 바람직하다. 바람직하게는, 식 (I), (II), (Ia), (IIa), (Ib) 및 (IIb) 의 화합물의 군으로부터 선택된 평탄화제 화합물을 제외하고는 니켈 도금 욕 중에 다른 평탄화제 화합물은 존재하지 않는다. 바람직하게는, 니켈 도금 욕은 식 (Ia) 및 식 (IIa) 또는 식 (Ib) 및 (IIb) 로부터 선택된 평탄화제 화합물만을 함유한다. 따라서, (위에 설명된 바와 같은, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법은 바람직하게는, 니켈 도금 욕은 식 (I) 및 식 (II) 으로부터 선택되는 평탄화제 화합물만을 함유하고, 니켈 도금 욕 중의 식 (I) 및 식 (II) 의 평탄화제 화합물의 총량은 니켈 도금 욕의 총 부피를 기준으로, 1 mg/L 내지 10000 mg/L, 바람직하게는 10 mg/L 내지 1000 mg/L, 보다 바람직하게는 100 mg/L 내지 900 mg/L 의 범위인 것이 바람직하다. (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 보다 바람직하게는, 니켈 도금 욕이 식 (Ia) 및 식 (IIa) 으로부터 선택되는 평탄화제 화합물만을 함유하고 니켈 도금 욕 중의 식 (Ia) 및 식 (IIa) 의 평탄화제 화합물의 총량은 니켈 도금 욕의 총 부피를 기준으로, 1 mg/L 내지 10000 mg/L, 바람직하게는 10 mg/L 내지 1000 mg/L, 보다 바람직하게는 100 mg/L 내지 900 mg/L 의 범위인 것이 바람직하다. (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 더욱 더 바람직하게는, 니켈 도금 욕은 식 (Ib) 및 식 (IIb) 으로부터 선택되는 평탄화제 화합물만을 함유하고 니켈 도금 욕 중의 식 (Ib) 및 식 (IIb) 의 평탄화제 화합물의 총량은 니켈 도금 욕의 총 부피를 기준으로, 1 mg/L 내지 10000 mg/L, 바람직하게는 10 mg/L 내지 1000 mg/L, 보다 바람직하게는 100 mg/L 내지 900 mg/L 의 범위인 것이 바람직하다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 니켈 도금 욕이 산성 pH, 바람직하게는 1 내지 6, 바람직하게는 2 내지 5, 보다 바람직하게는 3 내지 5 범위의 pH를 갖는다. 니켈 도금 욕 중의 바람직한 산은 붕산, 인산, 시트르산 및 아세트산으로 이루어진 군으로부터 선택된다.
일반적으로, 니켈 도금 욕은 다수의 추가 화합물을 함유한다. (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 상기 니켈 도금 욕이 완충 화합물, 광택제 화합물, 합금 원소의 소스 및 습윤 화합물로 이루어진 군으로부터 선택된 하나 이상의 화합물을 추가로 포함한다.
"완충 화합물" 은, 특히 추가 산 또는 염기를 첨가한 후에, 위에 정의된 범위 내의 바람직한 pH 로 니켈 도금 욕에서 유지 및 안정화하는데 사용되는 약산 또는 염기를 나탄내다. 바람직한 완충 화합물은 위에 언급된 바람직한 산, 이의 대응하는 염기 및 이들의 혼합물에 대응한다. 바람직하게는, 완충 화합물은 위에 언급된 바람직한 산성 pH 범위의 pH가 방생되도록 선택된다. 니켈 도금 욕은 바람직하게는 니켈 도금 욕의 총 부피를 기준으로 총량 1 g/L 내지 50 g/L, 바람직하게는 10 g/L 내지 40 g/L 의 완충 화합물을 함유한다.
"광택제 화합물" 은 니켈/니켈 성막물의 전해 성막 동안 광택 및 촉진 효과를 발휘하는 화합물을 나타내며 선택적이다. 바람직하게는, 니켈 도금 욕은 니켈 도금 욕의 총 부피를 기준으로 총량 0 g/L 내지 50 g/L, 바람직하게는 0 g/L 내지 10 g/L, 보다 바람직하게는 0 g/L 내지 1 g/L 의 광택제 화합물을 함유한다.
"습윤 화합물" 은 니켈 도금 욕의 표면 장력을 감소시키는 화합물을 나타내며 선택적이다. 존재할 경우에, 활성화된 표면의 더 나은 습윤이 그것을 니켈 도금 욕과 접촉시킬 때 실현된다. 통상적으로 활성화된 표면 상의 가스 기포는 완전히 회피되거나 또는 그러한 기포의 수는 적어도 현저히 최소화된다. 바람직하게는, 니켈 도금 욕은 니켈 도금 욕의 총 부피를 기준으로 총량 0 g/L 내지 10 g/L, 바람직하게는 0 g/L 내지 1 g/L 의 습윤 화합물을 함유한다.
본 발명의 방법의 단계 (ⅲ) 동안, 니켈 또는 니켈 합금은 전해 성막된다. (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 상기 단계 (iii) 에서의 니켈 도금 욕의 온도는 15 ℃ 내지 80 ℃의 범위, 보다 바람직하게는 15 ℃ 내지 60 ℃의 범위, 더욱 더 바람직하게는 20 ℃ 내지 60 ℃의 범위, 가장 바람직하게는 25 ℃ 내지 50 ℃의 범위이다.
단계 (iii) 에서, 니켈 도금 조의 교반은 선택적이며; 그러나 교반은 바람직하게는 3000 rpm 이하, 바람직하게는 2000 rpm 이하, 더욱 바람직하게는 1000 rpm 이하의 교반 속도로 수행된다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 니켈/니켈 합금은 직류를 이용하여, 바람직하게는 0.1 내지 100 A/dm2 (평방 데시미터 당 암페어), 보다 바람직하게는 0.1 내지 50 A/dm2, 더욱 더 바람직하게는 0.3 내지 25 A/dm2, 가장 바람직하게는 0.5 내지 12 A/dm2, 더욱 가장 바람직하게는 0.5 내지 6 A/dm2 범위의 전류 밀도를 갖는 직류를 이용하여 전해 성막된다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 단계 (ⅲ) 에서 니켈/니켈 합금이 60 분 이하, 바람직하게는 30 분 이하, 보다 바람직하게는 10 분 이하 동안 전해 성막된다.
단계 (ⅲ) 에서 니켈/니켈 합금이 활성화된 개구 내에 전해 성막되어 니켈/니켈 합금이 활성화된 표면 상에 성막된다. 전해 성막된 니켈/니켈 합금은 전도성 층과 명확하게 구분/구별 가능한 성막물을 형성한다.
본 발명의 방법의 단계 (ⅳ) 에서, 주석 또는 주석 합금은 단계 (iii) 에 성막된 니켈/니켈 합금 상에 전해 성막된다. (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 단계 (ⅳ) 는 단계 (ⅲ) 직후에 수행된다. 이것은 단계 (ⅳ) 의 전해 성막된 주석 또는 주석 합금이 단계 (ⅲ) 의 전해 성막된 니켈/니켈 합금에 인접하여 성막되고 단계 (iii) 후 및 단계 (iv) 전에 다른 성막 단계가 수행되지 않는다는 것을 의미한다. 대조적으로, 단계 (ⅲ) 와 (ⅳ) 사이에 헹굼 및/또는 세정 단계가 배제되지 않는다.
단계 (ⅳ) 에서, 성막 욕이 사용된다. (위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 주석/주석 합금은 성막 욕의 총 부피를 기준으로 총량 10 g/L 내지 100 g/L, 보다 바람직하게는 15 g/L 내지 95 g/L, 가장 바람직하게는 40 g/L 내지 60g/L 의 주석 이온을 포함하는 성막 욕을 통해 전해 성막된다. 주석 이온의 소스는 주석-함유 가용성 애노드이거나 또는, 불용성 애노드가 사용되는 경우에는, 가용성 주석 염이다. 바람직한 주석 염은 메탄 술폰산 주석인데, 수용액에서 그의 용해도가 높기 때문이다.
단계 (iii) 후에, 고르고 평탄화된 표면을 갖는 전해 성막된 니켈/니켈 합금이 바람직하게는 연장된 활성화 개구 (L) 에서 얻어지며, 바람직하게는 연장된 활성화 개구 (L) 내의 전체 전도성 층 상에 성막된다 (도 1d 참조). 이러한 본 발명의 방법이 매우 많이 바람직하다. 이러한 표면에서 주석 또는 주석 합금은 등각적으로 성막될 수 있다. 따라서, (위에 설명된 바와 같은, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법은 바람직하게는, 단계 (iv) 에서 상기 주석 및 주석 합금은 단계 (iii) 에서 성막된 니켈/니켈 합금 상에 각각 등각적으로 성막된다.
"등각적으로" (conformally) 은 등각 (conformal) 의 부사이다. "등각적으로" 성막된 주석 및 주석 합금은 - 그의 성막 두께에서 - 그것이 성막된 니켈/니켈 합금 표면의 윤곽을 기본적으로 동등하게 따르거나 또는 이에 대해 등각을 이루는 성막물을 의미한다. 그 결과, 기본적으로 균일한 두께의 주석을 나타내는 고르게 분포된 성막물이 얻어진다. 이러한 목적을 위해, 통상적으로 각각의 성막 욕에서 평탄화 화합물이 필요하지 않다. 따라서, (위에 설명된 바와 같은, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법은 일반적으로 바람직하게는, 상기 주석 및 주석 합금dl 평탄화 화합물을 함유하지 않는 성막 욕을 통해 전해 성막된다. 그러나 덜 바람직한 경우에, 성막 욕은, 바람직하게는 케톤, 알파/베타-불포화 카르복실 산 및 방향족 알데히드의 군으로부터 선택되는, 하나 이상의 평탄화 화합물을 함유한다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법에서 주석 이온을 포함하는 성막 욕은 바람직하게는 추가적으로, 적어도 하나의 산화 방지 화합물 및/또는 적어도 하나의 습윤 화합물을 포함한다.
적어도 하나의 산화 방지 화합물은 주석 이온 (Sn2+) 이 산화되지 못하게 한다. 바람직한 산화 방지 화합물은 하이드로퀴논, 카테콜, 히드록실 벤조산, 디히드록실 벤조산, 트리히드록시 벤조산 및 치환된 피리딘으로 이루어진 군으로부터 선택된다. 바람직한 치환된 피리미딘은 2-아미노-3-히드록시-피리딘, 3-아미노-2-히드록시-피리딘, 2,3-디히드록시-피리딘, 3,4-디히드록시-피리딘, 2,5-디히드록시-피리딘, 2,3,4-트리히드록시-피리딘, 3,4,5-트리히드록시-피리딘, 2,3-디아미노-피리딘, 3,4-디아미노-피리딘, 2,5-디아미노-피리딘, 3-아미노-4,5-디히드록시-피리딘, 4-아미노-3,5-디히드록시-피리딘, 4-아미노-2,5-디히드록시-피리딘, 4-아미노-2,3-디히드록시피리딘, 3,4-디아미노-2-히드록시-피리딘, 3,4-디아미노-5-히드록시-피리딘, 2,3-디아미노-4-히드록시-피리딘, 2,3-디아미노-5-히드록시-피리딘, 3,4-디아미노-2-히드록시-5,6-디메틸-피리딘, 3,4-디아미노-5-히드록시-2,6-디메틸-피리딘, 2,3-디아미노-4-히드록시-5,6-디메틸-피리딘, 4-아미노-2,3-디히드록시-5,6-디메틸-피리딘, 3-아미노-4,5-디히드록시-2,6-디메틸-피리딘, 2,5-디아미노-3,4,6-트리메틸-피리딘, 3,4-디아미노-2,5,6-트리메틸-피리딘, 2,3-디아미노-4,5,6-트리메틸-피리딘, 3,4,5-트리히드록시-2,6-디메틸-피리딘, 2,3,4-트리히드록시-5,6-디메틸-피리딘, 2,5-디히드록시-3,4,6-트리메틸-피리딘, 3,4-디히드록시-2,5,6-트리메틸-피리딘, 2,3-디히드록시-4,5,6-트리메틸-피리딘, 3-아미노-2-히드록시-4,5,6-트리메틸-피리딘, 및 2-아미노-3-히드록시-4,5,6-트리메틸-피리딘으로 이루어지는 군으로부터 선택된다. 바람직하게는, 산화 방지 화합물, 바람직하게는 바람직한 것으로 위에 정의된 바와 같은 화합물의 총량은 성막 욕의 총 부피를 기준으로 0.02 mol/L 내지 0.3 mol/L 의 범위, 바람직하게는 0.05 mol/L 내지 0.15 mol/L 의 범위에 있다.
적어도 하나의 습윤 화합물은 그것을 성막 욕과 접촉시킬 때 니켈/니켈 합금 성막물의 표면의 더 나은 습윤이 얻어지도록 성막 욕의 표면 장력을 감소시킨다. 바람직하게는 적어도 하나의 습윤 화합물은, 보다 바람직하게는 알킬 포스포네이트, 알킬 에테르 포스페이트, 알킬 설페이트, 알킬 에테르 설페이트, 알킬 설포네이트, 알킬 에테르 설포네이트, 카르복실 산 에테르, 카복실 산 에스테르, 알킬 아릴 설포네이트, 아릴 알킬에테르 설포네이트, 아릴 설포네이트, 및 설포숙시네이트로부터 선택되는, 음이온성 습윤 화합물이다. 바람직하게는, 성막 욕에서 습윤 화합물, 바람직하게는 바람직한 것으로 위에 정의된 바와 같은 화합물의 총량은 성막 욕의 총 부피를 기준으로 0.0002 mol/L 내지 0.01 mol/L 의 범위, 바람직하게는 0.0005 mol/L 내지 0.002 mol/L 의 범위에 있다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 주석 이온을 포함하는 성막 욕이 산성이고, 바람직하게는 성막 욕이 0 내지 3의 범위, 보다 바람직하게는 0 내지 1의 pH를 나타낸다. 산성 pH 는 일반적으로 증가된 캐소드 효율을 낳는다. 바람직하게는 성막 욕은, 바람직하게는 질산, 아세트산 및 알킬 설 폰산으로 이루어진 군으로부터 선택되는, 하나 이상의 산을 포함한다. 바람직한 알킬 술폰 산은 메탄 술폰 산이다.
성막 욕 내의 산의 총량은 바람직하게는 성막 욕의 총 부피를 기준으로 50 g/L 내지 200 g/L, 바람직하게는 70 g/L 내지 120 g/L 범위이다.
본 발명의 방법의 단계 (ⅳ) 에서 주석/주석 합금의 전해 성막은 바람직하게는 직류를 이용하여 직류, 펄스 도금 또는 이들의 조합을 이용하여 수행된다. 펄스 도금을 사용하여, 바람직하게는 1 내지 20 A/dm2 범위의 전류 밀도가 적용된다. 직류를 사용하여, 바람직하게는 1 내지 3 A/dm2 범위의 전류 밀도가 적용되다.
(위에 기재된, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법은 바람직하게는, 단계 (iv) 에서 주석/주석 합금이 120 분 이하, 바람직하게는 60 분 이하, 보다 바람직하게는 20 분 이하 동안 전해 성막된다.
본 발명자들 자신의 실험에 따르면, 주석의 등각 성막은 주석의 비등각 성막과 비교하여 덜 까다롭다. 또한, 주석 합금은 등각 성막을 통해 신뢰성 있게 성막될 수 있는데, 이것은 비등각 성막이 이용되는 경우 일반적으로 부적절하게 이루어진다. 결과적으로, 본 발명의 방법에서, 원하는 주석 합금이 전해 성막된 니켈/니켈 합금 상에 직접적으로 그리고 신뢰성 있게 성막될 수 있다. 따라서, 후속하는 주석 합금을 위한 준비로서 전해 성막된 니켈/니켈 합금 상에 순수한 주석 중간체 성막물은 필요 없다.
따라서, (위에 설명된 바와 같은, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법은 바람직하게는, 단계 (iv) 에서, 바람직하게는 은, 납, 구리, 비스무트, 안티몬, 아연, 니켈, 알루미늄, 마그네슘, 인듐, 텔루륨 및 갈륨으로 이루어지는 군으로부터 선택되는 하나 이상의 합금 금속을 포함하며, 바람직하게는 은을 포함하는, 주석 합금이 성막된다. 주석에서의 합금 금속인 은은 순수 주석과 비교하여 융점 및 표면 장력을 감소시키는 것와 같은 우수한 특성을 나타낸다. 구리가 합금 금속으로 사용되는 경우, 소량만이 전형적으로 사용되며, 바람직하게는 주석 합금에서 구리의 총량이 주석 합금의 총 중량을 기준으로 1 중량 % 미만, 바람직하게는 0.7 중량 % 미만이 되는 그러한 것이다. 전형적으로, 합금 금속은 성막 욕에서 가용성 염으로서, 보다 바람직하게는 니트레이트, 아세테이트 및 메탄 술포네이트로 이루어진 군으로부터 선택된 염으로서 제공된다. 성막 욕 중의 은 이온의 총량은 도금 욕의 총 부피를 기준으로, 0.1 내지 1.5 g/L, 보다 바람직하게는 0.3 g/L 내지 0.7 g/L, 더욱 더 바람직하게는 0.4 g/L 내지 0.6 g/L 의 범위인 것이 바람직하다.
(i) 영구적 제 1 비전도성 레지스트 층의 개구 아래에 상기 접촉 패드를 노출시키는 유기 비전도성 기판을 제공 또는 제조하는 단계,
(ii) 활성화된 표면이 발생되도록 상기 개구 내부 및 외부에 전도성 층을 성막함으로써, 활성화된 개구를 형성하는 단계,
(iia) 활성화된 표면 상에, 패턴화된, 제 2 비전도성 레지스트 층을 활성화된 개구의 외부에 형성하여 연장된 활성화된 개구가 발생되게 하는 단계.
(iii) 연장된 활성화된 개구 내에 니켈 또는 니켈 합금을 전해 비등각적으로 성막하여, 비등각 니켈/니켈 합금이 활성화된 표면 상에 성막되게 하는 단계,
(iv) 단계 (iii) 에서 성막된 비등각 니켈/니켈 합금 상에 주석 또는 주석 합금 (바람직하게는 주석 합금) 을 전해, 등각적으로 성막하는 단계를 포함하고,
다만, 단계 (iii) 의 전해 성막은 상기 니켈/니켈 합금으로 완전히 충전되는 전부 충전된 활성화된 개구를 초래하고,
상기 니켈/니켈 합금은 활성화된 개구 외부의 활성화된 표면 상에 추가로 성막되는, 접촉 패드 (바람직하게는 구리 패드) 상에 솔더링 가능한 솔더 성막물을 형성하는 방법 (위에 기재된 바와 같은, 바람직하게는 바람직한 것으로 기재된 바와 같은 방법) 이 아주 많이 바람직하다.
전술한 바와 같이, 본 발명의 방법의 단계 (ⅲ) 에서 니켈/니켈 합금의 비등각적, 전해 성막은 우수한 평탄화되고 고른 (기본적으로 딤플 및 공극이 없는) 표면을 갖는 니켈/니켈 합금 성막물을 초래한다. 이 니켈/니켈 합금 성막물 상에서, 주석 합금을 직접 성막할 수 있다. 일반적으로, 주석 합금은 예를 들어, 칩과의 상호 연결을 형성하는데 매우 적합하다. 본 발명자들 자신의 실험에 따르면, 추가적인 금속 또는 금속 합금이 전해 성막된 주석 또는 주석 합금 위에 반드시 필요한 것은 아니며, 특히 주석 합금 위에는 필요하지 않다는 것을 보여준다. 전형적으로, 금의 층은 상기 주석/주석 합금의 산화를 피하기 위해 주석 또는 주석 합금 상에 종종 성막된다. 대조적으로, 본 발명의 방법은 그러한 보호 수단을 필요로 하지 않는다. 산화가 발생하면, 일반적으로 매우 약하고 산화물은 솔더링 플럭스를 사용하여 쉽게 제거될 수 있다. 따라서, (위에 설명된 바와 같은, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법은 바람직하게는, 단계 (ⅳ) 후에, 금이 주석 또는 주석 합금 상에 성막되지 않으며, 바람직하게는 금 및 팔라듐이 주석 또는 주석 합금 상에 성막되지 않는다. 이것은 금 및 팔라듐이 주석 또는 주석 합금에 의도적으로 성막되지 않는다는 것을 의미한다. 많은 경우에 주석 또는 주석 합금, 바람직하게는 주석 합금 상에 보호를 위해 금속이 의도적으로 전혀 성막되지 않는 것이 훨씬 더 바람직하다. 이것은 주석 또는 주석 합금 (바람직하게는 주석 합금) 이 솔더링 전에 가장 바깥 쪽의 금속층이라는 것을 의미한다. 따라서, 본 발명의 방법은 적은 수의 단계만을 포함하고 따라서, 신속하고, 동시에 매우 신뢰성이 있고 낮은 레벨의 복잡도를 포함한다.
대조적으로, 일부 경우에, (위에 설명된, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법이 바람직하게는, 단계 (iv) 에서, 주석이 성막되고 이후에 주석의 상부에 제 2 금속, 바람직하게는 은, 납, 구리, 비스무트, 안티몬, 아연, 니켈, 알루미늄, 마그네슘, 인듐, 텔루륨, 및 갈륨으로 이루어지는 군으부터 선택되는 적어도 하나의 금속, 바람직하게는 은이 성막된다 (도 2 참조). 그러한 경우에, 솔더 성막물의 용융은 결국 주석 합금을 초래할 것이다. 바람직하게는, 제 2 금속은 금을 포함하지 않고, 보다 바람직하게는 금 및 팔라듐을 포함하지 않는다. 구리가 제 2 금속으로 사용되는 경우, 아주 박형 층만이 성막되며, 바람직하게는 용융 후 얻어지는 주석 합금에서, 구리의 총량이 주석 합금의 총 중량을 기준으로 1 중량 % 미만, 바람직하게는 0.7 중량 % 미만이 되는 그러한 것이다.
일부 경우에, (위에 설명된, 바람직하게는 바람직한 것으로 설명된 바와 같은) 본 발명의 방법이 더욱 바람직하게는, 솔더링 가능한 솔더 성막물 전체에서, 니켈/니켈 합금의 총 부피는 전체 솔더링 가능한 솔더 성막물의 총 부피에 기초하여 주석 및 주석 합금의 전체 부피보다 크다.
본 발명은 또한 인쇄 회로 판 (PCB), 특히 (위에 기재된 바와 같은, 바람직하게는 바람직한 것으로 기재된 바와 같은) 본 발명의 방법을 통해 얻어지는 인쇄 회로 판에 관한 것이다.
일반적으로, 본 발명은 활성화된 접촉 패드 상에 솔더링 가능한 솔더 성막물을 노출시키는 인쇄 회로 판에 관한 것이며, 상기 성막물은 영구적 솔더 마스크 내에 부분적으로 매립되고 상기 활성화된 접촉 패드로부터 시작하는 연속적인 층들
(a) 니켈 또는 니켈 합금 층,
(b) 상기 니켈/니켈 합금 층 상의 주석 또는 주석 합금 층
의 시퀀스를 갖고,
영구적 솔더 마스크에 매립되는, 솔더 성막물의 부분에서, 니켈/니켈 합금의 총 부피는 주석 및 주석 합금의 총 부피보다 더 크다.
"상에 노출시키는 것" 은 솔더링 가능한 솔더 성막물이 영구적 솔더 마스크로 둘러싸여 있지만 그것에 의해 덮이지 않은 접촉 패드 상에 위치한다는 것을 의미한다. 이것은 솔더링을 위해 솔더 성막물이 접근 가능함을 의미한다.
"활성화된 접촉 패드" 는 금속의 전해 성막을 위해 준비/제조된 접촉 패드 (바람직하게는 구리 패드) 를 나타낸다. 이것은 이러한 접촉 패드가 금속의 전해 성막에 충분한 전류에 접근할 수 있는 것을 의미한다. 바람직하게는, 전도성 층은 솔더 마스크 및 접촉 패드 위에 성막되어 그러한 활성화된 접촉 패드를 얻는다.
"부분적으로 매립됨" 은 솔더 성막물의 부분이 영구적 솔더 마스크에 의해 에워싸이거나/둘러싸임으로써, 마스크 내에 매립됨을 나타낸다. 바꾸어 말하면, 솔더 성막물의 부분은, 전술된 본 발명의 방법에서 활성화된 개구 내의 솔더 성막물에 대응하는 것이다.
바람직하게는, 영구적 솔더 마스크에 매립된 솔더 성막물의 일부는 완전히 니켈/니켈 합금이다.
(위에 설명된 바와 같은, 바람직하게는 바람직한 것으로 설명된 바와 같은) 인쇄 회로 판은 바람직하게는, 상기 니켈/니켈 합금 층 내의 니켈/니켈 합금이 비등각 니켈/니켈 합금이다. 이것은, 니켈/니켈 합금 층은- 그의 성막 두께에 있어서- 그것이 성막되는 표면의 윤곽을 동일하게 따르지 않거나 또는 이에 대해 등각을 이루지 않는 것을 의미한다.
본 발명의 방법에 관하여 전술한 것은 바람직하게는 마찬가지로 본 발명의 인쇄 회로 판에 적용된다.
본 발명은 또한, 하기 비제한적인 실시예에 의해 예시된다.
실시예
제 1 단계에서 영구적 솔더 마스크 (영구적 제 1 비전도성 레지스트 층) 의 각각의 원형 개구 아래에 여러 구리 패드를 노출시키는 유기 비전도성 기판이 제공되었다 (도 1a 에 예시적으로 도시됨). 각각의 개구는 약 40 ㎛의 최대 개구 직경을 갖는다. 솔더 마스크 층 두께는 약 20 ㎛였다.
제 2 단계에서 약 500 nm 의 층 두께를 갖는 전도성 구리 층 (Printoganth TP1, Atotech) 을 유기, 비전도성 기판 전체 상에 무전해 성막하여, 개구 내부 및 외부에 활성화된 표면을 갖는 솔더 마스크가 발생되었다. 이것은 전도성 구리 층이 또한 개구 아래의 각각의 구리 패드 상에 성막되는 것을 포함한다 (도 1b에 예시적으로 도시됨). 결과적으로, 활성화된 개구들이 발생되어, 후속 전해 니켈 성막을 위한 전기 연결성을 나타냈다.
제 3 단계에서, 약 25 ㎛의 층 두께를 갖는 제 2 비전도성 레지스트 층 (전형적으로 Hitachi 또는 Dow 에 의해 공급됨) 으로서의 임시 포토 이미지 가능한 레지스트 층이 솔더 마스크의 활성화된 표면 상에 형성되고, 이후에 패턴화되어 연장된 활성화된 개구가 발생되었다 (도 1c 에 예시적으로 도시됨).
제 4 단계에서, 제 3 단계 후에 수득된 비전도성 기판의 표면을 35 ℃, 산성 세정 용액 (Cupra Pro S8, Atotech) 에서 5 분 동안 세정하였다.
제 5 단계에서 순수한 니켈을 연장된 활성화된 개구내에 전해 성막하여 니켈을 활성화된 개구의 내부 및 외부의 활성화된 표면 상에 성막하였다 (도 1d 에 예시적으로 도시됨). 니켈 성막은 약 20 ℃의 온도에서 20 분 동안 수성 니켈 도금 욕에서 3 A/dm2 의 전류 밀도를 갖는 직류를 이용하여 수행되었다. 니켈 도금 욕 (베이스 도금 욕 : Spherolyte, Atotech) 는 총량 30 g/L 내지 60 g/L 의 니켈 이온, 붕산 및 총량이 10 mg/L 내지 1000 mg/L 의 범위의 식 (Ia) 및 (IIa) 의 화합물들의 군으로부터 선택되는 적어도 하나의 평탄화 화합물을 함유하였다. 활성화된 개구는 니켈로 완전히 충전되었고, 또한 활성화된 개구 외부의 전도성 층 상에 니켈이 현저하게 성막되었고, 활성화된 개구 외부에 전도성 층 상에 성막된 니켈의 두께는 활성화된 개구 내부의 성막된 니켈의 두께보다 작다. 결국, 니켈 성막물의 고르고 평탄화된 표면이 얻어졌는데, 이는 니켈이 비등각적으로 성막되었음을 의미한다.
제 6 단계에서, 대략 25 g/L 주석 이온 및 100 내지 140 g/L 의 유기산 (예시적으로도 1e에 도시된 바와 같음) 을 포함하는 주석 성막 욕을 이용하여 전해 성막된 니켈 상에 순수한 주석이 전해 성막되었다. 주석 성막은 약 25 ℃의 온도에서 20 분 동안 2 A/dm2 의 전류 밀도를 갖는 직류를 이용하여 수행되었다.
제 7 단계에서, 임시, 패턴화된 포토 이미지 가능한 레지스트 층은 제 1 박리 용액 (Re-sistStrip IC, Atotech; 도 1f 에 예시적으로 도시됨) 을 이용함으로써 제거 (박리) 되었다.
제 8 단계에서, 임시, 패턴화된 포토 이미지 가능한 레지스트 층을 박리한 후에 노출된 구리 전도성 층의 구리도 제 2 박리 용액 (EcoFlash, Atotech; 도 1f 에도 예시적으로 도시됨) 을 이용함으로써 제거 (박리) 되었다.
따라서, 약 40 ㎛의 최대 직경을 나타내는 개구에 솔더링 가능한 솔더 성막물을 갖는 인쇄 회로 판이 얻어졌으며, 솔더 성막물의 영구적 솔더 마스크에 매립된 부분은 완전히 니켈이다.
후속 테스트에서, 솔더링 가능한 솔더 성막물은 245 ℃ 에서 용융되었다. 이 테스트에 따르면, 약 500nm의 전도성 층의 층 두께에도 불구하고, 용융된 솔더 성막물 내의 구리의 총량은 0.1 중량 % 미만이었다.
또한, 테스트 칩과의 상호 연결부를 형성할 때, WO 2010/046235 A1에 기초한 비교 예와 비교하여 치수 안정성이 또한 증가되었다. 증가된 치수 안정성은 이미 245 ℃에서의 용융 후에 관찰되었다. 용융 시, 솔더 성막물은 WO'235에 따라 얻어진 용융 솔더 성막물보다 그의 형상 및 치수를 유지하였다.
또한, 내부 강성은 WO 2010/046235 A1 에 기초한 비교 예와 비교해 현저히 더 높았다.

Claims (15)

  1. 접촉 패드 (B) 상에 솔더링 가능한 솔더 성막물을 형성하는 방법으로서,
    (i) 제 1 비전도성 레지스트 층 (C) 의 개구 (F) 아래의 상기 접촉 패드를 노출시키는 유기 비전도성 기판 (A) 을 제공 또는 제조하는 단계,
    (ii) 활성화된 표면이 발생되도록 상기 개구의 내부 (G") 및 외부 (G') 에 전도성 층 (G) 을 성막함으로써, 활성화된 개구 (F') 를 형성하는 단계,
    (iii) 상기 활성화된 개구 내에 니켈 (D) 또는 니켈 합금 (D) 를 전해 성막하여 니켈/니켈 합금이 상기 활성화된 표면 상에 성막되는 단계,
    (iv) 상기 단계 (iii) 에서 성막된 상기 니켈/니켈 합금 상에 주석 (E) 또는 주석 합금 (E) 를 전해 성막하는 단계를 포함하고,
    다만, 상기 단계 (ⅲ) 또는 (ⅳ) 의 전해 성막은 전부 충전된 활성화된 개구를 초래하며,
    상기 전부 충전된 활성화된 개구는 상기 니켈/니켈 합금으로 완전히 충전되거나, 또는 상기 전부 충전된 활성화된 개구에서 니켈/니켈 합금의 총 부피는 상기 전부 충전된 활성화된 개구의 총 부피를 기준으로, 상기 주석 및 주석 합금의 총 부피보다 더 큰, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 유기 비전도성 기판은 회로 판, 바람직하게는 인쇄 회로 판인, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 개구를 나타내는 상기 제 1 비전도성 레지스트 층은 200 ㎛ 이하, 바람직하게는 100 ㎛ 이하, 보다 바람직하게는 50 ㎛ 이하, 더욱 더 바람직하게는 35 ㎛ 이하, 가장 바람직하게는 20 ㎛ 이하, 더욱 가장 바람직하게는 15 ㎛ 이하인 층 두께를 갖는, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    단계 (i) 에서의 상기 개구의 최대 너비는 1000 ㎛ 이하, 바람직하게는 500 ㎛ 이하, 보다 바람직하게는 200 ㎛ 이하, 가장 바람직하게는 50 ㎛ 이하, 더욱 가장 바람직하게는 30 ㎛ 이하인, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전도성 층의 층 두께는 200 nm 내지 2500 nm 의 범위, 바람직하게는 300 nm 내지 2000 nm 의 범위, 보다 바람직하게는 350 nm 내지 1500 nm 의 범위, 더욱 더 바람직하게는 400 nm 내지 1200 nm 의 범위, 가장 바람직하게는 500 nm 내지 1000 nm 의 범위에 있는, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    단계 (ⅲ) 에서 니켈/니켈 합금이 상기 활성화된 개구내에 비등각적으로 성막되어 비등각 니켈/니켈 합금이 상기 활성화된 표면 상에 성막되는, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 단계 (iii) 에서의 니켈/니켈 합금은 상기 니켈 도금 욕의 총 부피를 기준으로 총량 1g/L 내지 160g/L, 바람직하게는 1g/L 내지 70g/L, 보다 바람직하게는 20g/L 내지 70g/L, 가장 바람직하게는 30g/L 내지 60g/L 의 니켈 이온을 포함하는 니켈 도금 욕을 통해 성막되는, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  8. 제 7 항에 있어서,
    상기 니켈 도금 욕은 하나 이상의 평탄화제 화합물을 포함하며, 상기 하나 이상의 평탄화제 화합물은
    바람직하게는 피리딘 및 치환된 피리딘으로 이루어진 군으로부터 선택되며,
    보다 바람직하게는 하기 식 (I) 및 (II) 의 화합물로 이루어지는 평탄화제 화합물의 군으로부터 선택되며,
    Figure pct00004

    식중에서
    R1 은 독립적으로 수소, 치환 또는 비치환 알킬이거나, 또는 치환 또는 비치환 알케닐이다,
    R2 는 독립적으로
    -(CH2)n-SO3 -, 여기서 n 은 1, 2, 3, 4, 5, 또는 6 이거나, 또는
    -(CH2)n-SO3 -, 여기서 n 은 1, 2, 3, 4, 5, 또는 6 이고, -(CH2)n-SO3 - 내의 하나 이상의 수소 원자는 치환기에 의해 치환된다,
    더욱 더 바람직하게는 하기 식 (Ia) 및 (IIa) 의 화합물로 이루어지는 평탄화제 화합물의 군으로부터 선택되며,
    Figure pct00005
    식중
    R1 는 독립적으로
    - 식 (Ia) 에서, 메틸, 에틸, 선형 또는 분지형 프로필이거나, 또는 선형 또는 분지형 부틸이다,
    - 식 (IIa) 에서 -(CH2)m-CH=CH2 이며, 여기서 m 은 0, 1, 2, 3, 또는 4 이다, 그리고
    R2 는 독립적으로 (CH2)n-SO3 - 이고, 여기서 n 은 1, 2, 3, 또는 4 이다,
    가장 바람직하게는 하기 식 (Ib) 및 (IIb)
    Figure pct00006

    의 화합물로 이루어지는 평탄화제 화합물의 군으로부터 선택되는, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    단계 (ⅳ) 는 단계 (ⅲ) 직후에 수행되는, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    단계 (iv) 에서 상기 주석 및 주석 합금은 단계 (iii) 에서 성막된 상기 니켈/니켈 합금 상에 각각 등각적으로 성막되는, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 주석 및 주석 합금은 평탄화 화합물을 함유하지 않는 성막 욕을 통해 전해 성막되는, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 접촉 패드 상에 솔더링 가능한 솔더 성막물을 형성하는 방법으로서,
    (i) 영구적 제 1 비전도성 레지스트 층의 개구 아래의 상기 접촉 패드를 노출시키는 유기 비전도성 기판을 제공 또는 제조하는 단계,
    (ii) 활성화된 표면이 발생되도록 상기 개구 내부 및 외부에 전도성 층을 성막함으로써, 활성화된 개구를 형성하는 단계,
    (iia) 상기 활성화된 표면 상에, 패턴화된 제 2 비전도성 레지스트 층을 상기 활성화된 개구의 외부에 형성하여 연장된 활성화된 개구가 발생되게 하는 단계 ,
    (iii) 상기 연장된 활성화된 개구 내에 니켈 또는 니켈 합금을 전해 비등각적으로 성막하여, 비등각 니켈/니켈 합금이 상기 활성화된 표면 상에 성막되게 하는 단계,
    (iv) 상기 단계 (iii) 에서 성막된 상기 비등각 니켈/니켈 합금 상에 주석 또는 주석 합금을 전해, 등각적으로 성막하는 단계를 포함하고,
    다만, 상기 단계 (iii) 의 전해 성막은 상기 니켈/니켈 합금으로 완전히 충전되는 전부 충전된 활성화된 개구를 초래하고,
    상기 니켈/니켈 합금은 상기 활성화된 개구 외부의 상기 활성화된 표면 상에 추가로 성막되는, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    단계 (ⅳ) 후에, 금이 상기 주석 또는 주석 합금 상에 성막되지 않으며, 바람직하게는 금 및 팔라듐이 상기 주석 또는 주석 합금 상에 성막되지 않는, 솔더링 가능한 솔더 성막물을 형성하는 방법.
  14. 솔더링 가능한 솔더 성막물을 활성화된 접촉 패드 상에 노출시키는 인쇄 회로 판으로서,
    상기 성막물은 영구적 솔더 마스크 내에 부분적으로 매립되고, 활성화된 구리 패드로부터 시작하여 이하의 연속적인 층들
    (a) 니켈 또는 니켈 합금 층,
    (b) 상기 니켈/니켈 합금 층 상의 주석 또는 주석 합금 층
    의 시퀀스를 갖고,
    상기 영구적 솔더 마스크에 매립되는, 상기 솔더 성막물의 부분에서, 니켈/니켈 합금의 총 부피는 주석 및 주석 합금의 총 부피보다 더 큰, 인쇄 회로 판.
  15. 제 14 항에 있어서,
    상기 니켈/니켈 합금 층 내의 니켈/니켈 합금은 비등각 니켈/니켈 합금인, 인쇄 회로 판.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109156080B (zh) * 2016-05-16 2021-10-08 株式会社村田制作所 陶瓷电子部件
US11276659B2 (en) * 2020-02-28 2022-03-15 Micron Technology, Inc. Methods for forming elements for microelectronic components, related conductive elements, and microelectronic components, assemblies and electronic systems incorporating such conductive elements

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286542A (ja) * 1999-03-31 2000-10-13 Harima Chem Inc 半田付け方法及び半田付け基材
KR20120020764A (ko) * 2010-08-31 2012-03-08 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
KR20140000663A (ko) * 2010-08-02 2014-01-03 아토테크더치랜드게엠베하 기판 상에 솔더 성막 및 비용융 범프 구조들을 형성하는 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2836581A1 (de) * 1978-08-21 1980-03-06 Henkel Kgaa N-(2,3-dihydroxypropyl)-pyridiniumsulfate, deren herstellung sowie diese enthaltende saure galvanische nickelbaeder
US5693209A (en) 1989-09-14 1997-12-02 Atotech Deutschland Gmbh Process for metallization of a nonconductor surface
US5503877A (en) 1989-11-17 1996-04-02 Atotech Deutschalnd Gmbh Complex oligomeric or polymeric compounds for the generation of metal seeds on a substrate
ES2257987T3 (es) 1993-03-18 2006-08-16 Atotech Deutschland Gmbh Composicion y procedimiento para tratar una superficie revestida con un revestimiento de inmersion autoacelerante y autorenovador, sin formaldehido.
US5650595A (en) * 1995-05-25 1997-07-22 International Business Machines Corporation Electronic module with multiple solder dams in soldermask window
IT1275486B (it) * 1995-07-06 1997-08-07 Giuseppe Faranda Sistema di sintesi per l'ottenimento di piridin propil sulfo betaina, senza rischi per l'uomo e per l'ambiente
US6355153B1 (en) * 1999-09-17 2002-03-12 Nutool, Inc. Chip interconnect and packaging deposition methods and structures
JP2002271026A (ja) 2001-03-14 2002-09-20 Sony Corp 多層型プリント配線基板及び多層型プリント配線基板の製造方法
EP1322146A1 (en) 2001-12-18 2003-06-25 Phoenix Precision Technology Corporation Method of electroplating solder bumps on an organic circuit board
JP2003258014A (ja) * 2002-03-04 2003-09-12 Megic Corp 半導体表面上に金属バンプを形成する方法
TWI255158B (en) * 2004-09-01 2006-05-11 Phoenix Prec Technology Corp Method for fabricating electrical connecting member of circuit board
TWI270329B (en) 2005-04-04 2007-01-01 Phoenix Prec Technology Corp Method for fabricating conducting bump structures of circuit board
US7659193B2 (en) 2005-12-23 2010-02-09 Phoenix Precision Technology Corporation Conductive structures for electrically conductive pads of circuit board and fabrication method thereof
TWI319297B (en) 2006-06-06 2010-01-01 Phoenix Prec Technology Corp Repair structure of circuit board having pre-soldering bumps and method thereof
CN101005733A (zh) * 2006-12-29 2007-07-25 上海芯光科技有限公司 薄型半导体照明平面集成光源模块的制造方法
US20090188805A1 (en) * 2008-01-25 2009-07-30 Government Of The United States Of America, As Represented By The Superconformal electrodeposition of nickel iron and cobalt magnetic alloys
JP2012506628A (ja) * 2008-10-21 2012-03-15 アトテツク・ドイチユラント・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 基板上にはんだ堆積物を形成する方法
KR20100060968A (ko) * 2008-11-28 2010-06-07 삼성전기주식회사 메탈 포스트를 구비한 기판 및 그 제조방법
EP2405469B1 (en) * 2010-07-05 2016-09-21 ATOTECH Deutschland GmbH Method to form solder alloy deposits on substrates
JP5588419B2 (ja) 2011-10-26 2014-09-10 株式会社東芝 パッケージ
JP5364838B1 (ja) 2012-11-30 2013-12-11 Ｊｘ日鉱日石金属株式会社 キャリア付銅箔
JP6032254B2 (ja) 2013-10-11 2016-11-24 大日本印刷株式会社 パワーモジュール用金属配線付基板、パワーモジュール及びパワーモジュール用基板、並びにパワーモジュール用金属配線付基板の製造方法
WO2016180944A1 (en) 2015-05-13 2016-11-17 Atotech Deutschland Gmbh Method for manufacturing of fine line circuitry

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286542A (ja) * 1999-03-31 2000-10-13 Harima Chem Inc 半田付け方法及び半田付け基材
KR20140000663A (ko) * 2010-08-02 2014-01-03 아토테크더치랜드게엠베하 기판 상에 솔더 성막 및 비용융 범프 구조들을 형성하는 방법
KR20120020764A (ko) * 2010-08-31 2012-03-08 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법

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