KR20190098132A - 와이어 본딩 애플리케이션들을 위한 패키지 구조체들에서의 인터포저 설계 - Google Patents

와이어 본딩 애플리케이션들을 위한 패키지 구조체들에서의 인터포저 설계 Download PDF

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KR20190098132A
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die
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wire conductive
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아이핑 탄
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인텔 코포레이션
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Abstract

마이크로전자 패키지 구조체들을 형성하는 방법들, 및 그에 의해 형성된 구조체들이 설명된다. 그러한 방법들/구조체들은 보드 상에 제1 다이를 부착하는 것, 제1 다이의 상부 표면 상에 인터포저를 부착하는 것, 및 인터포저에 인접한 제1 다이의 상부 표면 상에 제2 다이를 부착하는 것을 포함할 수 있으며, 제2 다이는 제1 다이의 중심 영역으로부터 오프셋된다. 제2 다이로부터 인터포저의 상부 표면으로 연장되는 제1 와이어 전도성 구조체가 제2 다이에 부착될 수 있다. 제2 와이어 전도성 구조체가 인터포저에 부착되고 인터포저로부터 보드로 연장된다.

Description

와이어 본딩 애플리케이션들을 위한 패키지 구조체들에서의 인터포저 설계
마이크로전자 패키지 구조체들은, 예를 들어, 컴퓨팅 디바이스들 및/또는 메모리 디바이스들과 같은, 다양한 다이/디바이스들을 지지하기 위해 사용될 수 있다. 하우징 다이에서 이용될 수 있는 패키징 구조체들은 더 큰 하부 다이 상에 장착된 더 작은 상부 다이를 포함할 수 있는 하이브리드 패키지들을 포함할 수 있다.
본 명세서는 특정 실시예들을 구체적으로 가리키며 특정 실시예들을 명백하게 주장하는 청구항들로 결론지어지지만, 이들 실시예의 이점들은 첨부 도면들과 함께 판독될 때에 본 발명의 다음의 설명으로부터 더 용이하게 확인될 수 있다.
도 1a 내지 도 1d는 실시예들에 따른 구조체들의 단면도들을 나타낸다.
도 2는 실시예들에 따른 프로세스 흐름을 나타낸다.
도 3은 실시예들에 따른 방법의 흐름도를 나타낸다.
도 4는 실시예들에 따른 컴퓨팅 디바이스의 개략도를 나타낸다.
이하의 상세한 설명에서는, 방법들 및 구조체들이 실시될 수 있는 구체적인 실시예들을 예시로서 도시하는 첨부 도면들에 대해 참조가 이루어진다. 이러한 실시예들은 본 기술분야의 통상의 기술자들이 실시예들을 실시할 수 있도록 충분히 상세하게 설명된다. 다양한 실시예들은, 상이하더라도, 반드시 상호 배타적인 것은 아니라는 것이 이해되어야 한다. 예를 들어, 하나의 실시예에 관련하여 본 명세서에서 설명되는 특정한 특징, 구조 또는 특성은 실시예들의 사상 및 범위를 벗어나지 않고 다른 실시예들 내에서 구현될 수 있다. 추가로, 각각의 개시된 실시예 내에서의 개별 요소들의 위치 또는 배열은 실시예들의 사상 및 범위를 벗어나지 않고 수정될 수 있음을 이해해야 한다.
그러므로, 다음의 상세한 설명은 제한적인 의미에서 취해지지 않아야 하고, 실시예들의 범위는 청구항들에 의해 권리가 부여된 등가물들의 전체 범위와 함께 적절하게 해석되는 첨부된 청구항들에 의해서만 정의된다. 도면들에서, 유사한 참조번호들은 여러 개의 도면들 전체에 걸쳐 동일하거나 유사한 기능성을 지칭할 수 있다. 본 명세서에서 사용된 용어들 "~ 위에(over)", "~에(to)", "~사이에(between)" 및 "~상에(on)"는 다른 층들에 대한 하나의 층의 상대적인 포지션을 지칭할 수 있다. 다른 층 "~위에" 또는 "~상에" 하나의 층 또는 다른 층"에" 본딩된 하나의 층은 다른 층과 직접 접촉할 수 있거나 하나 이상의 개재 층을 가질 수 있다. 층들 "사이"의 하나의 층은 층들과 직접 접촉할 수 있거나 하나 이상의 개재 층을 가질 수 있다. 서로 "인접한(adjacent)" 층들 및/또는 구조체들은 그들 사이에 개재 구조체들/층들을 갖거나 갖지 않을 수 있다. 다른 층(들)/구조체(들) 바로 위에 있는/그와 직접 접촉하는 층(들)/구조체(들)는 그들 사이에 어떠한 개재 층(들)/구조체(들)도 갖지 않을 수 있다.
본 명세서에서 실시예들의 다양한 구현들은 패키지 기판과 같은 기판 상에 형성되거나 그 위에서 수행될 수 있다. 패키지 기판은 집적 회로(IC) 다이와 같은 전기적 컴포넌트와 IC 패키지가 결합될 수 있는 다음-레벨 컴포넌트(예를 들어, 회로 보드) 사이에 전기적 통신을 제공할 수 있는 임의의 적절한 타입의 기판을 포함할 수 있다. 다른 실시예에서, 기판은 하부 IC/다이 패키지와 결합된 상부 IC 패키지와 IC 다이 사이에 전기적 통신을 제공할 수 있는 임의의 적절한 타입의 기판을 포함할 수 있고, 추가 실시예에서, 기판은 상부 IC 패키지와 IC 패키지가 결합되는 다음-레벨 컴포넌트 사이의 전기적 통신을 제공할 수 있는 임의의 적절한 타입의 기판을 포함할 수 있다.
기판은 또한 다이에 대한 구조적 지지를 제공할 수 있다. 예로서, 하나의 실시예에서, 기판은 코어 층(유전체 또는 금속 코어) 주위에 빌드-업된 (유전체 재료 및 금속의 교번 층(alternating layer)들을 포함하는) 멀티-층 기판을 포함할 수 있다. 다른 실시예에서, 기판은 코어리스(coreless) 멀티-층 기판을 포함할 수 있다. 다른 타입들의 기판들 및 기판 재료들은 또한 개시된 실시예들에서 용도를 찾을 수 있다(예를 들어, 세라믹, 사파이어, 유리 등). 또한, 하나의 실시예에 따르면, 기판은 다이 자체 위에 빌드-업되는 유전체 재료 및 금속의 교번 층들을 포함할 수 있다- 이러한 프로세스는 때때로 "범프리스 빌드-업 프로세스(bumpless build-up process)"로서 지칭된다. 그러한 접근법이 이용되는 경우, (일부 경우들에서, 빌드-업 층들이 다이 바로 위에 배치될 수 있기 때문에) 전도성 인터커넥트들이 필요하거나 필요하지 않을 수 있다.
다이는 전방-측 및 대향하는 후방-측을 포함할 수 있다. 일부 실시예들에서, 전방-측은 다이의 "활성 표면"으로서 지칭될 수 있다. 다수의 인터커넥트들이 다이의 전방-측으로부터 기저 기판으로 연장될 수 있고, 이러한 인터커넥트들은 다이와 기판을 전기적으로 결합시킬 수 있다. 일부 경우들에서, 다이는 마더보드와 같은 보드에 직접 결합될 수 있다. 인터커넥트들/트레이스들은 다이와 기판/보드 사이의 전기적 통신을 제공할 수 있는 임의의 타입의 구조체 및 재료들을 포함할 수 있다. 일부 하나의 실시예에서, 다이는 플립-칩 배열로 기판 상에 배치될 수 있다. 실시예에서, 인터커넥트들은 다이 상의 전기 전도성 단자(예를 들어, 패드, 범프, 스터드 범프, 기둥(column), 필러(pillar), 또는 다른 적절한 구조체 또는 구조체들의 조합) 및 기판 상의 대응하는 전기 전도성 단자(예를 들어, 패드, 범프, 스터드 범프, 기둥, 필러, 또는 다른 적절한 구조체 또는 구조체들의 조합)를 포함한다.
(예를 들어, 볼들 또는 범프들의 형태의) 솔더는 기판 및/또는 다이의 단자들 상에 배치될 수 있고, 다음으로 이러한 단자들은 솔더 리플로우 프로세스(solder reflow process)를 사용하여 접합(join)될 수 있다. 물론, 많은 다른 타입들의 인터커넥트들 및 재료들이 가능하다는 것을 이해해야 한다(예를 들어, 다이와 기판 사이에 연장되는 와이어본드들). 본 명세서의 일부 실시예들에서, 다이는 플립-칩 배열의 다수의 인터커넥트에 의해 기판과 결합될 수 있다. 그러나, 다른 실시예들에서, 대안적인 구조체들 및/또는 방법들이 다이를 기판과 결합하기 위해 이용될 수 있다.
하이브리드 패키지 구조체들 상에 와이어 본드들을 형성하는 방법들을 포함하여 패키징 구조체들을 형성하는 방법들의 실시예들이 설명된다. 그러한 방법들/구조체들은 보드 상에 제1 다이를 부착하는 것, 제1 다이의 상부 표면 상에 인터포저를 부착하는 것, 및 인터포저에 인접한 제1 다이의 상부 표면 상에 제2 다이를 부착하는 것을 포함할 수 있으며, 제2 다이는 제1 다이의 중심 영역으로부터 오프셋된다. 제2 다이로부터 인터포저의 상부 표면으로 연장되는 제1 와이어 전도성 구조체가 제2 다이에 부착될 수 있다. 인터포저로부터 보드로 연장되는 제2 와이어 전도성 구조체가 인터포저에 부착된다. 본 명세서의 실시예들은 하이브리드 패키지들에서의 증가된 와이어 스윕(wire sweep) 성능 및 다이 에지 클리어런스를 가능하게 한다.
도 1a 내지 도 1d는, 예를 들어 하이브리드 마이크로전자 패키지들에서 와이어 스윕을 개선하는 인터포저를 포함하는 패키지 구조체들을 제조하는 실시예들의 단면도들을 예시한다. 도 1a(단면도)에서, 예를 들어, 하이브리드 패키지(100)와 같은 패키지 구조체(100)의 일부가 도시된다. 실시예에서, 기판(102)은 예를 들어, 난연제(flame retardant)(FR4)인 섬유유리 강화 에폭시 라미네이트 보드와 같은 보드를 포함할 수 있다. 다른 실시예에서, 패키지 기판(102)은 예를 들어, 인쇄 회로 기판(PCB 보드)과 같은 보드의 일부를 포함할 수 있고, 다른 실시예들에서, 기판(102)은 마더보드를 포함할 수 있다.
실시예에서, 마이크로전자 다이와 같은, 다이(106)는 기판(102)의 상부 표면 상에 배치될 수 있다. 실시예에서, 제1 다이(106)를 포함할 수 있는 다이(106)는 플립 칩 다이를 포함할 수 있다. 다른 실시예들에서, 다이(106)는 마이크로프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋 등과 같은 (이로 제한되지 않음) 임의의 타입의 마이크로전자 디바이스를 포함할 수 있다. 하나의 실시예에서, 다이(106)는 다수의 기능 유닛(예를 들어, 하나 이상의 처리 유닛, 하나 이상의 그래픽 유닛, 하나 이상의 통신 유닛, 하나 이상의 신호 처리 유닛, 하나 이상의 보안 유닛 등)을 갖는 시스템 온 칩(SOC)을 포함한다. 그러나, 개시된 실시예들은 임의의 특정한 타입 또는 부류의 다이/디바이스들로 제한되지 않는다는 것을 이해해야 한다. 디바이스/다이(106)의 하부 표면(107)은 솔더 볼들/전도성 구조체들(104)에 의해 기판/보드(102)와 전기적 및 물리적으로 결합될 수 있다. 제1 다이(106)는 길이(134)를 포함할 수 있다.
솔더 볼들(108)은 기판/보드의 하부 표면 상에 배치될 수 있다. 인터포저(112)는 다이(106)의 상부 표면(109) 상에 배치될 수 있다. 예를 들어, 인터포저(112)는 신호들을 라우팅하기 위한, 예를 들어, PCB 보드와 같은 임의의 적절한 타입의 보드/기판을 포함할 수 있다. 실시예에서, 인터포저(112)는 상부 표면 상에 적어도 하나의 본드 패드를 포함할 수 있다. 실시예에서, 인터포저(112)는 다이(106)의 중심 영역/위치(122)로부터 오프셋될 수 있다. 제2 다이(110)는 다이(106)의 상부 표면(109) 상에 배치될 수 있고, 상부 표면 상의 인터포저(112)에 인접할 수 있다. 실시예에서, 제2 다이(110)는 메모리 다이를 포함할 수 있다.
다른 실시예들에서, 제2 다이(110)는 특정한 애플리케이션에 따른 임의의 타입의 적절한 다이/디바이스를 포함할 수 있다. 실시예에서, 제2 다이(110)의 풋프린트(124)는 제1 다이(106)의 중심 위치(122)로부터 오프셋될 수 있다. 제2 다이(110)의 주변 에지는 다이(106)의 단부 부분으로부터 거리(126)에 위치될 수 있다. 제2 다이(110)는 길이(136)를 포함할 수 있다. 실시예에서, 제1 다이(106)는 제2 다이(110)의 길이(136)의 약 2배보다 큰 길이(134)를 포함할 수 있다.
제1 와이어 전도성 구조체(116)는 제2 다이(110)에 배치/부착될 수 있다. 실시예에서, 제1 와이어 전도성 구조체(116)는 와이어 구조체를 포함할 수 있고, 실시예에서 볼 본드와 같은 본드에 의해 제2 다이(110)의 상부 표면에 본딩될 수 있다. 실시예에서, 볼 본드는 금, 구리, 또는 은을 포함할 수 있고, 본 명세서에서의 와이어 구조체들은 유사한 재료들을 포함할 수 있다. 실시예에서, 제1 와이어 전도성 구조체(116)의 제1 단부(115)는 제2 다이(110)의 상부 표면에 부착될 수 있다. 제1 와이어 전도성 구조체(116)의 제2 단부(117)는 인터포저(112)에 부착/본딩될 수 있다. 실시예에서, 제1 와이어 전도성 구조체(116)는 전도성 와이어를 포함할 수 있으며, 전도성 와이어의 제1 단부(115) 및 제2 단부(117)는 각각 제2 다이(110) 상으로 그리고 인터포저(112) 상으로 본딩될 수 있다. 실시예에서, 제1 와이어 전도성 구조체(116)는 제2 다이(110)로부터 인터포저(112)의 상부 표면으로 연장될 수 있다.
실시예에서, 제2 와이어 전도성 구조체(114)는 인터포저(112)의 상부 표면으로부터 보드(102)의 상부 표면으로 연장될 수 있다. 실시예에서, 제2 와이어 전도성 구조체(114)의 제1 단부(119)는 인터포저(112)의 상부 표면 상에 배치될 수 있고, 제2 와이어 전도성 구조체(114)의 제2 단부(121)는 보드(102)의 상부 표면 상에 배치될 수 있다. 실시예에서, 제2 와이어 전도성 구조체(114)의 제1 단부(119)는 제2 다이(110)의 상부 표면 상의 제1 와이어 전도성 구조체(116)의 제2 단부(117)에 인접할 수 있다. 실시예에서, 제3 와이어 전도성 구조체(118)는 상부 다이(112)의 상부 표면으로부터 보드(102)의 상부 표면으로 연장될 수 있다. 실시예에서, 제3 와이어 전도성 구조체(118)는 제2 다이(110)의 상부 표면 상에 배치될 수 있으며, 제1 와이어(116)의 제1 단부(115)는 제2 다이(110)의 상부 표면의 대향 측면 상에 배치된다.
실시예에서, 제2 다이(110)의 에지는 거리(126)만큼 제1 다이(106)의 에지로부터 오프셋될 수 있다. 실시예에서, 제2 와이어 전도성 구조체(114)는 제1 다이(106)의 에지로부터의 거리(128)에 배치될 수 있고, 제3 와이어 전도성 구조체(118)는 제1 다이(106)의 대향 에지로부터의 거리(129)에 배치될 수 있다. 실시예에서, 제2 다이(110)는 제1 다이(106)의 길이의 약 절반 미만일 수 있기 때문에, (제2 다이(110)로부터 보드(102)로의 하나 더 긴 와이어를 연장하는 대신에) 인터포저(112)에 결합되는 더 짧은 본딩 와이어 전도성 구조체들(114, 116)의 2개의 세그먼트를 형성/부착하는 것은, 와이어 전도성 구조체(114)에서 제1 다이(106)로의 에지 클리어런스(wire conductive structure 114 to first die 106 edge clearance)(128)를 증가시킨다. 추가로, 제2 다이(110)가 제1 다이(106)의 중심(122)으로부터 시프트/오프셋되기 때문에 제3 와이어 전도성 구조체(118) 에지 클리어런스(129)가 높아진다. 실시예에서, 패키지 구조체(100)는 하이브리드 패키지를 포함하며, 하부/제1 다이(106)는 와이어 본딩된 다이를 포함할 수 있는 상부/제2 다이(110) 및 플립 칩 다이를 포함한다. 실시예에서, 와이어 스윕은 제2 다이(110)와 보드(102) 사이에서 증가되고, 보드(102)와 제2 다이(110) 사이의 낮은 클리어런스 및 와이어 단락의 발생들이 감소된다.
도 1b는 패키지 기판(100)의 다른 실시예를 도시하며, 보드(102)는 2개의 제1 다이(106, 106')를 포함한다. 제1 다이(106, 106') 중 적어도 하나는 실시예에서 플립 칩 다이를 포함할 수 있지만, 특정한 애플리케이션에 따른 다른 타입들의 디바이스들을 포함할 수 있다. 2개의 플립 칩 다이(106, 106') 각각은 제1 다이(106, 106') 각각의 상부 표면 상의 인터포저(112, 112') 및 인접한 제2 다이(110, 110')를 각각 포함한다. 실시예에서, 보드(102)는 그 위에 배치된 제1 및 제2 모듈(130, 132)을 포함할 수 있다. 제1 모듈(130)은 제1 다이(106)를 포함할 수 있고, 인터포저(112) 및 제2 다이(102)는 제1 다이(106)의 표면 상에서 서로 인접 배치된다. 제2 모듈(132)은 제1 다이(106')를 포함할 수 있고, 인터포저(112') 및 제2 다이(102')는 제1 다이(106')의 표면 상에서 서로 인접 배치된다.
제1 와이어 전도성 구조체(116)는 제1 모듈의 제2 다이(110)에 배치/부착될 수 있다. 실시예에서, 제1 와이어 전도성 구조체(116)는 제2 다이(110)로부터 인터포저(112)의 상부 표면으로 연장될 수 있다. 실시예에서, 제2 와이어 전도성 구조체(114)는 인터포저(112)의 상부 표면으로부터 보드(102)의 상부 표면으로 연장될 수 있으며, 제2 와이어 전도성 구조체(114)는 인터포저의 상부 표면 상의 제1 와이어 전도성 구조체에 인접할 수 있다. 실시예에서, 제3 와이어 전도성 구조체(118)는 제2 다이(110)의 상부 표면으로부터 보드(102)의 상부 표면으로 연장될 수 있다. 실시예에서, 제3 와이어 전도성 구조체(118)는 제2 다이(110)의 상부 표면 상에서 제1 와이어 전도성 구조체(116)에 인접할 수 있다.
실시예에서, 제1 모듈(130)의 제2 와이어 전도성 구조체(114)는 제1 다이(106)의 에지로부터의 거리(128)에 배치될 수 있고, 제3 와이어 전도성 구조체(118)는 제1 다이(106)의 대향 에지로부터의 거리(129)에 배치될 수 있다. 제2 모듈(132)은 제1 모듈의 제2 다이(110')에 배치/부착되고 제2 다이(110')로부터 인터포저(112')의 상부 표면으로 연장되는 제1 와이어 전도성 구조체(116')를 포함할 수 있다. 실시예에서, 제2 와이어 전도성 구조체(114')는 인터포저(112')의 상부 표면으로부터 보드(102')의 상부 표면으로 연장될 수 있으며, 제2 와이어 전도성 구조체(114')는 인터포저의 상부 표면 상의 제1 와이어 전도성 구조체(116')에 인접할 수 있다.
실시예에서, 제3 와이어 전도성 구조체(118')는 제2 다이(110')의 상부 표면으로부터 보드(102)의 상부 표면으로 연장될 수 있다. 실시예에서, 제3 와이어 전도성 구조체(118')는 제2 다이(110')의 상부 표면 상에 배치될 수 있으며, 제1 와이어 전도성 구조체(116')의 제1 단부(115')는 제2 다이(110')의 상부 표면의 대향 측면 상에 배치된다. 실시예에서, 제2 와이어 전도성 구조체(114')는 제1 다이(106')의 에지로부터의 높이(128')에 배치될 수 있고, 제3 와이어 전도성 구조체(118')는 제1 다이(106')의 에지로부터의 높이(129')에 배치될 수 있다. 실시예에서, 제2 다이(110, 110')의 풋프린트(예컨대, 도 1a의 풋프린트(124))는 제1 다이(106, 106')의 중심 위치들(122, 122')로부터의 거리들(125, 125')만큼 각각 오프셋될 수 있다. 실시예에서, 제1 다이(106')는 보드(102) 상에 배치된 제3 다이로서 설명될 수 있으며, 제2 인터포저(112') 및 제4 다이(제2 다이(110'))는 제3 다이의 상부 표면 상에서 서로 인접 배치된다.
도 1c는 패키지 구조체(100)의 일부를 도시한다. 제1 다이(106)는 보드(102) 상에 배치될 수 있고, 인터포저(112) 및 제2 다이(110)는 제1 다이(106)의 상부 표면 상에 배치된다. 제1 와이어 전도성 구조체(116)는 제2 다이(110)로부터 인터포저(112)의 상부 표면으로 연장되며, 제1 와이어 전도성 구조체(116)의 제1 단부(115)는 제2 다이(110)의 상부 표면에 결합될 수 있고(여기서, 제1 단부(115)는 제2 다이(110)의 상부 표면 상의 본드 패드에 본딩될 수 있음), 제1 와이어 전도성 구조체(116)의 제2 단부(117)는 인터포저(112) 상에 배치되는 본드 구조체(113)에 결합될 수 있다. 제2 와이어 전도성 구조체(114)의 제1 단부(119)는 본드 구조체(113)에 결합될 수 있으며, 제1 및 제2 와이어 전도성 구조체들(116, 114)은 실시예에서 캐스케이드 본딩 구조체(113)에 의해 서로 결합된다. 특정한 애플리케이션에 따라 인터포저(112) 상에서 제1 및 제2 와이어 구조체들(116, 114)을 물리적 및 전기적으로 결합하기 위해 다른 적절한 타입들의 본딩이 사용될 수 있다.
실시예에서, 2개의 포워드 본딩 구조체(113)는 인터포저(112)의 상부 표면 상에서 서로의 상부 상에 배치/적층된 2개의 본드 구조체를 포함할 수 있다. 제2 와이어 전도성 구조체(114)의 제2 단부(121)는 인터포저(112)로부터 보드(102)로 연장될 수 있고, 그들에 물리적 및 전기적으로 결합될 수 있다. 제3 와이어 전도성 구조체(118)는 제2 다이(110)의 상부 표면으로부터 연장될 수 있고, 보드(102)에 결합될 수 있다. 에지 클리어런스들(128, 129)은 제1 다이(106)의 에지로부터 제2 및 제3 와이어 전도성 구조체들(114, 118)을 각각 분리할 수 있다.
도 1d는 패키지 구조체(100)의 부분의 일부분을 도시한다. 제1 다이(106)는 보드(102) 상에 배치되고, 인터포저(112) 및 제2 다이(110)는 제1 다이(106)의 상부 표면 상에 배치된다. 제1 와이어 전도성 구조체(116)는 제2 다이(110)로부터 인터포저(112)의 상부 표면으로 연장된다. 실시예에서, 제1 와이어 전도성 구조체(116)의 제1 단부(115)는 제2 다이(110)의 상부 표면에 결합될 수 있고, 제1 와이어 전도성 구조체(116)의 제2 단부(117)는 인터포저(112) 상에 배치되는 본드 구조체(123)에 결합될 수 있다. 제2 와이어 전도성 구조체(114)의 제1 단부(119)는 본드 구조체(123)에 결합될 수 있으며, 제1 및 제2 와이어 전도성 구조체들(116, 114)은 실시예에서 2개의 포워드 와이어 본드 구조체(123)에 의해 서로 결합된다.
실시예에서, 2개의 포워드 본딩 구조체(123)는 인터포저(112)의 상부 표면 상에서 서로 인접 배치된 2개의 본드 구조체를 포함할 수 있다. 제2 와이어 전도성 구조체(114)의 제2 단부(121)는 인터포저(112)로부터 보드(102)로 연장될 수 있고, 예를 들어 본드 패드에 의해 그들에 물리적 및 전기적으로 결합될 수 있다. 제3 와이어 전도성 구조체(118)는 제2 다이(110)의 상부 표면으로부터 연장될 수 있고, 보드(102)에 결합될 수 있다.
도 2는 예를 들어, 실시예들에 따른, 도 1의 패키지 구조체(100)와 같은 패키지 구조체를 제조하기 위한 프로세스 흐름(200)을 도시한다. 단계 202에서, 실리콘 웨이퍼와 같은 웨이퍼가 백-그라인딩 프로세스에 노출될 수 있다. 단계들 204-206에서, 웨이퍼가 장착되고 웨이퍼가 별도의 다이로 절삭(saw)될 수 있다. 단계들 208-210에서, 분리된 다이가 광학적으로 검사되고, 기판 상으로, 예컨대 보드 상으로 본딩된 플립 칩일 수 있다. 단계들 212-214에서, 다이는 솔더 범프 리플로우 및 플럭스 세정될 수 있다. 단계 216-218에서, 다이는 광학적으로 검사될 수 있고, 제2 다이는 플립 칩의 상부 표면 상으로 와이어 본딩 및 다이 부착될 수 있다. 인터포저는 또한 플립 칩의 상부 표면 상으로 다이 부착 및 와이어 본딩될 수 있다. 단계들 220-224에서, 프리 와이어 본드 플라즈마가 인가될 수 있고, 추가적인 와이어 본딩 및 제3 광학 검사가 발생할 수 있다. 실시예에서, 단계들 202-224는 FOL(front of the line) 프로세스 단계들을 포함할 수 있다.
단계들 226-228에서, 몰드 플라즈마 세정은 패키지에 몰드를 적용하기 전에 패키지 구조체 상에서 수행될 수 있다. 단계들 230-232에서, PMC(post mold curing) 및 레이저 마킹이 수행될 수 있다. 단계들 234-236에서, 사전-세정 및 솔더 볼 부착 및 솔더 리플로우가 수행될 수 있다. 단계들 238-240에서, 패키지 절삭 및 볼 스캔이 수행될 수 있고, 단계 242-246에서, 최종 육안 검사 및 패키징 및 선적이 수행될 수 있다.
본 명세서에서 설명된 패키지 어셈블리들/구조체들의 다양한 실시예들은 인터포저에 부착된 각각의 세그먼트의 더 짧은 와이어 길이로 인해 와이어 스윕 성능의 개선을 가능하게 한다. 추가된 인터포저 구조체로부터의 하부/플립 칩 다이에 부착된 와이어는 전기적 누설의 위험을 최소화하는 더 큰 에지 클리어런스를 포함한다. 결과적으로, 예를 들어, 단락 및 누설로부터의 고장의 감소로 인해 어셈블리 수율 및 테스트 수율이 개선될 것이다. 패키지 구조체의 더 작은 상부 다이를 더 큰 하부 다이의 중심 영역으로부터 멀리 시프트함으로써, 상부 다이로부터 보드로의 와이어 길이가 감소된다. 제품 설계에 대한 어셈블리 및 테스트 수율 둘 모두를 개선한다.
도 3은 본 명세서에서의 실시예들에 따른 패키지 구조체를 형성하는 방법(300)을 도시한다. 단계 302에서, 제1 다이가 보드 상에 부착될 수 있다. 실시예에서, 제1 다이는 플립 칩 다이를 포함할 수 있고, 보드는 마더보드를 포함할 수 있다. 단계 304에서, 인터포저가 제1 다이의 상부 표면 상에 부착될 수 있다. 실시예에서, 인터포저는 실리콘 인터포저를 포함할 수 있고, 제1 다이의 중심 부분으로부터 오프셋될 수 있다.
단계 306에서, 제2 다이는 제1 다이의 상부 표면 상의 인터포저에 인접하게 부착될 수 있다. 실시예에서, 제1 다이는 제2 다이의 길이의 약 2배보다 큰 길이를 포함할 수 있다. 실시예에서, 제2 다이는 제1 다이의 중심 부분/지점으로부터 오프셋될 수 있다. 단계 308에서, 보드로부터 인터포저의 상부 표면으로 연장되는 제1 와이어 전도성 구조체가 부착될 수 있다. 단계 310에서, 인터포저로부터 제2 다이로 연장되는 제2 와이어 전도성 구조체가 부착될 수 있다. 실시예에서, 제1 및 제2 와이어 전도성 구조체들은 인터포저의 상부 표면 상에 배치된 본드 구조체/본드 패드 상으로 물리적 및 전기적으로 결합될 수 있다. 실시예에서, 제3 와이어는 인터포저에 부착될 수 있고, 보드 리드/패드로부터 인터포저 본드 패드로의 와이어 본딩을 포함할 수 있다.
본 명세서에서 실시예들의 구조체들은 패키지 구조체들에 배치된 다이와 같은 마이크로전자 디바이스와, 패키지 구조체들이 결합될 수 있는 다음-레벨 컴포넌트(예를 들어, 회로 보드) 사이에 전기적 통신들을 제공할 수 있는 임의의 적절한 타입의 구조체들과 결합될 수 있다. 본 명세서에서 실시예들의 디바이스/패키지 구조체들, 및 그것의 컴포넌트들은 예를 들어, 프로세서 다이에서 사용하기 위한 논리 회로와 같은 회로 요소들을 포함할 수 있다. 금속화 층들 및 절연 재료, 뿐만 아니라 금속 층들/인터커넥트들을 외부 디바이스들/층들에 결합시킬 수 있는 전도성 콘택들/범프들이 본 명세서에서의 구조체들에 포함될 수 있다. 일부 실시예들에서, 구조체들은 특정한 실시예에 의존하여, 서로의 위에 적층될 수 있는 복수의 다이를 추가로 포함할 수 있다. 실시예에서, 다이(들)는 패키지 구조체에 부분적으로 또는 완전히 내장될 수 있다.
본 명세서에 포함된 패키지 구조체들의 다양한 실시예들은 SOC(system on a chip) 제품들을 위해 사용될 수 있고, 스마트 폰들, 노트북들, 태블릿들, 웨어러블 디바이스들 및 다른 전자 모바일 디바이스들과 같은 디바이스들에서의 애플리케이션을 찾을 수 있다. 다양한 구현들에서, 패키지 구조체들은 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라-모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더, 및 웨어러블 디바이스들에 포함될 수 있다. 추가의 구현들에서, 본 명세서에서의 패키지 디바이스들은 데이터를 처리하는 임의의 다른 전자 디바이스들에 포함될 수 있다.
도 4는 본 명세서에 설명된 패키지 구조체들의 실시예들을 통합하여 구현될 수 있는 컴퓨팅 디바이스(400)의 개략도이다. 예를 들어, 컴퓨팅 디바이스(400)의 컴포넌트들 중 임의의 적절한 것들은, 예를 들어, 본 명세서에 개시된 실시예들 중 임의의 실시예에 따른, 도 1a의 패키지 구조체(100)와 같은, 패키지 구조체를 포함할 수 있거나, 이에 포함될 수 있다. 실시예에서, 컴퓨팅 디바이스(400)는 예를 들어, 마더보드(402)와 같은 보드(402)를 하우징한다. 보드(402)는 프로세서(404), 온-다이 메모리(406) 및 적어도 하나의 통신 칩(408)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(404)는 보드(402)에 물리적 및 전기적으로 결합될 수 있다. 일부 구현들에서, 적어도 하나의 통신 칩(408)은 보드(402)에 물리적 및 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩(408)은 프로세서(404)의 일부이다.
그의 애플리케이션들에 따라, 컴퓨팅 디바이스(400)는 보드(402)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는, 그리고 서로 통신가능하게 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM)(409), 비-휘발성 메모리(예를 들어, ROM)(410), 플래시 메모리(411), GPU(graphics processor unit)(412), 칩셋(414), 안테나(416), 터치스크린 디스플레이와 같은 디스플레이(418), 터치스크린 컨트롤러(420), 배터리(422), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), GPS(global positioning system) 디바이스(426), 스피커(430), 카메라(432), CD(compact disk)(도시되지 않음), DVD(digital versatile disk)(도시되지 않음) 등을 포함하지만, 이들로 제한되지 않는다. 이러한 컴포넌트들은 시스템 보드(402)에 접속되거나, 시스템 보드에 장착되거나, 또는 다른 컴포넌트들 중 임의의 것과 조합될 수 있다.
통신 칩(408)은 컴퓨팅 디바이스(400)로 및 그로부터의 데이터의 이송을 위한 무선 및/또는 유선 통신들을 가능하게 한다. 용어 "무선" 및 그의 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 그 용어는 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 그들은 그렇지 않을 수도 있다. 통신 칩(408)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 이더넷(Ethernet) 파생물들뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 및 유선 프로토콜들을 포함하는, 다수의 무선 또는 유선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(400)는 복수의 통신 칩(408)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신들에 전용일 수 있고, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 그 외의 것들과 같은 장거리 무선 통신들에 전용일 수 있다. 용어 "프로세서(processor)"는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 그 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(400)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 웨어러블 디바이스, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(600)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 명세서에서 설명된 패키지 구조체들의 실시예들은, 마더보드, ASIC(application specific integrated circuit), 및/또는 FPGA(field programmable gate array)를 사용하여 상호접속된 하나 이상의 메모리 칩, 컨트롤러, CPU(Central Processing Unit), 마이크로칩 또는 집적 회로의 일부로서 구현될 수 있다.
예들
예 1은, 기판의 제1 측면 상의 제1 다이, 제1 다이의 제2 측면 상의 인터포저, 제1 다이의 제2 측면 상의 제2 다이- 제2 다이는 인터포저에 인접함 -, 제1 와이어 전도성 구조체- 제1 와이어의 제1 단부는 제2 다이 상에 배치되고, 제1 와이어 전도성 구조체의 제2 단부는 인터포저 상에 배치됨 -, 및 제2 와이어 전도성 구조체- 제2 와이어 전도성 구조체의 제1 단부는 인터포저 상에 배치되고 제1 와이어 전도성 구조체의 제2 단부에 인접하며, 제2 와이어 전도성 구조체의 제2 단부는 기판 상에 배치됨 -를 포함하는 마이크로전자 패키지 구조체이다.
예 2는, 제2 와이어 전도성 구조체의 제1 단부 및 제1 와이어 전도성 구조체의 제2 단부는 인터포저의 상부 측면 상에 배치된 본드 접속 구조체에 물리적으로 결합되는, 예 1의 마이크로전자 패키지 구조체를 포함한다.
예 3은, 인터포저의 풋프린트는 제1 다이의 중심 지점으로부터의 거리만큼 오프셋되는, 예 1의 마이크로전자 패키지 구조체를 포함한다.
예 4는, 제1 다이는 플립 칩 다이를 포함하는, 예 1의 마이크로전자 패키지 구조체를 포함한다.
예 5는, 제2 다이에서는 메모리 다이를 포함하는, 예 1의 마이크로전자 패키지 구조체를 포함한다.
예 6은, 제1 메모리 디바이스의 풋프린트는 마이크로전자 디바이스의 풋프린트로부터 실질적으로 오프셋되지 않는, 예 1의 마이크로전자 패키지 구조체를 포함한다.
예 7은, 제1 다이의 길이는 제2 다이의 길이의 약 2배보다 큰, 예 1의 마이크로전자 패키지 구조체를 포함한다.
예 8은, 제2 다이의 풋프린트는 제1 다이의 중심 지점으로부터의 거리만큼 오프셋되는, 예 1의 마이크로전자 패키지 구조체를 포함한다.
예 9는, 보드, 보드 상의 제1 다이, 제1 다이의 상부 표면 상의 인터포저, 인터포저에 인접한 제1 다이의 상부 표면 상의 제2 다이- 제2 다이의 풋프린트는 제1 다이의 중심 영역으로부터 오프셋됨 -, 제2 다이로부터 연장되고 인터포저의 상부 표면에 부착되는 제1 와이어 전도성 구조체, 및 인터포저로부터 연장되고 보드에 부착되는 제2 와이어 전도성 구조체를 포함하는 마이크로전자 패키지 구조체를 포함한다.
예 10은, 제1 및 제2 와이어 전도성 구조체들은 인터포저 상에서 서로에 대해 물리적 및 전기적으로 결합되는, 예 9의 마이크로전자 패키지 구조체를 포함한다.
예 11은, 제1 와이어 전도성 구조체의 제1 단부는 제2 다이의 상부 표면의 주변 영역 상에 배치된 본드 패드에 본딩되는, 예 10의 마이크로전자 패키지 구조체를 포함한다.
예 12는, 제3 와이어 전도성 구조체는 제2 다이로부터 보드로 연장되는, 예 9의 마이크로전자 패키지 구조체를 포함한다.
예 13은, 제3 다이는 보드 상에 배치되고, 제2 인터포저 및 제4 다이는 제3 다이의 상부 표면 상에서 서로 인접하게 배치되는, 예 9의 마이크로전자 패키지 구조체를 포함한다.
예 14는, 제4 와이어 전도성 구조체가 제4 다이로부터 연장되고 제2 인터포저의 상부 표면에 부착되는, 예 13의 마이크로전자 패키지 구조체를 포함한다.
예 15는, 제5 와이어 전도성 구조체가 제2 인터포저로부터 연장되고 보드에 부착되는, 예 14의 마이크로전자 패키지 구조체를 포함한다.
예 16은, 인터포저의 풋프린트는 제1 다이의 중심 영역으로부터 오프셋되는, 예 9의 마이크로전자 패키지 구조체를 포함한다.
예 17은, 보드 상에 제1 다이를 부착하는 단계, 제1 다이의 상부 표면 상에 인터포저를 부착하는 단계, 제1 다이의 상부 표면 상의 인터포저에 인접한 제2 다이를 부착하는 단계, 보드로부터 인터포저의 상부 표면으로 연장되는 제1 와이어 전도성 구조체를 부착하는 단계, 및 인터포저의 상부 표면으로부터 제2 다이의 상부 표면으로 연장되는 제2 와이어 전도성 구조체를 부착하는 단계를 포함하는, 마이크로전자 패키지 구조체를 형성하는 방법이다.
예 18은, 제1 와이어 전도성 구조체 및 제2 와이어 전도성 구조체는 인터포저의 상부 표면 상의 본드 패드에 물리적 및 전기적으로 본딩되는, 예 17의 마이크로전자 패키지 구조체를 형성하는 방법을 포함한다.
예 19는, 제2 다이는 제1 다이의 중심 부분으로부터 오프셋되는 풋프린트를 포함하는, 예 17의 마이크로전자 패키지 구조체를 형성하는 방법을 포함한다.
예 20은, 제1 다이는 플립 칩 다이를 포함하는, 예 17의 마이크로전자 패키지 구조체를 형성하는 방법을 포함한다.
예 21은, 제1 다이는 제2 다이의 길이의 약 2배보다 큰 길이를 포함하는 것을 추가로 포함하는, 예 20의 마이크로전자 패키지 구조체를 형성하는 방법을 포함한다.
예 22는, 제2 다이로부터 보드로의 제3 와이어 전도성 구조체를 부착하는 단계를 추가로 포함하는, 예 17의 마이크로전자 패키지 구조체를 형성하는 방법을 포함한다.
예 23은, 제2 다이로부터 보드로의 제4 와이어 전도성 구조체를 부착하는 단계를 추가로 포함하는, 예 17의 마이크로전자 패키지 구조체를 형성하는 방법을 포함한다.
예 24는, 마이크로전자 패키지는 하이브리드 패키지 구조체를 포함하는, 예 17의 마이크로전자 패키지 구조체를 형성하는 방법을 포함한다.
예 25는, 마이크로전자 패키지 구조체는 모바일 디바이스의 일부를 포함하는, 예 17의 마이크로전자 패키지 구조체를 형성하는 방법을 포함한다.
전술한 설명은 실시예들의 방법들에서 이용될 수 있는 소정의 단계들 및 재료들을 명시하였지만, 본 기술분야의 통상의 기술자들은 다수의 수정 및 대체가 이루어질 수 있음을 알 것이다. 따라서, 그러한 수정들, 변경들, 대체들 및 부가들은 첨부된 특허청구범위에 의해 정의된 바와 같이 실시예들의 사상 및 범위 내에 속하는 것으로 고려되어야 한다. 또한, 본 명세서에서 제공된 도면들은 실시예들의 실시와 관련된 예시적인 마이크로전자 디바이스들 및 연관된 패키지 구조체들의 일부만을 도시한다. 따라서, 실시예들은 본 명세서에서 설명된 구조들로 한정되지 않는다.

Claims (25)

  1. 마이크로전자 패키지 구조체(microelectronic package structure)로서,
    기판의 제1 측면 상의 제1 다이;
    상기 제1 다이의 제2 측면 상의 인터포저;
    상기 제1 다이의 상기 제2 측면 상의 제2 다이- 상기 제2 다이는 상기 인터포저에 인접함 -;
    제1 와이어 전도성 구조체- 상기 제1 와이어의 제1 단부는 상기 제2 다이 상에 배치되고, 상기 제1 와이어 전도성 구조체의 제2 단부는 상기 인터포저 상에 배치됨 -; 및
    제2 와이어 전도성 구조체- 상기 제2 와이어 전도성 구조체의 제1 단부는 상기 인터포저 상에 배치되고 상기 제1 와이어의 상기 제2 단부에 인접하며, 상기 제2 와이어 전도성 구조체의 제2 단부는 상기 기판 상에 배치됨 -를 포함하는 마이크로전자 패키지 구조체.
  2. 제1항에 있어서,
    상기 제2 와이어 전도성 구조체의 상기 제1 단부 및 상기 제1 와이어 전도성 구조체의 상기 제2 단부는 상기 인터포저의 상기 상부 측면 상에 배치된 본드 접속 구조체에 물리적으로 결합되는, 마이크로전자 패키지 구조체.
  3. 제1항에 있어서,
    상기 인터포저의 풋프린트는 상기 제1 다이의 중심 지점으로부터의 거리만큼 오프셋되는, 마이크로전자 패키지 구조체.
  4. 제1항에 있어서,
    상기 제1 다이는 플립 칩 다이를 포함하는, 마이크로전자 패키지 구조체.
  5. 제1항에 있어서,
    상기 제2 다이에서는 메모리 다이를 포함하는, 마이크로전자 패키지 구조체.
  6. 제1항에 있어서,
    상기 제1 다이의 길이는 상기 제2 다이의 길이의 약 2배보다 큰, 마이크로전자 패키지 구조체.
  7. 제1항에 있어서,
    상기 패키지 구조체는 하이브리드 패키지 구조체를 포함하는, 마이크로전자 패키지 구조체.
  8. 제1항에 있어서,
    상기 제2 다이의 풋프린트는 상기 제1 다이의 중심 지점으로부터의 거리만큼 오프셋되는, 마이크로전자 패키지 구조체.
  9. 마이크로전자 패키지 구조체로서,
    보드;
    상기 보드 상의 제1 다이;
    상기 제1 다이의 상부 표면 상의 인터포저;
    상기 인터포저에 인접한 상기 제1 다이의 상부 표면 상의 제2 다이- 상기 제2 다이의 풋프린트는 상기 제1 다이의 중심 영역으로부터 오프셋됨 -;
    상기 제2 다이로부터 연장되고 상기 인터포저의 상부 표면에 부착되는 제1 와이어 전도성 구조체; 및
    상기 인터포저로부터 연장되고 상기 보드에 부착되는 제2 와이어 전도성 구조체를 포함하는 마이크로전자 패키지 구조체.
  10. 제9항에 있어서,
    상기 제1 및 제2 와이어 전도성 구조체들은 상기 인터포저 상에서 서로에 대해 물리적 및 전기적으로 결합되는, 마이크로전자 패키지 구조체.
  11. 제10항에 있어서,
    상기 제1 와이어 전도성 구조체의 제1 단부는 상기 제2 다이의 상부 표면의 주변 영역 상에 배치된 본드 패드에 본딩되는, 마이크로전자 패키지 구조체.
  12. 제9항에 있어서,
    제3 와이어 전도성 구조체는 상기 제2 다이로부터 상기 보드로 연장되는, 마이크로전자 패키지 구조체.
  13. 제9항에 있어서,
    제3 다이는 상기 보드 상에 배치되고, 제2 인터포저 및 제4 다이는 상기 제3 다이의 상부 표면 상에서 서로 인접하게 배치되는, 마이크로전자 패키지 구조체.
  14. 제13항에 있어서,
    제4 와이어 전도성 구조체는 상기 제4 다이로부터 연장되고 상기 제2 인터포저의 상부 표면에 부착되는, 마이크로전자 패키지 구조체.
  15. 제14항에 있어서,
    제5 와이어 전도성 구조체는 상기 제2 인터포저로부터 연장되고 상기 보드에 부착되는, 마이크로전자 패키지 구조체.
  16. 제9항에 있어서,
    상기 인터포저의 풋프린트는 상기 제1 다이의 중심 영역으로부터 오프셋되는, 마이크로전자 패키지 구조체.
  17. 마이크로전자 패키지 구조체를 형성하는 방법으로서,
    보드 상에 제1 다이를 부착하는 단계;
    상기 제1 다이의 상부 표면 상에 인터포저를 부착하는 단계;
    상기 제1 다이의 상부 표면 상의 상기 인터포저에 인접한 제2 다이를 부착하는 단계;
    상기 보드로부터 상기 인터포저의 상부 표면으로 연장되는 제1 와이어 전도성 구조체를 부착하는 단계; 및
    상기 인터포저의 상부 표면으로부터 상기 제2 다이의 상부 표면으로 연장되는 제2 와이어 전도성 구조체를 부착하는 단계를 포함하는 방법.
  18. 제17항에 있어서,
    상기 제1 와이어 전도성 구조체 및 상기 제2 와이어 전도성 구조체는 상기 인터포저의 상부 표면 상의 본드 패드에 물리적 및 전기적으로 본딩되는, 방법.
  19. 제17항에 있어서,
    상기 제2 다이는 상기 제1 다이의 중심 부분으로부터 오프셋되는 풋프린트를 포함하는, 방법.
  20. 제17항에 있어서,
    상기 제1 다이는 플립 칩 다이를 포함하는, 방법.
  21. 제17항에 있어서,
    상기 제1 다이는 상기 제2 다이의 길이의 약 2배보다 큰 길이를 포함하는 것을 추가로 포함하는 방법.
  22. 제17항에 있어서,
    상기 제2 다이로부터 상기 보드로의 제3 와이어 전도성 구조체를 부착하는 단계를 추가로 포함하는 방법.
  23. 제17항에 있어서,
    상기 제2 다이로부터 상기 보드로의 제4 와이어 전도성 구조체를 부착하는 단계를 추가로 포함하는 방법.
  24. 제17항에 있어서,
    상기 마이크로전자 패키지는 하이브리드 패키지 구조체를 포함하는, 방법.
  25. 제17항에 있어서,
    상기 마이크로전자 패키지 구조체는 모바일 디바이스의 일부를 포함하는, 방법.
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