KR20190096800A - 비트 라인 전원 공급 장치 - Google Patents

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Abstract

본 발명은, 메모리에서의 비트 라인(Bit line)에 전원을 공급하는 비트 라인 전원 공급 장치의 제공을 목적으로 한다. 본 발명은 비트 라인 고전압 발생기를 포함한 비트 라인 전원 공급 장치를 제공한다. 비트 라인 고전압 발생기는 제1 전압 발생 회로와 제2 전압 발생 회로를 포함한다. 제1 전압 발생 회로는 제1 센서와 제1 리니어 전압 레귤레이터를 포함하고, 제1 센서는 제1 제어 신호에 근거해 제1 기준 전압과 비트 라인 고전압을 비교하여 제1 검지 전압을 발생한다. 제1 리니어 전압 레귤레이터는 제1 검지 전압에 근거해 비트 라인 고전압을 발생한다. 제2 전압 발생 회로는 제2 센서와 스위칭 전압 레귤레이터를 포함하고, 제2 센서는 제2 제어 신호에 근거해 제1 기준 전압과 비트 라인 고전압을 비교하여 제2 검지 전압을 발생한다. 스위칭 전압 레귤레이터는 제2 검지 전압에 근거해 비트 라인 고전압을 발생한다.

Description

비트 라인 전원 공급 장치{BIT LINE POWER SUPPLY APPARATUS}
본 발명은 비트 라인 전원 공급 장치에 관한 것으로, 특별히, 리니어 전압 레귤레이터 및 스위칭 전압 레귤레이터를 가지는 비트 라인 전원 공급 장치에 관한 것이다.
주지(主旨)의 파워가 낮은 제3대의 더블 데이터 레이트 동기 다이나믹 랜덤 액세스 메모리(Double-Data-Rate　Three　Synchronous　Dynamic　Random　Access　Memory, DDR3)의 기술(技術)에 있어서, 2개의 외부 전압을 가질 수 있고, 통상 각각 1.8 V 및 1.2 V이다. 일반적으로는, 상대적으로 높은 제1 외부 전압이 허가하는 소비 전류는 상대적으로 낮은 제2 외부 전압 보다 낮기 때문에, 다이나믹 랜덤 액세스 메모리에서의 센스 앰프가 필요로 하는 오버 드라이브 전압은, 통상 허용 소비 전류가 비교적 높은 제2 외부 전압에 의해 발생된다.
오버 드라이브 전압의 전압값은 제2 외부 전압의 최소 전압 보다 높아지기 때문에, 오버 드라이브 전압은, 제2 외부 전압과 전압 레귤레이터를 병용 함으로써 발생시킬 수는 없지만, 제2 외부 전압과 차지 펌프 회로의 승압 동작을 병용 함으로써 발생시킬 수 있다. 그렇지만, 차지 펌프 회로의 전압 변환 효율은 전압 레귤레이터 보다 낮기 때문에, 제2 외부 전압의 소비 전류의 증가로 연결된다. 또한, 주지의 메모리의 리프레시(refresh) 동작에 있어서, 오버 드라이브 전압은 여전히 센스 앰프에 공급될 필요가 있기 때문에, 리프레시 동작의 소비 전류의 증가로 연결된다. 한편, 오버 드라이브 전압이 없어도 읽기 쓰기 동작 및 리프레시 동작을 완성할 수 있는 다른 주지의 메모리의 센스 앰프가 있지만, 오버 드라이브 전압을 이용하지 않으면 읽기 쓰기의 시간이 증가해 버린다. 또한, 이 종류의 메모리의 센스 앰프를 유효로 하려면 여전히 비트 라인 고전압을 전원으로 할 필요가 있으나, 모든 센스 앰프에 공급되는 비트 라인 고전압은 전압 강하의 문제가 발생하기 쉽고, 비트 라인 고전압의 전압 강하의 문제를 경감하기 위해, 보다 큰 비트 라인 고전압의 레귤레이터를 마련할 필요가 있다.
본 발명은, 메모리에서의 비트 라인에 전원을 공급하고, 비트 라인 고전압의 전압 강하의 문제를 개선하는 비트 라인 전원 공급 장치를 제공하는 것을 목적으로 한다.
본 발명은, 메모리에 적용되는 비트 라인 전원 공급 장치에 있어서, 비트 라인 고전압을 발생하기 위한 비트 라인 고전압 발생기를 포함하고, 상기 비트 라인 고전압 발생기는, 제1 제어 신호를 수신하고, 제1 제어 신호에 근거해 유효로 되고, 제1 기준 전압과 비트 라인 고전압과의 비교에 근거해 제1 검지 전압을 발생하고, 전원 전압이 제1 전압인, 제1 센서와, 제1 센서에 결합되고, 제1 검지 전압에 대해 리니어 조정(linear　voltage　regulator)을 실시하여 제1 출력 전압을 발생하고, 전원 전압이 제2 전압인, 제1 리니어 전압 레귤레이터를 포함한 제1 전압 발생 회로와, 제2 제어 신호를 수신하고, 제2 제어 신호에 근거해 유효로 되고, 제1 기준 전압과 비트 라인 고전압의 비교에 근거해 제2 검지 전압을 발생하고, 전원 전압이 제3 전압인, 제2 센서와, 제2 센서에 결합되고, 제2 검지 전압에 근거해 스위칭 조정(switching　voltage　regulator)을 실시하여 제2 출력 전압을 발생하고, 전원 전압이 제2 전압인, 스위칭 전압 레귤레이터를 포함하고, 제1 전압 발생 회로에 병렬로 결합되는, 제2 전압 발생 회로를 포함하고, 비트 라인 전원 공급 장치는, 제1 출력 전압과 제2 출력 전압을 결합시켜 비트 라인 고전압을 발생하고, 제1 전압이 제3 전압 보다 크고, 제3 전압이 제2 전압 보다 큰, 비트 라인 전원 공급 장치를 제공하고 있다.
상기에 근거하여, 본 발명의 일부 실시예에서, 센스 앰프가 일정 시간 기동된 후, 제2 제어 신호를 저 논리 레벨로 강하(降下)시켜, 제2 전압 발생 회로를 폐쇄하고, 제1 전압 발생 회로 만으로 전압을 제공해 비트 라인 전원 공급 장치의 전류 소비를 저감시킨다. 본 발명의 일부의 실시예에서, 상기 비트 라인 전원 공급 장치는, 리프레시 동작 시에, 효율이 상대적으로 낮은 오버 드라이브 전압 발생기를 오프로 하여, 효율이 상대적으로 높은 비트 라인 고전압 발생기 만으로 출력할 수 있어, 리프레시 동작 시의 소비 전류를 저감시킬 수 있다. 액티브(active) 동작 시에, 비트 라인 고전압 발생기 및 오버 드라이브 전압 발생기를 동시에 기동하여, 액티브 동작에 신속한 랜덤 액세스 타임을 가지도록 한다. 액티브 동작의 소비 전류를 저감시키기 위해, 오버 드라이브 전압 발생기 및 스위칭 전압 레귤레이터를 순서대로 오프로 한다.
[도 1] 본 발명의 실시예에서의 비트 라인 전원 공급 장치의 블록도이다.
[도 2] 본 발명의 실시예에서의 제1 전압 발생 회로의 블록도이다.
[도 3] 본 발명의 실시예에서의 제2 전압 발생 회로의 블록도이다.
[도 4] 본 발명의 실시예에서의 전압 오프셋 회로의 회로도이다.
[도 5] 본 발명의 다른 실시예에서의 비트 라인 전원 공급 장치의 블록도이다.
[도 6] 본 발명의 실시예에서의 전류원 전압 발생기의 회로도이다.
[도 7a] 본 발명의 다른 실시예에서의 비트 라인 고전압 발생기 및 오버 드라이브 전압 발생기의 리프레시 동작의 타이밍도이다.
[도 7b] 본 발명의 다른 실시예에서의 비트 라인 고전압 발생기 및 오버 드라이브 전압 발생기의 메모리 뱅크의 액티브 동작의 타이밍도이다.
[도 8a] 본 발명의 다른 실시예에서의 비트 라인 고전압 발생기 및 제1 전압 발생기 및 제2 전압 발생기의 리프레시 동작의 타이밍도이다.
[도 8b] 본 발명의 다른 실시예에서의 비트 라인 고전압 발생기의 제1 전압 발생기 및 제2 전압 발생기의 메모리 뱅크의 액티브 동작의 타이밍도이다.
본 발명의 상기 특징 및 장점을 보다 알기 쉽게 하기 위해, 이하에서는, 실시예와 도면에 따라 상세히 설명을 실시한다.
도 1을 참조하여, 도 1은 본 발명의 실시예에서의 비트 라인 전원 공급 장치의 블록도이다. 비트 라인 전원 공급 장치(100)는 비트 라인 고전압(VBLH)을 발생하기 위한 비트 라인 고전압 발생기(110)를 포함한다. 그 중, 비트 라인 고전압(VBLH)은, 센스 앰프(도시하지 않음)에 전원을 공급하고, 그리고 쓰기 동작에 전원을 공급하기 위한 것이다. 비트 라인 고전압 발생기(110)는 제1 전압 발생 회로(140)와 제2 전압 발생 회로(150)를 포함하고, 제1 전압 발생 회로(140)와 제2 전압 발생 회로(150)는 서로 병렬로 접속되어 있다. 제1 전압 발생 회로(140) 및 제2 전압 발생 회로(150)는, 1개의 비트 라인 고전압 발생 유닛을 구성한다. 각 비트 라인 고전압 발생 유닛은, 1개의 메모리 뱅크에 대응한다. 본 실시예에서, 메모리는, 8개의 메모리 뱅크이며, 또한 비트 라인 고전압 발생기(110)에는, 8개의 비트 라인 고전압 발생 유닛이 배치되어 있다. 이 범례 실시예에서, 제1 전압 발생 회로(140)는 제1 기준 전압(VREF1) 및 제1 제어 신호(V1＜7:0＞)를 수신하고, 제2 전압 발생 회로(150)는 제1 기준 전압(VREF1) 및 제2 제어 신호(V2＜7:0＞)를 수신하고, 제1 전압 발생 회로(140) 및 제2 전압 발생 회로(150)는 모두 비트 라인 고전압(VBLH)을 발생한다. 그 중, 제1 제어 신호(V1＜7:0＞)가 8개의 비트를 가지는 경우는 1개의 설명 예에 지나지 않으며, 본 발명의 다른 실시예에서, 제1 제어 신호(V1＜7:0＞)의 비트 수는 실제의 필요에 따라 마련될 수 있고, 특별히 제한되지 않는다.
제1 전압 발생 회로(140)는 제1 센서(141)와, 제1 리니어 전압 레귤레이터(142)를 포함한다. 이 범례 실시예에서, 제1 센서(141)는 제1 제어 신호(V1＜7:0＞)를 수신하고, 그 중, 제1 제어 신호(V1＜7:0＞)는, 예를 들면 메모리에 대응하는 것이 가능한 8개의 메모리 뱅크이다. 이 범례 실시예에서, 제1 센서(141)가 유효로 되어 있는 조건에서, 제1 센서(141)는, 제1 기준 전압(VREF1)과 비트 라인 고전압(VBLH)을 비교하고, 비교 결과에 근거해 제1 검지 전압(VS1)을 발생한다. 제1 센서(141)는 제1 검지 전압(VS1)을 제1 리니어 전압 레귤레이터(142)에 공급한다. 제1 리니어 전압 레귤레이터(142)는 제1 센서(141)에 결합되고, 제1 리니어 전압 레귤레이터(142)는 제1 검지 전압(VS1)에 근거해 리니어 전압 조정 동작을 실시하고, 이에 따라 제1 출력 전압을 발생한다. 주의해야 할 것으로서 제1 센서(141)가 수신하는 전원 전압은 제1 전압(VPP)(예를 들면, 2.8 V이다)이고, 제1 리니어 전압 레귤레이터(142)가 수신하는 전원 전압은 제2 전압(VDD2)(예를 들면, 1.2 V이다)이다.
제2 전압 발생 회로(150)는 제2 센서(151)와 스위칭 전압 레귤레이터(152)를 포함한다. 이 범례 실시예에서, 제2 센서(151)는 제2 제어 신호(V2＜7:0＞)를 수신한다. 제2 제어 신호(V2＜7:0＞)는, 예를 들면 메모리에 각각 대응하는 것이 가능한 다른 8개의 메모리 뱅크이다. 이 범례 실시예에서, 제2 센서(151)는 수신한 제2 제어 신호(V2＜7:0＞)에 근거해 유효로 된다. 제2 센서(151)가 유효로 되어 있는 조건에서, 제1 기준 전압(VREF1)과 비트 라인 고전압(VBLH)을 비교하는 것에 근거해 비교 결과를 발생하고, 비교 결과에 근거해 제2 검지 전압(VS2)을 발생한다. 제2 검지 전압(VS2)은 스위칭 전압 레귤레이터(152)에 공급된다. 스위칭 전압 레귤레이터(152)는 제2 검지 전압(VS2)을 수신하고, 제2 검지 전압(VS2)에 근거해 제3 전압(VDD1)에 대해 스위칭 조정 동작을 실시하고, 이에 따라 제2 출력 전압을 발생한다. 비트 라인 전원 공급 장치(100)는, 제1 출력 전압 및 제2 출력 전압을 결합해 비트 라인 고전압(VBLH)을 발생한다. 이 범례 실시예에서, 제2 센서(151)의 전원 전압은 제3 전압(VDD1)(예를 들면, 1.8 V이다)이고, 스위칭 전압 레귤레이터(152)의 전원 전압은 제2 전압(VDD2)이다.
본 범례 실시예에서, 비트 라인 전원 공급 장치(100)는 제1 스탠바이 전압 회로(160)를 더 포함할 수 있다. 제1 스탠바이 전압 회로(160)는 상기 제1 전압 발생 회로(140) 및 상기 제2 전압 발생 회로(150)에 병렬로 접속되고, 제1 스탠바이 전압 회로(160)는 제1 스탠바이 전압 회로 제어 신호(V3)에 근거해 유효(enable)로 된다. 제1 기준 신호(VREF1)를 수신하고, 제1 스탠바이 전압 회로(160)가 유효로 되어 있는 조건에서, 제1 기준 전압(VREF1)과 비트 라인 고전압(VBLH)을 비교하고, 비교 결과에 근거해 비트 라인 고전압(VBLH)을 발생한다. 일부 실시예에서, 제1 스탠바이 전압 회로 제어 신호(V3)는 비트 라인 고전압(VBLH)과 같다. 이 범례 실시예에서, 제1 스탠바이 전압 회로(160)는, 스탠바이 모드 또는 다른 저 파워 모드일 때, 비트 라인 고전압(VBLH)을 공급할 수 있고, 그 소비 전류가 제1 전압 발생 회로(140) 및 제2 전압 발생 회로(150) 보다 작아지도록 할 수 있다.
제1 스탠바이 전압 회로(160)는 제3 센서(161)와 제2 리니어 전압 레귤레이터(162)를 포함한다. 이 범례 실시예에서, 제3 센서(161)는 오차 증폭기이며, 제3 센서(161)가 수신한 제1 스탠바이 전압 회로 제어 신호(V3)는 제3 센서(161)에 대해 유효 제어를 실시하고, 제3 센서(161)는 제1 기준 전압(VREF1)과 제2 리니어 전압 레귤레이터(162)의 출력 단자에 의해 피드백된 비트 라인 고전압(VBLH)을 비교하고, 비교 결과에 근거해 제3 검지 전압(VS3)을 발생하고, 제3 검지 전압(VS3)을 제2 리니어 전압 레귤레이터(162)에 공급한다. 제2 리니어 전압 레귤레이터(162)는 제3 센서(161)에 결합되고, 제2 리니어 전압 레귤레이터(162)는 제3 검지 전압(VS3)에 대해 리니어 전압 안정화를 실시하고, 비트 라인 고전압(VBLH)을 발생한다. 이 범례 실시예에서, 제2 리니어 전압 레귤레이터(162)는 제1 리니어 전압 레귤레이터(151)처럼, 리니어 레귤레이터이며, 재차 설명하지 않는다. 그 중, 제3 센서(161)의 전원 전압은 제2 전압(VDD2)이며, 제2 리니어 전압 레귤레이터(162)의 전원 전압은 제2 전압(VDD2)이다. 다른 실시예에서, 제3 센서(161)의 전원 전압과, 제2 리니어 전압 레귤레이터(162)의 전원 전압을 함께 제3 전압(VDD1)으로 하는 것도 가능하다.
도 2를 참조하여, 도 2는 본 발명의 실시예에서의 제1 전압 발생 회로의 블록도이다. 이 범례 실시예에서, 제1 전압 발생 회로(140)의 제1 센서(141)는 OP AMP(OPerational AMPlifier)(210)를 포함하고, 제1 전압 발생 회로(140)의 제1 리니어 전압 레귤레이터(142)는 스위치(220)와, 저항 컨덴서 스트링(230)과, 출력단(240)을 포함한다. 이 범례 실시예에서, OP AMP(210)는 제1 입력 단자와 제2 입력 단자를 가지고, 제1 입력 단자는 비반전 단자(noninverting　terminal)이고, 제2 입력 단자는 반전 단자(inverting　terminal)이다. OP AMP(210)는 오차 증폭기로 할 수 있고, OP AMP(210)는, 제1 기준 전압(VREF1), 비트 라인 고전압(VBLH)을 수신하고, 유효 신호(EN1)에 근거해 유효로 된다. 그 중, 유효 신호(EN1)는 제1 제어 신호(V1＜7:0＞)에 근거해 발생되고, 논리 신호이다. 제1 제어 신호(V1＜7:0＞)가 제1 전압 발생 회로(140)에 대응하는 메모리 블록이 액세스 되도록 지시하는 경우, OP AMP(210)는 제1 제어 신호(V1＜7:0＞)에 대응하는 유효 신호(EN1)에 근거해 유효로 될 수 있다. 또한, 유효로 된 OP AMP(210)는, 제1 기준 전압(VREF1)과 비트 라인 고전압(VBLH)을 비교하여 비교 결과를 얻고, 비교 결과에 근거해 제1 검지 전압(VS1)을 발생한다. 그 중, 비교 결과는 제1 기준 전압(VREF1)과 비트 라인 고전압(VBLH)과의 전압 차이다. 스위치(220)의 제1 단자는 OP AMP(210)의 출력 단자에 결합되고, 제2 단자는 OP AMP(210)의 제2 입력 단자에 결합된다. 이 실시예에서, 스위치(220)는 P형 트랜지스터(MP1)를 포함한다. 트랜지스터(MP1)의 게이트 단자는 유효 신호(EN1)를 수신하고, 트랜지스터(MP1)는 유효 신호(EN1)에 근거해 온(On) 또는 오프(Off)로 된다. 그 중, OP AMP(210)가 유효 신호(EN1)에 근거해 유효로 되었을 때, 스위치(220)는 대응하여 오프로 된다. 이에 대해, OP AMP(210)가 유효 신호(EN1)에 근거해 무효로 되었을 때, 스위치(220)는 대응하여 온이 된다. 스위치(220)가 온이 될 때, 제1 검지 전압(VS1)과 비트 라인 고전압(VBLH)은 같은 전압값으로 이퀄라이즈 될 수 있다.
저항 컨덴서 스트링(230)은 OP AMP(210)의 출력 단자와 OP AMP(210)의 제2 입력 단자와의 사이에 결합되고, 저항 컨덴서 스트링(230)은 직렬로 접속되어 결합된 저항(R1)과 컨덴서(C1)를 포함하고, 제1 검지 전압(VS1)에 대해 위상 보상을 실시하는 데 이용할 수 있다. 출력단(240)은 N형 트랜지스터(MN1)와 저항(R2)을 포함하고, 트랜지스터(MN1)의 게이트는 OP AMP(210)의 출력 단자에 결합되고, 트랜지스터(MN1)는 제1 검지 전압(VS1)으로 제어되고, 비트 라인 고전압(VBLH)을 출력한다. 또한, N형 트랜지스터(MN1)는 딥 N-웰(deep　N-well)을 가지는 트랜지스터이고, N형 트랜지스터(MN1)의 벌크 단자(bulk　terminal)는 N형 트랜지스터(MN1)의 소스 단자(source　terminal)에 결합되고, 비트 라인 고전압(VBLH)에 대해 클램프 기능을 발생한다. 출력단(240)은 비트 라인 고전압(VBLH)을 OP AMP(210)의 제2 입력 단자로 피드백 하여, 안정 상태 하에서, 비트 라인 고전압(VBLH)의 전압은 제1 기준 전압(VREF1)에 어프로치 할 수 있다. 그 중, OP AMP(210)의 전원 전압은 제1 전압(VPP)이며, 출력단(240)의 전원 전압은 제2 전압(VDD2)이다.
도 3을 참조하여, 도 3은 본 발명의 실시예에서의 제2 전압 발생 회로의 블록도이다. 이 범례 실시예에서, 제2 전압 발생 회로(150)의 제2 센서(151)는 OP AMP(310)를 포함하고, 제2 전압 발생 회로(150)의 스위칭 전압 레귤레이터(152)는, 스위치(320)와, 풀업 스위치(pull-up switch)(330)와, 기준 전류 발생기(340)와, 스위치(350)와, 버퍼(360)와, 전압 오프셋 회로(level　shifter　circuit)(370)와, 출력단(380)을 포함한다. 이 범례 실시예에서, OP AMP(310)는 오차 증폭기로 하고, 유효 신호(EN2)에 의해 OP AMP(310)가 유효로 되도록 하고, 그 중 유효 신호(EN2)는, 제2 제어 신호(V2＜7:0＞)에 근거해 발생되고, 논리 신호이다. 유효로 된 OP AMP(310)는 제1 기준 전압(VREF1)과 비트 라인 고전압(VBLH)을 비교하고, 제1 기준 전압(VREF1)과 비트 라인 고전압(VBLH)과의 전압 차에 의해 제2 검지 전압(VS2)을 발생한다.
스위치(320)의 제1 단자는 OP AMP(310)의 출력 단자에 결합되고, 제2 단자는 제3 전압(VDD1)에 결합되고, 스위치(320)는 P형 트랜지스터(MP2)를 포함하고, 트랜지스터(MP2)의 게이트 단자는 유효 신호(EN2)를 수신하고, OP AMP(310)가 무효로 되었을 때 온이 되고, 제2 검지 전압(VS2)이 제3 전압(VDD1)과 같아지도록 하여, 전압 플로팅(floating)의 문제를 회피한다. 풀업 스위치(330)는 OP AMP(310)의 출력 단자에 결합되고, 풀업 스위치(330)의 제1 단자(즉, P형 트랜지스터(MP3)의 소스 단자)에 의해 제3 전압(VDD1)을 수신한다. 풀업 스위치(330)는 P형 트랜지스터(MP3)에 의해 구성된다. 풀업 스위치(330)의 게이트 단자는 제2 검지 전압(VS2)을 수신하고, 제2 검지 전압(VS2)에 근거해 온 또는 오프로 된다. 풀업 스위치(330)가 온이 되었을 때, 풀업 스위치(330)의 제2 단자는 제3 전압(VDD1)에 근거해 풀업(pull-up) 된다.
기준 전류 발생기(340)는 풀업 스위치(330)에 결합되고, 기준 전류 발생기(340)는 N형 트랜지스터(MN12)와 N형 트랜지스터(MN2)를 포함한다. N형 트랜지스터(MN2)의 게이트는, 바이어스 전압(VCMNI)으로 제어되고, 기준 전류를 발생하고, 이 실시예에서, N형 트랜지스터(MN2)는 전류원으로 간주할 수 있다. N형 트랜지스터(MN12)의 게이트는, 유효 신호(EN2)로 제어되고, 스위치로서 이용된다. N형 트랜지스터(MN12)가 온이 될 때, 풀업 스위치(330)의 제2 단자(즉, P형 트랜지스터(MP3)의 드레인 단자)에 의해 기준 접지 단자(VSS)에 대해 기준 전류를 발생할 수 있다. 이 범례 실시예에서, 풀업 스위치(330)의 제2 단자 상의 전압, 즉 스위치 전압(VINV)은, 풀업 스위치(330)의 풀업 강도 및 기준 전류의 크기에 근거해 결정된다. 그 중, 풀업 스위치(330)의 풀업 강도는 제3 전압(VDD1) 및 제2 검지 전압(VS2)에 의해 결정된다. 또한, 버퍼(360)의 작용에 의해, 아날로그 신호인 검지 전압(VS2)을 디지털 포맷 신호로 변경할 수 있다. 아날로그 신호에 대해, 디지털 포맷 신호의 리버스 임계치는 조정될 수 있고, 디지털 신호는 트랜지스터의 임계치 전압(Threshold　Voltage) 및 온도의 변화에 의한 신호의 대폭적인 변화를 회피할 수 있다.
스위치(350)는 풀업 스위치(330)의 제2 단자와 기준 접지 단자(VSS)와의 사이에 결합된다. 스위치(350)는 N형 트랜지스터(MN3)이다. 트랜지스터(MN3)의 게이트 단자는 유효 신호(EN2B)를 수신할 수 있고, OP AMP(310)가 무효로 되었을 때, 풀업 스위치(330)의 제2 단자에 기준 접지 단자(VSS)까지 풀다운 하는 경로를 제공하여, 전압 플로팅의 문제를 회피한다. 버퍼(360)와 전압 오프셋 회로(370)는 순서대로 풀업 스위치(330)의 제2 단자에 직렬로 접속되고, 전류 구동력의 향상 및 전위 레벨 시프트 기능의 제공에 이용된다. 그 중, 버퍼(360)는 풀업 스위치(330)의 제2 단자 상의 전압에 근거해 버퍼 전압(VDOUTB)을 발생하고, 전압 오프셋 회로(370)는 버퍼 전압(VDOUTB)을 수신하고, 상기 버퍼 전압(VDOUTB)의 전압을 오프셋 하여 게이트 제어 전압(VDDG)을 발생한다. 실시예에서, 전압 오프셋 회로(370)는, 버퍼 전압(VDOUTB)의 전압을, 전원 전압이 제3 전압(VDD1)이며 접지 전압이 기준 접지 단자(VSS)인 상태로부터, 전원 전압이 제1 전압(VPP)이며 접지 전압이 비트 라인 고전압(VBLH)인 상태로 오프셋 한다. 출력단(380)은 전압 오프셋 회로(370)에 결합된다. 출력단(380)은 N형 트랜지스터(MN4)를 포함하고, 트랜지스터(MN4)는 게이트 제어 전압(VDDG)으로 제어되고, 비트 라인 고전압(VBLH)으로 하는 제2 출력 전압을 출력하고, 비트 라인 고전압(VBLH)을 OP AMP(310)의 제2 입력 단자에 피드백 하여 피드백 제어를 실시하고, 비트 라인 고전압(VBLH)의 목표 전압이 제1 기준 전압(VREF1)에 근접해 지도록 한다.
도 4를 참조하여, 도 4는 본 발명의 실시예에서의 전압 오프셋 회로의 회로도이다. 전압 오프셋 회로(370)는 버퍼(410)와, 전압 오프셋(420)과, 버퍼(430)를 포함한다. 전압 오프셋(420)은 버퍼(410)와 버퍼(430) 사이에 결합된다. 버퍼(410)는, 2개의 인버터를 포함하고, 인버터의 전원 전압은 제3 전압(VDD1)에 결합되고, 접지 전압은 기준 접지 단자(VSS)에 결합된다. 버퍼(410)는, 버퍼 전압(VDOUTB)을 수신하고, 전류 구동력의 향상에 이용되고, 접촉 전압(n02)에 버퍼 전압(VDOUTB)의 동상 전위를 제공하고, 접촉 전압(n01)에 버퍼 전압(VDOUTB)의 역상 전위를 제공한다. 전압 오프셋(420)은, 4개의 P형 트랜지스터(MP4, MP5, MP6 및 MP7)와, 2개의 N형 트랜지스터(MN5 및 MN6)를 포함한다. P형 트랜지스터(MP4)의 드레인과 P형 트랜지스터(MP5)의 소스는, 접촉 전압(n03)에 접속되고, P형 트랜지스터(MP6)의 드레인과 P형 트랜지스터(MP7)의 소스는 접촉 전압(n04)에 접속된다. P형 트랜지스터(MP5)와 N형 트랜지스터(MN5)와의 사이에는 접촉 전압(n05) 및 접촉 전압(n06)이 배치되어 있다. 전압 오프셋(420)은, 교차 결합 구조를 가지고, 그 중 P형 트랜지스터(MP5)의 게이트는 P형 트랜지스터(MP7)의 드레인에 결합되고, P형 트랜지스터(MP7)의 게이트는 P형 트랜지스터(MP5)의 드레인에 결합된다. 그 중, 버퍼(410)의 2개의 인버터 사이의 접촉 전압(n01)은, 전압 오프셋(420)의 N형 트랜지스터(MN6)의 게이트 단자에 결합되고, 버퍼(410)의 접촉 전압(n02)은 전압 오프셋(420)의 P형 트랜지스터(MP4) 및 N형 트랜지스터(MN5)의 게이트 단자에 결합된다. 전압 오프셋(420)의 전원 전압은 제1 전압(VPP)에 결합되고, 접지 전압은 기준 접지 단자(VSS)에 결합된다. 전압 오프셋을 실시하기 위해, 전압 오프셋(420)은 접촉 전압(n01) 및 접촉 전압(n02)을 수신한다. 버퍼(430)는 2개의 인버터로 이루어지고, 2개의 P형 트랜지스터(MP8 및 MP9)와, 2개의 N형 트랜지스터(MN7 및 MN8)를 포함하고, 그 중 2개의 인버터는 접촉 전압(n07)에 접속된다. 버퍼(430)는 접촉 전압(n05)을 수신하고, 버퍼(430)의 전원 전압은 제1 전압(VPP) 및 비트 라인 고전압(VBLH)에 결합되고, 게이트 제어 전압(VDDG)을 출력한다. 버퍼(430)는 전류 구동력의 향상 및 전압 오프셋 회로(370)의 전압 오프셋의 보조에 이용된다. 실시예에서, 전압 오프셋 회로(370)는, 버퍼 전압(VDOUTB)의 전압을 게이트 제어 전압(VDDG)으로 오프셋 하고, 즉, 전원 전압이 제3 전압(VDD1), 접지 전압이 기준 접지 단자(VSS)로부터, 전원 전압이 제1 전압(VPP), 접지 전압이 비트 라인 고전압(VBLH)으로 오프셋 한다.
도 5를 참조하여, 도 5는 본 발명의 다른 실시예에서의 비트 라인 전원 공급 장치의 블록도이다. 이 범례 실시예에서, 비트 라인 전원 공급 장치(500)는 비트 라인 고전압 발생기(110)와, 전류원 전압 발생기(120)와, 오버 드라이브 전압 발생기(130)를 포함한다. 그 중, 비트 라인 고전압 발생기(110)는 도 1∼도 4의 설명과 같고, 재차 설명하지 않는다. 전류원 전압 발생기(120)는 비트 라인 고전압 발생기(110) 및 오버 드라이브 전압 발생기(130)에 결합되고, 비트 라인 고전압(VBLH) 및 오버 드라이브 전압(VOD)을 각각 수신하고, 전류원 전압 발생기(120)는 비트 라인 고전압(VBLH), 오버 드라이브 전압(VOD), 비트 라인 이퀄라이즈 전압(VBLEQ)에 근거해, 전류원 전압(VPCS)을 발생한다. 그 중, 비트 라인 이퀄라이즈 전압(VBLEQ)은 비트 라인이 신속하게 프리 차지 될 수 있도록 하기 위한 것이고, 전류원 전압(VPCS)은 센스 앰프(도시하지 않음)에서의 P형 트랜지스터(PMOS)(도시하지 않음)에 전압을 제공하기 위한 것이다.
이 범례 실시예에서, 오버 드라이브 전압 발생기(130)는 제3 전압 발생 회로(170)와, 제2 스탠바이 전압 회로(180)를 포함하고, 그 중, 제3 전압 발생 회로(170)와 제2 스탠바이 전압 회로(180)는 서로 병렬로 접속되고 있다. 본 실시예에서, 오버 드라이브 전압 발생기(130)에는, 8개의 제3 전압 발생 회로(170)가 배치되고, 각 제3 전압 발생 회로(170)는, 1개의 메모리 뱅크에 대응한다. 이 범례 실시예에서, 제3 전압 발생 회로(170)는 제2 기준 전압(VREF2) 및 제3 제어 신호(V4＜7:0＞)를 수신하고, 제2 스탠바이 전압 회로(180)는 제2 기준 전압(VREF2) 및 제2 스탠바이 전압 회로 제어 신호(V5)를 수신하고, 제3 전압 발생 회로(170) 및 제2 스탠바이 전압 회로(180)는 공통으로 오버 드라이브 전압(VOD)을 발생한다. 그 중, 오버 드라이브 전압(VOD)은, 센스 앰프(도시하지 않음)에 전원을 공급하기 위한 것이다.
제3 전압 발생 회로(170)는 제4 센서(171)와, 차지 펌프 회로(172)를 포함한다. 이 범례 실시예에서, 제4 센서(171)는 오차 증폭기이며, 제4 센서(171)는 제3 제어 신호(V4＜7:0＞)를 수신하여 제4 센서(171)에 대해 유효로 하도록 제어를 실시하고, 제4 센서(171)는 제2 기준 전압(VREF2)과 오버 드라이브 전압(VOD)을 비교하고, 비교 결과에 근거해 제4 검지 전압(VS4)을 발생한다. 그 중, 제3 제어 신호(V4＜7:0＞)는, 예를 들면 메모리의 8개의 메모리 뱅크에 대해 각각 제어를 실시할 수 있고, 본 발명은 메모리의 메모리 뱅크의 수를 특별히 제한하지 않는다. 제4 센서(171)의 구조 및 기능은 상기 제1 센서(141)와 같고, 재차 설명하지 않는다. 차지 펌프 회로(172)는 제4 센서(171)에 결합되고, 이 범례 실시예에서, 차지 펌프 회로(172)는 직류-직류 컨버터이며, 입력 전압 보다 큰 출력 전압을 발생하기 위한 것이고, 본 발명은 차지 펌프 회로(172)의 회로 구조를 제한하지 않는다. 차지 펌프 회로(172)는 수신한 제4 검지 전압(VS4)에 대해 승압을 실시하고, 오버 드라이브 전압(VOD)을 발생하고, 그 중 오버 드라이브 전압(VOD)은 제4 검지 전압(VS4) 이상이다. 제4 센서(171)의 전원 전압은 제3 전압(VDD1)이며, 차지 펌프 회로(172)의 전원 전압은 제2 전압(VDD2)이다.
제2 스탠바이 전압 회로(180)는 제5 센서(181)와, 제3 리니어 전압 레귤레이터(182)를 포함한다. 이 범례 실시예에서, 제5 센서(181)는 오차 증폭기이다. 제5 센서(181)는 제2 기준 전압(VREF2) 및 피드백 된 오버 드라이브 전압(VOD)을 수신하고, 제2 스탠바이 전압 회로 제어 신호(V5)에 근거해 제5 센서(181)에 대해 유효로 하도록 제어를 실시한다. 제5 센서(181)는 제2 기준 전압(VREF2)과 오버 드라이브 전압(VOD)을 비교해 비교 결과를 얻고, 비교 결과에 근거해 제5 검지 전압(VS5)을 발생하고, 제5 검지 전압(VS5)을 제3 리니어 전압 레귤레이터(182)에 공급한다. 그 중, 비교 결과는 제2 기준 전압(VREF2)과 오버 드라이브 전압(VOD)과의 전압 차이다. 제5 센서(181)의 내부 회로는 상기 제3 센서(161)와 같고, 재차 설명하지 않는다. 제3 리니어 전압 레귤레이터(182)는 제5 센서(181)에 결합되고, 제3 리니어 전압 레귤레이터(182)는 제5 검지 전압(VS5)에 대해 리니어 전압 안정화를 실시하고, 오버 드라이브 전압(VOD)을 발생한다. 이 범례 실시예에서, 제3 리니어 전압 레귤레이터(182)의 내부 회로는 제2 리니어 전압 레귤레이터(162)와 같고, 리니어 레귤레이터이며, 재차 설명하지 않는다. 그 중, 제5 센서(181)의 전원 전압은 제3 전압(VDD1)이며, 제3 리니어 전압 레귤레이터(182)의 전원 전압은 제3 전압(VDD1)이다.
주의해야 할 것으로서 본 발명의 다른 실시예에서, 전류원 전압 발생기(120)는, 오버 드라이브 전압 발생기(130)에 결합될 필요가 없고, 비트 라인 고전압 발생기(110)에만 결합되고, 전류원 전압(VPCS)을 발생할 수 있다.
도 6을 참조하여, 도 6은 본 발명의 실시예에서의 전류원 전압 발생기의 회로도이다. 전류원 전압 발생기(120)는 N형 트랜지스터(MN9, MN10 및 MN11)를 포함하고, 제어 신호(V6＜7:0＞, V7＜7:0＞, V8＜7:0＞)에 의해 N형 트랜지스터(MN9, MN10 및 MN11)에 대해 온·오프 조작을 실시하고, 전류원 전압(VPCS)을 발생한다. 전류원 전압 발생기(120)는 센스 앰프(도시하지 않음)에서의 P형 트랜지스터(PMOSS)(도시하지 않음)의 전압의 공급원이며, 전류원 전압 발생기(120)는, 오버 드라이브 전압(VOD)과, 비트 라인 고전압(VBLH)과, 비트 라인 이퀄라이즈 전압(VBLEQ)을 수신하고, 각각 V6＜7:0＞, V7＜7:0＞, V8＜7:0＞ 신호에 의해 N형 트랜지스터(MN9, MN10 및 MN11)를 온 또는 오프로 하여, 전류원 전압(VPCS)의 파워 소스를 제어한다(도 7a 및 도 7b에 관련 기술이 있다). 본 발명은 전류원 전압 발생기(120)의 회로 구조를 한정하지 않는다.
도 7a 및 도 7b를 참조하여, 도 7a는 본 발명의 다른 실시예에서의 비트 라인 고전압 발생기 및 오버 드라이브 전압 발생기의 리프레시의 타이밍도이며, 도 7b는 본 발명의 다른 실시예에서의 비트 라인 고전압 발생기 및 오버 드라이브 전압 발생기의 메모리 뱅크의 액티브의 타이밍도이다.
도 7a에 도시한 것처럼, 리프레시 동작 전에(즉, 시간 구간(T1)), 제1 스탠바이 전압 회로 제어 신호(V3)는 고 논리 레벨이기 때문에, 제1 스탠바이 전압 회로(160)는 비트 라인 고전압(VBLH)에 대해 소비 전류를 공급할 수 있다. 또한, 제어 신호(V6＜7:0＞)는 고 논리 레벨이기 때문에, 전류원 전압 발생기(120)는, 전류원 전압(VPCS)에 대해 비트 라인 이퀄라이즈 전압(VBLEQ)의 전압을 공급할 수 있고, 이때 전류원 전압(VPCS)의 전위는 비트 라인 이퀄라이즈 전압(VBLEQ)과 대략 같다. 따라서, 시간 구간(T1)에 있어서, 비트 라인 이퀄라이즈 전압(VBLEQ)의 전압을 전류원 전압(VPCS)의 파워 소스로 한다.
리프레시 동작 시(즉, 시간 구간(T2)), 제어 신호(V6＜7:0＞ 및 V7＜7:0＞)이 저 논리 레벨, 선택된 메모리 뱅크의 제어 신호(V8＜7:0＞)가 고 논리 레벨이며, 선택된 메모리 뱅크의 전류원 전압(VPCS)에 비트 라인 고전압(VBLH)을 공급한다. 제1 제어 신호(V1＜7:0＞) 및 제2 제어 신호(V2＜7:0＞)는 고 논리 레벨이며, 비트 라인 고전압 발생기(110)에서의 제1 전압 발생 회로(140) 및 제2 전압 발생 회로(150)를 기동하고, 비트 라인 고전압(VBLH)을 경유해 전류원 전압(VPCS)에 소비 전류를 공급하고, 이때 전류원 전압(VPCS)의 전위는 서서히 비트 라인 고전압(VBLH)까지 풀업(pull-up) 된다. 리프레시 동작 시(즉, 시간 구간(T2)), 제3 제어 신호(V4＜7:0＞)는 저 논리 레벨, 제2 스탠바이 전압 회로(V5)는 고 논리 레벨이기 때문에, 효율이 상대적으로 낮은 오버 드라이브 전압 발생기(130)(차지 펌프 회로(172)를 가진다)를 스탠바이 상태로 하고, 효율이 상대적으로 높은 제1 전압 발생 회로(140)(제1 리니어 전압 레귤레이터(142)를 가진다) 및 제2 전압 발생 회로(150)(스위칭 전압 레귤레이터(152)를 가진다) 만으로 출력 전류를 공급하고, 리프레시 동작 시의 비트 라인 전원 공급 장치(100)의 소비 전류를 저감시킨다. 또한, 제1 제어 신호(V1＜7:0＞)와 제2 제어 신호(V2＜7:0＞)는 모두 고 논리 레벨이기 때문에, 모든 메모리 뱅크의 제1 전압 발생 회로(140)(제1 리니어 전압 레귤레이터(142)를 가진다) 및 제2 전압 발생 회로(150)(스위칭 전압 레귤레이터(152)를 가진다)가 동시에 비트 라인 고전압(VBLH)에 공급 함으로써, 비트 라인 고전압(VBLH)의 전압 강하(Voltage　Drop)를 더 저감시킬 수 있다. 따라서, 시간 구간(T2)에 있어서, 제1 전압 발생 회로(140) 및 제2 전압 발생 회로(150)가 발생하는 비트 라인 고전압(VBLH)을 전류원 전압(VPCS)의 파워 소스로 한다.
리프레시 동작의 일정 시간 후(즉, 시간 구간(T4)), 제1 제어 신호(V1＜7:0＞) 및 제2 제어 신호(V2＜7:0＞)는 저 논리 레벨로서, 제1 스탠바이 전압 회로 제어 신호(V3)에 이어서 고 논리 레벨로 돌아가기 위해, 제1 스탠바이 전압 회로(160)와 비트 라인 고전압(VBLH)에 대해 약간의 소비 전류를 공급한다. 또한, 제어 신호(V6＜7:0＞)를 고 논리 레벨로 되돌리기 위해, 전류원 전압(VPCS) 발생기(120)는 전류원 전압(VPCS)에 대해 비트 라인 이퀄라이즈 전압(VBLEQ)의 전압을 공급하고, 이때 전류원 전압(VPCS)의 전위는 비트 라인 이퀄라이즈 전압(VBLEQ)과 대략 같다. 따라서, 시간 구간(T4)에 있어서, 비트 라인 이퀄라이즈 전압(VBLEQ)의 전압을 전류원 전압(VPCS)의 파워 소스로 한다.
설명해야 할 것으로서, 리프레시 동작 시, 비트 라인 고전압 발생기(110)는 복수의 메모리 뱅크에 순서대로 리프레시 동작을 실시하게 한다. 또한, 리프레시 동작 시, 오버 드라이브 전압 발생기(130)의 상태는 오프이다.
도 7b에 도시한 것처럼, 메모리 뱅크 액티브 동작 전(즉, 시간 구간(T1)), 제1 스탠바이 전압 회로 제어 신호(V3) 및 제2 스탠바이 전압 회로 제어 신호(V5)는 고 논리 레벨이기 때문에, 제1 스탠바이 전압 회로(160)는 비트 라인 고전압(VBLH)에 대해 소비 전류를 공급할 수 있고, 또한 제2 스탠바이 전압 회로(180)는 오버 드라이브 전압(VOD)에 대해 소비 전류를 공급할 수 있다. 또한, 제어 신호(V6＜7:0＞)는 고 논리 레벨이기 때문에, 전류원 전압 발생기(120)는 전류원 전압(VPCS)에 대해 비트 라인 이퀄라이즈 전압(VBLEQ)의 전압을 공급할 수 있고, 이때 전류원 전압(VPCS)의 전위는 비트 라인 이퀄라이즈 전압(VBLEQ)과 대략 같다. 따라서, 시간 구간(T1)에 있어서, 비트 라인 이퀄라이즈 전압(VBLEQ)의 전압을 전류원 전압(VPCS)의 파워 소스로 한다.
메모리 뱅크 액티브 동작 시(즉, 시간 구간(T2)), 제1 제어 신호(V1＜7:0＞), 제2 제어 신호(V2＜7:0＞) 및 제3 제어 신호(V4＜7:0＞)는 고 논리 레벨이며, 비트 라인 고전압 발생기(110)에서의 제1 전압 발생 회로(140), 제2 전압 발생 회로(150) 및 오버 드라이브 전압 발생기(130) 중 제3 전압 발생 회로(170)를 동시에 온으로 하고, 그렇지만, 이때 제어 신호(V7)는 고 논리 레벨이고, 제어 신호(V8)는 저 논리 레벨로서, 즉, 이때에는 전압이 상대적으로 높은 오버 드라이브 전압 발생기(130) 만으로 전류원 전압(VPCS)에 소비 전류를 공급하고, 비트 라인 전원 공급 장치(100)가 기동 동작할 때에 신속한 랜덤 액세스 타임을 가지도록 한다. 일정 시간 기동한 후(즉, 시간 구간(T3)), 제어 신호(V7)는 저 논리 레벨로 저하되고, 제어 신호(V8)는 고 논리 레벨로 상승되고, 효율이 상대적으로 높은 비트 라인 고전압 발생기(110)에서 전류원 전압(VPCS)에 소비 전류를 공급하고, 소비 전류를 저감시킨다. 따라서, 시간 구간(T2)에 있어서, 오버 드라이브 전압 발생기(130)가 발생하는 오버 드라이브 전압(VOD)을 전류원 전압(VPCS)의 파워 소스로 한다.
메모리 뱅크 리프레시 동작의 일정 시간 후(즉, 시간 구간(T3)), 제1 전압 발생 회로(140) 및 제2 전압 발생 회로(150)가 발생하는 비트 라인 고전압(VBLH)을 전류원 전압(VPCS)의 파워 소스로 한다. 상기와 유사하기 때문에, 재차 설명하지 않는다.
센스 앰프(도시하지 않음)의 기동 시간(약 70 ns)의 후(즉, 시간 구간(T4)), 전류원 전압(VPCS)은 목표치인 비트 라인 고전압(VBLH)에 근접하기 때문에, 소비 전류를 더 저감시키기 위해, 제2 제어 신호(V2＜7:0＞)를 저 논리 레벨로 저하시키고, 스위칭 전압 레귤레이터(152)를 가지는 제2 전압 발생 회로(150)를 오프로 하고, 이때 비트 라인 고전압 발생기(110)에서 제1 리니어 전압 발생기(142)를 가지는 제1 전압 발생기(140) 만으로 소비 전류를 공급하여, 소비 전류를 재차 저감시킬 수 있다. 따라서, 시간 구간(T4)에서, 제1 전압 발생기(140)가 발생하는 비트 라인 고전압(VBLH)을 전류원 전압(VPCS)의 파워 소스로 한다.
또한, 제2 제어 신호(V2＜7:0＞)의 온·오프의 빈도가 높은 경우에는, 비트 라인 고전압(VBLH)에 상대적으로 높은 리플(Ripple)을 가져오기 때문에, 본 발명은 먼저 제2 제어 신호(V2＜7:0＞)를 저 논리 레벨로 저하시켜 VBLH의 리플의 저감을 도모한다.
메모리 뱅크 액티브 동작의 후(즉, 시간 구간(T5)), 제1 제어 신호(V1＜7:0＞)를 저 레벨로 저하시켜 제1 전압 발생기(140)를 오프로 하고, 제1 스탠바이 전압 회로 제어 신호(V3)를 고 논리 레벨까지 되돌린다. 따라서, 제1 스탠바이 전압 회로(160)는 비트 라인 고전압(VBLH)에 대해 약간의 소비 전류를 공급할 수 있다. 또한, 제어 신호(V6＜7:0＞)를 고 논리 레벨로 되돌리기 위해, 전류원 전압(VPCS) 발생기(120)는 전류원 전압(VPCS)에 대해 비트 라인 이퀄라이즈 전압(VBLEQ)의 전압을 공급하고, 이때 전류원 전압(VPCS)의 전위는 비트 라인 이퀄라이즈 전압(VBLEQ)과 대략 같다. 따라서, 시간 구간(T5)에 있어서, 비트 라인 이퀄라이즈 전압(VBLEQ)의 전압을 전류원 전압(VPCS)의 파워 소스로 한다.
도 8a를 참조하면, 리프레시 동작 시, 모든 비트 라인 고전압 발생기를 온으로 하고, 메모리 뱅크(B0-B7)에 대해 순서대로 풀 출력한다. 도 8b를 참조하면, 메모리 뱅크(B0-B7)의 액티브 동작 시, 제1 제어 신호(V1＜7:0＞) 및 제2 제어 신호(V2＜7:0＞)는 메모리 뱅크(0∼7)에 대해 순서대로 고 논리 레벨이며, 비트 라인 고전압 발생기(110)에서의 제1 전압 발생 회로(140) 및 제2 전압 발생 회로(150)가 각각 메모리 뱅크에 전류 공급을 공급한다. 그렇지만, 센스 앰프(도시하지 않음)의 기동 시간(약 70 ns)의 후(즉, V2＜0＞에 대해서는 시간 구간 T1 경과 후, V2＜7＞에 대해서는 T2 경과 후), 제2 제어 신호(V2＜7:0＞)를 순서대로 저 논리 레벨로 저하시켜서 제2 전압 발생 회로(150)를 오프로 하여, 제1 전압 발생 회로(140) 만으로 전류를 공급해, 비트 라인 전원 공급 장치(100)의 소비 전류를 저감시킨다. 예로서, T1 경과 후의 메모리 뱅크(B0)의 쓰기 기간(B0WR)에서는, 제1 전압 발생 회로(140) 만으로 전류를 공급한다. 또한, N형 트랜지스터(MN4)는 딥 N웰을 가지는 트랜지스터이다.
주의해야 할 것으로서, 액티브 동작에 있어서, 몇 개의 메모리 뱅크가 액티브로 될 때, 오버 드라이브 전압 발생기(130)는 일정 시간(약 70 ns) 온이 되고, 단시간의 고전압 및 큰 소비 전류를 공급한다. 오버 드라이브 전압 발생기(130)가 일정 시간 온이 된 후, 복수의 비트 라인 고전압 발생기(110)는 계속해서 동시에 온이 되고, 높은 효율로 출력할 수 있다.
상기를 대체로, 본 발명에 있어서, 상기 비트 라인 전원 공급 장치는, 리니어 전압 레귤레이터 및 스위칭 전압 레귤레이터를 가지는 비트 라인 고전압 발생기와, 차지 펌프 회로를 가지는 오버 드라이브 전압 발생기를 포함한다. 리프레시 동작 시, 효율이 상대적으로 낮은 오버 드라이브 전압 발생기를 오프로 하고, 효율이 상대적으로 높은 비트 라인 고전압 발생기 만으로 출력하여, 리프레시 동작 시의 소비 전류 및 전압 강하를 저감시킨다. 액티브 동작 시, 비트 라인 고전압 발생기 및 오버 드라이브 전압 발생기를 동시에 기동하고, 일정 시간 후에 먼저 오버 드라이브 전압 발생기를 오프로 하고, 한층 더 일정 시간 후에 스위칭 전압 레귤레이터를 오프로 하여, 액티브 동작이 신속한 랜덤 액세스 타임 및 작은 소비 전류를 가지도록 하고, 비트 라인 고전압의 전압 레귤레이터의 사이즈에 대한 요구를 내려서, 비트 라인 고전압의 전압 강하를 저감시킨다.
본 발명은 실시예로 이상의 것을 개시하고 있지만, 이는 본 발명을 한정하는 것이 아니며, 당업자는, 본 발명의 주지(主旨) 및 범위를 일탈하지 않는 조건에서, 사소한 변동 및 수식(修飾)을 해도 무방하기 때문에, 본 발명의 보호 범위는 이후의 특허 청구의 범위에 한정한 내용을 기준으로 한다.
본 발명은, 리니어 전압 레귤레이터와 스위칭 전압 레귤레이터를 결합 함으로써, 리프레시 동작 시의 메모리에서의 비트 라인 고전압이 발생하는 소비 전류 및 전압 강하를 저감시키고, 유효 신호에 근거해 센스 앰프의 기동 후에, 먼저 스위칭 전압 레귤레이터를 오프로 하여 소비 전류 및 전압 리플을 더 저감시켜, 다이나믹 랜덤 액세스 메모리의 저 소비 전력 성능을 실현할 수 있다.
100: 비트 라인 전원 공급 장치
110: 비트 라인 고전압 발생기
120: 전류원 전압 발생기
130: 오버 드라이브 전압 발생기
140: 제1 전압 발생 회로
141: 제1 센서
142: 제1 리니어 전압 레귤레이터
150: 제2 전압 발생 회로
151: 제2 센서
152: 스위칭 전압 레귤레이터
160: 제1 스탠바이 전압 회로
161: 제3 센서
162: 제2 리니어 전압 레귤레이터
170: 제3 전압 발생 회로
171: 제4 센서
172: 차지 펌프 회로
180: 제2 스탠바이 전압 회로
181: 제5 센서
182: 제3 리니어 전압 레귤레이터
210: 제1 OP AMP
220: 스위치
230: 저항 컨덴서 스트링
240: 출력단
310: 제1 OP AMP
320: 스위치
330: 풀업 스위치
340: 기준 전류 발생기
350: 스위치
360: 버퍼
370: 전압 오프셋 회로
380: 출력단
400: 전압 오프셋 회로
410: 버퍼
420: 전압 오프셋
430: 버퍼
500: 비트 라인 전원 공급 장치
MP1∼MP9: P형 트랜지스터
MN1∼MN11: N형 트랜지스터
T1∼T5: 시간 구간
V1＜7:0＞: 제1 제어 신호
V2＜7:0＞: 제2 제어 신호
V3: 제1 스탠바이 전압 회로 제어 신호
V4＜7:0＞: 제3 제어 신호
V5: 제2 스탠바이 전압 회로 제어 신호
V6∼V8: 제어 신호
VBLH: 비트 라인 고전압
VBLEQ: 비트 라인 이퀄라이즈 전압
VPCS: 전류원 전압
VCMNI: 바이어스 전압
VINV: 스위치 전압
VDOUTB: 버퍼 전압
VDDG: 게이트 제어 전압
VREF1: 제1 기준 전압
VREF2: 제2 기준 전압
VPP: 제1 전압
VDD2: 제2 전압
VDD1: 제3 전압
VSS: 기준 접지 단자
n01∼n07: 접촉 전압
VS1: 제1 검지 전압
VS2: 제2 검지 전압
VS3: 제3 검지 전압
VS4: 제4 검지 전압
VS5: 제5 검지 전압
VPCS: 전류원 전압
EN1, EN2, EN2B: 유효 신호
B0WR: 쓰기 기간

Claims (15)

  1. 메모리에 적용되는 비트 라인 전원 공급 장치에 있어서,
    비트 라인 고전압을 발생하기 위한 비트 라인 고전압 발생기를 포함하고,
    상기 비트 라인 고전압 발생기는,
    제1 제어 신호를 수신하고, 상기 제1 제어 신호에 근거해 유효로 되고, 제1 기준 전압과 상기 비트 라인 고전압과의 비교에 근거해 제1 검지 전압을 발생하고, 전원 전압이 제1 전압인, 제1 센서와,
    상기 제1 센서에 결합되고, 상기 제1 검지 전압에 대해 리니어 조정을 실시하여 제1 출력 전압을 발생하고, 전원 전압이 제2 전압인, 제1 리니어 전압 레귤레이터
    를 포함하는 제1 전압 발생 회로와,
    제2 제어 신호를 수신하고, 상기 제2 제어 신호에 근거해 유효로 되고, 상기 제1 기준 전압과 상기 비트 라인 고전압의 비교에 근거해 제2 검지 전압을 발생하고, 전원 전압이 제3 전압인, 제2 센서와,
    상기 제2 센서에 결합되고, 상기 제2 검지 전압에 근거해 스위칭 조정을 실시하여 제2 출력 전압을 발생하고, 전원 전압이 상기 제2 전압인, 스위칭 전압 레귤레이터
    를 포함하고, 상기 제1 전압 발생 회로에 병렬로 결합되는, 제2 전압 발생 회로
    를 포함하고,
    상기 비트 라인 전원 공급 장치는, 상기 제1 출력 전압과 상기 제2 출력 전압을 결합시켜 상기 비트 라인 고전압을 발생하고, 상기 제1 전압이 상기 제3 전압 보다 크고, 상기 제3 전압이 상기 제2 전압 보다 큰, 비트 라인 전원 공급 장치.
  2. 제1항에 있어서,
    리프레시 동작 시, 상기 비트 라인 고전압 발생기는 복수의 메모리 뱅크에 순서대로 리프레시 동작을 실시하게 하는, 비트 라인 전원 공급 장치.
  3. 제1항에 있어서,
    상기 제1 센서는, 제1 OP AMP를 포함하고, 상기 제1 OP AMP의 제1 입력 단자가 상기 제1 기준 전압을 수신하고, 상기 제1 OP AMP의 제2 입력 단자가 상기 비트 라인 고전압을 수신하고, 상기 제1 OP AMP는, 상기 제1 제어 신호에 근거해 유효로 되고, 상기 제1 기준 신호와 상기 비트 라인 고전압과의 비교에 근거해 상기 제1 검지 전압을 발생하는, 비트 라인 전원 공급 장치.
  4. 제3항에 있어서,
    상기 제1 리니어 전압 레귤레이터는,
    상기 제1 OP AMP의 출력 단자와 상기 제1 리니어 전압 레귤레이터의 출력 단자와의 사이에 결합되고, 유효 신호에 근거해 온 또는 오프로 되고, 상기 유효 신호는 상기 제1 제어 신호에 근거해 발생되는, 스위치와,
    상기 제1 OP AMP의 출력 단자와 상기 제1 리니어 전압 레귤레이터의 출력 단자와의 사이에 결합되는, 저항 컨덴서 스트링과,
    상기 제1 OP AMP의 출력 단자에 결합되고, 상기 제1 검지 전압을 수신하고, 상기 제1 검지 전압에 근거해 상기 비트 라인 고전압을 발생하는, 출력단
    을 포함하고,
    상기 출력단의 전원 전압이 상기 제2 전압인, 비트 라인 전원 공급 장치.
  5. 제3항에 있어서,
    상기 제2 센서는, 상기 제1 기준 전압과 상기 비트 라인 고전압을 각각 수신하는 제1 입력 단자와 제2 입력 단자를 가지고, 상기 제2 제어 신호에 근거해 유효로 되고, 상기 제1 기준 전압과 상기 비트 라인 고전압과의 비교에 근거해 상기 제2 검지 전압을 발생하는, 제2 OP AMP를 포함하는, 비트 라인 전원 공급 장치.
  6. 제5항에 있어서,
    상기 스위칭 전압 레귤레이터는,
    상기 제2 OP AMP의 출력 단자와 상기 제3 전압과의 사이에 결합되고, 유효 신호로 제어되어 온 또는 오프로 되는, 스위치와,
    제1 단자가 상기 제3 전압에 결합되고, 게이트 단자가 상기 제2 OP AMP의 출력 단자에 결합되는, 풀업 스위치와,
    상기 풀업 스위치의 제2 단자에 결합되고, 상기 풀업 스위치의 제2 단자에 의해 기준 전류를 인출(引出)하는, 기준 전류 발생기와,
    상기 풀업 스위치의 제2 단자에 결합되고, 버퍼 전압을 출력하는, 버퍼와,
    상기 버퍼에 결합되고, 상기 버퍼 전압을 수신하고, 상기 버퍼 전압의 전압을 레벨 시프트 하여 게이트 제어 전압을 발생하는, 전압 오프셋 회로와,
    상기 게이트 제어 전압을 수신하고, 상기 게이트 제어 전압에 근거해 상기 제2 출력 전압을 발생하는, 출력단
    을 포함하고,
    상기 출력단의 전원 전압이 상기 제2 전압이고, 상기 유효 신호는 상기 제2 제어 신호에 근거해 발생되는, 비트 라인 전원 공급 장치.
  7. 제1항에 있어서,
    상기 비트 라인 고전압 발생기는,
    상기 제1 전압 발생 회로 및 상기 제2 전압 발생 회로에 병렬로 결합되고, 상기 제1 기준 전압 및 제1 스탠바이 전압 회로 제어 신호에 근거해, 상기 비트 라인 고전압을 발생하는, 제1 스탠바이 전압 회로를 더 포함하는, 비트 라인 전원 공급 장치.
  8. 제7항에 있어서,
    상기 비트 라인 고전압 발생기에서의 상기 제1 스탠바이 전압 회로는,
    상기 제1 스탠바이 전압 회로 제어 신호에 근거해 유효로 되고, 상기 제1 기준 전압과 상기 비트 라인 고전압과의 비교에 근거해 제3 검지 전압을 발생하고, 전원 전압이 상기 제2 전압인, 제3 센서와,
    상기 제3 센서에 결합되고, 상기 제3 검지 전압에 대해 리니어 조정 동작을 실시하여 상기 스탠바이 출력 전압을 발생하고, 전원 전압이 상기 제2 전압인, 제2 리니어 전압 레귤레이터
    를 포함하는, 비트 라인 전원 공급 장치.
  9. 제8항에 있어서,
    상기 비트 라인 고전압 발생기에 결합되고, 상기 비트 라인 고전압에 근거해 전류원 전압을 발생하는, 전류원 전압 발생기를 더 포함하는, 비트 라인 전원 공급 장치.
  10. 제9항에 있어서,
    제3 전압 발생 회로를 가지고, 제2 기준 전압 및 제3 제어 신호에 근거해 오버 드라이브 전압을 발생하는, 오버 드라이브 전압 발생기를 더 포함하고,
    상기 전류원 전압 발생기는, 상기 오버 드라이브 전압 발생기에 더 결합하고, 또한 상기 비트 라인 고전압 또는 상기 오버 드라이브 전압에 근거해 상기 전류원 전압을 발생하는, 비트 라인 전원 공급 장치.
  11. 제10항에 있어서,
    리프레시 동작 시, 상기 오버 드라이브 전압 발생기의 상태는 오프인, 비트 라인 전원 공급 장치.
  12. 제10항에 있어서,
    액티브 동작에 있어서, 메모리 뱅크가 액티브로 될 때, 상기 오버 드라이브 전압 발생기는 1개의 시간 구간 온이 되고, 상기 오버 드라이브 전압 발생기가 상기 시간 구간 온이 된 후, 복수의 상기 비트 라인 고전압 발생기는 동시에 온이 되는, 비트 라인 전원 공급 장치.
  13. 제10항에 있어서,
    상기 제3 전압 발생 회로는,
    상기 제3 제어 신호와 상기 제2 기준 전압 및 상기 오버 드라이브 전압과의 비교에 근거해, 제4 검지 전압을 발생하고, 전원 전압이 상기 제3 전압인, 제4 센서와,
    상기 제4 센서에 결합되고, 상기 제4 검지 전압에 근거해 상기 오버 드라이브 전압을 발생하는, 차지 펌프 회로
    를 포함하고,
    상기 차지 펌프 회로의 전원 전압이 상기 제2 전압인, 비트 라인 전원 공급 장치.
  14. 제13항에 있어서,
    상기 오버 드라이브 전압 발생기는,
    상기 제3 전압 발생 회로에 병렬로 결합되고, 상기 제2 기준 전압 및 제2 스탠바이 전압 회로 제어 신호에 근거해 상기 오버 드라이브 전압을 발생하는, 제2 스탠바이 전압 회로를 더 포함하는, 비트 라인 전원 공급 장치.
  15. 제14항에 있어서,
    상기 제2 스탠바이 전압 회로는,
    상기 제2 스탠바이 전압 회로 제어 신호에 근거해 유효로 되고, 상기 제2 기준 전압과 상기 오버 드라이브 전압과의 비교에 근거해, 제5 검지 전압을 발생하고, 전원 전압이 상기 제3 전압인, 제5 센서와,
    상기 제5 센서에 결합되고, 상기 제5 검지 전압에 근거해 상기 오버 드라이브 전압을 발생하고, 전원 전압이 상기 제3 전압인, 제3 리니어 전압 레귤레이터
    를 포함하는, 비트 라인 전원 공급 장치.
KR1020190005168A 2018-02-09 2019-01-15 비트 라인 전원 공급 장치 KR102194913B1 (ko)

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