JP2019139826A - ビット線電源供給装置 - Google Patents

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Abstract

【課題】本発明は、メモリにおけるビット線に電源を供給するビット線電源供給装置の提供を目的とする。【解決手段】本発明はビット線高電圧発生器を含むビット線電源供給装置を提供する。ビット線高電圧発生器は第１の電圧発生回路と第２の電圧発生回路とを含む。第１の電圧発生回路は第１のセンサと第１のリニア電圧レギュレータとを含み、第１のセンサは第１の制御信号に基づいて第１の基準電圧とビット線高電圧とを比較して第１の検知電圧を発生する。第１のリニア電圧レギュレータは第１の検知電圧に基づいてビット線高電圧を発生する。第２の電圧発生回路は第２のセンサとスイッチング電圧レギュレータとを含み、第２のセンサは第２の制御信号に基づいて第１の基準電圧とビット線高電圧とを比較して第２の検知電圧を発生する。スイッチング電圧レギュレータは第２の検知電圧に基づいてビット線高電圧を発生する。【選択図】図１

Description

本発明はビット線電源供給装置に関し、特に、リニア電圧レギュレータ及びスイッチング電圧レギュレータを有するビット線電源供給装置に関する。
周知の低パワーの第３代のダブルデータレート同期ダイナミックランダムアクセスメモリ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ Ｔｈｒｅｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＤＤＲ３）の技術において、２つの外部電圧を有することができ、通常それぞれ１．８Ｖ及び１．２Ｖである。一般的には、相対的に高い第１の外部電圧が許可する消費電流は相対的に低い第２の外部電圧よりも低いため、ダイナミックランダムアクセスメモリにおけるセンスアンプが必要とするオーバードライブ電圧は、通常、許容消費電流が比較的高い第２の外部電圧により発生される。
オーバードライブ電圧の電圧値は第２の外部電圧の最小電圧よりも高くなるため、オーバードライブ電圧は、第２の外部電圧と電圧レギュレータとを併用することによって発生させることはできないが、第２の外部電圧とチャージポンプ回路の昇圧動作とを併用することによって発生させることができる。しかしながら、チャージポンプ回路の電圧変換効率は電圧レギュレータよりも低いため、第２の外部電圧の消費電流の増加につながる。また、周知のメモリのリフレッシュ動作において、オーバードライブ電圧は依然としてセンスアンプに供給される必要があるため、リフレッシュ動作の消費電流の増加につながる。一方、オーバードライブ電圧がなくても読み書き動作及びリフレッシュ動作を完成できる他の周知のメモリのセンスアンプがあるが、オーバードライブ電圧を用いないと読み書きの時間が増加してしまう。また、この類のメモリのセンスアンプを有効にするには依然としてビット線高電圧を電源とする必要があり、しかしながら、全てのセンスアンプに供給されるビット線高電圧は電圧降下の問題が発生しやすく、ビット線高電圧の電圧降下の問題を軽減するために、より大きいビット線高電圧のレギュレータを設ける必要がある。
本発明は、メモリにおけるビット線に電源を供給し、ビット線高電圧の電圧降下の問題を改善するビット線電源供給装置を提供することを目的とする。
本発明は、メモリに適用されるビット線電源供給装置であって、ビット線高電圧を発生するためのビット線高電圧発生器を含み、前記ビット線高電圧発生器は、第１の制御信号を受信し、第１の制御信号に基づいて有効にされ、第１の基準電圧とビット線高電圧との比較に基づいて第１の検知電圧を発生し、電源電圧が第１の電圧である、第１のセンサと、第１のセンサに結合され、第１の検知電圧に対してリニア調整（ｌｉｎｅａｒ ｖｏｌｔａｇｅ ｒｅｇｕｌａｔｏｒ）を行って第１の出力電圧を発生し、電源電圧が第２の電圧である、第１のリニア電圧レギュレータと、を含む第１の電圧発生回路と、第２の制御信号を受信し、第２の制御信号に基づいて有効にされ、第１の基準電圧とビット線高電圧の比較に基づいて第２の検知電圧を発生し、電源電圧が第３の電圧である、第２のセンサと、第２のセンサに結合され、第２の検知電圧に基づいてスイッチング調整（ｓｗｉｔｃｈｉｎｇ ｖｏｌｔａｇｅ ｒｅｇｕｌａｔｏｒ）を行って第２の出力電圧を発生し、電源電圧が第２の電圧である、スイッチング電圧レギュレータと、を含み、第１の電圧発生回路に並列に結合される、第２の電圧発生回路と、を含み、ビット線電源供給装置は、第１の出力電圧と第２の出力電圧とを結合させてビット線高電圧を発生し、第１の電圧が第３の電圧よりも大きく、第３の電圧が第２の電圧よりも大きい、ビット線電源供給装置を提供している。
上記に基づき、本発明の一部の実施例において、前記ビット線電源供給装置は、リフレッシュ動作の際に、効率が相対的に低いオーバードライブ電圧発生器をオフにし、効率が相対的に高いビット線高電圧発生器のみで出力することができ、リフレッシュ動作の際の消費電流を低減させることができる。アクティブ動作の際に、ビット線高電圧発生器及びオーバードライブ電圧発生器を同時に起動し、アクティブ動作に速やかなランダムアクセスタイムを有するようにする。アクティブ動作の消費電流を低減させるために、オーバードライブ電圧発生器及びスイッチング電圧レギュレータを順にオフにする。
本発明の実施例におけるビット線電源供給装置のブロック図である。 本発明の実施例における第１の電圧発生回路のブロック図である。 本発明の実施例における第２の電圧発生回路のブロック図である。 本発明の実施例における電圧オフセット回路の回路図である。 本発明の他の実施例におけるビット線電源供給装置のブロック図である。 本発明の実施例における電流源電圧発生器の回路図である。 本発明の他の実施例におけるビット線高電圧発生器及びオーバードライブ電圧発生器のリフレッシュ動作のタイミング図である。 本発明の他の実施例におけるビット線高電圧発生器及びオーバードライブ電圧発生器のメモリバンクのアクティブ動作のタイミング図である。 本発明の他の実施例におけるビット線高電圧発生器及び第１の電圧発生器及び第２の電圧発生器のリフレッシュ動作のタイミング図である。 本発明の他の実施例におけるビット線高電圧発生器の第１の電圧発生器及び第２の電圧発生器のメモリバンクのアクティブ動作のタイミング図である。
本発明の上記特徴及び長所をより分かりやすくするために、以下では、実施例と図面を合わせて詳しく説明を行う。
図１を参照し、図１は本発明の実施例におけるビット線電源供給装置のブロック図である。ビット線電源供給装置１００はビット線高電圧ＶＢＬＨを発生するためのビット線高電圧発生器１１０を含む。そのうち、ビット線高電圧ＶＢＬＨは、センスアンプ（図示せず）に電源を供給し、及び書き込み動作に電源を供給するためのものである。ビット線高電圧発生器１１０は第１の電圧発生回路１４０と第２の電圧発生回路１５０とを含み、第１の電圧発生回路１４０と第２の電圧発生回路１５０とは互いに並列に接続されている。この範例実施例において、第１の電圧発生回路１４０は第１の基準電圧ＶＲＥＦ１及び第１の制御信号Ｖ１＜７：０＞を受信し、第２の電圧発生回路１５０は第１の基準電圧ＶＲＥＦ１及び第２の制御信号Ｖ２＜７：０＞を受信し、第１の電圧発生回路１４０及び第２の電圧発生回路１５０は共にビット線高電圧ＶＢＬＨを発生する。そのうち、第１の制御信号Ｖ１＜７：０＞が８個のビットを有することは１つの説明例にすぎず、本発明の他の実施例において、第１の制御信号Ｖ１＜７：０＞のビット数は実際の必要に応じて設けられることができ、特に制限されていない。
第１の電圧発生回路１４０は第１のセンサ１４１と第１のリニア電圧レギュレータ１４２とを含む。この範例実施例において、第１のセンサ１４１は第１の制御信号Ｖ１＜７：０＞を受信し、そのうち、第１の制御信号Ｖ１＜７：０＞は、例えばメモリに対応することができる８個のメモリバンクである。この範例実施例において、第１のセンサ１４１が有効にされている条件において、第１のセンサ１４１は、第１の基準電圧ＶＲＥＦ１とビット線高電圧ＶＢＬＨとを比較し、比較結果に基づいて第１の検知電圧ＶＳ１を発生する。第１のセンサ１４１は第１の検知電圧ＶＳ１を第１のリニア電圧レギュレータ１４２に供給する。第１のリニア電圧レギュレータ１４２は第１のセンサ１４１に結合され、第１のリニア電圧レギュレータ１４２は第１の検知電圧ＶＳ１に基づいてリニア電圧調整動作を行い、これによってビット線高電圧ＶＢＬＨとする第１の出力電圧を発生する。注意すべきこととして、第１のセンサ１４１が受信する電源電圧は第１の電圧ＶＰＰ（例えば、２．８Ｖである）であり、第１のリニア電圧レギュレータ１４２が受信する電源電圧は第２の電圧ＶＤＤ２（例えば、１．２Ｖである）である。
第２の電圧発生回路１５０は第２のセンサ１５１とスイッチング電圧レギュレータ１５２とを含む。この範例実施例において、第２のセンサ１５１は第２の制御信号Ｖ２＜７：０＞を受信する。第２の制御信号Ｖ２＜７：０＞は、例えばメモリにそれぞれ対応することができる別の８個のメモリバンクである。この範例実施例において、第２のセンサ１５１は受信した第２の制御信号Ｖ２＜７：０＞に基づいて有効にされる。第２のセンサ１５１が有効にされている条件において、第１の基準電圧ＶＲＥＦ１とビット線高電圧ＶＢＬＨとを比較することに基づいて比較結果を発生し、比較結果に基づいて第２の検知電圧ＶＳ２を発生する。第２の検知電圧ＶＳ２はスイッチング電圧レギュレータ１５２に供給される。スイッチング電圧レギュレータ１５２は第２の検知電圧ＶＳ２を受信し、第２の検知電圧ＶＳ２に基づいて第３の電圧ＶＤＤ１に対してスイッチング調整動作を行い、これによってビット線高電圧ＶＢＬＨとする第２の出力電圧を発生する。この範例実施例において、第２のセンサ１５１の電源電圧は第３の電圧ＶＤＤ１（例えば、１．８Ｖである）であり、スイッチング電圧レギュレータ１５２の電源電圧は第２の電圧ＶＤＤ２である。
本範例実施例において、ビット線電源供給装置１００は第１のスタンバイ電圧回路１６０をさらに含むことができる。第１のスタンバイ電圧回路１６０は前記第１の電圧発生回路１４０及び前記第２の電圧発生回路１５０に並列に接続され、第１のスタンバイ電圧回路１６０は第１のスタンバイ電圧回路制御信号Ｖ３に基づいて有効(ｅｎａｂｌｅ)にされる。第１の基準信号ＶＲＥＦ１を受信し、第１のスタンバイ電圧回路１６０が有効にされている条件において、第１の基準電圧ＶＲＥＦ１とビット線高電圧ＶＢＬＨとを比較し、比較結果に基づいてビット線高電圧ＶＢＬＨを発生する。一部の実施例において、第１のスタンバイ電圧回路制御信号Ｖ３はビット線高電圧ＶＢＬＨと同じである。この範例実施例において、第１のスタンバイ電圧回路１６０は、スタンバイモードまたは他の低パワーモードであるとき、ビット線高電圧ＶＢＬＨを供給することができ、その消費電流が第１の電圧発生回路１４０及び第２の電圧発生回路１５０よりも小さくなるようにすることができる。
第１のスタンバイ電圧回路１６０は第３のセンサ１６１と第２のリニア電圧レギュレータ１６２とを含む。この範例実施例において、第３のセンサ１６１は誤差増幅器であり、第３のセンサ１６１が受信した第１のスタンバイ電圧回路制御信号Ｖ３は第３のセンサ１６１に対して有効制御を行い、第３のセンサ１６１は第１の基準電圧ＶＲＥＦ１と第２のリニア電圧レギュレータ１６２の出力端子によりフィードバックされたビット線高電圧ＶＢＬＨとを比較し、比較結果に基づいて第３の検知電圧ＶＳ３を発生し、第３の検知電圧ＶＳ３を第２のリニア電圧レギュレータ１６２に供給する。第２のリニア電圧レギュレータ１６２は第３のセンサ１６１に結合され、第２のリニア電圧レギュレータ１６２は第３の検知電圧ＶＳ３に対してリニア電圧安定化を行い、ビット線高電圧ＶＢＬＨを発生する。この範例実施例において、第２のリニア電圧レギュレータ１６２は第１のリニア電圧レギュレータ１５１のように、リニアレギュレータであり、再度説明しない。そのうち、第３のセンサ１６１の電源電圧は第２の電圧ＶＤＤ２であり、第２のリニア電圧レギュレータ１６２の電源電圧は第２の電圧ＶＤＤ２である。他の実施例において、第３のセンサ１６１の電源電圧と、第２のリニア電圧レギュレータ１６２の電源電圧を、ともに第３の電圧ＶＤＤ１にすることも可能である。
図２を参照し、図２は本発明の実施例における第１の電圧発生回路のブロック図である。この範例実施例において、第１の電圧発生回路１４０の第１のセンサ１４１はオペアンプ２１０を含み、第１の電圧発生回路１４０の第１のリニア電圧レギュレータ１４２はスイッチ２２０と、抵抗コンデンサストリング２３０と、出力段２４０とを含む。この範例実施例において、オペアンプ２１０は第１の入力端子と第２の入力端子とを有し、第１の入力端子は非反転端子（ｎｏｎｉｎｖｅｒｔｉｎｇ ｔｅｒｍｉｎａｌ）であり、第２の入力端子は反転端子（ｉｎｖｅｒｔｉｎｇ ｔｅｒｍｉｎａｌ）である。オペアンプ２１０は誤差増幅器とすることができ、オペアンプ２１０は、第１の基準電圧ＶＲＥＦ１、ビット線高電圧ＶＢＬＨを受信し、有効信号ＥＮ１に基づいて有効にされる。そのうち、有効信号ＥＮ１は第１の制御信号Ｖ１＜７：０＞に基づいて発生され、論理信号である。第１の制御信号Ｖ１＜７：０＞が第１の電圧発生回路１４０に対応するメモリブロックがアクセスされるように指示する場合、オペアンプ２１０は第１の制御信号Ｖ１＜７：０＞に対応する有効信号ＥＮ１に基づいて有効にされることができる。また、有効にされたオペアンプ２１０は、第１の基準電圧ＶＲＥＦ１とビット線高電圧ＶＢＬＨとを比較して比較結果を得て、比較結果に基づいて第１の検知電圧ＶＳ１を発生する。そのうち、比較結果は第１の基準電圧ＶＲＥＦ１とビット線高電圧ＶＢＬＨとの電圧差である。スイッチ２２０の第１の端子はオペアンプ２１０の出力端子に結合され、第２の端子はオペアンプ２１０の第２の入力端子に結合される。この実施例において、スイッチ２２０はＰ型トランジスタＭＰ１を含む。トランジスタＭＰ１のゲート端子は有効信号ＥＮ１を受信し、トランジスタＭＰ１は有効信号ＥＮ１に基づいてオンまたはオフにされる。そのうち、オペアンプ２１０が有効信号ＥＮ１に基づいて有効にされたとき、スイッチ２２０は対応してオフにされる。これに対し、オペアンプ２１０が有効信号ＥＮ１に基づいて無効にされたとき、スイッチ２２０は対応してオンにされる。スイッチ２２０がオンにされるとき、第１の検知電圧ＶＳ１とビット線高電圧ＶＢＬＨとは同じ電圧値にイコライズされることができる。
抵抗コンデンサストリング２３０はオペアンプ２１０の出力端子とオペアンプ２１０の第２の入力端子との間に結合され、抵抗コンデンサストリング２３０は直列に接続されて結合された抵抗Ｒ１とコンデンサＣ１とを含み、第１の検知電圧ＶＳ１に対して位相補償を行うことに用いることができる。出力段２４０はＮ型トランジスタＭＮ１と抵抗Ｒ２とを含み、トランジスタＭＮ１のゲートはオペアンプ２１０の出力端子に結合され、トランジスタＭＮ１は第１の検知電圧ＶＳ１に制御され、ビット線高電圧ＶＢＬＨを出力する。また、Ｎ型トランジスタＭＮ１はディープＮウェル（ｄｅｅｐ Ｎ−ｗｅｌｌ）を有するトランジスタであり、Ｎ型トランジスタＭＮ１のバルク端子(ｂｕｌｋ ｔｅｒｍｉｎａｌ)はＮ型トランジスタＭＮ１のソース端子(ｓｏｕｒｃｅ ｔｅｒｍｉｎａｌ)に結合され、ビット線高電圧ＶＢＬＨに対してクランプ機能を発生する。出力段２４０はビット線高電圧ＶＢＬＨをオペアンプ２１０の第２の入力端子にフィードバックし、安定状態の下で、ビット線高電圧ＶＢＬＨの電圧は第１の基準電圧ＶＲＥＦ１にアプローチすることができる。そのうち、オペアンプ２１０の電源電圧は第１の電圧ＶＰＰであり、出力段２４０の電源電圧は第２の電圧ＶＤＤ２である。
図３を参照し、図３は本発明の実施例における第２の電圧発生回路のブロック図である。この範例実施例において、第２の電圧発生回路１５０の第２のセンサ１５１はオペアンプ３１０を含み、第２の電圧発生回路１５０のスイッチング電圧レギュレータ１５２は、スイッチ３２０と、プルアップスイッチ３３０と、基準電流発生器３４０と、スイッチ３５０と、バッファ３６０と、電圧オフセット回路(ｌｅｖｅｌ ｓｈｉｆｔｅｒ ｃｉｒｃｕｉｔ)３７０と、出力段３８０とを含む。この範例実施例において、オペアンプ３１０は誤差増幅器とし、有効信号ＥＮ２によってオペアンプ３１０が有効にされるようにし、そのうち有効信号ＥＮ２は、第２の制御信号Ｖ２＜７:０＞に基づいて発生され、論理信号である。有効にされたオペアンプ３１０は第１の基準電圧ＶＲＥＦ１とビット線高電圧ＶＢＬＨとを比較し、第１の基準電圧ＶＲＥＦ１とビット線高電圧ＶＢＬＨとの電圧差によって第２の検知電圧ＶＳ２を発生する。
スイッチ３２０の第１の端子はオペアンプ３１０の出力端子に結合され、第２の端子は第３の電圧ＶＤＤ１に結合され、スイッチ３２０はＰ型トランジスタＭＰ２を含み、トランジスタＭＰ２のゲート端子は有効信号ＥＮ２を受信し、オペアンプ３１０が無効にされたときオンにされ、第２の検知電圧ＶＳ２が第３の電圧ＶＤＤ１と同じになるようにして、電圧フローティング（ｆｌｏａｔｉｎｇ）の問題を回避する。プルアップスイッチ３３０はオペアンプ３１０の出力端子に結合され、プルアップスイッチ３３０の第１の端子（即ち、Ｐ型トランジスタＭＰ３のソース端子）によって第３の電圧ＶＤＤ１を受信する。プルアップスイッチ３３０はＰ型トランジスタＭＰ３により構成される。プルアップスイッチ３３０のゲート端子は第２の検知電圧ＶＳ２を受信し、第２の検知電圧ＶＳ２に基づいてオンまたはオフにされる。プルアップスイッチ３３０がオンにされたとき、プルアップスイッチ３３０の第２の端子は第３の電圧ＶＤＤ１に基づいてプルアップされる。
基準電流発生器３４０はプルアップスイッチ３３０に結合され、基準電流発生器３４０はＮ型トランジスタＭＮ１２とＮ型トランジスタＭＮ２を含む。Ｎ型トランジスタＭＮ２のゲートは、バイアス電圧ＶＣＭＮＩに制御され、基準電流を発生し、この実施例において、Ｎ型トランジスタＭＮ２は電流源とみなすことができる。Ｎ型トランジスタＭＮ１２のゲートは、有効信号ＥＮ２に制御され、スイッチとして用いられる。Ｎ型トランジスタＭＮ１２がオンにされるとき、プルアップスイッチ３３０の第２の端子（即ち、Ｐ型トランジスタＭＰ３のドレイン端子）によって基準接地端子ＶＳＳに対して基準電流を発生することができる。この範例実施例において、プルアップスイッチ３３０の第２の端子上の電圧、即ちスイッチ電圧ＶＩＮＶは、プルアップスイッチ３３０のプルアップ強度及び基準電流の大きさに基づいて決定される。そのうち、プルアップスイッチ３３０のプルアップ強度はプルアップスイッチ３３０に結合される第１の電圧ＶＤＤ１及び第２の検知電圧ＶＳ２によって決定される。また、バッファ３６０の作用によって、アナログ信号である検知電圧ＶＳ２をデジタルフォーマット信号に変更することができる。アナログ信号に対して、デジタルフォーマット信号のリバースしきい値は調整されることができ、デジタル信号はトランジスタのしきい値電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）及び温度の変化による信号の大幅な変化を回避することができる。
スイッチ３５０はプルアップスイッチ３３０の第２の端子と基準接地端子ＶＳＳとの間に結合される。スイッチ３５０はＮ型トランジスタＭＮ３である。トランジスタＭＮ３のゲート端子は有効信号ＥＮ２Ｂを受信することができ、オペアンプ３１０が無効にされたとき、プルアップスイッチ３３０の第２の端子に基準接地端子ＶＳＳまでにプルダウンする径路を提供して、電圧フローティングの問題を回避する。バッファ３６０と電圧オフセット回路３７０とは順にプルアップスイッチ３３０の第２の端子に直列に接続され、電流駆動力の向上及び電位レベルシフト機能の提供に用いられる。そのうち、バッファ３６０はプルアップスイッチ３３０の第２の端子上の電圧に基づいてバッファ電圧ＶＤＯＵＴＢを発生し、電圧オフセット回路３７０はバッファ電圧ＶＤＯＵＴＢを受信し、前記バッファ電圧ＶＤＯＵＴＢの電圧をオフセットしてゲート制御電圧ＶＤＤＧを発生する。実施例において、電圧オフセット回路３７０は、バッファ電圧ＶＤＯＵＴＢの電圧を、電源電圧が第３の電圧ＶＤＤ１であり、接地電圧が基準接地端子ＶＳＳである状態から電源電圧が第１の電圧ＶＰＰであり、接地電圧がビット線高電圧ＶＢＬＨである状態にオフセットする。出力段３８０は電圧オフセット回路３７０に結合される。出力段３８０はＮ型トランジスタＭＮ４を含み、トランジスタＭＮ４はゲート制御電圧ＶＤＤＧに制御され、ビット線高電圧ＶＢＬＨとする第２の出力電圧を出力し、ビット線高電圧ＶＢＬＨをオペアンプ３１０の第２の入力端子にフィードバックしてフィードバック制御を行い、ビット線高電圧ＶＢＬＨの目標電圧が第１の基準電圧ＶＲＥＦ１に近くなるようにする。
図４を参照し、図４は本発明の実施例における電圧オフセット回路の回路図である。電圧オフセット回路３７０はバッファ４１０と、電圧オフセット４２０と、バッファ４３０とを含む。電圧オフセット４２０はバッファ４１０とバッファ４３０との間に結合される。バッファ４１０は、２つのインバータを含み、インバータの電源電圧は第３の電圧ＶＤＤ１に結合され、接地電圧は基準接地端子ＶＳＳに結合される。バッファ４１０は、バッファ電圧ＶＤＯＵＴＢを受信し、電流駆動力の向上に用いられ、接触電圧ｎ０２にバッファ電圧ＶＤＯＵＴＢの同相電位を提供し、接触電圧ｎ０１にバッファ電圧ＶＤＯＵＴＢの逆相電位を提供する。電圧オフセット４２０は、４つのＰ型トランジスタＭＰ４、ＭＰ５、ＭＰ６及びＭＰ７と、２つのＮ型トランジスタＭＮ５及びＭＮ６を含む。Ｐ型トランジスタＭＰ４のドレインとＰ型トランジスタＭＰ５のソースは、接触電圧ｎ０３に接続され、Ｐ型トランジスタＭＰ６のドレインとＰ型トランジスタＭＰ７のソースは接触電圧ｎ０４に接続される。電圧オフセット４２０は、交差結合構造を有し、そのうちＰ型トランジスタＭＰ５のゲートはＰ型トランジスタＭＰ７のドレインに結合され、Ｐ型トランジスタＭＰ７のゲートはＰ型トランジスタＭＰ５のドレインに結合される。そのうち、バッファ４１０の２つのインバータの間の接触電圧ｎ０１は電圧オフセット４２０のＮ型トランジスタＭＮ６のゲート端子に結合され、バッファ４１０の接触電圧ｎ０２は電圧オフセット４２０のＰ型トランジスタＭＰ４及びＮ型トランジスタＭＮ５のゲート端子に結合される。電圧オフセット４２０の電源電圧は第１の電圧ＶＰＰに結合され、接地電圧は基準接地端子ＶＳＳに結合される。電圧オフセットを行うために、電圧オフセット４２０は接触電圧ｎ０１及び接触電圧ｎ０２を受信する。バッファ４３０は２つのインバータからなり、２つのＰ型トランジスタＭＰ８及びＭＰ９と、２つのＮ型トランジスタＭＮ７及びＭＮ８とを含み、そのうち２つのインバータは接触電圧ｎ０７に接続される。バッファ４３０は接触電圧ｎ０５を受信し、バッファ４３０の電源電圧は第１の電圧ＶＰＰ及びビット線高電圧ＶＢＬＨに結合され、ゲート制御電圧ＶＤＤＧを出力する。バッファ４３０は電流駆動力の向上及び電圧オフセット回路３７０の電圧オフセットの補助に用いられる。実施例において、電圧オフセット回路３７０は、バッファ電圧ＶＤＯＵＴＢの電圧をゲート制御電圧ＶＤＤＧにオフセットし、即ち、電源電圧が第３電圧ＶＤＤ１、接地電圧が基準接地端子ＶＳＳから電源電圧が第１の電圧ＶＰＰ、接地電圧がビット線高電圧ＶＢＬＨにオフセットする。
図５を参照し、図５は本発明の他の実施例におけるビット線電源供給装置のブロック図である。この範例実施例において、ビット線電源供給装置５００はビット線高電圧発生器１１０と、電流源電圧発生器１２０と、オーバードライブ電圧発生器１３０とを含む。そのうち、ビット線高電圧発生器１１０は図１〜図４の説明と同じであり、再度説明しない。電流源電圧発生器１２０はビット線高電圧発生器１１０及びオーバードライブ電圧発生器１３０に結合され、ビット線高電圧ＶＢＬＨ及びオーバードライブ電圧ＶＯＤをそれぞれ受信し、電流源電圧発生器１２０はビット線高電圧ＶＢＬＨ、オーバードライブ電圧ＶＯＤ、ビット線イコライズ電圧ＶＢＬＥＱに基づいて電流源電圧ＶＰＣＳを発生する。そのうち、ビット線イコライズ電圧ＶＢＬＥＱはビット線が速やかにプリチャージされることができるようにするためのものであり、電流源電圧ＶＰＣＳはセンスアンプ（図示せず）におけるＰ型トランジスタＰＭＯＳ（図示せず）に電圧を提供するためのものである。
この範例実施例において、オーバードライブ電圧発生器１３０は第３の電圧発生回路１７０と、第２のスタンバイ電圧回路１８０とを含み、そのうち、第３の電圧発生回路１７０と第２のスタンバイ電圧回路１８０とは互いに並列に接続されている。この範例実施例において、第３の電圧発生回路１７０は第２の基準電圧ＶＲＥＦ２及び第３の制御信号Ｖ４＜７：０＞を受信し、第２のスタンバイ電圧回路１８０は第２の基準電圧ＶＲＥＦ１及び第２のスタンバイ電圧回路制御信号Ｖ５を受信し、第３の電圧発生回路１７０及び第２のスタンバイ電圧回路１８０は共通にオーバードライブ電圧ＶＯＤを発生する。そのうち、オーバードライブ電圧ＶＯＤは、センスアンプ（図示せず）に電源を供給するためのものである。
第３の電圧発生回路１７０は第４のセンサ１７１と、チャージポンプ回路１７２とを含む。この範例実施例において、第４のセンサ１７１は誤差増幅器であり、第４のセンサ１７１は第３の制御信号Ｖ４＜７：０＞を受信して第４のセンサ１７１に対して有効にするように制御を行い、第４のセンサ１７１は第２の基準電圧ＶＲＥＦ２とオーバードライブ電圧ＶＯＤとを比較し、比較結果に基づいて第４の検知電圧ＶＳ４を発生する。そのうち、第３の制御信号Ｖ４＜７：０＞は、例えばメモリの８個のメモリバンクに対してそれぞれ制御を行うことができ、本発明はメモリのメモリバンクの数を特に制限しない。第４のセンサ１７１の構造及び機能は前記第１のセンサ１４１と同じであり、再度説明しない。チャージポンプ回路１７２は第４のセンサ１７１に結合され、この範例実施例において、チャージポンプ回路１７２は直流−直流コンバータであり、入力電圧よりも大きい出力電圧を発生するためのものであり、本発明はチャージポンプ回路１７２の回路構造を制限しない。チャージポンプ回路１７２は受信した第４の検知電圧ＶＳ４に対して昇圧を行い、オーバードライブ電圧ＶＯＤを発生し、そのうちオーバードライブ電圧ＶＯＤは第４の検知電圧ＶＳ４以上である。第４のセンサ１７１の電源電圧は第３の電圧ＶＤＤ１であり、チャージポンプ回路１７２の電源電圧は第２の電圧ＶＤＤ２である。
第２のスタンバイ電圧回路１８０は第５のセンサ１８１と、第３のリニア電圧レギュレータ１８２とを含む。この範例実施例において、第５のセンサ１８１は誤差増幅器である。第５のセンサ１８１は第２の基準電圧ＶＲＥＦ２及びフィードバックされたオーバードライブ電圧ＶＯＤを受信し、第２のスタンバイ電圧回路制御信号Ｖ５に基づいて第５のセンサ１８１に対して有効にするように制御を行う。、第５のセンサ１８１は第２の基準電圧ＶＲＥＦ２とオーバードライブ電圧ＶＯＤとを比較して比較結果を得て、比較結果に基づいて第５の検知電圧ＶＳ５を発生し、第５の検知電圧ＶＳ５を第３のリニア電圧レギュレータ１８２に供給する。そのうち、比較結果は第２の基準電圧ＶＲＥＦ２とオーバードライブ電圧ＶＯＤとの電圧差である。第５のセンサ１８１の内部回路は前記第３のセンサ１６１と同じであり、再度説明しない。第３のリニア電圧レギュレータ１８２は第５のセンサ１８１に結合され、第３のリニア電圧レギュレータ１８２は第５の検知電圧ＶＳ５に対してリニア電圧安定化を行い、オーバードライブ電圧ＶＯＤを発生する。この範例実施例において、第３のリニア電圧レギュレータ１８２の内部回路は第２のリニア電圧レギュレータ１６２と同じであり、リニアレギュレータであり、再度説明しない。そのうち、第５のセンサ１８１の電源電圧は第３の電圧ＶＤＤ１であり、第３のリニア電圧レギュレータ１８２の電源電圧は第３の電圧ＶＤＤ１である。
注意すべきこととして、本発明の他の実施例において、電流源電圧発生器１２０は、オーバードライブ電圧発生器１３０に結合される必要がなく、ビット線高電圧発生器１１０のみに結合されて電流源電圧ＶＰＣＳを発生することができる。
図６を参照し、図６は本発明の実施例における電流源電圧発生器の回路図である。電流源電圧発生器１２０はＮ型トランジスタＭＮ９、ＭＮ１０及びＭＮ１１を含み、制御信号Ｖ６＜７：０＞、Ｖ７＜７：０＞、Ｖ８＜７：０＞によってＮ型トランジスタＭＮ９、ＭＮ１０及びＭＮ１１に対してオン・オフ操作を行い、電流源電圧ＶＰＣＳを発生する。電流源電圧発生器１２０はセンスアンプ（図示せず）におけるＰ型トランジスタＰＭＯＳＳ（図示せず）の電圧の供給源であり、電流源電圧発生器１２０は、オーバードライブ電圧ＶＯＤと、ビット線高電圧ＶＢＬＨと、ビット線イコライズ電圧ＶＢＬＥＱとを受信し、それぞれＶ６＜７：０＞、Ｖ７＜７：０＞、Ｖ８＜７：０＞信号によってＮ型トランジスタＭＮ９、ＭＮ１０及びＭＮ１１をオン又はオフにし、電流源電圧ＶＰＣＳのパワーソースを制御する（図７Ａ及び図７Ｂに関連記述がある）。本発明は電流源電圧発生器１２０の回路構造を限定しない。
図７Ａ及び図７Ｂを参照し、図７Ａは本発明の他の実施例におけるビット線高電圧発生器及びオーバードライブ電圧発生器のリフレッシュのタイミング図であり、図７Ｂは本発明の他の実施例におけるビット線高電圧発生器及びオーバードライブ電圧発生器のメモリバンクのアクティブのタイミング図である。
図７Ａに示すように、リフレッシュ動作の前に（即ち、時間区間Ｔ１）、第１のスタンバイ電圧回路制御信号Ｖ３は高論理レベルであるため、第１のスタンバイ電圧回路１６０はビット線高電圧ＶＢＬＨに対して消費電流を供給することができる。また、制御信号Ｖ６＜７：０＞は高論理レベルであるため、電流源電圧発生器１２０は、電流源電圧ＶＰＣＳに対してビット線イコライズ電圧ＶＢＬＥＱ電圧を供給することができ、このとき電流源電圧ＶＰＣＳの電位はＶＢＬＥＱと略同じである。従って、時間区間Ｔ１において、ビット線イコライズ電圧ＶＢＬＥＱ電圧を電流源電圧ＶＰＣＳのパワーソースとする。
リフレッシュ動作の際（即ち、時間区間Ｔ２）、制御信号Ｖ６＜７：０＞及びＶ７＜７：０＞が低論理レベル、選択されたメモリバンクの制御信号Ｖ８＜７：０＞が高論理レベルであり、選択されたメモリバンクの電流源電圧ＶＰＣＳにビット線高電圧ＶＢＬＨを供給する。第１の制御信号Ｖ１＜７：０＞及び第２の制御信号Ｖ２＜７：０＞は高論理レベルであり、ビット線高電圧発生器１１０における第１の電圧発生回路１４０及び第２の電圧発生回路１５０を起動して、ビット線高電圧ＶＢＬＨを経由して電流源電圧ＶＰＣＳに消費電流を供給し、このとき電流源電圧ＶＰＣＳの電位は徐々にビット線高電圧ＶＢＬＨまでプルアップされる。リフレッシュ動作の際（即ち、時間区間Ｔ２）、第２の制御信号Ｖ４＜７：０＞は低論理レベル、第２のスタンバイ電圧回路Ｖ５は高論理レベルであるため、効率が相対的に低いオーバードライブ電圧発生器１３０（チャージポンプ回路１７２を有する）をスタンバイ状態にし、効率が相対的に高い第１の電圧発生回路１４０（第１のリニア電圧レギュレータ１４２を有する）及び第２の電圧発生回路１５０（スイッチング電圧レギュレータ１５２を有する）のみで出力電流を供給し、リフレッシュ動作の際のビット線電源供給装置１００の消費電流を低減させる。また、Ｖ１＜７：０＞とＶ２＜７：０＞は全て高論理レベルであるため、全メモリバンクの第１の電圧発生回路１４０（第１のリニア電圧レギュレータ１４２を有する）及び第２の電圧発生回路１５０（スイッチング電圧レギュレータ１５２を有する）が同時にビット線高電圧ＶＢＬＨに供給することで、ビット線高電圧ＶＢＬＨの電圧降下（Ｖｏｌｔａｇｅ Ｄｒｏｐ）をさらに低減させることができる。従って、時間区間Ｔ２において、第１の電圧発生回路１４０及び第２の電圧発生回路１５０が発生するビット線高電圧ＶＢＬＨを電流源電圧ＶＰＣＳのパワーソースとする。
リフレッシュ動作の一定時間の後（即ち、時間区間Ｔ４）、第１の制御信号Ｖ１＜７：０＞及び第２の制御信号Ｖ２＜７：０＞は低論理レベルであり、第１のスタンバイ電圧回路制御信号Ｖ３に続いて高論理レベルに戻すため、第１のスタンバイ電圧回路１６０でビット線高電圧ＶＢＬＨに対して少しの消費電流を供給する。また、制御信号Ｖ６＜７：０＞を高論理レベルに戻すため、電流源電圧ＶＰＣＳ発生器１２０は電流源電圧ＶＰＣＳに対してビット線イコライズ電圧ＶＢＬＥＱ電圧を供給し、このとき電流源電圧ＶＰＣＳの電位はビット線イコライズ電圧ＶＢＬＥＱと略同じである。従って、時間区間Ｔ４において、ビット線イコライズ電圧ＶＢＬＥＱの電圧を電流源電圧ＶＰＣＳのパワーソースとする。
説明すべきこととして、リフレッシュ動作の際、ビット線高電圧発生器１１０は複数のメモリバンクに順にリフレッシュ動作を行わせる。また、リフレッシュ動作の際、オーバードライブ電圧発生器１３０の状態はオフである。
図７Ｂに示すように、メモリバンクアクティブ動作の前（即ち、時間区間Ｔ１）、第１のスタンバイ電圧回路制御信号Ｖ３及び第２のスタンバイ電圧回路制御信号Ｖ５は高論理レベルであるため、第１のスタンバイ電圧回路１６０はビット線高電圧ＶＢＬＨに対して消費電流を供給することができ、また第２のスタンバイ電圧回路１８０はオーバードライブ電圧ＶＯＤに対して消費電流を供給することができる。また、制御信号Ｖ６＜７：０＞は高論理レベルであるため、電流源電圧発生器１２０は電流源電圧ＶＰＣＳに対してビット線イコライズ電圧ＶＢＬＥＱ電圧を供給することができ、このとき電流源電圧ＶＰＣＳの電位はビット線イコライズ電圧ＶＢＬＥＱと略同じである。従って、時間区間Ｔ１において、ビット線イコライズ電圧ＶＢＬＥＱ電圧を電流源電圧ＶＰＣＳのパワーソースとする。
メモリバンクアクティブ動作のとき（即ち、時間区間Ｔ２）、第１の制御信号Ｖ１＜７：０＞、第２の制御信号Ｖ２＜７：０＞及び第３の制御信号Ｖ４＜７：０＞は高論理レベルであり、ビット線高電圧発生器１１０における第１の電圧発生回路１４０、第２の電圧発生回路１５０及びオーバードライブ電圧発生器１３０のうちの第３の電圧発生回路１７０を同時にオンにし、しかしながら、このとき制御信号Ｖ７は高論理レベルであり、制御信号Ｖ８は低論理レベルであり、つまり、このときには電圧が相対的に高いオーバードライブ電圧発生器１３０のみで電流源電圧ＶＰＣＳに消費電流を供給し、ビット線電源供給装置１００が起動動作する際に速やかなランダムアクセスタイムを有するようにする。一定時間起動した後（即ち、時間区間Ｔ３）、制御信号Ｖ７は低論理レベルに低下され、制御信号Ｖ８は高論理レベルに上昇され、効率が相対的に高いビット線高電圧発生器１１０で電流源電圧ＶＰＣＳに消費電流を供給し、消費電流を低減させる。従って、時間区間Ｔ２において、オーバードライブ電圧発生器１３０が発生するオーバードライブ電圧ＶＯＤを電流源電圧ＶＰＣＳのパワーソースとする。
メモリバンクリフレッシュ動作の一定時間の後（即ち、時間区間Ｔ３）、第１の電圧発生回路１４０及び第２の電圧発生回路１５０が発生するビット線高電圧ＶＢＬＨを電流源電圧ＶＰＣＳのパワーソースとする。前記と類似するため、再度説明しない。
センスアンプ（図示せず）の起動時間（約７０ｎｓ）の後（即ち、時間区間Ｔ４）、電流源電圧ＶＰＣＳは目標値であるビット線高電圧ＶＢＬＨに近いため、消費電流をさらに低減させるために、第２の制御信号Ｖ２＜７：０＞を低論理レベルに低下させ、スイッチング電圧レギュレータ１５２を有する第２の電圧発生回路１５０をオフにし、このときビット線高電圧発生器１１０において第１のリニア電圧発生器１４２を有する第１の電圧発生器１４０のみで消費電流を供給し、消費電流を再度低減させることができる。従って、時間区間Ｔ４において、第１の電圧発生器１４０が発生するビット線高電圧ＶＢＬＨを電流源電圧ＶＰＣＳのパワーソースとする。
また、第２の制御信号Ｖ２＜７：０＞のオン・オフの頻度が高い場合には、ビット線高電圧ＶＢＬＨに相対的に高いリップル（Ｒｉｐｐｌｅ）をもたらすため、本発明は先に第２の制御信号Ｖ２＜７：０＞を低論理レベルに低下させてＶＢＬＨのリップルの低減を図っている。
メモリバンクアクティブ動作の後（即ち、時間区間Ｔ５）、第１の制御信号Ｖ１＜７：０＞を低レベルに低下させて第１の電圧発生器１４０をオフにし、第１のスタンバイ電圧回路制御信号Ｖ３を高論理レベルまで戻す。よって、第１のスタンバイ電圧回路１６０はビット線高電圧ＶＢＬＨに対して少しの消費電流を供給することができる。また、制御信号Ｖ６＜７：０＞を高論理レベルに戻すため、電流源電圧ＶＰＣＳ発生器１２０は電流源電圧ＶＰＣＳに対してビット線イコライズ電圧ＶＢＬＥＱ電圧を供給し、このとき電流源電圧ＶＰＣＳの電位はビット線イコライズ電圧ＶＢＬＥＱと略同じである。従って、時間区間Ｔ５において、ビット線イコライズ電圧ＶＢＬＥＱ電圧を電流源電圧ＶＰＣＳのパワーソースとする。
図８Ａを参照し、リフレッシュ動作の際、全ての電圧発生器をオンにし、メモリバンクに対して順にフル出力する。図８Ｂを参照し、メモリバンクアクティブ動作の際、第１の制御信号Ｖ１＜７：０＞及び第２の制御信号Ｖ２＜７：０＞はメモリバンク０〜７に対して順に高論理レベルであり、ビット線高電圧発生器１１０における第１の電圧発生回路１４０及び第２の電圧発生回路１５０がそれぞれメモリバンクに電流供給を供給する。しかしながら、センスアンプ（図示せず）の起動時間（約７０ｎｓ）の後（即ち、Ｖ２＜０＞に対しては時間区間Ｔ１経過後、Ｖ２＜７＞に対してはＴ２経過後）、第２の制御信号Ｖ２＜７：０＞を順に低論理レベルに低下させて第２の電圧発生回路１５０をオフにし、第１の電圧発生回路１４０のみで電流を供給し、ビット線電源供給装置１００の消費電流を低減させる。例として、Ｔ１経過後のメモリバンク０の書き込み期間Ｂ０ＷＲでは、第１の電圧発生回路１４０のみで電流を供給する。また、Ｎ型トランジスタＭＮ４はディープＮウェルを有するトランジスタである。
注意すべきこととして、アクティブ動作において、いずれかのメモリバンクがアクティブにされるとき、オーバードライブ電圧発生器１３０は一定時間（約７０ｎｓ）オンにされ、短時間の高電圧及び大きい消費電流を供給する。オーバードライブ電圧発生器１３０が一定時間オンにされた後、複数のビット線高電圧発生器１１０は続いて同時にオンにされ、高い効率で出力することができる。
上記を総じて、本発明において、前記ビット線電源供給装置は、リニア電圧レギュレータ及びスイッチング電圧レギュレータを有するビット線高電圧発生器と、チャージポンプ回路を有するオーバードライブ電圧発生器とを含む。リフレッシュ動作の際、効率が相対的に低いオーバードライブ電圧発生器をオフにし、効率が相対的に高いビット線高電圧発生器のみで出力し、リフレッシュ動作の際の消費電流及び電圧降下を低減させる。アクティブ動作の際、ビット線高電圧発生器及びオーバードライブ電圧発生器を同時に起動し、一定時間の後にまずオーバードライブ電圧発生器をオフにし、さらに一定時間の後にスイッチング電圧レギュレータをオフにし、アクティブ動作が速やかなランダムアクセスタイム及び小さい消費電流を有するようにし、ビット線高電圧の電圧レギュレータのサイズに対する要求を下げ、ビット線高電圧の電圧降下を低減させる。
本発明は実施例で以上のことを開示しているが、それは本発明を限定するものではなく、当業者は、本発明の主旨および範囲を逸脱しない条件において、些細な変動および修飾をしてもよいため、本発明の保護範囲は後の特許請求の範囲に限定した内容を基準とする。
本発明は、リニア電圧レギュレータとスイッチング電圧レギュレータとを結合することによってリフレッシュ動作する際のメモリにおけるビット線高電圧が発生する消費電流及び電圧降下を低減させ、有効信号に基づいてセンスアンプの起動後に、まずスイッチング電圧レギュレータをオフにして消費電流及び電圧リップルをさらに低減させ、ダイナミックランダムアクセスメモリの低消費電力性能を実現することができる。
１００ ビット線電源供給装置
１１０ ビット線高電圧発生器
１２０ 電流源電圧発生器
１３０ オーバードライブ電圧発生器
１４０ 第１の電圧発生回路
１４１ 第１のセンサ
１４２ 第１のリニア電圧レギュレータ
１５０ 第２の電圧発生回路
１５１ 第２のセンサ
１５２ スイッチング電圧レギュレータ
１６０ 第１のスタンバイ電圧回路
１６１ 第３のセンサ
１６２ 第２のリニア電圧レギュレータ
１７０ 第３の電圧発生回路
１７１ 第４のセンサ
１７２ チャージポンプ回路
１８０ 第２のスタンバイ電圧回路
１８１ 第５のセンサ
１８２ 第３のリニア電圧レギュレータ
２１０ 第１のオペアンプ
２２０ スイッチ
２３０ 抵抗コンデンサストリング
２４０ 出力段
３１０ 第１のオペアンプ
３２０ スイッチ
３３０ プルアップスイッチ
３４０ 基準電流発生器
３５０ スイッチ
３６０ バッファ
３７０ 電圧オフセット回路
３８０ 出力段
４００ 電圧オフセット回路
４１０ バッファ
４２０ 電圧オフセット
４３０ バッファ
５００ ビット線電源供給装置
ＭＰ１〜ＭＰ９ Ｐ型トランジスタ
ＭＮ１〜ＭＮ１１ Ｎ型トランジスタ
Ｔ１〜Ｔ５ 時間区間
Ｖ１＜７：０＞ 第１の制御信号
Ｖ２＜７：０＞ 第２の制御信号
Ｖ３ 第１のスタンバイ電圧回路制御信号
Ｖ４＜７：０＞ 第３の制御信号
Ｖ５ 第２のスタンバイ電圧回路制御信号
Ｖ６〜Ｖ８ 制御信号
ＶＢＬＨ ビット線高電圧
ＶＢＬＥＱ ビット線イコライズ電圧
ＶＰＣＳ 電流源電圧
ＶＣＭＮＩ バイアス電圧
ＶＩＮＶ スイッチ電圧
ＶＤＯＵＴＢ バッファ電圧
ＶＤＤＧ ゲート制御電圧
ＶＲＥＦ１ 第１の基準電圧
ＶＲＥＦ２ 第２の基準電圧
ＶＰＰ 第１の電圧
ＶＤＤ２ 第２の電圧
ＶＤＤ１ 第３の電圧
ＶＳＳ 基準接地端子
ｎ０１〜ｎ０７ 接触電圧
ＶＳ１ 第１の検知電圧
ＶＳ２ 第２の検知電圧
ＶＳ３ 第３の検知電圧
ＶＳ４ 第４の検知電圧
ＶＳ５ 第５の検知電圧
ＶＰＣＳ 電流源電圧
ＥＮ１、ＥＮ２、ＥＮ２Ｂ 有効信号
Ｂ０ＷＲ 書き込み期間

Claims (16)

  1. メモリに適用されるビット線電源供給装置であって、
    ビット線高電圧を発生するためのビット線高電圧発生器を含み、
    前記ビット線高電圧発生器は、
    第１の制御信号を受信し、前記第１の制御信号に基づいて有効にされ、第１の基準電圧と前記ビット線高電圧との比較に基づいて第１の検知電圧を発生し、電源電圧が第１の電圧である、第１のセンサと、
    前記第１のセンサに結合され、前記第１の検知電圧に対してリニア調整を行って第１の出力電圧を発生し、電源電圧が第２の電圧である、第１のリニア電圧レギュレータと、
    を含む第１の電圧発生回路と、
    第２の制御信号を受信し、前記第２の制御信号に基づいて有効にされ、前記第１の基準電圧と前記ビット線高電圧の比較に基づいて第２の検知電圧を発生し、電源電圧が第３の電圧である、第２のセンサと、
    前記第２のセンサに結合され、前記第２の検知電圧に基づいてスイッチング調整を行って第２の出力電圧を発生し、電源電圧が前記第２の電圧である、スイッチング電圧レギュレータと、
    を含み、前記第１の電圧発生回路に並列に結合される、第２の電圧発生回路と、
    を含み、
    前 記ビット線電源供給装置は、前記第１の出力電圧と前記第２の出力電圧とを結合させて前記ビット線高電圧を発生し、前記第１の電圧が前記第３の電圧よりも大きく、前記第３の電圧が前記第２の電圧よりも大きい、ビット線電源供給装置。
  2. リフレッシュ動作の際、前記ビット線高電圧発生器は複数のメモリバンクに順にリフレッシュ動作を行わせる、請求項１に記載のビット線電源供給装置。
  3. 前記第１のセンサは、第１のオペアンプを含み、前記第１のオペアンプの第１の入力端子が前記第１の基準電圧を受信し、前記第１のオペアンプの第２の入力端子が前記ビット線高電圧を受信し、前記第１のオペアンプは、前記第１の制御信号に基づいて有効にされ、前記第１の基準信号と前記ビット線高電圧との比較に基づいて前記第１の検知電圧を発生する、請求項１に記載のビット線電源供給装置。
  4. 前記第１のリニア電圧レギュレータは、
    前記第１のオペアンプの出力端子と前記第１のリニア電圧レギュレータの出力端子との間に結合され、有効信号に基づいてオンまたはオフにされ、前記有効信号は前記第１の制御信号に基づいて発生される、スイッチと、
    前記第１のオペアンプの出力端子と前記第１のリニア電圧レギュレータの出力端子との間に結合される、抵抗コンデンサストリングと、
    前記第１のオペアンプの出力端子に結合され、前記第１の検知電圧を受信し、前記第１の検知電圧に基づいて前記ビット線高電圧を発生する、出力段と、
    を含み、
    前記出力段の電源電圧が前記第２の電圧である、請求項３に記載のビット線電源供給装置。
  5. 前記第２のセンサは、前記第１の基準電圧と前記ビット線高電圧とをそれぞれ受信する第１の入力端子と第２の入力端子とを有し、前記第２の制御信号に基づいて有効にされ、前記第１の基準電圧と前記ビット線高電圧との比較に基づいて前記第２の検知電圧を発生する、第２のオペアンプを含む、請求項３に記載のビット線電源供給装置。
  6. 前記スイッチング電圧レギュレータは、
    前記第２のオペアンプの出力端子と前記第３の電圧との間に結合され、有効信号に制御されてオンまたはオフにされる、スイッチと、
    第１の端子が前記第３の電圧に結合され、ゲート端子が前記第２のオペアンプの出力端子に結合される、プルアップスイッチと、
    前記プルアップスイッチの第２の端子に結合され、前記プルアップスイッチの第２の端子により基準電流を引き出す、基準電流発生器と、
    前記プルアップスイッチの第２の端子に結合され、バッファ電圧を出力する、バッファと、
    前記バッファに結合されて前記バッファ電圧を受信し、前記バッファ電圧の電圧をレベルシフトしてゲート制御電圧を発生する、電圧オフセット回路と、
    前記ゲート制御電圧を受信し、前記ゲート制御電圧に基づいて前記第２の出力電圧を発生する、出力段と、
    を含み、
    前記出力段の電源電圧が前記第２の電圧であり、前記有効信号は前記第２の制御信号に基づいて発生される、請求項５に記載のビット線電源供給装置。
  7. 前記ビット線高電圧発生器は、
    前記第１の電圧発生回路及び前記第２の電圧発生回路に並列に結合され、前記第１の基準電圧及び第１のスタンバイ電圧回路制御信号に基づいてスタンバイ出力電圧を発生し、前記スタンバイ出力電圧は前記ビット線高電圧とする、第１のスタンバイ電圧回路をさらに含む、請求項１に記載のビット線電源供給装置。
  8. 前記ビット線高電圧発生器における前記第１のスタンバイ電圧回路は、
    前記第１のスタンバイ電圧回路制御信号に基づいて有効にされ、前記第１の基準電圧と前記ビット線高電圧との比較に基づいて第３の検知電圧を発生し、電源電圧が前記第２の電圧である、第３のセンサと、
    前記第３のセンサに結合され、前記第３の検知電圧に対してリニア調整動作を行って前記スタンバイ出力電圧を発生し、電源電圧が前記第２の電圧である、第２のリニア電圧レギュレータと、
    を含む、請求項７に記載のビット線電源供給装置。
  9. 前記ビット線高電圧発生器に結合され、前記ビット線高電圧に基づいて電流源電圧を発生する、電流源電圧発生器をさらに含む、請求項８に記載のビット線電源供給装置。
  10. 第３の電圧発生回路を有し、第２の基準電圧及び第３の制御信号に基づいてオーバードライブ電圧を発生する、オーバードライブ電圧発生器をさらに含む、請求項９に記載のビット線電源供給装置。
  11. リフレッシュ動作の際、前記オーバードライブ電圧発生器の状態はオフである、請求項１０に記載のビット線電源供給装置。
  12. アクティブ動作において、メモリバンクがアクティブにされるとき、前記オーバードライブ電圧発生器は１つの時間区間オンにされ、前記オーバードライブ電圧発生器が前記時間区間オンにされた後、前記複数のビット線高電圧発生器は同時にオンにされる、請求項１０に記載のビット線電源供給装置。
  13. 前記ビット線高電圧発生器及び前記オーバードライブ電圧発生器に結合され、前記ビット線高電圧または前記オーバードライブ電圧に基づいて前記電流源電圧を発生する、電流源電圧発生器をさらに含む、請求項１０に記載のビット線電源供給装置。
  14. 前記第３の電圧発生回路は、
    前記第３の制御信号と前記第２の基準電圧及び前記オーバードライブ電圧との比較に基づいて第４の検知電圧を発生し、電源電圧が前記第３の電圧である、第４のセンサと、
    前記第４のセンサに結合され、前記第４の検知電圧に基づいて前記オーバードライブ電圧を発生する、チャージポンプ回路と、
    を含み、
    前記第４のセンサの電源電圧が前記第３の電圧であり、前記チャージポンプ回路の電源電圧が前記第２の電圧である、請求項１３に記載のビット線電源供給装置。
  15. 前記オーバードライブ電圧発生器は、
    前記第３の電圧発生回路に並列に結合され、前記第２の基準電圧及び第２のスタンバイ電圧回路制御信号に基づいて前記オーバードライブ電圧を発生する、第２のスタンバイ電圧回路をさらに含む、請求項１４に記載のビット線電源供給装置。
  16. 前記第２のスタンバイ電圧回路は、
    前記第２のスタンバイ電圧回路制御信号に基づいて有効にされ、前記第２の基準電圧と前記オーバードライブ電圧との比較に基づき第５の検知電圧を発生し、電源電圧が前記第３の電圧である、第５のセンサと、
    前記第５のセンサに結合され、前記第５の検知電圧に基づいて前記オーバードライブ電圧を発生し、電源電圧が前記第３の電圧である、第３のリニア電圧レギュレータと、
    を含む、請求項１５に記載のビット線電源供給装置。
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