KR20190088235A - 멀티 칩 스택을 포함하는 반도체 패키지 및 제조 방법 - Google Patents

멀티 칩 스택을 포함하는 반도체 패키지 및 제조 방법 Download PDF

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Abstract

제1엘리베이트 필라 범프(elevated pillar bump)가 접속된 제1반도체 칩과, 제1반도체 칩 상에 스택(stack)되고, 센터 영역(center region)에 제1칩 패드(chip pad)를 가지는 제2반도체 칩, 제1칩 패드를 노출하도록 제2반도체 칩 상에 오프셋 스택(offset stack)된 제3반도체 칩, 제3반도체 칩의 돌출 부분을 지지하는 칩 서포터(chip supporter)를 포함하는 반도체 패키지 및 제조 방법을 제시한다.

Description

멀티 칩 스택을 포함하는 반도체 패키지 및 제조 방법{Semiconductor package including multi-dies stack and method of fabricating the same}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 멀티 칩 스택(multi-chip stack)을 포함하는 반도체 패키지 및 제조 방법에 관한 것이다.
현재의 반도체 패키지는 고밀도(high density) 및 고성능(high performance)을 구현하도록 요구되고 있다. 또한, 모바일(mobile) 기기에 적합하도록, 보다 작은 폼 팩터(form factor)를 가지는 반도체 패키지 구조가 요구되고 있다. 플립 칩 스택(flip chip stack) 기술은 고성능을 구현하는 패키지 기술로서 주목되고 있다. 일반적인 플립 칩 스택 구조는 2개의 칩 또는 다이(die)들이 스택된 듀얼 다이(dual die) 스택 형태로 제시되고 있다. 하나의 반도체 패키지 내에 보다 많은 수의 반도체 칩들을 내장하면서, 보다 얇은 두께를 제공하는 패키지 기술이 주목되고 있다.
본 출원은 복수의 반도체 칩들이 계단 형상을 이루며 스택된 반도체 패키지 구조 및 이를 구현하는 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 제1엘리베이트 필라 범프(elevated pillar bump)가 접속된 제1반도체 칩; 상기 제1엘리베이트 필라 범프가 노출되도록 상기 제1반도체 칩 상에 스택(stack)되고, 에지(edge)로부터 이격된 센터 영역(center region)에 제1칩 패드(chip pad)를 가지는 제2반도체 칩; 상기 제1칩 패드를 노출하도록 상기 제2반도체 칩 상에 오프셋 스택(offset stack)되고, 상기 제2반도체 칩 바깥으로 돌출된 돌출 부분을 가지는 제3반도체 칩; 상기 제3반도체 칩의 상기 돌출 부분을 지지하는 칩 서포터(chip supporter); 상기 제1 및 제2, 제3반도체 칩들의 스택을 봉지하는 봉지층; 및 상기 봉지층 상에 배치되어 상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드에 전기적으로 접속되는 회로 배선 패턴을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 제1엘리베이트 필라 범프(elevated pillar bump)가 접속된 제1반도체 칩과, 상기 제1엘리베이트 필라 범프가 노출되도록 상기 제1반도체 칩 상에 스택(stack)되고, 제1칩 패드(chi pad)를 가지는 제2반도체 칩과, 상기 제1 및 제2반도체 칩들의 스택을 봉지하는 봉지층, 상기 봉지층을 실질적으로 관통하여 상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드를 각각 노출하는 오프닝홀(opening hole)들, 상기 오프닝홀들을 통해 상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드들에 접속되는 비아(via) 부분들 및 상기 비아 부분들으로부터 상기 봉지층 상으로 연장되는 연장 부분들을 포함하는 회로 배선 패턴을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 제1엘리베이트 필라 범프(elevated pillar bump)가 접속된 제1반도체 칩을 배치하는 단계와, 에지(edge)로부터 이격된 센터 영역(center region)에 제1칩 패드(chip pad)를 가지는 제2반도체 칩을 상기 제1엘리베이트 필라 범프가 노출되도록 상기 제1반도체 칩 상에 스택(stack)하는 단계와, 제3반도체 칩을 상기 제1칩 패드를 노출하도록 상기 제2반도체 칩 상에 오프셋 스택(offset stack)하는 단계와, 상기 제1 및 제2, 제3반도체 칩들의 스택을 봉지층으로 봉지하는 단계 및 상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드에 전기적으로 접속되는 회로 배선 패턴을 상기 봉지층 상에 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 실시예들에 따르면, 복수의 반도체 칩들이 계단 형상을 이루며 스택된 반도체 패키지 구조를 구현할 수 있다. 반도체 패키지는 감광성 물질층(photosensitive material layer) 및 엘리베이트 필라 범프(elevated pillar bump)를 포함하여 이루어질 수 있다. 이에 따라, 반도체 패키지는 보다 얇은 두께로 형성될 수 있다.
도 1 내지 도 9는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 도면들이다.
도 10은 일 예에 따른 반도체 패키지의 구조를 보여주는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 실시예에 따라 커버 웨이퍼(cover wafer: 100) 상에 제1반도체 칩(301) 및 제2반도체 칩(302)이 오프셋 스택(offset stack)된 형상을 보여주는 단면도이다. 도 2는 도 1의 제1반도체 칩(301)을 보여주는 단면도이다. 본 발명의 설명에서, 제1, 제2, 제3, 제4반도체 칩 등의 기재는 반도체 칩들을 구분하기 위한 것으로, 특정한 순서를 의미하는 것으로 사용되지는 않는다.
도 1을 참조하면, 커버 웨이퍼(100)는 집적회로가 집적되지 않은 더미 웨이퍼(dummy wafer) 형상으로 도입될 수 있다. 더미 웨이퍼는 실리콘(Si) 웨이퍼일 수 있다. 더미 웨이퍼는 다양한 반도체 물질이나 또는 다양한 금속 물질, 또는 다양한 유전 물질로 이루어질 수 있다. 커버 웨이퍼(100)는 그 상에 스택된 제1 및 제2반도체 칩들(301, 302)들을 지지(support)하는 베이스(base) 부재로 도입될 수 있다. 커버 웨이퍼(100)의 일부 부분은, 반도체 패키지 구조에서 제1 및 제2반도체 칩들(301, 302)들을 보호하는 보호 부재로 사용될 수 있다.
커버 웨이퍼(100)의 제1표면(101)에 제1반도체 칩(301)이 제1접착층(210)에 의해 부착된다. 커버 웨이퍼(100)는 제1반도체 칩(301)이 부착되는 제1표면(101)과 이에 반대되는 제2표면(102)을 가질 수 있다. 제1접착층(210)은 제1반도체 칩(301)의 제3표면(309)과 커버 웨이퍼(100)의 제1표면(101)을 결합(bonding)시킨다.
제1반도체 칩(301)은 제3표면(309)을 제공하는 칩 바디(chip body: 310)를 포함한다. 칩 바디(310)는 제3표면(309)에 반대되는 제4표면(308)을 제공한다. 칩 바디(310)의 제4표면(308)으로 제1칩 패드(chip pad: 330)가 노출된다. 도 2를 참조하면, 칩 바디(310)는 제1집적회로 소자(313)들을 포함할 수 있다. 제1집적회로 소자(313)들은 제1반도체층(311)에 집적될 수 있다. 제1반도체층(311)은 실리콘(Si)층일 수 있다. 제1반도체층(311) 상에 제1집적회로 소자(313)를 덮는 제1층간 절연층 구조(312)가 구비되고, 제1층간 절연층 구조(312) 내에 제1내부 배선층 구조(314)가 구비될 수 있다. 제1층간 절연층 구조(312)는 여러 층의 유전층들이 스택된 구조를 가질 수 있고, 칩 바디(310)의 제4표면(308)을 제공할 수 있다. 제1내부 배선층 구조(314)는 제1칩 패드(330)들과 내부의 제1집적회로 소자(313)들을 전기적으로 연결시키는 배선 구조를 제공한다.
제1칩 패드(330)들은 제1반도체 칩(301)의 센터 영역(center region: 301C)에 위치하는 센터 패드(center pad) 구조로 구비될 수 있다. 센터 영역(301C)는 에지 영역(301E)로부터 이격된 제1반도체 칩(301)의 중간 부분에 위치한 영역이다. 제1반도체 칩(301)은 센터 영역(301C)에 위치하는 제1칩 패드(330)를 제1에지 영역(edge region: 301E)으로 연장하는 재배선(350)을 구비한다. 제1반도체 칩(301)의 제1에지 영역(301E)에 제1엘리베이트 필라 범프(elevated pillar bump: 390)가 접속된다. 재배선(350)은 제1엘리베이트 필라 범프(390)가 위치하는 부분에 접속 부분(351)이 위치하도록 연장된다. 재배선(350)의 접속 부분(351)에 제1엘리베이트 필라 범프(390)가 전기적으로 접속된다. 재배선(350)을 덮어 절연하는 유전층(370)이 칩 바디(310)의 제4표면(308) 상에 형성된다. 유전층(370)은 재배선(350)의 접속 부분(351)을 열어주도록(opening) 형성된다. 유전층(370)에 의해 노출된 접속 부분(351)에 제1엘리베이트 필라 범프(390)가 접속 결합된다.
도 1 및 도 2를 함께 참조하면, 제1엘리베이트 필라 범프(390)는 상당히 긴 길이(H1)를 가지는 접속 부재로 도입된다. 제1엘리베이트 필라 범프(390)의 길이는 제1반도체 칩(310)로부터 위로 돌출된 길이를 의미할 수 있다. 제1엘리베이트 필라 범프(390)는 재배선(350)의 접속 부분(351)을 보다 더 높은 위치로 연장하는 역할을 한다. 제1엘리베이트 필라 범프(390)는 금속 재질, 예컨대, 구리 재질로 형성될 수 있다. 제1엘리베이트 필라 범프(390)의 길이(H1)는 수십 마이크로미터(㎛) 내지 백 수십 마이크로미터(㎛)의 수치를 가질 수 있다. 제1엘리베이트 필라 범프(390)의 길이(H1)는 제1반도체 칩(301)의 두께(H2)와 실질적으로 동일한 수치를 가질 수 있다. 제1엘리베이트 필라 범프(390)의 길이(H1)는 제1반도체 칩(301)의 두께(H2) 보다 큰 수치를 가질 수 있다. 제1반도체 칩(301)의 두께(H2)는 제3표면(309)로부터 유전층(370)의 표면에 이르는 거리를 의미할 수 있다.
도 1을 다시 참조하면, 제1반도체 칩(301)에 제2반도체 칩(302)을 오프셋 스택한다. 제2반도체 칩(302)은 제1반도체 칩(301)에 제2접착층(230)에 의해서 부착될 수 있다. 제2반도체 칩(302)은 제1반도체 칩(301)과 실질적으로 동일한 형태의 반도체 칩으로 구성될 수 있다. 예컨대 제2반도체 칩(302) 또한 센터 패드로 제2칩 패드(332)를 구비하고, 제2엘리베이트 필라 범프(392)를 제2에지 영역(302E)에 구비할 수 있다.
제2반도체 칩(302)은 제1반도체 칩(301)의 제1에지 영역(301E)을 노출(reveal)하도록, 제1반도체 칩(301) 상에 오프셋 스택된다. 제1반도체 칩(301) 상에 제2반도체 칩(302)이 스택된 형상은 계단 형상을 이룬다. 제2반도체 칩(302)은 제2에지 영역(302E)이 제1반도체 칩(301)의 제1에지 영역(301E)에 인근하도록 배치된다. 이에 따라, 제2엘리베이트 필라 범프(392)들은 제1엘리베이트 필라 범프(390)들에 인근하도록 위치할 수 있다.
제2반도체 칩(302)은 측 방향으로 제1반도체 칩(301)의 제1엘리베이트 필라 범프(390)에 대면(facing)하도록 배치된다. 제1엘리베이트 필라 범프(390)는 제2반도체 칩(302)과 측방향으로 일정 간격 이격되는 위치에 위치한다. 제1엘리베이트 필라 범프(390)는 제2반도체 칩(302)의 두께(H3) 보다 큰 수치의 길이(H1)를 가질 수 있다. 이에 따라, 제1엘리베이트 필라 범프(390)의 상단 표면(390S)은 제2반도체 칩(302)의 표면, 보다 구체적으로, 제2칩 패드(332)의 높이 보다 높은 위치에 위치할 수 있다.
제2엘리베이트 필라 범프(392)는 제1엘리베이트 필라 범프(390)와 실질적으로 동일한 형태로 형성될 수 있다. 예컨대, 제2엘리베이트 필라 범프(392)의 길이(H4)는 제1엘리베이트 필라 범프(390)의 길이(H1)과 실질적으로 동일한 길이를 가질 수 있다. 제2엘리베이트 필라 범프(392)는 제2반도체 칩(302)의 두께(H3) 보다 큰 수치의 길이(H4)를 가질 수 있다. 또는, 제2엘리베이트 필라 범프(392)는 제1반도체 칩(301)의 두께(H2) 보다 큰 수치의 길이(H4)를 가질 수 있다.
또 다른 실시예에서, 도시되지는 않았지만, 제2엘리베이트 필라 범프(392)의 길이(H4)는 제1엘리베이트 필라 범프(390)의 길이(H1) 보다 짧은 길이로 형성될 수도 있다.
도 3은 일 실시예에 따라 제2반도체 칩(302) 상에 제3반도체 칩(401)을 오프셋 스택한 형상을 보여주는 단면도이다. 도 4는 도 3의 제3반도체 칩(401)을 보여주는 단면도이다.
도 3을 참조하면, 제2반도체 칩(302)에 제3반도체 칩(401)을 오프셋 스택한다. 제3반도체 칩(401)은 제2반도체 칩(302)에 제3접착층(240)에 의해서 부착될 수 있다. 제3반도체 칩(401)은 제2반도체 칩(302)의 제2에지 영역(302E)을 노출(reveal)하도록, 제2반도체 칩(302) 상에 오프셋 스택된다. 제3반도체 칩(401)이 제2반도체 칩(302) 상에 스택되어 계단 형상을 이룬다. 이에 따라, 제3반도체 칩(401)은 측 방향으로 제2반도체 칩(302)의 제2엘리베이트 필라 범프(392)에 대면(facing)하도록 배치된다. 제2엘리베이트 필라 범프(392)는 제3반도체 칩(401)의 두께(H5) 보다 큰 수치의 길이(H4)를 가질 수 있다. 이에 따라, 제2엘리베이트 필라 범프(392)의 상단 표면(392S)은 제3반도체 칩(401)의 제5표면(409) 보다 높은 위치에 위치할 수 있다.
도 3과 함께 도 4를 참조하면, 제3반도체 칩(401)은 제1반도체 칩(301)이나 제2반도체 칩(302)과 달리 엘리베이트 필라 범프(390, 392)를 포함하지 않은 반도체 칩으로 구성된다. 제3반도체 칩(401)은 상측 표면인 제5표면(409)으로 노출되는 제3칩 패드(430)들을 포함한다. 제3반도체 칩(401)은 제2집적회로 소자(413)들을 포함할 수 있다. 제2집적회로 소자(413)들은 제2반도체층(411)에 집적될 수 있다. 제2반도체층(411)은 실리콘(Si)층일 수 있다. 제2반도체층(411) 상에 제2집적회로 소자(413)를 덮는 제2층간 절연층 구조(412)가 구비되고, 제2층간 절연층 구조(412) 내에 제2내부 배선층 구조(414)가 구비될 수 있다. 제2층간 절연층 구조(412)는 여러 층의 유전층들이 스택된 구조를 가질 수 있고, 제2내부 배선층 구조(414)는 제2칩 패드(430)들과 내부의 제2집적회로 소자(413)들을 전기적으로 연결시키는 배선 구조를 제공한다.
제2집적회로 소자(413)은 메모리(memory) 소자를 이루는 셀 트랜지스터(cell transistor)를 포함할 수 있다. 제1집적회로 소자(도 2의 313) 또한 메모리 소자를 이루는 셀 트랜지스터를 포함할 수 있다. 제3반도체 칩(401)은 메모리 칩으로 구성될 수 있고, 제1 및 제2반도체 칩들(301, 302) 또한 메모리 칩으로 구성될 수 있다.
제2칩 패드(430)들은 제3반도체 칩(401)의 센터 영역(401C)에 위치하는 센터 패드 구조로 구비될 수 있다. 제3반도체 칩(401)은 제1 또는 제2반도체 칩들(301, 302)과는 달리 재배선(도 2의 350) 및 재배선(350)을 덮어 절연하는 유전층(도 2의 370)이 생략된 반도체 칩으로 구성될 수 있다.
도 3을 다시 참조하면, 제3반도체 칩(401)과 일정 간격 이격된 위치에 칩 서포터(chip supporter: 500)를 배치할 수 있다. 칩 서포터(500)는 커버 웨이퍼(100)의 제1표면(101)에 제4접착층(260)에 의해서 부착될 수 있다. 커버 웨이퍼(100)는 칩 서포터(500)를 지지한다. 칩 서포터(500)는 제1 내지 제3반도체 칩들(301, 302, 401)이 스택된 높이(H6)와 실질적으로 대등한 높이를 제공하는 두께(H7)로 형성된다. 예컨대, 칩 서포터(500)는 제1 내지 제3반도체 칩들(301, 302, 401)이 스택된 높이(H6)에서 제4접착층(260)의 두께만큼 제한만큼의 두께(H7)를 가질 수 있다. 이에 따라, 칩 서포터(500)의 상측 표면(509)은 제3반도체 칩(410)의 상측 표면(409)과 실질적으로 대등한 표면 높이를 가진다.
도 5는 일 실시예에 따라 제3반도체 칩(401) 상에 제4반도체 칩(402)을 오프셋 스택한 형상을 보여주는 단면도이다.
도 5를 참조하면, 제3반도체 칩(401)에 제4반도체 칩(402)을 오프셋 스택한다. 제1 내지 제4반도체 칩들(301, 302, 401, 402)을 모두 실질적으로 동일한 오프셋 방향으로 오프셋 스택된다. 제4반도체 칩(402)이 제3반도체 칩(401)에 대해 오프셋된 거리(454)는, 제3반도체 칩(401)이 제2반도체 칩(302)에 대해 오프셋된 거리(453)에 비해 클 수 있다.
제3반도체 칩(401)의 제3칩 패드(430)가 위치하는 센터 영역(401C)은 제4반도체 칩(402)에 의해 노출될 수 있다. 제4반도체 칩(402)은 제3반도체 칩(401)의 제3칩 패드(430)를 노출하며, 제3반도체 칩(401)에 부분적으로 중첩된다. 이에 따라, 제4반도체 칩(402)의 돌출 부분(402P)은 제3반도체 칩(401) 바깥으로 상대적으로 길게 돌출된다. 제3반도체 칩(401)에 겹쳐진 제4반도체 칩(402)의 중첩 부분(402L)의 폭 보다 제4반도체 칩(402)의 돌출 부분(402P)의 폭이 더 클 수 있다.
제4반도체 칩(402)의 돌출 부분(402P)을 칩 서포터(500)가 지지한다. 칩 서포터(500)는 길게 돌출된 제4반도체 칩(402)의 돌출 부분(402P)이 휘어지거나 또는 이 부분에 휘는 힘에 의해서 크랙(crack)이 유발되는 것을 방지한다. 제4반도체 칩(402)은 제5접착층(250)에 의해서, 제3반도체 칩(401)과 칩 서포터(500)에 동시에 부착된다.
칩 서포터(500)는 더미 다이(dummy die)로 구성될 수 있다. 칩 서포터(500)는 제4반도체 칩(402)을 구성하는 재질, 예컨대, 실리콘 재질과 실질적으로 동일한 재질의 실리콘 다이 형상을 가질 수 있다. 칩 서포터(500)는 제4반도체 칩(402)의 폭의 절반 크기의 폭을 가질 수 있다. 칩 서포터(500)는 제4반도체 칩(402)의 폭의 절반 보다 작은 폭을 가질 수 있다.
제4반도체 칩(402)은 제3반도체 칩(401)과 실질적으로 동일한 형태의 반도체 칩으로 구성될 수 있다. 제4반도체 칩(402)은 센터 영역(402C)에 제4칩 패드(431)들을 가지는 반도체 칩일 수 있다.
도 6은 일 실시예에 따라 감광성 물질층(photosensitive material layer: 600)으로 봉지(encapsulation)한 형상을 보여주는 단면도이다.
도 6을 참조하면, 커버 웨이퍼(100)의 제1표면(101)을 덮고, 제1 내지 제4반도체 칩들(301, 302, 401, 402)을 덮는 감광성 물질층(600)을 형성한다. 감광성 물질층(600)은 감광성 유전 필름(film)을 커버 웨이퍼(100)의 제1표면(101)에 라미네이션(lamination)하여 형성될 수 있다. 감광성 물질층(600)은 제1 내지 제4반도체 칩들(301, 302, 401, 402)을 덮어 보호하는 봉지층으로 형성된다.
감광성 물질층(600)은 감광성 폴리이미드(polyimide: PI)나 감광성 폴리벤조사졸(polybenzoxazole)과 같은 감광성 폴리머를 포함할 수 있다. 이러한 감광성 물질은 감광제를 함유하고 있어, 노광에 의해 용해도가 달라질 수 있다. 예컨대, 자외선(UV)과 같은 노광 광원에 의해 노광된 부분의 용해도가 노광되지 않은 부분과 차이가 나도록 변성되는 감광성 물질이 사용될 수 있다.
도 7은 일 실시예에 따라 감광성 물질층(600)을 부분적으로 노광하는 과정을 보여주는 단면도이다.
도 7을 참조하면, 포토 리소그래피(photolithography) 장비를 이용하여 감광성 물질층(600)의 일부 부분들을 선택적으로 노광한다. 감광성 물질층(700) 상에 노광용 포토 마스크(photo mask: 700)를 도입하고, 포토 마스크(700)에 노광 광(790)을 입사시킨다. 노광 광(790)의 일부는 포토 마스크(700)의 차광 영역(710)에 의해 차광되고, 포토 마스크(700)의 투광 영역(720)을 지난 노광 광(791)이 감광성 물질층(600)의 선택된 영역들에 각각 입사된다. 감광성 물질층(600)에 입사된 노광 광(791)들은 감광성 물질을 변성시켜 용해도를 변화시킨다.
감광성 물질층(600) 내로 노광 광(791)이 입사되어 노광된 영역(609)들을 형성한다. 노광된 영역(609)들은 각각 엘리베이트 필라 범프들(390, 392)과 제3 및 제4칩 패드들(430, 431)에 중첩되도록 정렬된 영역이다. 노광 광(791)이 감광성 물질층(600) 내로 전파될 수 있는 노광 임계 깊이(D)는 일정 깊이로 제한된다. 노광 임계 깊이(D)는 유효 노광이 이루어지는 깊이, 즉, 노광 광(791)이 감광성 물질을 정상적으로 노광할 수 있는 한계 깊이를 의미한다. 노광 임계 깊이(D) 보다 더 깊은 깊이에 위치하는 감광성 물질층(600) 부분에는, 노광 광(791)이 노광 작용에 충분한 세기로 도달하지 못할 수 있다. 따라서, 노광된 영역(609)은 노광 임계 깊이(D) 보다 더 깊은 깊이에까지 유효하게 연장되기 어렵다.
본 출원에서는 엘리베이트 필라 범프들(390, 392)들이 노광 임계 깊이(D) 보다 높은 위치에까지 위로 연장된다. 따라서, 노광된 영역(609)이 엘리베이트 필라 범프들(390, 392)에 중첩되며 접하도록 형성되는 것이 가능하다.
도 8은 일 실시예에 따라 감광성 물질층(600)에 오프닝홀(opening hole: 605)들을 형성하는 과정을 보여주는 단면도이다.
도 8을 참조하면, 노광된 영역들(도 7의 609)을 현상하여 선택적으로 제거한다. 이에 따라, 감광성 물질층(600)을 실질적으로 관통하는 오프닝홀(605)들이 형성된다. 오프닝홀(605)들은 한 번의 노광 및 현상으로 동시에 형성될 수 있다. 제1오프닝홀(601)은 제1엘리베이트 필라 범프(390)에 정렬하고, 제1엘리베이트 필라 범프(390)의 표면을 노출하도록 형성된다. 제2오프닝홀(602)은 제2엘리베이트 필라 범프(392)에 정렬하고, 제2엘리베이트 필라 범프(392)의 표면을 노출하도록 형성된다. 제3오프닝홀(603)은 제3칩 패드(430)에 정렬하고, 제3칩 패드(430)의 표면을 노출하도록 형성된다. 제4오프닝홀(604)은 제4칩 패드(431)에 정렬하고, 제4칩 패드(431)의 표면을 노출하도록 형성된다. 오프닝홀들(605)들은 서로 다른 위치에 위치하고, 또한, 서로 다른 깊이를 가지지만, 한번의 노광 및 현상 과정으로 함께 형성될 수 있다.
도 8을 도 7과 함께 참조하면, 제1반도체 칩(301) 또는 제2반도체 칩(302)는, 노광 임계 깊이(D) 보다 더 깊은 위치에 위치한다. 따라서, 노광된 영역(609)이 제1반도체 칩(301)이나 제2반도체 칩(203)의 표면에까지 직접적으로 연장되기는 어렵다. 따라서, 제1오프닝홀(601)이나 제2오프닝홀(602)이 제1반도체 칩(301)이나 제2반도체 칩(203)의 표면에까지 연장되기는 어렵다. 엘리베이트 필라 범프들(390, 392)은 노광 임계 깊이(D) 위로 연장되므로, 엘리베이트 필라 범프들(390, 392) 각각은 제1오프닝홀(601) 및 제2오프닝홀(602)에 연결될 수 있다. 엘리베이트 필라 범프들(390, 392) 각각은 보다 낮은 위치에 위치하는 제1 및 제2반도체 칩들(301, 302)을 제1 및 제2오프닝홀들(601, 602)에 연결시키는 역할을 할 수 있다.
제3칩 패드(430)와 제4칩 패드(431)는, 제4반도체 칩(402)이 제3반도체 칩(401)에 대해 오프셋된 거리(도 5의 454)만큼 서로 떨어져 위치한다. 따라서, 제3오프닝홀(603)과 제4오프닝 홀(604) 또한 제4반도체 칩(402)이 제3반도체 칩(401)에 대해 오프셋된 거리(도 5의 454)만큼 서로 이격된다. 제3칩 패드(430)는 제2엘리베이트 필라 범프(392)와 적어도 제3반도체 칩(410)의 폭의 1/2 이상의 폭으로 이격된다. 따라서, 제2오프닝홀(602)와 제3오프닝홀(603) 또한 제3반도체 칩(410)의 폭의 1/2 이상의 폭으로 이격된다. 이와 같이, 제2 내지 제4오프닝홀들(602, 603, 604)들이 상당한 폭으로 서로 이격되므로, 제2 내지 제4오프닝홀들(602, 603, 604)들이 서로 연결되는 패턴 불량이 방지될 수 있다.
도 9는 일 실시예에 따라 회로 배선 패턴(800)을 형성한 형상을 보여주는 단면도이다.
도 9를 참조하면, 감광성 물질층(600) 상에 회로 배선 패턴(800)을 형성한다. 회로 배선 패턴(800)은 오프닝홀(605)들 각각을 채우는 비아 부분(via portion: 810)들과 비아 부분(810)들을 감광성 물질층(600)의 표면(606) 상으로 연장시키는 연장 부분(830)을 포함한다. 비아 부분(810)들 각각은 엘리베이트 필라 범프들(390, 392) 및 칩 패드들(430, 431) 각각에 직접적으로 접촉한다. 비아 부분(810)들 각각은 엘리베이트 필라 범프들(390, 392) 및 칩 패드들(430, 431) 각각에 직접적으로 연결된다. 비아 부분(810)들 각각은 오프닝홀(605)들을 통해서 엘리베이트 필라 범프들(390, 392) 및 칩 패드들(430, 431) 각각에 직접적으로 접속된다.
제1오프닝홀(601)은 제3반도체 칩(401)의 두께 보다 더 큰 수치로 깊게 형성되므로, 제1오프닝홀(601)을 채우는 비아 부분(810)의 길이는 제3반도체 칩(401)의 두께 보다 더 긴 수치를 가질 수 있다. 제3오프닝홀(603)은 제4반도체 칩(402)의 두께 보다 더 큰 수치로 깊게 형성되므로, 제3오프닝홀(603)을 채우는 비아 부분(810)의 길이는 제4반도체 칩(402)의 두께 보다 더 긴 수치를 가질 수 있다. 이에 반해서, 제4오프닝홀(604)은 제4반도체 칩(402)의 두께 보다 작은 수치로 얕게 형성되므로, 제4오프닝홀(604)을 채우는 비아 부분(810)의 길이는 제4반도체 칩(402)의 두께 보다 작은 수치를 가질 수 있다.
회로 배선 패턴(800)의 연장 부분(830)의 일부 부분을 노출하는 유전층(910)을 형성한다. 회로 배선 패턴(800)의 연장 부분(830)이 노출된 부분에 외측 커넥터(connector: 900)가 접속할 수 있다. 외측 커넥터(900)는 범프 또는 솔더 볼(solder ball) 형상을 가질 수 있다. 이때, 연장 부분(830)의 일부는 제4반도체 칩(402) 바깥 영역에까지 연장될 수 있다. 이에 따라, 외측 커넥터(900)의 일부는 제4반도체 칩(402)의 바깥 영역에 중첩되도록 위치할 수 있다.
외측 커넥터(900)가 부착된 결과물에 싱귤레이션(singulation) 과정을 수행하여, 도 10에서 제시된 것과 같은 개별 반도체 패키지(10)들로 분리할 수 있다. 싱귤레이션 과정을 수행하기 이전에, 커버 웨이퍼(100)의 제2표면(102)에 대한 리세스(recess) 과정을 수행하여, 그 두께를 줄일 수도 있다.
도 10을 참조하면, 개별 반도체 패키지(10)는 커버 웨이퍼(100)로부터 분리된 커버 다이(100D) 상에 제1 내지 제4반도체 칩들(301, 302, 401, 402)의 스택을 포함한다. 커버 다이(100D)는 실리콘 재질의 다이일 수 있다. 제1 및 제2반도체 칩들(301, 302) 각각은 에지 영역들(301E, 302E)에 제1 및 제2엘리베이트 필라 범프들(390, 392)을 구비한다. 칩 서포터(500)가 제4반도체 칩(402)의 돌출 부분(402P)을 지지한다.
제1 내지 제4반도체 칩들(301, 302, 401, 402)의 스택을 감광성 물질층(600)이 덮어 봉지한다. 감광성 물질층(600)을 실질적으로 관통하는 오프닝홀들(605)이 한 번의 노광 및 현상 과정을 형성된다. 오프닝홀들(605) 각각을 채우는 비아 부분(810)들과 이들을 연장하는 연장 부분(830)을 가지는 회로 배선 패턴(800)이 감광성 물질층(600)에 형성된다. 회로 배선 패턴(800)은 봉지층인 감광성 물질층(600) 상에 배치되고, 제1 및 제2엘리베이트 필라 범프들(390, 392), 제3칩 패드(430)와 제4칩 패드(431)에 전기적으로 접속된다. 유전층(910)에 의해 노출된 회로 배선 패턴(800) 부분에 외측 커넥터(900)들이 접속된다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 커버 웨이퍼,
301, 302, 401, 402: 반도체 칩,
390, 392: 엘리베이트 필라 범프,
500: 칩 서포터,
600: 감광성 물질층.

Claims (50)

  1. 제1엘리베이트 필라 범프(elevated pillar bump)가 접속된 제1반도체 칩;
    상기 제1엘리베이트 필라 범프가 노출되도록 상기 제1반도체 칩 상에 스택(stack)되고, 에지(edge)로부터 이격된 센터 영역(center region)에 제1칩 패드(chip pad)를 가지는 제2반도체 칩;
    상기 제1칩 패드를 노출하도록 상기 제2반도체 칩 상에 오프셋 스택(offset stack)되고, 상기 제2반도체 칩 바깥으로 돌출된 돌출 부분을 가지는 제3반도체 칩;
    상기 제3반도체 칩의 상기 돌출 부분을 지지하는 칩 서포터(chip supporter);
    상기 제1 및 제2, 제3반도체 칩들의 스택을 봉지하는 봉지층; 및
    상기 봉지층 상에 배치되어 상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드에 전기적으로 접속되는 회로 배선 패턴을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 봉지층은
    상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드를 각각 노출하는 오프닝홀(opening hole)들을 포함하고,
    상기 회로 배선 패턴은 상기 오프닝홀들을 채우고 상기 봉지층 상으로 연장된 반도체 패키지.
  3. 제1항에 있어서,
    상기 봉지층은
    감광성 물질층(photosensitive material layer)을 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1엘리베이트 필라 범프는
    상기 제1반도체 칩의 어느 하나의 에지 영역(edge region)에 접속된 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1반도체 칩은
    상기 에지 영역으로부터 이격된 센터 영역(center region)에 배치된 제2칩 패드; 및
    상기 제2칩 패드로부터 상기 제1엘리베이트 필라 범프에 접속하도록 연장되는 재배선(redistribution layer)을 더 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1엘리베이트 필라 범프는
    상기 제2반도체 칩의 두께와 실질적으로 동일한 수치의 길이로 상기 제1반도체 칩으로부터 위로 돌출된 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1엘리베이트 필라 범프는
    상기 제2반도체 칩의 두께 보다 더 큰 수치의 길이로 상기 제1반도체 칩으로부터 위로 돌출된 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2반도체 칩과 상기 제1반도체 칩은 계단 형상을 이루며 상호 스택된 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1반도체 칩 아래에 스택되고, 제2엘리베이트 필라 범프가 접속된 제4반도체 칩을 더 포함하고,
    상기 제1반도체 칩은
    상기 제2엘리베이트 필라 범프가 노출되도록 상기 제4반도체 칩에 오프셋 스택(offset stack)된 반도체 패키지.
  10. 제9항에 있어서,
    상기 제4반도체 칩을 지지하는
    커버 다이(cover die)를 더 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 칩 서포터는
    상기 커버 다이에 의해 지지되는 반도체 패키지.
  12. 제11항에 있어서,
    상기 칩 서포터는
    상기 제4, 제1 및 제2반도체 칩들이 스택된 높이와 실질적으로 동일한 높이로 상기 커버 다이 상에 배치된 반도체 패키지.
  13. 제12항에 있어서,
    상기 칩 서포터는
    실리콘 다이(silicon die) 형상을 가지는 반도체 패키지.
  14. 제9항에 있어서,
    상기 제3반도체 칩이 상기 제2반도체 칩에 대해 오프셋된 거리는
    상기 제4반도체 칩에 대해 상기 제1반도체 칩이 오프셋된 거리 보다 큰 반도체 패키지.
  15. 제9항에 있어서,
    상기 제1 내지 제4반도체 칩들은
    실질적으로 동일한 오프셋 방향으로 오프셋 스택된 반도체 패키지.
  16. 제9항에 있어서,
    상기 제1 및 제4반도체 칩들은 실질적으로 서로 동일한 형상을 가진 반도체 칩들이고,
    상기 제2 및 제3반도체 칩들은 실질적으로 서로 동일한 형상을 가진 반도체 칩들인 반도체 패키지.
  17. 제1엘리베이트 필라 범프(elevated pillar bump)가 접속된 제1반도체 칩;
    상기 제1엘리베이트 필라 범프가 노출되도록 상기 제1반도체 칩 상에 스택(stack)되고, 제1칩 패드(chi pad)를 가지는 제2반도체 칩;
    상기 제1 및 제2반도체 칩들의 스택을 봉지하는 봉지층;
    상기 봉지층을 실질적으로 관통하여 상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드를 각각 노출하는 오프닝홀(opening hole)들;
    상기 오프닝홀들을 통해 상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드들에 접속되는 비아(via) 부분들 및 상기 비아 부분들으로부터 상기 봉지층 상으로 연장되는 연장 부분들을 포함하는 회로 배선 패턴을 포함하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 비아 부분들은
    상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드들 각각에 직접적으로 접촉하는 반도체 패키지.
  19. 제17항에 있어서,
    상기 제1칩 패드는
    상기 제2반도체 칩의 에지(edge)로부터 이격된 센터 영역(center region)에 배치된 반도체 패키지.
  20. 제19항에 있어서,
    상기 제1칩 패드를 노출하도록 상기 제2반도체 칩 상에 오프셋 스택(offset stack)되고,
    상기 제2반도체 칩 바깥으로 돌출된 돌출 부분을 가지는 제3반도체 칩을 더 포함하는 반도체 패키지.
  21. 제20항에 있어서,
    상기 제1칩 패드에 접속되는 어느 하나의 상기 비아 부분은
    상기 제3반도체 칩의 두께 보다 더 긴 수치의 길이를 가지는 반도체 패키지.
  22. 제17항에 있어서,
    상기 제1반도체 칩 아래에 스택되고, 제2엘리베이트 필라 범프가 접속된 제4반도체 칩을 더 포함하고,
    상기 제1반도체 칩은
    상기 제2엘리베이트 필라 범프가 노출되도록 상기 제4반도체 칩에 오프셋 스택(offset stack)된 반도체 패키지.
  23. 제22항에 있어서,
    상기 회로 배선 패턴은
    상기 제2엘리베이트 필라 범프에 접속되는 다른 비아 부분을 더 포함하고,
    상기 다른 비아 부분은
    상기 제2반도체 칩의 두께 보다 더 긴 수치의 길이를 가지는 반도체 패키지.
  24. 제17항에 있어서,
    상기 봉지층은
    감광성 물질층(photosensitive material layer)을 포함하는 반도체 패키지.
  25. 제17항에 있어서,
    상기 제1엘리베이트 필라 범프는
    상기 제1반도체 칩의 어느 하나의 에지 영역(edge region)에 접속된 반도체 패키지.
  26. 제25항에 있어서,
    상기 제1반도체 칩은
    상기 에지 영역으로부터 이격된 센터 영역(center region)에 배치된 제2칩 패드; 및
    상기 제2칩 패드로부터 상기 제1엘리베이트 필라 범프에 접속하도록 연장되는 재배선(redistribution layer)을 더 포함하는 반도체 패키지.
  27. 제17항에 있어서,
    상기 제1엘리베이트 필라 범프는
    상기 제2반도체 칩의 두께와 실질적으로 동일한 수치의 길이로 상기 제1반도체 칩으로부터 위로 돌출된 반도체 패키지.
  28. 제17항에 있어서,
    상기 제1엘리베이트 필라 범프는
    상기 제2반도체 칩의 두께 보다 더 큰 수치의 길이로 상기 제1반도체 칩으로부터 위로 돌출된 반도체 패키지.
  29. 제17항에 있어서,
    상기 제2반도체 칩과 상기 제1반도체 칩은 계단 형상을 이루며 상호 스택된 반도체 패키지.
  30. 제1엘리베이트 필라 범프(elevated pillar bump)가 접속된 제1반도체 칩을 배치하는 단계;
    에지(edge)로부터 이격된 센터 영역(center region)에 제1칩 패드(chip pad)를 가지는 제2반도체 칩을 상기 제1엘리베이트 필라 범프가 노출되도록 상기 제1반도체 칩 상에 스택(stack)하는 단계;
    제3반도체 칩을 상기 제1칩 패드를 노출하도록 상기 제2반도체 칩 상에 오프셋 스택(offset stack)하는 단계;
    상기 제1 및 제2, 제3반도체 칩들의 스택을 봉지층으로 봉지하는 단계; 및
    상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드에 전기적으로 접속되는 회로 배선 패턴을 상기 봉지층 상에 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  31. 제30항에 있어서,
    상기 봉지층은 감광성 물질층(photosensitive material layer)을 포함하여 형성되는 반도체 패키지 제조 방법.
  32. 제31항에 있어서,
    상기 회로 배선 패턴을 형성하는 단계는
    상기 감광성 물질층에 상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드를 각각 노출하는 오프닝홀(opening hole)들을 형성하는 단계; 및
    상기 오프닝홀들을 채우고 상기 감광성 물질층 상으로 연장되도록 상기 회로 배선 패턴을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  33. 제32항에 있어서,
    상기 오프닝홀들을 형성하는 단계는
    상기 감광성 물질층을 노광 및 현상하여 동시에 형성되는 반도체 패키지 제조 방법.
  34. 제30항에 있어서,
    상기 제1엘리베이트 필라 범프는
    상기 제1반도체 칩의 어느 하나의 에지 영역(edge region)에 접속된 반도체 패키지 제조 방법.
  35. 제34항에 있어서,
    상기 제1반도체 칩은
    상기 에지 영역으로부터 이격된 센터 영역(center region)에 배치된 제2칩 패드; 및
    상기 제2칩 패드로부터 상기 제1엘리베이트 필라 범프에 접속하도록 연장되는 재배선(redistribution layer)을 더 포함하는 반도체 패키지 제조 방법.
  36. 제30항에 있어서,
    상기 제1엘리베이트 필라 범프는
    상기 제2반도체 칩의 두께와 실질적으로 동일한 수치의 길이로 상기 제1반도체 칩으로부터 위로 돌출된 반도체 패키지 제조 방법.
  37. 제30항에 있어서,
    상기 제1엘리베이트 필라 범프는
    상기 제2반도체 칩의 두께 보다 더 큰 수치의 길이로 상기 제1반도체 칩으로부터 위로 돌출된 반도체 패키지 제조 방법.
  38. 제30항에 있어서,
    상기 제2반도체 칩과 상기 제1반도체 칩은 계단 형상을 이루며 상호 스택된 반도체 패키지 제조 방법.
  39. 제30항에 있어서,
    제2엘리베이트 필라 범프가 접속된 제4반도체 칩을 상기 제1반도체 칩 아래에 스택하는 단계를 더 포함하고,
    상기 제1반도체 칩은
    상기 제2엘리베이트 필라 범프가 노출되도록 상기 제4반도체 칩에 오프셋 스택(offset stack)되는 반도체 패키지 제조 방법.
  40. 제39항에 있어서,
    상기 제4반도체 칩은
    커버 웨이퍼(cover wafer) 상에 배치되는 반도체 패키지 제조 방법.
  41. 제40항에 있어서,
    상기 커버 웨이퍼 상에 상기 제4, 제1 및 제2반도체 칩들과 이격되어 배치되고,
    상기 제3반도체 칩의 상기 제2반도체 칩 바깥으로 돌출되는 돌출 부분을 지지하는 칩 서포터(chip supporter)를 배치하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  42. 제41항에 있어서,
    상기 칩 서포터는
    상기 제4, 제1 및 제2반도체 칩들이 스택된 높이와 실질적으로 동일한 높이로 상기 커버 웨이퍼 상에 배치된 반도체 패키지.
  43. 제41항에 있어서,
    상기 칩 서포터는
    상기 커버 웨이퍼 상에 스택된 실리콘 다이(silicon die) 형상을 가지는 반도체 패키지.
  44. 제40항에 있어서,
    상기 봉지층은
    감광성 유전 필름을 상기 커버 웨이퍼에 라미네이션(lamination)하여 형성되는 반도체 패키지 제조 방법.
  45. 제39항에 있어서,
    상기 제3반도체 칩이 상기 제2반도체 칩에 대해 오프셋된 거리는
    상기 제4반도체 칩에 대해 상기 제1반도체 칩이 오프셋된 거리 보다 큰 반도체 패키지 제조 방법.
  46. 제39항에 있어서,
    상기 제1 내지 제4반도체 칩들은
    실질적으로 동일한 오프셋 방향으로 오프셋 스택되는 반도체 패키지 제조 방법.
  47. 제39항에 있어서,
    상기 제1 및 제4반도체 칩들은 실질적으로 서로 동일한 형상의 반도체 칩들이고,
    상기 제2 및 제3반도체 칩들은 실질적으로 서로 동일한 형상의 반도체 칩들인 반도체 패키지 제조 방법.
  48. 제30항에 있어서,
    상기 회로 배선 패턴은
    상기 오프닝홀들을 통해 상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드들에 접속되는 비아(via) 부분들; 및
    상기 비아 부분들으로부터 상기 봉지층 상으로 연장되는 연장 부분들을 포함하여 형성되는 반도체 패키지 제조 방법.
  49. 제48항에 있어서,
    상기 비아 부분들은
    상기 제1엘리베이트 필라 범프 및 상기 제1칩 패드들 각각에 직접적으로 접촉하는 반도체 패키지 제조 방법.
  50. 제30항에 있어서,
    상기 제3반도체 칩의 상기 제2반도체 칩 바깥으로 돌출되는 돌출 부분을 지지하는 칩 서포터(chip supporter)를 배치하는 단계를 더 포함하는 반도체 패키지 제조 방법.
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