KR20190084964A - 멀티-빔 광전자 어레이들을 위한 정합 드라이브 디바이스 - Google Patents

멀티-빔 광전자 어레이들을 위한 정합 드라이브 디바이스 Download PDF

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로버트 더블유. 브로카토
마르셀리노 아르멘다리즈
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트라이루미나 코포레이션
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Abstract

드라이버 디바이스 및 VCSEL 어레이 디바이스와 같은 멀티빔 광전자 디바이스 사이에 위상-정합 인터페이스를 제공하는 장치뿐만 아니라 이를 이용하고 제조하기 위한 다양한 방법들이 개시된다. 인터페이스 디바이스는 드라이버 디바이스와 인터페이스하도록 구성되는 입력부, 멀티빔 광전자 디바이스와 인터페이스하기 위한 출력부, 및 출력부를 입력부에 전기적으로 연결하기 위한 전력 분배기를 포함한다. 출력부는 공통의 전기적 길이를 갖는 복수의 전송 라인들 중 하나의 전송 라인을 통해 멀티빔 광전자 디바이스의 복수의 광전자 디바이스들 중 하나의 광전자 디바이스와 각 인터페이스하는 복수의 출력 접점들을 포함한다. 실시예들에서, 전력 분배기는 임피던스-정합 인터페이스를 제공하기 위해 각 "티(tee)" 접합부 또는 교차점에서 전력 분배기의 전체 임피던스를 조정하는 저항-기반 전력 분배기이다.

Description

멀티-빔 광전자 어레이들을 위한 정합 드라이브 디바이스
본 출원은 2016년 10월 17일자로 출원된 미국 임시 특허 출원 제62/409,144호 및 2017년 10월 16일자로 출원된 미국 특허 출원 제15/785,312호의 이익을 주장한다.
본 발명은 일반적으로 반도체 디바이스들에 관하여 개시하고, 보다 상세하게는, 고전력 및 고주파수 어플리케이션들에서 멀티-빔 어레이들을 형성하는 광전자 디바이스들의 입력들에 드라이버 디바이스 출력의 위상 및/또는 임피던스를 정합시키기 위한 인터페이스 디바이스들, 및 이를 제조하고 사용하는 방법들에 관한 것이다.
레이저들과 같은 반도체 광전자 디바이스들은 송신기에서 광 출력(예를 들어, 레이저 빔)을 변조하고, 수신기에서 변조를 검출함으로써 자유 공간 통신들 및 다른 어플리케이션들을 위해 사용될 수 있다. 이러한 광전자 디바이스들은 자유 공간 통신들 및 다른 어플리케이션들에 특히 적합한 수직-공동 표면-발광 레이저(Vertical-Cavity Surface-Emitting Lasers; VCSEL)를 포함한다. 외부 레이저 광 셔터를 필요로 하지 않고, VCSEL에 바이어스 전력을 단순히 변조함으로써, 전체 레이저를 매우 빠르게 켜고 끌 수 있기 때문에, VCSEL들은 자유 공간 통신들 및 다른 어플리케이션들에 매우 적합하다. 하지만, 하나의 고속 VCSEL은 전형적으로 수 밀리 와트 이상의 광 전력을 생성할 수 없으므로, 개별 VCSEL들은 통신에 사용될 수 있는 제한된 범위를 갖는다. 개별 VCSEL들의 제한된 범위를 극복하는 한 가지 방법은 더 먼 거리에서 통신할 때 VCSEL들의 어레이를 사용하는 것이다. VCSEL들의 어레이와 효과적으로 통신하기 위해, 어레이의 모든 개별 VCSEL들을 최대 전력 및 일관된 위상에서 작동해야 한다. VCSEL 어레이에서 모든 레이저들을 일관되게 그리고 최대 전력으로 작동시키기 위해서, VCSEL 어레이의 각 개별 VCSEL을 드라이브하기 위해 위상-평형, 임피던스-정합 드라이버가 필요할 수 있다.
실시예는 드라이버 디바이스와 VCSEL 어레이 디바이스와 같은 멀티빔 광전자 디바이스 사이의 위상-정합 인터페이스뿐만 아니라, 이를 활용하고 제조하기 위한 다양한 방법들을 제공하는 인터페이스 디바이스에 관한 것이다. 입력 디바이스는 드라이버 디바이스와 인터페이스하도록 구성되는 입력부; 멀티빔 광전자 디바이스와 인터페이스하기 위한 출력부; 및 출력부를 입력부에 전기적으로 연결하기 위한 전력 분배기(power splitter)를 포함한다. 출력부는 공통의 전기적 길이를 갖는 복수의 전송 라인들 중 하나의 전송 라인을 통해 멀티빔 광전자 디바이스의 복수의 광전자 디바이스들 중 하나의 광전자 디바이스와 각각 인터페이스하는 복수의 출력 접점들을 포함한다. 실시예에서, 전력 분배기는 임피던스-정합 인터페이스를 제공하기 위해 각 "티(tee)" 접합부 또는 교차점에서 전력 분배기의 전체 임피던스를 조정하는 저항-기반 전력 분배기이다.
이들 및 다른 특징들은 첨부 도면들 및 청구 범위와 함께 취해진 다음의 상세한 설명으로부터 보다 명확하게 이해될 것이다. 이 요약은 아래의 상세한 설명에서 더 자세히 설명되는 단순한 형태의 개념들의 선택을 소개하기 위해 제공된다. 이 요약은 청구된 주제의 주요 특징들 또는 필수 기능들을 식별하는 것으로 의도되지 않으며, 또한 청구된 주제의 범위를 제한하는 데 사용되는 것을 의도하지 않는다.
도 1은 본 발명의 일 실시예에 따른, 반도체 또는 광전자 디바이스 또는 디바이스들의 어레이에 대한 인터페이스를 구현하기 위한 기판 스택을 나타내는 단면, 사시도를 도시한다.
도 2는 본 발명의 일 실시예에 따른, 예시적인 VCSEL에 대한 등가 회로 모델을 도시한다.
도 3은 본 발명의 일 실시예에 따른, 도 2에 도시된 예시적인 VCSEL의 등가 회로 모델에 대해 결정된 s-파라미터 데이터를 도시한다.
도 4는 본 발명의 일 실시예에 따른, 도 2에 도시된 예시적인 VCSEL의 등가 회로 모델에 대한 입력 임피던스 데이터를 도시한다.
도 5는 본 발명의 일 실시예에 따른, 저항-기반 전력 분배기를 포함하는 인터페이스 디바이스를 도시하는 개략도이다.
도 6은 본 발명의 일 실시예에 따른, 도 5의 인터페이스 디바이스를 구현하는 구조의 상부 평면도를 도시한다.
도 7은 본 발명의 일 실시예에 따른, 저항이 없는 전력 분배기를 포함하는 인터페이스 디바이스를 나타내는 개략도이다.
도 8은 본 발명의 일 실시예에 따른, 도 7의 인터페이스 디바이스를 구현하는 구조의 상부 평면도이다.
도 9는 광전자 디바이스 어레이와 드라이버 디바이스 사이에 임피던스-정합 및/또는 위상-정합 인터페이스를 제공하는 인터페이스 디바이스를 제조하는 방법의 일 실시예를 도시하는 흐름도이다.
도 10은 본 발명의 일 실시예에 따른, 광전자 어레이 디바이스에 본딩된 저항이 없는 전력 분배기를 갖는 인터페이스 디바이스의 단면도이다.
도 11은 본 발명의 일 실시예에 따른, 와이어 결합들에 의한 연결을 위해 설계된 광전자 어레이 디바이스에 본딩된 저항-기반 전력 분배기를 갖는 인터페이스 디바이스의 단면도이다.
도 12는 본 발명의 일 실시예에 따른, 기판 비아들을 통한 연결들을 갖는 표면 탑재를 위해 설계된 광전자 어레이 디바이스에 본딩된 저항-기반 전력 분배기를 갖는 인터페이스 디바이스의 단면도이다.
도 13은 본 발명의 일 실시예에 따른, 도 11의 예시적인 인터페이스 디바이스 및 광전자 어레이 디바이스를 할로우-바디 전자 패키지(hollow-body electronic package) 내의 접점들에 와이어 본딩하는 것을 도시한다.
도 14는 본 발명의 일 실시예에 따른, 도 12의 예시적인 인터페이스 디바이스 및 광전자 어레이 디바이스를 전도성 트레이스 및 인쇄 회로 기판과 관련된 전도성 패드들에 본딩하는 것을 도시한다.
도 15는 본 발명의 일 실시예에 따른, 드라이버 디바이스와 광전자 어레이 디바이스 사이에 위상-정합 및/또는 임피던스-정합 인터페이스를 제공하기 위한 시스템의 블록도를 도시한다.
본 발명은 특정 실시예들 및 이들의 상세한 구성 및 동작을 설명한다. 여기에 설명된 실시예들은 단지 예시의 방식으로 설명될 뿐 한정하려는 것이 아니다. 당업자는, 여기의 교시에 비추어, 여기에 설명된 예시적인 실시예들에 대한 등가물들의 범위가 있을 수 있음을 인식할 것이다. 가장 주목할만한 것은, 다른 실시예들이 가능하고, 여기에 설명된 실시예들에 변형들이 가해질 수 있으며, 설명된 실시예들을 구성하는 컴포넌트들, 부품들 또는 단계들에 대한 등가물들이 있을 수 있다. 명확성 및 간결성을 위해, 특정 실시예들의 컴포넌트들 또는 단계들의 특정 측면들은, 여기의 교시에 비추어 당업자에게 그러한 세부 사항이 명백하고 또는/추가로 그러한 세부 사항이 실시예들의 보다 적절한 측면들의 이해를 불분명하게 하는 경우에 과도한 세부 사항 없이 제시된다.
여기에 개시된 것은, 광전자 어레이 디바이스 내의 각 광전자 디바이스들이 일관되게 그리고 최대 전력으로 동작할 수 있도록 드라이버 디바이스와 광전자 어레이 디바이스 사이에 위상-정합 및/또는 임피던스-정합 인터페이스를 제공하기 위한 인터페이스 디바이스이다. 본 발명의 일부 실시예들은 여기에서 설명을 목적으로 VCSEL의 관점들에서 설명된다. 하지만, 본 발명의 실시예들은 VCSEL에 한정되지 않고, VCSEL과 유사한 기능을 제공하는 광전자 디바이스의 임의의 유형 또는 광전자 디바이스 유형들의 조합을 포함할 수 있다. 예를 들어, 이러한 광전자 디바이스들은 발광 다이오드들, 광검출기들, 에지-발광 레이저들, 변조기들, 고전자 이동도 트랜지스터들, 공진 터널링 다이오드들, 헤테로 접합 바이폴라 트랜지스터들, 양자점 레이저들 등을 포함할 수 있다. 이러한 VCSEL 어레이 디바이스들 및 그 제조 방법들이 알려져 있다. 예를 들어, 여기에 참조로 포함되는, 2011년 3월 31일자로 출원된 공동 소유의 미국 특허 출원 제13/077,769호 및 발명의 명칭 "고주파 동작을 위한 광전자 디바이스의 멀티빔 어레이"를 참조한다.
여기에 사용된 바와 같이, "회로(circuit)"는 정의된 기능 또는 기능들을 제공하도록 서로 결합되는 하나 이상의 컴포넌트들을 설명한다. 개시된 광전자 드라이버 디바이스를 구현하도록 선택된 하나 이상의 컴포넌트들은 특정 어플리케이션에 의존하고 잘 알려진 설계 규칙들에 따라 능동 컴포넌트들, 수동 컴포넌트들 또는 이들의 조합을 포함할 수 있다. 동작 시, 개시된 드라이버 회로는 공통 드라이브 포인트로부터 VCSEL 어레이 디바이스를 형성하는 개별 VCSEL들(또는 다른 광전자 디바이스들)을 전기적으로 드라이브하기 위한 드라이브 신호를 제공한다. 개시된 드라이브 회로에 의해 제공되는 드라이브 신호는 임피던스-정합, 위상-평형, 또는 이들의 조합일 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 디바이스를 구현하기 위한 기판 스택(100)의 단면도가 도시된다. 일 실시예에서, 반도체 디바이스는 광전자 드라이버 디바이스, 광전자 디바이스 어레이, 인터페이스 디바이스, 또는 이들의 임의의 조합으로 구성된다. 도 1에 도시된 바와 같이, 기판 스택(100)은 기판(110), 접지면(120), 제1 유전체 레이어(130) 및 전도체 레이어(140)를 포함한다. 일부 실시예들은 추가적인 유전체 레이어(150) 및 저항들을 제조하기 위한 레이어, 레이어(160)을 포함할 수 있다. 기판(110)은 기판 스택(100)으로 구현된 반도체 디바이스용 지지 레이어를 제공한다. 실시예에서, 기판(110)은 실리콘(Si)으로 구성되는 것으로 도시된다. 하지만, 당업자는 다른 물질들이 지지 레이어에 유사하게 사용될 수 있다는 것을 인식할 것이다. 예를 들어, 기판(110)은 알루미늄 산화물, 알루미늄 질화물, 탄화 규소 또는 다른 일반적인 세라믹 물질들로 구성될 수 있다. 그것은 인쇄 회로 기판들에 사용되는 FR-4 또는 폴리이미드(polyimide)와 같은 복합 물질일 수도 있다. 또한 금속 구조 일 수도 있습니다. 레이어 두께와 같은 이러한 팩터들은 설계 선택, 어플리케이션-사양 팩터들 등에 기초하여 달라질 수 있음이 마찬가지로 인식될 것이다.
접지면(120)은 임의의 공지된 증착 방법을 사용하여 기판(110) 상에 형성되는 임의의 금속 또는 다른 전도성 물질로 구성될 수 있다. 이러한 증착 방법들은 증발, 전해 도금, 무전해 도금 또는 스크린 인쇄 공정을 포함한다. 접지면(120)을 포함하는 전도성 물질들의 일부 예시들은: 알루미늄(Al), 알루미늄 합금, 구리(Cu) 또는 구리 합금을 포함한다. 동작 시, 접지면(120)은 기판(110)으로부터 인터페이스 디바이스를 통해 전파하는 더 높은 주파수 신호들을 절연시킬 수 있다. 기판(110)으로부터 더 높은 주파수 신호들을 절연함으로써, 접지면(120)은 이러한 더 높은 주파수 신호들에 의해 드라이브되는 광전자 디바이스에 의해 수신되는 신호 강도들을 향상시킬 수 있다. 일 실시예에서, 접지면(120)은 고주파 신호들과 기판(110) 사이의 상호 작용 때문에, 고주파 신호들에 의해 다른 방식으로 경험되는 유전체 흡수 손실들을 감소시킴으로써 이러한 수신된 신호 세기들을 향상시킬 수 있다.
기판 스택(100)은 유전체 물질로 구성되고 접지면(120) 상에 형성되는 제1 유전체 레이어(130)를 더 포함한다. 도시된 실시예에서, 제1 유전체 레이어(130)는 2.6 마이크론 두께의 이산화 규소(SiO2) 레이어로 구성된다. 하지만, 제1 유전체 레이어(130)는 낮은 유전 손실 탄젠트(dielectric loss tangent) 값 또는 소산 계수(dissipation factor)를 갖는 것으로 당업자에게 알려진 임의의 유전체 물질로 구성될 수 있다. 예를 들어, 제1 유전체 레이어(130)은 1 기가헤르츠(GHz)에서 유전 손실 탄젠트 값이 0.01 이하인 임의의 공지된 유전체 물질로 구성될 수 있다. 동작 시, 제1 유전체 레이어(130)는 반도체 디바이스를 위한 매우 좁은 전송 라인들의 생성을 가능하게 하는 유전체 물질의 매우 얇은 레이어로 형성된다. 일 실시예에서, 반도체 디바이스용으로 생성된 이러한 전송 라인들의 폭은 제1 유전체 레이어(130)의 두께에 비례한다.
적어도 하나의 개구가 제1 유전체 레이어(130) 내로 식각되고, 이후 전도성 비아(170)를 형성하도록 전도성 물질(예를 들어, 금속)로 채워진다. 일 실시예에서, 제1 유전체 레이어(130) 내로 식각된 적어도 하나의 개구는 전도체 레이어(140)가 증착될 때 전도성 물질로 채워진다. 일 실시예에서, 제1 유전체 레이어(130) 내로 식각된 적어도 하나의 개구는 전도 평면(140)의 증착으로부터 별개의 전도성 물질로 채워진다. 전도성 비아(170)는 접지면(120)을 전도체 레이어(140)에서 제조된 구조체들과 전기적으로 커플링시키는 데 사용된다.
기판 스택(100)으로 구현된 반도체 디바이스들을 위한 전송 라인들은 제1 유전체 레이어(130) 상에 증착된 전도체 레이어(140)에 형성될 수 있다. 일 실시예에서, 반도체 디바이스를 위해 생성된 이러한 전송 라인들은 실질적으로 일정한 임피던스 값을 가질 수 있다. 도시된 실시예에서, 전도체 레이어(140)는 0.5 마이크로 미터(μm) 두께의 금(Au) 층으로 구성된다.　하지만, 전도체 레이어(140)는 유사하게 고주파 어플리케이션들에서 전도성 경로들을 구현하기에 적합한 당업자에게 공지된 임의의 전도성 물질로 구성될 수 있다.
전도성 레이어(140)는 또한 광전자 디바이스들 또는 광전자 디바이스들의 어레이를 본딩하기 위한 표면을 제공한다. 이러한 본딩 프로세스는 플립-칩 본딩(flip-chip bonding)으로 종종 지칭되고, 본딩 프로세스는 광전자 디바이스들과 전도성 레이어(140) 사이에 접촉을 형성하기 위해 납땜, 전도성 접착제 또는 다른 수단을 사용할 수 있다. 전도성 레이어(140)는 광전자 디바이스들의 부착을 위한 전송 라인들 및 본드 패드들을 생성하기 위해 당업자에게 공지된 프로세스들에 의해 공통으로 패터닝될 수 있다.
기판 스택(100)으로 구현된 반도체 디바이스들이 저항성 엘리먼트들(예를 들어, 저항들)를 포함하는 실시예에서, 기판 스택(100)은 제2 유전체 레이어(150) 및 저항성 레이어(160)를 더 포함할 수 있다. 도 1에 도시된 바와 같이, 저항성 레이어(160)는 전도체 레이어(140) 상에 증착된 제2 유전체 레이어(150) 상에 형성될 수 있다. 도시된 실시예에서, 저항성 레이어(160)는 제2 유전체 레이어(150)을 형성하는 SiO2의 레이어 상에 증착된 탄탈륨 나이트라이드(Tantalum Nitride; TaN)의 레이어로서 구현된다. 하지만, 저항성 레이어(160)은 니크롬(NiCr)과 같은 임의의 공지된 저항성 물질의 레이어로 유사하게 구현될 수 있다.
제2 유전체 레이어(150)는 전도체 레이어(140)와의 접촉을 허용하도록 패터닝될 수 있고, 그것은 저항성 레이어(160)가 저항들이 제조될 전도체 레이어(140)와 접촉하도록 광전자 디바이스들을 전도체 레이어(140)의 패드에 접촉시키는 것을 허용할 수 있다. 전도체 레이어(140) 및 저항성 레이어(160)는 이산 저항들을 형성하기 위해 당업자에게 공지된 프로세스에 의해 각각 패터닝될 수 있다. 유사하게, 제2 유전체 레이어(150)는 임의의 공지된 유전체 물질을 사용하여 구현될 수 있다. 구현될 때, 적어도 하나의 개구가 제2 유전체 레이어(150)로 식각되고, 이후 전도성 비아(180)를 형성하기 위해 전도성 물질(예를 들어, 금속)으로 채워진다. 전도성 비아(180)는 저항성 레이어(160)를 전도체 레이어(140)에 제조된 구조체들과 전기적으로 커플링시키는 데 사용된다.
상술한 바와 같이, 실시예들에서, 기판 스택(100)은 기판 스택(100)의 표면에 본딩될 수 있는 광전자 디바이스 또는 이러한 디바이스들의 어레이를 위한 인터페이스 디바이스를 구현하는 데 사용될 수 있다. 일 실시예에서, 기판 스택(100)에 의해 구현된 인터페이스 디바이스를 광전자 디바이스(들)에 본딩하는 것은 인터페이스 디바이스가 충분한 본딩 접촉을 위해 실질적으로 동일한 평면에 있는 복수의 접점들을 제공할 것을 요구할 수 있다. 인터페이스 디바이스를 광전자 디바이스(들)에 본딩할 때, 전도성 비아(170)(및 구현될 때의 전도성 비아(180))에 의해 제공되는 기판 스택(100) 내의 내부레이어 연결들은 전도체 레이어(140)에 패터닝된 피처들을 사용하여 양극 및 음극 접촉들이 이루어질 수 있게 한다.
인터페이스 디바이스는 디바이스 드라이버와 광전자 어레이 디바이스 간에 임피던스-정합 및/또는 위상-정합 인터페이스를 제공할 수 있다. 예를 들어, 인터페이스 디바이스는 디바이스 드라이버와 복수의 VCSEL들을 포함하는 광전자 어레이 디바이스 사이에 임피던스-정합 및/또는 위상-정합 인터페이스를 제공할 수 있다. 일 실시예에서, 복수의 VCSEL들의 각 VCSEL은 도 2에 도시된 등가 회로 모델로 나타낼 수 있다. 도 2에 도시된 등가 회로 모델에 포함된 전자 컴포넌트들의 각각의 값들은 8 밀리암페어(mA)의 바이어스 전류가 공급되는 VCSEL을 나타내기 위해 선택되었다. 도 3 내지도 4는 도 2에 도시된 예시적인 VCSEL의 등가 회로 모델의 다양한 파라미터들을 도시한다. 도 3에서, 스미스 차트(Smith Chart)는 도 2에 도시된 예시적인 VCSEL의 등가 회로 모델에 대해 결정된 S11 스캐터링 파라미터(s-파라미터)에 대한 데이터를 도시한다. 도 4에서, 차트(400)는 결정된 입력 임피던스의 실수 컴포넌트를 도시하고, 차트(450)는 도 2에 도시된 예시적인 VCSEL의 등가 회로 모델에 대해 결정된 입력 임피던스의 허수 컴포넌트를 도시한다.
본 발명의 실시예들에 따른 인터페이스 디바이스는 광전자 어레이 디바이스를 형성하는 복수의 광전자 디바이스들 중 각 광전자 디바이스의 입력 임피던스에 드라이버 디바이스의 출력 임피던스를 정합시키도록 적용된다. 예를 들어, 이러한 인터페이스 디바이스들은 드라이버 디바이스의 출력 임피던스를, 복수의 VCSEL들 중 도 2에 도시된 등가 회로 모델로 나타낸 바와 같이, 각 VCSEL의 입력 임피던스에 정합시키도록 적용된다. 드라이버 디바이스의 출력 임피던스를 각 광전자 디바이스의 입력 임피던스에 정합시킴으로써, 중간 전송 라인들 상의 전기적 반사들이 감소될 수 있다. 또한, 드라이버 디바이스와 각 광전자 디바이스 사이에 전달되는 전력이 증가될 수 있다.
VCSEL들과 같은 광전자 디바이스들을 드라이브하는 데 사용되는 기존 드라이버 디바이스들은 고정 차동 출력을 갖는다. 예를 들어 캘리포니아 산호세의 MAXIM 통합 공사(Integrated Corporation)에서 제공하는 MAX3946 차동 드라이버 디바이스는 50Ω의 고정 차동 출력을 가질 수 있다. 하지만, 광전자 디바이스의 입력 임피던스는 도 4의 차트들(400 및 450)에 도시된 바와 같이 주파수에 따라 변할 수 있다. 따라서, 주파수에 따라 변하는 광전자 어레이 디바이스에서 각각의 광전자 디바이스의 입력 임피던스와 고정 차동 출력을 갖는 드라이버 디바이스 사이에 임피던스-정합 인터페이스를 제공하기 위한 인터페이스 디바이스가 필요하다.
일 실시예에서, 드라이버 디바이스 출력 및 각 광전자 디바이스 입력 모두에 대한 임피던스 값들이 주로 저항성인 경우, 이러한 임피던스-정합 인터페이스는 적절한 임피던스 값들을 갖는 전송 라인들로 구성된 인터페이스 디바이스를 제공함으로써 구현될 수 있다. 예를 들어, 임피던스의 실수 컴포넌트가 주로 저항성 임피던스들에 존재하기 때문에, 적절한 임피던스 값들은 드라이버 디바이스 출력 임피던스와 광전자 디바이스 입력 임피던스의 곱의 제곱근을 취함으로써 결정될 수 있다. 이 실시예에 따라 구현된 인터페이스 디바이스는 그것의 주요 저항성 임피던스 값들이 주파수에 따라 변하지 않을 것이기 때문에, 매우 광대역으로 간주될 수 있다. 광대역 주파수 범위들에서 동작하는 시스템에 있어서; 하지만 드라이버 디바이스 출력 및 각 광전자 디바이스 입력 모두에 대한 임피던스 값들은 또한 임피던스의 강한 반응성 컴포넌트들을 포함할 것이다. 따라서, 광대역 주파수 범위들에서 동작하는 시스템에 대해 상이한 인터페이스 디바이스가 필요할 수 있다.
일 실시예에서, 광대역 주파수 범위들에서 동작하는 시스템을 위한 인터페이스 디바이스는 저항-기반 전력 분배기를 포함할 수 있다. 이러한 실시예에서, 저항-기반 전력 분배기의 하나 이상의 브랜치들(또는 전송 경로들)와 관련된 저항 값들은 둘 이상의 팩터들 간의 트레이드오프들에 기초하여 결정 수 있다. 예를 들어, 하나 이상의 브랜치들과 관련된 저항 값들은 각 브랜치들 간의 임피던스 정합과 바이어스 전류로 인한 하나 이상의 브랜치들에서의 저항성 전압 강하들 간의 트레이드오프들에 기초하여 결정될 수 있다. 여기에서 사용된 바와 같이, "저항-기반 전력 분배기(resistor-based power splitter)"는 두 개 이상의 출력들 사이에서 단일 입력으로부터 전력을 분할하는 데 사용되는 광대역 마이크로파 회로를 의미한다. 일 실시예에서, 다중 저항-기반 전력 분배기들은 세 개 이상의 출력들 사이에 추가적인 전력 분배를 제공하기 위해 스테이지들 또는 직렬들로 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 저항-기반 전력 분배기(다시 말해, 8-방향 저항-기반 전력 분배기(505))를 포함하는 인터페이스 디바이스(500)의 일례를 나타내는 개략도이다. 도 5에 도시된 바와 같이, 인터페이스(500)는 입력부(input)(510), 저항들(520) 및 출력 접점들(530)을 포함한다. 일 실시예에서, 8-방향 저항-기반 전력 분배기(505)는, 8-방향 저항-기반 전력 분배기(505)의 서브-부분들에 의해 도 5에 나타낸 저항-기반 전력 분배기들(540-552)을 포함한다. 당업자에게 공지된 바와 같이, 하나 이상의 저항들(520)은 임의의 수의 물리적 저항들로 구현될 수 있다. 이와 같이, 저항들(520)은 8-방향 저항-기반 전력 분할기(505)의 대응하는 세그먼트와 관련된 저항 값을 나타낸다. 일 실시예에서, 저항들(520) 사이의 모든 저항은 등가의 저항 값을 가질 수 있다. 이러한 실시예에서, 등가 저항 값(R)은 다음과 같이 결정된다:
수학식 1
Figure pct00001
(1)
여기서:
Zo= 전송 라인의 특성 임피던스, 예를 들어 50 Ω
N = 저항-기반 전력 분배기에 포함된 다수의 출력 접점들
예를 들어, 저항-기반 전력 분배기들(540-552) 중 임의의 것과 같은 양-방향 저항-기반 전력 분배기는 최대 세 개의 저항들을 사용할 수 있다. 이러한 예시에서 전송 라인의 특성 임피던스를 50 Ω이라고 가정하면, 세 개의 저항들 각각은 16.67 Ω (50 Ω / 3)의 저항 값을 가질 수 있다. 상술 한 바와 같이, 8-방향 저항-기반 전력 분배기(505)는 저항-기반 전력 분배기들(540-552)을 포함한다. 이와 같이, 8-방향 저항 기반 전력 분배기(505)는 8 개의 출력 접점들(520) 사이의 입력부(510)에서 수신되는 전력을 분배하기 위해 양-방향 저항-기반 전력 분배기의 일련의 세 개의 레이어들을 사용한다. 이러한 양-방향 저항-기반 전력 분배기들의 각각은 수학식 1에 따라 16.67 Ω의 저항 값들을 갖는 저항들로 구성된다. 대조적으로, 종래의 전력 분배기들은 일반적으로 약 37.78 Ω의 저항 값들을 갖는 저항들을 포함하는 단일 8-방향 저항-기반 전력 분배기로 구현될 수 있다. 저항들(520)의 낮은 저항 값의 결과로서, 8-방향 저항-기반 전력 분배기(505)는 종래의 전력 분배기보다 바이어스 전류로 인해 더 낮은 저항성 전압 강하를 겪는다.
실시예에서, 도 2의 복수의 예시적인 VCSEL들로 구성된 광전자 어레이 디바이스와 드라이버 디바이스(8 mA의 바이어스 전류로 각 VCSEL을 제공하는) 사이의 인터페이스를 제공하기 위해 인터페이스 디바이스(500)를 사용할 때 얻어지는 결과들이 표 1에 도시된다.
표 1:
Figure pct00002
저항-기반 전력 분배기들을 사용하는 한 가지 이점은 매우 광대역이라는 것이다. 이러한 디바이스들은 직류(DC)에서 저항-기반 전력 분배기의 구조의 기생 커패시턴스에 의해서만 제한되는 최대 주파수까지 작동할 수 있기 때문에 매우 넓은 대역이다. 저항-기반 전력 분배기들의 또 다른 이점은 매우 컴팩트한 디바이스들로 구현될 수 있다는 것이다. 저항-기반 전력 분배기를 구현하는 데 사용되는 특정 반도체 제조 프로세스에 의해 이러한 디바이스들에 대한 최소 크기 제한이 부과될 수 있다. 대조적으로, 비-저항성 전력 분배기들(예를 들어, Wilkinson 및 Gysel 전력 분배기들)은 전형적으로 비교적 큰 물리적 치수를 갖는 협대역 디바이스들이고, 이것은 마이크로-크기의 광전자 어레이 디바이스에 통합하기 어려울 수 있다.
인터페이스 디바이스에 저항-기반 전력 분배기를 포함하는 것의 가능한 단점은 입력부에서 수신되는 전력의 일부가 출력부에 도달하기 전에 하나 이상의 브랜치들에서 저항들에 의해 소모될 수 있다는 것이다. 예를 들어, 입력부에서 수신되는 전력의 약 절반이 출력부에 도달하기 전에 하나 이상의 브랜치들에 있는 저항들에 의해 소비될 수 있다.
도 6은 본 발명에 따른 도 5의 인터페이스 디바이스(500)의 일 실시예를 구현하는 인터페이스 디바이스(600)를 도시한다. 반도체 디바이스(600)는 접지 접점(음극) 영역(605), 입력부(610), 저항들(620), 출력 접점들(630), 저항-기반 전력 분배기들(640-652) 및 VCSEL들(660-672)을 포함한다.　일 실시예에서, VCSEL들(660-672)은 집합적으로 광전자 어레이 디바이스를 형성한다. 인터페이스 디바이스(600)는 VCSEL들(660-672) 중 하나의 VCSEL에 출력 접점(630) 사이의 각 출력 접점을 전기적으로 연결하는 전송 라인(680-686)을 더 포함한다.　일 실시예에서, 전송 라인들(680-686) 사이의 각 전송 라인은 인터페이스 디바이스(600) 상에 배치되어, 전송 라인들(680-686) 사이의 각 전송 라인이 등가의 전기적 길이를 갖는다. 다시 말해, 전송 라인(680)의 전기적 길이는, 전송 라인(686) 등의 전기적 길이와 등가인 전송 라인(683)의 전기적 길이와 등가이다.
일 실시예에서, 전송 라인들(635 및 680-686) 사이의 각 전송 라인은 도 1의 전도체 레이어(140)와 같은 기판 스택의 전도체 레이어 내에 형성된다. 접지 또는 음극 접점 영역(605)은 또한 전송 라인들과 동일한 전도체 레이어에 형성된다. 이러한 전도 패턴은 패터닝 프로세스에 의해 전송 라인으로부터 절연되고, 전도체 레이어들(도 1에서 170으로 도시됨) 사이의 비아들을 통해 접지 레이어(도 1의 전도체 레이어(120))에 연결된다. 상술한 바와 같이, 각 전송 라인의 폭은 전도체 레이어와 하부 기판 사이에 개재된 유전체 레이어(예를 들어, 도 1의 제1 유전체 레이어(130))의 두께에 기초하여 결정될 수 있다. 예를 들어, 전도체 레이어와 하부 기판 사이에 개재된 유전체 레이어가 2.6㎛ 인 경우, 전송 라인들(635 및 680-686) 사이의 각 전송 라인은 5㎛의 폭을 가질 수 있다. 또한, 이러한 예시에서, 전송 라인들(635 및 680-686) 사이의 각 전송 라인은 50 Ω의 임피던스 값을 가질 수 있다.
일 실시예에서, 저항들(620) 사이의 각 저항은 도 1의 저항성 레이어(160)와 같이, 기판 스택의 저항성 레이어에 형성될 수 있다. 상술한 바와 같이, 유전체 레이어는 저항성 레이어와 기판 스택의 전도체 레이어 사이에 개입할 수 있다. 일례에서, 저항성 레이어는 유전체 레이어 상에 TaNi와 같은 저항성 물질의 레이어를 증착시킴으로써 구현될 수 있다. 또한, 이러한 예시에서, 저항들(620) 사이의 각 저항은 16.7 Ω의 저항 값을 가질 수 있다. 일 실시예에서, 전송 라인들(635) 사이의 각 전송 라인은 저항들(620) 사이의 각 저항을 둘러싸는 영역에서 5㎛의 폭에서부터 24㎛의 폭까지 점점 가늘어질 수 있다. 각 전송 라인은, 이러한 팩터들에 따라 상이한 초기 폭에서부터 상이한 저항-인접 폭까지 가늘어질 수 있다: 전도체 레이어와 하부 기판 사이에 개재된 유전체 레이어의 두께; 저항의 저항 값; 등. 저항을 둘러싸는 영역에서 전송 라인의 폭이 제1 값에서 제2 값까지 가늘어지는 것은 반사들을 유발할 수 있는 신호 전파 경로의 불연속성들을 최소화할 수 있다. 도 6에서, 저항들(620) 중 일부 저항을 둘러싸는 이러한 영역의 예시가 지정자(designator)(690)로 표시되어 있다. 인터페이스 디바이스(600)는 인터페이스 디바이스(600)를 설계할 때 신호 전파 경로의 불연속성들을 최소화함으로써 가능한 한 높은 데이터 레이트에서 위상 동기 신호들을 제공할 수 있다.
도 7은 본 발명의 일 실시예에 따른, 저항이 없는 전력 분배기(다시 말해, 8-방향 저항이 없는 전력 분배기(705))를 포함하는 인터페이스 디바이스(700)의 일례를 나타낸 개략도이다. 도 5의 인터페이스 디바이스(500)와 대조적으로, 인터페이스 디바이스(700)는 저항들을 포함하지 않는다. 대신에, 인터페이스 디바이스(700)는 입력부(610)를 출력 접점들(630)에 전기적으로 연결하기 위해 실질적으로 일정한 임피던스 값들(예를 들어, 50 Ω)을 갖는 복수의 전송 라인들(735)을 이용한다. 일 실시예에서, 인터페이스 디바이스(700)는 드라이버 디바이스와 광전자 어레이 디바이스 사이에 임피던스-정합 인터페이스가 아닌 위상-정합 인터페이스를 제공한다. 이러한 실시예에서, 저항들이 없으면, 인터페이스 디바이스(700)는 임피던스-정합 인터페이스를 제공하기 위해 각 "티(tee)" 접합부 또는 교차점에서 전체 임피던스를 조정할 수 없을 수도 있다. 또한, 인터페이스 디바이스(700)는, 예를 들어, 저항들 주위의 영역에서 전송 라인들(635) 사이의 각 전송 라인을 가늘어지게 함으로써, 인터페이스 디바이스(500)가 한 것처럼 반사들을 최소화 할 수 없다. 하지만, 인터페이스 디바이스(700)는 저항성 전압 강하를 도입하는 저항들이 없기 때문에, 임의의 출력 접점에 개선된 전력 전송을 제공할 수 있다.
도 8은 본 발명에 따른 도 7의 인터페이스 디바이스(700)의 일 실시예를 구현하는 인터페이스 디바이스(800)를 도시한다. 인터페이스 디바이스(800)는 접지 접점(음극) 영역(605), 입력부(610), 출력 접점들(630), 저항이 없는 전력 분배기(740-752), VCSEL들(660-672) 및 전송 라인들(680-686)을 포함한다.
일 실시예에서, 도 2의 복수의 예시적인 VCSEL들로 구성된 광전자 어레이 디바이스와 드라이브 디바이스(8 mA 바이어스 전류로 각 VCSEL을 제공하는) 사이의 인터페이스를 제공하기 위해 인터페이스 디바이스(700)를 사용할 때 얻어지는 결과들이 아래 표 2에 도시된다.
표 2:
Figure pct00003
표 1과 표 2를 비교하면, 저항이 없는 전력 분배기(예를 들어, 인터페이스(700))를 포함하는 인터페이스 디바이스가 저항-기반 전력 분배기(예를 들어, 인터페이스 디바이스(500))를 포함하는 인터페이스 디바이스보다 임의의 출력 접점에 더 높은(-12.7dB 대 -16.9dB) 전력 전송을 제공한다는 것을 알 수 있다. 하지만, 저항이 없는 전력 분배기를 포함하는 인터페이스 디바이스는 임피던스 정합 및 출력 접점-대-출력 접점 절연과 관련하여 저항-기반 전력 분배기를 포함하는 인터페이스 디바이스보다 성능이 저하된다. 하지만, 저항이 없는 전력 분배기를 포함하는 인터페이스 디바이스는 위상-정합 인터페이스와 일부 출력 접점-대-출력 접점 절연을 제공한다는 점에서 기존 디바이스 드라이버들보다 여전히 우수한 성능을 보일 수 있다. 하지만 저항이 없는 전력 분배기를 포함하는 인터페이스 디바이스는 저항-기반 전력 분배기를 전체적으로 포함하는 인터페이스 디바이스보다 성능이 떨어질 수 있다. 예를 들어, 전송 라인들과 광전자 디바이스들 사이의 불일치들로 인한 반사들은 광전자 어레이 디바이스 내의 다른 광전자 디바이스들에 커플링될 수 있다. 저항-기반 전력 분배기를 포함하는 인터페이스 디바이스의 이점은 저항이 없는 전력 분배기를 포함하는 인터페이스 디바이스가 집적된 저항 제조를 포함하지 않기 때문에 제조가 더 쉽다는 것이다.
도 9는 광전자 디바이스 어레이와 드라이버 디바이스 사이에 임피던스-정합 및/또는 위상-정합 인터페이스를 제공하는 인터페이스 디바이스를 제조하기 위한 방법(900)의 일 실시예를 나타내는 흐름도이다. 일 실시예에서, 인터페이스 디바이스는 상술한 컴포넌트들의 임의의 조합으로 구성된다. 예를 들어, 인터페이스 디바이스는 다음 중 하나 이상으로 구성될 수 있다: 입력부, 복수의 출력 접점들로 구성된 출력부, 공통의 전기적 길이를 갖는 복수의 전송 라인들로 구성된 전력 분배기. 일 실시예에서, 전력 분배기는 복수의 저항들로 더 구성될 수 있다.
블록(910)에서, 인터페이스 디바이스를 위한 지지 레이어를 제공하는 기판이 제공된다. 일 실시예에서, 블록들(920-970)로 나타낸 단계들의 시퀀스는 도 1의 기판 스택(100)과 실질적으로 유사한 기판 스택을 형성할 수 있다. 제조 시퀀스는 블록들(920-970)에 의해 나타낸 하나 이상의 선택적인 블록들을 구성할 수 있다. 블록(920)에서, 금속 또는 전도체 레이어가 기판(910) 상에 증착되어, 디바이스에 대한 접지면을 형성한다. 일반적으로, 레이어(920)는 최종 디바이스 구성을 위해 필요한 일부 영역이 물질을 제거하기 위해 당업자에게 공지된 많은 프로세스 중 하나에 의해 블록(925)에서 패터닝될 것이다. 레이어(920) 및 다른 후속 증착 레이어들을 패터닝하는 수단은 패터닝된 마스크 레이어를, 증착 후에 제거되어 레지스트에 의해 덮이지 않은 영역들에 금속 레이어를 남기는 포토 레지스트에 생성하는 것을 포함할 수 있다. 유사한 프로세스는 이후 소결될 금속 페이스트 증착 또는 금속 증착 영역을 정의하기 위한 쉐도우 마스크를 위해 실크 스크리닝하는 단계를 포함할 수 있다. 단계(920)에서 금속 증착 단계 이후에 수행되는 대안적인 패터닝 접근법은, 습식 또는 건식 식각 프로세스들에 의해 보호되지 않은 영역들에서 금속 레이어의 일부를 마스킹하고 금속을 식각 제거하는 것이다.
선택적 블록(930)에서, 제1 유전체 레이어는 접지면을 포함하는 기판 상에 증착된다. 선택적 블록(935)에서, 유전체 레이어는 앞서 블록(925)에 대해 설명된 바와 같이 몇몇 프로세스들 중 하나에 의해 패터닝된다. 이러한 패턴 프로세스는 블록(920)의 접지면 레이어의 표면에 대한 유전체 레이어의 개구들을 포함할 수 있다. 선택적 블록(940)에서, 복수의 전송 라인들을 형성하기 위한 전도체 레이어가 기판 상에 증착된다. 이후, 전도체 레이어는 블록(945) 프로세스에 의해 전송 라인들 및 본딩 패드들을 형성하도록 패터닝되고 식각될 수 있다. 일 실시예에서, 블록(920)의 접지면 레이어가 블록(930)의 유전체 레이어의 블록(935)의 패터닝에 의해 노출되는 경우,　하나 이상의 전도 비아들(예를 들어, 도 1의 전도 비아(170))은 블록(940)에 증착된 전도체 레이어에 의해 제1 유전체 레이어 내에 제조되어 양극 및 음극 접점들을 위한 전도체 레이어에 형성된 피처들에 접지면을 전기적으로 커플링시킨다.
선택적 블록(950)에서, 제2 유전체 레이어가 기판 상에 증착된다. 제2 유전체 레이어는 블록(955)에서 패터닝 및 식각되어 광전자 디바이스가 전도체 레이어와 접촉하고 저항성 레이어에 형성된 저항들이 전도체 레이어와 접촉하게 한다. 선택적 블록(960)에서, 블록들(950 및 955)의 패터닝된 유전체 레이어 상에 추가의 전도체 레이어가 증착되어 저항성 레이어에 형성된 저항들에 대한 전기적 접촉을 제공한다. 선택적 블록(965)에서, 블록(960)의 전도체 레이어는 블록들(970 및 975)에서 제조될 저항들에 대한 전기적 접점들을 생성하도록 패터닝된다. 일 실시예에서, 하나 이상의 전도성 비아들(예를 들어, 도 1의 도전성 비아(180))이, 블록(960)의 전도체 레이어를 저항성 레이어에 형성된 피처들에 전기적으로 커플링시켜 저항들을 형성하기 위해 블록(955)의 패터닝 프로세스에 의해 블록(950)의 제2 유전체 레이어 내에 제조된다. 선택적 블록(970)에서, 복수의 저항들 형성하기 위한 저항성 레이어가 기판 상에 증착된다. 이후 저항성 레이어는 블록(975)의 프로세스에 의해 패터닝되고 식각되어 이산 저항들을 형성할 수 있다. 저항 레이어가 블록들(960 및 965)의 전도성 패턴과 접촉하는 경우, 도 1의 전도성 비아(180)를 통해 블록들(940)에 형성된 전도체 레이어들에 접촉이 이루어진다. 전도성, 유전성 및 저항성 레이어들의 패터닝은 하이브리드 회로를 제조하는 데 일반적으로 사용되는 리소그래피 공정에 의해 수행될 수 있다. 실크 스크린 프린팅 또는 패터닝된 증착과 같은 다른 프로세스가 사용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 광전자 어레이 디바이스(1020)에 본딩된 저항이 없는 전력 분배기를 갖는 인터페이스 디바이스(1010)의 단면도이다. 일 실시예에서, 인터페이스 디바이스(1010)는 도 8의 인터페이스 디바이스(800)와 실질적으로 유사할 수 있다. 일 실시예에서, 저항이 없는 전력 분배기들은 도 8의 저항이 없는 전력 분배기들(740-752)로 구현될 수 있다. 인터페이스 디바이스(1010)는 실리콘, 세라믹, 인쇄 회로 기판들, 및 플랫-플렉스 케이블들을 포함하는 많은 가능한 물질들로 형성될 수 있다. 예를 들어, 인터페이스 디바이스(1010)는 도 1의 기판(110), 접지면(120), 제1 유전체 레이어(130) 및 전도체 레이어(140)로 형성될 수 있다.
광전자 디바이스들의 어레이(1022)를 균일하게 드라이브하기 위해, 여기에 설명된 실시예들은 인터페이스 디바이스(1010)를 사용하여 플립-칩 본딩을 통해 광전자 디바이스의 어레이에 전기적으로 접촉할 수 있다. 이것은 인터페이스 디바이스(1010)에 플립-칩 본딩된 광전자 어레이 디바이스(1020)를 도시하는 도 10에 도시된다. 플립-칩 본딩 프로세스는 두 개의 기판들(다시 말해, 광전자 어레이 디바이스(1020) 및 인터페이스 디바이스(1010))를 함께 정렬시키고, 이후 그것들을 서로 접촉시키고, 기판들을 접촉하기 전 또는 후에 기판들 중 하나 또는 모두를 가열하는 기계에 의해 달성될 수 있다. 예를 들어, 하나의 기판을 약 285 ℃로 가열하고, 이 온도에서 약 10 분 동안 유지할 수 있다. 이후 20 그램 무게가 하향 압력을 가하기 위해 사용될 수 있다. 이후, 본딩된 웨이퍼들은 실온으로 냉각되어 그것들의 프로세싱을 완료할 수 있다. 고속 VCSEL 어레이들에 대한 플립-칩 본딩 기술의 사용은, 여기에 그것의 전체가 참고로 인용된 미국 특허 출원 제12/707,657호에 기술되어 있다.
광전자 어레이 디바이스(1020)는 복수의 개별 광전자 디바이스들(1022) 및 마이크로렌즈들의 어레이(1024)를 포함할 수 있다. 복수의 광전자 디바이스들(1022)의 각각은 기계적 지지, 전기 접점, 열전도 또는 이들의 조합을 갖는 광전자 어레이 디바이스(1020)를 제공하기 위해 솔더 볼 또는 다른 전도성 본드와 접촉될 수 있다. 솔더 볼(또는 다른 전도성 본드)은 광전자 디바이스들(1022)과 광전자 어레이 디바이스(1020) 아래에 위치된 임피던스 정합 전송 라인들(도시되지 않음) 사이의 전기적 커플링을 가능하게 할 수 있다. 일 실시예에서, 이러한 전기적 커플링을 용이하게 하기 위해 인터페이스 디바이스(1010)에 의해 제공되는 임피던스 정합 라인들의 단부에 전기 접점들이 제공될 수 있다. 일 실시예에서, 전기 접점들은 전도체 레이어(예를 들어, 도 1의 전도체 레이어(140))를 사용하여 형성될 수 있다. 일 실시예에서, 전기 접점들은 음극 서브-마운트 금속, 양극 서브-마운트 금속, 또는 이들의 조합일 수 있다. 일 실시예에서, 임피던스 정합 전송 라인들은 광전자 어레이 디바이스(1020)에 높은 데이터 레이트 광 신호들의 전송을 제공한다.
도시된 바와 같이, 복수의 광전자 디바이스들(1022)은 광전자 어레이 디바이스(1020)의 하부 표면 상에 위치될 수 있고, 광전자 어레이 디바이스(1020)의 기판의 두께를 통해 그리고 마이크로렌즈들(1024)의 어레이를 통해 그것들의 광을 투영할 수 있다. 어레이의 개별 마이크로 렌즈들(1024)은 광전자 디바이스들(1022)에 대향하는 광전자 어레이 디바이스(1020)의 상부 표면 상의 개별 범프들로 도시된다. 복수의 광전자 디바이스들에 의한 광 방출들은 광전자 어레이 디바이스(1020)의 기판을 통해 그리고 마이크로렌즈들(1024)의 어레이를 통해 지향되어 결합된 어레이 출력 빔을 형성할 수 있다. 일 실시예에서, 광전자 어레이 디바이스(1020)의 기판은 광 방출들이 기판을 통해 방출할 수 있게 하는 개구들 또는 윈도우들을 포함할 수 있다. 하부 방출 광전자 디바이스들이 여기에 설명되어 있지만, 상부 방출 광전자 디바이스들 및 하부 방출 광전자 디바이스들 모두가 실시예들에서 사용될 수 있다.
도 11 내지 도 12는 광전자 어레이 디바이스(1150)에 본딩된 레지스터-기반 전력 분배기들을 갖는 인터페이스 디바이스들(각각 1100 및 1200)의 실시예들을 나타낸다. 일 실시예에서, 인터페이스 디바이스들(1100 및 1200)은 도 6의 인터페이스 디바이스(600)와 실질적으로 유사할 수 있다. 인터페이스 디바이스들(1100 및 1200)은 실리콘, 세라믹, 인쇄 회로 기판들 및 플랫-플렉스 케이블들을 포함하는 많은 가능한 물질들로 형성될 수 있다. 예를 들어, 인터페이스 디바이스들(1100 및 1200)은 도 1의 기판(110), 접지면(120), 제1 유전체 레이어(130), 전도체 레이어(140), 제2 유전체 레이어(150) 및 저항성 레이어(restive layer)(160)로 형성될 수 있다. 인터페이스 디바이스들(1100 및 1200) 내의 저항성 엘리먼트들은 저항성 레이어(예를 들어, 도 1의 저항성 레이어(160))로 형성될 수 있다. 이러한 저항성 엘리먼트들은 인터페이스 디바이스들(1100 및 1200)에서 하나 이상의 저항-기반 전력 분배기들(예를 들어, 도 6의 저항-기반 전력 분배기들(640-652))을 구현하는데 사용될 수 있다.
보다 구체적으로, 도 11은 외부 전도체들(1160 및 1170)을 통해 디바이스 드라이버(도시되지 않음)에 전기적으로 커플링된 입력 접점(1102)에서 바이어스 전류를 수신하는 인터페이스 디바이스(1100)의 단면도를 도시한다. 예를 들어, 외부 전도체들(1160 및 1170)은 인터페이스 디바이스(1100)의 입력 접점(1102) 및 출력 접점(1110)에 본딩되는 드라이버 디바이스에 대한 접속들을 갖는 전자 패키지와 관련된 와이어들일 수 있다. 도 11에 도시된 실시예에서, 바이어스 전류는 입력 접점(1102)으로부터 저항성 엘리먼트(1104)로 흐른다. 일 실시예에서, 입력 접점(1102)은 도 6의 입력부(610)와 실질적으로 유사하다. 저항성 엘리먼트(1104)로부터, 바이어스 전류는 광전자 어레이 디바이스(1150)의 양극(1152)에 인터페이스 디바이스(1100)를 전기적으로 커플링하는 양극 접점(1106)으로 흐른다. 일 실시예에서, 양극 접점(1106)은 전도체 레이어(예를 들어, 도 1의 전도체 레이어(140))에서 패터닝된 피처이다. 이와 같이, 입력 전류 경로는 도 11에 도시된 실시예에서 입력 접점(1102)으로부터 양극 접점(1106)까지 형성된다.
도 11에 도시된 실시예에서, 리턴 전류(return current) 경로는 광전자 어레이 디바이스(1150)의 음극(1154)으로부터 리턴 전류가 수신되는 음극 접점(1108)에서 시작한다. 일 실시예에서, 음극 접점(1108)은 전도체 레이어(예를 들어, 도 1의 전도체 레이어(120) 및 도 6 및 도 8의 605)에서 패터닝된 피처이다. 리턴 전류는 전도체 레이어를 통해 음극 접점(1108)으로부터 출력 접점(1110)으로 흐른다. 일 실시예에서, 전도체 레이어는 도 1의 전도체 레이어(120)와 실질적으로 유사하다. 출력 접점(1110)으로부터 리턴 전류는 외부 전도체(1170)를 통해 드라이버 디바이스(도시되지 않음)로 흐른다. 이와 같이, 도 11에 도시된 실시예에서는 음극 접점(1108)으로부터 출력 접점(1110)으로 리턴 전류 경로가 형성된다.
도 12는 전도성 비아들을 사용하여 광전자 어레이 디바이스(1150)로 라우팅되는 디바이스 드라이버(도시되지 않음)에 연결된 인쇄 회로 기판 상의 솔더 패드로부터 입력 접점(1202)에서 바이어스 전류를 수신하는 인터페이스 디바이스(1200)의 단면도를 도시한다. 일 실시예에서, 입력 접점(1202)은 도 6의 입력부(610)와 실질적으로 유사하다. 도 12에 도시된 실시예에서, 바이어스 전류는 입력 접점(1202)으로부터 저항성 엘리먼트(1208)로 전도성 비아들(1204 및 1206)를 통해 흐른다. 일 실시예에서, 전도성 비아들(1204 및 1206)은 도 1의 전도성 비아들(170 및 180)을 형성하기 위해 사용된 것과 유사한 프로세스들에 의해 기판(도 1의 레이어(110))에 전도성 비아들을 생성함으로써 구현될 수 있다. 저항성 엘리먼트(1208)로부터, 광전자 어레이 디바이스(1150)의 양극(1152)에 인터페이스 디바이스(1200)를 전기적으로 커플링하는 양극 접점(1210)에 바이어스 전류가 흐른다. 일 실시예에서, 양극 접점(1210)은 전도체 레이어(예를 들어, 도 1의 전도체 레이어(140))에서 패터닝된 피처다. 이와 같이, 입력 전류 경로는 도 12에 도시된 실시예에서 입력 접점(1202)으로부터 양극 접점(1210)까지 형성된다.
도 12에 도시된 실시예에서, 리턴 전류 경로는 광전자 어레이 디바이스(1150)의 음극(1154)으로부터 리턴 전류가 수신되는 음극 접점(1212)에서 시작한다. 일 실시예에서, 음극 접점(1212)은 전도체 레이어(예를 들어, 도 1의 접지 전도체 레이어(120) 및 도 6 및 도 8의 605)에 패터닝된 피처이다. 리턴 전류는 전도성 비아(1214)를 통해 음극 접점(1212)으로부터 출력 접점(1216)으로 흐른다. 일 실시예에서, 전도성 비아(1214)는 도 1의 전도성 비아들(170 및 180)을 형성하기 위해 사용된 것들과 유사한 프로세스들에 의해 기판(도 1의 레이어(110))에 전도성 비아들을 생성함으로써 구현될 수 있다. 출력 접점(1216)으로부터 리턴 전류는 드라이버 디바이스(도시되지 않음)로 흐른다. 이와 같이, 도 11에 도시된 실시예에서는 음극 접점(1210)으로부터 출력 접점(1216)으로 리턴 전류 경로가 형성된다.
도 13은 도 11의 예시적인 인터페이스 디바이스 및 광전자 어레이 디바이스를 할로우-바디 전자 패키지(hollow-body electronic package)(1300) 내의 접점들(1310 및 1320)에 와이어 본딩하는 것을 도시한다. 도 11과 관련하여 상술한 바와 같이, 외부 전도체들(1160 및 1170)는 드라이버 디바이스에 접속들을 갖는 전자 패키지(1300)와 관련된 와이어들일 수 있다. 인터페이스 디바이스(1100)의 입력 접점(1102) 및 출력 접점 (1110)에 외부 전도체들(1160 및 1170)을 결합함으로써, 도 15에 도시된 바와 같은 시스템이 형성된다.
드라이버 전자장치, 인터페이스 디바이스 및 광전자 디바이스 어레이로 구성되는, 도 15에 도시된 시스템(1500)은, 또한 도 12에 도시된 예시적인 인터페이스 디바이스 및 광전자 어레이 디바이스에 의해, 그리고 도 14에 더 도시된 바와 같이 형성될 수 있다.　도 14에서, 인터페이스 디바이스(1200)는 인쇄 회로 기판(1400)의 전도성 트레이스들(1410 및 1420)와 관련된 전도성 패드들에 표면 탑재 디바이스처럼 본딩될 수 있다(예를 들어, 납땜 됨). 도 15에 도시된 시스템(1500)을 형성할 때, 인터페이스 디바이스(예를 들어, 인터페이스 디바이스들(1100 및 1200))는 드라이버 디바이스와 광전자 어레이 디바이스(1150) 사이의 위상-정합 및/또는 임피던스-정합 인터페이스를 제공함으로써, 각 광전자 어레이 디바이스(1150)에서 각 광전자 디바이스들이 일관되고 최대 전력으로 동작하게 한다.
전술한 바와 같이, 상술된 다양한 특징들 및 프로세스들은 서로 독립적으로 사용될 수 있거나, 다양한 방식들로 결합될 수 있다. 모든 가능한 조합들 및 서브-조합들은 본 개시의 범위 내에 속한다. 또한, 일부 예시들에서 특정 방법 또는 프로세스 블록들이 생략될 수도 있다. 여기에 기술된 방법들 및 프로세스들은 임의의 특정 시퀀스로 제한되지 않고, 그에 관련된 블록들 또는 상태들은 적절한 다른 시퀀스들로 수행될 수 있다. 예를 들어, 설명된 블록들 또는 상태들은 구체적으로 개시된 것 이외의 순서로 수행될 수 있거나, 다수의 블록들 또는 상태들이 단일 블록 또는 상태로 결합될 수 있다. 예시적인 블록들 또는 상태들은 직렬, 병렬 또는 다른 방식으로 수행될 수 있다. 블록들 또는 상태들은 개시된 예시적인 실시예들에 추가되거나 제거될 수 있다. 여기에 기술된 예시적인 시스템들 및 컴포넌트들은 설명된 것과 다르게 구성될 수 있다. 예를 들어, 개시된 예시적인 실시예들과 비교하여 엘리먼트들이 추가, 제거 또는 재 배열될 수 있다.
달리 명시하지 않는 한, 또는 사용된 문맥 내에서 다른 것으로 이해되지 않는 한, "할 수 있다(can)", "할 수 있다(could)", "일지도 모른다(might)", " 일지도 모른다(may)", "예를 들어(e.g.)" 등과 같은 여기에서 사용된 조건부 언어는, 특정 실시예들이 특정 특징들, 엘리먼트들 및/또는 단계들을 포함하지만 다른 실시예들은 포함하지 않는다는 것을 일반적으로 전달하고자 의도된다. 따라서, 이러한 조건부 언어는 일반적으로 하나 이상의 실시예들에 대해 특징들, 엘리먼트들 및/또는 단계들이 어떠한 방식으로든 요구된다는 것을 의미하지 않고, 또는 하나 이상의 실시예들은 반드시 필자의 입력 또는 프롬프트를 포함하거나 하지 않고 이들 특징들, 엘리먼트들 및/또는 단계들이 임의의 특정 실시예에서 포함되는지 또는 수행되는지 여부를 결정하는 로직을 반드시 포함해야 한다. "포함하는(comprising)", "포함하는(including)", "갖는(having)"등의 용어들은 동의어이고, 제한없는 방식으로 포괄적으로 사용되며, 추가 엘리먼트들, 행동들, 동작들 등을 배제하지 않는다. 또한, "또는(or)"이라는 용어는 포괄적인 의미로 사용되므로(배타적이지는 않음), 예를 들어 엘리먼트들의 목록을 연결하는 데 사용되는 경우 "또는(or)"이라는 용어는 목록의 엘리먼트들 중 하나, 일부 또는 전체를 의미한다.
본 개시는 특정 실시예들 및 이들의 상세한 구성 및 동작을 설명한다. 여기에 기술된 실시예들은 단지 설명을 위한 것이지 한정하려는 것이 아니다. 당업자는 여기에서의 교시에 비추어, 여기에 기술된 예시적인 실시예들과 균등한 범위가 있을 수 있음을 인식할 것이다. 가장 주목할만한 것은, 다른 실시예들이 가능하고, 여기에 설명된 실시예들에 대한 변형들이 만들어질 수 있고, 설명된 실시예들을 구성하는 컴포넌트들, 부품들 또는 단계들과 균등물들이 있을 수 있다. 명확성 및 간결성을 위해, 특정 실시예들의 컴포넌트들 또는 단계들의 특정 측면들은, 여기의 교시에 비추어 당업자에게 그러한 세부 사항이 명백하고 또는/추가로 그러한 세부 사항이 실시예들의 보다 적절한 측면들의 이해를 불분명하게 하는 경우에 과도한 세부 사항 없이 제시된다.
위에서 사용된 용어들 및 설명들은 단지 설명을 위한 것이며 제한적인 의미는 아니다. 당업자는 여기에 설명된 개념들의 많은 변형들, 향상들 및 수정들이 본 발명의 기본 원리를 벗어나지 않고 가능하다는 것을 인식할 것이다. 따라서, 본 발명의 범위는 이하의 특허 청구 범위 및 그 등가물에 의해서만 결정되어야 한다.

Claims (22)

  1. 복수의 광전자 디바이스들을 포함하는 광전자 어레이 디바이스 및 드라이버(driver) 디바이스 사이에 위상-정합 인터페이스를 제공하는 장치에 있어서, 상기 장치는:
    상기 드라이버 디바이스 와 인터페이스하도록 구성되는 입력부(input);
    복수의 출력 접점들을 포함하는 출력부(output)-상기 복수의 출력 접점들 중 각 출력 접점은 공통의 전기적 길이를 갖는 복수의 전송 라인들 중 하나의 전송 라인을 통해 상기 복수의 광전자 디바이스들 중 하나의 광전자 디바이스와 인터페이스하도록 구성됨-; 및
    상기 출력부를 상기 입력부에 전기적으로 연결하는 기판 스택 상에 형성되는 전력 분배기(power splitter)
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 기판 스택은 상기 기판 상에 형성되고, 상기 전력 분배기를 상기 기판으로부터 전기적으로 절연시키는 접지면을 포함하는
    장치.
  3. 제1항에 있어서,
    상기 기판 스택은 제1 유전체 물질로 구성된 제1 유전체 레이어를 포함하고, 상기 전력 분배기는 상기 제1 유전체 레이어 상에 형성되는
    장치.
  4. 제3항에 있어서,
    상기 제1 유전체 물질은 1 기가헤르츠에서 0.01 미만의 유전 손실 탄젠트(dielectric loss tangent)를 갖는
    장치.
  5. 제3항에 있어서,
    상기 제1 복수의 전송 라인들의 각 전송 라인은 상기 제1 유전체 레이어의 두께에 기초하여 결정되는 폭을 갖는
    장치.
  6. 제1항에 있어서,
    상기 기판 스택은 도체 레이어를 포함하고, 상기 복수의 전송 라인들은 상기 도체 레이어에 형성되는
    장치.
  7. 제1항에 있어서,
    상기 복수의 출력 접점들 중 두 개 이상의 출력 접점들은 상기 입력부에 병렬로 연결되는
    장치.
  8. 제1항에 있어서,
    상기 전력 분배기는 복수의 저항들을 더 포함하고, 상기 복수의 저항들의 각 저항은 공통의 저항 값을 갖는
    장치.
  9. 제8항에 있어서,
    상기 기판 스택은 저항 레이어를 포함하고, 상기 복수의 저항들은 상기 저항 레이어에 형성되는
    장치.
  10. 제9항에 있어서,
    상기 저항 레이어는 상기 복수의 전송 라인들 위의 제2 유전체 레이어 상에 형성되는
    소자.
  11. 제8항에 있어서,
    각 전송 라인의 폭이, 상기 하나의 저항의 저항 값에 기초하여 상기 복수의 저항들 중 하나의 저항을 둘러싸는 영역에서 제1 값에서 제2 값으로 가늘어지는
    장치.
  12. 제1항에 있어서,
    상기 전력 분배기는 윌킨슨 전력 분배기(Wilkinson Power Splitter)인
    장치.
  13. 제1항에 있어서,
    상기 기판 스택은 박막 증착 기술을 사용하여 형성되는
    장치.
  14. 광전자 어레이 디바이스에 있어서,
    기판 스택 상에 형성되는 복수의 광전자 디바이스들; 및
    상기 기판 스택 상에 형성되고 상기 복수의 광전자 디바이스들 각각과 드라이버 디바이스 사이에 위상-정합 인터페이스를 제공하는 인터페이스 디바이스
    를 포함하고,
    상기 인터페이스 디바이스는:
    상기 드라이버 디바이스와 인터페이스하도록 구성되는 입력부(input);
    복수의 출력 접점들을 포함하는 출력부(output)-상기 복수의 출력 접점들 중 각 출력 접점은 공통의 전기적 길이를 갖는 복수의 전송 라인들 중 하나의 전송 라인을 통해 상기 복수의 광전자 디바이스들 중 하나의 광전자 디바이스와 인터페이스하도록 구성됨-; 및
    상기 출력부를 상기 입력부에 전기적으로 연결하는 전력 분배기(power splitter)
    를 포함하는 광전자 어레이 장치.
  15. 제14항에 있어서,
    상기 기판 스택은:
    기판 상에 형성되고 상기 전력 분배기를 상기 기판으로부터 전기적으로 절연시키는 접지면;
    상기 접지면 상에 형성되는 제1 유전체 레이어 -상기 복수의 전송 라인들 중 각 전송 라인은 상기 제1 유전체 레이어의 두께에 기초하여 결정되는 폭을 가짐-; 및
    상기 제1 유전체 레이어 상에 형성되는 전도 레이어 -상기 복수의 전송 라인들은 상기 도체 레이어 내에 형성됨-
    를 포함하는 광전자 어레이 디바이스.
  16. 제14항에 있어서,
    상기 전력 분배기는 복수의 저항들을 더 포함하고, 상기 복수의 저항들의 각 저항은 공통의 저항 값을 갖는
    광전자 어레이 디바이스.
  17. 제16항에 있어서,
    각 전송 라인의 폭이, 상기 하나의 저항의 저항 값에 기초하여 상기 복수의 저항들 중 하나의 저항을 둘러싸는 영역에서 제1 값에서 제2 값으로 가늘어지는
    광전자 어레이 디바이스.
  18. 광전자 어레이 디바이스 및 드라이버 디바이스 사이에 위상-정합 인터페이스를 제공하는 인터페이스 디바이스 제조 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 기판 스택을 형성하는 단계
    를 포함하고,
    상기 기판 스택은 상기 인터페이스 디바이스를 집합적으로 포함하고, 상기 인터페이스 디바이스는:
    상기 드라이버 디바이스와 인터페이스하도록 구성되는 입력부(input);
    복수의 출력 접점들을 포함하는 출력부(output)-상기 복수의 출력 접점들 중 각 출력 접점은 공통의 전기적 길이를 갖는 복수의 전송 라인들 중 하나의 전송 라인을 통해 상기 복수의 광전자 디바이스들 중 하나의 광전자 디바이스와 인터페이스하도록 구성됨-; 및
    상기 출력부를 상기 입력부에 전기적으로 연결하는 전력 분배기(power splitter)
    를 포함하는 인터페이스 디바이스 제조 방법.
  19. 제18항에 있어서,
    상기 기판 스택을 형성하는 단계는:
    상기 기판 상에 접지면을 형성하는 단계 -상기 접지면은 상기 기판으로부터 상기 전력 분배기를 전기적으로 절연시킴-;
    상기 접지면 상에 제1 유전체 레이어를 형성하는 단계 -상기 복수의 전송 라인들의 각 전송 라인은 상기 제1 유전체 레이어의 두께에 기초하여 결정되는 폭을 가짐-; 및
    상기 제1 유전체 레이어 상에 도체 레이어를 형성하는 단계 -상기 복수의 전송 라인들이 상기 도체 레이어에 형성됨-
    인터페이스 디바이스 제조 방법.
  20. 제19항에 있어서,
    상기 전력 분배기는 복수의 저항들을 더 포함하고, 상기 기판 스택을 형성하는 단계는:
    상기 도체 레이어 상에 제2 유전체 레이어를 형성하는 단계; 및
    상기 제2 유전체 레이어 상에 저항 레이어를 형성하는 단계 -상기 복수의 저항들은 상기 저항 레이어에 형성됨-
    를 포함하는 인터페이스 디바이스 제조 방법.
  21. 제14항에 있어서,
    상기 패터닝된 접지면 및 상기 전송 라인들을 형성하는 상기 도체 레이어는 본딩된 와이어들에 의해, 인쇄 회로 보드에 납땜되거나 드라이버 회로의 전기 접점들에 직접 납땜될 수 있는 전자 패키지에 개별적으로 연결되는
    광전자 어레이 디바이스.
  22. 제14항에 있어서,
    상기 패터닝된 접지면 및 상기 전송 라인들을 형성하는 상기 도체 레이어는 상기 기판 내의 전도성 비아들에 의해, 인쇄 회로 보드에 납땜되거나 드라이버 회로의 전기 접점들에 직접 납땜될 수 있는 상기 기판의 하부 표면 상의 전도성 접촉 패드들에 개별적으로 연결되는
    광전자 어레이 디바이스.
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