JP6567663B2 - 電子／フォトニックチップの集積化及びボンディング - Google Patents

Description

本発明は、光導波路素子に関し、詳細には、第２のタイプの構成要素アレイに電気的に接続された第１のタイプの構成要素アレイを含む光導波路素子に関する。

光変調器チップ等の電動光学素子にとって、消費電力を最小限にすることが望ましい。ドライバから光変調器への電気接続と電気線路（ｅｌｅｃｔｒｉｃａｌ ｔｒａｃｋ）の長さを低減することによって、信号損失を減らし、消費電力を低下させる。消費電力を最小限にするためには、素子全体としての電気接続と電気線路の長さを最小限にしなければならない。

マイクロ波周波数等の高周波数の光変調器は、典型的に、５０オームのインピーダンスを有する進行波伝送線路を有する。伝送線路は、インピーダンス整合に効果的に動作するには５０オームの終端抵抗が必要であり、これは、消費電力を過度にする。この場合、消費電力を最小限にするために、光変調器は、伝送線路のない集中要素とするべきである。さらに、電気接続と電気線路の長さを最小限にしなければならない。

チップ形状で作られた光導波路素子は、小型で、動作を速くすることができる。また、低コストで大量に製造できる。チップ形状の光導波路素子は、ますます、複雑で多機能になり、１つのフォトニックチップ上（例えば、ＳＯＩチップ上）に多くの機能を組み合わせることが知られている。（例えば、いわゆる３ミクロンのシリコンプラットフォーム上の）このようなフォトニックチップの寸法は、組み込みが必要となり得る電子チップと比較して大きく、結果として生じる電気線路長は許容できない損失をもたらし得る。

一部の複雑で平らなフォトニック素子においては、光路が典型的には９０度で交差する導波路交差を作ることが必要になる。代替の解決法は、別の（平行な）平面に光を向けることである。例えば、鏡を用いて、光をチップから隣のチップ上のフォトダイオードに向ける場合、避けられない挿入損失があり、導波路交差等の一定のオンチップ機能は、高損失を生じさせ、収率が低くなる。また、導波路ベンドを導入して効果的な低損失の交差を可能にすると、チップ面積を消費し得る。フォトニックチップが、複数の検出器と複数の変調器とを含む複数の検出再変調器（ｄｅｔｅｃｔｏｒ ｒｅｍｏｄｕｌａｔｏｒ）を含む場合、各検出器と各変調器へ入力導波路の存在によって、望ましくない導波路交差につながる。例を図１〜図３に示す。

この発明の目的は、これらの問題を解決し、より速くより小型の素子を少ない消費電力で可能にすることである。

変調器用のドライバチップ等の電子チップを光学チップ上に直接配置することによって、電気接続を減らすことができる。このような素子は、ＵＳ７，５２２，７８３号に開示されている。

フリップチップは、電子チップを搭載するための技術であり、光電子素子の製造に用いられてきた。ＵＳ７，９７８，０３０号に開示されている高速の光トランスポンダは、高速回路の信号面が同一平面上の光パッケージの信号面に非同一平面の相互接続を介してフリップ接続されている。ＵＳ６，６１４，９４９号は、光通信インタフェースにおいてＡＳＩＣにフリップチップ接続されたＶＣＳＥＬアレイを開示している。ＵＳ８，３７３，２５９号は、光導波路素子を基板上にフリップ接続する時に使用する光学的配列法を開示している。ＵＳ８，７９８，４０９号は、光送信機においてレーザチップを含むフリップチップ構造を開示している。ＵＳ２０１２／０２０７４２６号は、光チップとＩＣの間にあるフリップチップ配置を示す。

本発明は、第１の態様に従い光導波路素子を提供することによって、上記問題を解決することを目的とする。第１の態様の光導波路素子は、１つまたは複数のフォトニックチップを含み、１つまたは複数のフォトニックチップは、各第１構成要素が光入力側と電気出力側を有する第１構成要素アレイを含むフォトニックチップの第１の部分と、各第２構成要素が電気入力を受信するように構成された第２構成要素アレイを含むフォトニックチップの第２の部分とを含む。光導波路素子は、第１構成要素の電気出力側と第２構成要素の各電気入力側との間に電気ブリッジを形成する集積回路をさらに含む。集積回路は、１つまたは複数のフォトニックチップ上にフリップチップ搭載される、及び／または、集積回路は、フォトニックチップの第１の部分とフォトニックチップの第２の部分との間に配置される。

このようにして、消費電力の少ない、より速く、より小型の光導波路素子が可能になる。

第１構成要素に接触する電気接点は、集積回路の一端に配置されてよく、第２構成要素に接触する電気接点は、集積回路の反対端に配置されてよい。これは、各第１構成要素への入力導波路が各第２構成要素への入力導波路を横切らないようにフォトニックチップ上の第１構成要素を配置できることを意味する。

発明の任意選択の特徴について記載する。これらは、単独で、または、発明の任意の態様と共に適用可能である。

集積回路は、フォトニックチップの第１の部分、及び／または、フォトニックチップの第２の部分の上に直接搭載してよい。

第１構成要素アレイを含むフォトニックチップの第１の部分は、第１フォトニックチップであってよく、第２構成要素アレイを含むフォトニックチップの第２の部分は、第１フォトニックチップとは別の第２フォトニックチップであってよく、その結果、集積回路は、第１フォトニックチップ上の構成要素と第２フォトニックチップ上の構成要素間に電気ブリッジを形成する。

集積回路が、フォトニックチップの第１の部分とフォトニックチップの第２の部分との間に配置される場合、第１の部分は、第２の部分とは別個のフォトニックチップであってよい。フォトニックチップの第１の部分が、フォトニックチップの第２の部分とは別個のチップ（すなわち、１つまたは複数のフォトニックチップのうちの別のチップ）である時、集積回路は、第１構成要素と第２構成要素と同一平面、または、実質的に同一平面の、第１の部分と第２の部分の間にあってよい。

集積チップが、第１の部分及び／または第２の部分上に直接配置される場合、第１の部分と第２の部分は、同じフォトニックチップの一部であってもよく、または、別個のフォトニックチップであってもよい。第１／第２構成要素を含むフォトニックチップの部分上に直接集積チップを配置することによって、直接電気接続が、集積回路上の各構成要素と、対応する電気コネクタとの間に垂直方向に形成されてよい。

あるいは、第１構成要素アレイを含むフォトニックチップの部分は、第２構成要素アレイを含むフォトニックチップの部分と同じフォトニックチップの部分であってよく、その結果、集積回路は、同じフォトニックチップの２つの部分間に電気ブリッジを形成する。

各第１構成要素は、光検出器であってよい。各光検出器は、各光検出器が受信する光信号を電気信号に変換するように構成される。よって、検出器は、導波路の形態の光入力側と、集積回路に接続可能に構成された電気出力側を有する。

各第２構成要素は、変調器であってよい。各変調器は、波長可変レーザからの波長調整されたレーザ入力を受信し、検出器の１つから（集積回路を介して）電気信号を受信し、且つ、波長調整及び変調された光信号を生成するように構成され、変調された光信号は、集積回路からの電気信号の情報を含む。従って、各変調器は、波長可変レーザから波長調整された非変調光入力を受信する導波路の形態の光入力側を有する。各変調器は、集積回路から電気信号を受信するように構成された電気入力側も有する。最後に、各変調器は、変調された光出力を送信する導波路の形態の光出力側も含む。

各第１構成要素が光検出器で、各第２構成要素が変調器である場合、集積回路は、各光検出器と各変調器の間に電子ブリッジを形成する。結果として、各検出器-変調器の対は、検出再変調器として機能する。

集積回路は、フォトニックチップの第１の部分とフォトニックチップの第２の部分のうちの少なくとも１つの上にフリップチップ搭載されてよい。集積回路は、フォトニックチップの第１の部分とフォトニックチップの第２の部分の両方の上にフリップチップ搭載されてよい。

集積回路チップのフォトニックチップへのフリップチップボンディングの代替として、集積回路は、ビアホールを含んでよく、ビアホールは、集積回路のベース上に電気接点を提供するので、集積回路チップをフリップ接続する必要は無い。

あるいは、集積回路は、フォトニックチップの第１の部分とフォトニックチップの第２の部分の間に配置されてよく、集積回路は、各第１構成要素と各第２構成要素に各ワイヤボンドによって電気的に接続される。

任意選択で、フォトニックチップの第１の部分は、第１フォトニックチップの部分であり、フォトニックチップの第２の部分は、第２フォトニックチップの部分であり、第２フォトニックチップは、第１フォトニックチップとは別個である。

任意選択で、フォトニックチップの第１の部分は、第１フォトニックチップの部分であり、フォトニックチップの第２の部分は、同じフォトニックチップの部分である。

任意選択で、集積回路は、フォトニックチップ上に直接配置されるが、第１構成要素とも第２構成要素とも垂直方向に重ならない。

第１構成要素アレイの各第１構成要素は、隣の第１構成要素に対して横方向にずらされてよく、その結果、第１構成要素アレイと導波路は、間隔を置いた配置、または、階段状配置を有する。

第１構成要素アレイの構成要素は全て、フォトニックチップの同一平面内にあってよい。「階段状配置」は、構成要素が入力導波路の方向に対角線の方向、及び／または、任意の出力電気接続に対して対角線の方向に沿って整列するように、構成要素が互いに対してずれた配置である。隣り合う構成要素間のずれ（すなわち、階段状配置のステップサイズ）は、チップ上で利用可能な面積に基づいて選択される。例えば、ずれは２００μｍ未満であってよく、ずれは１００μｍ未満であってよい。あるいは、ずれは、１００μｍ以上、または、２００μｍ以上であってよい。

横方向のずれがない（すなわち、０μｍのステップサイズの）場合、構成要素は、入力導波路に垂直な直線アレイとして並んでいる。

第２構成要素アレイの各構成要素は、隣の第２構成要素に対して横方向にずらされてよく、その結果、第２構成要素アレイは階段状配置を有する。ここでも、隣り合う構成要素間のずれ（すなわち、ステップサイズ）は、例えば、２００μｍ未満であってよく、ずれは１００μｍ未満であってよい。あるいは、ずれは、１００μｍ以上、または、２００μｍ以上であってよい。

第１構成要素アレイの階段状配置は、アレイ内の所与の第１構成要素と、その隣の構成要素との間に、ある間隔関係を生じる。所与の第１構成要素に電気的に接続された第２構成要素は、第２構成要素アレイ内の隣の構成要素と同じ間隔関係を有することが好ましい。

各第１構成要素と、それに対応する各第２構成要素との間の電気接続の長さは、他の第１構成要素と、それに対応する他の各第２構成要素との間の電気接続の長さと等しくてよい。

第１構成要素と第２構成要素との間の電気接続は、第１構成要素の入力導波路の方向を横切ってよい。

第１構成要素アレイには４つ以上の第１構成要素があってよく、第２構成要素アレイには４つ以上の第２構成要素があってよい。

集積回路は、単一チップであることが好ましく、また、少なくともトランスインピーダンス増幅器（ＴＩＡ）、制限増幅器、及び、変調器ドライバを含む特定用途向け集積回路（ＡＳＩＣ）であってよい。

任意選択で、第１構成要素は、光検出器であり、第２構成要素は、変調器であり、集積回路は、光検出器と変調器を電気的に接続して複数の検出再変調器を形成するＡＳＩＣである。

任意選択で、フォトダイオード（一般的に、光検出器）によって受信される光信号は、光パケットスイッチからであり、ＡＳＩＣは、電気信号を変調器に送る前に、ＡＳＩＣが光検出器から受信するパケット情報を処理するパケットプロセッサを含む。

任意選択で、集積回路は、変調器の１つまたは複数の波長調整レーザの波長を制御する波長チューナを含む。

第２の態様によると、アレイ導波路回折格子（ＡＷＧ）と、第１の態様による光導波路素子とを含む光導波路スイッチを提供する。光導波路素子は、ＡＷＧの入力側に光学的に接続されて、ＡＷＧの入力側で光信号の波長を制御し、従って、ＡＷＧを通る光信号が取る経路を制御する。

任意選択で、光導波路は、第１の態様による追加の光導波路素子をさらに含み、追加の光導波路素子の入力側は、ＡＷＧの出力側に光学的に接続されるように構成される。発明のさらなる態様に従って、１つまたは複数のフォトニックチップを含む光導波路素子を提供する。１つまたは複数のフォトニックチップは、各第１構成要素が光入力側と電気出力側とを有する第１構成要素アレイを含むフォトニックチップの第１の部分と、各第２構成要素が電気入力を受信するように構成された第２構成要素アレイを含むフォトニックチップの第２の部分とを含む。光導波路素子は、集積回路をさらに含む。集積回路は、第１構成要素の電気出力側と、第２構成要素の各電気入力側の間に電気ブリッジを形成し、集積回路は、１つまたは複数のフォトニックチップ上に直接搭載される、及び／または、集積回路は、フォトニックチップの第１の部分とフォトニックチップの第２の部分との間に配置される。

発明のさらなる光学的特徴を以下に記載する。

発明の実施形態を、添付の図面を参照して例として記載する。

光導波路素子の概略図である。 代替の光導波路素子の概略図である。 光導波路スイッチの概略図である。 検出器と変調器を階段状の構成で配置した光導波路素子の例の概略図を示す。 検出器と変調器を別の階段状の構成で配置した光導波路素子の例の概略図を示す。 検出器と変調器を直線上の構成で配置した光導波路素子の例の概略図を示す。 検出器と変調器を別の直線上の構成で配置した光導波路素子の例の概略図を示す。 光導波路素子の一部を形成する集積回路の例の概略図を示す。 光導波路素子の一部を形成する集積回路の代替例の概略図を示す。 本発明に係る、光導波路素子を含む光導波路スイッチである。 検出再変調器（ＤＲＭ）光導波路素子の集積回路の例の概略図である。光導波路素子は、光電子パケットスイッチの一部を形成する。 検出再変調器（ＤＲＭ）光導波路素子の集積回路の代替例の概略図である。光導波路素子は、光電子パケットスイッチの一部を形成する。 検出再変調器（ＤＲＭ）光導波路素子の集積回路の例の概略図である。光導波路素子は、光電子回路スイッチの一部を形成する。 代替の光導波路素子の概略図である。 さらなる代替光導波路素子の概略図である。 別の代替光導波路素子の概略図である。 さらに別の代替光導波路素子の概略図である。 フリップチップの断面を示すフリップチップボンディングの概略図である。 フォトニックチップとＣＭＯＳチップを組み合わせるフリップチップ製造工程を示す。 フォトニックチップとＣＭＯＳチップを組み合わせるフリップチップ製造工程を示す。

図１、２、及び３は、光スイッチングで使用するシリコンオンインシュレータチップ上の光導波路素子を示す。図に示された光学構成要素は、光信号を第１のチャネルまたは波長の第１の光信号から第２のチャネルまたは波長の第２の光信号に変える（ｔｒａｎｓｐｏｓｅ）ように構成される。

図１、及び２に示すように、複数の検出再変調器（ＤＲＭ１〜４）を使用してよく、各検出再変調器は、（第１の波長の）第１の光信号を（同じ情報を担持するが第２の波長を有する）第２の光信号に変換するように構成される。各検出再変調器は、第１の信号の検出を伴う。第１の（変調）信号は、電気信号に変換され、その（変調）電気信号によって、第２の（非変調）波長／チャネルの光を変調する。

各ＤＲＭに供給される（非変調の）第１の光信号は、波長可変レーザ（ＴＬ１〜４）によって提供される。図１に示す例においては、複数の波長可変レーザ（ＴＬ１〜４）は、それぞれ、非変調の波長調整された入力を各ＤＲＭに供給する。図２に示す例は、単一の波長可変レーザ（ＴＬ５）が複数のＤＲＭ（ＤＲＭ１〜４）のそれぞれに、導波路スプリッタによって入力を提供するという点で異なる。導波路スプリッタは、第１の１ｘ２スプリッタと、それに続く２つのさらなる１ｘ２スプリッタを含んでよい。

第２の波長／チャネルに印加するクリーンな信号を提供するために、ＤＲＭの電気ドメイン中に、信号は、例えば、増幅、再形成、リタイミング、及び、フィルタリングの１つまたは複数によって、有利に処理されてよい。

検出再変調器を含むフォトニックチップは、シリコンオンインシュレータ（ＳＯＩ）導波路プラットフォームを含んでよく、シリコンオンインシュレータ導波路プラットフォームは、第１の入力導波路に結合された検出器と、第２の入力導波路と出力導波路とに結合された変調器と、検出器を変調器に接続する電気回路とを含み、検出器、変調器、第２の入力導波路、及び、出力導波路は、互いに同じ水平面内に配置され、変調器は、変調導波路領域を含む。変調領域は、導波路の両端に（ａｃｒｏｓｓ）半導体接合（ＰＮまたはＰＩＮ）が設定される位相変調領域または振幅変調領域であってよい。

半導体接合は、光電子領域を形成する異なる半導体フェルミエネルギーレベルを有する異なる領域間の任意の１つの接合または任意の数の接合に対応すると理解されたい。半導体接合は、真性領域を含んでもよく、含まなくてもよい。

光検出器と変調器が近接していることは重要である。

図３は、ＤＲＭが、光スイッチ、より詳細には、光電子パケットスイッチの一部として採用されるさらなる展開を示す。このスイッチ展開において、電子回路は、光検出器と変調器を接続する。

製造コストと製造の容易さのために、フォトニックチップは、構成要素を互いに同じ平面内に配置して製造されることが望ましい場合が多い。しかしながら、図１、及び２から分かるように、このような素子において、光導波路が全て同一平面上にある場合、導波路交差が必要となる。

望ましくない導波路交差を避けるように設計された、本発明による光導波路素子の第１の実施形態を図４ａ、４ｂ、４ｃ、４ｄ、５、及び６を参照して記載する。図４ａ、４ｂ、４ｃ、及び４ｄは、それぞれ、導波路の配置の例を示す。図５、及び６は、フリップチップの２つの例を示す。

光導波路素子１は、フォトニックチップ２を含み、フォトニックチップは、第１構成要素アレイを有する第１の部分を含み、第１構成要素は、複数の光検出器Ｄ１、Ｄ２、Ｄ３、Ｄ４である。各光検出器は、導波路入力側１１、１２、１３、１４の形態の光入力側を有する。各入力導波路は、図示のように、フォトニックチップの端部と光検出器の入力側との間を走っている。あるいは、各入力導波路は、ファイバインタフェースから光検出器に延びてよい（図示せず）。

フォトニックチップ２は、第２構成要素アレイＭ１、Ｍ２、Ｍ３、Ｍ４を含む別の部分も含む。各第２構成要素は、非変調の波長調整された光入力を受信する入力導波路２１、２２、２３、２４の形態の光入力側を有する変調器である。各変調器は、電気信号を受信するようにも構成される。さらに、各変調器は、変調器によって生成された変調及び波長調整された光信号を送信する出力導波路３１、３２、３３、３４の形態の光出力側に接続される。

集積回路（ＩＣ）３は、フォトニックチップ上にフリップチップ搭載されて、各第１構成要素と、各第２構成要素との間に電気ブリッジを形成する。この実施形態において、第１構成要素は光検出器であり、第２構成要素は変調器である場合、集積回路は、電気接続４１、４２、４３、４４を介して、各光検出器と各変調器を整合させて、検出器と変調器の対、すなわち、検出再変調器を作成する。

図５に示す実施形態においては、各電気接続は、光検出器及び変調器の入力導波路及び出力導波路の方向に垂直（または、少なくともほぼ垂直）な方向にある。

構成要素（光検出器及び変調器）は全て、フォトニックチップと同じ平面内にある。図４ａ、４ｂに示す実施形態においては、構成要素は、「階段状配置」で配置され、各光検出器構成要素は、アレイ内の隣の光検出器に対して横方向にずらされた位置を有する。このような階段状配置において、ステップサイズは、１００μｍ、２００μｍ、または、それを超える等、任意の数であってよい。上から見ると、光検出器は、入力導波路１１、１２、１３、１４の方向に対して対角線の方向、且つ、ＩＣの電気接続４１、４２、４３、４４に対しても対角線の方向に沿って並んでいる。

図４ａ、４ｂに示す実施形態を再び、参照すると、第２構成要素アレイの各構成要素は、階段状配置を有するように、隣の第２構成要素に対して横方向にずらされている。再び、ステップサイズは、１００μｍ、２００μｍ、または、それを超える等、任意の数であってよい。

図４ａの実施形態においては、（第１構成要素を含む）第１の部分と（第２構成要素を含む）第２の部分は、同じフォトニックチップ２の一部である。第１／第２構成要素を含むフォトニックチップの部分上に集積チップ３を直接配置することによって、集積回路上に、各構成要素と、対応する電気コネクタとの間に、直接電気接続が垂直方向に形成される。

図４ｂの実施形態は、第１の部分２ａは、第２の部分２ｂとは別個のフォトニックチップであるという点のみ、図４ａの実施形態と異なる。

代替的に、構成要素は、図４ｃ、４ｄに示すように非階段状配置で配置されてよい（すなわち、「ステップサイズ」は０μｍである）。これらの配置において、光検出器と変調器は両方とも、一列に並べて配置され、その列は入力導波路に対して垂直である。図４Ｂにおいて、各光検出器と各変調器の向きは、その長手方向軸がフリップチップの長手方向軸と整列するようになっている。図４Ｃにおいては、各光検出器と各変調器の向きは、フリップチップの長手方向軸に対して垂直である。

図４ａ、４ｂの第１構成要素アレイの階段状配置は、アレイ内の所与の第１構成要素と、その隣の構成要素の間に、ある間隔関係を生じる。所与の第１構成要素に電気的に接続された第２構成要素が、第２構成要素アレイで、その第２構成要素の隣の構成要素と同じ間隔関係を有することが好ましい。

階段状配置によって、電気接続の長さを最小限にしながら、アレイ内の検出器の互いに対する分離距離を長くすることができ、且つ、変調器アレイ内の互いに対する変調器の分離距離も長くすることができる。構成要素間の間隔を大きくすることによって、フォトニックチップ上の構成要素の製造を容易にし、クロストークのリスクを最小限にする。

図５に示すように、各第１構成要素と、それに対応する第２構成要素との間の電気接続の長さは、他の各第１構成要素と、それに対応する他の第２構成要素との間の電気接続の長さに等しくてよい。第１構成要素と第２構成要素の間の電気接続は、第１構成要素の入力導波路の方向を横切ってよい。

検出器と、それに対応する変調器の間の距離は、１ｃｍ未満であると好ましく、１ｍｍ未満であるとより好ましく、１００μｍであるとさらに好ましい。

ＩＣは、任意の向きでフォトニックチップ（複数可）にボンディングされてよく、ビアホールまたはワイヤボンディングを用いてフォトニックチップに電気接続されてよいが、ＩＣは、フォトニックチップにフリップチップボンディングされることが好ましい。

図６に示す実施形態は、検出器と変調器の間の電気接続が、中央スイッチ機構ＳＷを介して行われるという点で、図５の実施形態とは異なる。スイッチング装置によってさらに柔軟性が生まれ、スイッチ自体は、素子のセットアップまたは再構成に適した比較的遅いピードを有するように構成されてよい。代替で、または、追加で、スイッチは、データスイッチング／ルーティングのためにパケットの素早いスイッチングを行うように構成されてよい。

光導波路素子を組み込んでいる光導波路スイッチを図７に示す。光導波路スイッチは、アレイ導波路回折格子ＡＷＧと、ＡＷＧの入力側に配置された光導波路素子（図４Ａ〜６に関して記載する光導波路素子等）及びＡＷＧの出口に配置された追加の光導波路素子とを含む。

第１の光導波路素子の変調器の出力側は、ＡＷＧの入力側に光学的に接続される。このようにして、光導波路素子のＤＲＭは、ＡＷＧの入力側で光信号の波長を制御することができ、よって、ＡＷＧを通る光信号が取る経路を制御できる。

追加の光導波路素子の検出器の入力側は、ＡＷＧの出力側に光学的に接続される。このように、追加の光導波路素子のＤＲＭは、ＡＷＧの入力側で光信号の波長を制御でき、所望の端部位置（すなわち、ＡＷＧの所望の出力ポート）に到達すると、データ信号の波長を調整する。

図７に示す実施形態においては、４つのポートの信号を並行に処理できる４層のＡＷＧがある。

入力導波路は、第１フォトニックチップ上の４つの検出器Ｄ１、Ｄ２、Ｄ３、Ｄ４のそれぞれに変調された光信号を提供する。これらの信号は、検出器で電気信号に変換され、集積フリップチップ回路ＦＣは、この電気信号を第２フォトニックチップ上の変調器Ｍ１、Ｍ２、Ｍ３、Ｍ４の電気入力側に接続する。１つの波長可変レーザは、非変調光信号を導波路スプリッタを介して変調器の４つ全てに提供する。

各変調器から出力された変調及び波長調整された光信号は、４つのＡＷＧのそれぞれに送られ、そのＡＷＧを通る経路は、選択された波長に依存する。

これら４つの信号は、並行に処理され、ＡＷＧを通して送信された後、再度、組み合わされる。

このアプローチの簡単な性質は、図７と図３を比較することによって分かるであろう。図３には、（ＡＷＧの方に向けられた）光信号が入り、光信号が出るためのチップ端にファイバコネクタがある例が示されている。図７に示す素子は、一端に沿ってのみ接続することができ、素子への入力及び出力は、非常に簡単になっている。

上記光導波路素子の実施形態は全て、４つの検出器、４つの変調器、及び、４つのＡＷＧを含む。しかしながら、任意の他の適切な数にスケールアップしてもスケールダウンしてもよいことは理解されたい。

以下により詳細に記載するように、図８、及び９は、光電子パケットスイッチで使用されるＤＲＭの文脈で、フリップチップＩＣによって行われてよい機能の一部を示す。図１０は、光電子回路スイッチで使用されるＤＲＭの文脈で、フリップチップＩＣによって行われてよい機能の概略図を示す。

光電子パケットスイッチのＤＲＭの概略図を図８に示す。ＤＲＭ２５００は、検出器２５０１と、変調器２５０２と、多くの追加の構成要素を介して検出器と変調器の間に電気接続を形成する電子回路２５０３とを含む。波長可変レーザ２５０４は、変調器２５０２とは別個の構成要素として電気回路の外側に配置され、波長調整されているが非変調のレーザ信号を変調器に供給する。

電子回路は、チューニング信号を波長可変レーザに送るように構成されたレーザ波長チューナモジュール２５１１を含む。波長可変レーザは、波長調整された（非変調の）レーザ光信号を生成するように構成され、レーザ光信号は、変調器２５０２への光入力として働き、レーザ光信号の波長は、電子回路のレーザ波長チューナモジュール２５１１によって選択される。波長チューナを含むモジュール２５１１は、図８、及び９に示すレーザドライバを含んでよいが、レーザドライバは、電子回路（図示せず）の外側に配置されることも想定される。

電子回路２５０３は、検出器２５０１からの電気入力を受信し、電気入力は、増幅ユニット２５０５によって最初に増幅される。増幅ユニット２５０５は、トランスインピーダンス増幅器（ＴＩＡ）の形を取ってよく、検出器によって生成された電気パケット信号に利得を与え、電流から電圧に変換する。

利得が与えられると、電気信号は、受信データのシリアライゼーションを行う物理コーディングサブレイヤ（ＰＣＳ）及び物理媒体接続部（ＰＭＡ）２５０６によって復号される。ＰＭＡは、信号を効果的に再生する。

ＰＣＳ／ＰＭＡ２５０６の出力側は、信号のフレームを識別するフレーマ２５０７の入力側に接続される。フレームの第１のコピーが、パケットプロセッサ２５０８に送られ、パケットプロセッサ２５０８は、パケットの所望の出力ポートを決定し、この情報を外部のスイッチ制御ユニット２５１０に送る。

スイッチ制御ユニットは、パケットがどのように受動光ルータを横断するかのスケジュールを構築するスケジューラ（図示せず）を含む。スケジューラは、このスケジュールを有限状態機械（ＦＳＭ）２５０９に送る。スケジュールに基づいて、ＦＳＭは、波長可変レーザ２５０４の適切な波長を設定するようにレーザ波長チューナ２５１１に命令する制御信号を生成する。適切な波長は、変調された光信号が受動光ルータを通って所望の出力ポートで受動光ルータを出る経路に必要な波長である。スケジューラからＦＳＭに送られるスケジュールは、同時に受動光ルータを通る他のパケットの経路を考慮している。

フレーマ２５０７によって生成されたフレームの第２コピーが、ＳＲＡＭパケットキュー２５１２に送られ、ＳＲＡＭパケットキュー２５１２において、ＦＳＭ２５０９からの制御信号がフレームを送信すると示すまで、フレームは、バッファに保留される。バッファを追加して、同じ出力ポート宛のパケットが、その出力ポートが使用されなくなるまで遅延させられるという問題を解決して、スイッチを通るスループット（ビット毎秒またはバイト毎秒）を高めることができる。

フレームは、ＳＲＡＭパケットキュー２５１２から送信されると、第２のフレーマ２５１３に送られ、所望のフォーマットに再コード化され、第２のＰＣＳ／ＰＭＡ２５１４でシリアライズされ、次に、変調器ドライバ２５１６を介して変調器２５０２に送られる。

代替のＤＲＭ２６００を図９に示す。図９において、類似の参照番号は、図８に関連して前述した機能に対応する。図９の実施形態は、パケットプロセッサがスイッチ制御ユニット内にあり、よって、電子回路２６０３の外側にあるという点で、図８の実施形態とは異なる。この実施形態においては、フレームのコピーは、第１のフレーマ２６０７からスイッチ制御ユニット２６１０に直接送られ、従って、パケットのヘッダ処理とスケジューリングが両方ともスイッチ制御ユニット内、すなわち、ＤＲＭ外部で行われる。

光電子回路スイッチで使用するのに適したこの場合のＤＲＭのさらなる例を図１０に示す。類似の参照番号は、図８、及び９に関連した上記機能に対応する。

ＤＲＭ２７００は、検出器２７０１と、変調器２７０２と、デジタルドメインに入ることなしに主にアナログ／混合信号回路のみを介して検出器と変調器の間の電気接続を形成する電子回路２７０３と、を含む。波長可変レーザ２７０４は、変調器２７０２とは別個の構成要素として電子回路の外側に配置され、波長調整されているが非変調のレーザ信号を変調器に提供する。

電子回路は、チューニング信号を波長可変レーザに送るように構成されたレーザ波長チューナモジュール２７１１を含む。波長可変レーザは、波長調整した（非変調）レーザ光信号を生成するように構成され、レーザ光信号は、変調器２７０２の光入力として働き、レーザ光信号の波長は、電子回路のレーザ波長チューナモジュール２７１１によって選択される。波長チューナを含むモジュール２７１１は、図８に示すレーザドライバを含んでよいが、レーザドライバは、電気回路（図示せず）の外側に配置可能であると想定されている。

電子回路２７０３は、検出器２７０１から電気入力を受信し、電気入力は、最初に増幅ユニット２７０５によって増幅される。増幅ユニット２７０５は、トランスインピーダンス増幅器（ＴＩＡ）の形を取ってよく、検出器によって生成された電気パケット信号に利得を提供し、電流から電圧に変換する。

利得の提供及び電圧変換が行われると、電気信号は、次に、任意選択で再生器２７０６に送られ、再生器２７０６は、追加の再形成及びリタイミングを信号に行って、信号が、変調器ドライバに入力されるのに十分な大きさ及び品質を有し、所望の品質の光信号を生成する準備をさせる。

スイッチ制御ユニット２７１０は、外部入力を用いて、変調器ドライバと波長チューナモジュールを直接制御する。

信号は、次に、変調器ドライバ２７１６を介して変調器２７０２に送られる。

図８〜１０に関して上述した電子回路は、図４〜７に関して記載した実施形態のいずれか１つの集積回路を形成し得る。

光導波路素子の代替実施形態を図１１に関連して記載する。光検出器（１１２２）は、変調器とは別個のチップ上にアレイで配置される。ＣＭＯＳチップ３は、ＲＦ伝送線路１１４０を通して変調器をＰＣＢ１１３０に接続するフリップチップである。変調器とＲＦ伝送線路は両方とも、シリコンフォトニックチップ１１２０に集積される。この実施形態は、光検出器からの出力電線がＩＣ（ＣＭＯＳチップ３）に隣接する、よって、ＩＣ（ＣＭＯＳチップ３）に接続されるシリコンフォトニックチップ（１１２０）上のパッドにワイヤボンディングされるという点で、図４の実施形態とは異なる。このような配置においては、（ＩＣで行われる電子機能に加えて）電子機能が、隣のＰＣＢ（１１３０）上で行われる。ＰＣＢ（１１３０）の入力パッドは、ＲＦ相互接続伝送線路（１１４０）にワイヤボンディングされ、ＲＦ相互接続伝送線路（１１４０）はＩＣ（ＣＭＯＳチップ３）に接続する。各ボンディングパッド対を説明するために１つのボンディングワイヤのみを使用するが、各ボンディングパッド対に関して２つのボンディングワイヤ（グラウンド‐信号）または３つのボンディングワイヤ（グラウンド‐信号-グラウンド）があってよいことに注意されたい。説明のために図１１には光検出器アレイ（１１２２）に４つの光検出器があるが、４つを超える光検出器があってよいと想定されている。同様に、ＲＦ相互接続伝送線路に関して、４つの伝送線路と４つのパッドのみが説明のために使用されている。ここでも、４つを超えてよいと想定されている。線路とパッドの総数は、ＣＭＯＳチップ３をＰＣＢ１１３０に接続するのに必要な線路とパッドが幾つであるかに依存する。さらに、ＣＭＯＳチップ３とＰＣＢ１１３０をＤＣ電源に接続する他のＤＣ線（図１１には示していない）がある。

図１２は、ＣＭＯＳチップ３をフォトニックチップ１１２０にフリップチップボンディングして、変調器、光検出器、及び、ＲＦ伝送線路１１４０を接続する、さらなる実施形態を示す。伝送線路は、ワイヤボンディングを介してＰＣＢ基板１１３０に接続される。説明のために、各ボンディングパッド対に関して１つのボンディングワイヤのみを使用しているが、各ボンディングパッド対に関して２つのボンディングワイヤ（グラウンド‐信号）または３つのボンディングワイヤ（グラウンド‐信号‐グラウンド）があってよい。説明のために、４つの光検出器と４つの変調器のみを使用しているが、複数の光検出器と変調器があってよい。検出器と変調器は、集積回路の下に垂直方向に存在する。

図１３に関連して、さらなる実施形態を理解できる。図１３の実施形態と同様、検出器及び変調器は、互いに同じフォトニックチップ上に配置される。図１４の実施形態は、集積回路３がフォトニックチップ１１２０上に配置されているが、検出器Ｄ１とも変調器Ｍ１とも垂直方向に重なっていないという点で、図１３の実施形態とは異なる。代わりに、集積回路３は、検出器と変調器の間のフォトニックチップ領域上にある。

図１４は、検出器Ｄ１が第１フォトニックチップ１１２２上にあり、変調器が第２フォトニックチップ１１２３上にあり、集積回路３が第１フォトニックチップと第２フォトニックチップの間にある、別の実施形態を示す。集積回路チップは、第１及び第２のフォトニックチップの上ではなく、それらの隣に配置されている。集積回路チップ３は、光検出器１１２２、変調器１１２３、及び、ＰＣＢ基板１１３０にワイヤボンディングされている。説明のために、各ボンディングパッド対に関して１つのボンディングワイヤのみを使用しているが、各ボンディングパッド対に関して２つのボンディングワイヤ（グラウンド‐信号）または３つのボンディングワイヤ（グラウンド‐信号‐グラウンド）があってよい。説明のために、４つの光検出器と４つの変調器のみを使用しているが、より多くの光検出器と変調器があってよい。図１５は、変調器１１２３、光検出器１１２２、及び、ＲＦ伝送線路からなるフォトニックチップにフリップチップボンディングされたＣＭＯＳチップの断面を示す。フォトニックチップは、ＢＯＸ（埋め込み酸化物）層とＳＯＩ（シリコンオンインシュレータ）層を有するＳｉ基板上に形成される。ＣＭＯＳチップとフォトニックチップの間には、高速の相互接続を実現するように銅柱とボンディングパッドが形成されたＳｉＯ２層がある。銅柱とボンディングパッド１４０２は同一平面に配置される。

フリップチップ製造工程の例を１１ステップで示す。図１６ａは、最初の５ステップ（ステップＡ〜Ｅ）を示し、図１６ｂは、次の１１ステップ（ステップＦ〜Ｋ）を示す。ステップＡにおいて、光検出器１１２２、ＥＡＭ１１２３及びＲＦ伝送線路（図示せず）からなるフォトニックチップは、フリップチップボンディング準備処理ができる状態である。ステップＢにおいて、ＳｉＯ２層を堆積する。ＳｉＯ２層の厚さは、約１〜１．５ミクロンである。ステップＣにおいて、ＥＡＭのコンタクトパッド、光検出器、及び、伝送線路を露出させるためにビアホールが形成される。ビアホールは、典型的には、直径２〜３μｍの円形である。ビアホールは、フォトリソグラフィによって形成できる限り、四角形、六角形、または、任意の形であってよい。ステップＤにおいて、ビアホールを所望の金属で満たすことにより、コンタクト金属柱１４０１を形成する。金属は、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、または、任意の他の導電性金属であってよい。ステップＥにおいて、ボンディングパッド１４０２を製造する。ボンディングパッドに使用される金属は、チタン（Ｔｉ）であるが、Ｎｉ、Ｃｕ、Ｗ、または、任意の他の導電性金属であってよい。ボンディングパッドは、典型的には、直径５〜６μｍの円形である。ボンディングパッドは、フォトリソグラフィによって形成できる限り、四角形、六角形、または、任意の形であってよい。ステップＥまで、フォトニックチップはフリップチップボンディングの準備をする。

ステップＦにおいて、ＣＭＯＳチップは、フリップチップボンディング準備処理ができる状態である。ステップＧにおいて、ＳｉＯ２層を堆積する。ＳｉＯ２層の厚さは、約１〜１．５ミクロンである。ステップＨにおいて、ＣＭＯＳチップ上にコンタクトパッドを露出させるようにビアホールが形成される。ビアホールは、典型的に直径２〜３μｍの円形である。ビアホールは、フォトリソグラフィによって形成できる限り、四角形、六角形、または、任意の形であってよい。ステップＩにおいて、コンタクト金属柱が、所望の金属をビアホールに満たすことによって形成される。金属は、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、または、任意の他の導電性金属であってよい。ステップＪにおいて、ボンディングパッドを製造する。ボンディングパッドに使用される金属は、チタン（Ｔｉ）であるが、Ｎｉ、Ｃｕ、Ｗ、または、任意の他の導電性金属であってよい。ボンディングパッドは、典型的には、直径５〜６μｍの円形である。ボンディングパッドは、フォトリソグラフィによって形成できる限り、四角形、六角形、または、任意の形であってよい。ステップＪまで、ＣＭＯＳチップはフリップチップボンディングの準備をする。

ステップＫにおいて、準備されたＣＭＯＳチップが、ボンディングパッド同士を整列させて一緒に接続すること（すなわち、ＣＭＯＳチップのボンディングパッドをフォトニックチップの各ボンディングパッドに整列させること）によってフォトニックチップにフリップボンディングされる。全ての柱は、同一平面構成で配置され、ボンディングパッドは、同一平面構成で配置される。

発明を上記例示の実施形態と共に記載したが、この開示により、多くの同等の修正及び変形が当業者には明らかとなろう。従って、上記発明の例示の実施形態は、説明のためのものであり、制限のためではない。発明の精神と範囲を逸脱することなく、記載した実施形態への様々な変更を行ってよい。

上記で言及した全ての参考文献は、参照により本明細書に組み込まれる。

Claims (26)

1. １つまたは複数のフォトニックチップを含む光導波路素子であって、
   前記１つまたは複数のフォトニックチップは、
   各第１構成要素が光入力側と電気出力側とを有する第１構成要素アレイを含み、前記第１構成要素アレイの各構成要素は、前記第１構成要素アレイが階段状配置を有するように、隣の第１構成要素に対して横方向にずらされた、フォトニックチップの第１の部分と、
   各第２構成要素が電気入力を受信するように構成された第２構成要素アレイを含み、前記第２構成要素アレイの各構成要素は、前記第２構成要素アレイが階段状配置を有するように、隣の第２構成要素に対して横方向にずらされた、フォトニックチップの第２の部分と、
   を含み、
   集積回路であって、前記第１構成要素の前記電気出力側と、前記第２構成要素の各電気入力側との間に電気ブリッジを形成する前記集積回路を
   さらに含む前記光導波路素子において、
   前記集積回路は、前記１つまたは複数のフォトニックチップ上に直接搭載される、及び／または、
   前記集積回路は、フォトニックチップの前記第１の部分とフォトニックチップの前記第２の部分との間に配置される、
   前記光導波路素子。
2. 前記集積回路は、フォトニックチップの前記第１の部分、及び／または、フォトニックチップの前記第２の部分の上に直接搭載される、請求項１に記載の光導波路素子。
3. 前記第１構成要素は、それぞれ、光検出器である、請求項１または２に記載の光導波路素子。
4. 前記第２構成要素は、変調器である、請求項１〜３のいずれか１項に記載の光導波路素子。
5. 前記集積回路は、フォトニックチップの前記第１の部分とフォトニックチップの前記第２の部分の両方の上にフリップチップ搭載される、請求項１〜４のいずれかに記載の光導波路素子。
6. 前記集積回路は、フォトニックチップの前記第１の部分とフォトニックチップの前記第２の部分との間に配置され、
   前記集積回路は、前記第１構成要素と前記第２構成要素のそれぞれに各ワイヤボンドによって電気的に接続される、
   請求項１〜３のいずれか１項に記載の光導波路素子。
7. フォトニックチップの前記第１の部分は、第１フォトニックチップの部分であり、フォトニックチップの前記第２の部分は、第２フォトニックチップの部分であり、前記第２フォトニックチップは、前記第１フォトニックチップとは別個である、請求項１〜６のいずれか１項に記載の光導波路素子。
8. フォトニックチップの前記第１の部分は、第１フォトニックチップの部分であり、フォトニックチップの前記第２の部分は、同じフォトニックチップの部分である、請求項１〜６のいずれか１項に記載の光導波路素子。
9. 前記集積回路は、前記フォトニックチップの上に直接配置されるが、前記第１構成要素にも前記第２構成要素にも垂直方向に重ならない、請求項１〜４または６のいずれか１項に従属する請求項８に記載の光導波路素子。
10. 各第１構成要素と、それに対応する第２構成要素との間の電気接続の長さは、他の各第１構成要素と、それに対応する第２構成要素との間の電気接続の長さに等しい、請求項１に記載の光導波路素子。
11. 前記集積回路は、特定用途向け集積回路（ＡＳＩＣ）である、請求項１〜１０のいずれか１項に記載の光導波路素子。
12. 前記第１構成要素は、光検出器であり、前記第２構成要素は、変調器であり、前記集積回路は、前記光検出器と前記変調器を電気的に接続して複数の検出再変調器を形成するＡＳＩＣである、請求項１１に記載の光導波路素子。
13. 前記光検出器によって受信された光信号は、光パケットであり、前記ＡＳＩＣは、電気信号を前記変調器に送信する前に、前記ＡＳＩＣが前記光検出器から受信したパケット情報を処理するパケットプロセッサを含む、請求項１２に記載の光導波路素子。
14. 前記集積回路は、前記変調器の１つまたは複数の波長調整レーザの波長を制御する波長チューナを含む電子回路を含む、請求項１２または請求項１３に記載の光導波路素子。
15. 各第１構成要素が光入力側と電気出力側とを有する第１構成要素アレイを含み、前記第１構成要素アレイの各構成要素は、前記第１構成要素アレイが階段状配置を有するように、隣の第１構成要素に対して横方向にずらされた、フォトニックチップの第１の部分と、
    各第２構成要素が電気入力を受信するように構成された第２構成要素アレイを含み、前記第２構成要素アレイの各構成要素は、前記第２構成要素アレイが階段状配置を有するように、隣の第２構成要素に対して横方向にずらされた、フォトニックチップの第２の部分と、
    集積回路であって、前記第１構成要素の前記電気出力側のそれぞれと、前記第２構成要素の各構成要素の電気入力側との間に電気ブリッジを形成する前記集積回路と、
    を含む、光導波路素子であって、
    前記集積回路は、フォトニックチップの前記第１及び前記第２の部分の上にフリップチップ搭載され、且つ、
    前記第１構成要素のそれぞれは、光検出器であり、前記第２構成要素のそれぞれは、変調器である、
    前記光導波路素子。
16. アレイ導波路回折格子（ＡＷＧ）と、
    請求項１〜１５のいずれか１項に記載の光導波路素子と、
    を含む、光導波路スイッチであって、
    前記光導波路素子は、前記ＡＷＧの入力側で光信号の波長を制御することによって前記ＡＷＧを通る前記光信号が取る経路を制御するために、前記ＡＷＧの前記入力側に光学的に接続される、
    前記光導波路スイッチ。
17. 請求項１〜１５のいずれか１項に記載の追加の光導波路素子を含み、前記追加の光導波路素子は、前記ＡＷＧの出力側に光学的に接続される、請求項１６に記載の光導波路スイッチ。
18. 前記集積回路は、フォトニックチップの前記第１の部分とフォトニックチップの前記第２の部分の少なくとも１つ上にフリップチップ搭載される、請求項１〜１５のいずれか１項に記載の光導波路素子。
19. １つまたは複数のフォトニックチップを含む光導波路素子であって、
    前記１つまたは複数のフォトニックチップは、
    各第１構成要素が光入力側と電気出力側とを有する第１構成要素アレイを含み、前記第１構成要素アレイの各構成要素は、前記第１構成要素アレイが階段状配置を有するように、隣の第１構成要素に対して横方向にずらされた、フォトニックチップの第１の部分と、
    各第２構成要素が電気入力を受信するように構成された第２構成要素アレイを含み、前記第２構成要素アレイの各構成要素は、前記第２構成要素アレイが階段状配置を有するように、隣の第２構成要素に対して横方向にずらされた、フォトニックチップの第２の部分と、を含み、
    前記光導波路素子は、
    集積回路であって、
    各電気入力側が前記フォトニックチップ（複数可）のうちの１つの上の光検出器アレイの各光検出器から電気信号を受信するように構成された電気入力側アレイを有する第１の部分と、
    各電気出力側が前記フォトニックチップ（複数可）のうちの１つの上の変調器アレイの各変調器に電気信号を送信するように構成された電気出力側アレイを有する第２の部分と、を含み、
    前記第１の部分は、前記集積回路の第１の側に配置され、前記第２の部分は、前記集積回路の第２の側に配置され、前記第１の側は前記第２の側とは異なる、集積回路を更に備え、
    前記集積回路は、前記第１構成要素の前記電気出力側と、前記第２構成要素の各電気入力側との間に電気ブリッジを形成し、
    前記集積回路は、前記１つまたは複数のフォトニックチップ上に直接搭載され、及び／または、
    前記集積回路は、フォトニックチップの前記第１の部分とフォトニックチップの前記第２の部分との間に配置される、
    光導波路素子。
20. 前記第１の側は、前記第２の側の反対側である、請求項１９に記載の光導波路素子。
21. 前記集積回路は、特定用途向け集積回路（ＡＳＩＣ）である、請求項２０に記載の光導波路素子。
22. 前記ＡＳＩＣは、ＣＭＯＳチップである、請求項２１に記載の光導波路素子。
23. 前記集積回路の前記電気入力側アレイの電気入力側の数は、前記集積回路の前記電気出力側アレイの電気出力側の数と同じである、請求項１９〜２２のいずれか１項に記載の光導波路素子。
24. 前記集積回路の前記電気入力側アレイには４つの電気入力側があり、前記集積回路の前記電気出力側アレイには４つの電気出力側がある、請求項２３に記載の光導波路素子。
25. １つまたは複数のボンディングパッドアレイであって、それぞれ、前記集積回路を１つまたは複数のプリント基板（ＰＣＢ）に接続するように配置されたＲＦ伝送線に接続する前記１つまたは複数のボンディングパッドアレイをさらに含む、請求項１９〜２４のいずれか１項に記載の光導波路素子。
26. １つまたは複数のフォトニックチップを含む光導波路素子であって、前記１つまたは複数のフォトニックチップは、
    各第１構成要素が光入力側と電気出力側とを有する第１構成要素アレイを含み、前記第１構成要素アレイの各構成要素は、前記第１構成要素アレイが階段状配置を有するように、隣の第１構成要素に対して横方向にずらされた、フォトニックチップの第１の部分と、
    各第２構成要素が電気入力側と光出力側とを有する第２構成要素アレイと、夫々が各第２構成要素の前記光出力側に接続される複数の出力導波路とを備え、前記第２構成要素アレイの各構成要素は、前記第２構成要素アレイが階段状配置を有するように、隣の第２構成要素に対して横方向にずらされた、フォトニックチップの第２の部分と、を含み、前記第２構成要素と前記出力導波路とがフォトニックチップの前記第２の部分の表面と平行な同じ面内に配置され、
    前記光導波路素子は、前記第１構成要素の前記電気出力側と、前記第２構成要素の各電気入力側との間に電気ブリッジを形成する集積回路をさらに含み、
    前記集積回路は、
    前記第１構成要素の第１要素により受信されたライトによって運ばれた変調に対応する第１電気信号を受信し、
    第１処理済み電気信号を形成するために前記第１電気信号を処理し、当該処理は前記電気信号の再形成および／またはリタイミングを含み、
    前記第２構成要素の第１要素に前記第１処理済み電気信号を供給するように構成され、
    前記集積回路は、第１サイドと、前記第１サイドとは異なる第２サイドと、を含む周囲を備え、
    前記第１サイドにおける複数の電気接点の夫々は、第１構成要素アレイの各第１構成要素の電気出力側に接続され、前記第１サイドにおける電気接点は何れも変調器には接触せず、
    前記第２サイドにおける複数の電気接点の夫々は、第２構成要素アレイの各第２構成要素の電気入力側に接続され、前記第２サイドにおける電気接点は何れも光検出器には接触しない、
    前記光導波路素子。

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