KR20190075036A - 2-단자 메모리에 대한 계면 층 형성 조절 - Google Patents

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KR20190075036A
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나라야난 순다
성현 조
자오 리앙
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크로스바, 인크.
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Abstract

2-단자 메모리 디바이스의 제조, 구성, 및/또는 어셈블리의 제공이 본원에서 설명된다. 2-단자 메모리 디바이스는, 실리콘 함유 층을 갖는 활성 영역, 계면 층, 및 활성 금속 층을 포함할 수 있다. 계면 층은 실리콘 함유 층 상에서 성장될 수 있으며, 계면 층의 성장은 N2O 플라즈마로 조절될 수 있다.

Description

2-단자 메모리에 대한 계면 층 형성 조절{REGULATING INTERFACE LAYER FORMATION FOR TWO-TERMINAL MEMORY}
관련 출원에 대한 상호 참조
본 출원은, 미국 가특허 출원 제62/264,779호에 대한 우선권의 이익을 주장하는 "REGULATING INTERFACE LAYER FORMATION FOR TWO-TERMINAL MEMORY"라는 명칭으로 2015년 12월 08일자로 출원된 미국 정규 특허 출원이며, 이러한 출원의 전체 내용이 이로써 본원에 참조로서 포함된다.
기술분야
본 개시는 전반적으로 반도체 제조에 관한 것으로서, 더 구체적으로는, 질소-함유 가스의 도입을 이용하여 2-단자 메모리 셀들에 대한 저항성 스위칭 층 제조(예를 들어, 성장 또는 증착)를 제어하는 것에 관한 것이다.
저항성-스위칭 메모리는 집적 회로 기술 분야에서의 최근의 혁신을 대표한다. 저항성-스위칭 메모리 기술 중 많은 부분이 개발 단계에 있지만, 저항성-스위칭 메모리에 대한 다양한 기술적 개념들이 본 출원인들에 의해 증명되었으며, 연관된 이론들 또는 기술들을 입증하거나 또는 반증하기 위한 검증의 하나 이상의 단계들에 있다. 본 발명자들은, 저항성-스위칭 메모리 기술이 반도체 전자 산업의 경쟁 기술들을 뛰어 넘는 실질적인 이점들을 유지하기 위한 유력한 증거를 보여준다고 믿는다.
본 발명자들은, 저항성-스위칭 메모리 셀들이 별개의 저항 값들을 갖는 복수의 상태들을 갖도록 구성될 수 있다고 믿는다. 예를 들어, 단일 비트 셀에 대하여, 저항성-스위칭 메모리 셀은 상대적으로 낮은 저항 상태 또는, 양자택일적으로, 상대적으로 높은 저항 상태로 존재하도록 구성될 수 있다. 멀티-비트 셀들은, 서로 구별되며 상대적으로 낮은 저항 상태 및 상대적으로 높은 저항 상태와 구별되는 개별적인 저항들을 갖는 추가적인 상태들을 가질 수 있다. 저항성-스위칭 메모리 셀의 별개의 저항 상태들은 별개의 논리적 정보 상태들을 나타내며, 이는 디지털 메모리 동작들을 가능하게 한다. 따라서, 본 발명자들은, 다수의 이러한 메모리 셀들의 어레이가 다수의 비트들의 디지털 메모리 저장을 제공할 수 있다고 믿는다.
본 발명자들은, 저항성-메모리가 외부 조건에 응답하여 하나의 또는 다른 저항성 상태에 진입하게끔 유도하는데 성공하였다. 따라서, 트랜지스터 용어로, 외부 조건을 인가하는 것 또는 이를 제거하는 것이 메모리를 프로그래밍하거나 또는 디-프로그래밍(de-program)(예를 들어, 소거)하도록 역할할 수 있다. 또한, 물리적 구조 및 전기적 배열에 의존하여, 저항성-스위칭 메모리 셀은 일반적으로 프로그래밍된 또는 디-프로그래밍된 상태를 유지할 수 있다. 상태를 유지하는 것은, 메모리 셀 디바이스의 특성들에 의존하여, 다른 조건들(예를 들어, 최소 동작 전압의 존재, 최소 동작 온도의 존재, 및 등등)이 충족될 것을 요구하거나 또는 어떠한 조건들도 충족될 것을 요구하지 않을 수 있다.
본 발명자들은 트랜지스터-기반 메모리 애플리케이션들을 포함하기 위한 저항성-스위칭 기술의 실제적인 사용을 위하여 몇몇 제안들을 제시하였다. 예를 들어, 저항성-스위칭 엘러먼트들은 흔히 적어도 부분적으로 디지털 정보의 전자적 저장을 위해 이용되는 금속-산화물 반도체(metal-oxide semiconductor; MOS) 유형의 메모리 트랜지스터들에 대한 실행가능한 대안예들로서 이론화된다. 저항성-스위칭 메모리 디바이스들의 모델들은 비-휘발성 플래시 MOS 유형의 트랜지스터들을 뛰어 넘는 어떤 잠재적인 기술적 이점들을 제공한다.
이상의 관점에서, 본 발명자들은 저항성-스위칭 기술의 실제적인 사용을 계속해서 개발하기를 희망한다.
다음은 명세서의 측면들의 기본적인 이해를 제공하기 위하여 명세서의 간략화된 요약을 제공한다. 이러한 요약은 명세서의 광범위한 개괄이 아니다. 이는, 명세서의 주요한 또는 임계적인 엘러먼트들을 식별하지도 않고, 명세서의 임의의 특정 실시예들의 범위 또는 청구항들의 임의의 범위를 정확하게 기술하지도 않도록 의도된다. 요약의 목적은, 본 개시 내에 제공되는 더 상세한 설명에 대한 서문으로서 명세서의 일부 개념들을 간략화된 형태로 제공하는 것이다.
본원에서 개시되는 시스템들은 (예를 들어, NH3으로부터의) 질소-함유 플라즈마를 이용하여 2-단자 메모리 셀의 계면 층(예를 들어, 저항성 스위칭 재료 층)의 형성(예를 들어, 성장/증착)을 제어하거나 또는 조절하는 것에 관한 것이다. 예를 들어, 메모리 제조 컴포넌트는: 제 1 전극(예를 들어, 금속, 폴리실리콘), 접촉 또는 전도성 재료(예를 들어 전도성 금속-함유 또는 실리콘 함유) 층, 접촉 또는 전도성 재료(예를 들어 전도성 금속-함유 또는 실리콘 함유) 층 위에 위치된 계면 층(예를 들어, 저항성 스위칭 재료 층), 계면 층 위에 위치된 활성 금속 층, 및 제 2 전극(예를 들어, 금속, 폴리실리콘)을 포함하는 활성 영역을 갖는 2-단자 메모리 셀의 제조를 가능하게 할 수 있다. 메모리 제조 컴포넌트는, 계면 층을 포함하는 저항성 스위칭 재료(예를 들어, 저항성 스위칭 재료 층)의 형성(예를 들어, 성장 또는 증착)에 의해 특징지어지는 형성 기간과 관련하여 질소-함유(예를 들어, NH3) 플라즈마의 도입을 가능하게 하도록 구성된 형성 컴포넌트를 포함할 수 있다.
본원에서 개시되는 방법들은 2-단자 메모리 디바이스의 제조와 관련하여 질소-함유(예를 들어, NH3) 플라즈마를 도입하는 것에 관한 것이다. 이는, 성장 챔버(예를 들어, 플라즈마 챔버)에 2-단자 메모리 디바이스와 연관된 제 1 전극 및 접촉 재료(예를 들어, 금속-함유 또는 실리콘-함유) 층을 포함하는 기판을 수용함으로써 달성될 수 있다. 방법은, 실리콘(예를 들어, 실란, SiH4 등) 및 질소(예를 들어, NH3)를 포함하는 플라즈마를 형성(예를 들어, 성장) 챔버 내로 도입하는 단계를 포함할 수 있다. 방법은 추가로, 접촉 재료(예를 들어, 금속-함유, 실리콘 함유) 층 상에 실리콘-함유 재료, 예를 들어, 실리콘 화합물, 질화 실리콘, 또는 유사한 것을 포함하는 계면 층의 성장을 가능하게 하는 단계를 포함할 수 있다. 계면 층을 포함하는 저항성 스위칭 재료는 접촉 재료(예를 들어, 금속-함유, 실리콘-함유) 층과 활성 금속 층 사이에 배치된다.
다른 실시예들에 있어서, 본원에서 개시되는 방법들은 증착 챔버(예를 들어, 플라즈마 챔버)에 질소-함유(예를 들어, NH3) 플라즈마뿐만 아니라 s 실리콘-함유(예를 들어, SiH4) 플라즈마를 도입하는 것과 관련된다. 방법은 형성(예를 들어, 증착) 챔버 내로 질소(예를 들어, NH3)를 포함하는 플라즈마를 도입하는 단계를 포함할 수 있다. 방법은, 제 1 전극 단자 상에 실리콘-함유 재료, 실리콘 화합물, 질화 실리콘, 또는 유사한 것을 포함하는 계면 층의 증착을 가능하게 하는 단계를 더 포함할 수 있다. 계면 층을 포함하는 저항성 스위칭 재료는 제 1 전극/단자 층과 활성 금속 층 사이에 배치된다. 다양한 실시예들에 있어서, 증착은 대략적으로 실온으로부터 약 400C 미만까지의, 또는 약 200C 미만까지의 범위의 증착 온도들에서 PECVD를 통해 이루어질 수 있다.
다양한 실시예들에 있어서, 실리콘-함유 계면 층은 질화 실리콘일 수 있다. 이러한 실시예들에 있어서, NH3 또는 다른 질소-함유 플라즈마로부터의 (반응성) 질소가 또한 형성 챔버 내에 존재한다. 다양한 실시예들에 있어서, 계면 층을 포함하는 저항성 스위칭 재료는 비정질 질화 실리콘으로 형성된다. 본원에서 설명되는 다양한 실시예들에 있어서, 용어 질화 실리콘은 다음의 화학량론적 또는 비-화학량론적 관계들 중 하나 이상을 포함할 수 있다: Si3N4 또는 SiNx (예를 들어, Si3N(4±x)) 여기에서 0<x<1; Si3N(4-x) 여기에서 0<x<1; SixNy 여기에서 x≤y≤(x+1), 예를 들어, Si3N3.5; SiNx 여기에서 1<x<4/3; 또는 유사한 것. 다양한 실시예들에 있어서, 비-화학량론적(non-stoichiometric) 질화 실리콘은 (예를 들어, 화학량론적 질화 실리콘보다 질소가 더 적은) 하급-질화물(sub-nitride)일 수 있다. 추가적으로, 다양한 실시예들에 있어서, 질화 실리콘은 그 내부에 복수의 결함 영역들을 포함한다.
다음의 설명 및 도면들은 명세서의 특정한 예시적인 측면들을 제시한다. 그러나, 이러한 측면들은, 명세서의 원리가 이용될 수 있는 다양한 방식들 중 일부의 방식들만을 나타낸다. 명세서의 다른 이점들 및 신규한 특징들은 도면들과 함께 고려될 때 명세서의 다음의 상세한 설명으로부터 자명해질 것이다.
도면들과 함께 취해질 때 다음의 상세한 설명의 고찰로부터 본 발명의 다수의 측면들, 실시예들, 목적들 및 이점들이 자명해질 것이며, 도면들 내에서 전체에 걸쳐 유사한 참조 부호들이 유사한 부분들을 나타낸다. 본 명세서에 있어, 다양한 특정 세부사항들이 본 개시의 완전한 이해를 제공하기 위하여 기술된다. 그러나, 본 개시의 특정 측면들이 이러한 특정 세부사항들 없이 또는 다른 방법들, 컴포넌트들, 재료들 등을 가지고 실시될 수 있다는 것이 이해되어야만 한다. 다른 사례들에 있어, 잘 알려진 구조들 및 디바이스들은 본 개시의 설명을 용이하게 하기 위하여 블록도의 형태로 도시된다.
도 1은, 본 개시의 특정 실시예들에 따른 2-단자 메모리 셀의 제조와 관련하여 계면 층(예를 들어, 실리콘 및 질소-함유 재료)의 형성(예를 들어, 성장 또는 증착)의 조절을 제공할 수 있는 예시적인 시스템의 블록도를 예시한다.
도 2는 본 개시의 특정 실시예들에 따른 예시적인 2-단자 메모리 셀의 예시적인 활성 영역의 단면의 예시적인 예시를 도시한다.
도 3은 본 개시의 특정 실시예들에 따른 실리콘 함유 및 질소-함유(예를 들어, NH3) 플라즈마를 이용하여 계면 층 형성(예를 들어, 성장 또는 증착)을 조절하는 것과 관련된 추가적인 특징들 또는 측면들을 제공할 수 있는 예시적인 시스템의 블록도를 예시한다.
도 4a는 본 개시의 특정 실시예들에 따른 금속 증착/에칭 기법과 관련하여 계면 층의 예시적인 형성을 도시한다.
도 4b는 본 개시의 특정 실시예들에 따른 에칭/금속 증착 기법과 관련하여 계면 층의 예시적인 형성을 도시한다.
도 4c는 본 개시의 특정 실시예들에 따른 증착/에칭 기법과 관련하여 계면 층의 예시적인 형성을 도시한다.
도 5a는, 일 실시예에 있어서, 더 높은 온도의 프로세스들에 응답하여 활성 금속 재료의 완화된 확산을 가능하게 하는 예시적인 메모리 셀을 도시한다.
도 5b 및 도 5c는 상이한 개시된 메모리 셀들에 대한 장기간의 고온 프로세스들에 응답하는 예시적인 활성 금속 확산을 예시한다.
도 6a 내지 도 6c는 개시된 실시예의 메모리 셀에 대한 전도성 필라멘트 형성 및 변형(deformation)을 도시한다.
도 7은, 본 개시의 특정 실시예들에 따른 실리콘 함유 및 질소-함유(예를 들어, NH3) 플라즈마를 이용하여 계면 층(예를 들어, 실리콘 화합물) 형성(예를 들어, 성장 또는 증착)의 조절을 제공할 수 있는 예시적인 방법론을 예시한다.
도 8은, 본 개시의 특정 실시예들에 따른 실리콘-함유 및 질소-함유(예를 들어, NH3) 플라즈마를 이용하여 2-단자 메모리 셀의 계면 층 형성(예를 들어, 성장)의 조절과 관련하여 추가적인 특징들 또는 측면들을 제공할 수 있는 예시적인 방법론을 예시한다.
도 9는 본 개시의 하나 이상의 대안적인 또는 추가적인 실시예들에 있어서 메모리 셀을 제조하기 위한 샘플적인 방법의 순서도를 예시한다.
도 10은 본 개시의 특정 실시예들에 다른 예시적인 전자 동작 환경의 블록도를 예시한다.
도 11은 본 개시의 특정 실시예들에 따른 컴퓨팅 환경에 대한 예시적이고 개략적인 블록도를 예시한다.
2-단자 메모리 셀들에 있어서, 특히 저항성-스위칭 메모리 셀들에 있어서, 2개의 단자들 사이의 셀들의 부분들이 본원에서 셀의 활성 영역으로서 표시된다. 일부 실시예들에 있어서, 이러한 활성 영역은 접촉 재료(예를 들어, 금속-함유 장벽 또는 실리콘 함유) 층과 활성 금속 층 사이의 계면 층을 포함할 수 있으며, 이들의 모두가 본원에서 추가적으로 상세화되지만, 또한 2015년 11월 19일자로 출원된 미국 특허 출원 제14/946367호 및 2015년 12월 08일자로 등록된 미국 특허 제9,209,396호에서 확인할 수 있고, 이로써 이들의 각각이 모든 목적들을 위하여 그들 각각의 전체 내용들이 본원에 참조로서 포함된다. 특히, 계면 층은 2-단자 메모리 셀(예를 들어, 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀과 같은 저항성-스위칭 메모리)의 스위칭 속성들에서 상당한 역할을 수행한다. 계면 층은 활성 금속 층의 증착 이전에 실리콘 및 질소 화합물들의 증착으로부터 형성될 수 있다. 추가적으로 또는 대안적으로, 계면 층은 정밀 디바이스 명세들을 가능하게 하는 프로세스 제어 기술들을 이용하여 성장되거나 또는 증착될 수 있다.
일부 실시예들에 있어서, 계면 층은 부산물(byproduct)로서 형성되며, 이는 주로 실리콘 및 질소를 포함할 수 있다. 본원에서 설명되는 일부 예들에 있어서, 질소-함유 가스(예를 들어, NH3)로부터의 수소 및 질소가 계면 층 내에 통합될 수 있다. 일부 실시예들에 있어서, 계면 층은, 도 4a 및 도 4b를 참조하여 추가적으로 상세화되는 통합 기법에 의존하여, 포스트 에칭 애싱 프로세스(post etch ashing process), 포스트 에칭 세정 프로세스, 전-증착(pre-deposition) 세정 프로세스, 또는 유사한 것의 부산물이다.
고 품질의 메모리 셀을 형성하기 위하여 활성 영역의 이러한 부산물 층들을 통합하는 것 또는 사용하는 것이 때때로 다수의 도전들을 제시한다. 예를 들어, 인접한 디바이스들에 걸쳐, 전체 웨이퍼에 걸쳐, 그리고 웨이퍼로부터 웨이퍼까지의 부산물 계면 층 두께를 제어하는 것이 어려울 수 있다. 기존의 프로세스 제어성은 때때로 반도체 제조 프로세스들의 대표적인 요건들을 충족시키지 않는다. 추가로, 균일한 방식의 부산물 계면 층의 조성이 때때로 어려울 수 있다. 특정한 2-단자 메모리 셀들의 경우에 있어서, 부산물 계면 층에 대하여 전형적으로 희망되는 두께는 1 나노미터(nm) 내지 12 nm의 범위이다. 이상의 관점에서, 본 발명자들은, 일부 경우들에 있어서 계면 층들이 특별하게 엔지니어링(engineer)되어야만 한다고 믿는다.
하나의 제안되는 해법은, 세정 프로세스를 통해 부산물 계면 층들을 천천히 제거하는 것이다. 세정 이후에, 접촉 재료(예를 들어, 금속-함유 또는 실리콘 함유) 층 상에 이전에 존재하였을 수 있는 산화물들 또는 유사한 것이 제거되거나 또는 감소된다. 그 후, 엔지니어링된 계면 층이, 활성 금속 층의 증착 이전에, 접촉 재료(예를 들어, 금속 함유 실리콘 함유) 층의 상단 상에 새로운 제어형 성장(예를 들어, PECVD) 프로세스로부터 성장될 수 있다. 다른 실시예들에 있어서, 엔지니어링된 계면 층이 증착될 수 있다. 일부 실시예들에 있어서, 증착된 엔지니어링된 계면 층들은 때때로 추가적인 도전들과 연관될 수 있다.
일부 실시예들에 있어서, 도전들은, 엔지니어링된 계면 층이 단지 수 나노미터의 두께이어야만 하며, 이는 때때로 통상적인 증착 기술에 대해서는 너무 얇다는 것을 포함한다. 다양한 실시예들에 있어서, 대략 수 나노미터의 두께로 계면 층을 증착하는 것은 일반적으로 적절한 제조가능성을 획득하기 위하여 원자 층 증착(atomic layer deposition; ALD)을 필요로 할 것이다. 일부 실시예들에 있어서, ALD 프로세스들은 비싼 장비를 필요로 하며, 본질적으로 상보적 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 아키텍처의 위에 셀들을 구축하기 위한 온도 제한 이상의 더 높은 온도 프로세스들이다. 따라서, ALD-제조형 셀들은 일반적으로 제조하기에 더 비싸고, 더 좁은 범위의 유용한 어플리케이션들을 가질 수 있다. 또한, ALD-제조형 셀들은 (이하에서 설명되는) 필라멘트 형성에 저항하는 더 조밀한 화학량론적 산화물들과 연관될 수 있으며, 따라서 셀의 상태를 프로그래밍하거나 또는 달리 변화시킬 때 더 높은 전압들을 요구한다. 일부 경우들에 있어서, ALD-제조형 셀들은 또한 증착 프로세스 이전에 특정 유형들의 접촉 재료들(예를 들어, 실리콘 함유) 층들 상에 형성되는 자생(native) 산화물들(예를 들어, 산화 실리콘)과 연관된다.
엔지니어링된 계면 층의 증착을 이용하여 2-단자 메모리 셀을 제조하는 것이 다수의 이유들 때문에 유익할 수 있다. 예를 들어, (활성 금속 증착 이전에) 접촉 재료(예를 들어, 금속 함유 실리콘 함유) 층의 노출된 표면 상에 엔지니어링된/제어된 층을 증착하는 것이 제어형 방식으로 달성될 수 있으며, 이는 일반적이고 비싸지 않은 기존의 반도체 프로세싱 장비를 이용한다. 추가적으로, 기상 증착 프로세스는 용이하게 기존의 제조 프로세스들 내에 통합될 수 있다. 또한, 증착 프로세스는 CMOS 기판들과 호환되는 (예를 들어, 실온으로부터 섭씨 약 300 도 이하까지의 범위의) 상대적으로 낮은-온도 환경에서 달성될 수 있다. 추가로, 증착 프로세스는 희망되는 속성들을 갖는 희망되는 두께 범위들 내의 단순한 질화 실리콘을 제공할 수 있다.
계면 재료(예를 들어, 질화 실리콘) 증착 또는 형성을 가능하게 하는 하나의 방식은, 2-단자 메모리 셀의 계면 층을 증착하기 위한 프로세스와 관련하여 질소(예를 들어, NH3) 및 실리콘(예를 들어, SiH4) 플라즈마를 이용하는 것이다. 질소(예를 들어, NH3) 플라즈마의 제어되는 사용이 연관된 증착(예를 들어, 질화(nitrogenation)) 기간을 연장할 수 있다. 따라서, 일부 실시예들에 있어서, 실리콘(예를 들어, SiH4) 및 질소(예를 들어, NH3) 플라즈마들의 도입에 응답하여 형성되는 계면 층이 제어될 수 있다. 추가로, 실리콘(예를 들어, SiH4) 플라즈마 및 질소-함유(예를 들어, NH3) 플라즈마의 사용은 CMOS 기판들에 의해 부여되는 열 예산을 유지할 수 있으며, 따라서 그에 따라 생산된 메모리 셀들이 CMOS 아키텍처들과 함께 기능할 수 있다.
일부 실시예들에 있어서, CMOS 제조를 위해 이용되는 열적 프로세스들은 CMOS 디바이스들과 함께 또는 달리 CMOS 디바이스 프로세싱에 대하여 노출된 구조체의 일부로서 일반적인 웨이퍼 내에 형성되는 2-단자 메모리 디바이스들에 대하여 제약들을 부여할 수 있다. 예를 들어, CMOS 디바이스들에 대하여 이용되는 더 높은 온도(예를 들어, 400C - 450℃)의 프로세스들은 주변 재료들 내로의 활성 금속들의 상당한 확산을 유발할 수 있다. 나노스케일 프로세스들에서의 이러한 금속들의 확산은 온도가 증가함에 따라 지수적으로 증가할 수 있다. 추가로, 열적 확산이 일반적으로 국부적이지 않으며; 높은 온도들에 응답하는 활성 금속 확산이 이러한 금속들에 대하여 다공성인 인접 재료들의 광범위한 오염을 야기할 수 있다. 2-단자 메모리 디바이스의 맥락에서, 활성 금속은 일반적으로 적어도 부분적으로 활성 금속에 대하여 투과성이 되도록 선택되는 계면 층에 대한 전도성 이온들의 소스로서 이용된다. 따라서, CMOS 디바이스 프로세싱의 더 높은 온도들에 응답하여 메모리 디바이스 동작에 유해한 활성 금속 오염이 2-단자 디바이스의 계면 층들 또는 다른 절연 층들 내에서 발생할 수 있다. 이러한 오염은 박막 재료들뿐만 아니라 (예를 들어, 55nm 아래의, 특히 28nm 아래의) 상대적으로 작은 물리적 치수들을 갖는 더 높은 기술 노드들에 대하여 악화될 수 있다. 메모리 기술 내의 더 작은 스케일의 재료들은, 다른 것들 중에서도 특히 개선된 메모리 밀도, 더 낮은 동작 전압들, 및 더 낮은 셀-당 전력 소모를 포함하는 다수의 바람직한 이점들을 제공할 수 있다. 그러나, 활성 금속 오염과 같은 더 작은 스케일의 동작들의 효과들이 제조 비용을 낮게 그리고 디바이스 신뢰성을 높게 유지하기 위한 도전들을 생성한다.
일부 개시되는 실시예들은 인접한 활성 금속에 대하여 낮은 확산율을 갖는 차단 층을 제공함으로써 활성 금속 오염의 완화를 제공한다. 차단 층은, 일부 실시예들에 있어서 활성 금속과 계면 층 사이에 위치될 수 있거나, 또는 추가적인 실시예들에 있어서는 활성 금속과 다른 절연 층들 사이에 위치될 수 있다. 차단 층은 더 높은 온도의 제조 프로세스들 동안 활성 금속 이온들로 포화되거나 또는 부분적으로 포화될 수 있으며, 이는 계면 층 또는 다른 절연 층들 내로의 활성 금속 확산을 완화시킬 수 있다. 적어도 하나의 실시예에 있어서, 차단 층이 활성 금속 이온들로 포화되는 것은, 차단 층이, 2-단자 디바이스의 프로그래밍 또는 소거와 관련하여, 계면 층을 관통하는 전도성 필라멘트의 형성을 위한 전도성 이온들의 소스가 되는 것을 가능하게 할 수 있다.
질소-함유 가스를 이용한 계면 층 성장의 조절의 예
본 개시의 다양한 측면들 또는 특징들은, 전체에 걸쳐 동일한 참조 번호들이 동일한 엘러먼트들을 나타내기 위해 사용되는 도면들을 참조하여 설명된다. 본 명세서에 있어, 다양한 특정 세부사항들이 본 개시의 완전한 이해를 제공하기 위하여 기술된다. 그러나, 본 개시의 특정 측면들이 이러한 특정 세부사항들 없이 또는 다른 방법들, 컴포넌트들, 재료들 등을 가지고 실시될 수 있다는 것이 이해되어야만 한다. 다른 사례들에 있어, 잘 알려진 구조들 및 디바이스들은 본 개시의 설명을 용이하게 하기 위하여 블록도의 형태로 도시된다.
먼저 도 1을 참조하면, 시스템(100)이 도시된다. 시스템(100)은 2-단자 메모리 셀의 제조와 관련하여 (예를 들어, 실리콘 질소-함유 플라즈마를 이용하여 저항성 스위칭 층의 성장을 조절하는 것을 가능하게 할 수 있다. 시스템(100)은, 컴퓨터 실행가능 컴포넌트들을 저장하는 메모리 및 메모리에 저장된 컴퓨터 실행가능 컴포넌트들을 실행하는 프로세서를 포함할 수 있으며, 이들의 예들은 도 8을 참조하여 발견될 수 있다. 컴퓨터(802)가 도 1 또는 본원에서 개시되는 다른 도면들과 관련하여 도시되고 설명되는 시스템들 또는 컴포넌트들 중 하나 이상을 구현하는 것과 관련하여 사용될 수 있다는 것이 이해될 것이다. 도시된 바와 같이, 시스템(100)은 메모리 제조 컴포넌트(102) 및 형성 컴포넌트(116)를 포함할 수 있다.
메모리 제조 컴포넌트(102)는 CMOS 기판 상에 2-단자 메모리 셀/디바이스(103)를 제조하거나 또는 이의 제조를 가능하게 하도록 구성될 수 있다. 다양한 실시예들에 있어서, CMOS 기판은 하나 이상의 트랜지스터들을 포함한다. 트랜지스터들은 2-단자 메모리 디바이스를 동작시키기 위한 드라이버들일 수 있으며, 이들은 프로세싱 로직(예를 들어, FPGA, CPU, 또는 유사한 것), 및 유사한 것일 수 있다. MOS 디바이스들은 디바이스의 전극들 중 하나 또는 둘 모두에 결합될 수 있다. 다양한 실시예들에 있어서, 제 1 및 제 2 전극은 2-단자 메모리 셀(103)의 제 1 단자(112) 및 제 2 단자(114)에 결합될 수 있다. 활성 영역은 제 1 단자(112)와 제 2 단자(114) 사이에 배치되는 것으로 예시된다. 일 실시예에 있어서, 활성 영역은, 금속 함유 또는 실리콘 함유 층(접촉 층)(104), (하나 이상의 제어된 실리콘 및 질소 화합물(들)(108)로 구성되거나 또는 이를 포함할 수 있는) 계면 층(106), 및 활성 금속 층(110)을 포함하여 구성될 수 있다. 일부 실시예들에 있어서, 2-단자 메모리 셀(103)은 저항성-스위칭 메모리 셀이며, 이의 일 예가 도 2를 참조하여 제공된다.
계속해서 도 1을 참조하면서, 이제 도 2를 또한 참조하면, 예시(200)가 제공된다. 예시(200)는 예시적인 2-단자 메모리 셀(103)의 예시적인 활성 영역의 단면을 도시한다. 추가적인 세부사항 또는 맥락을 제공하기 위하여, 다양한 실시예들에 있어서, 본 개시가 2-단자 메모리 셀들, 특히 저항성 스위칭 2-단자 메모리 셀들과 관련된다는 것이 이해되어야 한다. 본원에서 사용되는 바와 같은 (저항성 스위칭 메모리 셀(들) 또는 디바이스(들)로도 지칭되는) 2-단자 메모리 셀들은 2개의 전도성 접촉부들 사이에 활성 영역을 가진 2개의 전기적 접촉부들을 갖는 회로 컴포넌트들을 포함한다. 2-단자 메모리 디바이스의 활성 영역의 일 예가 예시(200)에 의해 제공된다. 이러한 활성 영역은 복수의 안정 또는 준-안정 저항성 상태들을 나타낼 수 있으며, 각각의 저항성 상태는 상이한 전기 저항을 갖는다. 또한, 복수의 상태들의 개별적인 상태들은 2개의 전도성 접촉부들에 인가되는 개별적인 전압 차이에 응답하여 형성되거나 또는 활성화될 수 있다.
철저한 것은 아니지만, 저항성 스위칭 2-단자 메모리 디바이스의 일 예는, 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀 또는 디바이스를 포함할 수 있다.
본 개시의 실시예들은, 도시된 바와 같이 제 1 단자(112) 및 제 2 단자(114)를 포함하는 필라멘트-기반 메모리 셀(103)을 제공할 수 있다. 예를 들어, '프로그래밍된' 또는 '온(on)' 상태에서, 일반적으로 단자들(112, 114)에 걸쳐 인가되는 프로그래밍 전압에 응답하여 활성 금속 층(110)으로부터 이온들이 형성되고 계면 층(106)으로 침투할 때 전도성 필라멘트(202)가 형성될 수 있으며, 이는 이하에서 추가적으로 상세화된다. 필라멘트-기반 메모리 셀의 일 예는 다음을 포함할 수 있다: 접촉 층(예를 들어, p-형 또는 n-형 실리콘(Si) 함유 층, 예컨대 p-형 또는 n-형 폴리실리콘, p-형 또는 n-형 실리콘 게르마늄(SiGe), 등등), 금속-함유 층, 금속 질화물(예를 들어, 질화 탄탈럼, 질화 티타늄, 또는 유사한 것), (저항성 스위칭 층(resistive switching layer; RSL) 또는 저항성 스위칭 재료 층(resistive switching material layer; RSML)으로도 지칭되는) 계면 층(106) 및 계면 층(106)으로 필라멘트를 형성하는 이온들을 제공하기 위한 활성 금속 층.
일부 실시예들에 있어, 접촉 층(예를 들어, p-형 또는 n-형 Si 함유 층)은 p-형 또는 n-형 폴리실리콘, p-형 또는 n-형 SiGe, 금속 질화물, 또는 유사한 것을 포함할 수 있다. 계면 층(106)은, 예를 들어, 도핑되지 않은 비정질 Si 층, 진성 특성들을 갖는 반도체 층, 도핑되지 않은 실리콘-함유 재료, 질화 실리콘(예를 들어, 화학량론적, 비-화학량론적, 등등)을 포함할 수 있다. 다양한 실시예들에 있어서, 계면 층(106)은 전형적으로 도핑되지 않으며 비정질이다. 복수의 결함 영역들은 계면 층(106) 내의 재료의 비정질 성질로부터 기인한다.
활성 금속 층(110)의 예들은 다른 것들 중에서도 특히: 은(Ag), 구리(Cu), 금(Au), 티타늄(Ti), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 탄탈럼(Ta), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 코발트(Co), 백금(Pt), 및 팔라듐(Pd)을 포함할 수 있다. 전술한 것(예를 들어, 금속 질화물)의 화합물 또는 조합들, 합금들뿐만 아니라, 다른 적절한 전도성 재료들이 본 개시의 일부 측면들에서 활성 금속 층(110)에 대해 이용될 수 있다. 예를 들어, 활성 금속은 AlN, TiN, Cu 하급-산화물(CuOx, 여기에서 0<x<2), 또는 임의의 다른 적절한 금속 산화물 또는 금속 질화물을 포함할 수 있다. 예시적인 일 예에 있어서, 전도성 재료로서 은 또는 알루미늄 재료(또는 은 또는 알루미늄 질화물 재료)를 취하고 스위칭 재료로서 비-화학량론적 비정질 질화 실리콘, 산화 실리콘, 등을 취하면, 제 1 전극에 대한 포지티브(positive) 전압의 인가 시에, 복수의 은(또는 알루미늄) 입자들(이온들)이 활성 금속 층(110) 내에 형성되고, 스위칭 재료의 결함 영역들 내로 이동한다. 포지티브 전압의 제거 시에, 복수의 은(또는 알루미늄) 입자들이 중성 입자들이 되며, 일부는 전도성 필라멘트(202)의 형태로 스위층 재료의 결함 영역들 내에 트래핑(trap)된다. 복수의 은(또는 알루미늄) 입자들(중성입자들)은 소정의 길이를 갖는 필라멘트 구조체를 포함할 수 있다. 은(또는 알루미늄) 필라멘트 구조체의 길이는 적절한 전압의 인가 시에 변화할 수 있으며, 예를 들어, 스위칭 재료의 두께의 전부 또는 거의 대부분을 관통하여 연장하고, 그에 따라서 적어도 단자들(112, 114) 사이의 비-스위칭 재료의 전기 저항을 변화시킨다. 전술한 예와 유사한 본 개시의 실시예들에 대한 일부 세부사항들은 특허를 위해 본원의 출원인에게 라이센싱된 다음의 미국 특허 출원들: 2007년 10월 19일자로 출원된 출원 일련번호 제11/875,541호, 2009년 10월 08일자로 출원된 출원 일련번호 제12/575,921호에서 발견될 수 있으며, 이들의 각각은 모든 목적들을 위해 그들 각각의 전체 내용이 본원에 참조로서 포함된다.
하나 이상의 개시된 실시예들을 프로그래밍하기 위하여, 적절한 프로그램 전압이 메모리 셀에 걸쳐 인가될 수 있으며, 이는 이상에서 언급된 바와 같이 전도성 필라멘트가 메모리 셀의 저항성 부분을 관통해 형성되게끔 한다. 이는 추가로 메모리 셀이 상대적으로 높은 저항 상태로부터 상대적으로 낮은 저항 상태로 스위칭하게끔 할 수 있다. 소거 프로세서는 적어도 부분적으로 (예를 들어, 단자들(112, 114) 사이의 전도성 필라멘트의 전기적 연속성을 파괴함으로써) 전술한 것을 역전시키도록 구현될 수 있으며, 이는 메모리 셀이 낮은 저항성 상태로부터 높은 저항성 상태로 복귀하게끔 한다. 메모리의 맥락에 있어, 이러한 상태의 변화는 2진 비트의 개별적인 상태들과 연관될 수 있다. 따라서, 복수의 이러한 메모리 셀들(103)은, 2진 정보의 개별적인 0들 또는 1들을 나타내도록 프로그래밍되거나 또는 소거될 수 있으며, 이러한 상태들을 시간에 걸쳐 유지함으로써 2진 정보를 유효하게 저장할 수 있다. 다양한 이유들 때문에, 일부 실시예들에 있어서, 저항성 스위칭 메모리 셀들은 일반적으로 프로그래밍 전압에 응답하여 빠르게 프로그래밍되고, 응답하며, 용이하게 상태를 변화시킨다. 이러한 상태의 빠른 스위칭은 다른 메모리 셀 기술들을 뛰어 넘는 다양한 개시된 메모리 셀들의 큰 이점이다.
예시(200)에 적용되면, 적절한 프로그래밍 전압(예를 들어, 포지티브 전압)이 2-단자 메모리 셀(103)의 단자들에 걸쳐 인가될 때, 활성 금속 층(110)으로부터 이온들이 형성되고 인접한 계면 층(106) 내로 이동하며, 계면 층은 집합적으로 전도성 필라멘트(202)를 형성하는 이온들에 대하여 적어도 부분적으로 투과성이다. 전도성 필라멘트(202)는 계면 층(106)의 일 부분 또는 전체 두께에 걸쳐 이어질 수 있으며, 이는 계면 영역(106)을 통한 전기 전도를 가능하게 한다. 프로그래밍 전압이 인가되고 전도성 필라멘트(202)가 형성될 때, 메모리 셀은 온-상태인 것으로 지칭되며, 이는 낮은-저항 상태이다. 적절한 소거 전압(예를 들어, 네거티브 전압)에 응답하여, 전도성 필라멘트(202)는 적어도 부분적으로 활성 금속 층(110)을 향해 수축하거나 또는 변형될 수 있다. 이는 오프-상태와 연관된 높은-저항 상태이다. 상태는 적절한 판독 전압이 인가될 때 셀(103)을 통한 전류를 측정함으로써 결정될 수 있다. 판독 전압은 일반적으로 전도성 필라멘트(202)를 형성하거나 또는 변형시키기에 충분하지 않으며(또는 적절한 극성이 아니며), 따라서 판독 전류와 연관된 전류 판독치들이 셀이 높은-저항 상태(예를 들어, 오프) 또는 낮은-저항 상태(예를 들어, 온)에 있는지 여부를 결정하기 위하여 사용될 수 있다. 이러한 예에 있어서, 2-단자 메모리 셀(103)은 전도성 필라멘트가 계면 층(106)에 걸쳐 이어지는 온 상태이다.
상이한 물리적인 속성들을 갖는 다양한 메모리 셀 기술들이 존재한다는 것이 이해되어야 한다. 예를 들어, 본 개시의 일부 실시예들은 상이한 이산 프로그램가능 저항들, 상이한 연관된 프로그래밍/소거 전압들뿐만 아니라 다른 구별되는 특성들을 가질 수 있다. 예를 들어, 단극성 실시예에 있어서, 메모리 셀이 처음에 한번 프로그래밍되면, 메모리 셀은 이후에 제 1 포지티브 전압(예를 들어, 3 볼트)에 응답하여 프로그래밍되고 제 2 포지티브 전압(예를 들어, 4 내지 5 볼트 사이)에 응답하여 소거될 수 있다. 다른 실시예들은 대안적으로 양극성 특성들을 나타낼 수 있으며, 포지티브 전압에 응답하여 프로그래밍되고 네거티브 전압에 응답하여 소거될 수 있다. 일 실시예가 단극성 또는 양극성 특성을 명시하지 않거나, 또는 적절한 프로그래밍/소거 전압들을 나타내지 않을 때, 이러한 측면들 및 실시예들이 임의의 적절한 메모리 셀 기술을 통합하고, 당업자에게 알려진 또는 본원에서 제공되는 맥락을 이용하여 당업자가 알게 될 것과 같은 그 메모리 기술에 적합한 프로그래밍/소거 전압들에 의해 동작될 수 있는 것으로 의도된다. 상이한 메모리 셀 기술을 대체하는 것이 당업자에게 알려질 회로 수정들 또는 당업자에게 알려질 동작 신호 레벨들에 대한 변경들을 필요로 할 것이며, 대체된 메모리 셀 기술(들) 또는 신호 레벨 변경들을 포함하는 실시예들이 본 개시의 범위 내에서 고려된다는 것이 추가로 이해되어야만 한다.
본 출원의 발명자들은 추가적인 비-휘발성 2-단자 메모리 구조체들에 대해 익숙하다. 예를 들어, 강유전성(ferroelectric) 랜덤 액세스 메모리(RAM)가 하나의 예이다. 일부 다른 것들은, 자기-저항성 RAM, 유기 RAM, 상 변화 RAM 및 전도성 브리징(conductive bridging) RAM, 등을 포함한다. 이러한 디바이스들 중 다수는 다수의 일반적인 CMOS 제조 프로세스들과 호환이 불가능한 재료들을 포함한다. 따라서, 비싼 제조 오버헤드 비용들(예를 들어, 재편성, 재설계, 재테스트, 등)이 이러한 디바이스들의 생산과 연관되어 드러난다. 이에 더하여, 이러한 디바이스들은 상대적으로 느린 스위칭 속도들, (예를 들어, 작은 센싱 마진을 초래하는) 작은 온/오프 저항 비율들 또는 열악한 열적 안정성뿐만 아니라 다른 문제들을 나타낼 수 있다.
CMOS 제조 프로세스들과의 호환성은 새로운 유형들의 전자 메모리에 대한 제조 비용 감소와 관련하여 중요한 인자인 것으로 본 개시의 발명자들에 의해 믿어진다. 일부 제안된 저항성-스위칭 메모리 셀들은, 프로세스 온도(들), 메모리 셀 재료(들), 배선 또는 전극 재료(들), 메모리 셀 재료(들), 도펀트 재료(들), 등등을 포함하는 CMOS 제조 제한들에 의해 제약된다. 예를 들어, CMOS 제조 설비를 교체하는 오버헤드 비용들을 회피하기 위하여, 저항성-스위칭 메모리의 실시예들은 일반적으로 Si 웨이퍼 상에 구축되는 메모리 엘러먼트들을 수반한다. Si 웨이퍼와 메모리 엘러먼트들을 상호연결하는 것은, 흔히 알루미늄(Al) 또는 구리(Cu) 재료들, 합금들, 질화물들, 또는 유사한 것과 같은 전도성 재료들을 수반하는 상호연결부들의 몇몇 층들을 수반할 수 있다. 이러한 금속들의 상대적으로 낮은 연화 온도들에 기인하여, (예를 들어, Al 상호연결 기술에 대하여) 메모리 엘러먼트들의 제조는 섭씨 450 도 이하, 섭씨 300 도 이하, 또는 유사한 것으로 제한될 수 있다.
계속해서 도 1을 참조하고, 그리고 전술한 것을 유념하면, CMOS-관련 제조를 위해 이용되는 온도들이 이용될 수 있는 재료들 또는 사용되는 제조 프로세스들을 제한할 수 있다는 것이 이해될 것이다. 일 예로서, 접촉(예를 들어, 금속 함유 또는 실리콘 함유) 층(104)과 활성 금속 층(110) 사이에 박막을 증착하기 위하여 원자 층 증착(ADL)이 이용될 수 있다. 그러나, ALD 프로세스는 장비와 관련하여 상당히 비싸며, 이는 CMOS-관련 제조의 열 예산을 초과하는 매우 고온의 프로세스이다. 따라서, 본 출원의 발명자들은, 계면 층(106)을 형성하기 위한 낮은 온도의 프로세스가 2-단자 및/또는 저항성-스위칭 메모리 셀 기술에 있어서의 개선을 이루는 것으로 믿는다. 이러한 개선들은 제조가능성의 증가, 개선된 밀도 또는 화학량론 파라미터들, CMOS-관련 제조 장비의 교체 및 재설계 비용의 완화 또는 회피, 기존의 패턴화 및 에칭 프로세스들과의 호환성, 및 다른 것들을 포함할 수 있다.
따라서, 메모리 제조 컴포넌트(102) 또는 시스템(100)은, 이상에서 언급된 것들과 같은 다수의 이점들을 제공하는 방식으로 접촉(예를 들어, 장벽 금속 함유 또는 실리콘 함유) 층(104) 위에 제어되는 재료(108)(예를 들어, 비-화학량론적 질화 실리콘)를 증착하는 것을 가능하게 할 수 있다. 특히, 제어되는 재료(108)(예를 들어, 비정질 비-화학량론적 질화 실리콘)는, 실리콘 플라즈마(예를 들어, 실란 SiH4 또는 유사한 것으로부터의; 이하의 도 3의 120을 참조) 또는 질소 플라즈마(예를 들어, NH3 플라즈마로부터의; 이하의 도 3의 312를 참조) 또는 전술한 것의 적절한 조합과 같은 하나 이상의 컴포넌트들을 포함하는 플라즈마(118)의 도입에 의해 접촉(예를 들어, 금속 함유 또는 실리콘 함유) 층(104) 위에 증착된다. 시스템(100)은, 그 중에서도, 플라즈마(118)와 연관된 파라미터들, 예를 들어, 파워(power), 챔버 온도, 압력, 및 유사한 것을 모니터링하고, 조절하며, 및/또는 제어할 수 있는 형성 컴포넌트(116)를 포함할 수 있다. 예를 들어, 도 3을 참조하면, 형성 컴포넌트(116)는 참조 번호 120으로 표시된 실란 플라즈마 및 참조 번호 312로 표시된 NH3 플라즈마의 도입을 가능하게 하도록 구성될 수 있다. 플라즈마(118)의 도입은 계면 층(106)을 포함하는 제어되는 재료(예를 들어, 비-화학량론적 질화 실리콘)(108)의 성장에 의해 특징지어지는 성장(예를 들어, 질화) 기간과 관련하여 발생할 수 있다.
이제 도 3을 참조하면, 다양한 실시예들에 따른 시스템(300)이 제공된다. 시스템(300)은 실란 및 NH3 플라즈마를 이용하여 계면 층 성장을 조절하는 것과 관련된 추가적인 특징들 또는 측면들을 제공할 수 있다. 예를 들어, 도 3은 다시 한번 2-단자 메모리(103) 포스트-제조(post-fabrication)를 예시한다. 그러나, 제조 동안, 그리고 특히 메모리 제조 컴포넌트(102)에 의해 제조되는 활성 영역의 제조 동안, 접촉 재료(예를 들어, 금속 함유 또는 실리콘 함유) 층(104)이 성장 챔버(302)로 도입될 수 있으며, 여기에서 플라즈마(118)가 도입될 수 있다.
도 1과 관련하여 논의된 바와 같이, 그리고 여기에서 유사하게, 형성 컴포넌트(116)는 실란 플라즈마(120), (참조 번호 312에 의해 표시되는) NH3 플라즈마 또는 플라즈마 상태의 다른 적절한 재료들의 도입을 가능하게 할 수 있다. 특정 실시예들에 있어서, 계면 층의 희망되는 두께는 약 1 나노미터 내지 약 12 나노미터 사이일 수 있다.
따라서, 특정한 제어되는 재료(예를 들어, 질화 실리콘)(106/108)가 수 나노미터의 두께에 도달하는 것이 바람직한 경우를 고려하면, 제어되는 재료(예를 들어, 질화 실리콘)(108)를 희망되는 두께까지 성장시키기 위해 필요한 성장 및 연관된 형성 기간은, 예를 들어, 15 초일 수 있다. 형성 (예를 들어, 질화) 기간과 연관된 시간은, 제조가능성과 관련된 다른 개선들뿐만 아니라, 인접한 메모리 셀들에 걸쳐, 전체 웨이퍼에 걸쳐, 그리고 심지어 웨이퍼-대-웨이퍼에 걸쳐 균일한 계면 층(106)을 유지하는 것과 관련하여 중요할 수 있다.
추가적인 이점들이 존재한다. 예를 들어, 일 실시예에 있어서, 계면 층(106)은 단지 수 나노미터의 비-화학량론적 질화 실리콘 화합물, 예를 들어, Si3N4 또는 SiNx(예를 들어, Si3N(4±x)) 여기에서 0<x<1; Si3N(4-x) 여기에서 0<x<1; SixNy 여기에서 x≤y≤(x+1), 예를 들어, Si3N3.5; SiNx 여기에서 1<x<4/3을 포함한다. 제어되는 재료(108)는 밀도 또는 화학량론적 특징들과 관련하여 추가로 바람직한 특성들을 나타낼 수 있다. 특히, 제어되는 성장(108)은 일반적으로, 덜 조밀하며(질소의 화학량론적 양보다 적음) 따라서 더 낮은 전압들로 스위칭 동작들에 영향을 줄 수 있는 저항성 스위칭 재료이다. 따라서, 심지어 (예를 들어, 실란 및 NH3 플라즈마와 관련하여 성장된) 제어되는 재료(108)가 실리콘 함유 접촉부 상에서 순수 NH3 플라즈마의 도입을 이용하여 성장된 질화 실리콘과 동일한 두께를 가질 수 있더라도, 그러나, 제어되는 재료(108)는 덜 조밀할 수 있으며, 이는 감소된 전력 소모, 더 낮은 열 등등과 같은 동작 특성들을 향상시킨다.
계속해서 도 3을 참조하면, 일부 실시예들에 있어서, 시스템(300)(또는 시스템(100))은, 계면 층(106)의 형성 이전에 접촉(예를 들어, 실리콘 함유) 층(104)의 세정을 가능하게 하도록 구성될 수 있는 세정 컴포넌트(304)를 더 포함할 수 있다. 예를 들어, 이전의 및/또는 제어되지 않은 노출에 기인하여 자생 산화물들이 접촉(예를 들어, 실리콘 함유) 층(104) 상에 형성될 수 있다. 이러한 또는 임의의 다른 산화물들 또는 오염물질들이 세정 프로세스 동안 세정될 수 있다. 그 후, 질화 기간이 시작할 수 있으며, 제어되는 재료(108)가 새로이 성장되거나 또는 증착될 수 있다.
일부 실시예들에 있어서, 시스템(300)(또는 시스템(100))은 증착 컴포넌트(306)를 더 포함할 수 있다. 증착 컴포넌트(306)는 그 위에 제 2 재료(114)가 그 이후에 위치될 수 있는 활성 금속 층(110)의 증착을 가능하게 하도록 구성될 수 있다. 일단 활성 금속 층(110)이 증착되면, 계면 층(106)이 더 이상 플라즈마(118) 또는 다른 반응성 재료들에 노출되지 않으며, 따라서, 활성 금속 층(110)의 증착은 성장 기간의 말단을 구성할 수 있고, 이는 추가적인 질화 실리콘 성장을 종료시키기 때문에, 계면 층(106)은 전형적으로 기존의 두께로 남아 있을 것이다.
일부 실시예들에 있어서, 계면 재료는 활성 금속 층(110)과 계면 층(106) 사이에 배치될 수 있다. 계면 재료는 티타늄, 산화 티타늄, 텅스텐, 또는 다른 장벽 재료일 수 있다. 다양한 실시예들에 있어서, 계면 재료는 활성 금속 층과 계면 층(106)의 이온들 사이의 장벽(예를 들어, 터널링 층)으로서 역할할 수 있다.
도 4a 내지 도 4c는 본 개시의 다양한 실시예들에 대한 제조 기술들에 관한 것이다. 이제 도 4a를 참조하면, 예(400)가 제공된다. 예(400)는 금속 증착/에칭 기법과 관련하여 계면 층(106)의 형성에 관한 것이다. 이에 반해서, 도 4b의 예(410)는 에칭/금속 증착 기법과 관련하여 계면 층(106)의 형성에 관한 것이다. 후자의 예(예를 들어, 예(410))에 있어서, 산화물(412)은 그 내부에서 계면 층(106)이 성장되고 활성 금속 층(110)이 증착될 수 있는 중심 개구를 생성하기 위하여 에칭되었다. 일부 실시예들에 있어서, 평탄화 단계는 예(410)에 예시된 구조체를 획득하기 위하여 수행될 수 있다. 도 4c에 있어서, 예(420)는 증착/에칭 기법과 관련하여 계면 층(106)의 형성에 관한 것이다. 이러한 예에 있어서, 제 1 단자(422) 및 제 2 단자(424)가 도시되며, 여기에서 제 1 단자(422)는 COMS 기판(426) 위에 배치된다. 이상의-포함된 특허 출원들에서 설명된 바와 같이, 제 1 단자(422)는 구리 또는 알루미늄 재료(금속 또는 합금)로 형성될 수 있다. 다음으로, 산화물 층이 증착되고 개구부가 형성되며, 여기에서 접착 또는 장벽 층(428)이 배치된다. 일부 실시예들에 있어서, 장벽 층(428)(예를 들어, 티타늄, 질화 티타늄, 질화 텅스텐, 티타늄 텅스텐, 등)은 제 1 단자(422)의 부분으로서 또는 접촉 재료 층으로서 간주될 수 있다. 전형적으로 평탄화 단계 이후에, 계면 층(106)(예를 들어, 이상에서 논의된 비-화학량론적 질화 실리콘), 활성 금속 층(110)(예를 들어, 이상에서 논의된 은 또는 알루미늄 금속 또는 합금), 및 장벽 재료(426)(예를 들어, 티타늄, 질화 티타늄, 질화 탄탈럼, 텅스텐, 티타늄 텅스텐, 등)가 증착될 수 있다. 이러한 3개의 재료 층들이 필라(pillar) 구조체를 형성하기 위하여 에칭될 수 있으며, 산화물(412)이 증착될 수 있다. 평탄화 프로세스 다음에, 장벽(426)의 상단 표면이 노출된다. 다양한 실시예들에 있어서, 제 2 단자(424)는 장벽(426)의 상단 표면과 접촉하도록 형성될 수 있다. 일부 실시예들에 있어서, 제 2 단자(424)는 추가적인 장벽 재료(예를 들어, 질화 탄탈럼, 등) 및 금속-함유 층(예를 들어, 알루미늄 또는 구리 금속 또는 합금)을 포함할 수 있다.
도 5a 내지 도 5c는 본 개시의 하나 이상의 추가적인 실시예들에 따른 예시적인 메모리 셀들을 예시한다. 도 5a에서, 메모리 칩 제조와 연관된 (예를 들어, 섭씨 400 도보다 더 큰) 더 높은 온도의 프로세스들 동안 활성 금속 층의 열적 확산을 완화시키도록 구성된 메모리 셀(500)이 도시된다. 따라서, 메모리 셀(500)은 메모리 셀(500)의 더 큰 제조 수율, 더 낮은 제조 비용, 및 더 큰 동작 신뢰성을 야기할 수 있다. 메모리 셀(500)의 실시예들이 적절한 경우 다른 개시된 메모리 디바이스들에 대하여 이용될 수 있으며, 이의 역일 수도 있다는 것이 이해되어야만 한다.
메모리 셀(500)은 접촉 층(508)을 포함할 수 있다. 다양한 실시예들에 있어서, 접촉 층(508)은 전도성 재료를 포함할 수 있다. 이러한 전도성 재료의 예들은 재료를 포함하는 금속, 또는 전도성 실리콘(예를 들어, 도핑된 실리콘) 재료를 포함할 수 있다. 적어도 하나의 실시예에 있어서, 접촉 층(508)은 실질적으로 본원에서 설명된 접촉 층(104)과 유사할 수 있지만, 이러한 실시예(들)에 한정되는 것은 아니다. 계면 층(506)은 접촉 층(508) 위에 놓이도록 제공된다. 다양한 실시예들에 있어서, 계면 층(506)은 저항성 스위칭 재료를 포함할 수 있다. 일 예는 재료를 포함하는 실리콘, 예컨대 실리콘, 질화 실리콘, 산화 실리콘, 또는 적절한 퍼센트의 전술한 것을 포함하는 재료를 포함한다. 추가적인 예들은 적어도 부분적으로 메모리 셀(500)의 활성 금속 층(502)의 이온들에 대하여 투과성인 비-화학량론적 재료(예를 들어, 재료를 포함하는 비-화학량론적 실리콘, 재료를 포함하는 비-화학량론적 질화 실리콘, 재료를 포함하는 비-화학량론적 산화 실리콘, 등등)를 포함한다. 추가적인 예들은 비정질 재료, 비정질 질화 실리콘 재료, 비정질 산화 실리콘 재료, 또는 유사한 것, 또는 전술한 것들 중 임의의 것의 적절한 비정질 형태(예를 들어, 비-화학량론적 비정질 질화 실리콘 재료, 등)를 포함한다.
전술한 것에 더하여, 메모리 셀(500)은 계면 층(506) 위에 놓이는 차단 층(504)을 포함할 수 있다. 일부 실시예들에 있어서, 차단 층(504)은 하이-k(high-k) 유전체 재료일 수 있다. 다양한 실시예들에 있어서 차단 층(504)은 산화물 재료일 수 있으며, 적어도 일부 실시예들에 있어서 차단층(504)은 질화물 재료(예를 들어, 하이-k 질화물 재료)일 수 있다. 하나 이상의 예시적인 실시예들에 있어서, 차단 층(504)은 다음으로 구성된 그룹으로부터 선택된 재료를 포함할 수 있다: SiO2, Al2O3, HfO2, ZrO2, Ta2O5, TaO, TiO, WO2, WO3, HfSiO, HfAlO, 또는 전술한 것들의 적절한 조합.
메모리 셀(500)은 추가적으로 활성 금속 층(502)을 포함할 수 있다. 활성 금속 층(502)은 본원에서 설명되거나 또는 당업계에서 알려진 임의의 적절한 금속 재료, 또는 적절한 금속 화합물을 포함할 수 있다. 적어도 하나의 실시예에 있어서, 활성 금속 층(502)은 Al, Ti, Ag, Cu, 전술한 것들 중 하나 이상의 질화물, 또는 전술한 것들 중 하나 이상의 산화물을 포함할 수 있다. 금속 재료 또는 금속 화합물 재료는 차단 층(504)에 대하여 낮은 확산율을 갖도록 선택될 수 있다. 일부 실시예들에 있어서, 활성 금속 층(502)은 Al, AlN, Ti, TiN, Cu, 또는 비-화학량론적 Cu 하급-산화물(예를 들어, CuOx, 여기에서 0<x<2)을 포함할 수 있으며; 차단 층(504)은 HfO2 또는 TiO를 포함할 수 있고; 계면 층(506)은 SiN을 포함할 수 있으며, 접촉 재료(508)는 그 위에 계면 층(506)이 형성될 수 있는 적절한 전기 전도체를 포함할 수 있다. 적어도 하나의 실시예에 있어서, 차단 층(504)에 대하여 선택된 제 1 재료는 활성 금속 층(502)의 이온들에 대하여 제 1 확산율을 가질 수 있으며, 계면 층(506)에 대하여 선택된 제 2 재료는 활성 금속 층(502)의 이온들에 대하여 제 2 확산율을 가질 수 있고, 제 1 확산율과 제 2 확산율의 비율은 약 1 대 약 30(1:30)일 수 있다.
도 5b는 추가적인 실시예들에 따른 샘플적인 메모리 셀(510)의 블록도를 도시한다. 메모리 셀(510)은 활성 금속 층(502B), 계면 층(504B) 및 전기 전도성 접촉 층(506B)을 포함할 수 있다. 계면 층(504B)은 활성 금속 층(502B)의 이온들에 대하여 상대적으로 높은 투과성을 갖도록 선택된다. 예를 들어, 섭씨 400-450 도의 고온 베이크(bake)에 응답하여, 활성 금속 층(502B)의 이온들이 계면 층(504B) 전체에 걸쳐 확산할 수 있다. 일부 측면들에 있어서, 전기적 단락(508B)이 계면 층(504B) 내에 형성될 수 있다. 존재할 때, 전기적 단락(508B)은 메모리 셀(510)의 효율을 약화시킬 수 있다.
도 5c는 추가적인 실시예들에 따른 샘플적인 메모리 셀(520)의 블록도를 도시한다. 메모리 셀(520)은, 접촉 층(506C) 위에 놓이며 활성 금속 층(502C)과 계면 층(504C) 사이에 위치되는 차단 층(503C)을 포함한다. (예를 들어, 섭씨 400-450 도의) 고온 베이크에 응답하여, 활성 금속 층(502C)의 이온들이 차단 층(503C) 내에서 확산할 수 있다. 그러나, 이온들은 계면 층(504C) 내에서는 크게 확산하지 않는다. 고온 베이크 다음에, 이온이 확산된 차단 층(503C)은, 예를 들어, 형성 전압 또는 프로그래밍 전압에 응답하여 계면 층(504C) 내의 전도성 필라멘트의 형성을 위한 활성 금속 층(502C)의 이온들의 소스일 수 있다.
도 6a 내지 도 6c는 추가적인 실시예들에 따른 메모리 셀(600)의 프로그래밍 및 소거 기능을 도시한다. 메모리 셀(600)은, 본원의 다른 어딘가에서 설명된(또는 당업계에 공지된) 층들과 실질적으로 유사한, 활성 금속 층(602), 차단 층(604), 계면 층(606) 및 접촉 층(608)을 포함할 수 있다. 도 6a는, 메모리 셀(600)이 고온 베이크 프로세스에 노출되었던 일 실시예를 예시한다. 활성 금속 층(602)으로부터의 금속 입자들이 차단 층(604) 내에서 상당히 확산되었다. 차단 층(604) 내에서의 금속 입자들의 이러한 확산은, 차단 층(604)이 차단 층(604)의 절연 재료(예를 들어, 하이-k 유전체, 산화물, 등)의 고유 전기 저항률보다 훨씬 더 낮은 전기 저항률을 갖게끔 할 수 있다. 일부 실시예들에 있어서, 차단 층(604)은 고온 베이크 프로세스 이후에 활성 금속 층(602)과 실질적으로 유사한 전기 저항률을 가질 수 있으며, 반면, 다른 실시예들에 있어서, 고온 베이크 다음의 차단 층(604) 내의 금속 입자들의 확산은 차단 층(604)의 상단 표면으로부터 차단 층(604)의 하단 표면까지의 전기적 연속성을 생성하지 않는다. 후자의 실시예들에 있어서, 형성 전압이 메모리 셀(600)에 인가될 수 있으며, 이는 차단 층(604)의 나머지(예를 들어, 확산되지 않은) 부분을 통한 입자들의 필드-유도 드리프트(field-induced drift)를 야기할 수 있다.
하나 이상의 실시예들에 있어서, 계면 층(606) 내로의 금속 입자들의 일부 확산이 발생할 수 있다. 그러나, 이러한 실시예들에 있어서, 계면 층(606) 내로의 확산은 활성 금속 층(602)과 접촉 층(608) 사이의 전기 저항률에 영향을 줄 정도의 양은 아니다. 일부 실시예들에 있어서, 차단 층(604) 내로의 활성 금속 입자들의 확산은, 차단 층(604)이 메모리 셀(600)에 인가되는 적절한 자극(예를 들어, 전기장, 전류, 전압, 등)에 응답하여 계면 층(606) 내에서 금속 입자 드리프트의 소스로서 역할하게끔 하기에 충분할 수 있다.
도 6b는 활성 금속 층(602)과 접촉 층(608) 사이에 프로그래밍 신호가 인가된 다음의 메모리 셀(600)의 일 실시예를 도시한다. 적어도 하나의 실시예에 있어서, 프로그래밍 신호는 약 1.5 볼트 내지 약 3.0 볼트의 범위 내의 전압일 수 있지만, 계면 층(606)을 통한 전도성 필라멘트의 형성을 유도하기에 적절한 다른 전압들이 본 발명의 범위 내의 다른 실시예들에서 이용될 수 있다. 예시된 바와 같이, 전도성 필라멘트는 차단 층(604)으로부터 접촉 층(608)으로 연장하며, 이는 메모리 셀(600)이 낮은 저항 상태에 진입하게끔 한다. 도 6c는 메모리 셀(600)에 소거 펄스가 인가된 이후의 메모리 셀(600)을 도시한다. 일 실시예에 있어서, 소거 펄스는 프로그래밍 펄스와 반대되는 극성 및 약 1.5 볼트 내지 약 3.0 볼트 내의 크기를 가질 수 있다. 소거 펄스는 계면 층(606) 내에서 다시 차단 층(604)으로 향하는 금속 이온들의 드리프트를 야기할 수 있으며, 이는 계면 층(606)을 통한 전도성 필라멘트의 전기적 연속성을 파괴한다. 소거 펄스 다음에, 메모리 셀(600)은 실질적으로 계면 층(606)의 전기 저항과 동일한 높은 저항 상태이다.
NH3을 이용한 계면 층 성장 조절을 위한 예시적인 방법
전술된 도면들은 몇몇 컴포넌트들 또는 메모리 아키텍처들 사이의 상호작용과 관련하여 설명되었다. 이러한 도면들이 본원에 명시된 그들의 컴포넌트들 및 아키텍처들, 명시된 컴포넌트들/아키텍처들 중 일부, 및/또는 추가적인 컴포넌트들/아키텍처들을 포함할 수 있다는 것이 이해되어야만 한다. 서브-컴포넌트들이 부모 아키텍처 내에 포함되는 대신 다른 서브-컴포넌트들에 전기적으로 연결되는 것으로서 또한 구현될 수 있다. 추가적으로, 개시된 하나 이상의 프로세스들이 집성 기능성을 제공하는 단일 프로세스로 결합될 수 있다. 예를 들어, 단일 프로세스를 이용하여 반도체 셀의 프로그래밍 및 소거를 가능하게 하기 위하여 프로그래밍 프로세스는 소거 프로세스를 포함할 수 있거나, 또는 이의 역일 수 있다. 이에 더하여, 복수의 셀 메모리 아키텍처들의 개별적인 로우(row)들이 개별적으로 소거될 수 있거나 또는 그룹들로 소거될 수 있다는 것(예를 들어, 복수의 로우들이 동시에 소거됨)이 이해되어야만 한다. 또한, 특정 로우 상의 복수의 메모리 셀들이 그룹들로 프로그래밍되거나(예를 들어, 복수의 메모리 셀들이 동시에 프로그래밍됨) 또는 개별적으로 프로그래밍될 수 있다는 것이 이해되어야만 한다. 개시된 아키텍처들의 컴포넌트들이 또한 본원에서 특별하게 설명되지는 않았지만 당업자들에게 알려진 하나 이상의 다른 컴포넌트들과 상호작용할 수 있다.
이상에서 설명된 예시적인 도면들을 고려하면, 개시된 내용에 따라 구현될 수 있는 프로세스 방법들이 도 7 내지 도 9의 순서도를 참조하여 더 양호하게 이해될 것이다. 설명의 간명함을 위하여, 도 7 내지 도 9의 방법들은 일련의 블록들로서 도시되고 설명되며, 청구되는 내용이 블록들의 순서에 의해 제한되지 않도록 의도되고 이해되어야 하며, 일부 블록들이 본원에 도시되고 설명되는 순서와는 상이한 순서들로 및/또는 다른 블록들과 동시에 일어날 수 있다. 또한, 본원에서 설명되는 방법들을 구현하기 위하여 요구되는 모든 블록들이 반드시 예시되는 것은 아닐 수 있다. 추가적으로, 본 명세서 도처에 개시된 방법들은 이러한 방법론들을 전자 디바이스에 전송하고 및 전달하는 것을 가능하게 하기 위하여 제조 물품 상에 저장될 수 있다는 것이 추가로 이해되어야만 한다. 사용되는 바와 같은, 용어 제조 물품은 임의의 컴퓨터-판독가능 디바이스로부터 액세스 가능한 컴퓨터 프로그램, 캐리어(carrier)를 갖는 디바이스, 또는 저장 매체를 포괄하도록 의도된다.
도 7은 예시적인 방법(700)을 예시한다. 방법(700)은 제 1 단자 위에서 실란 및 NH3 플라즈마를 이용하여 계면 층 성장을 조절하는 것을 제공할 수 있다. 예를 들어, 참조 번호 702에서, 2-단자 메모리 디바이스와 연관된 선택적으로 접촉(예를 들어, 금속 또는 실리콘 함유) 층을 포함하는 이상에서 설명된 제 1 단자를 갖는 기판이 성장 챔버에 수용될 수 있다. 일부 실시예들에 있어서, 접촉(예를 들어, 실리콘 함유 도핑된 폴리실리콘) 층이 CMOS 기판 위에 존재할 수 있으며, 이러한 경우에 있어서, (예를 들어, 섭씨 300-450 도 이상의) 상대적으로 높은 온도들에서 일어나는 성장 프로세스가 CMOS 기판의 엘러먼트들을 손상시키거나 또는 파괴할 수 있다. 일부 실시예들에 있어서, 다른 유형들의 접촉 재료(예를 들어, 장벽 재료)가 사용될 수 있거나, 또는, 접촉 층이 사용되지 않을 수 있다.
참조 번호 704에서, 실리콘(예를 들어, SiH4, 실란, 등) 및 질소(예를 들어, NH3)를 포함하는 플라즈마가 성장 챔버 내로 도입될 수 있다. 일부 실시예들에 있어서, 성장 챔버와 연관된 실질적으로 전체 환경이 도입되는 NH3으로 구성될 수 있다.
일 실시예에 있어서, 참조 번호 706에서, 저항성 스위칭의 성장은 접촉(예를 들어, 실리콘 함유) 층에 의해 가능해질 수 있다. 저항성 스위칭 재료는 2-단자 메모리 셀의 계면 층을 구성할 수 있으며, 여기에서 계면 층은 접촉(예를 들어, 실리콘 함유) 층 또는 장벽 재료 층과 활성 금속 층 사이에 위치된다. 다양한 실시예들에 있어서, 저항성 스위칭 재료는 다음의 재료들 중 하나 또는 2개 이상의 조합을 포함할 수 있다: 비-화학량론적 질화 실리콘 예컨대 실리콘 하급-질화물, 예를 들어, SiNx, 1<x<1.333, 또는 유사한 것. 일부 실시예들에 있어서, 이상에서 언급되는 바와 같이, 저항성 스위칭 재료는 사실상 비정질일 수 있으며, 활성 금속 층으로부터의 금속 재료들이 그 안에 트래핑되고 전도성 필라멘트를 형성하게 되는 복수의 결함부들을 포함할 수 있다.
이제 도 8을 참조하면, 예시적인 방법(800)이 도시된다. 방법(800)은 질소(예를 들어, NH3) 플라즈마를 이용하여 2-단자 메모리 셀의 계면 층 성장을 조절하는 것과 관련된 추가적인 특징들 또는 측면들을 제공할 수 있다. 예를 들어, 참조 번호 802에서, 접촉(예를 들어, 실리콘 함유) 층은 (사용되는 경우) 도 7의 참조 번호 706과 관련하여 발생할 수 있는 저항성 스위칭 재료의 성장을 가능하게 하기 이전에 세정될 수 있다. 접촉(예를 들어, 실리콘 함유) 층을 세정하는 단계는, 세정 이전에 접촉(예를 들어, 금속 또는 실리콘 함유) 층 상에 존재하는 다른 산화물들, 오염물질들, 또는 다른 바람직하지 않은 엘러먼트들을 제거하는 단계를 포함할 수 있다.
참조 번호 804에서, 활성 금속 층이 계면 층 위에 증착될 수 있다. 계면 층 상에 활성 금속 층을 증착함으로써, 성장(예를 들어, 계면 층을 포함하는 증착되고 있는 질화 실리콘과 연관된 질화 프로세스)이 완결된다. 결과로서, 일부 실시예들에 있어서, 활성 금속 층의 증착은 목표 두께에 도달하는 저항성 스위칭 재료와 일치할 수 있으며, 이는 참조 번호들 806 및 808과 관련하여 추가적으로 상세화된다. 이상에서 논의된 바와 같이, 일부 실시예들에 있어서, 계면 재료는 단계(804)에서 활성 금속 재료를 증착하는 단계 이전에 증착될 수 있다. 계면 재료의 증착은 또한 CMOS 제조 기술들에 대한 제한들 내에서 이루어질 수 있다.
예를 들어, 참조 번호 806에서, 계면 층 및/또는 계면 층을 구성하는 산화물과 연관된 목표 두께 데이터가 수신될 수 있다. 참조 번호 808에서, 참조 번호 804를 참조하여 설명된 활성 금속 층의 증착이 목표 두께 데이터에 의해 설명되는 두께까지의 산화물 성장에 응답하여 개시될 수 있다.
도 9는 본 개시의 추가적인 실시예들에 따른 샘플적인 방법(900)의 순서도를 도시한다. 902에서, 방법(900)은 집적 회로(IC) 칩의 기판 또는 절연 층 내에 형성된 접촉 재료 위에 놓이는 계면 층을 형성하는 단계를 포함할 수 있다. 다양한 실시예들에 있어서, 계면 층은 활성 금속의 이온들에 대하여 투과성이 되도록 선택될 수 있다. 일 실시예에 있어서, 계면 층은 적절한 실리콘 함유 층일 수 있다. 대안적인 또는 추가적인 실시예들에 있어서, 계면 층은 질화 실리콘 재료일 수 있다. 904에서, 방법(900)은, 계면 층에 대하여 활성 금속의 이온들에 대해 낮은 투과성을 갖도록 구성된, 계면 층 위에 놓이는 차단 층을 형성하는 단계를 포함할 수 있다. 일부 실시예들에 있어서, 차단 층은 양호한 열적 안정성을 갖는 하이-k 유전체 재료, 산화물 재료, 또는 질화물 재료를 포함할 수 있다. 일부 실시예들에 있어서, 차단 층은 다음으로 구성된 그룹으로부터 선택될 수 있다: SiO2, Al2O3, HfO2, ZrO2, Ta2O5, TaO, TiO, WO2, WO3, HfSiO, HfAlO, 또는 전술한 것들의 적절한 조합. 적어도 하나의 실시예에 있어서, 차단 층의 투과성은 계면 층의 투과성의 약 1/30일 수 있다. 906에서, 방법(900)은 활성 금속의 이온들의 소스인 차단 층 위에 활성 금속의 층을 형성하는 단계를 포함할 수 있다. 다양한 실시예들에 있어서, 활성 금속은 은(Ag), 구리(Cu), 금(Au), 티타늄(Ti), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 탄탈럼(Ta), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 코발트(Co), 백금(Pt), 및 팔라듐(Pd)을 포함할 수 있다. 전술한 것(예를 들어, 금속 질화물)의 화합물 또는 조합들, 합금들뿐만 아니라, 다른 적절한 전도성 재료들이 본 개시의 일부 측면들에서 활성 금속에 대하여 선택될 수 있다. 하나 이상의 다른 실시예들에 있어서, 활성 금속 재료는 질소 또는 산소와의 Al, Ti, Ag 또는 Cu의 적절한 화합물을 포함할 수 있다. 예를 들어, 적어도 하나의 실시예에 있어서, 활성 금속은 AlN, TiN, Cu 하급-산화물(CuOx, 여기에서 0<x<2)을 포함할 수 있다. 적어도 하나의 실시예에 있어서, 계면 층은 SiN을 포함할 수 있으며, 차단 층은 산화 하프늄, 산화 지르코늄 및 산화 티타늄을 포함할 수 있고, 활성 금속 층은 AlN, TiN, 또는 Cu 하급-산화물을 포함할 수 있다. 908에서, 방법(900)은 IC 칩의 CMOS 디바이스의 형성과 연관된 섭씨 400 도보다 더 높은 고온 베이크 프로세스를 구현하는 단계를 포함할 수 있다.
예시적인 동작 환경들
개시된 내용의 다양한 측면들에 대한 맥락을 제공하기 위하여, 도 10 및 도 11은, 다음의 논의뿐만 아니라, 개시된 내용의 다양한 측면들이 구현되거나 또는 프로세싱될 수 있는 적절한 환경의 간략하고 일반적인 설명을 제공하도록 의도된다. 이상에서 내용이 반도체 아키텍처들 및 이러한 아키텍처들을 제조하고 동작시키기 위한 프로세스 방법론들의 일반적인 맥락에서 설명되었지만, 당업자들은 본 개시가 또한 다른 아키텍처들 또는 프로세스 방법론들과 함께 구현될 수 있다는 것인 인식할 것이다. 또한, 당업자는, 개시된 프로세스들이, 단일-프로세서 또는 다중프로세서 컴퓨터 시스템들, 미니-컴퓨팅 디바이스들, 메인프레임 컴퓨터들뿐만 아니라, 개인용 컴퓨터들, 핸드-헬드 컴퓨팅 디바이스들(예를 들어, PDA, 전화기, 시계), 마이크로프로세서-기반 또는 프로그램가능 가전 전자기기 또는 산업 전자기기, 및 이와 유사한 것을 포함할 수 있는 호스트 컴퓨터와 함께 또는 독립적으로 컴퓨터 프로세서 또는 프로세싱 시스템을 이용하여 실행될 수 있다는 것인 이해할 것이다. 예시된 측면들은 또한, 태스크들이 통신 네트워크를 통해 링크된 원격 프로세싱 디바이스들에 의해 수행되는 분산형 컴퓨팅 환경들에서 실행될 수 있다. 그러나, 청구되는 혁신의 모든 측면들은 아니지만 일부 측면들은 독립형 전자 디바이스들, 예컨대 메모리 카드, 플래시 메모리 모듈, 착탈가능 메모리, 또는 이와 유사한 것 상에서 실행될 수 있다. 분산형 컴퓨팅 환경에서, 프로그램 모듈들은 로컬 및 원격 메모리 저장 모듈들 또는 디바이스들 둘 모두에 위치될 수 있다.
도 10은 본 개시의 측면들에 따른 RRAM 어레이(1002)에 대한 예시적인 동작 및 제어 환경(1000)의 블록도를 예시한다. 본 개시의 적어도 하나의 측면에 있어서, RRAM 어레이(1002)는 다양한 RRAM 메모리 셀 기술을 포함할 수 있다. 특히, RRAM 어레이는 본원에서 설명되는 바와 같은 RRAM 어레이의 스닉(sneak) 경로 전류들을 완화시키거나 또는 회피하도록 구성되거나 또는 동작될 수 있다.
컬럼(column) 제어기(1006)는 RRAM 어레이(1002)에 인접하여 형성될 수 있다. 또한, 컬럼 제어기(1006)는 RRAM 어레이(1002)의 비트 라인들과 전기적으로 결합될 수 있다. 컬럼 제어기(1006)는 개별적인 비트라인들을 제어할 수 있으며, 이는 적절한 프로그래밍, 소거 또는 판독 전압들을 선택된 비트라인들에 인가할 수 있다.
이에 더하여, 동작 및 제어 환경(1000)은 로우 제어기(1004)를 포함할 수 있다. 로우 제어기(1004)는 컬럼 제어기(1006)에 인접하여 형성될 수 있으며, RRAM 어레이(1002)의 워드 라인들과 전기적으로 연결될 수 있다. 로우 제어기(1004)는 적절한 선택 전압을 가지고 메모리 셀들의 특정 로우들을 선택할 수 있다. 또한, 로우 제어기(1004)는 선택된 워드 라인들에 적절한 전압들을 인가함으로써 프로그래밍, 소거 또는 판독 동작들을 가능하게 할 수 있다.
클럭 소스(들)(1008)는 로우 제어기(1004) 및 컬럼 제어기(1006)의 판독, 기입 및 프로그래밍 동작들에 대한 타이밍(timing)을 가능하게 하기 위한 개별적인 클럭 펄스들을 제공할 수 있다. 클럭 소스(들)(1008)는 추가로, 동작 및 제어 환경(1000)에 의해 수신되는 외부 또는 내부 명령들에 응답하여 워드 라인들 또는 비트 라인들의 선택을 가능하게 할 수 있다. 입력/출력 버퍼(1012)는, I/O 버퍼 또는 다른 I/O 통신 인터페이스를 이용하여 컴퓨터 또는 다른 프로세싱 디바이스(미도시)와 같은 외부 호스트 장치에 연결될 수 있다. 입력/출력 버퍼(1012)는, 기입 데이터를 수신하고, 소거 명령어를 수신하며, 판독 데이터를 출력하고, 개별적인 명령어들에 대한 어드레스 데이터뿐만 아니라 어드레스 데이터 및 명령 데이터를 수신하도록 구성될 수 있다. 어드레스 데이터는 어드레스 레지스터(1010)에 의해 로우 제어기(1004) 및 컬럼 제어기(1006)로 전송될 수 있다. 이에 더하여, 입력 데이터는 신호 입력 라인들을 통해 RRAM 어레이(1002)로 전송되고, 출력 데이터는 신호 출력 라인들을 통해 RRAM 어레이(1002)로부터 수신된다. 입력 데이터는 호스트 장치로부터 수신될 수 있으며, 출력 데이터는 I/O 버퍼를 통해 호스트 장치로 전달될 수 있다.
호스트 장치로부터 수신된 명령들이 명령 인터페이스(1014)에 제공될 수 있다. 명령 인터페이스(1014)는 호스트 장치로부터 외부 제어 신호들을 수신하고, 입력/출력 버퍼(1012)에 대한 데이터 입력이 기입 데이터, 명령, 또는 어드레스인지 여부를 결정하도록 구성될 수 있다. 입력 명령들은 상태 머신(state machine)(1016)으로 전송될 수 있다.
상태 머신(1016)은 RRAM 어레이(1002)의 프로그래밍 및 재프로그래밍을 관리하도록 구성될 수 있다. 상태 머신(1016)은 입력/출력 버퍼(1012) 및 명령 인터페이스(1014)를 통해 호스트 장치로부터 명령들을 수신하고, RRAM 어레이(1002)와 연관된 판독, 기입, 소거, 데이터 입력, 데이터 출력, 및 유사한 기능을 관리한다. 일부 측면들에 있어, 상태 머신(1016)은 다양한 명령들의 성공적인 수신 또는 실행과 관련하여 수신확인(acknowledgment)들 및 부정 수신확인들을 전송하고 수신할 수 있다.
판독, 기입, 입력, 출력 등의 기능을 구현하기 위하여 상태 머신(1016)은 클럭 소스(들)(1008)를 제어할 수 있다. 클럭 소스(들)(1008)의 제어는, 출력 펄스들이, 로우 제어기(1004) 및 컬럼 제어기(1006)가 특정 기능을 구현하는 것을 가능하게 하도록 구성되는 것을 야기할 수 있다. 출력 펄스들은, 예를 들어 컬럼 제어기(1006)에 의해 선택된 비트 라인들로, 또는 예를 들어 로우 제어기(1004)에 의해 선택된 워드 라인들로 전송될 수 있다.
도 11과 관련하여, 이하에서 설명되는 시스템들 및 프로세스들은 단일 집적 회로(integrated circuit; IC) 칩, 복수의 IC들, 애플리케이션 특정 집적 회로(application specific integrated circuit; ASIC), 또는 이와 유사한 것과 같은 하드웨어 내에 구현될 수 있다. 추가로, 각각의 프로세스에서 나타나는 프로세스 블록들의 일부 또는 전부의 순서는 제한적으로 간주되지 않아야만 한다. 오히려, 프로세스 블록들의 일부가 다양한 순서로 실행될 수 있으며, 이들의 전부가 본원에 명시적으로 예시되지는 않을 수 있다는 것이 이해되어야만 한다.
도 11을 참조하면, 청구된 내용의 다양한 측면들을 구현하기 위한 적절한 환경(1100)은 컴퓨터(1102)를 포함한다. 컴퓨터(1102)는 프로세싱 유닛(1104), 시스템 메모리(1106), 코덱(1135), 및 시스템 버스(1108)를 포함한다. 시스템 버스(1108)는 비제한적으로 시스템 메모리(1106)를 포함하는 시스템 컴포넌트들을 프로세싱 유닛(1104)에 결합한다. 프로세싱 유닛(1104)은 다양한 이용가능한 프로세스들 중 임의의 프로세서일 수 있다. 듀얼 마이크로프로세서들 및 다른 다중프로세서 아키텍처들이 또한 프로세싱 유닛(1104)으로서 이용될 수 있다.
시스템 버스(1108)는, 비제한적으로, 산업 표준 아키텍처(Industrial Standard Architecture; ISA), 마이크로-채널 아키텍처(Micro-Channel Architecture; MSA), 확장 ISA(Extended ISA; EISA), 통합 드라이브 전자기기(Intelligent Drive Electronics; IDE), VESA 로컬 버스(VESA Local Bus; VLB), 주변기기 컴포넌트 상호연결(Peripheral Component Interconnect; PCI), 카드 버스, 범용 직렬 버스(Universal Serial Bus; USB), 진보형 그래픽스 포트(Advanced Graphics Port; AGP), 개인용 컴퓨터 메모리 카드 국제 협회 버스(Personal Computer Memory Card International Association bus; PCMCIA), 파이어와이어(Firewire)(IEEE 1394), 및 소형 컴퓨터 시스템 인터페이스(Small Computer Systems Interface; SCSI)를 포함하는 임의의 다양한 이용가능한 버스 아키텍처들을 사용하는 메모리 버스 또는 메모리 제어기, 주변기기 버스 또는 외부 버스, 및/또는 로컬 버스를 포함하는 몇몇 유형들의 버스 구조(들) 중 임의의 구조일 수 있다.
시스템 메모리(1106)는 휘발성 메모리(1110) 및 비-휘발성 메모리(1112)를 포함한다. 예컨대 기동 동안에 컴퓨터(1102) 내의 엘러먼트들 사이에서 정보를 전송하기 위한 기본 루틴들을 포함하는 기본 입력/출력 시스템(basic input/output system; BIOS)이 비-휘발성 메모리(1112)에 저장된다. 이에 더하여, 본 혁신들에 따르면 코덱(1135)은 인코더 또는 디코더 중 적어도 하나를 포함할 수 있으며, 여기에서 인코더 또는 디코더 중 적어도 하나는 하드웨어, 소프트웨어, 하드웨어 및 소프트웨어의 조합으로 구성될 수 있다. 코덱(1135)이 별개의 컴포넌트로서 도시되지만, 코덱(1135)이 비-휘발성 메모리(1112) 내에 포함될 수도 있다. 비제한적인 예로서, 비-휘발성 메모리(1112)는 판독 전용 메모리(read only memory; ROM), 프로그램가능 ROM(programmable ROM; PROM), 전기적 프로그램가능 ROM(electrically programmable ROM; EPROM), 전기적 소거가능 프로그램가능 ROM(electrically erasable programmable ROM; EEPROM), 또는 플래시 메모리를 포함할 수 있다. 휘발성 메모리(1110)는 외부 캐시 메모리로서 역할하는 랜덤 액세스 메모리(RAM)를 포함한다. 본 측면들에 따르면, 휘발성 메모리는 기입 동작 재시도 로직(도 11에 미도시) 및 유사한 것을 저장할 수 있다. 비제한적인 예로서, RAM은, 정적 RAM(SRAM), 동적 RAM(DRAM), 동기화 DRAM(SDRAM), 더블 데이터 레이트 SDRAM(DDR SDRAM), 및 증강된 SDRAM(ESDRAM)과 같은 다양한 형태로 이용가능하다.
컴퓨터(1102)는 또한 착탈가능/비-착탈가능, 휘발성/비-휘발성 컴퓨터 저장 매체를 포함할 수 있다. 도 11은, 예를 들어, 디스크 저장부(1114)를 예시한다. 디스크 저장부(1114)는 비제한적으로, 자기 디스크 드라이브, 고체 상태 디스크(SSD) 플로피 디스크 드라이브, 테이프 드라이브, 재즈 드라이브, 집 드라이브, LS-100 드라이브, 플래시 메모리 카드, 또는 메모리 스틱과 같은 디바이스들을 포함한다. 이에 더하여, 디스크 저장부(1114)는, 비제한적으로, 컴팩트 디스크 ROM 드라이브(CD-ROM), CD 기록가능 드라이브(CD-R 드라이브), CD 재기입가능 드라이브(CD-RW 드라이브), 또는 디지털 다용도 디스크 ROM 드라이브(DVD-ROM)와 같은 광 디스크 드라이브를 포함하는 별개의 또는 다른 저장 매체와 조합되는 저장 매체를 포함할 수 있다. 시스템 버스(1108)에 대한 디스크 저장부(1114)의 연결을 가능하게 하기 위하여, 인터페이스(1116)와 같은 착탈가능 또는 비-착탈가능 인터페이스가 전형적으로 사용된다. 디스크 저장부(1114)가 사용자에 대한 정보를 저장할 수 있다는 것이 이해되어야 한다. 이러한 정보는 서버에 또는 사용자 디바이스 상에서 실행되고 있는 애플리케이션에 저장되거나 또는 이에 제공될 수 있다. 일 실시예에 있어, 사용자는, 서버 또는 애플리케이션으로 전송되거나 및/또는 디스크 저장부(1114)에 저장된 정보의 유형을 (예를 들어, 출력 디바이스(들)(1136)를 이용하여) 통지 받을 수 있다. 사용자는, (예를 들어, 입력 디바이스(들)(1128)를 이용하여) 이러한 정보가 서버 또는 애플리케이션과 공유되거나 또는 수집되는 것을 동의(opt-in) 또는 거부(opt-out)하기 위한 기회를 제공받을 수 있다.
도 11이 적절한 운영 환경(1100) 내에서 설명된 기본 컴퓨터 자원들과 사용자들 사이의 중개자로서 역할하는 소프트웨어를 설명한다는 것이 이해될 것이다. 이러한 소프트웨어는 운영 시스템(1118)을 포함한다. 디스크 저장부(1114) 상에 저장될 수 있는 운영 시스템(1118)은 컴퓨터(1102)의 자원들을 제어하고 할당하도록 동작한다. 애플리케이션들(1120)은, 시스템 메모리(1106) 내에 또는 디스크 저장부(1114) 상에 저장된, 부트/셧다운 트랜잭션 테이블 및 유사한 것과 같은 프로그램 데이터(1126) 및 프로그램 모듈들(1124)을 통한 운영 시스템(1118)에 의한 자원들의 관리를 이용한다. 청구된 내용이 다양한 운영 시스템들 또는 운영 시스템들의 조합을 가지고 구현될 수 있다는 것이 이해될 것이다.
사용자는 입력 디바이스(들)(1128)를 통해 명령들 또는 정보를 컴퓨터(1102)로 입력한다. 입력 디바이스들(1128)은 비제한적으로, 포인팅 디바이스, 예컨대 마우스, 트랙볼, 스타일러스, 터치 패드, 키보드, 마이크로폰, 조이스틱, 게임 패드, 위성 접시, 스캐너, TV 튜너 카드, 디지털 카메라, 디지털 비디오 카메라, 웹 카메라, 및 이와 유사한 것을 포함한다. 이러한 그리고 다른 입력 디바이스들이 인터페이스 포트(들)(1130)를 통해서 시스템 버스(1108)를 통해 프로세싱 유닛(1104)에 연결된다. 인터페이스 포트(들)(1130)는, 예를 들어, 직렬 포트, 병렬 포트, 게임 포트, 및 범용 직렬 버스(USB)를 포함한다. 출력 디바이스(들)(1136)는 입력 디바이스(들)(1128)와 동일한 유형의 포트들 중 일부를 사용한다. 따라서, 예를 들어, USB 포트가 컴퓨터(1102)에 입력을 제공하고 컴퓨터(1102)로부터 출력 디바이스(1136)로 정보를 출력하기 위해 사용될 수 있다. 출력 어댑터(1134)는 다른 출력 디바이스들(1136) 중에서도 특별한 어댑터들을 요구하는 모니터들, 스피커들, 및 프린터들과 같은 일부 출력 디바이스들(1136)이 존재한다는 것을 예시하기 위해 제공된다. 출력 어댑터들(1134)은, 비제한적인 예시로서, 출력 디바이스(1136)와 시스템 버스(1108) 사이의 연결 수단을 제공하는 비디오 및 사운드 카드들을 포함할 수 있다. 원격 컴퓨터(들)(1138)와 같은 다른 디바이스들 또는 디바이스들의 시스템들이 입력 및 출력 성능들 둘 모두를 제공할 수 있다는 것이 주목되어야 한다.
컴퓨터(1102)는 원격 컴퓨터(들)(1138)와 같은 하나 이상의 원격 컴퓨터들에 대한 논리적 연결들을 사용하는 네트워크화된 환경에서 동작할 수 있다. 원격 컴퓨터(들)(1138)는 개인용 컴퓨터, 서버, 라우터, 네트워크 PC, 워크스테이션, 마이크로프로세서 기반 기기, 피어 디바이스, 스마트 폰, 태블릿, 또는 다른 네트워크 노드일 수 있으며, 전형적으로 컴퓨터(1102)에 관해 설명된 엘러먼트들 중 다수를 포함한다. 간명함을 위하여, 오로지 메모리 저장 디바이스(1140)만이 원격 컴퓨터(들)(1138)와 함께 예시된다. 원격 컴퓨터(들)(1138)가 네트워크 인터페이스(1142)를 통해 그리고 그 뒤 연결된 통신 연결(들)(1144)을 통해 컴퓨터(1102)에 논리적으로 연결된다. 네트워크 인터페이스(1142)는 LAN(local-area networks) 및 WAN(wide-area networks) 및 셀룰러 네트워크들과 같은 유선 및/또는 무선 통신 네트워크들을 포괄한다. LAN 기술들은 FDDI(Fiber Distributed Data Interface), CDDI(Copper Distributed Data Interface). 이더넷, 토큰 링, 및 유사한 것을 포함한다. WAN 기술들은 비제한적으로, 점-대-점 링크들, ISDN(Integrated Services Digital Networks) 및 그 변형들과 유사한 회로 스위칭 네트워크들, 패킷 스위칭 네트워크들, 및 DSL(Digital Subscriber Lines)을 포함한다.
통신 연결(들)(1144)은 네트워크 인터페이스(1142)를 시스템 버스(1108)에 연결하는데 이용되는 하드웨어/소프트웨어를 지칭한다. 예시적인 명료성을 위하여 통신 연결(1144)이 컴퓨터(1102) 내부에 있는 것으로 도시되지만, 이는 또한 컴퓨터(1102) 외부에 있을 수도 있다. 네트워크 인터페이스(1142)로의 연결을 위해 필요한 하드웨어/소프트웨어는, 오로지 예시적인 목적으로, 표준 전화기 등급 모뎀들, 케이블 모뎀들 및 DSL 모뎀들, ISDN 어댑터들, 및 유선 및 무선 이더넷 카드들, 허브들, 및 라우터들을 포함하는 모뎀들과 같은 내부 및 외부 기술들을 포함한다.
본 개시의 예시된 측면들은 또한, 특정 태스크들이 통신 네트워크를 통해 링크된 원격 프로세싱 디바이스들에 의해 수행되는 분산형 컴퓨팅 환경들에서 실행될 수 있다. 분산형 컴퓨팅 환경에서, 프로그램 모듈들 또는 저장된 정보, 명령어들, 또는 이와 유사한 것은 로컬 또는 원격 메모리 저장 디바이스들에 위치될 수 있다.
또한, 본 혁신(들)에서 설명된 다양한 컴포넌트들이, 본 개시의 실시예들을 구현하기 위하여 적절한 값의 회로 엘러먼트들 및 컴포넌트들을 포함할 수 있는 전기 회로(들)를 포함할 수 있다는 것이 이해될 것이다. 또한, 다양한 컴포넌트들 중 다수가 하나 이상의 IC 칩들 상에 구현될 수 있다는 것이 이해될 수 있을 것이다. 예를 들어, 일 실시예에 있어, 컴포넌트들의 하나의 세트가 단일 IC 칩 내에 구현될 수 있다. 다른 실시예들에 있어, 개별적인 컴포넌트들 중 하나 이상이 별개의 IC 칩들 상에 제조되거나 또는 구현된다.
본원에서 사용되는 바와 같은 용어들 "컴포넌트", "시스템", "아키텍처" 및 유사한 것은 컴퓨터 또는 전자-연관형 엔터티, 또한 하드웨어, 하드웨어 및 소프트웨어의 조합, (예를 들어, 실행중인) 소프트웨어, 또는 펌웨어를 지칭하도록 의도된다. 예를 들어, 컴포넌트는 하나 이상의 트랜지스터들, 메모리 셀, 트랜지스터들 또는 메모리 셀들의 배열, 게이트 어레이, 프로그램가능 게이트 어레이, 애플리케이션 특정 집적 회로, 제어기, 프로세서, 프로세서 상에서 구동 중인 프로세스, 반도체 메모리, 컴퓨터, 또는 이와 유사한 것과의 객체 실행가능 프로그램 또는 애플리케이션 액세싱 또는 인터페이싱, 또는 이들의 적절한 조합일 수 있다. 컴포넌트는 소거가능 프로그래밍(예를 들어, 소거가능 메모리에 적어도 부분적으로 저장된 프로세스 명령들) 또는 하드 프로그래밍(예를 들어, 제조시 비-소거가능 메모리에 버닝(burn)된 프로세스 명령어들)을 포함할 수 있다.
예시로서, 메모리로부터 실행되는 프로세스 및 프로세서 둘 모두가 컴포넌트일 수 있다. 다른 예로서, 아키텍처는, 전자 하드웨어의 배열(예를 들어, 병렬 또는 직렬 트랜지스터들), 프로세싱 명령어들 및 전자 하드웨어의 배열에 적합한 방식으로 프로세싱 명령어들을 구현하는 프로세서를 포함할 수 있다. 이에 더하여, 아키텍처는 단일 컴포넌트(예를 들어, 트랜지스터, 게이트 어레이, ...) 또는 컴포넌트들의 배열(예를 들어, 트랜지스터들의 직렬 또는 병렬 배열, 프로그램 회로부와 연결된 게이트 어레이, 파워 리드들, 전기 접지, 입력 신호 라인들 및 출력 신호 라인들, 등등)을 포함할 수 있다. 시스템은 하나 이상의 컴포넌트들뿐만 아니라 하나 이상의 아키텍처들을 포함할 수 있다. 예시적인 일 시스템은, 전원(들), 신호 생성기(들), 통신 버스(들), 제어기들, I/O 인터페이스, 어드레스 레지스터들 등뿐만 아니라 교차된 입력/출력 라인들 및 패스(pass) 게이트 트랜지스터들을 포함하는 스위칭 블록 아키텍처를 포함할 수 있다. 일부 중첩되는 정의들이 예상되며, 시스템 또는 아키텍처가 독립형 컴포넌트, 또는 다른 아키텍처, 시스템 등의 컴포넌트일 수 있다는 것이 이해될 것이다.
전술한 것에 더하여, 개시된 내용은, 전자 디바이스가 개시된 내용을 구현하도록 제어하기 위한, 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 적합한 조합을 생산하기 위한 전형적인 제조, 프로그래밍 또는 엔지니어링 기술들을 사용하는 방법, 장치, 또는 제조 물품으로서 구현될 수 있다. 본원에서 사용되는 용어들 "장치" 및 "제조 물품"은 전자 디바이스, 반도체 디바이스, 컴퓨터, 또는 임의의 컴퓨터-판독가능 디바이스, 캐리어, 또는 매체로부터 액세스가능한 컴퓨터 프로그램을 포괄하도록 의도된다. 컴퓨터-판독가능 매체는 하드웨어 매체, 또는 소프트웨어 매체를 포함할 수 있다. 이에 더하여, 매체는 비-일시적인 매체, 또는 운반 매체를 포함할 수 있다. 일 예에 있어, 비-일시적인 매체는 컴퓨터 판독가능 하드웨어 매체를 포함할 수 있다. 컴퓨터 판독가능 매체의 특정 예들은 비제한적으로 자기 저장 디바이스들(예를 들어, 하드 디스크, 플로피 디스크, 자기 스트립들...), 광 디스크들(예를 들어, CD(compact disk), DVD(digital versatile disk)...), 스마트 카드들, 및 플래시 메모리 디바이스들(예를 들어, 카드, 스틱, 키 드라이브...)을 포함할 수 있다. 컴퓨터-판독가능 운반 매체는 반송파, 또는 이와 유사한 것을 포함할 수 있다. 물론, 당업자들은 개시된 내용의 범위 및 사상으로부터 벗어나지 않고 이러한 구성에 대해 다수의 수정들이 이루어질 수 있음을 인식할 것이다.
이상에서 설명된 것들은 본 혁신의 예들을 포함한다. 물론, 본 혁신을 설명하기 위하여 컴포넌트들 또는 방법론들의 상상할 수 있는 모든 조합을 설명하는 것이 불가능할 수도 있지만, 당업자는 본 혁신의 다수의 추가적인 조합들 및 치환들이 가능하다는 것을 인식할 것이다. 따라서, 개시된 내용은 본 발명의 사상 및 범위 내에 속하는 이러한 모든 수정들, 변형들, 및 변용들을 포괄하도록 의도된다. 또한, 용어 "포함한다", "포함하는", "갖는다" 또는 "갖는" 및 이의 변형들이 상세한 설명 또는 청구항들에서 사용되는 정도까지, 이러한 용어는 청구항에서 전이어로서 사용될 때 "구성되는"이 해석되는 것과 같이 용어 "구성되는"과 유사한 방식으로 포괄적이 되도록 의도된다.
또한, 단어 "예시적인"은 본원에서 예, 사례, 또는 예시로서 역할한다는 것을 의미하기 위해 사용된다. 본원에서 "예시적인"으로서 설명된 임의의 측면 또는 설계는 반드시 다른 측면들 또는 설계들보다 더 선호되거나 바람직한 것으로는 해석되지 않아야 한다. 오히려, 단어 예시적인의 사용은 명확한 방식으로 개념을 제공하도록 의도된다. 본 출원에서 사용되는 바와 같은 용어 "또는"은 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미하도록 의도된다. 즉, 달리 명시되지 않거나 또는 문맥으로부터 명확하지 않은 경우, "X가 A 또는 B를 이용한다"는 자연적인 포괄적 치환들 중 임의의 것을 의미하도록 의도된다. 즉, X가 A를 이용하거나; X가 B를 이용하거나; 또는 X가 A 및 B 둘 모두를 이용하는 경우, "X가 A 또는 B를 이용한다"가 전술한 사례들 중 임의 사례 하에서 충족된다. 이에 더하여, 본 출원 및 첨부된 청구항들에서 사용되는 바와 같은 관사들 "일(a 및 an)"은, 달리 명시되거나 또는 문맥으로부터 단수형을 지시하는 것이 명확하지 않은 한, "하나 이상"을 의미하는 것으로 해석되어야 한다.
추가적으로, 상세한 설명의 일부 부분들이 전자 메모리 내에서 데이터 비트들에 대한 알고리즘들 또는 프로세스 동작들과 관련되어 제공되었다. 이러한 프로세스 설명들 또는 표현들은 당업자들이 작업의 본질을 다른 당업자들에게 효율적으로 전달하기 위해 당업자들에 의해 이용되는 메커니즘들이다. 본원에서 프로세스는 일반적으로 희망되는 결과를 야기하는 행동들의 자기-부합(self-consistent) 시퀀스로 여겨진다. 행동들은 물리적 수량들의 물리적 조작들을 필요로 하는 행동들이다. 필수적이지는 않더라도, 전형적으로, 이러한 수량들은 저장되거나, 전송되거나, 결합되거나, 비교되거나, 및/또는 달리 조작될 수 있는 전기 및/또는 자기 신호들의 형태를 취한다.
원칙적으로 일반적인 용법을 위하여, 이러한 신호들을 비트들, 값들, 엘러먼트들, 심볼들, 문자들, 용어들, 수들, 또는 유사한 것으로 지칭하는 것이 편리하다는 것이 증명되었다. 그러나, 이러한 그리고 유사한 용어들의 전부가 적절한 물리적 수량들과 연관될 것이며, 이들은 단지 이러한 수량들에 적용될 편리한 라벨들에 불과하다는 것을 명심해야만 한다. 특별히 달리 언급되거나 또는 이상의 논의로부터 명백하지 않은 경우, 개시된 내용 전체에 걸쳐 프로세싱, 컴퓨팅, 복제, 모방, 결정, 또는 송신, 및 유사한 것과 같은 용어들을 사용하는 논의들은, 전자 디바이스(들)의 회로들, 레지스터들 또는 메모리들 내의 물리적(전기적 또는 전자적) 수량들로 표현된 데이터 또는 신호들을 조작하거나 또는 이들을 머신 또는 컴퓨터 시스템 메모리들 또는 레지스터들 또는 이러한 다른 정보 저장, 송신 및/또는 디스플레이 디바이스들 내의 물리적 수량들로서 유사하게 표현되는 다른 데이터 또는 신호들로 변환하는 프로세싱 시스템들, 및/또는 유사한 소비자 또는 산업 전자 디바이스들 또는 머신들의 액션들 및 프로세스들을 지칭한다는 것이 이해될 것이다.
이상에서 설명된 컴포넌트들, 아키텍처들, 회로들, 프로세스들 및 유사한 것에 의해 수행되는 다양한 기능들과 관련하여, 이러한 컴포넌트들을 설명하기 위해 사용되는 ("수단"에 대한 언급을 포함하는) 용어들은, 달리 표현되지 않으면, 설명된 컴포넌트의 특정 기능(예를 들어, 기능적 등가물)을 수행하는 임의의 컴포넌트에 대응되도록 의도되며, 이는 심지어 본원에 예시된 실시예들의 예시적인 측면들의 기능을 수행하는 개시된 구조와 구조적으로 균등하지 않은 경우에도 그러하다. 이에 더하여, 특정 특징이 몇몇 구현예들 중 오직 하나에 관해서만 개시되었지만, 이러한 특징이 임의의 주어진 또는 특정 애플리케이션에 대해 바람직할 수 있으며 유리할 수 있을 때 다른 구현예들의 하나 이상의 다른 특징들과 결합될 수 있다. 실시예들이 다양한 프로세스들의 행동들 및/또는 이벤트를 수행하기 위한 컴퓨터-실행가능 명령어들을 갖는 컴퓨터-판독가능 매체뿐만 아니라 시스템을 포함한다는 것이 또한 인식될 것이다.

Claims (19)

  1. 반도체 디바이스를 형성하기 위한 방법으로서,
    제 1 단자를 갖는 상보적 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 기판을 제공하는 단계로서, 상기 제 1 단자는 상기 CMOS 기판 상에 형성되는, 단계;
    상기 제 1 단자 상에 전도성 재료 층을 형성하는 단계;
    실란 플라즈마 및 NH3 플라즈마를 포함하는 프로세싱 챔버 내에서, 상기 전도성 재료 층 상에 비-화학량론적(non-stoichiometric) 실리콘 하급-질화물(sub-nitride)을 포함하는 저항성 스위칭 재료 층을 형성하는 단계;
    상기 저항성 스위칭 재료 층 위에 놓이며 차단 층의 제 1 표면에서 상기 저항성 스위칭 재료 층과 접촉하는 상기 차단 층을 형성하는 단계;
    상기 차단 층 위에 놓이며 상기 차단 층의 제 2 표면에서 상기 차단 층과 접촉하는 활성 금속 재료를 포함하는 활성 금속 층을 형성하는 단계로서, 상기 활성 금속 재료는 질소 또는 산소와의 Al, Ti, Ag 또는 Cu의 화합물, AlN, Ti, TiN, 및 화학식 CuOx(여기에서 0<x<2)를 갖는 비화학량론적 Cu 하급-산화물로 구성된 그룹으로부터 선택되는, 단계; 및
    상기 반도체 디바이스에 섭씨 400 도 이상의 고온 베이크(bake)를 제공하고, 상기 고온 베이크에 응답하여 상기 활성 금속 재료로부터 상기 차단 층 내로의 그리고 부분적으로 상기 저항성 스위칭 재료 층 내로의 금속 입자들의 확산을 유도하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 전도성 재료 층은, 티타늄 함유 재료, 질화 티타늄, 질화 탄탈럼, 텅스텐 함유 재료, 및 티타늄 텅스텐으로 구성된 그룹으로부터 선택되는 전도성 재료로 형성되는, 방법.
  3. 청구항 1에 있어서,
    상기 제 1 단자는 알루미늄(Al) 및 구리(Cu)로 구성된 그룹으로부터 선택된 재료를 포함하는, 방법.
  4. 청구항 1에 있어서,
    상기 비-화학량론적 실리콘 하급-질화물은 SixNy(여기에서 x<y<x+1)를 포함하는 것;
    상기 실란 플라즈마는 SinH(2n+2)으로 구성된 그룹으로부터 선택되는 것; 또는
    상기 실란 플라즈마 및 상기 NH3 플라즈마를 포함하는 상기 프로세싱 챔버 내에서 상기 저항성 스위칭 재료 층을 형성하는 단계는 섭씨 400 도 미만의 온도를 사용하는 것을 더 포함하는 것, 중 적어도 하나인, 방법.
  5. 청구항 1에 있어서,
    상기 차단 층은 상기 활성 금속 층의 금속 입자들에 대하여 제 1 확산율을 가지고, 상기 저항성 스위칭 재료 층은 상기 활성 금속 층의 상기 금속 입자들에 대하여 제 2 확산율을 가지며, 상기 제 1 확산율은 상기 제 2 확산율보다 더 낮은, 방법.
  6. 청구항 5에 있어서,
    상기 제 1 확산율은 상기 제 2 확산율보다 적어도 30배 더 작은, 방법.
  7. 청구항 1에 있어서,
    상기 방법은,
    상기 제 1 단자 위에 제 1 유전체 층을 형성하는 단계; 및
    상기 제 1 단자의 일 부분을 노출시키기 위하여 상기 제 1 유전체 층 내에 제 1 비아를 에칭하는 단계를 더 포함하며,
    상기 전도성 재료 층을 형성하는 단계는, 상기 제 1 비아 내에 그리고 상기 제 1 단자의 상기 부분과 접촉하도록 상기 제 1 유전체 층의 일 부분 위에 상기 전도성 재료 층을 형성하는 단계를 포함하는, 방법.
  8. 청구항 7에 있어서,
    상기 방법은,
    상기 활성 금속 층 상에 장벽 재료 층을 형성하는 단계;
    상기 저항성 스위칭 재료 층을 에칭하는 단계로서, 상기 활성 금속 층 및 상기 장벽 재료 층은 필라(pillar) 구조체를 형성하는, 단계;
    상기 필라 구조체 위에 그리고 그 둘레에 제 2 유전체 층을 형성하는 단계;
    상기 필라 구조체의 상단의 적어도 일 부분을 노출시키는 단계; 및
    제 2 단자를 상기 필라 구조체의 상기 상단과 접촉하도록 형성하는 단계를 더 포함하는, 방법.
  9. 반도체 디바이스로서,
    상보적 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 기판;
    상기 CMOS 기판 상에 배치되는 제 1 단자;
    상기 제 1 단자에 인접하여 배치되고 이와 접촉하는 전도성 재료 층;
    상기 전도성 재료 층에 인접하여 배치되고 이와 접촉하는 저항성 스위칭 재료 층으로서, 상기 저항성 스위칭 재료 층은 비-화학량론적 실리콘 하급-질화물을 포함하는, 상기 저항성 스위칭 재료 층;
    차단 층의 제 1 표면에서 상기 저항성 스위칭 재료 층에 인접하고 상기 저항성 스위칭 재료 층과 접촉하는 상기 차단 층;
    상기 차단 층 상에 배치되며 상기 차단 층의 제 2 표면에서 상기 차단 층과 접촉하는 활성 금속 층으로서, 상기 활성 금속 층은 상기 저항성 스위칭 재료 층 내로 투과가능한 것을 특징으로 하는 복수의 금속 입자들을 포함하고, 상기 차단 층은 상기 금속 입자들에 대하여 상기 저항성 스위칭 재료 층보다 더 낮은 확산율을 가지며, 상기 활성 금속 층은 질소 또는 산소와의 Al, Ti, Ag 또는 Cu의 화합물, AlN, Ti, TiN, 및 화학식 CuOx(여기에서 0<x<2)를 갖는 비화학량론적 Cu 하급-산화물로 구성된 그룹으로부터 선택된 금속 재료로 형성되는, 상기 활성 금속 층; 및
    상기 활성 금속 층에 인접하여 배치되고 이와 접촉하는 제 2 단자를 포함하며,
    상기 차단 층은 상기 제 2 단자와 상기 저항성 스위칭 재료 층 사이에서 상기 차단 층의 두께를 통해 확산되는 상기 활성 금속 층의 상기 복수의 금속 입자들의 제 1 부분을 포함하고, 상기 활성 금속 층의 상기 복수의 금속 입자들의 제 2 부분은 상기 저항성 스위칭 재료 층의 두께보다 더 작은 상기 저항성 스위칭 재료 층의 일 부분 내에서 확산되는, 디바이스.
  10. 청구항 9에 있어서,
    상기 저항성 스위칭 재료 층은 상기 활성 금속 층으로부터의 상기 복수의 금속 입자들을 포함하는 전도성 필라멘트를 포함하는, 디바이스.
  11. 청구항 9에 있어서,
    상기 전도성 재료는, 티타늄 함유 재료, 질화 티타늄, 질화 탄탈럼, 텅스텐 함유 재료, 티타늄 텅스텐으로 구성된 그룹으로부터 선택되는, 디바이스.
  12. 청구항 9에 있어서,
    상기 비-화학량론적 실리콘 하급-질화물은 SiNy(여기에서 1<y<4/3)를 포함하는 것; 또는
    상기 저항성 스위칭 재료 층은 실란 및 NH3 전구체들을 사용하여 형성되며, 상기 실란은 Si3N(4-x)(여기에서 0<x<1)의 화학식을 갖는 것, 중 적어도 하나인, 디바이스.
  13. 청구항 9에 있어서,
    상기 저항성 스위칭 재료 층은 상기 금속 입자들에 대하여 제 1 확산율을 가지며, 상기 차단 층은 상기 금속 입자들에 대하여 제 2 확산율을 가지고, 상기 제 2 확산율은 상기 제 1 확산율의 적어도 1/30인, 디바이스.
  14. 청구항 9에 있어서,
    상기 제 1 단자는 알루미늄(Al) 및 구리(Cu)로 구성된 그룹으로부터 선택된 금속을 포함하는, 디바이스.
  15. 저항성 메모리 디바이스를 형성하기 위한 방법으로서,
    제 1 단자를 갖는 상보적 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 기판을 수용하는 단계로서, 상기 제 1 단자는 상기 CMOS 기판 상에 형성되는, 단계;
    상기 제 1 단자 상에 전도성 재료 층을 형성하는 단계;
    실란 플라즈마 및 NH3 플라즈마를 포함하는 프로세싱 챔버 내에서, 상기 전도성 재료 층 상에 비-화학량론적 하급-질화물을 포함하는 저항성 스위칭 재료 층을 증착하는 단계;
    상기 저항성 스위칭 재료 층 위에 놓이며 차단 층의 제 1 표면에서 상기 저항성 스위칭 재료 층과 접촉하는 상기 차단 층을 형성하는 단계;
    상기 차단 층 위에 놓이며 상기 차단 층의 제 2 표면과 접촉하는 활성 금속 층을 형성하는 단계로서, 상기 차단 층은 상기 활성 금속 층의 금속 이온들에 대하여 제 1 확산율을 가지고, 상기 저항성 스위칭 재료 층은 상기 활성 금속 층의 상기 금속 이온들에 대하여 제 2 확산율을 가지며, 상기 제 1 확산율은 상기 제 2 확산율보다 더 낮고, 상기 활성 금속 층은 질소 또는 산소와의 Al, Ti, Ag 또는 Cu의 화합물, AlN, Ti, TiN, 및 화학식 CuOx(여기에서 0<x<2)를 갖는 비화학량론적 Cu 하급-산화물로 구성된 그룹으로부터 선택된 금속 재료로 형성되는, 단계;
    상기 프로세싱 챔버를 섭씨 400 도 이상의 온도까지 가열하고, 상기 차단 층 내에서의 그리고 부분적으로 상기 저항성 스위칭 재료 층 내에서의 상기 활성 금속 층의 상기 금속 이온들의 확산을 유도하는 단계; 및
    상기 활성 금속 층 상에 제 2 단자를 배치하는 단계로서, 상기 제 1 단자 및 상기 제 2 단자는 상기 저항성 메모리 디바이스의 2개의 단자들인, 단계를 포함하는, 방법.
  16. 제 15 항에 있어서,
    상기 방법은,
    상기 전도성 재료 층 위에 산화물 층을 형성하는 단계; 및
    상기 전도성 재료 층의 적어도 일 부분을 노출시키기 위하여 상기 산화물 층 내에 중심 개구를 형성하는 단계를 더 포함하며,
    상기 실란 플라즈마 및 상기 NH3 플라즈마를 포함하는 상기 프로세싱 챔버 내에서 상기 저항성 스위칭 재료 층을 증착하는 단계는, 상기 산화물 층 내의 상기 중심 개구 내에 상기 저항성 스위칭 재료 층을 증착하는 단계를 더 포함하고;
    상기 활성 금속 층을 형성하는 단계는, 상기 산화물 층 내의 상기 중심 개구 내의 상기 저항성 스위칭 재료 층 상에 상기 활성 금속 층을 형성하는 단계를 포함하며, 상기 활성 금속 층 및 상기 저항성 스위칭 재료 층을 에칭하는 단계를 더 포함하는, 방법.
  17. 제 5 항에 있어서,
    상기 차단 층은 HfO2 및 TiO로 구성된 제 2 그룹으로부터 선택된 재료를 포함하는, 방법.
  18. 제 9 항에 있어서,
    상기 차단 층은 HfO2 및 TiO로 구성된 제 2 그룹으로부터 선택된 재료를 포함하는, 디바이스.
  19. 제 15 항에 있어서,
    상기 차단 층을 형성하는 단계는 HfO2 및 TiO로 구성된 제 2 그룹으로부터 상기 차단 층을 형성하는 단계를 더 포함하는, 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210112206A (ko) * 2020-03-03 2021-09-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 프로그램 가능한 금속화 셀의 확산 장벽층

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021258244A1 (zh) * 2020-06-22 2021-12-30 中国科学院微电子研究所 阻变存储器及其制备方法
US11532785B2 (en) * 2020-10-20 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer in memory cell to prevent metal redeposition
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109056B2 (en) * 2001-09-20 2006-09-19 Micron Technology, Inc. Electro-and electroless plating of metal in the manufacture of PCRAM devices
US8203154B2 (en) * 2001-10-16 2012-06-19 Alliance For Sustainable Energy, Llc Stacked switchable element and diode combination with a low breakdown switchable element
US7247345B2 (en) 2002-03-25 2007-07-24 Ulvac, Inc. Optical film thickness controlling method and apparatus, dielectric multilayer film and manufacturing apparatus thereof
JP4332881B2 (ja) * 2002-04-30 2009-09-16 独立行政法人科学技術振興機構 固体電解質スイッチング素子及びそれを用いたｆｐｇａ、メモリ素子、並びに固体電解質スイッチング素子の製造方法
DE10223954A1 (de) * 2002-05-29 2003-12-11 Infineon Technologies Ag Plasmaangeregtes chemisches Gasphasenabscheide-Verfahren zum Abscheiden von Siliziumnitrid oder Siliziumoxinitrid, Verfahren zum Herstellen einer Schicht-Anordnung und Schicht-Anordnung
US7018863B2 (en) * 2002-08-22 2006-03-28 Micron Technology, Inc. Method of manufacture of a resistance variable memory cell
JP4833664B2 (ja) * 2003-12-15 2011-12-07 古河電気工業株式会社 半導体素子の製造方法
JP5005953B2 (ja) * 2006-05-18 2012-08-22 株式会社ジャパンディスプレイセントラル 薄膜トランジスタ
CN101174671A (zh) 2007-10-18 2008-05-07 天津大学 具有相变特性二氧化钒纳米薄膜的制备方法
CN101814578B (zh) 2009-02-20 2012-03-21 台湾积体电路制造股份有限公司 半导体元件及其制造方法
US8426839B1 (en) * 2009-04-24 2013-04-23 Adesto Technologies Corporation Conducting bridge random access memory (CBRAM) device structures
CN101894853B (zh) 2009-05-22 2012-03-07 中芯国际集成电路制造(上海)有限公司 相变随机存取存储器及制造方法
US8563962B2 (en) * 2009-12-28 2013-10-22 Panasonic Corporation Memory device and method of manufacturing the same
US8314005B2 (en) 2010-01-27 2012-11-20 International Business Machines Corporation Homogeneous porous low dielectric constant materials
KR20110089731A (ko) 2010-02-01 2011-08-09 삼성전자주식회사 배선 랜더를 포함하는 반도체 소자 및 그 제조 방법
JP2011171322A (ja) * 2010-02-16 2011-09-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
CN101894910B (zh) * 2010-07-12 2012-02-22 北京大学 基于非化学剂量比的氮氧硅的双极阻变存储器及制备方法
JP2012089567A (ja) * 2010-10-15 2012-05-10 Toshiba Corp 不揮発性抵抗変化素子
JP5144840B2 (ja) 2010-11-24 2013-02-13 パナソニック株式会社 不揮発性記憶素子、その製造方法、不揮発性記憶装置及び不揮発性記憶素子の設計支援方法
JP5364739B2 (ja) * 2011-02-18 2013-12-11 株式会社東芝 不揮発性抵抗変化素子
CN102244196B (zh) 2011-06-21 2013-06-19 南京大学 一种有序可控纳米硅量子点阵列阻变存储器及其制备方法
JP2013016530A (ja) * 2011-06-30 2013-01-24 Sony Corp 記憶素子およびその製造方法ならびに記憶装置
US8466005B2 (en) 2011-07-22 2013-06-18 Intermolecular, Inc. Method for forming metal oxides and silicides in a memory device
JP5306438B2 (ja) * 2011-11-14 2013-10-02 シャープ株式会社 電界効果トランジスタおよびその製造方法
JP5783961B2 (ja) * 2012-07-09 2015-09-24 株式会社東芝 不揮発性記憶装置
US8946673B1 (en) 2012-08-24 2015-02-03 Crossbar, Inc. Resistive switching device structure with improved data retention for non-volatile memory device and method
US8796102B1 (en) * 2012-08-29 2014-08-05 Crossbar, Inc. Device structure for a RRAM and method
US9093635B2 (en) 2013-03-14 2015-07-28 Crossbar, Inc. Controlling on-state current for two-terminal memory
JP6613142B2 (ja) 2014-01-17 2019-11-27 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子および記憶装置
US9178144B1 (en) * 2014-04-14 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
US10319908B2 (en) * 2014-05-01 2019-06-11 Crossbar, Inc. Integrative resistive memory in backend metal layers
US20160020388A1 (en) * 2014-07-21 2016-01-21 Intermolecular Inc. Resistive switching by breaking and re-forming covalent bonds
US9142764B1 (en) 2014-12-08 2015-09-22 Intermolecular, Inc. Methods of forming embedded resistors for resistive random access memory cells
CN106410024A (zh) * 2015-08-03 2017-02-15 华邦电子股份有限公司 电阻式随机存取存储器
US9601545B1 (en) * 2015-10-15 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Series MIM structures compatible with RRAM process
US9553263B1 (en) * 2015-11-06 2017-01-24 Micron Technology, Inc. Resistive memory elements including buffer materials, and related memory cells, memory devices, electronic systems

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210112206A (ko) * 2020-03-03 2021-09-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 프로그램 가능한 금속화 셀의 확산 장벽층

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