KR20190071221A - 레귤레이터, 이를 포함하는 메모리 시스템 및 이의 동작 방법 - Google Patents

레귤레이터, 이를 포함하는 메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 레귤레이터, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것으로, 레귤레이터는 출력 전압을 분배한 피드백 전압과 기준 전압을 비교하여 비교 신호를 생성하기 위한 비교기와, 상기 출력 전압에 응답하여 제1 노드에 인가되는 펌프 전압의 전류량을 조절하기 위한 전류 공급 스위치와, 상기 비교 신호에 응답하여 내부 노드의 전위를 제어하기 위한 제어부, 및 상기 제1 노드를 통해 전류를 공급받아 상기 내부 노드에 인가하고, 상기 내부 노드의 전위 레벨에 따라 출력 노드에 인가되는 전류량을 조절하여 상기 출력 전압을 생성하기 위한 전류 공급부를 포함한다.

Description

레귤레이터, 이를 포함하는 메모리 시스템 및 이의 동작 방법{Regulator, memory system having the same and operating method thereof}
본 발명은 전자 장치에 관한 것으로, 특히 레귤레이터, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)을 저장 매체로 사용하는 이동 정보 기기들, 특히 스마트폰 및 태블릿 피씨 등의 사용이 증가함에 따라서 메모리 장치에 대한 관심과 중요성이 더욱 커지고 있다.
고속의 프로세서나 멀티코어를 이용한 병렬화뿐만 아니라 다양한 어플리케이션들의 등장으로 인해 반도체 메모리 시스템에 대한 요구 수준은 성능뿐 아니라 신뢰성 측면에서도 계속 높아지고 있다.
메모리 시스템은 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, [0003] gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 시스템은 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 유지되는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 컨트롤러 및 메모리 장치에 전압을 안정적으로 공급하기 위한 레귤레이터를 포함할 수 있다.
본 발명의 실시 예는 소모 전류를 감소시킬 수 있는 레귤레이터, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 레귤레이터는 출력 전압을 분배한 피드백 전압과 기준 전압을 비교하여 비교 신호를 생성하기 위한 비교기와, 상기 출력 전압에 응답하여 제1 노드에 인가되는 펌프 전압의 전류량을 조절하기 위한 전류 공급 스위치와, 상기 비교 신호에 응답하여 내부 노드의 전위를 제어하기 위한 제어부, 및 상기 제1 노드를 통해 전류를 공급받아 상기 내부 노드에 인가하고, 상기 내부 노드의 전위 레벨에 따라 출력 노드에 인가되는 전류량을 조절하여 상기 출력 전압을 생성하기 위한 전류 공급부를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 데이터가 저장되는 메모리 장치, 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하며, 상기 메모리 장치는 제반 동작 시 일정한 출력 전압을 공급하기 위한 레귤레이터를 포함하며, 상기 레귤레이터는 상기 출력 전압을 분배한 피드백 전압과 기준 전압을 비교하여 비교 신호를 생성하기 위한 비교기와, 상기 출력 전압에 응답하여 제1 노드에 인가되는 펌프 전압의 전류량을 조절하기 위한 전류 공급 스위치와, 상기 비교 신호에 응답하여 내부 노드의 전위를 제어하기 위한 제어부, 및 상기 제1 노드를 통해 전류를 공급받아 상기 내부 노드에 인가하고, 상기 내부 노드의 전위 레벨에 따라 출력 노드에 인가되는 전류량을 조절하여 상기 출력 전압을 생성하기 위한 전류 공급부를 포함한다.
본 발명의 실시 예에 따른 레귤레이터의 동작 방법은 펌프 전압을 제1 노드에 인가하되, 상기 출력 전압에 응답하여 상기 제1 노드에 인가되는 전류량을 조절하는 단계와, 상기 제1 노드에 인가된 전류를 상기 내부 노드에 인가하고, 상기 출력 전압을 분배한 피드백 전압과 기준 전압을 비교하여 상기 내부 노드의 전위레벨을 조절하는 단계, 및 상기 내부노드의 전위 레벨에 응답하여 상기 출력 노드에 인가되는 전류량을 조절하여 상기 출력 전압을 생성하는 단계를 포함한다.
본 기술에 따르면, 레귤레이터의 동작 시 출력 전압에 응답하여 펌프 전압의 공급량을 조절함으로써, 소모 전류의 편차를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 레귤레이터의 일 실시 예를 구체적으로 설명하기 위한 도면이다.
도 4는 도 2의 레귤레이터의 다른 실시 예를 설명하기 위한 도면이다.
도 5는 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(300)은 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
메모리 장치(100)는 컨트롤러(200)로부터 채널을 통해 커맨드(CMD) 및 어드레스(ADD)를 수신하고, 메모리 셀 어레이 중 어드레스(ADD)에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스(ADD)에 의해 선택된 영역에 대해 커맨드(CMD)에 해당하는 내부 동작을 수행한다.
예를 들면, 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작 등을 포함하는 제반 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADD)에 의해 선택된 영역에 데이터(DATA)를 프로그램할 것이다. 읽기 동작 시에, 메모리 장치(100)는 어드레스(ADD)에 의해 선택된 영역으로부터 데이터(DATA)를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADD)에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 레귤레이터(140)를 포함한다. 레귤레이터(140)는 메모리 장치(100)의 제반 동작 시 일정한 전압을 안정적으로 공급되도록 구성될 수 있다.
컨트롤러(200)는 채널을 통해 메모리 장치(100)를 제어한다. 컨트롤러(200)는 호스트로부터의 요청에 응답하여 메모리 장치(100)를 커맨드한다.
실시 예로서, 컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 채널을 통해 메모리 장치(100)에 제공할 수 있다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드(CMD) 및 어드레스(ADD)를 채널을 통해 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드(CMD) 및 어드레스(ADD)를 채널을 통해 메모리 장치(100)에 제공할 수 있다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변회로(120)와, 주변회로(120)를 제어하도록 구성된 제어회로(130), 및 주변회로(120)에 안정적인 출력 전압(Vout)을 공급하기 위한 레귤레이터(140)를 포함한다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 다수의 스트링들(strings)을 포함한다. 다수의 스트링들은 데이터가 저장되는 다수의 메모리 셀들을 포함하며, 기판에 수평하게 배열된 2차원 구조 또는 수직으로 배열된 3차원 구조로 형성될 수 있다. 메모리 셀들은 1 비트의 데이터가 저장될 수 있는 싱글 레벨 셀들(single level cells; SLC)로 이루어지거나, 2 비트 이상의 데이터가 저장될 수 있는 멀티 레벨 셀들(multi level cells; MLC), 트리플 레벨 셀들(triple level cell; TLC) 또는 쿼드러플 레벨 셀들(quadruple level cell; QLC)로 이루어질 수 있다. 예를 들면, 멀티 레벨 셀들(MLC)은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 셀이고, 트리플 레벨 셀들(TLC)은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 셀이고, 쿼드러플 레벨 셀들(QLC)은 하나의 메모리 셀에 4 비트의 데이터가 저장되는 셀이다. 서로 다른 스트링들에 포함된 메모리 셀들 중, 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page)라 한다.
주변회로(120)는 전압 생성 회로(121), 로우 디코더(122), 페이지 버퍼(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함한다.
전압 생성 회로(121)는 동작 신호(OP_R)에 응답하여 출력 전압(Vout)을 이용하여 다양한 레벨의 동작 전압들을 생성한다. 예를 들면, 프로그램 동작시, 전압 생성 회로(121)는 프로그램 전압, 패스 전압 및 턴온 전압 등을 생성하고, 생성된 전압들을 글로벌 워드라인들, 글로벌 드레인 셀렉트 라인들 및 글로벌 소오스 셀렉트 라인들에 전달할 수 있다.
로우 디코더(122)는 글로벌 워드 라인들(GWL), 글로벌 드레인 셀렉트 라인들(GDSL) 및 글로벌 소오스 셀렉트 라인들(GSSL)을 통해 전압 생성 회로(121)에 연결되고, 워드 라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 전압 생성 회로(121)에서 생성된 동작 전압들을 메모리 셀 어레이(110)에 포함된 선택된 메모리 블록에 전달한다. 예를 들면, 로우 디코더(122)는 글로벌 워드 라인들(GWL)에 인가된 전압들을 워드라인들(WL)에 전달하고, 글로벌 드레인 셀렉트 라인들(GDSL)에 인가된 전압들을 드레인 셀렉트 라인들(DSL)에 전달하고, 글로벌 소오스 셀렉트 라인들(GSSL)에 인가된 전압들을 소오스 셀렉트 라인들(SSL)에 전달한다.
페이지 버퍼(123)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 포함된 메모리 블록들에 공통으로 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트라인들(BL)을 프리차지하거나, 프로그램 및 리드 동작시 선택된 메모리 블록과 데이터를 주고 받거나, 전달받은 데이터를 임시로 저장할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(123)와 데이터(DATA)를 주고받거나, 입출력 회로(125)와 데이터(DATA)를 주고받을 수 있다.
입출력 회로(125)는 외부로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(124)에 전송하거나, 컬럼 디코더(124)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
제어 회로(130)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어한다.
레귤레이터(140)는 펌프 전압을 일정하게 변환하여 출력 전압(Vout)으로 출력할 수 있다. 또한 레귤레이터(140)는 제반 동작에 따라 펌프 전압을 다양한 전위 레벨로 레귤레이팅하여 출력 전압(Vout)을 생성할 수 있다.
본원 발명에서는 레귤레이터(140)에서 출력된 출력 전압(Vout)이 전압 생성 회로(121)로 공급되는 것으로 도시하였으나, 이에 한정되지 않고 메모리 장치(100)에 포함된 다양한 회로 구성들에 공급될 수 있으며, 메모리 장치(100)는 출력 전압(Vout)을 공급받아 동작할 수 있다.
도 3은 도 2의 레귤레이터의 일 실시 예를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 레귤레이터(140)는 비교기(141), 제어부(142), 전류 공급 스위치(143), 전류 공급부(144), 및 전압 분배부(145)를 포함한다.
비교기(141)는 기준 전압(Vref)과 출력 전압(Vout)을 전압 분배한 피드백 전압(Vfb)을 비교하여 비교 신호(CS)를 출력한다. 예를 들어 기준 전압(Vref)이 피드백 전압(Vfb)보다 클 경우 로우 레벨의 비교 신호(CS)를 출력하고, 기준 전압(Vref)이 피드백 전압(Vfb)보다 작을 경우 하이 레벨의 비교 신호(CS)를 출력한다.
제어부(142)는 NMOS 트랜지스터(N1)를 포함하여 구성된다. NMOS 트랜지스터(N1)는 노드(NB)와 접지 전원(Vss) 사이에 연결되고, 비교 신호(CS)에 응답하여 접지 전원(Vss)으로 흐르는 전류 패스를 형성하여 노드(NB)의 전위를 제어한다. 제어부(142)는 전류 패스의 안정화를 위해 NMOS 트랜지스터(N1)와 접지 전원(Vss) 사이에 다이오드를 추가적으로 포함하도록 구성할 수 있다.
전류 공급 스위치(143)는 레귤레이터(140)의 외부에서 인가되는 펌프 전압(Vpp)을 레귤레이터(140)의 전원 입력 노드(NA)에 공급한다. 전류 공급 스위치(143)는 고전압 디플레이션 형 NMOS 트랜지스터(Depletion High Voltage NMOS;DHVN1)로 구성될 수 있다. 고전압 디플레이션 형 NMOS 트랜지스터(DHVN1)는 출력 전압(Vout)의 전위 레벨에 따라 전원 입력 노드(NA)에 공급되는 펌프 전압(Vpp)의 전류량을 조절할 수 있다. 예를 들어 출력 전압(Vout)의 전위 레벨이 상대적으로 높을 경우 전원 입력 노드(NA)에 공급되는 펌프 전압(Vpp)의 전류량을 증가시키고, 출력 전압(Vout)의 전위 레벨이 상대적으로 낮을 경우 전원 입력 노드(NA)에 공급되는 펌프 전압(Vpp)의 전류량을 감소시킬 수 있다.
전류 공급부(144)는 저항(R1)과 NMOS 트랜지스터(N2)를 포함한다. 저항(R1)은 전원 입력 노드(NA)와 노드(NB) 사이에 연결되어 노드(NB)에 전류를 공급한다. NMOS 트랜지스터(N2)는 전원 입력 노드(NA)와 출력 노드(NC) 사이에 연결된다. NMOS 트랜지스터(N2)는 노드(NB)의 전위 레벨에 응답하여 출력 노드(NC)에 인가되는 전류량을 제어한다.
전압 분배부(145)는 저항들(R2, R3)을 포함한다. 저항들(R2, R3)은 출력 노드(NC)와 접지 전원(Vss) 사이에 직렬 연결된다. 저항들(R2, R3)은 출력 노드(NC)의 전위를 각각의 저항값에 따라 분배하여 피드백 전압(Vfb)을 생성한다.
추가적으로 레귤레이터(140)는 출력 노드(NC)에 연결된 캐패시터(C1)를 포함할 수 있다. 캐패시터(C1)는 출력 노드(NC)의 전위 레벨을 안정화시킬 수 있다.
도 3을 참조하여 본 발명의 실시 예에 따른 레귤레이터(140)의 동작을 설명하면 다음과 같다.
1) 출력 전압(Vout)이 목표 전압보다 낮을 경우
출력 전압(Vout)이 목표 전압보다 낮을 경우, 출력 전압(Vout)을 분배하여 생성한 피드백 전압(Vfb)은 기준 전압(Vref)보다 낮다. 따라서 비교기(141)는 로우 레벨의 비교 신호(CS)를 출력한다.
제어부(142)는 로우 레벨의 비교 신호(CS)에 응답하여 전류 패스를 차단한다. 즉, 로우 레벨의 비교 신호(CS)에 응답하여 NMOS 트랜지스터(N1)가 턴오프되고, 이로 인해 제어부(142)를 통해 흐르는 전류 패스가 차단된다.
제어부(142)의 전류 패스가 차단되어 전류 공급부(144)의 노드(NB)의 전위는 상승하게 된다. 따라서, NMOS 트랜지스터(N2)을 통해 출력 노드(NC)에 공급되는 전류량이 증가하게 된다. 이로 인해 출력 전압(Vout)의 전위가 상승하게 된다.
2) 출력 전압(Vout)이 목표 전압보다 높을 경우
출력 전압(Vout)이 목표 전압보다 높을 경우, 출력 전압(Vout)을 분배하여 생성한 피드백 전압(Vfb)은 기준 전압(Vref)보다 높다. 따라서 비교기(141)는 하이 레벨의 비교 신호(CS)를 출력한다.
제어부(142)는 하이 레벨의 비교 신호(CS)에 응답하여 전류 패스를 형성한다. 즉, 하이 레벨의 비교 신호(CS)에 응답하여 NMOS 트랜지스터(N1)가 턴온되고, 이로 인해 제어부(142)를 통해 흐르는 전류 패스가 형성된다.
제어부(142)의 전류패스가 형성되어 전류 공급부(144)의 노드(NB)의 전위는 하강하게 된다. 따라서, NMOS 트랜지스터(N2)을 통해 출력 노드(NC)에 공급되는 전류량이 감소하게 되어 출력 전압(Vout)의 전위 레벨이 낮아지게된다.
상술한 레귤레이터(140)는 기준 전압(Vref)의 레벨에 따라 출력 전압(Vout)의 목표 출력 전압 레벨을 조절할 수 있다. 예를 들어 기준 전압(Vref)의 레벨을 높게 설정하면 출력 전압(Vout)의 목표 출력 전압 레벨도 함께 높아지며, 기준 전압(Vref)의 레벨을 낮게 설정하면 출력 전압(Vout)의 목표 출력 전압 레벨도 함께 낮아지게 된다. 이러한 레귤레이터(140)는 출력 전압(Vout)의 목표 출력 전압 레벨 편차에 의해 전력 소모량이 변화할 수 있다. 예를 들어 출력 전압(Vout)의 전위 레벨에 영향을 받는 노드(NB)에 따라 저항(R1), 및 NMOS 트랜지스터(N1)를 통해 흐르는 전류량이 변화하게 된다. 그러나 본원 발명의 실시 예에서는 출력 전압(Vout)의 전위 레벨에 따라 전류 공급 스위치(143)를 통해 전원 공급 노드(NA)에 인가되는 펌프 전압(Vpp)의 전류량을 조절할 수 있다. 예를 들어 출력 전압(Vout)의 전위 레벨이 상대적으로 높을 경우 전류 공급 스위치(143)를 구성하는 고전압 디플레이션 형 NMOS 트랜지스터(DHVN1)의 게이트에 인가되는 전위 레벨이 상승하여 전원 공급 노드(NA)에 인가되는 펌프 전압(Vpp)의 전류량이 증가하게 되고, 출력 전압(Vout)의 전위 레벨이 상대적으로 낮을 경우 고전압 디플레이션 형 NMOS 트랜지스터(DHVN1)의 게이트에 인가되는 전위 레벨이 하강하여 전원 공급 노드(NA)에 인가되는 펌프 전압(Vpp)의 전류량이 감소하게된다. 이로 인하여 출력 전압(Vout)의 목표 출력 전압 레벨이 상이하더라도 저항(R1)의 양단의 전위 레벨 차이는 일정하게 유지될 수 있다. 따라서, 출력 전압(Vout)의 목표 출력 전압 레벨이 상이하더라도 저항(R1), 및 NMOS 트랜지스터(N1)를 통해 흐르는 전류량을 일정하게 조절하여 전류 소모량을 안정적으로 개선할 수 있으며, 이를 보상하기 추가적인 신호 및 회로가 불필요하여 전류 소모량도 개선할 수 있다.
도 4는 도 2의 레귤레이터의 다른 실시 예를 설명하기 위한 도면이다.
도 4를 참조하면, 레귤레이터(140)는 비교기(141_1), 제어부(142_1), 전류 공급 스위치(143_1), 전류 공급부(144_1), 및 전압 분배부(145_1)를 포함한다.
비교기(141_1)는 기준 전압(Vref)과 출력 전압(Vout)을 전압 분배한 피드백 전압(Vfb)을 비교하여 비교 신호(CS)를 출력한다. 예를 들어 기준 전압(Vref)이 피드백 전압(Vfb)보다 클 경우 로우 레벨의 비교 신호(CS)를 출력하고, 기준 전압(Vref)이 피드백 전압(Vfb)보다 작을 경우 하이 레벨의 비교 신호(CS)를 출력한다.
제어부(142_1)는 NMOS 트랜지스터(N11)를 포함하여 구성된다. NMOS 트랜지스터(N11)는 노드(NE)와 접지 전원(Vss) 사이에 연결되고, 비교 신호(CS)에 응답하여 접지 전원(Vss)으로 흐르는 전류 패스를 형성하여 노드(NE)의 전위를 제어한다. 제어부(142_1)는 전류 패스의 안정화를 위해 NMOS 트랜지스터(N11)와 접지 전원(Vss) 사이에 다이오드를 추가적으로 포함하도록 구성할 수 있다.
전류 공급 스위치(143_1)는 레귤레이터(140)의 외부에서 인가되는 펌프 전압(Vpp)을 레귤레이터(140)의 저항(R11)에 공급한다. 전류 공급 스위치(143_1)는 고전압 디플레이션 형 NMOS 트랜지스터(Depletion High Voltage NMOS;DHVN11)으로 구성될 수 있다. 고전압 디플레이션 형 NMOS 트랜지스터(DHVN11)는 출력 전압(Vout)의 전위 레벨에 따라 저항(R11)에 공급되는 펌프 전압(Vpp)의 전류량을 조절할 수 있다. 예를 들어 출력 전압(Vout)의 전위 레벨이 상대적으로 높을 경우 저항(R11)에 공급되는 펌프 전압(Vpp)의 전류량을 증가시키고, 출력 전압(Vout)의 전위 레벨이 상대적으로 낮을 경우 저항(R11)에 공급되는 펌프 전압(Vpp)의 전류량을 감소시킬 수 있다.
전류 공급부(144_1)는 저항(R11)과 NMOS 트랜지스터(N12)를 포함한다. 저항(R1)은 전류 공급 스위치(143_1)와 노드(NE) 사이에 연결되어 노드(NE)에 전류를 공급한다. NMOS 트랜지스터(N12)는 펌프 전압(Vpp)이 인가되는 노드와 출력 노드(NF) 사이에 연결된다. NMOS 트랜지스터(N12)는 노드(NE)의 전위 레벨에 응답하여 출력 노드(NF)에 인가되는 펌프 전압(Vpp)의 전류량을 제어한다.
전압 분배부(145_1)는 저항들(R12, R13)을 포함한다. 저항들(R12, R13)은 출력 노드(NF)와 접지 전원(Vss) 사이에 직렬 연결된다. 저항들(R12, R13)은 출력 노드(NF)의 전위를 각각의 저항값에 따라 분배하여 피드백 전압(Vfb)을 생성한다.
추가적으로 레귤레이터(140)는 출력 노드(NF)에 연결된 캐패시터(C11)를 더 포함할 수 있다. 캐패시터(C1)는 출력 노드(NF)의 전위 레벨을 안정화시킬 수 있다.
도 4를 참조하여 본 발명의 다른 실시 예에 따른 레귤레이터(140)의 동작을 설명하면 다음과 같다.
1) 출력 전압(Vout)이 목표 전압보다 낮을 경우
출력 전압(Vout)이 목표 전압보다 낮을 경우, 출력 전압(Vout)을 분배하여 생성한 피드백 전압(Vfb)은 기준 전압(Vref)보다 낮다. 따라서 비교기(141_1)는 로우 레벨의 비교 신호(CS)를 출력한다.
제어부(142_1)는 로우 레벨의 비교 신호(CS)에 응답하여 전류 패스를 차단한다. 즉, 로우 레벨의 비교 신호(CS)에 응답하여 NMOS 트랜지스터(N11)가 턴오프되고, 이로 인해 제어부(142_1)를 통해 흐르는 전류 패스가 차단된다.
제어부(142_1)의 전류 패스가 차단되어 전류 공급부(144_1)의 노드(NE)의 전위는 상승하게 된다. 따라서, NMOS 트랜지스터(N12)을 통해 출력 노드(NF)에 공급되는 펌프 전압(Vpp)의 전류량이 증가하게 된다. 이로 인해 출력 전압(Vout)의 전위가 상승하게 된다.
2) 출력 전압(Vout)이 목표 전압보다 높을 경우
출력 전압(Vout)이 목표 전압보다 높을 경우, 출력 전압(Vout)을 분배하여 생성한 피드백 전압(Vfb)은 기준 전압(Vref)보다 높다. 따라서 비교기(141_1)는 하이 레벨의 비교 신호(CS)를 출력한다.
제어부(142_1)는 하이 레벨의 비교 신호(CS)에 응답하여 전류 패스를 형성한다. 즉, 하이 레벨의 비교 신호(CS)에 응답하여 NMOS 트랜지스터(N11)가 턴온되고, 이로 인해 제어부(142_1)를 통해 흐르는 전류 패스가 형성된다.
제어부(142_1)의 전류패스가 형성되어 전류 공급부(144_1)의 노드(NE)의 전위는 하강하게 된다. 따라서, NMOS 트랜지스터(N12)을 통해 출력 노드(NF)에 공급되는 펌프 전압(Vpp)의 전류량이 감소하게 되어 출력 전압(Vout)의 전위 레벨이 낮아지게된다.
상술한 레귤레이터(140)는 기준 전압(Vref)의 레벨에 따라 출력 전압(Vout)의 목표 출력 전압 레벨을 조절할 수 있다. 예를 들어 기준 전압(Vref)의 레벨을 상승시켜 설정하면 출력 전압(Vout)의 목표 출력 전압 레벨도 함께 상승하며, 기준 전압(Vref)의 레벨을 감소시켜 설정하면 출력 전압(Vout)의 목표 출력 전압 레벨도 함께 감소하게 된다. 본원 발명의 실시 예에서는 출력 전압(Vout)의 전위 레벨에 따라 제어부(142_1)가 저항(R11)과 연결되는 노드의 전압을 제어할 수 있다. 즉, 출력 전압(Vout)의 출력 전압에 따라 노드(NE)의 전위 레벨이 변동되어도 제어부(142_1)가 저항(R11)과 연결되는 노드의 전압을 제어하여 저항(R11) 양단의 전압 차이를 일정하게 유지할 수 있다. 이로 인하여 출력 전압(Vout)의 목표 출력 전압 레벨이 상이하더라도 저항(R11)의 양단의 전위 레벨 차이는 일정하게 유지될 수 있다. 따라서, 출력 전압(Vout)의 목표 출력 전압 레벨이 상이하더라도 저항(R11), 및 NMOS 트랜지스터(N11)를 통해 흐르는 전류량을 일정하게 조절하여 전류 소모량을 안정적으로 개선할 수 있으며, 이를 보상하기 추가적인 신호 및 회로가 불필요하여 전류 소모량도 개선할 수 있다. 또한 도 3에 도시된 레귤레이터(140)와 상이하게 트랜지스터(N12)에는 펌프 전압(Vpp)이 직접 인가되도록 설계한다. 이로 인하여 트랜지스터(N12)의 드레인과 소스 간의 전압 차(VDS)를 확보할 수 있어 더욱 안정적인 레귤레이팅 동작을 수행할 수 있다.
도 5는 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 5를 참조하면, 메모리 시스템(1000)은 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다.
램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 6을 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 메모리 장치(2100)는 복수의 메모리 칩들을 포함한다. 복수의 메모리 칩들은 복수의 그룹들로 분할된다.
도 6에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 메모리 칩은 도 1을 참조하여 설명된 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 5를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)들을 제어하도록 구성된다.
도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 7을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 7에서, 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 7에서, 도 6을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 5를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 5 및 도 6을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 메모리 장치
140 : 레귤레이터
141, 141_1 : 비교기
142, 142_1 : 제어부
143, 143_1 : 전류 공급 스위치
144, 144_1 : 전류 공급부
145, 145_1 : 전압 분배부
200 : 컨트롤러
300 : 메모리 시스템

Claims (19)

  1. 출력 전압을 분배한 피드백 전압과 기준 전압을 비교하여 비교 신호를 생성하기 위한 비교기;
    상기 출력 전압에 응답하여 제1 노드에 인가되는 펌프 전압의 전류량을 조절하기 위한 전류 공급 스위치;
    상기 비교 신호에 응답하여 내부 노드의 전위를 제어하기 위한 제어부; 및
    상기 제1 노드를 통해 전류를 공급받아 상기 내부 노드에 인가하고, 상기 내부 노드의 전위 레벨에 따라 출력 노드에 인가되는 전류량을 조절하여 상기 출력 전압을 생성하기 위한 전류 공급부를 포함하는 레귤레이터.
  2. 제 1 항에 있어서,
    상기 출력 전압을 분배하여 상기 피드백 전압을 생성하기 위한 전압 분배부를 더 포함하는 레귤레이터.
  3. 제 1 항에 있어서,
    상기 전류 공급 스위치는 상기 출력 전압의 전위 레벨에 응답하여 상기 제1 노드에 인가되는 상기 전류량을 조절하는 레귤레이터.
  4. 제 1 항에 있어서,
    상기 전류 공급 스위치는 고전압 디플레이션 형 트랜지스터를 포함하는 레귤레이터.
  5. 제 1 항에 있어서,
    상기 전류 공급부는 상기 제1 노드를 통해 공급받은 전류를 이용하여 상기 내부 노드에 공급하고, 상기 내부 노드의 전위 레벨에 응답하여 상기 제1 노드를 통해 공급받은 전류를 상기 출력 노드에 인가하는 레귤레이터.
  6. 제 5 항에 있어서,
    상기 전류 공급부는
    상기 제1 노드와 상기 내부 노드 사이에 연결되어 상기 제1 노드를 통해 공급받은 전류를 상기 내부 노드로 전달하기 위한 저항; 및
    상기 제1 노드와 상기 출력 노드 사이에 연결되고 상기 내부 노드의 전위 레벨에 따라 상기 출력 노드에 공급되는 전류량을 조절하기 위한 트랜지스터를 포함하는 레귤레이터.
  7. 제 1 항에 있어서,
    상기 전류 공급부는 상기 제1 노드를 통해 공급받은 전류를 이용하여 상기 내부 노드에 공급하고, 상기 내부 노드의 전위 레벨에 응답하여 상기 펌프 전압을 상기 출력 노드에 인가하는 레귤레이터.
  8. 제 7 항에 있어서,
    상기 전류 공급부는
    상기 제1 노드와 상기 내부 노드 사이에 연결되어 상기 제1 노드를 통해 공급받은 전류를 상기 내부 노드로 전달하기 위한 저항; 및
    상기 펌프 전압이 인간되는 노드와 상기 출력 노드 사이에 연결되고 상기 내부 노드의 전위 레벨에 따라 상기 출력 노드에 공급되는 상기 펌프 전압의 전류량을 조절하기 위한 트랜지스터를 포함하는 레귤레이터.
  9. 데이터가 저장되는 메모리 장치; 및
    상기 메모리 장치를 제어하는 컨트롤러를 포함하며,
    상기 메모리 장치는 제반 동작 시 일정한 출력 전압을 공급하기 위한 레귤레이터를 포함하며,
    상기 레귤레이터는 상기 출력 전압을 분배한 피드백 전압과 기준 전압을 비교하여 비교 신호를 생성하기 위한 비교기;
    상기 출력 전압에 응답하여 제1 노드에 인가되는 펌프 전압의 전류량을 조절하기 위한 전류 공급 스위치;
    상기 비교 신호에 응답하여 내부 노드의 전위를 제어하기 위한 제어부; 및
    상기 제1 노드를 통해 전류를 공급받아 상기 내부 노드에 인가하고, 상기 내부 노드의 전위 레벨에 따라 출력 노드에 인가되는 전류량을 조절하여 상기 출력 전압을 생성하기 위한 전류 공급부를 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 출력 전압을 분배하여 상기 피드백 전압을 생성하기 위한 전압 분배부를 더 포함하는 메모리 시스템.
  11. 제 9 항에 있어서,
    상기 전류 공급 스위치는 상기 출력 전압의 전위 레벨에 응답하여 상기 제1 노드에 인가되는 상기 전류량을 조절하는 메모리 시스템.
  12. 제 9 항에 있어서,
    상기 전류 공급 스위치는 고전압 디플레이션 형 트랜지스터를 포함하는 메모리 시스템.
  13. 제 9 항에 있어서,
    상기 전류 공급부는 상기 제1 노드를 통해 공급받은 전류를 이용하여 상기 내부 노드에 공급하고, 상기 내부 노드의 전위 레벨에 응답하여 상기 제1 노드를 통해 공급받은 전류를 상기 출력 노드에 인가하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 전류 공급부는
    상기 제1 노드와 상기 내부 노드 사이에 연결되어 상기 제1 노드를 통해 공급받은 전류를 상기 내부 노드로 전달하기 위한 저항; 및
    상기 제1 노드와 상기 출력 노드 사이에 연결되고 상기 내부 노드의 전위 레벨에 따라 상기 출력 노드에 공급되는 전류량을 조절하기 위한 트랜지스터를 포함하는 메모리 시스템.
  15. 제 9 항에 있어서,
    상기 전류 공급부는 상기 제1 노드를 통해 공급받은 전류를 이용하여 상기 내부 노드에 공급하고, 상기 내부 노드의 전위 레벨에 응답하여 상기 펌프 전압을 상기 출력 노드에 인가하는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 전류 공급부는
    상기 제1 노드와 상기 내부 노드 사이에 연결되어 상기 제1 노드를 통해 공급받은 전류를 상기 내부 노드로 전달하기 위한 저항; 및
    상기 펌프 전압이 인간되는 노드와 상기 출력 노드 사이에 연결되고 상기 내부 노드의 전위 레벨에 따라 상기 출력 노드에 공급되는 상기 펌프 전압의 전류량을 조절하기 위한 트랜지스터를 포함하는 메모리 시스템.
  17. 펌프 전압을 제1 노드에 인가하되, 상기 출력 전압에 응답하여 상기 제1 노드에 인가되는 전류량을 조절하는 단계;
    상기 제1 노드에 인가된 전류를 상기 내부 노드에 인가하고, 상기 출력 전압을 분배한 피드백 전압과 기준 전압을 비교하여 상기 내부 노드의 전위레벨을 조절하는 단계; 및
    상기 내부노드의 전위 레벨에 응답하여 상기 출력 노드에 인가되는 전류량을 조절하여 상기 출력 전압을 생성하는 단계를 포함하는 레귤레이터의 동작 방법.
  18. 제 17 항에 있어서,
    상기 출력 전압을 생성하는 단계는 상기 내부 노드의 전위 레벨에 응답하여 상기 제1 노드에서 상기 출력 노드로 인가되는 전류량을 조절하는 레귤레이터의 동작 방법.
  19. 제 17 항에 있어서,
    상기 출력 전압을 생성하는 단계는 상기 펌프 전압을 상기 출력 노드에 인가하되, 상기 내부 노드의 전위 레벨에 응답하여 상기 출력 노드에 인가되는 상기 펌프 전압의 전류량을 조절하는 레귤레이터의 동작 방법.
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