KR20190067956A - 화소 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

화소는 제1 내지 제5 트랜지스터 및 발광 소자를 포함한다. 제1 트랜지스터는 제1 노드에 연결된 제1 게이트 전극, 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함한다. 제2 트랜지스터는 제1 게이트 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 제1 노드에 연결된 제2 전극을 포함한다. 제3 트랜지스터는 제2 게이트 신호를 수신하는 게이트 전극, 기준 전압을 수신하는 제1 전극, 및 제1 노드에 연결된 제2 전극을 포함한다. 제4 트랜지스터는 제3 게이트 신호를 수신하는 게이트 전극, 초기화 전압을 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함한다. 제5 트랜지스터는 제1 게이트 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 제1 트랜지스터의 제1 전극에 연결된 제2 전극을 포함한다. 제1 커패시터는 제1 노드에 연결된 제1 전극 및 제2 노드에 연결된 제2 전극을 포함한다. 제2 커패시터는 제2 노드에 연결된 제1 전극 및 제1 전원 전압을 수신하는 제2 전극을 포함한다. 발광 소자는 제2 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함한다.

Description

화소 및 이를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 구동 트랜지스터의 문턱 전압을 보상할 수 있는 화소 및 상기 화소를 포함하는 표시 장치에 관한 것이다.
유기 발광 표시 장치의 각 화소는 구동 전류에 의해 휘도가 달라지는 발광 소자(예를 들어, 유기 발광 다이오드)를 포함한다. 각 화소는 유기 발광 다이오드, 데이터 전압에 따라 유기 발광 다이오드에 공급되는 구동 전류의 크기를 제어하는 구동 트랜지스터, 및 유기 발광 다이오드의 휘도를 제어하기 위해 데이터 전압을 구동 트랜지스터로 제공하는 스위칭 트랜지스터를 포함한다.
제조 공정 오차에 의해 화소들의 구동 트랜지스터들은 서로 상이한 문턱 전압을 가질 수 있으며, 동일한 데이터 전압이 인가되더라도 문턱 전압에 따라 구동 트랜지스터가 출력하는 구동 전류의 크기는 상이하고, 휘도 편차가 발생할 수 있다. 상기 문제를 해결하기 위해, 화소 내에서 구동 트랜지스터의 문턱 전압을 보상할 수 있는 다양한 화소 회로가 연구되고 있다. 예를 들어, 상기 화소 회로는 일 프레임에서 초기화 구간, 데이터 기입 및 문턱 전압 보상 구간, 및 발광 구간을 포함하는 구동 방식으로 구동될 수 있다.
한편, 디스플레이의 해상도가 높아짐에 따라, 상기 화소는 구동 트랜지스터의 문턱 전압 보상 시간이 충분하게 확보되지 못함에 따라 표시 품질이 낮아질 수 있다.
본 발명의 일 목적은 표시 품질을 향상시킬 수 있는 화소를 제공하는 것이다.
본 발명의 다른 목적은 상기 화소를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소는 제1 노드에 연결된 제1 게이트 전극, 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 제1 게이트 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터, 제2 게이트 신호를 수신하는 게이트 전극, 기준 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터, 제3 게이트 신호를 수신하는 게이트 전극, 초기화 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터, 상기 제1 게이트 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제5 트랜지스터, 상기 제1 노드에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1 커패시터, 상기 제2 노드에 연결된 제1 전극 및 상기 제1 전원 전압을 수신하는 제2 전극을 포함하는 제2 커패시터, 및 상기 제2 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터는 상기 제1 게이트 신호가 제1 논리 레벨에 상응하는 경우 턴-온될 수 있다. 상기 제5 트랜지스터는 상기 제1 게이트 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨에 상응하는 경우 턴-온될 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터는 n채널 MOS (n-channel metal oxide semiconductor) 트랜지스터일 수 있다. 상기 제5 트랜지스터는 p채널 MOS (p-channel metal oxide semiconductor) 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각은 n채널 MOS 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제1 전원 전압은 상기 기준 전압, 상기 초기화 전압, 및 상기 데이터 전압보다 클 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터는 데이터 라인으로부터 상기 데이터 전압을 수신할 수 있다. 상기 제3 트랜지스터는 상기 데이터 라인과 다른 기준 전압 라인으로부터 상기 기준 전압을 수신할 수 있다.
일 실시예에 의하면, 상기 기준 전압은 상기 초기화 전압보다 클 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터는 상기 제2 노드에 연결된 제2 게이트 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터는 n채널 MOS 트랜지스터일 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널 및 상기 표시 패널을 구동하는 패널 구동부를 포함할 수 있다. 상기 화소들 각각은 제1 노드에 연결된 제1 게이트 전극, 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 제1 게이트 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터, 제2 게이트 신호를 수신하는 게이트 전극, 기준 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터, 제3 게이트 신호를 수신하는 게이트 전극, 초기화 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터, 상기 제1 게이트 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제5 트랜지스터, 상기 제1 노드에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1 커패시터, 상기 제2 노드에 연결된 제1 전극 및 상기 제1 전원 전압을 수신하는 제2 전극을 포함하는 제2 커패시터, 및 상기 제2 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 패널 구동부는 단일 프레임에서 상기 제1 노드 및 상기 제2 노드를 초기화하는 제1 구간, 상기 제1 트랜지스터의 문턱 전압을 센싱하는 제2 구간, 상기 데이터 전압을 상기 제1 트랜지스터에 인가하는 제3 구간, 및 상기 데이터 전압에 기초하여 상기 발광 소자가 발광하는 제4 구간을 포함하는 구동 방식으로 상기 화소들을 구동할 수 있다.
일 실시예에 의하면, 제11 항에 있어서, 상기 제2 구간의 길이는 일 수평 주기(1 horizontal period; 1H)보다 클 수 있다.
일 실시예에 의하면, 상기 제3 구간의 길이는 일 수평 주기(1 horizontal period; 1H)에 상응할 수 있다.
일 실시예에 의하면, 상기 제1 구간에서, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터는 턴-온되고, 상기 제2 트랜지스터는 턴-오프될 수 있다.
일 실시예에 의하면, 상기 제2 구간에서, 상기 제3 트랜지스터 및 상기 제5 트랜지스터는 턴-온되고, 상기 제2 트랜지스터 및 상기 제4 트랜지스터는 턴-오프될 수 있다.
일 실시예에 의하면, 상기 제3 구간에서, 상기 제2 트랜지스터는 턴-온되고, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터는 턴-오프될 수 있다.
일 실시예에 의하면, 상기 제4 구간에서, 상기 제5 트랜지스터는 턴-온되고, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 턴-오프될 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터는 n채널 MOS 트랜지스터일 수 있다. 상기 제5 트랜지스터는 p채널 MOS 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터는 데이터 라인으로부터 상기 데이터 전압을 수신할 수 있다. 상기 제3 트랜지스터는 상기 데이터 라인과 다른 기준 전압 라인으로부터 상기 기준 전압을 수신할 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터는 상기 제2 노드에 연결된 제2 게이트 전극을 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소는 제1 노드에 연결된 제1 게이트 전극, 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 제1 게이트 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터, 제2 게이트 신호를 수신하는 게이트 전극, 기준 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터, 제3 게이트 신호를 수신하는 게이트 전극, 초기화 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터, 제4 게이트 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제5 트랜지스터, 상기 제1 노드에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1 커패시터, 상기 제2 노드에 연결된 제1 전극 및 상기 제1 전원 전압을 수신하는 제2 전극을 포함하는 제2 커패시터, 및 상기 제2 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함할 수 있다.
본 발명의 실시예들에 따른 화소는 데이터 라인을 통해 데이터 전압을 수신하고 기준 전압 라인을 통해 기준 전압을 수신함으로써, 데이터 전압과 독립적으로 기준 전압을 수신할 수 있다. 이에 따라, 상기 화소는 문턱 전압 센싱 구간과 데이터 기입 구간을 분리하고 구동 트랜지스터의 문턱 전압 센싱 구간의 길이가 충분히 확보되도록 게이트 신호를 조정할 수 있으므로, 문턱 전압 센싱 구간의 길이를 일 수평기간 이상(예를 들어, 10 수평기간(10H), 등)으로 설정할 수 있다. 따라서, 상기 화소는 고해상도 표시 장치 및/또는 고주파로 구동되는 표시 장치에서 발생하는 문턱 전압 보상 시간 부족에 따른 표시 품질 저하를 방지할 수 있다.
또한, 상기 화소는 n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터를 이용하여 구현(즉, CMOS(Complementary Metal-Oxide-Semiconductor) 회로)함으로써 제어 신호(즉, 게이트 신호)의 개수 및 이를 전달하기 위한 배선의 개수를 감소시킬 수 있다. 상기 화소는 높은 전압이 인가되는 트랜지스터를 p채널 MOS 트랜지스터로 구현함으로써 게이트 신호들의 전압 레벨을 낮추며, 화소에 포함된 트랜지스터의 열화를 완화시킬 수 있다.
나아가, 상기 화소는 구동 트랜지스터를 n채널 MOS트랜지스터로 구현함으로써 히스테리시스(hysteresis)에 의한 잔상을 개선할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 화소를 포함함으로써 표시 품질을 향상시키고, 표시 장치의 신뢰성을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3 및 도 4a 내지 도 4d는 도 2의 화소를 구동하는 일 예를 설명하기 위한 도면들이다.
도 5a 및 도 5b는 도 1의 표시 장치를 구동하는 일 예를 설명하기 위한 타이밍도들이다.
도 6은 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다.
도 7은 도 6의 화소에 포함된 구동 트랜지스터의 일 예를 나타내는 단면도이다.
도 8은 도 7의 구동 트랜지스터의 특성을 설명하기 위한 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 10은 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 11은 도 10의 화소를 구동하는 일 예를 설명하기 위한 타이밍도이다.
도 12는 도 9의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다.
도 13은 도 12의 화소를 구동하는 일 예를 설명하기 위한 타이밍도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000A)는 복수의 화소(PX)들을 포함하는 표시 패널(100) 및 표시 패널(100)를 구동하는 패널 구동부를 포함할 수 있다. 일 실시예에서, 패널 구동부는 게이트 구동부(200A), 소스 구동부(300), 전원 공급부(400), 및 타이밍 제어부(500)를 포함할 수 있다. 일 실시예에서, 표시 장치(1000A)는 유기 발광 표시 장치일 수 있다.
표시 패널(100)는 영상을 표시하기 위해 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 표시 패널(100)은 게이트 라인들(GLA1 내지 GLAn) 및 데이터 라인들(DL1 내지 DLm)의 교차부마다 위치되는 n*m (단, n 및 m은 1보다 큰 정수) 개의 화소(PX)들을 포함할 수 있다. 화소(PX)는 소스 팔로워(source follower) 방식으로 구동 트랜지스터의 문턱 전압을 보상할 수 있다. 이를 위해, 화소(PX)는 구동 트랜지스터의 게이트 전극에 인가되는 기준 전압을 기준 전압 라인으로부터 수신하고, 데이터 전압을 데이터 라인으로부터 수신할 수 있다. 표시 장치(1000A)는 화소(PX)에 대한 문턱 전압 센싱 구간과 데이터 기입 구간을 분리하고, 구동 트랜지스터의 문턱 전압 센싱 구간(또는 문턱 전압 보상 구간)의 길이가 충분히 확보되도록 게이트 신호를 조정할 수 있다. 이에 따라, 문턱 전압 센싱 구간은 화소에 데이터 전압을 인가하는 데이터 기입 구간과는 독립적으로 설정될 수 있으며, 문턱 전압 센싱 구간의 길이는 일 수평기간 이상(예를 들어, 10 수평기간(10H), 등)으로 설정될 수 있다.
일 실시예에서, 화소(PX)는 n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터를 이용하여 구현(즉, CMOS(Complementary Metal-Oxide-Semiconductor) 회로)될 수 있다. 이에 따라, 제어 신호(즉, 게이트 신호) 및 이를 전달하기 위한 배선의 개수를 감소시킬 수 있다. 화소(PX)의 구조 및 구동 방법에 대해서는 도 2 내지 도 6을 참조하여 자세히 설명하기로 한다.
게이트 구동부(200A)는 제1 제어 신호(CNT1)에 기초하여 제1 게이트 라인들(GLA1 내지 GLAn)을 통해 제1 게이트 신호를 화소(PX)들에 제공하고, 제2 게이트 라인들(GLB1 내지 GLBn)을 통해 제2 게이트 신호를 화소(PX)들에 제공하며, 제3 게이트 라인들(GLC1 내지 GLCn)을 통해 제3 게이트 신호를 화소(PX)들에 제공할 수 있다. 여기서, 제1 게이트 신호는 데이터 전압을 인가하고 화소(PX)들의 발광을 제어하기 위한 제어 신호를 나타낸다. 제2 게이트 신호는 화소(PX)들에 기준 전압(VR)을 인가하기 위한 제어 신호를 나타낸다. 제3 게이트 신호는 화소(PX)들에 초기화 전압(VI)을 인가하기 위한 제어 신호를 나타낸다.
소스 구동부(300)는 제2 제어 신호(CNT2)에 기초하여 디지털 영상 데이터를 아날로그 데이터 전압으로 변환하고, 데이터 전압을 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들에 제공할 수 있다.
전원 공급부(400)는 제3 제어 신호(CNT3)에 기초하여 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 기준 전압(VR)을 화소(PX)들에 제공할 수 있다. 예를 들어, 전원 공급부(400)는 입력 전압(예를 들어, 배터리 전압)으로부터 다양한 전압 레벨을 갖는 출력 전압들을 생성하는 DC-DC 컨버터를 포함할 수 있다.
타이밍 제어부(500)는 게이트 구동부(200A), 소스 구동부(300), 및 전원 공급부(400)를 제어할 수 있다. 예를 들어, 타이밍 제어부(500)는 외부(예를 들어, 시스템 보드)로부터 제어 신호(CNT)를 수신할 수 있다. 타이밍 제어부(500)는 게이트 구동부(200A), 소스 구동부(300), 및 전원 공급부(400)를 각각 제어하기 위해 제1 내지 제3 제어 신호들(CTL1 내지 CTL3)을 생성할 수 있다. 게이트 구동부(200A)를 제어하기 위한 제1 제어 신호(CTL1)는 수직 개시 신호, 클럭 신호, 등을 포함할 수 있다. 소스 구동부(300)를 제어하기 위한 제2 제어 신호(CTL2)는 수평 개시 신호, 로드 신호, 영상 데이터, 등을 포함할 수 있다. 전원 공급부(400)를 제어하기 위한 제3 제어 신호(CTL3)는 전압 레벨을 제어하기 위한 제어 신호, 등을 포함할 수 있다. 타이밍 제어부(500)는 입력 영상 데이터에 기초하여 표시 패널(100)의 동작 조건에 맞는 디지털 영상 데이터를 생성하여 소스 구동부(300)에 제공할 수 있다.
따라서, 본 발명에 따른 표시 장치(1000A)의 화소(PX)는 고해상도 표시 장치 또는 고주파로 구동되는 표시 장치에서 구동 트랜지스터의 문턱 전압을 보상하기 위한 시간이 충분하게 확보되도록 데이터 신호와 독립적으로 기준 전압을 수신하고, 문턱 전압 센싱 구간과 데이터 기입 구간이 분리될 수 있다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 화소(PXA)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제1 커패시터(C1), 제2 커패시터(C2), 및 발광 소자(OLED)를 포함할 수 있다. 화소(PXA)는 제i(단, i는 1과 n 사이의 정수) 화소행 및 제j(단, j는 1과 m 사이의 정수) 화소열에 위치할 수 있다. 화소(PX)는 n채널 MOS 트랜지스터(n-channel metal oxide semiconductor) 및 p채널 MOS 트랜지스터(p-channel metal oxide semiconductor)를 이용하여 구현될 수 있다.
구체적으로, 제1 트랜지스터(T1)는 포화 영역(saturation region)에서 동작하는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 제1 전원 및 제2 노드(N2) 사이에 위치하고, 데이터 전압(DATA)에 상응하는 구동 전류를 발광 소자(OLED)에 제공할 수 있다. 예를 들어, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트 전극, 제5 트랜지스터(T5)의 제2 전극에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.
일 실시예에서, 제1 트랜지스터(T1)는 n채널 MOS 트랜지스터일 수 있다. n채널 MOS 트랜지스터가 p채널 MOS 트랜지스터에 비해 히스테리시스(hysteresis)에 의한 영향이 적으므로, 표시 장치(1000A)는 히스테리시스에 의한 잔상이 개선될 수 있다.
제2 트랜지스터(T2)는 제i 화소행에 대응하는 제1 게이트 라인(GLAi)으로부터 수신된 제1 게이트 신호(G1)에 응답하여 제j 화소열에 대응하는 데이터 라인(DLj)으로부터 수신된 데이터 전압(DATA)을 제1 노드(N1)에 인가할 수 있다. 예를 들어, 제2 트랜지스터(T2)는 제1 게이트 신호(G1)를 수신하는 게이트 전극, 데이터 전압(DATA)을 수신하는 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.
제3 트랜지스터(T3)는 제i 화소행에 대응하는 제2 게이트 라인(GLBi)으로부터 수신된 제2 게이트 신호(G2)에 응답하여 기준 전압(VR)을 제1 노드(N1)에 인가할 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제2 게이트 신호(G2)를 수신하는 게이트 전극, 기준 전압(VR)을 수신하는 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.
일 실시예에서, 제2 트랜지스터(T2)는 데이터 라인(DLj)으로부터 데이터 전압(DATA)을 수신하고, 제3 트랜지스터(T3)는 기준 전압 라인으로부터 기준 전압(VR)을 수신할 수 있다. 즉, 화소(PXA)는 데이터 라인과 다른 기준 전압 라인으로부터 기준 전압(VR)을 수신함으로써, 일 수평 주기(1 horizontal period; 1H)에 제한되지 않고, 자유롭게 문턱 전압 센싱 구간의 길이를 조정할 수 있다. 여기서, 일 수평 주기는 데이터 구동부가 일 수평 라인(즉, 일 화소행)에 상응하는 데이터 전압을 공급하는 주기를 나타낸다. 일 수평 주기는 타이밍 제어부에서 사용되는 수평 동기 신호의 주기에 상응할 수 있다. 예를 들어, 표시 장치의 프레임 주파수가 120Hz이고 한 프레임에 1936 수평 주기가 포함되는 경우, 일 수평 주기는 약 4.3us (즉, 1 / 120 / 1936 = 약 4.3us)일 수 있다.
제4 트랜지스터(T4)는 제i 화소행에 대응하는 제3 게이트 라인(GLCi)으로부터 수신된 제3 게이트 신호(G3)에 응답하여 초기화 전압(VI)을 제2 노드(N2)에 인가할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제3 게이트 신호(G3)를 수신하는 게이트 전극, 초기화 전압(VI)을 수신하는 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다. 이와 같이, 제4 트랜지스터(T4)는 소스 팔로워 방식으로 구동 트랜지스터의 문턱 전압 보상을 수행하기 위해 제2 노드(N)의 전압을 초기화할 수 있으며, 동시에 표시 장치가 블랙 영상을 정확히 나타내도록 발광 소자(OLED)의 전압을 초기화(즉, 발광 소자(OLED)의 기생 커패시턴스 방전)할 수 있다.
일 실시예에서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각은 n채널 MOS 트랜지스터일 수 있다. 즉, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 상대적으로 낮은 전압인 기준 전압(VR) 및 초기화 전압(VI)을 각각 수신하므로, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 n채널 MOS 트랜지스터로 구현됨으로써 게이트 신호(즉, 제2 게이트 신호 및 제3 게이트 신호)의 전압 레벨을 낮출 수 있다.
제5 트랜지스터(T5)는 제1 게이트 신호(G1)에 응답하여 제1 전원 전압(ELVDD)을 제1 트랜지스터(T1)에 인가할 수 있다. 예를 들어, 제5 트랜지스터(T5)는 제1 게이트 신호(G1)를 수신하는 게이트 전극, 제1 전원 전압(ELVDD)을 수신하는 제1 전극, 및 제1 트랜지스터(T1)의 제1 전극에 연결된 제2 전극을 포함할 수 있다.
일 실시예에서, 제2 트랜지스터(T2)는 제1 게이트 신호(G1)가 제1 논리 레벨에 상응하는 경우 턴-온되고, 제5 트랜지스터(T5)는 제1 게이트 신호(G1)가 제1 논리 레벨과 다른 제2 논리 레벨에 상응하는 경우 턴-온될 수 있다. 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)는 서로 다른 타입의 MOS 트랜지스터로 구현될 수 있다. 예를 들어, 제2 트랜지스터(T2)는 n채널 MOS 트랜지스터이고, 제5 트랜지스터(T5)는 p채널 MOS 트랜지스터일 수 있다. 즉, 하나의 제1 게이트 신호(G1)에 응답하여 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 선택적으로 턴-온되도록 제어될 수 있다. 이에 따라, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)를 서로 다른 게이트 신호로 제어하는 경우에 비해 배선 수를 줄일 수 있다.
일 실시예에서, 제1 전원 전압(ELVDD)은 기준 전압(VR), 초기화 전압(VI), 및 데이터 전압(DATA)보다 클 수 있다. 즉, 제5 트랜지스터(T5)는 상대적으로 높은 전압인 제1 전원 전압(ELVDD)을 수신하고, 제2 트랜지스터(T2)는 상대적으로 낮은 전압인 데이터 전압(DATA)를 수신하므로, 제5 트랜지스터(T5)가 p채널 MOS 트랜지스터로 구현되고, 제2 트랜지스터(T2)가 n채널 MOS 트랜지스터로 구현됨으로써 제1 게이트 신호의 전압 레벨을 낮출 수 있다.
제1 커패시터(C1)는 제1 노드(N1) 및 제2 노드(N2) 사이에 연결될 수 있다. 예를 들어, 제1 커패시터(C1)는 제1 노드(N1)에 연결된 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.
제2 커패시터(C2)는 제2 노드(N2) 및 제1 전원 사이에 연결될 수 있다. 예를 들어, 제2 커패시터(C2)는 제2 노드(N2)에 연결된 제1 전극 및 제1 전원 전압(ELVDD)을 수신하는 제2 전극을 포함할 수 있다.
발광 소자(OLED)는 제2 노드(N2)에 연결된 제1 전극(예를 들어, 애노드 전극) 및 제2 전원(ELVSS)에 연결된 제2 전극(예를 들어, 캐소드 전극)을 포함할 수 있다. 예를 들어, 발광 소자(OLED)는 유기 발광 다이오드일 수 있다.
도 2의 화소(PXA)는 p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터의 연결점이 하나이므로 CMOS로 구현됨에 따른 면적 증가를 최소화할 수 있다.
도 3 및 도 4a 내지 도 4d는 도 2의 화소를 구동하는 일 예를 설명하기 위한 도면들이다
도 2, 도 3, 및 도 4a 내지 도 4d를 참조하면, 화소(PXA)는 일 프레임에서 제1 노드(N1) 및 제2 노드(N2)를 초기화하는 제1 구간(P1), 제1 트랜지스터(T1)의 문턱 전압을 센싱하는 제2 구간(P2), 데이터 전압(DATA)을 제1 트랜지스터(T1)에 인가하는 제3 구간(P3), 및 데이터 전압(DATA)에 기초하여 발광 소자(OLED)가 발광하는 제4 구간(P4)을 포함하는 구동 방식으로 구동될 수 있다.
도 3 및 도 4a에 도시된 바와 같이, 제1 구간(P1)(즉, 초기화 구간)에서 제1 노드(N1) 및 제2 노드(N2)가 초기화(즉, 초기화 동작이 수행)될 수 있다. 예를 들어, 제1 구간(P1)동안 제2 게이트 신호(G2) 및 제3 게이트 신호(G3)는 제1 논리 레벨에 상응하고, 제1 게이트 신호(G1)는 제2 논리 레벨에 상응할 수 있다. 여기서, 제1 논리 레벨은 하이 레벨 전압(예를 들어, 약 10V)이고, 제2 논리 레벨은 로우 레벨 전압(예를 들어, 약 0V)일 수 있다. 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)는 턴-온되고, 제2 트랜지스터(T2)는 턴-오프될 수 있다. 따라서, 제1 노드(N1)의 전압은 턴-온된 제3 트랜지스터(T3)에 의해 기준 전압(VR)으로 설정되고, 제2 노드(N2)의 전압은 턴-온된 제4 트랜지스터(T4)에 의해 초기화 전압(VI)으로 설정될 수 있다. 여기서, 소스 팔로워 방식으로 구동 트랜지스터의 문턱 전압을 센싱하기 위해 기준 전압(VR)은 초기화 전압(VI)보다 클 수 있다. 또한, 기준 전압(VR)은 계조 표현을 위한 데이터 전압이 높아지지 않는 범위에서 설정될 수 있다. 예를 들어, 기준 전압(VR)은 약 1.5 V이고, 초기화 전압(VI)은 약 0V일 수 있다.
도 3 및 도 4b에 도시된 바와 같이, 제2 구간(P2)에서 소스 팔로워(source follower) 방식으로 구동 트랜지스터(즉, 제1 트랜지스터(T1))의 문턱 전압이 센싱(즉, 문턱 전압 보상 동작이 수행)될 수 있다. 예를 들어, 제2 구간(P2)동안 제2 게이트 신호(G2)는 제1 논리 레벨에 상응하고, 제1 게이트 신호(G1) 및 제3 게이트 신호(G3)는 제2 논리 레벨에 상응할 수 있다. 제3 트랜지스터(T3) 및 제5 트랜지스터(T5)는 턴-온되고, 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)는 턴-오프될 수 있다. 따라서, 제2 구간(P2) 동안, 제1 노드(N1)의 전압은 턴-온된 제3 트랜지스터(T3)에 의해 기준 전압(VR)으로 유지되고, 제2 노드(N2)의 전압은 초기화 전압(VI)으로부터 소스 팔로워 동작을 통하여 [수학식 1]에 따른 전압으로 변동될 수 있다.
[수학식 1]
VN2 = VR - Vth
여기서, VN2는 제2 노드의 전압, VR은 기준 전압, Vth는 제1 트랜지스터의 문턱 전압을 나타낸다.
도 3 및 도 4c에 도시된 바와 같이, 제3 구간(P3)에서 데이터 전압이 구동 트랜지스터(즉, 제1 트랜지스터(T1))의 게이트 전극에 인가(즉, 데이터 기입 동작이 수행)될 수 있다. 예를 들어, 제3 구간(P3)동안 제1 게이트 신호(G1)는 제1 논리 레벨에 상응하고, 제2 게이트 신호(G2) 및 제3 게이트 신호(G3)는 제2 논리 레벨에 상응할 수 있다. 제2 트랜지스터(T2)는 턴-온되고, 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)는 턴-오프될 수 있다. 따라서, 제3 구간(P3) 동안, 제1 노드(N1)의 전압은 턴-온된 제2 트랜지스터(T2)에 의해 데이터 전압으로 설정되고, 제2 노드(N2)의 전압은 직렬로 연결된 제1 및 제2 커패시터(C1, C2)의 커패시턴스에 기초하여 제1 노드(N1)의 전압의 변동에 따라 변동될 수 있다. 예를 들어, 제2 노드(N2)의 전압은 [수학식 2]에 따른 전압으로 변동될 수 있다.
[수학식 2]
Figure pat00001
여기서, VN2는 제2 노드의 전압, VR은 기준 전압, Vth는 제1 트랜지스터의 문턱 전압, C1은 제1 커패시터의 커패시턴스, C2는 제2 커패시터의 커패시턴스, 및 Vdata는 데이터 전압을 나타낸다.
도 3 및 도 4d에 도시된 바와 같이, 제4 구간(P4)에서 발광 소자는 데이터 전압에 상응하는 크기의 구동 전류에 기초하여 발광할 수 있다. 예를 들어, 제4 구간(P4)동안 제1 게이트 신호(G1), 제2 게이트 신호(G2), 및 제3 게이트 신호(G3)는 제2 논리 레벨에 상응할 수 있다. 제5 트랜지스터(T5)는 턴-온되고, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 턴-오프될 수 있다. 따라서, 제4 구간(P4)에서 제1 트랜지스터(T1)의 게이트 전압 및 소스 전압의 차이에 기초한 구동 전류가 생성되고, 생성된 구동 전류에 기초하여 발광 소자(OLED)가 발광할 수 있다. 예를 들어, 발광 소자(OLED)로 공급되는 구동 전류는 [수학식 3]에 따라 산출될 수 있다.
[수학식 3]
Figure pat00002
여기서, k는 제1 트랜지스터의 특성에 따른 상수, C1은 제1 커패시터의 커패시턴스, C2는 제2 커패시터의 커패시턴스, Vdata는 데이터 전압, 및 VR은 기준 전압을 나타낸다.
도 5a 및 도 5b는 도 1의 표시 장치를 구동하는 일 예를 설명하기 위한 타이밍도들이다.
도 5a 및 도 5b를 참조하면, 화소는 데이터 라인으로부터 데이터 전압(DATA)을 수신하고, 기준 전압 라인으로부터 기준 전압(VR)을 수신함으로써, 표시 장치는 각 화소행에 대한 문턱 전압 센싱 구간의 길이를 일 수평기간 이상으로 설정할 수 있다.
일 실시예에서, 도 5a에 도시된 바와 같이, 표시 장치는 화소에 인가되는 제2 게이트 신호(G2(i), G2(i+1))의 온-구간의 길이 및 게이트 신호들의 타이밍을 조정함으로써, 구동 트랜지스터의 문턱 전압을 센싱하는 제2 구간(P2)의 길이를 3 수평 주기(3H)로 설정할 수 있다.
제(i) 화소행에 인가되는 제3 게이트 신호(G3(i))는 제1 시점(T1)으로부터 1 수평 주기(1H) 동안 제1 논리 레벨을 가질 수 있다. 제(i) 화소행에 인가되는 제2 게이트 신호(G2(i))는 제1 시점(T1)으로부터 4 수평 주기(4H) 동안 제1 논리 레벨을 가질 수 있다. 제(i) 화소행에 인가되는 제1 게이트 신호(G1(i))는 제5 시점(T5)으로부터 1 수평 주기(1H) 동안 제1 논리 레벨을 가질 수 있다.
제(i+1) 화소행에 인가되는 게이트 신호들은 제(i) 화소행에 인가되는 게이트 신호들이 1H만큼 지연된 신호들에 상응할 수 있다. 예를 들어, 제(i+1) 화소행에 인가되는 제3 게이트 신호(G3(i+1))는 제2 시점(T2)으로부터 1 수평 주기(1H) 동안 제1 논리 레벨을 가질 수 있다. 제(i+1) 화소행에 인가되는 제2 게이트 신호(G2(i+1))는 제2 시점(T2)으로부터 4 수평 주기(4H) 동안 제1 논리 레벨을 가질 수 있다. 제(i+1) 화소행에 인가되는 제1 게이트 신호(G1(i+1))는 제6 시점(T6)으로부터 1 수평 주기(1H) 동안 제1 논리 레벨을 가질 수 있다.
이에 따라, 각 화소들은 1 수평 주기(1H)의 초기화 동작, 3 수평 주기(3H)의 문턱 전압 보상 동작, 및 1 수평 주기(1H)의 데이터 기입 동작이 순차적으로 수행될 수 있다.
일 실시예에서, 제1 내지 제3 게이트 신호들 각각은 제1 논리 레벨로 약 10V가 설정되고, 제2 논리 레벨로 약 0V가 설정될 수 있다. 상대적으로 낮은 전압이 인가되는 트랜지스터는 n채널 MOS 트랜지스터로 구현되고, 상대적으로 높은 전압이 인가되는 트랜지스터는 p채널 MOS 트랜지스터로 구현됨으로써, 상대적으로 낮은 전압 레벨로 게이트 신호들의 제1 논리 레벨 및 제2 논리 레벨이 설정될 수 있다. 예를 들어, 상대적으로 낮은 전압 레벨의 기준 전압(약 1.5V), 초기화 전압(약 0V), 및 데이터 전압(약 0V 내지 5V) 중 하나가 인가되는 제2 내지 제4 트랜지스터들은 n채널 MOS 트랜지스터로 구현될 수 있다. 상대적으로 높은 전압 레벨의 제1 전원 전압 (약 10V)가 인가되는 제5 트랜지스터는 p채널 MOS 트랜지스터로 구현될 수 있다. 이에 따라, 게이트 구동부는 추가적인 전압 부스팅 회로를 구비할 필요가 없이 게이트 신호들을 생성할 수 있고, 화소에 포함된 트랜지스터들의 열화를 개선할 수 있다.
다른 실시예에서, 도 5b에 도시된 바와 같이, 표시 장치는 화소에 인가되는 제2 게이트 신호(G2(i), G2(i+1))의 온-구간의 길이 및 게이트 신호들의 타이밍을 조정함으로써, 구동 트랜지스터의 문턱 전압을 센싱하는 제2 구간(P2)의 길이를 5 수평 주기(5H)로 설정할 수 있다.
제(i) 화소행에 인가되는 제3 게이트 신호(G3(i))는 제1 시점(T1)으로부터 1 수평 주기(1H) 동안 제1 논리 레벨을 가질 수 있다. 제(i) 화소행에 인가되는 제2 게이트 신호(G2(i))는 제1 시점(T1)으로부터 6 수평 주기(6H) 동안 제1 논리 레벨을 가질 수 있다. 제(i) 화소행에 인가되는 제1 게이트 신호(G1(i))는 제7 시점(T7)으로부터 1 수평 주기(1H) 동안 제1 논리 레벨을 가질 수 있다.
제(i+1) 화소행에 인가되는 게이트 신호들은 제(i) 화소행에 인가되는 게이트 신호들이 1H만큼 지연된 신호들에 상응할 수 있다.
이에 따라, 각 화소들은 1 수평 주기(1H)의 초기화 동작, 5 수평 주기(5H)의 문턱 전압 보상 동작, 및 1 수평 주기(1H)의 데이터 기입 동작이 순차적으로 수행될 수 있다.
비록, 도 5a 및 도 5b에 도시된 제1 구간(P1)의 시간 길이 및 제2 구간(P2)의 시간 길이는 예시적인 것으로 이에 한정되지 않는다. 제1 구간(P1)의 시간 길이 및 제2 구간(P2)의 시간 길이는 초기화 동작 및 문턱 전압 보상 동작이 정상적으로 수행되는 범위에서 다양하게 설정될 수 있다.
비록, 도 5a 및 도 5b의 실시예에서는 제1 내지 제3 게이트 신호들의 제1 논리 레벨이 10V이고, 제2 논리 레벨이 0V인 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 내지 제3 게이트 신호들은 서로 다른 전압 레벨의 제1 논리 레벨(또는 제2 논리 레벨)을 가질 수 있다.
도 6은 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다. 도 7은 도 6의 화소에 포함된 구동 트랜지스터의 일 예를 나타내는 단면도이다. 도 8은 도 7의 구동 트랜지스터의 특성을 설명하기 위한 그래프이다.
도 6 내지 도 8을 참조하면, 화소(PXB)는 제1 트랜지스터(T1'), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제1 커패시터(C1), 제2 커패시터(C2), 및 발광 소자(OLED)를 포함할 수 있다. 다만, 본 실시예에 따른 화소(PXB)는 제1 트랜지스터(T1')가 더블 게이트 트랜지스터인 것을 제외하면, 도 2의 화소(PXA)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
제1 트랜지스터(T1')는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1')는 제1 전원 및 제2 노드(N2) 사이에 위치하고, 데이터 전압(DATA)에 상응하는 구동 전류를 발광 소자(OLED)에 제공할 수 있다. 예를 들어, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 제1 게이트 전극, 제2 노드(N2)에 연결된 제2 게이트 전극, 제5 트랜지스터(T5)의 제2 전극에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.
일 실시예에서, 도 7에 도시된 바와 같이, 제1 트랜지스터(T1')는 액티브층 하부에 하부 게이트층이 형성된 더블 게이트 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(T1')는 순차적으로 적층된 기판(110), 하부 게이트층(112), 제1 게이트 절연층(115), 액티브층(120), 제2 게이트 절연층(125), 상부 게이트 패턴(130), 및 층간 절연막(135)으로 구현될 수 있다.
기판(110)은 절연 물질로 구성될 수 있다. 예를 들면, 기판(110)은 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등을 포함할 수 있다. 예시하지는 않았지만, 기판(110) 상에는 적어도 하나의 버퍼층이 제공될 수 있다. 예를 들면, 버퍼층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
하부 게이트층(112)은 기판(110) 상에 배치될 수 있다. 하부 게이트 패턴(110)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 일 실시예에서, 하부 게이트층(112)은 제1 트랜지스터(T1')의 제2 게이트 전극으로서, 제2 노드(N2)에 전기적으로 연결될 수 있다.
제1 게이트 절연층(115)은 하부 게이트층(112)을 덮으며 기판(110) 상에 배치될 수 있다. 일 실시예에서, 제1 게이트 절연층(115)은 하부 게이트층(112)을 충분히 덮을 수 있으며, 하부 게이트층(112)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 제1 게이트 절연층(115)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
액티브층(120)은 제1 게이트 절연층(115) 상에 배치될 수 있다. 액티브층(120)은 실리콘으로 구성될 수 있다. 액티브층(120)은 불순물이 도핑되는 영역(121, 123)을 포함할 수 있다. 불순물이 도핑되는 영역(121, 123)은 제1 트랜지스터(T1')의 제1 전극(예를 들어, 드레인 전극) 및 제2 전극(예를 들어, 소스 전극)에 각각 상응할 수 있으며, 나머지 영역(122)보다 높은 전기 전도도를 가질 수 있다.
제2 게이트 절연층(125)은 액티브층(120)을 덮으며 제1 게이트 절연층(115) 상에 배치될 수 있다. 일 실시예에서, 제2 게이트 절연층(125)은 제1 게이트 절연층(115) 상에서 액티브층(120)을 덮으며, 균일한 두께로 액티브층(120)의 프로파일을 따라 배치될 수 있다. 다른 실시예에서, 제2 게이트 절연층(125)은 액티브층(120)을 충분히 덮을 수 있으며, 액티브층(120)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다.
상부 게이트층(130)은 제2 게이트 절연층(125) 상에 배치될 수 있다. 상부 게이트층(130)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 일 실시예에서, 상부 게이트층(130)은 제1 트랜지스터(T1')의 제1 게이트 전극으로서, 제1 노드(N1)에 전기적으로 연결될 수 있다.
층간 절연막(135)은 상부 게이트층(130)을 덮으며, 제2 게이트 절연층(125) 상에 배치될 수 있다. 일 실시예에서, 층간 절연막(135)은 상부 게이트층(130)을 충분히 덮을 수 있으며, 상부 게이트층(130)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 층간 절연막(130)은 실리콘 화합물과 같은 유기 물질이나 투명 절연 수지와 같은 무기 물질을 포함할 수 있다. 예를 들면, 층간 절연막(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 이루어질 수 있다.
도 8에 도시된 바와 같이, 제1 트랜지스터가 하나의 게이트 전극을 포함하는 경우(예를 들어, 도 2의 화소(PXA)의 경우)(A), 제1 트랜지스터는 상대적으로 낮은 서브스레숄드 기울기(subthreshold swing; S.S)를 가질 수 있다. 반면에, 제2 게이트 전극에 제2 노드(N2)의 전압이 인가되는 경우(B), 제1 트랜지스터는 상대적으로 높은 서브스레숄드 기울기(S.S)를 가질 수 있다.
따라서, 도 6의 화소(PXB)는 제1 트랜지스터(T1')의 제2 게이트 전극은 제2 노드(N2)에 연결됨에 따라, 제1 트랜지스터(T1')는 상대적으로 높은 서브스레숄드 기울기(S.S)를 가지므로, 계조 표현을 위한 전압 마진이 크고, 표시 장치의 계조 구현이 용이해질 수 있다.
따라서, 제1 트랜지스터(T1') (즉, 구동 트랜지스터)은 제2 게이트 전극을 포함함으로써 제1 트랜지스터(T1')의 특성을 향상시켜 제1 트랜지스터(T1')의 채널의 길이를 감소시킬 수 있다. 또한, 제1 트랜지스터(T1')의 서브스레숄드 기울기를 조정할 수 있으므로, 표시 장치가 계조를 더 용이하게 표현할 수 있다.
제2 트랜지스터(T2)는 제i 화소행에 대응하는 제1 게이트 라인으로부터 수신된 제1 게이트 신호(G1)에 응답하여 제j 화소열에 대응하는 데이터 라인으로부터 수신된 데이터 전압(DATA)을 제1 노드(N1)에 인가할 수 있다. 제3 트랜지스터(T3)는 제i 화소행에 대응하는 제2 게이트 라인으로부터 수신된 제2 게이트 신호(G2)에 응답하여 기준 전압(VR)을 제1 노드(N1)에 인가할 수 있다. 제4 트랜지스터(T4)는 제i 화소행에 대응하는 제3 게이트 라인으로부터 수신된 제3 게이트 신호(G3)에 응답하여 초기화 전압(VI)을 제2 노드(N2)에 인가할 수 있다. 제5 트랜지스터(T5)는 제1 게이트 신호(G1)에 응답하여 제1 전원 전압(ELVDD)를 제1 트랜지스터(T1)에 인가할 수 있다. 제1 커패시터(C1)는 제1 노드(N1) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제2 노드(N2) 및 제1 전원 사이에 연결될 수 있다. 발광 소자(OLED)는 제2 노드(N2)에 연결된 제1 전극(예를 들어, 애노드 전극) 및 제2 전원(ELVSS)에 연결된 제2 전극(예를 들어, 캐소드 전극)을 포함할 수 있다. 제2 내지 제5 트랜지스터(T2 내지 T5), 제1 및 제2 커패시터(C1 및 C2)의 구조에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
도 6의 화소(PXB)의 구동 방법은 도 2의 화소(PXA)의 구동 방법과 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 9를 참조하면, 표시 장치(1000B)는 복수의 화소(PX)들을 포함하는 표시 패널(100) 및 표시 패널(100)를 구동하는 패널 구동부를 포함할 수 있다. 일 실시예에서, 패널 구동부는 게이트 구동부(200B), 소스 구동부(300), 전원 공급부(400), 및 타이밍 제어부(500)를 포함할 수 있다. 다만, 본 실시예에 따른 표시 장치(1000B)는 게이트 드라이버(200B)가 제4 게이트 라인들(GLD1 내지 GLDn)을 통해 제4 게이트 신호를 화소(PX)에 추가적으로 제공하는 것을 제외하면, 도 1의 표시 장치(1000A)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
표시 패널(100)는 영상을 표시하기 위해 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)는 소스 팔로워(source follower) 방식으로 구동 트랜지스터의 문턱 전압을 보상할 수 있다. 이를 위해, 화소(PX)는 구동 트랜지스터의 게이트 전극에 인가되는 기준 전압 및 데이터 전압을 기준 전압 라인 및 데이터 라인으로부터 수신할 수 있다. 화소(PX)는 구동 트랜지스터의 문턱 전압 센싱 구간(또는 문턱 전압 보상 구간)의 길이가 충분히 확보되도록 게이트 신호를 조정할 수 있다.
게이트 구동부(200B)는 제1 제어 신호(CNT1)에 기초하여 제1 게이트 라인들(GLA1 내지 GLAn)을 통해 제1 게이트 신호를 화소(PX)들에 제공하고, 제2 게이트 라인들(GLB1 내지 GLBn)을 통해 제2 게이트 신호를 화소(PX)들에 제공하며, 제3 게이트 라인들(GLC1 내지 GLCn)을 통해 제3 게이트 신호를 화소(PX)들에 제공하고, 제4 게이트 라인들(GLD1 내지 GLDn)을 통해 제4 게이트 신호를 화소(PX)들에 제공할 수 있다. 여기서, 제1 게이트 신호는 화소(PX)들에 데이터 전압을 인가하기 위한 제어 신호를 나타낸다. 제2 게이트 신호는 화소(PX)들에 기준 전압(VR)을 인가하기 위한 제어 신호를 나타낸다. 제3 게이트 신호는 화소(PX)들에 초기화 전압(VI)을 인가하기 위한 제어 신호를 나타낸다. 제4 게이트 신호는 화소(PX)들의 발광을 제어하기 위한 제어 신호를 나타낸다.
소스 구동부(300)는 제2 제어 신호(CNT2)에 기초하여 디지털 영상 데이터를 아날로그 데이터 전압으로 변환하고, 데이터 전압을 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들에 제공할 수 있다.
전원 공급부(400)는 제3 제어 신호(CNT3)에 기초하여 제1 전원 (ELVDD), 제2 전원(ELVSS), 및 기준 전압(VR)을 화소(PX)들에 제공할 수 있다.
타이밍 제어부(500)는 게이트 구동부(200B), 소스 구동부(300), 및 전원 공급부(400)를 제어할 수 있다.
도 10은 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다. 도 11은 도 10의 화소를 구동하는 일 예를 설명하기 위한 타이밍도이다.
도 10 및 도 11을 참조하면, 화소(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5'), 제1 커패시터(C1), 제2 커패시터(C2), 및 발광 소자(OLED)를 포함할 수 있다. 다만, 본 실시예에 따른 화소(PXC)는 제5 트랜지스터(T5')가 n채널 MOS 트랜지스터이고, 제4 게이트 신호(G4)를 수신하는 것을 제외하면, 도 2의 화소(PXA)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
도 10에 도시된 바와 같이, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 제1 전원 및 제2 노드(N2) 사이에 위치하고, 데이터 전압에 상응하는 구동 전류를 발광 소자(OLED)에 제공할 수 있다. 제2 트랜지스터(T2)는 제i 화소행에 대응하는 제1 게이트 라인으로부터 수신된 제1 게이트 신호(G1)에 응답하여 제j 화소열에 대응하는 데이터 라인으로부터 수신된 데이터 전압(DATA)을 제1 노드(N1)에 인가할 수 있다. 제3 트랜지스터(T3)는 제i 화소행에 대응하는 제2 게이트 라인으로부터 수신된 제2 게이트 신호(G2)에 응답하여 기준 전압(VR)을 제1 노드(N1)에 인가할 수 있다. 제4 트랜지스터(T4)는 제i 화소행에 대응하는 제3 게이트 라인으로부터 수신된 제3 게이트 신호(G3)에 응답하여 초기화 전압(VI)을 제2 노드(N2)에 인가할 수 있다.
제5 트랜지스터(T5')는 제4 게이트 신호(G4)에 응답하여 제1 전원 전압(ELVDD)을 제1 트랜지스터(T1)에 인가할 수 있다. 예를 들어, 제5 트랜지스터(T5')는 제4 게이트 라인으로부터 제4 게이트 신호(G4)를 수신하는 게이트 전극, 제1 전원 전압(ELVDD)을 수신하는 제1 전극, 및 제1 트랜지스터(T1)의 제1 전극에 연결된 제2 전극을 포함할 수 있다.
제1 커패시터(C1)는 제1 노드(N1) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제2 노드(N2) 및 제1 전원 사이에 연결될 수 있다. 발광 소자(OLED)는 제2 노드(N2)에 연결된 제1 전극(예를 들어, 애노드 전극) 및 제2 전원(ELVSS)에 연결된 제2 전극(예를 들어, 캐소드 전극)을 포함할 수 있다.
도 11에 도시된 바와 같이, 화소(PXC)는 단일 프레임에서 제1 노드(N1) 및 제2 노드(N2)를 초기화하는 제1 구간(P1), 제1 트랜지스터(T1)의 문턱 전압을 센싱하는 제2 구간(P2), 데이터 전압(DATA)을 제1 트랜지스터(T1)에 인가하는 제3 구간(P3), 및 데이터 전압에 기초하여 발광 소자가 발광하는 제4 구간(P4)을 포함하는 구동 방식으로 구동될 수 있다. 다만, 본 실시예에 따른 화소(PXC)의 구동 방법은 제5 트랜지스터(T5')가 제1 게이트 신호(G1)에 반전된 제4 게이트 신호(G4)에 응답하여 제어되는 것을 제외하면, 도 3의 화소(PXA)의 구동 방법과 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
도 12는 도 9의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다. 도 13은 도 12의 화소를 구동하는 일 예를 설명하기 위한 타이밍도이다.
도 12 및 도 13을 참조하면, 화소(PXD)는 제1 트랜지스터(T1'), 제2 트랜지스터(T2'), 제3 트랜지스터(T3'), 제4 트랜지스터(T4'), 제5 트랜지스터(T5), 제1 커패시터(C1'), 제2 커패시터(C2'), 및 발광 소자(OLED')를 포함할 수 있다. 다만, 본 실시예에 따른 화소(PXD)는 p채널 MOS 트랜지스터로 구현된 점을 제외하면, 도 10의 화소(PXC)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
도 12에 도시된 바와 같이, 화소(PXD)의 제1 트랜지스터(T1')는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1')는 제1 전원 전압(ELVSS) 및 제2 노드(N2') 사이에 위치하고, 데이터 전압(DATA)에 상응하는 구동 전류를 발광 소자(OLED')에 제공할 수 있다. 제2 트랜지스터(T2')는 제i 화소행에 대응하는 제1 게이트 라인으로부터 수신된 제1 게이트 신호(G1)에 응답하여 제j 화소열에 대응하는 데이터 라인으로부터 수신된 데이터 전압(DATA)을 제1 노드(N1')에 인가할 수 있다. 제3 트랜지스터(T3')는 제i 화소행에 대응하는 제2 게이트 라인으로부터 수신된 제2 게이트 신호(G2)에 응답하여 기준 전압(VR)을 제1 노드(N1')에 인가할 수 있다. 제4 트랜지스터(T4')는 제i 화소행에 대응하는 제3 게이트 라인으로부터 수신된 제3 게이트 신호(G3)에 응답하여 초기화 전압(VI)을 제2 노드(N2')에 인가할 수 있다. 제5 트랜지스터(T5)는 제4 게이트 신호(G4)에 응답하여 제1 전원 전압(ELVSS)를 제1 트랜지스터(T1')에 인가할 수 있다. 제1 커패시터(C1')는 제1 노드(N1') 및 제2 노드(N2') 사이에 연결될 수 있다. 제2 커패시터(C2')는 제2 노드(N2') 및 제1 전원 전압(ELVSS) 사이에 연결될 수 있다. 발광 소자(OLED')는 제2 노드(N2')에 연결된 제1 전극(예를 들어, 캐소드 전극) 및 제2 전원 전압(ELVDD)에 연결된 제2 전극(예를 들어, 애노드 전극)을 포함할 수 있다.
도 13에 도시된 바와 같이, 화소(PXD)는 단일 프레임에서 제1 노드(N1') 및 제2 노드(N2')를 초기화하는 제1 구간(P1), 제1 트랜지스터(T1')의 문턱 전압을 센싱하는 제2 구간(P2), 데이터 전압(DATA)을 제1 트랜지스터(T1')에 인가하는 제3 구간(P3), 및 데이터 전압(DATA)에 기초하여 발광 소자(OLED')가 발광하는 제4 구간(P4)을 포함하는 구동 방식으로 구동될 수 있다. 다만, 도 12의 화소(PXD)의 구동 방법은 제1 내지 제4 게이트 신호들이 반전된 것을 제외하면, 도 10의 화소(PXC)의 구동 방법과 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
도 2의 화소(PXA)는 도 10의 화소(PXC) 및 도 12의 화소(PXD)와 비교하여 제4 게이트 신호를 수신하지 않으므로, 표시 패널의 배선들(게이트 라인들)의 개수를 줄이고 게이트 구동부의 복잡도를 감소할 수 있는 장점이 있다. 또한, 도 2의 화소(PXA)는 상대적으로 높은 전압(즉, 제1 전원 전압(ELVDD))을 수신하는 제5 트랜지스터를 p채널 MOS 트랜지스터로 구현하고, 상대적으로 낮은 전압을 수신하는 제2 내지 제4 트랜지스터들을 n채널 MOS 트랜지스터로 구현함으로써 게이트 신호의 전압 범위(예를 들어, 0V 내지 10V)를 낮출 수 있다. 반면에, 도 10의 화소(PXC)는 n채널 MOS 트랜지스터만으로 구현되고, 도 12의 화소(PXD)는 p채널 MOS 트랜지스터만으로 구현되므로, 도 2의 화소(PXA)와 비교하여 공정 복잡도를 줄이고 제조 비용을 절감할 수 있다.
비록, 상기에서는 실시예들에 따른 화소 구조를 도시하였지만, 화소를 구성하는 트랜지스터의 종류는 이에 한정되지 않는다. 예를 들어, 화소의 제2 트랜지스터 및 제3 트랜지스터는 스토리지 커패시터(즉, 제1 커패시터)의 전하량을 보존하기 위해 듀얼 게이트(dual-gate) 트랜지스터로 구현될 수 있다.
이상, 본 발명의 실시예들에 따른 화소 및 표시 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다. 예를 들어, 상기에서는 표시 장치가 유기 발광 표시 장치인 것으로 설명하였으나, 표시 장치의 종류는 이에 한정되는 것이 아니다.
본 발명은 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 디지털 카메라, 비디오 캠코더 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 표시 패널 200A, 200B: 게이트 구동부
300: 소스 구동부 500: 타이밍 제어부
1000A, 1000B: 표시 장치

Claims (21)

  1. 제1 노드에 연결된 제1 게이트 전극, 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    제1 게이트 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
    제2 게이트 신호를 수신하는 게이트 전극, 기준 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터;
    제3 게이트 신호를 수신하는 게이트 전극, 초기화 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터;
    상기 제1 게이트 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제5 트랜지스터;
    상기 제1 노드에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1 커패시터;
    상기 제2 노드에 연결된 제1 전극 및 상기 제1 전원 전압을 수신하는 제2 전극을 포함하는 제2 커패시터; 및
    상기 제2 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함하는 화소.
  2. 제1 항에 있어서, 상기 제2 트랜지스터는 상기 제1 게이트 신호가 제1 논리 레벨에 상응하는 경우 턴-온되고,
    상기 제5 트랜지스터는 상기 제1 게이트 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨에 상응하는 경우 턴-온되는 것을 특징으로 하는 화소.
  3. 제2 항에 있어서, 상기 제2 트랜지스터는 n채널 MOS (n-channel metal oxide semiconductor) 트랜지스터이고,
    상기 제5 트랜지스터는 p채널 MOS (p-channel metal oxide semiconductor) 트랜지스터인 것을 특징으로 하는 화소.
  4. 제3 항에 있어서, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각은 n채널 MOS 트랜지스터인 것을 특징으로 하는 화소.
  5. 제4 항에 있어서, 상기 제1 전원 전압은 상기 기준 전압, 상기 초기화 전압, 및 상기 데이터 전압보다 큰 것을 특징으로 하는 화소.
  6. 제1 항에 있어서, 상기 제2 트랜지스터는 데이터 라인으로부터 상기 데이터 전압을 수신하고,
    상기 제3 트랜지스터는 상기 데이터 라인과 다른 기준 전압 라인으로부터 상기 기준 전압을 수신하는 것을 특징으로 하는 화소.
  7. 제1 항에 있어서, 상기 기준 전압은 상기 초기화 전압보다 큰 것을 특징으로 하는 화소.
  8. 제1 항에 있어서, 상기 제1 트랜지스터는 상기 제2 노드에 연결된 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 화소.
  9. 제1 항에 있어서, 상기 제1 트랜지스터는 n채널 MOS 트랜지스터인 것을 특징으로 하는 화소.
  10. 복수의 화소들을 포함하는 표시 패널; 및
    상기 표시 패널을 구동하는 패널 구동부를 포함하고,
    상기 화소들 각각은
    제1 노드에 연결된 제1 게이트 전극, 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    제1 게이트 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
    제2 게이트 신호를 수신하는 게이트 전극, 기준 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터;
    제3 게이트 신호를 수신하는 게이트 전극, 초기화 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터;
    상기 제1 게이트 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제5 트랜지스터;
    상기 제1 노드에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1 커패시터;
    상기 제2 노드에 연결된 제1 전극 및 상기 제1 전원 전압을 수신하는 제2 전극을 포함하는 제2 커패시터; 및
    상기 제2 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
  11. 제10 항에 있어서, 상기 패널 구동부는 단일 프레임에서 상기 제1 노드 및 상기 제2 노드를 초기화하는 제1 구간, 상기 제1 트랜지스터의 문턱 전압을 센싱하는 제2 구간, 상기 데이터 전압을 상기 제1 트랜지스터에 인가하는 제3 구간, 및 상기 데이터 전압에 기초하여 상기 발광 소자가 발광하는 제4 구간을 포함하는 구동 방식으로 상기 화소들을 구동하는 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서, 상기 제2 구간의 길이는 일 수평 주기(1 horizontal period; 1H)보다 큰 것을 특징으로 하는 표시 장치.
  13. 제11 항에 있어서, 상기 제3 구간의 길이는 일 수평 주기(1 horizontal period; 1H)에 상응하는 것을 특징으로 하는 표시 장치.
  14. 제11 항에 있어서, 상기 제1 구간에서, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터는 턴-온되고, 상기 제2 트랜지스터는 턴-오프되는 것을 특징으로 하는 표시 장치.
  15. 제11 항에 있어서, 상기 제2 구간에서, 상기 제3 트랜지스터 및 상기 제5 트랜지스터는 턴-온되고, 상기 제2 트랜지스터 및 상기 제4 트랜지스터는 턴-오프되는 것을 특징으로 하는 표시 장치.
  16. 제11 항에 있어서, 상기 제3 구간에서, 상기 제2 트랜지스터는 턴-온되고, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터는 턴-오프되는 것을 특징으로 하는 표시 장치.
  17. 제11 항에 있어서, 상기 제4 구간에서, 상기 제5 트랜지스터는 턴-온되고, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 턴-오프되는 것을 특징으로 하는 표시 장치.
  18. 제11 항에 있어서, 상기 제2 트랜지스터는 n채널 MOS 트랜지스터이고,
    상기 제5 트랜지스터는 p채널 MOS 트랜지스터인 것을 특징으로 하는 표시 장치.
  19. 제11 항에 있어서, 상기 제2 트랜지스터는 데이터 라인으로부터 상기 데이터 전압을 수신하고,
    상기 제3 트랜지스터는 상기 데이터 라인과 다른 기준 전압 라인으로부터 상기 기준 전압을 수신하는 것을 특징으로 하는 표시 장치.
  20. 제11 항에 있어서, 상기 제1 트랜지스터는 상기 제2 노드에 연결된 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  21. 제1 노드에 연결된 제1 게이트 전극, 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    제1 게이트 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
    제2 게이트 신호를 수신하는 게이트 전극, 기준 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터;
    제3 게이트 신호를 수신하는 게이트 전극, 초기화 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터;
    제4 게이트 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제5 트랜지스터;
    상기 제1 노드에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1 커패시터;
    상기 제2 노드에 연결된 제1 전극 및 상기 제1 전원 전압을 수신하는 제2 전극을 포함하는 제2 커패시터; 및
    상기 제2 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함하는 화소.

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