KR20190061946A - 칩 저항기 저항층 형성용 페이스트 및 칩 저항기 - Google Patents

칩 저항기 저항층 형성용 페이스트 및 칩 저항기 Download PDF

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Abstract

칩 저항기 저항층 형성용 페이스트 및 칩 저항기가 개시된다. 본 발명의 일 실시 예에 따른 칩 저항기 저항층 형성용 페이스트는, 구리계 합금 분말 및 구리계 합금 분말 대비 0wt% 초과 10wt% 이하의 니켈(Ni) 분말을 포함하고, 글래스(glass)를 포함하지 않는다.

Description

칩 저항기 저항층 형성용 페이스트 및 칩 저항기{PASTE FOR FORMING RESIST LAYER OF CHIP RESISTOR AND CHIP RESISTOR}
본 발명은 칩 저항기 저항층 형성용 페이스트 및 칩 저항기에 관한 것이다.
최근 전자기기의 기능이 다양해짐에 따라 칩 형상의 저항기가 많이 사용된다. 예로써, 칩 저항기는 배터리 과충전 방지 및 배터리 잔량 검출을 위해 이용될 수 있다.
정밀한 전류 검출을 위하여, 칩 저항기의 저항층에는 낮은 저항과 낮은 저항온도계수(Temperature coefficient of Resistance, TCR)가 요구된다.
통상적인 칩 저항기의 저항층 형성용 페이스트는 소결 중 산화분위기에 매우 민감한 합금을 포함하고 있어 기판과의 접착력이 문제된다.
대한민국 공개특허공보 제10-2014-0023819호
본 발명의 일 실시예는, 박형화하더라도 기판과의 접착력이 확보된 저항층을 갖는 칩 저항기를 제공한다.
도 1(a) 내지 도 1(d)는 본 발명의 일 실시예에 따른 칩 저항기 저항층 형성용 페이스트에 포함된 니켈의 중량비(wt%)에 따라 저항층과 기판 간의 계면을 나타내는 도면.
도 2는 본 발명의 일 실시 예에 따른 칩 저항기를 개략적으로 나타내는 도면.
도 3은 도 2의 A-A'선에 따른 단면을 나타내는 도면.
도 4 및 도 5 각각은 본 발명의 일 실시예에 따른 칩 저항기에 적용되는 저항층, 제1 전극 및 제2 전극을 개략적으로 나타내는 평면도.
도 6는 본 발명의 다른 실시 예에 따른 칩 저항기를 개략적으로 나타내는 도면.
도 7은 도 6의 B-B'선에 따른 단면을 나타내는 도면.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 그리고, 명세서 전체에서, "상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것이 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하, 본 발명에 따른 칩 저항기 저항층 형성용 페이스트 및 칩 저항기의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
칩 저항기 저항층 형성용 페이스트
본 발명의 일 실시예에 따른 칩 저항기 저항층 형성용 페이스트는, 구리계 합금 분말 및 니켈(Ni) 분말을 포함하되, 글래스(glass)를 포함하지 않는다.
본 명세서 상에서 구리계 합금이란 그 조성에 구리가 포함된 합금을 의미한다.
구리계 합금은 구리-망간-주석(Cu-Mn-Sn)을 포함할 수 있다. 즉, 구리계 합금은 제라닌(Zeranin)일 수 있다. 또는, 구리계 합금은 구리-망간-니켈(Cu-Mn-Ni)을 포함할 수 있다. 즉, 구리계 합금은 망가닌(Manganin)일 수 있다.
통상적인 칩 저항기의 경우, 기판과 저항층 간의 접착력 확보를 위해 글래스(glass)를 포함하는 1차 저항층 형성용 페이스트와 글래스를 포함하지 않는 2차 저항층 형성용 페이스트를 병행 사용한다.
즉, 저항층 형성용 페이스트의 전기 전도성 성분인 구리계 합금의 경우 소결 중 산화분위기에 매우 민감하기 때문에 최대한 강한 환원분위기로 작업해야 하는데, 무기 접착제인 글래스의 경우 환원분위기에서 소결할 경우 유동성이 떨어지게 되므로, 1차 저항층 형성용 페이스트와 2차 저항층 형성용 페이스트를 병행 사용하는 것이 일반적이다. 이로 인해, 통상적인 칩 저항기의 저항층은 1차 저항층 형성용 페이스트로 형성된 제1 저항층 및 2차 저항층 형성용 페이스트로 형성된 제2 저항층을 포함하게 된다.
하지만, 이에 따를 경우 저항층 전체의 두께가 두꺼워지고 칩 저항기 형성 공정이 복잡해진다.
본 실시예의 칩 저항기 저항층 형성용 페이스트를 이용할 경우 페이스트에 글래스를 포함하지 않더라도 기판과 저항층 간의 접착력을 확보할 수 있다. 이로 인해, 저항층 전체의 두께가 박형화되고, 칩 저항기 형성 공정이 단순해질 수 있다.
본 실시예에 첨가된 니켈(Ni) 분말의 양은 구리계 합금 대비 0wt% 초과 10wt% 이하이다. 여기서 니켈(Ni) 분말의 직경은 300㎚ 이하이다.
도 1(a) 내지 도 1(d)는, 칩 저항기 저항층 형성용 페이스트에 포함된 니켈의 중량비(wt%)에 따라 저항층과 기판 간의 계면을 나타내는 도면이다. 도 1(a)는 칩 저항기 저항층 형성용 페이스트에 니켈(Ni)이 포함되지 않은 경우를 나타낸다. 도 1(b)는 칩 저항기 저항층 형성용 페이스트에 니켈(Ni)이 구리계 합금 대비 3wt% 포함된 경우를 나타낸다. 도 1(c)는 칩 저항기 저항층 형성용 페이스트에 니켈(Ni)이 구리계 합금 대비 5wt% 포함된 경우를 나타낸다. 도 1(d)는 칩 저항기 저항층 형성용 페이스트에 니켈(Ni)이 구리계 합금 대비 7wt% 포함된 경우를 나타낸다.
한편, 도 1(b) 내지 도 1(d) 모두 칩 저항기 저항층 형성용 페이스트에 포함된 니켈(Ni) 분말의 직경은 180㎚ 이다.
도 1(a) 내지 도 1(d)를 참고하면, 칩 저항기 저항층 형성용 페이스트에 포함된 니켈(Ni)의 구리계 합금 대비 중량비가 증가할수록 저항층과 기판 간의 계면에서 접착력이 강화됨을 알 수 있다. 즉, 도 1(a)의 경우, 저항층과 기판 간의 계면에 보이드(void)가 존재하여 접착력이 낮으나, 도 1(b)에서 도 1(d)로 갈수록 저항층과 기판 간의 계면에 보이드(void)가 감소하여 접착력이 강화됨을 알 수 있다.
칩 저항기 저항층 형성용 페이스트에 포함된 니켈의 구리계 합금 대비 중량비가 10wt%를 초과할 경우, 시트 저항 자체는 낮아지나 저항온도계수(Temperature coefficient of Resistance, TCR )가 높아지는 문제점이 발생한다.
니켈(Ni) 분말의 직경이 300㎚ 이상일 경우, 저항층 형성용 페이스트의 소결성이 감소하여 저항층과 기판 간의 계면에서 보이드(void)가 발생할 가능이 높아진다.
칩 저항기
도 2는 본 발명의 일 실시 예에 따른 칩 저항기를 개략적으로 나타내는 도면이다. 도 3은 도 2의 A-A'선에 따른 단면을 나타내는 도면이다. 도 4 및 도 5 각각은 본 발명의 일 실시예에 따른 칩 저항기에 적용되는 저항층, 제1 전극 및 제2 전극을 개략적으로 나타내는 평면도이다.
도 2 내지 도 5를 참고하면, 본 발명의 일 실시 예에 따른 칩 저항기는, 기판(110), 제1 전극(121), 제2 전극(122), 저항층(130) 및 보호층(140)을 포함한다.
기판(110)은, 전극과 저항층의 실장을 위한 공간을 제공할 수 있다. 예를 들어, 기판(110)은 세라믹 재료로 이루어진 전기 절연성 기판일 수 있다. 세라믹 재료는 알루미나(Al2O3)일 수 있으나, 절연성, 방열성, 저항층과의 밀착성이 우수한 재료이면 특별히 제한되지 않는다.
제1 전극(121)은, 기판(110)의 일면에 배치된다. 제2 전극(122)은 기판(110)의 일면에 제1 전극(121)과 분리되도록 배치된다. 즉, 제1 전극(121)과 제2 전극(122)은 서로 이격되어 기판의 일면에 각각 배치된다.
제1 전극(121) 및 제2 전극(122)은 구리, 구리 합금을 이용하여 낮은 저항값으로 구현될 수 있다.
저항층(130)은 기판(110)의 일면에 배치되어 제1 전극(121)과 제2 전극(122)을 서로 연결한다. 즉, 제1 전극(121)과 제2 전극(122)은 저항층(130)에 의해 서로 전기적으로 연결된다.
저항층(130)은, 구리계 합금 및 구리계 합금 대비 0wt% 초과 10wt% 이하의 니켈(Ni)을 포함하되 글래스(glass)를 포함하지 않는다.
구리계 합금은 구리-망간-주석(Cu-Mn-Sn)을 포함할 수 있다. 즉, 구리계 합금은 제라닌(Zeranin)일 수 있다. 또는, 구리계 합금은 구리-망간-니켈(Cu-Mn-Ni)을 포함할 수 있다. 즉, 구리계 합금은 망가닌(Manganin)일 수 있다.
통상적인 칩 저항기의 경우, 기판과 저항층 간의 접착력 확보를 위해 글래스(glass)를 포함하는 1차 저항층과 글래스를 포함하지 않는 2차 저항층이 형성된다.
즉, 저항층 형성용 페이스트의 전기 전도성 성분인 구리계 합금의 경우 소결 중 산화분위기에 매우 민감하기 때문에 최대한 강한 환원분위기로 작업해야 하는데, 무기 접착제인 글래스의 경우 환원분위기에서 소결할 경우 유동성이 떨어지게 되므로, 1차 저항층 형성용 페이스트와 2차 저항층 형성용 페이스트를 병행 사용하는 것이 일반적이다. 이로 인해, 통상적인 칩 저항기의 저항층은 1차 저항층 형성용 페이스트로 형성된 제1 저항층 및 2차 저항층 형성용 페이스트로 형성된 제2 저항층을 포함하게 된다.
하지만, 이에 따를 경우 저항층 전체의 두께가 두꺼워지고 칩 저항기 형성 공정이 복잡해진다.
본 실시예에 적용되는 저항층(130)은, 통상의 칩 저항기의 저항층과 달리 글래스(glass)를 포함하지 않으면서도 기판과의 접착력이 확보될 수 있다.
저항층에 포함된 니켈(Ni)의 구리계 합금 대비 중량비가 10wt%를 초과할 경우, 시트 저항 자체는 낮아지나 저항온도계수(Temperature coefficient of Resistance, TCR )가 높아지는 문제점이 발생한다.
도 4 및 도 5를 참고하면, 저항층(130)의 저항값은 저항층(130)에 홈(R)을 형성함으로써 미세 조정될 수 있다. 즉, 저항층(130)의 저항값은 트리밍(trimming) 작업에 의해 미세 조정될 수 있다.
트리밍 작업은 저항층(130)에 대해 홈(R)을 형성해가면서 저항층(130)의 저항값을 동시에 측정하다가 저항값이 목표 저항값에 가까워진 경우에 홈(R)의 형성을 중단시킴으로써, 저항층(130)의 저항값을 조정하는 작업을 의미한다.
홈(R)은 레이저에 의해 형성될 수 있다. 레이저는 저항층(130)의 가장자리로부터 저항층(130)의 내측으로 홈(R)을 형성할 수 있다. 홈(R)의 길이가 길어짐에 따라, 저항층(130)의 저항값은 커질 수 있다.
저항층(130)의 저항값이 목표 저항값에 가까워진 경우, 레이저는 이동 방향을 변경할 수 있다. 예로써, 홈은 도 5와 같이, L자 형태로 형성될 수 있다.
레이저의 이동 방향이 변경된 이후의 홈(R)의 길이가 길어짐에 따른 저항층(130)의 저항값 상승율은 레이저의 이동 방향이 변경되기 전의 홈(R)의 길이가 길어짐에 따른 저항층(130)의 저항값 상승율보다 낮아질 수 있다. 따라서, 레이저의 이동 방향이 변경된 이후, 저항층(130)의 저항값은 더 정밀하게 조정될 수 있다.
보호층(140)은 저항층(130)을 보호하도록 저항층(130)의 일면에 배치된다.
보호층(140)은 에폭시(epoxy), 페놀 수지, 글라스(glass) 재질 등을 포함할 수 있다. 보호층(140)은 본 실시예에 따른 칩 저항기(1000)를 외부로부터 보호할 수 있다.
보호층(140)은, 도 3에 도시된 바와 같이, 저항층(130)의 일면에 형성되어 제1 전극(121) 및 제2 전극(122) 각각의 적어도 일부 상으로 연장되는 형태로 형성될 수 있으나, 이에 제한되는 것은 아니다. 보호층(140)이 저항층(130)의 일면에 형성되어 제1 전극(121) 및 제2 전극(122) 각각의 적어도 일부 상으로 연장되는 형태로 형성될 경우, 기판(110)과 저항층(130) 간의 결합력을 보완할 수 있다.
본 실시예에 따른 칩 저항기(1000)는, 제3 전극, 제4 전극, 제1 금속커버 및 제2 금속커버를 더 포함할 수 있다.
제3 전극(123) 및 제4 전극(124)은 각각 제1 및 제2 전극(121, 122)의 배치를 보조할 수 있다. 예를 들어, 기판(110)의 양 측면에 U형태의 제1 및 제2 금속 커버(161, 162)가 끼워질 수 있다. 제1 및 제2 금속 커버(161, 162)는 제1 및 제2 전극(121, 122)을 눌러서 고정시킬 수 있다. 이때, 제3 및 제4 전극(123, 124)은 기판(110)의 타면에 미리 형성되어 제1 및 제2 금속 커버(161, 162)에 의해 눌려질 수 있다. 이에 따라, 제1 및 제2 전극(121, 122)은 안정적으로 고정될 수 있다.
또한, 제3 및 제4 전극(123, 124)으로 인해 전극(121, 122, 123, 124)의 총 면적이 넓어짐에 따라, 제1 및 제2 전극(121, 122)의 저항값은 더욱 낮아질 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 칩 저항기의 총 저항값은 더욱 낮아질 수 있다.
도 6는 본 발명의 다른 실시 예에 따른 칩 저항기를 개략적으로 나타내는 도면이다. 도 7은 도 6의 B-B'선에 따른 단면을 나타내는 도면이다. 한편, 도 7에는 설명의 편의를 위해 도 6의 제1 및 제2 금속 커버(161, 162)가 도시되어 있지 않다.
도 6 및 도 7 를 참고하면, 본 실시예에 따른 칩 저항기는 본 발명의 일 실시 예에 따른 칩 저항기와 비교할 때, 상면 전극(151, 152) 및 보호층(141, 142)이 상이하다. 따라서, 이하에서는 상면 전극(151, 152) 및 보호층(141, 142)을 중심으로 설명한다.
제1 상면 전극(151) 및 제2 상면 전극(152)은 각각 제1 전극(121) 및 제2 전극(122)에 형성된다. 즉, 제1 상면 전극(151)은 제1 전극(121)에 형성되고, 제2 상면 전극(152)은 제2 전극(122)에 형성된다.
제1 및 제2 상면 전극(151, 152)은, 제1 및 제2 전극(121, 122)과 외부 간의 전류 전달을 위한 배선 기능을 수행할 수 있다.
제1 상면 전극(151) 및 제2 상면 전극(152)은 각각 제1 전극(121) 또는 제2 전극(122)과 저항층(130) 사이에 개재되는 개재부(c) 및 개재부(c)로부터 저항층(130)의 일면의 적어도 일부로 연장되는 연장부(d)를 포함할 수 있다. 즉, 제1 상면 전극(151)은 제1 전극(121)과 저항층(130) 사이에 개재되는 제1 개재부(c)와 제1 개재부(c)로부터 저항층(130)의 일면의 적어도 일부로 연장된 제1 연장부(d)를 포함한다. 제2 상면 전극(152)은 제2 전극(122)과 저항층(130) 사이에 개재되는 제2 개재부(c)와 제2 개재부(c)로부터 저항층(130)의 일면의 적어도 일부로 연장된 제2 연장부(d)를 포함한다.
이 경우, 제1 및 제2 상면 전극(541, 542) 각각이 전극(121, 122)과 저항층(130) 사이에 형성되고 저항층(130)의 일면의 적어도 일부 상으로 연장되므로, 저항층(130)과 기판(110) 간의 결합력을 더욱 향상시킬 수 있다. 또한, 제1 및 제2 상면 전극(541, 542)은 금속의 특성인 높은 열전도도를 이용하여 저항층(130)에서 발생한 열을 효율적으로 발산시킬 수 있다.
보호층(140)은, 저항층(130)의 일면 및 연장부(c)에 형성되는 제1 보호층(141) 및 제1 보호층(141)에 형성되는 제2 보호층(142)을 포함할 수 있다.
제1 보호층(141) 및 제2 보호층(142) 각각은, 에폭시(epoxy), 페놀 수지, 글라스(glass) 재질 등을 포함할 수 있다. 보호층(140)은 본 실시예에 따른 칩 저항기(2000)를 외부로부터 보호할 수 있다.
보호층을 복수로 형성하고, 상면 전극이 보호층에 함입되는 구조로 형성되므로, 본 실시예에 따른 칩 저항기(2000)는 각 구성 간의 결합력이 향상될 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경 또는 삭제 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
110: 기판
121: 제1 전극
122: 제2 전극
123: 제3 전극
124: 제4 전극
130: 저항층
140: 보호층
141: 제1 보호층
142: 제2 보호층
151: 제1 상면 전극
152: 제2 상면 전극
161: 제1 금속 커버
162: 제2 금속 커버
c: 개재부
d: 연장부
R: 홈
1000, 2000: 칩 저항기

Claims (10)

  1. 구리계 합금 분말을 포함하는 칩 저항기 저항층 형성용 페이스트에 있어서,
    상기 구리계 합금 분말 대비 0wt% 초과 10wt% 이하의 니켈(Ni) 분말을 더 포함하고,
    글래스(glass)를 포함하지 않는, 칩 저항기 저항층 형성용 페이스트.
  2. 제1항에 있어서,
    상기 구리계 합금은 구리-망간-주석(Cu-Mn-Sn)을 포함하는, 칩 저항기 저항층 형성용 페이스트.
  3. 제1항에 있어서,
    상기 니켈(Ni) 분말의 직경은 300㎚ 이하인, 칩 저항기 저항층 형성용 페이스트.
  4. 기판;
    상기 기판의 일면에 배치된 제1 전극;
    상기 기판의 일면에 상기 제1 전극과 분리되도록 배치된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극을 서로 연결하도록 상기 기판의 일면에 배치되는 저항층; 및
    상기 저항층을 보호하도록 상기 저항층의 일면에 배치되는 보호층을 포함하고,
    상기 저항층은,
    구리계 합금 및 상기 구리계 합금 대비 0wt% 초과 10wt% 이하의 니켈(Ni)을 포함하되 글래스를 포함하지 않는, 칩 저항기.
  5. 제4항에 있어서,
    상기 구리계 합금은 구리-망간-주석(Cu-Mn-Sn)을 포함하는, 칩 저항기.
  6. 제4항에 있어서,
    상기 보호층은,
    상기 저항층의 일면에 형성되는 제1 보호층, 및
    상기 제1 보호층의 일면에 형성되는 제2 보호층을 포함하는, 칩 저항기.
  7. 제4항에 있어서,
    상기 저항층은 홈(groove)을 가지는, 칩 저항기.
  8. 제4항에 있어서,
    상기 제1 전극 및 제2 전극에 각각 형성되는 상면 전극을 더 포함하는, 칩 저항기.
  9. 제8항에 있어서,
    상기 상면 전극 각각은,
    상기 제1 전극 또는 상기 제2 전극과 상기 저항층 사이에 개재되는 개재부, 및
    상기 개재부로부터 상기 저항층의 일면의 적어도 일부로 연장되는 연장부를 포함하는, 칩 저항기.
  10. 제8항에 있어서,
    상기 보호층은,
    상기 저항층의 일면 및 상기 연장부에 형성되는 제1 보호층, 및
    상기 제1 보호층에 형성되는 제2 보호층을 포함하는, 칩 저항기.
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