KR101883039B1 - 칩 저항 소자 - Google Patents

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Abstract

본 발명의 일 실시형태는, 서로 반대에 위치한 제1 및 제2 면을 갖는 절연 기판과, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 제1 면 양측에 각각 배치되며 상기 저항층에 연결된 제1 및 제2 내부 전극과, 상기 저항층을 덮으며 상기 제1 및 제2 내부 전극의 일부에 연장된 저항 보호층과, 상기 저항 보호층의 일부와 겹치도록 상기 제1 및 제2 내부 전극 상에 각각 배치되며, CuNi 합금 분말과 수지를 포함하는 전극 보호층과, 상기 전극 보호층을 덮도록 상기 제1 및 제2 내부 전극 상에 배치되며, 상기 저항 보호층에 연결되는 제1 및 제2 외부 전극을 포함하는 칩 저항 소자를 제공한다.

Description

칩 저항 소자{CHIP RESISTOR}
본 발명은 칩 저항 소자에 관한 것이다.
일반적으로, 칩 저항 소자는 외부 환경에서 장기간 사용될 때에 내부 전극과 같은 요소에서 원하지 않는 반응이 일어나 소자의 신뢰성이 저하되거나 성능을 상실할 수 있다. 예를 들어, 내부 전극에 주로 사용되는 은(Ag)과 같은 금속은 쉽게 황화되기 때문에 불이익한 반응물(예, Ag2S)을 형성하고, 심지어 단선을 일으킬 수 있다.
종래에는, 이러한 문제를 해결하기 위해서 내부 전극을 대체하거나 내부 전극의 보호층을 도입하는 방안이 제안되고 있으나, 이는 우수한 전도성을 확보하기 어려울 뿐만 아니라, 도금성이 불량해져 외부 전극을 위한 도금층이 잘 형성되지 않거나, 하부 구조와 접착력이 약해져 박리되는 문제가 있어 왔다.
일본특허공개공보 2004-0259864호
본 발명의 일 실시형태의 목적은 도금성이 우수하고 하부 구조와의 접착력이 강한 전극 보호층을 갖는 칩 저항 소자를 제공하는데 있다.
본 발명의 일 실시형태는, 서로 반대에 위치한 제1 및 제2 면을 갖는 절연 기판과, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 제1 면 양측에 각각 배치되며 상기 저항층에 연결된 제1 및 제2 내부 전극과, 상기 저항층을 덮으며 상기 제1 및 제2 내부 전극의 일부에 연장된 저항 보호층과, 상기 저항 보호층의 일부와 겹치도록 상기 제1 및 제2 내부 전극 상에 각각 배치되며, CuNi 합금 분말과 수지를 포함하는 전극 보호층과, 상기 전극 보호층을 덮도록 상기 제1 및 제2 내부 전극 상에 배치되며, 상기 저항 보호층에 연결되는 제1 및 제2 외부 전극을 포함하는 칩 저항 소자를 제공한다.
일 예에서, 상기 CuNi 합금 분말의 Ni 중량비가 20wt% 이상일 수 있다.
일 예에서, 상기 CuNi 합금 분말은 상기 전극 보호층의 전체 중량 기준으로 80∼95wt% 로 포함될 수 있다.
일 예에서, 상기 CuNi 합금 분말의 평균 입도(d50)는 2㎛∼30㎛ 범위일 수 있다.
일 예에서, 상기 전극 보호층은 탄소 나노 튜브(CNT)를 더 포함할 수 있다. 예를 들어, 상기 탄소 나노 튜브(CNT)은 0.2∼1.5 wt%로 포함될 수 있다. 상기 탄소 나노 튜브(CNT)는 1㎜∼5㎜ 범위의 길이와 5㎚∼15㎚ 범위의 직경을 가질 수 있다.
본 발명의 일 실시형태는, 복수의 전극 패드를 갖는 회로 기판과, 상기 회로 기판에 배치된 칩 저항 소자;를 포함하고, 상기 칩 저항 소자는, 서로 반대에 위치한 제1 및 제2 면을 갖는 절연 기판과, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 제1 면 양측에 각각 배치되며 상기 저항층에 연결된 제1 및 제2 내부 전극과, 상기 저항층을 덮으며 상기 제1 및 제2 내부 전극의 일부에 연장된 저항 보호층과, 상기 저항 보호층의 일부와 겹치도록 상기 제1 및 제2 내부 전극 상에 각각 배치되며, CuNi 합금 분말과 수지를 포함하는 전극 보호층과, 상기 전극 보호층을 덮도록 상기 제1 및 제2 내부 전극 상에 배치되며, 상기 저항 보호층에 연결되는 제1 및 제2 외부 전극를 포함하며, 상기 칩 저항 소자의 제1 및 제2 외부 전극은 본딩 메탈에 의해 상기 복수의 전극 패드에 전기적으로 연결되는 칩 저항 소자 어셈블리를 제공한다.
본 실시형태에서는 수지 함량비가 다른 다층 전극 보호 구조를 도입함으로써 하부에 위치한 저항 보호층으로부터의 박리를 방지할 뿐만 아니라 외부 전극을 위한 도금층을 용이하게 형성시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 더 쉽게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 측단면도이다.
도2는 도1에 도시된 칩 저항 소자를 나타내는 상부 평면도이다.
도3은 도1에 도시된 저항 소자가 실장 기판에 탑재된 저항 소자 어셈블리를 나타내는 사시도이다.
도4는 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 측단면도이다.
도5는 도4에 도시된 칩 저항 소자를 나타내는 상부 평면도이다.
도6a 및 도6b는 본 발명에 따른 실시예1와 비교예에 따른 칩 저항 소자의 내황화 특성 테스트 후 단면 상태를 촬영한 사진이다.
도7은 본 발명에 따른 실시예2(합금 비율 변화)에 따른 칩 저항 소자의 내황화 특성을 비교하는 그래프이다.
도8은 본 발명에 따른 실시예2(CNT 추가량 변화)에 따른 칩 저항 소자의 내황화 특성을 비교하는 그래프이다.
도9는 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이다.
도10은 도9에 도시된 칩 저항 소자를 나타내는 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 상세히 설명한다.
본 실시형태들은 다른 형태로 변형되거나 여러 실시형태의 특징이 서로 조합될 수 있다. 일 실시형태에서 설명된 사항이 다른 실시형태에서 설명되어 있지 않더라도, 다른 실시형태에서 반대되거나 모순되는 설명이 없는 한, 다른 실시형태의 설명으로 결합될 수 있다.
첨부된 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소로 이해될 수 있다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 첨부된 도면의 방향을 기준으로 표현되고 있으며, 실제로, 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
도1은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이며, 며, 도2는 도1에 도시된 저항 소자의 I-I'을 따라 절개하여 본 측단면도이다.
도1 및 도2를 참조하면, 본 실시형태에 따른 칩 저항 소자(10)는 절연 기판(11)과, 저항층(15), 제1 및 제2 내부 전극(12,13)과 제1 및 제2 외부 전극(18,19)을 포함한다. 상기 칩 저항 소자(10)는 상기 저항층(15)을 보호하기 위한 저항 보호층(16)과, 상기 제1 및 제2 내부 전극(12,13)을 보호하기 위한 전극 보호층(17)을 더 포함한다.
상기 절연 기판(11)은 그 일 면에 배치된 저항층(12)을 포함한다. 상기 절연 기판(11)은 비교적 얇은 저항층(15)을 지지하며 칩 저항 소자(10)의 내구성을 확보할 수 있다. 상기 절연 기판(11)은 열전전도가 우수한 재질일 수 있다. 상기 절연 기판(11)은 사용시에 저항층(15)에서 생성된 열을 외부로 효과적으로 방출시킬 수 있다. 예를 들어, 상기 절연 기판(11)은 알루미나(Al2O3)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 절연 기판(11)은 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다.
상기 제1 및 제2 내부 전극(12,13)은 상기 절연 기판(11)의 양측에 배치된다. 상기 저항층(15)은 상기 제1 및 제2 내부 전극(12,13)에 연결되도록 상기 절연 기판(11)의 일 면에 배치된다. 상기 저항층(15)으로는 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, CuNi 합금, NiCr 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다. 상기 저항층(15)은 페이스트로 제조되어 원하는 영역에 인쇄될 수 있다.
상기 제1 및 제2 내부 전극(12,13)은 상기 저항층(15)에 연결되며, 상기 절연 기판(11)의 상면('제1면'라고도 함)에 배치된 상면 전극(12a,13a)을 포함한다. 상기 제1 및 제2 내부 전극(12,13)은 상면 전극(12a,13a) 외에도 외부 전극(18,19)이 형성될 영역에 추가로 형성될 수 있다. 본 실시형태와 같이, 상기 제1 및 제2 내부 전극(12,13)은 상기 절연 기판(11)의 양 측면에 배치된 측면 전극(12b,13b)을 포함할 수 있다. 도1에 도시된 바와 같이, 상기 측면 전극(12b,13b)은 상기 절연 기판(11)의 제1 면과 반대에 위치한 제2 면까지 연장될 수 있다.
상기 제1 및 제2 내부 전극(12,13)은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 상기 제1 및 제2 내부 전극(12,13)은 각각 제1 및 제2 외부 전극(18,19)을 위한 도금공정에 시드(seed)로서 사용될 수 있다. 예를 들어, 상기 제1 및 제2 내부 전극(12,13)은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다. 상기 내부 전극(12,13)은 형성 위치에 따라 다른 물질로 형성될 수 있다. 예를 들어, 상기 상면 전극(12a,13a)은 상기 저항층(15)과 직접 연결되므로 높은 전도성을 확보하기 위해서 Ag와 같은 높은 전도성 성분으로 함유할 수 있다. 상기 측면 전극(12b,13b)은 Ni 또는 Pd과 같은 성분을 함유할 수 있다.
상기 저항 보호층(16)은 도2에 도시된 바와 같이 상기 저항층(15)을 덮도록 배치되어 상기 저항층(15)을 외부의 충격으로부터 보호할 수 있다. 예를 들어, 상기 저항 보호층(16)은 실리콘(SiO2)이나 글래스(glass) 또는 폴리머를 포함할 수 있다. 본 실시예에서, 상기 저항 보호층(16)은 2층 구조로서, 상기 저항층(15)에 순차적으로 적층된 제1 저항 보호층(16a)과 제2 저항 보호층(16b)을 포함한다. 상기 제1 저항 보호층(16a)은 트리밍(trimming) 공정 전에 배치되어 트리밍 과정에서 레이저 등에 의한 원하지 않는 영역에 손상을 방지할 수 있다. 상기 제2 저항 보호층(16b)은 트리밍 공정 후에 배치되어 사용과정에서 외부 충격으로부터 상기 저항층(15)을 보호할 수 있다. 예를 들어, 상기 제1 저항 보호층(16a)은 글래스계 물질을 포함할 수 있으며, 상기 제2 저항 보호층(16b)은 폴리머인 수지(resin)를 함유할 수 있다.
도1 및 도2에 도시된 바와 같이, 상기 전극 보호층(17)은 상기 저항 보호층(16)의 일부와 겹치도록 상기 제1 및 제2 내부 전극(12,13) 상에 각각 배치될 수 있다. 상기 전극 보호층(17)은 상기 제1 및 제2 내부 전극(12.13)을 외부로의 노출에 의한 손상으로부터 보호하는 역할을 한다. 예를 들어, 상기 제1 및 제2 내부 전극(12,13) 중 상면 전극(12a,13a)은 Ag를 함유할 수 있는데, 이로 인해 외부 대기의 황 성분에 접촉되어 쉽게 Ag2S와 같은 황화물이 형성되고, 심각한 단선 불량이 발생될 수 있다.
본 실시형태에 채용된 전극 보호층(17)은 CuNi 합금 분말과 CuNi 합금 분말이 분산된 수지를 포함한다. 상기 전극 보호층(17)에 채용되는 수지는 이에 한정되지 않으나 에폭시, 실리콘 수지 또는 그 조합일 수 있다. 상기 전극 보호층(17)에 채용되는 도전성 분말은 황과 반응성이 낮은 니켈(Ni)이 함유할 수 있다. 예를 들어, 상기 CuNi 합금 분말의 Ni 중량비가 20wt% 이상일 수 있다. 이러한 합금 분말은 충분한 내황화 특성을 확보할 수 있다. 전극 보호층(17)의 충분한 전도성 확보를 위해서 상기 Ni 중량비는 80wt% 이하일 수 있다. 특정 예에서, 상기 Ni 중량비는 40∼75wt% 이하일 수 있다.
하부층과의 밀착력과 도금성을 고려하여, 상기 CuNi 합금 분말은 상기 전극 보호층(17)의 전체 중량 기준으로 80∼95wt% 로 포함될 수 있다. 예를 들어, 전극 보호층을 위한 페이스트는, CuNi 합금 분말 70∼80wt%, 수지 5∼10 wt%, 솔벤트 10∼15 wt%를 포함하여 제조될 수 있다
상기 CuNi 합금 분말의 함량뿐만 아니라 그 입도도 제1 및 제2 외부 전극(18,19)을 위한 도금성에 영향을 줄 수 있다. 예를 들어, 상기 CuNi 합금 분말은 2㎛∼30㎛ 범위의 평균 입도(d50)를 가질 수 있다. 특정 예에서는 평균 입도(d50)는 2㎛∼10㎛ 범위일 수 있다.
상기 전극 보호층(17)은 전극의 일부로서 충분한 전도성을 가질 뿐만 아니라, 그 하부에 위치한 층(즉, 내부 전극(12,13)과 저항 보호층(16))과의 견고한 결합과 그 상부에 제1 및 제2 외부 전극(18,19)을 형성하기 위해서 도금성이 우수한 표면을 제공할 수 있다.
상기 전극 보호층(17)은 수지를 모재(matrix)로 함유하면서 저항층(16)의 일부와 겹치도록 배치되므로, 상기 전극 보호층(17)과 저항층(16)의 계면 부근(A)으로부터의 침투경로를 차단하여 상기 제1 및 제2 내부 전극(12,13)을 효과적으로 보호할 수 있다. 본 실시형태에서, 상기 전극 보호층(17)은 상기 제2 저항 보호층(16b)의 수지와 동일한 수지를 포함할 수 있다.
본 실시형태에 채용된 전극 보호층(17)은 CuNi 합금 분말을 함유하므로 도금성(예, 니켈 도금)을 향상시킬 수 있다. 나아가, 앞서 설명한 바와 같이 CuNi 합금 분말의 함량 및/또는 입도를 조절함으로써, 전극 보호층(17) 표면에서 제1 및 제2 외부 전극(18,19)을 위한 도금 공정이 더욱 원활하게 수행할 수 있다.
도3은 도1에 도시된 저항 소자가 실장 기판에 탑재된 저항 소자 어셈블리를 나타내는 사시도이다.
도3을 참조하면, 본 실시형태에 따른 칩 저항소자 어셈블리(100)는, 도1에 도시된 칩 저항 소자(10)와 상기 칩 저항 소자(10)가 실장된 회로 기판(110)을 포함한다.
상기 회로 기판(110)은 소자 실장 영역에 제1 및 제2 전극 패드(118,119)를 포함한다. 상기 제1 및 제2 전극 패드(118,119)는 상기 회로 기판(110)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다. 상기 제1 및 제2 외부 전극(18,19)는 솔더(120)에 의해 제1 및 제2 전극 패드(118,119)에 연결될 수 있다.
도3에 도시된 바와 같이, 상기 칩 저항 소자(10)는 저항층(15)이 형성된 면(여기서는, 저항 보호층(16)에 의해 표시됨)이 상부를 향하도록 실장될 수 있다. 이 경우에, 외부 대기에 쉽게 노출되므로 내부 전극이 황화되기 쉬우나, 앞서 설명한 바와 같이, CuNi 분말이 함유된 전극 보호층(17)을 채용하여 내황화 특성과 함께 도금성을 확보함으로써 우수한 칩 저항 소자 및 어셈블리 제품을 제공할 수 있다.
도4는 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 측단면도이다.
도4에 도시된 칩 저항 소자(10A)는, 전극보호층(17')의 구성 차이, 트리밍 공정의 적용 여부 및 내부 전극(12')의 형성방법 차이를 제외하고 도1 및 도2에 도시된 칩 저항 소자(10)와 유사한 것으로 이해할 수 있다. 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한 도1 및 도2에 도시된 칩 저항 소자(10)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
상기 전극 보호층(17')은 수지(E)와 상기 수지(E)에 함유된 CuNi 합금 분말(P)과 탄소 나노 튜브(CNT)를 포함할 수 있다.
본 실시형태에서는, CuNi 합금 분말(P)과 함께 탄소 나노 튜브(CNT)를 사용함으로써 충분한 전도성을 확보할 수 있다. 상기 CuNi 합금 분말(P)은 상기 전극 보호층(17')의 전체 중량 기준으로 80∼95wt%로 포함될 수 있으며, 탄소 나노 튜브(CNT)가 추가로 포함될 수 있다. 예를 들어, 탄소 나노 튜브(CNT)의 함량은 전체 중량 기준으로 0.2~1.5 wt%로 포함될 수 있다. 앞서 설명한 바와 같이, 상기 전극 보호층(17')는 페이스트를 제조한 후에 인쇄함으로써 구현될 수 있다. 이러한 작업성을 고려하여, 탄소 나노 튜브(CNT)의 길이는 1㎜∼5㎜ 범위이고(이거나), 탄소 나노 튜브(CNT)의 직경은 5㎚∼15㎚ 범위일 수 있다.
상기 전극 보호층(17')에 채용되는 수지는 이에 한정되지 않으나 에폭시, 실리콘 수지 또는 그 조합일 수 있다.
이와 같이, CuNi 합금 분말을 이용하여 전극 보호층을 제공할 수 있으며, 그 함량 및 입도 뿐만 아니라, 다른 분말(예, 탄소나노튜브)과 조합으로 원하는 특성(예, 전도성)을 선택적으로 강화시킬 수 있다. .
본 실시형태에 채용된 제1 및 제2 내부 전극(12',13')은 앞선 실시형태와 다른 공정으로 형성될 수 있다. 제1 및 제2 내부 전극(12',13')은 상면 전극(12a,13a)은 앞선 실시형태와 유사하게, 저항층(15')에 연결되도록 상기 절연 기판(11)의 제1 면에 배치된다. 하지만, 앞선 실시형태와 달리, 측면 전극(12b,13b)은, 상기 절연 기판(11)의 측면뿐만 아니라 상기 전극 보호층(17')의 측면에도 제공될 수 있다. 이는 측면 전극(12b',13b')이 전극 보호층(17')이 형성된 후에 형성되기 때문이다. 이에 한정되지는 않으나, 도4에 도시된 바와 같이, 상기 측면 전극(12b',13b')은 상기 절연 기판(11)의 제1 면과 반대에 위치한 제2 면까지 연장될 수 있다.
상기 저항층(15')은 부분적으로 제거된 부분(T)을 포함할 수 있다. 이는 저항값이 정밀하게 튜닝하기 위해서 트리밍된 결과이다. 여기서, "트리밍"이란 상기 저항층(15')을 형성한 후에 회로 설계에 필요한 저항값을 얻기 위해서 미세 커팅(cutting) 등과 같은 부분적 제거공정을 말한다.
도5에 도시된 바와 같이, 저항층(15') 상에 제1 저항 보호층(16a')을 형성한 후에 원하는 저항값을 얻기 위한 트리밍 공정을 수행할 수 있다 상기 제1 저항 보호층(16a')은 글래스계 물질을 포함할 수 있으며, 트리밍 과정에서 레이저 등에 의한 원하지 않는 영역에 손상을 방지할 수 있다. 트리밍 과정에서, 도5에 도시된 바와 같이, 부분적으로 제거되어 원하는 저항값을 가질 수 있다. 이어, 상기 제2 저항 보호층(16b')은 상기 제1 저항 보호층(16a') 상에 배치되며, 트리밍 과정에서 노출된 저항층(15')도 덮어서 보호할 수 있다. 상기 제2 저항 보호층(16b')은 폴리머인 수지를 함유할 수 있다. 상기 제2 저항 보호층(16b')의 수지는 상기 전극 보호층(17')의 수지(E)와 동일한 수지를 포함할 수 있다.
본 발명의 구체적인 실시형태에 따른 작용과 효과를 확인하기 위해서 하기와 같이 테스트를 실시하였다.
실시예1
도1과 유사한 칩 저항 소자에 제1 및 제2 전극 보호층을 본 발명의 조건에 따라 제조하였다.
우선, 상면 전극은 Ag 주성분으로 하는 페이스트를 이용하여 형성하였다. 전극 보호층은 85.5 wt%의 CuNi 합금 분말(중량비 55:45), 19 wt%의 에폭시 수지 및 1 wt%의 탄소 나노튜브를 솔벤트와 혼합한 페이스트를 이용하여 형성하였다. 상기 페이스트에는 탄소 나노튜브는 약 8㎚ 직경과 1∼3㎜의 길이를 갖는 제품을 사용하였다. 이어, 상기 상면 전극 상에 Ni 도금 및 Sn 도금을 연속적으로 실시하여 외부 전극을 형성하였다.
비교예
실시예1과 동일한 방법으로 칩 저항 소자를 제조하되, 전극 보호층을 형성하지 않고, Ni 도금 및 Sn 도금을 연속적으로 실시하여 외부 전극을 형성하였다.
내황 특성 평가 테스트( FoS )
실시예1 및 비교예에 따른 칩 저항 소자에 대해서 IBM에서 제안된 Fos 테스트를 실시하였다. 구체적으로 105°로 유지된 오븐에서 글래스 데시케이터(glass desicator)를 넣고 내부에 일정한 고체 황(S8)과 함께 실시예1 및 비교예에 따른 칩 저항 소자를 투입하고, 시간의 경과에 따라 초기 저항값 대비 저항율 변화를 측정하였다.
그 결과, 실시예1에 따른 칩 저항 소자는 1000 시간 노출한 후에도 저항값 변화율이 0.5% 이하로 우수한 안정성을 나타내는 반면에, 비교예에 따른 칩 저항 소자는 480 시간 후에 저항값 변화율이 30% 이상으로 심각한 불량이 발생하였다.
도6a 및 도6b에서 확인할 수 있는 바와 같이, 실시예1에 따른 칩 저항 소자(도6ㅁ 참조)의 경우에는 외부 전극과 저항 보호층 계면에서 전극 보호층(11)이 안정적으로 밀착된 상태로 유지된 반면에, 비교예에 따른 칩 저항 소자(도6b 참조)의 경우에는 외부 전극과 저항 보호층 계면에서 Ag2S인 황화물이 형성된 것을 확인할 수 있다. 이러한 황화물은 외부 전극과 저항 보호층 사이에 밀착력이 낮아 그 공간 사이로 황 성분이 침투되어 상면 전극의 은성분과 반응한 결과물로 이해할 수 있다.
실시예2 : CuNi 합금 평가
본 실시형태에서 유익하게 채용될 수 있는 CuNi 합금에 대한 평가를 실시하였다. Cu/Ni 비율(Ni 함량: 0wt%, 20wt%, 45wt%, 80wt%, 100wt%)에 달리하여 각 샘플을 위한 합금 분말의 내황화 특성과 비저항값을 측정하였다. 본 실험은 상기 조건에 따른 합금 분말을 에폭시 수지 10 wt%와 함께 90 wt% 혼합하여 전극 보호층 샘플들을 제조하였다.
우선, 각 샘플들에 대해서, 합금비율에 따른 FoS 테스트를 실시하였다. 테스트 방법은 앞선 방법과 동일한 방법으로 실시하였다. 추가적으로, 탄소 나노 튜브 첨가량에 따른 각 샘플의 비저항값 변화를 함께 측정하였다.
그 결과를 표1과 함께 도7 및 도8의 그래프에 나타내었다. 표1에서 FoS의 평가결과는 비저항값 변화율이 ±1% 이하로 유지된 최대 시간을 기재하였다.
샘플
번호
 합금비율
(wt%)		 FoS
최대유지시간
(±1%)		 CNT 첨가량에 따른 비저항(Ω㎝) 변화
Cu Ni 0 wt% 0.2 wt% 0.5 wt% 1.0 wt% 1.5 wt%
a 100 0 15 2 X 102 4 X 10 3 X 100 6 X 10-1 3 X 10-1
b 80 20 480 9 X 102 8 X 10 6 X 100 8 X 10-1 5 X 10-1
c 55 45 1000∼ 5 X 103 7 X 102 2 X 10 3 X 100 1 X 100
d 20 80 1000∼ open 2 X 102 5 X 10 5 X 100 3 X 100
e 0 100 1000∼ open 9 X 103 8 X 10 7 X 100 4 X 100
표1과 도7을 참조하면, FoS 최대 유지시간이 샘플 a은 15시간에 불과한 것으로 나타났으나, 니켈을 함유한 경우에는 증가하여, 니켈 함량이 45 wt% 이상인 경우에 1000시간 이상으로 내황화 특성이 강화된 것을 확인할 수 있다.
이와 같이 내황화 특성 측면에서 CuNi 합금은 Ni 중량비가 20 wt% 이상, 나아가 40 wt% 이상으로 할 수 있다. 다만, Ni 중량비가 증가하면 비저항이 높아지므로, 높은 Ni 중량비를 갖는 합금인 경우, 탄소 나노 튜브를 적절히 혼합할 수 있다.
표1과 도8을 참조하면, 탄소 나노 튜브의 첨가량을 증가시킴으로써 전체 비비저항을 크게 감소시키는 것을 확인할 수 있다. 특히, 니켈 중량비가 80wt% 이상인 CuNi 합금 분말인 경우에도 탄소 나노 튜브와 혼합하여 비저항을 크게 낮출 수 있다. 필요한 경우에, 페이스트의 작업성을 위해서 탄소 나노 튜브의 첨가량을 1.5 wt% 이하, 나아가 1.0 wt% 이하로 조절될 수 있다.
본 실시형태에 따른 칩 저항 소자에 채용되는 다층 전극 보호층 구조는 다양한 타입의 칩 저항 소자에도 유익하게 적용될 수 있다. 예를 들어, 어레이 타입 칩 저항 소자는 물론 다단자(예, 3단자) 칩 저항 소자에도 유익하게 적용될 수 있다.
도9는 본 발명의 일 실시형태(어레이 타입) 에 따른 칩 저항 소자를 나타내는 사시도이며, 도10은 도9에 도시된 칩 저항 소자를 나타내는 측단면도이다.
도9를 참조하면, 본 실시형태에 따른 칩 저항 소자(50)는 5개의 저항부가 일정한 간격(D)으로 배열된 절연 기판(51)을 포함한다.
상기 칩 저항 소자(50)의 각 저항부는 도12에 도시된 바와 같이, 저항층(55), 제1 및 제2 내부 전극(52,53)과 제1 및 제2 외부 전극(58,59)과, 저항 보호층(56)과, 전극 보호층(57)을 포함한다. 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한 도4 및 도5에 도시된 칩 저항 소자(10A)의 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
상기 절연 기판(51) 상면(또는 제1 면)에는 배치된 5개의 저항층(55)이 소정의 간격으로 배치될 수 있다. 각 저항층(55)에 상기 제1 및 제2 내부 전극(52,53)은 상기 절연 기판(51)의 양측에 배치된다. 상기 제1 및 제2 내부 전극(52,53)은 상기 저항층(55)에 연결되며, 상기 제1 및 제2 내부 전극(52,53)은 상기 절연 기판(51)의 상면에 배치된 상면 전극(52a,53a)과, 상기 제1 및 제2 내부 전극(52,53)은 상기 절연 기판(51)의 양 측면에 배치된 측면 전극(52b,53b)을 포함할 수 있다. 도10에 도시된 바와 같이, 상기 측면 전극(52b,53b)는 상기 절연 기판(51)의 하면까지 연장될 수 있다.
상기 저항 보호층(56)은 상기 저항층(55)을 덮도록 배치될 수 있으며, 제1 저항 보호층(56a)과 제2 저항 보호층(56b)을 포함한다. 상기 제1 저항 보호층(56a)은 트리밍 공정 전에 형성되고, 트리밍 공정 후에 상기 제2 저항 보호층(56b)이 형성될 수 있다.
상기 전극 보호층(57)은 도10에 도시된 바와 같이, 상기 저항 보호층(56)의 일부와 겹치도록 상기 제1 및 제2 내부 전극(52,53) 상에 각각 배치될 수 있다.
본 실시형태에 채용된 전극 보호층(57)은 CuNi 합금 분말과 CuNi 합금 분말이 분산된 수지를 포함한다. 예를 들어, 상기 CuNi 합금 분말의 Ni 중량비가 20wt% 이상일 수 있다. 이러한 합금 분말은 충분한 내황화 특성을 확보할 수 있다. 전극 보호층(57)의 충분한 전도성 확보를 위해서 상기 Ni 중량비는 80wt% 이하일 수 있다. 하부층과의 밀착력과 도금성을 고려하여, 상기 CuNi 합금 분말은 상기 전극 보호층(57)의 전체 중량 기준으로 80∼95wt% 로 포함될 수 있다.
상기 CuNi 합금 분말의 함량뿐만 아니라 그 입도도 제1 및 제2 외부 전극(58,59)을 위한 도금성에 영향을 줄 수 있다. 예를 들어, 상기 CuNi 합금 분말은 2㎛∼30㎛ 범위의 평균 입도(d50)를 가질 수 있다. 특정 예에서는 평균 입도(d50)는 2㎛∼10㎛ 범위일 수 있다.
상기 전극 보호층(57)은 전극의 일부로서 충분한 전도성을 가질 뿐만 아니라, 그 하부에 위치한 층과의 견고한 결합과 그 상부에 제1 및 제2 외부 전극(58,59)을 형성하기 위해서 도금성이 우수한 표면을 제공할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10: 칩 저항 소자
11: 절연 기판
12, 13: 제1 및 제2 내부 전극
15: 저항층
16: 저항 보호층
16a,16b: 제1 및 제2 저항 보호층
17: 전극 보호층
17a,17b: 제1 및 제2 전극 보호층
18,19: 제1 및 제2 외부 전극

Claims (15)

  1. 서로 반대에 위치한 제1 및 제2 면을 갖는 절연 기판;
    상기 절연 기판의 제1 면에 배치된 저항층;
    상기 절연 기판의 제1 면 양측에 각각 배치되며 상기 저항층에 연결된 제1 및 제2 내부 전극;
    상기 저항층을 덮으며 상기 제1 및 제2 내부 전극의 일부에 연장된 저항 보호층;
    상기 저항 보호층의 일부와 겹치도록 상기 제1 및 제2 내부 전극 상에 각각 배치되며, CuNi 합금 분말과 탄소 나노 튜브(CNT)와 수지를 포함하는 전극 보호층; 및
    상기 전극 보호층을 덮도록 상기 제1 및 제2 내부 전극 상에 배치되며, 상기 저항 보호층에 연결되는 제1 및 제2 외부 전극을 포함하는 칩 저항 소자.
  2. 제1항에 있어서,
    상기 CuNi 합금 분말의 Ni 중량비가 20wt% 이상인 칩 저항 소자.
  3. 제1항에 있어서,
    상기 CuNi 합금 분말은 상기 전극 보호층의 전체 중량 기준으로 80∼95wt% 로 포함되는 칩 저항 소자.
  4. 제1항에 있어서,
    상기 CuNi 합금 분말의 평균 입도(d50)는 2㎛∼30㎛ 범위인 칩 저항 소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 탄소 나노 튜브(CNT)은 0.2∼1.0 wt%로 포함되는 칩 저항 소자.
  7. 제1항에 있어서,
    상기 탄소 나노 튜브(CNT)는 1㎜∼5㎜ 범위의 길이와 5㎚∼15㎚ 범위의 직경을 갖는 칩 저항 소자.
  8. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 은(Ag)을 포함하는 것을 특징으로 하는 칩 저항 소자.
  9. 제1항에 있어서,
    상기 저항 보호층은 상기 전극 보호층의 수지와 동일한 수지를 포함하는 칩 저항 소자.
  10. 제1항에 있어서,
    상기 저항 보호층은,
    상기 저항층 상에 배치되며 글래스를 함유한 제1 저항 보호층과, 상기 제1 저항 보호층 상에 배치되며 수지를 함유한 제2 저항 보호층을 포함하는 칩 저항 소자.
  11. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 각각 상기 절연 기판의 제1 면에 위치한 상면전극과, 상기 절연 기판의 측면에 위치한 측면 전극을 포함하며, 상기 전극 보호층은 상기 상면 전극 상에 배치되는 칩 저항 소자.
  12. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 각각, 니켈(Ni)을 함유한 제1 도금층과, 상기 제1 도금층 상에 배치되며 Sn 및 Pb 중 적어도 하나를 함유한 제2 도금층을 포함하는 칩 저항 소자.
  13. 복수의 전극 패드를 갖는 회로 기판; 및
    상기 회로 기판에 배치된 칩 저항 소자;를 포함하고,
    상기 칩 저항 소자는,
    서로 반대에 위치한 제1 및 제2 면을 갖는 절연 기판과, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 제1 면 양측에 각각 배치되며 상기 저항층에 연결된 제1 및 제2 내부 전극과, 상기 저항층을 덮으며 상기 제1 및 제2 내부 전극의 일부에 연장된 저항 보호층과, 상기 저항 보호층의 일부와 겹치도록 상기 제1 및 제2 내부 전극 상에 각각 배치되며, CuNi 합금 분말과 탄소 나노 튜브(CNT)와 수지를 포함하는 전극 보호층과, 상기 전극 보호층을 덮도록 상기 제1 및 제2 내부 전극 상에 배치되며, 상기 저항 보호층에 연결되는 제1 및 제2 외부 전극를 포함하며,
    상기 칩 저항 소자의 제1 및 제2 외부 전극은 본딩 메탈에 의해 상기 복수의 전극 패드에 전기적으로 연결되는 칩 저항 소자 어셈블리.
  14. 제13항에 있어서,
    상기 CuNi 합금 분말은 상기 전극 보호층의 전체 중량 기준으로 80∼95wt% 로 포함되며, 상기 CuNi 합금 분말의 평균 입도(d50)는 2㎛∼30㎛ 범위인 칩 저항 소자 어셈블리.
  15. 제14항에 있어서,
    상기 탄소 나노 튜브(CNT)는 상기 전극 보호층의 전체 중량 기준으로 0.2∼1.5 wt%로 포함하는 칩 저항 소자 어셈블리.
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