KR20190045112A

KR20190045112A - 표시 기판 및 이의 제조 방법

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Publication number: KR20190045112A
Application number: KR1020190045570A
Authority: KR
Inventors: 여윤종; 정유광; 진홍기; 김상갑; 박정민; 박지영
Original assignee: 삼성디스플레이 주식회사
Priority date: 2019-04-18
Filing date: 2019-04-18
Publication date: 2019-05-02

Abstract

표시 기판은 베이스 기판, 스위칭 소자, 보호막, 유기막, 제1 화소 전극 및 제2 화소 전극을 포함한다. 상기 스위칭 소자는 상기 베이스 기판 상에 배치되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 상기 보호막은 상기 스위칭 소자가 배치된 상기 베이스 기판 상에 배치되고, 상기 드레인 전극을 부분적으로 노출하는 제1 홀을 갖는다. 상기 유기막은 상기 보호막 상에 배치되고, 상기 제1 홀과 중첩하고, 상기 제1 홀을 형성하는 보호막의 측면 및 상기 보호막의 측면에 인접한 상면을 노출하는 제2 홀을 갖는다. 상기 제1 화소 전극은 상기 유기막 상에 배치된다. 상기 제2 화소 전극은 상기 제1 화소 전극 상부에 배치되고, 상기 제1 및 제2 홀들을 통해 상기 드레인 전극과 전기적으로 연결되는 제2 화소 전극을 포함한다. 따라서, 표시 기판의 신뢰성을 향상시킨다.

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 표시 기판 및 이의 제조 방법에 관한 것이다. 특히, 유기막을 포함하는 표시 기판 및 이의 제조 방법에 관한 것이다.

일반적으로, 표시 장치는 제1 표시 기판, 상기 제1 표시 기판과 대향하는 제2 표시 기판 및 상기 제1 표시 기판 및 상기 제2 표시 기판 사이에 배치된 액정층을 포함한다.

상기 제1 표시 기판은 게이트 라인, 데이터 라인, 상기 게이트 라인 및 데이터 라인에 연결된 스위칭 소자, 상기 스위칭 소자의 게이트 전극 상에 배치된 게이트 절연막, 상기 스위칭 소자의 소스/드레인 전극 상에 배치되고, 상기 드레인 전극을 부분적으로 노출하는 보호막 및 상기 스위칭 소자와 전기적으로 연결된 화소 전극을 포함한다.

상기 화소 전극은 상기 게이트 라인 또는 상기 데이터 라인 상부에 형성되어 상기 게이트 라인 또는 상기 데이터 라인과 중첩하거나, 이격될 수 있다. 따라서, 상기 화소 전극과 상기 게이트 라인 또는 상기 데이터 라인 간의 기생 커패시턴스가 발생할 수 있다.

이에 따라, 상기 제1 표시 기판은 상기 화소 전극과 상기 게이트 라인 또는 상기 데이터 라인 간의 기생 커패시턴스를 감소시키기 위해 상기 화소 전극과 상기 게이트 라인 또는 상기 데이터 라인 간의 거리를 증가시키는 유기막을 더 포함할 수 있다.

상기 제1 표시 기판이 상기 유기막을 더 포함할 경우, 상기 유기막 및 상기 유기막 하부의 상기 보호막을 패터닝하여 컨택홀을 형성하면서 언더-컷(under-cut)이 발생될 수 있다. 따라서, 상기 컨택홀을 따라 형성되는 상기 화소 전극이 단선되어, 상기 표시 장치의 신뢰성을 저하시킬 수 있다.

이와 다르게, 상기 언더-컷을 제거하기 위해, 상기 유기막을 애싱(ashing)할 경우, 공정 시간이 증가하고, 상기 유기막 표면이 거칠어질 수 있다. 이에 따라, 상기 유기막 상에 형성되는 상기 화소 전극이 단선되어, 상기 표시 장치가 잔상을 발생할 수 있다.

또한, 상기 제1 표시 기판이 상기 유기막을 더 포함함으로써, 마스크의 개수가 증가되어, 제조 비용을 증가시킨다.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 표시 장치의 신뢰성을 향상시키는 표시 기판을 제공한다.

본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공한다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판, 스위칭 소자, 보호막, 유기막, 제1 화소 전극 및 제2 화소 전극을 포함한다. 상기 스위칭 소자는 상기 베이스 기판 상에 배치되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 상기 보호막은 상기 스위칭 소자가 배치된 상기 베이스 기판 상에 배치되고, 상기 드레인 전극을 부분적으로 노출하는 제1 홀을 갖는다. 상기 유기막은 상기 보호막 상에 배치되고, 상기 제1 홀과 중첩하고, 상기 제1 홀을 형성하는 보호막의 측면 및 상기 보호막의 측면에 인접한 상면을 노출하는 제2 홀을 갖는다. 상기 제1 화소 전극은 상기 유기막 상에 배치된다. 상기 제2 화소 전극은 상기 제1 화소 전극 상부에 배치되고, 상기 제1 및 제2 홀들을 통해 상기 드레인 전극과 전기적으로 연결되는 제2 화소 전극을 포함한다.

일 실시예에 있어서, 상기 표시 기판은 상기 소스 전극으로부터 연장된 데이터 라인 및 상기 데이터 라인으로부터 연장된 신호 패드를 더 포함할 수 있다. 상기 보호막은 상기 신호 패드 상에 배치되고, 상기 신호 패드를 부분적으로 노출하는 제3 홀을 가질 수 있다. 상기 유기막은 상기 제3 홀과 중첩하고, 상기 제3 홀을 형성하는 보호막의 측면 및 상기 보호막의 측면에 인접한 상면을 노출하는 제4 홀을 가질 수 있다.

일 실시예에 있어서, 상기 표시 기판은 상기 게이트 전극과 동일한 물질을 포함하는 공통 라인 및 상기 공통 라인 상에 배치되고, 상기 공통 라인을 부분적으로 노출하는 제5 홀을 갖는 절연층을 더 포함할 수 있다. 상기 보호막은 상기 절연층 상에 배치되고, 상기 제5 홀과 중첩하는 제6 홀을 가질 수 있다. 상기 유기막은 상기 제6홀과 중첩하고, 상기 제5 홀을 형성하는 상기 절연층의 측면 및 상기 제6 홀을 형성하는 상기 보호막의 측면을 커버하며, 상기 공통 라인을 노출하는 제7 홀을 가질 수 있다.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 기판은 베이스 기판, 스위칭 소자, 보호막, 유기막, 제1 화소 전극 및 제2 화소 전극을 포함한다. 상기 스위칭 소자는 상기 베이스 기판 상에 배치되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 상기 보호막은 상기 스위칭 소자 상에 배치되고, 상기 드레인 전극을 부분적으로 노출하는 제1 홀을 갖는다. 상기 유기막은 상기 보호막 상에 배치되고, 상기 제1 홀을 형성하는 상기 보호막의 측면을 커버하고, 상기 드레인 전극을 노출하는 제2 홀을 갖는다. 상기 제1 화소 전극은 상기 유기막 상에 배치된다. 상기 제2 화소 전극은 상기 제1 화소 전극 상부에 배치되고, 상기 제1 및 제2 홀들을 통해 상기 드레인 전극과 전기적으로 연결된다.

일 실시예에 있어서, 상기 표시 기판은 상기 소스 전극으로부터 연장된 데이터 라인 및 상기 데이터 라인으로부터 연장된 신호 패드를 더 포함할 수 있다. 상기 보호막은 상기 신호 패드 상에 배치되고, 상기 신호 패드를 부분적으로 노출하는 제3 홀을 가질 수 있다. 상기 유기막은 상기 제3 홀을 형성하는 상기 보호막의 측면을 커버하고, 상기 신호 패드를 노출하는 제4 홀을 가질 수 있다.

상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 표시 기판의 제조 방법이 제공된다. 상기 방법에서, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 스위칭 소자, 상기 드레인 전극과 동일한 물질을 포함하는 신호 패드 및 상기 게이트 전극과 동일한 물질을 포함하는 공통 라인이 형성된 베이스 기판 상에 상기 공통 라인과 연결된 제1 화소 전극이 형성된다. 상기 제1 화소 전극이 형성된 상기 베이스 기판 상에 화소 절연막 및 제1 포토레지스트층이 순차적으로 형성된다. 상기 화소 절연막 및 제1 포토레지스트층이 패터닝되어, 상기 드레인 전극 및 신호 전극이 부분적으로 노출되고, 포토 패턴이 형성된다. 상기 포토 패턴 상에 투명 전극층 및 제2 포토레지스트층이 순차적으로 형성된다. 상기 제2 포토레지스트층이 부분적으로 제거되어 상기 투명 전극층이 부분적으로 노출된다. 노출된 투명 전극층이 식각되어 상기 드레인 전극과 연결된 제2 화소 전극 및 상기 신호 패드와 연결된 투명 전극이 형성된다.

일 실시예에 있어서, 상기 방법에서, 상기 게이트 전극 및 공통 라인이 형성된 베이스 기판 상에 게이트 절연막이 형성될 수 있다. 상기 게이트 절연막 상에 상기 소스/드레인 전극 및 신호 패드가 형성될 수 있다. 상기 소스/드레인 전극 및 신호 패드가 형성된 베이스 기판 상에 보호막 및 유기막이 순차적으로 형성될 수 있다. 상기 보호막 및 유기막이 패터닝되어 상기 드레인 전극 및 신호 패드가 부분적으로 노출되고, 상기 게이트 절연막, 보호막 및 유기막이 패터닝되어 상기 공통 라인이 부분적으로 노출될 수 있다.

일 실시예에 있어서, 상기 드레인 전극, 신호 패드 및 공통 라인이 노출될 때, 상기 유기막이 패터닝되어 상기 공통 라인, 신호 패드 및 드레인 전극과 중첩하는 상기 보호막을 노출하는 제1, 제2 및 제3 홀들이 형성될 수 있다. 노출된 보호막이 제거하여 상기 공통 라인과 중첩하는 상기 게이트 절연막, 상기 드레인 전극 및 신호 패드를 노출하는 제4, 제5 및 제6 홀들이 형성될 수 있다. 노출된 게이트 절연막이 제거되어 상기 공통 라인을 노출하는 제7 홀이 형성될 수 있다.

일 실시예에 있어서, 상기 포토 패턴이 형성될 때, 하프톤 마스크 또는 슬릿 마스크를 이용하여 상기 제1 포토레지스트층이 패터닝되어 상기 드레인 전극 및 신호 패드와 중첩하는 상기 화소 절연막이 노출되고 제1 두께 및 상기 제1 두께보다 큰 제2 두께를 갖는 제1 포토 패턴이 형성될 수 있다. 노출된 화소 절연막이 제거하여 상기 드레인 전극 및 신호 패드가 노출되고, 상기 제1 두께를 갖는 상기 제1 포토 패턴이 제거되어 제2 포토 패턴이 형성될 수 있다.

일 실시예에 있어서, 상기 제2 포토 패턴이 형성될 때, 상기 제2 및 제3 홀들을 형성하는 상기 유기막의 측면이 노출될 수 있다. 노출된 유기막의 측면이 제거되어, 상기 제5 및 제6 홀들을 형성하는 상기 보호막의 측면에 인접한 상기 보호막의 상면을 노출하는 제8 및 제9 홀들이 형성될 수 있다.

일 실시예에 있어서, 상기 드레인 전극, 신호 패드 및 공통 라인이 노출될 때, 상기 유기막이 패터닝되어 상기 공통 라인, 드레인 전극 및 신호 패드와 중첩하는 상기 보호막을 부분적으로 노출하는 제1, 제2 및 제3 홀들이 형성될 수 있다. 노출된 보호막이 제거되어 상기 공통 라인과 중첩하는 상기 게이트 절연막, 드레인 전극 및 신호 패드를 노출하는 제4, 제5 및 제6 홀들이 형성될 수 있다. 상기 패터닝된 유기막이 제1 온도에서 베이크되어, 상기 유기막이 상기 제4, 제5 및 제6 홀들을 형성하는 상기 보호막의 측면들이 커버될 수 있다.

일 실시예에 있어서, 상기 제4, 제5 및 제6 홀들을 형성하는 단계 전에, 패터닝된 유기막이 상기 제1 온도보다 낮은 제2 온도에서 베이크될 수 있다.

일 실시예항에 있어서, 상기 제1 온도는 약 200 ℃ ~ 약 500 ℃이고, 상기 제2 온도는 약 100 ℃ ~ 약 200 ℃일 수 있다.

일 실시예에 있어서, 상기 포토 패턴이 형성될 때, 하프톤 마스크 또는 슬릿 마스크를 이용하여 상기 제1 포토레지스트층이 패터닝되어 상기 드레인 전극 및 신호 패드와 중첩하는 상기 화소 절연막이 노출되고 제1 두께 및 상기 제1 두께보다 큰 제2 두께를 갖는 제1 포토 패턴이 형성될 수 있다. 노출된 화소 절연막이 제거되어 상기 드레인 전극 및 신호 패드가 노출되고, 상기 제1 두께를 갖는 상기 제1 포토 패턴이 제거되어 제2 포토 패턴이 형성될 수 있다.

일 실시예에 있어서, 상기 제2 포토 패턴이 형성될 때, 상기 제2 및 제3 홀들을 형성하는 상기 유기막의 측면이 노출될 수 있다. 노출된 유기막의 측면이 제거되어, 상기 제5 및 제6 홀들을 형성하는 상기 보호막의 측면에 인접한 상기 보호막의 상면이 노출될 수 있다.

상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 표시 기판의 제조 방법이 제공된다. 상기 방법에서, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 스위칭 소자, 상기 드레인 전극과 동일한 물질을 포함하는 신호 패드 및 상기 게이트 전극과 동일한 물질을 포함하는 공통 라인이 형성된 베이스 기판 상에 상기 스위칭 소자, 신호 패드 및 공통 라인을 커버하는 보호막 및 유기막이 순차적으로 형성된다. 상기 유기막이 패터닝되어 상기 공통 라인, 드레인 전극 및 신호 패드와 중첩하는 상기 보호막을 부분적으로 노출하는 제1, 제2 및 제3 홀들이 형성된다. 노출된 보호막이 제거되어 상기 공통 라인과 중첩하는 게이트 절연막, 드레인 전극 및 신호 패드를 노출하는 제4, 제5 및 제6 홀들이 형성된다. 상기 패터닝된 유기막이 제1 온도에서 베이크되어, 상기 유기막이 상기 제4, 제5 및 제6 홀들을 형성하는 상기 보호막의 측면들을 커버한다. 상기 공통 라인과 연결된 제1 화소 전극이 형성된다. 상기 제1 화소 전극 상부에 상기 드레인 전극 및 상기 신호 패드 각각과 연결된 제2 화소 전극 및 투명 전극이 형성된다.

일 실시예에 있어서, 상기 제4, 제5 및 제6 홀들을 형성하기 전에, 패터닝된 유기막이 상기 제1 온도보다 낮은 제2 온도에서 베이크될 수 있다.

일 실시예에 있어서, 상기 제1 시간은 약 200 ℃ ~ 약 500 ℃이고, 상기 제1 온도는 약 100 ℃ ~ 약 200 ℃일 수 있다.

이와 같은 표시 기판 및 이의 제조 방법에 따르면, 제1 화소 전극 상부에 형성되는 제2 화소 전극을 마스크를 이용하여 패터닝된 화소 보호막과 상기 화소 보호막 상의 포토 패턴을 이용하여 패터닝함으로써, 표시 기판을 제조하는데 이용되는 마스크의 개수를 감소시킬 수 있다.

또한, 상기 포토 패턴을 애싱하면서 컨택홀을 형성하는 유기막의 측면을 제거하여 상기 컨택홀의 언더-컷을 제거할 수 있다. 따라서, 상기 제2 화소 전극이 단선되는 것을 방지할 수 있다.

또한, 상기 유기막 및 상기 유기막 하부의 보호막 또는 게이트 절연막을 패터닝한 후, 상기 유기막을 베이크함으로써, 상기 컨택홀의 언더-컷을 제거할 수 있다. 따라서, 상기 제2 화소 전극이 단선되는 것을 방지할 수 있다.

이에 따라, 상기 표시 기판의 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I라인을 따라 절단한 단면도이다.
도 3a 내지 도 3f는 도 1의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다.
도 5a 내지 도 5는 도 4의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 기판의 단면도이다.
도 7a 내지 도 7은 도 6의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 I-I라인을 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(110)과 상기 베이스 기판(110) 상에 배치되는 게이트 라인(GL), 데이터 라인(DL), 스위칭 소자(SW), 신호 패드(SP), 공통 라인(CL), 제1 화소 전극(PE1), 제2 화소 전극(PE2), 게이트 절연막(LY1), 보호막(LY2), 유기막(120) 및 화소 절연막(LY3)을 포함한다.

상기 게이트 라인(GL)은 상기 베이스 기판(110) 상에서 제1 방향(D1)으로 연장한다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장한다. 상기 게이트 라인(GL)은 상기 게이트 절연막(LY1)에 의해 상기 데이터 라인(DL)과 절연된다.

상기 스위칭 소자(SW)는 상기 게이트 라인(GL)으로부터 연장된 게이트 전극(GE), 상기 데이터 라인(DL)으로부터 연장된 소스 전극(SE) 및 상기 게이트 전극(GE) 상부에서 상기 소스 전극(SE)과 이격된 드레인 전극(DE)을 포함한다. 상기 스위칭 소자(SW)는 상기 게이트 전극(GE)과 상기 소스/드레인 전극(SE, DE) 사이에 배치된 액티브 패턴(AP)을 더 포함할 수 있다.

상기 신호 패드(SP)는 상기 데이터 라인(DL)의 일단으로부터 연장된다. 상기 신호 패드(SP)는 외부 장치(예를 들어, 소스 드라이버)와 연결되어 상기 데이터 라인(DL)에 데이터 신호를 제공한다.

상기 공통 라인(CL)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 공통 라인(CL)은 상기 게이트 라인(GL)과 동일한 물질을 포함할 수 있다. 상기 공통 라인(CL)은 상기 외부 장치로부터 공통 전압을 제공받을 수 있다.

상기 제1 화소 전극(PE1)은 상기 스위칭 소자(SW)에 인접하게 배치된다. 상기 제2 화소 전극(PE2)은 상기 제1 화소 전극(PE1) 상부에 배치되고, 상기 제1 화소 전극(PE1)과 중첩한다. 상기 제1 화소 전극(PE1)은 상기 화소 절연막(LY3)에 의해 상기 제2 화소 전극(PE2)과 절연된다.

상기 제1 화소 전극(PE1)은 제1 컨택홀(CTH1)을 통해 상기 공통 라인(CL)과 전기적으로 연결된다. 따라서, 상기 제1 화소 전극(PE1)은 상기 공통 라인(CL)으로부터 공통 전압을 제공받을 수 있다.

상기 제2 화소 전극(PE2)은 상기 데이터 라인(DL)과 평행하게 연장될 수 있다. 상기 제2 화소 전극(PE2)은 제2 컨택홀(CTH2)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 따라서, 상기 제2 화소 전극(PE2)은 상기 데이터 라인(DL)으로부터 상기 데이터 전압을 제공받을 수 있다.

상기 제1 화소 전극(PE1)이 하나의 제2 화소 전극(PE2)과 중첩하여 하나의 화소부를 정의할 수 있다.

상기 제2 화소 전극(PE2)은 복수의 슬릿들(SL)을 포함한다. 상기 슬릿들(SL)은 상기 데이터 라인(DL)과 평행한다. 따라서, 상기 제1 화소 전극(PE1)과 상기 제2 화소 전극(PE2)은 상기 슬릿들(SL)에 의해 수평 전계를 형성할 수 있다.

상기 표시 기판은 제3 컨택홀(CTH3)을 통해 상기 신호 패드(SP)와 전기적으로 연결되는 투명 전극(TE)을 더 포함할 수 있다. 상기 투명 전극(TE)은 상기 신호 패드(SP)가 상기 외부 장치와 접촉하는 면적을 증가시킬 수 있다. 상기 투명 전극(TE)은 컨택홀(CTH3)을 따라 연장되어 상기 유기막(120) 상으로 연장될 수 있다.

상기 게이트 절연막(LY1)은 상기 게이트 라인(GL), 게이트 전극(GE) 및 공통 라인(CL)을 포함하는 게이트 패턴 및 상기 데이터 라인(DL), 소스/드레인 전극(SE, DE) 및 신호 패드(SP)를 포함하는 데이터 패턴 사이에 배치된다. 상기 게이트 절연막(LY1)은 상기 게이트 패턴과 상기 데이터 패턴을 절연한다.

상기 게이트 절연막(LY1)은 상기 공통 라인(CL)을 부분적으로 노출하는 제1 홀(H1)을 포함한다. 상기 제1 홀(H1)은 평면상 제1 면적(A1)을 가질 수 있다. 상기 제1 홀(H1)은 단면상 제1 폭(W1)을 가질 수 있다.

상기 보호막(LY2)은 상기 데이터 패턴 상에 배치되고, 상기 유기막(120)은 상기 보호막(LY2) 상에 배치된다. 즉, 상기 보호막(LY2) 및 유기막(120)은 상기 데이터 패턴 및 상기 제1 화소 전극(PE1) 사이에 배치된다.

상기 보호막(LY2)은 실리콘 나이트라이드(SiNx)를 포함할 수 있다. 상기 보호막(LY2)은 상기 데이터 패턴을 보호할 수 있다.

상기 보호막(LY2)은 상기 제1 홀(H1)에 의해 노출된 공통 라인(CL)을 노출하는 제2 홀(H2)을 포함한다. 상기 제2 홀(H2)은 상기 제1 홀(H1)과 중첩한다. 상기 제2 홀(H2)은 평면상 상기 제1 면적(A1)과 실질적으로 유사한 제2 면적(A2)을 가질 수 있다. 상기 제2 홀(H2)은 단면상 상기 제1 폭(W1)과 실질적으로 유사한 제2 폭(W2)을 가질 수 있다.

또한, 상기 보호막(LY2)은 상기 드레인 전극(DE)을 부분적으로 노출하는 제3 홀(H3)을 포함한다. 상기 제3 홀(H3)은 평면상 제3 면적(A3)을 가질 수 있다. 상기 제3 홀(H3)은 단면상 제3 폭(W3)을 가질 수 있다.

또한, 상기 보호막(LY2)은 상기 신호 패드(SP)를 부분적으로 노출하는 제4 홀(H4)을 포함한다. 상기 제4 홀(H4)은 평면상 제4 면적(A4)을 가질 수 있다. 상기 제4 홀(H4)은 단면상 제4 폭(W4)을 가질 수 있다.

상기 유기막(120)은 상기 표시 기판을 평탄화하고, 상기 제1 화소 전극(PE1) 또는 제 2화소 전극(PE2)과 상기 데이터 라인(DL) 간의 기생 커패시턴스를 감소시킬 수 있다.

상기 유기막(120)은 상기 제1 및 제2 홀들(H1, H2)에 의해 노출된 공통 라인(CL)을 노출하는 제5 홀(H5)을 포함한다. 상기 제5 홀(H5)은 상기 제1 및 제2 홀들(H1, H2)과 중첩한다. 상기 제5 홀(H5)은 평면상 상기 제1 면적(A1)과 실질적으로 유사한 제5 면적(A5)을 가질 수 있다. 상기 제5 홀(H5)은 단면상 상기 제1 폭(W1)과 실질적으로 유사한 제5 폭(W5)을 가질 수 있다.

또한, 상기 유기막(120)은 상기 제3 홀(H3)에 의해 노출된 드레인 전극(DE) 및 상기 제3 홀(H3)에 인접한 보호막(LY2)을 부분적으로 노출하는 제6 홀(H6)을 포함한다. 상기 제6 홀(H6)은 상기 제3 홀(H3)과 중첩한다. 상기 제6 홀(H6)은 평면상 상기 제3 면적(A3)보다 큰 제6 면적(A6)을 가질 수 있다. 상기 제6 홀(H6)은 단면상 상기 제3 폭(W3)보다 큰 제6 폭(W6)을 가질 수 있다.

또한, 상기 유기막(120)은 상기 제4 홀(H4)에 의해 노출된 신호 패드(SP) 및 상기 제4 홀(H4)에 인접한 보호막(LY2)을 부분적으로 노출하는 제7 홀(H7)을 포함한다. 상기 제7 홀(H7)은 상기 제4 홀(H4)과 중첩한다. 상기 제7 홀(H7)은 평면상 상기 제4 면적(A4)보다 큰 제7 면적(A7)을 가질 수 있다. 상기 제7 홀(H7)은 단면상 상기 제4 폭(W4)보다 큰 제7 폭(W7)을 가질 수 있다.

상기 제1, 제2 및 제5 홀들(H1, H2, H5)이 상기 제1 컨택홀(CTH1)을 형성하고, 상기 제3 및 제6 홀들(H3, H6)이 상기 제2 컨택홀(CTH2)을 형성하고, 상기 제4 및 제7 홀들(H4, H7)이 상기 제3 컨택홀(CTH3)을 형성한다.

상기 유기막(120)의 제6 및 제7 홀들(H6, H7)이 상기 제3 및 제4 홀들(H3, H4)에 인접한 보호막(LY2)을 부분적으로 노출함으로써, 상기 제2 화소 전극(PE2) 및 투명 전극이 상기 제2 및 제3 컨택홀(CTH2, CTH3)의 프로파일(profile)에 따라 배치될 수 있다. 따라서, 상기 제2 화소 전극(PE2) 및 투명 전극의 단락이 방지될 수 있다.

상기 화소 절연막(LY3)은 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2) 사이에 배치된다. 상기 화소 절연막(LY3)은 상기 제1 화소 전극(PE1)과 상기 제2 화소 전극(PE2)을 절연한다.

본 실시예에서는 상기 제2 화소 전극(PE2) 및 슬릿(SL)이 상기 데이터 라인(DL)과 평행한 것을 설명하였으나, 상기 제2 화소 전극(PE2) 및 슬릿(SL)은 절곡되어 V자 형상을 가질 수 있다.

도 3a 내지 도 3f는 도 1의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.

도 3a를 참조하면, 상기 베이스 기판(110) 상에 게이트 패턴을 형성한다. 구체적으로, 상기 베이스 기판(110) 상에 게이트 금속층을 형성하고, 제1 마스크를 이용하여 상기 게이트 금속층을 패터닝하여 상기 게이트 라인(GL), 상기 게이트 라인(GL)으로부터 연장된 게이트 전극(GE) 및 상기 게이트 라인(GL)과 평행하는 공통 라인(CL)을 형성할 수 있다. 도시되진 않았지만, 상기 베이스 기판(110) 상에 상기 스토리지 라인을 더 형성할 수 있다.

이어서, 상기 게이트 패턴이 형성된 상기 베이스 기판(110) 상에 상기 게이트 절연막(LY1), 액티브 패턴(AP) 및 데이터 패턴을 형성한다. 구체적으로, 상기 게이트 패턴이 형성된 상기 베이스 기판(110) 상에 상기 게이트 절연막(LY1), 반도체층 및 데이터 금속층을 순차적으로 형성한다. 제2 마스크를 이용하여 상기 반도체층 및 데이터 금속층을 패터닝하여 상기 게이트 라인(GL)과 교차하는 상기 데이터 라인(DL), 상기 게이트 전극(GE)과 중첩하는 상기 액티브 패턴(AP), 소스 전극(SE) 및 드레인 전극, 상기 데이터 라인(DL)으로부터 연장된 상기 신호 패드(SP)를 형성할 수 있다.

이어서, 상기 데이터 패턴이 형성된 상기 베이스 기판(110) 상에 상기 보호막(LY2) 및 상기 유기막(120)을 순차적으로 형성한다. 제3 마스크를 이용하여 상기 유기막(120)을 패터닝하여 상기 공통 라인(CL), 드레인 전극(DE) 및 신호 패드(SP)와 중첩하는 상기 보호막(LY2)을 부분적으로 노출하는 상기 제5, 제8 및 제9 홀들(H5, H8, H9)을 형성한다.

도 3b를 참조하면, 상기 제3 마스크를 이용하여 상기 제5, 제8 및 제9 홀들(H5, H8, H9)에 의해 노출된 상기 보호막(LY2)을 패터닝하여 상기 공통 라인(CL)과 중첩하는 게이트 절연막(LY1), 드레인 전극(DE) 및 신호 패드(SP)를 노출하는 제2, 제3 및 제4 홀들(H2, H3, H4)을 형성한다.

이때, 상기 제2, 제3 및 제4 홀들(H2, H3, H4)이 상기 제5, 제8 및 제9 홀들(H5, H8, H9)보다 더 식각되어 언더컷(under cut)이 발생할 수 있다.

상기 제2 홀(H2)에 의해 노출된 상기 게이트 절연막(LY1)을 패터닝하여 상기 공통 라인(CL)을 노출하는 제1 홀(H1)을 형성한다.

도 3c를 참조하면, 상기 제1, 제2, 제3, 제4, 제5, 제8 및 제9 홀들(H1, H2, H3, H4, H5, H8, H9)이 형성된 상기 베이스 기판(110) 상에 제1 투명 전극층을 형성한다. 제4 마스크를 이용하여 상기 제1 투명 전극층을 패터닝하여, 상기 제1, 제2 및 제5 홀들(H1, H2, H5)을 포함하는 제1 컨택홀(CTH1)을 통해 상기 공통 라인(CL)과 전기적으로 연결된 상기 제1 화소 전극(PE1)을 형성한다.

도 3d를 참조하면, 상기 제1 화소 전극(PE1)이 형성된 상기 베이스 기판(110) 상에 상기 화소 절연층(LY3) 및 제1 포토레지스트층을 순차적으로 형성한다.

제5 마스크를 이용하여, 상기 제1 포토레지스트층을 패터닝하여 제1 포토 패턴(PP1)을 형성한다. 구체적으로, 상기 드레인 전극(DE) 및 신호 패드(SP)와 중첩하는 상기 제1 포토레지스트층은 완전히 제거되어 상기 화소 절연막(LY3)을 노출한다. 상기 제1 화소 전극(PE1)과 중첩하는 상기 제1 포토레지스트층은 부분적으로 제거되어, 제1 두께를 갖는 제1 패턴부(P1) 및 상기 제1 두께보다 큰 제2 두께를 갖는 제2 패턴부(P2)를 포함하는 상기 제1 포토 패턴(PP1)을 형성한다. 상기 제5 마스크는 하프톤 마스크 또는 슬릿 마스크일 수 있다.

도 3e를 참조하면, 상기 제1 포토 패턴(PP1)이 형성된 상기 베이스 기판(110)을 애싱(ashing)하여 제2 포토 패턴(PP2)을 형성한다.

구체적으로, 상기 제1 포토 패턴(PP1)이 형성된 상기 베이스 기판(110)을 애싱하여, 상기 제1 패턴부(P1) 및 노출된 화소 절연막(LY3)을 완전히 제거한다. 상기 노출된 화소 절연막(LY3)이 제거되면서, 노출된 유기막(120)이 부분적으로 제거되어 상기 제8 및 제9 홀들(H8, H9)보다 큰 폭을 갖는 제6 및 제7 홀들(H6, H7)을 형성한다.

상기 노출된 유기막(120)이 제거되면서, 상기 제3 및 제4 홀들(H3, H4)에 인접한 보호막(LY2)을 부분적으로 노출한다. 즉, 상기 제6 및 제7 홀들(H6, H7)의 제6 및 제7 면적들(A6, A7)은 상기 제3 및 제4 홀들(H3, H4)의 제3 및 제4 면적들(A3, A4)보다 각각 클 수 있다. 이에 따라, 이후 형성될 제2 화소 전극(PE2)이 상기 제3 및 제6 홀들(H3, H6)을 포함하는 제2 컨택홀(CTH2)의 프로파일을 따라 형성되고, 이후 형성될 투명 전극(TE)이 상기 제4 및 제7 홀들(H4, H7)을 포함하는 제3 컨택홀(CTH3)의 프로파일을 따라 형성되어 상기 제2 화소 전극(PE2) 및 투명 전극(TE)의 단선을 방지할 수 있다.

상기 제2 패턴부(P2)는 부분적으로 애싱되어 상기 제2 두께보다 낮은 제3 두께를 갖는 상기 제2 포토 패턴(PP2)을 형성한다.

상기 제2 포토 패턴(PP2)이 형성된 상기 베이스 기판(110) 상에 제2 투명 전극층 및 제2 포토레지스트층을 순차적으로 형성한다.

도 3f를 참조하면, 상기 제2 포토레지스트층(PR)이 형성된 상기 베이스 기판(110)을 애싱하여, 상기 제2 투명 전극층이 부분적으로 노출되도록 제3 포토 패턴(PP3)을 형성한다.

다시 도 2를 참조하면, 노출된 제2 투명 전극층을 식각하여 상기 드레인 전극(DE)과 전기적으로 연결된 상기 제2 화소 전극(PE2) 및 상기 신호 패드(SP)와 전기적으로 연결된 상기 투명 전극(TE)을 형성한다. 상기 노출된 제2 투명 전극층을 과식각하여 상기 제2 화소 전극(TE)을 평탄화할 수 있다.

이어서, 상기 제2 포토 패턴(PP2) 및 제3 포토 패턴(PP3)을 스트립(strip)하여 상기 표시 기판을 형성한다.

본 실시예에 따르면, 상기 제2 투명 전극층을 제2 및 제3 포토 패턴들(PP2, PP3)에 의해 패터닝함으로써, 상기 표시 기판을 제조할 때 소모되는 마스크의 개수를 감소시킬 수 있다.

또한, 상기 제3 포토 패턴(PP3)의 애싱시, 상기 드레인 전극(DE) 및 신호 패드(SP)를 노출하는 상기 유기막(120)의 제6 및 제7 홀들(H6, H7)이 상기 유기막(120) 하부에 형성된 상기 보호막(LY2)의 제3 및 제4 홀들(H3, H4)보다 크게 형성되어, 언더컷의 발생을 방지할 수 있다. 따라서, 상기 제2 화소 전극(PE2) 및 투명 전극(TE)의 단선을 방지할 수 있다.

도 4는 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다.

도 4를 참조하면, 본 실시예에 따른 공통 라인(CL)은 제1 컨택홀(CTH11)을 통해 제1 화소 전극(PE1)과 전기적으로 연결되고, 드레인 전극(DE)은 제2 컨택홀(CTH2)을 통해 제2 화소 전극(PE2)과 전기적으로 연결되며, 신호 패드(SP)는 제3 컨택홀(CTH3)을 통해 투명 전극(TE)과 전기적으로 연결된다.

유기막(130)은 게이트 절연막(LY1)의 제1 홀(H1) 및 보호막(LY2)의 제2 홀(H2)에 의해 노출된 공통 라인(CL)을 노출하는 제1 컨택홀(CTH11)을 포함한다.

상기 유기막(130)은 상기 제1 홀(H1)을 정의하는 게이트 절연막(LY1)의 측면, 상기 공통 라인(CL)을 노출하는 제2 홀(H2)을 정의하는 보호막(LY2)의 측면 및 상기 보호막(LY2)의 측면에 인접한 상기 보호막(LY2)의 상면을 커버한다.

구체적으로, 상기 공통 라인(CL)에 인접하는 상기 제1 컨택홀(CTH11)은 평면상 상기 제1 홀(H1)의 제1 면적(A1)보다 작은 제5 면적(A15)을 가질 수 있다. 상기 제1 컨택홀(CTH11)은 단면상 상기 제1 홀(H1)의 제1 폭(W1)보다 작은 제5 폭(W15)을 가질 수 있다.

도 5a 내지 도 5는 도 4의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.

도 5a를 참조하면, 게이트 라인(GL), 게이트 전극(GE) 및 공통 라인(CL)을 포함하는 게이트 패턴, 게이트 절연막(LY1), 액티브 패턴(AP), 데이터 라인(DL), 소스/드레인 전극(SE, DE) 및 신호 패드(SP)를 포함하는 데이터 패턴 및 보호막(LY2)이 형성된 베이스 기판(110) 상에 유기막(130)을 형성한다.

제3 마스크를 이용하여 상기 유기막(130)을 패터닝하여 상기 공통 라인(CL), 드레인 전극(DE) 및 신호 패드(SP)와 중첩하는 상기 보호막(LY2)을 부분적으로 노출하는 상기 제5, 제8 및 제9 홀들(H5, H8, H9)을 형성한다.

이어서, 상기 제5, 제8 및 제9 홀들(H5, H8, H9)이 형성된 상기 유기막(130)을 제1 온도에서 제1 시간 동안 1차 베이크(bake)한다. 예를 들어, 상기 제1 온도의 범위는 약 100℃ 내지 약 200℃일 수 있고, 상기 제1 시간의 범위는 약 30분 내지 약 2시간일 수 있다.

도 5b를 참조하면, 상기 제3 마스크를 이용하여 상기 제5, 제8 및 제9 홀들(H5, H8, H9)에 의해 노출된 상기 보호막(LY2)을 패터닝하여, 상기 공통 라인(CL)과 중첩하는 게이트 절연막(LY1), 드레인 전극(DE) 및 신호 패드(SP)를 부분적으로 노출하는 제2, 제3 및 제4 홀들(H2, H3, H4)을 형성한다.

이어서, 상기 유기막(130)을 상기 제1 온도와 다른 제2 온도에서 제2 시간 동안 2차 베이크한다. 예를 들어, 상기 제2 온도의 범위는 약 200℃ 내지 약 500℃일 수 있고, 상기 제2 시간의 범위는 약 30분 내지 약 5시간일 수 있다.

도 5c를 참조하면, 상기 유기막(130)을 1차 및 2차 베이크함에 따라, 상기 유기막(130)이 상기 제1 홀(H1)을 정의하는 게이트 절연막(LY1)의 측면, 상기 공통 라인(CL)을 노출하는 제2 홀(H2)을 정의하는 보호막(LY2)의 측면 및 상기 보호막(LY2)의 측면에 인접한 상기 보호막(LY2)의 상면을 커버하도록 플로우(flow)된다. 따라서, 상기 유기막(130)에 상기 제1 및 제2 홀들(H1, H2)의 제1 및 제2 면적들(A1, A2)보다 작은 제10 면적(A10)을 갖는 제1 컨택홀(CTH11)이 형성된다.

또한, 상기 유기막(130)이 상기 제3 홀(H3)을 정의하는 보호막(LY2)의 측면 및 상기 보호막(LY2)의 측면에 인접한 상기 보호막(LY2)의 상면을 커버하도록 플로우된다. 따라서, 상기 유기막(130)에 상기 제3 홀(H3)의 제3 면적(A3)보다 작은 제11 면적(A11)을 갖는 제11 홀(H11)이 형성된다.

또한, 상기 유기막(130)이 상기 제4 홀(H4)을 정의하는 보호막(LY2)의 측면 및 상기 보호막(LY2)의 측면에 인접한 상기 보호막(LY2)의 상면을 커버하도록 플로우된다. 따라서, 상기 유기막(130)에 상기 제4 홀(H4)의 제4 면적(A4)보다 작은 제12 면적(A12)을 갖는 제12 홀(H12)이 형성된다.

도 5d를 참조하면, 상기 제1, 제2, 제3, 제4, 제10, 제11 및 제12 홀들(H1, H2, H3, H4, H10, H11, H12)이 형성된 상기 베이스 기판(110) 상에 제1 투명 전극층을 형성한다. 제4 마스크를 이용하여 상기 제1 투명 전극층을 패터닝하여, 상기 제1, 제2 및 제10 홀들(H1, H2, H10)을 포함하는 제1 컨택홀(CTH1)을 통해 상기 공통 라인(CL)과 전기적으로 연결된 상기 제1 화소 전극(PE1)을 형성한다.

도 5e를 참조하면, 상기 제1 화소 전극(PE1)이 형성된 상기 베이스 기판(110) 상에 상기 화소 절연층(LY3) 및 제1 포토레지스트층을 순차적으로 형성한다.

도 5f를 참조하면, 상기 제1 포토 패턴(PP1)이 형성된 상기 베이스 기판(110)을 애싱(ashing)하여 제2 포토 패턴(PP2)을 형성한다.

구체적으로, 상기 제1 포토 패턴(PP1)이 형성된 상기 베이스 기판(110)을 애싱하여, 상기 제1 패턴부(P1) 및 노출된 화소 절연막(LY3)을 완전히 제거한다. 상기 노출된 화소 절연막(LY3)이 제거되면서, 노출된 유기막(130)이 부분적으로 제거되어 상기 제11 및 제12 홀들(H10, H11)보다 큰 폭을 갖는 제6 및 제7 홀들(H6, H7)을 형성한다.

도 5g를 참조하면, 상기 제2 포토 패턴(PP2)이 형성된 상기 베이스 기판(110) 상에 제2 투명 전극층 및 제2 포토레지스트층을 순차적으로 형성한다.

도 5h를 참조하면, 상기 제2 포토레지스트층이 형성된 상기 베이스 기판(110)을 애싱하여, 상기 제2 투명 전극층이 부분적으로 노출되도록 제3 포토 패턴(PP3)을 형성한다.

다시 도 4를 참조하면, 노출된 제2 투명 전극층을 식각하여 상기 드레인 전극(DE)과 전기적으로 연결된 상기 제2 화소 전극(PE2) 및 상기 신호 패드(SP)와 전기적으로 연결된 상기 투명 전극(TE)을 형성한다. 상기 노출된 제2 투명 전극층을 과식각하여 상기 제2 화소 전극(TE)을 평탄화할 수 있다.

본 실시예에 따르면, 상기 유기막(130)을 제1 온도에서 제1 시간 동안 1차 베이크하고 상기 보호막(LY2) 및 게이트 절연막(LY1)을 식각한 후, 상기 유기막(130)을 상기 제1 온도보다 높은 제2 온도에서 제2 시간 동안 2차 베이크함으로써, 상기 제1 컨택홀(CTH11)이 언더컷이 제거된 프로파일을 가질 수 있다. 따라서, 상기 제1 화소 전극(PE1)이 상기 제1 컨택홀(CTH11)을 따라 형성되더라도, 상기 제1 화소 전극(PE1)이 단선되는 것을 방지할 수 있다.

도 6은 본 발명의 또 다른 실시예에 따른 표시 기판의 단면도이다.

도 6을 참조하면, 본 실시예에 따른 공통 라인(CL)은 제1 컨택홀(CTH11)을 통해 제1 화소 전극(PE1)과 전기적으로 연결되고, 드레인 전극(DE)은 제2 컨택홀(CTH12)을 통해 제2 화소 전극(PE2)과 전기적으로 연결되며, 신호 패드(SP)는 제3 컨택홀(CTH13)을 통해 투명 전극(TE)과 전기적으로 연결된다.

유기막(140)은 게이트 절연막(LY1)의 제1 홀(H1) 및 보호막(LY2)의 제2 홀(H2)에 의해 노출된 공통 라인(CL)을 노출하는 제1 컨택홀(CTH11)을 포함한다.

상기 유기막(140)은 상기 제1 홀(H1)을 정의하는 게이트 절연막(LY1)의 측면, 상기 공통 라인(CL)을 노출하는 제2 홀(H2)을 정의하는 보호막(LY2)의 측면 및 상기 보호막(LY2)의 측면에 인접한 상기 보호막(LY2)의 상면을 커버한다.

예를 들어, 상기 공통 라인(CL)에 인접한 상기 제1 컨택홀(CTH11)은 평면상 상기 제1 홀(H1)의 제1 면적(A1)보다 작은 제5 면적(A15)을 가질 수 있다. 상기 제1 컨택홀(CTH11)은 단면상 상기 제1 홀(H1)의 제1 폭(W1)보다 작은 제5 폭(W15)을 가질 수 있다.

또한, 상기 유기막(140)은 상기 보호막(LY2)의 제3 홀(H3)에 의해 노출된 상기 드레인 전극(DE)을 노출하는 제2 컨택홀(CTH12)을 포함한다.

상기 유기막(140)은 상기 드레인 전극(DE)을 노출하는 제3 홀(H3)을 정의하는 보호막(LY2)의 측면 및 상기 보호막(LY2)의 측면에 인접한 상기 보호막(LY2)의 상면을 커버한다.

예를 들어, 상기 드레인 전극(DE)에 인접한 상기 제2 컨택홀(CTH12)은 평면상 상기 제3 홀(H3)의 제3 면적(A3)보다 작은 제6 면적(A16)을 가질 수 있다. 상기 제2 컨택홀(CTH12)은 단면상 상기 제3 홀(H3)의 제3 폭(W3)보다 작은 제6 폭(W16)을 가질 수 있다.

또한, 상기 유기막(140)은 상기 보호막(LY2)의 제4 홀(H4)에 의해 노출된 상기 신호 패드(SP)를 노출하는 제3 컨택홀(CTH13)을 포함한다.

상기 유기막(140)은 상기 신호 패드(SP)를 노출하는 제4 홀(H4)을 정의하는 보호막(LY2)의 측면 및 상기 보호막(LY2)의 측면에 인접한 상기 보호막(LY2)의 상면을 커버한다.

예를 들어, 상기 신호 패드(SP)에 인접한 상기 제3 컨택홀(CTH13)은 평면상 상기 제4 홀(H4)의 제4 면적(A4)보다 작은 제7 면적(A17)을 가질 수 있다. 상기 제3 컨택홀(CTH13)은 단면상 상기 제4 홀(H4)의 제4 폭(W4)보다 작은 제7 폭(W17)을 가질 수 있다.

도 7a 내지 도 7은 도 6의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.

도 7a를 참조하면, 게이트 라인(GL), 게이트 전극(GE) 및 공통 라인(CL)을 포함하는 게이트 패턴, 게이트 절연막(LY1), 액티브 패턴(AP), 데이터 라인(DL), 소스/드레인 전극(SE, DE) 및 신호 패드(SP)를 포함하는 데이터 패턴 및 보호막(LY2)이 형성된 베이스 기판(110) 상에 유기막(140)이 형성하고, 제3 마스크를 이용하여 상기 유기막(140)을 패터닝하여 제5, 제8 및 제9 홀들(H5, H8, H9)을 형성한다.

상기 제5, 제8 및 제9 홀들(H5, H8, H9)이 형성된 상기 유기막(140)을 제1 온도에서 제1 시간 동안 1차 베이크하고, 상기 보호막(LY2) 및 게이트 절연막(LY1)을 식각한 후, 상기 유기막(130)을 상기 제1 온도와 다른 제2 온도에서 제2 시간 동안 2차 베이크한다.

상기 유기막(140)을 1차 및 2차 베이크함에 따라, 상기 유기막(140)이 상기 제1 홀(H1)을 정의하는 게이트 절연막(LY1)의 측면, 상기 공통 라인(CL)을 노출하는 제2 홀(H2)을 정의하는 보호막(LY2)의 측면 및 상기 보호막(LY2)의 측면에 인접한 상기 보호막(LY2)의 상면을 커버하도록 플로우(flow)된다. 따라서, 상기 유기막(140)에 상기 제1 및 제2 홀들(H1, H2)의 제1 및 제2 면적들(A1, A2)보다 작은 제1 면적(A5)을 갖는 제1 컨택홀(CTH11)이 형성된다.

또한, 상기 유기막(140)이 상기 제3 홀(H3)을 정의하는 보호막(LY2)의 측면 및 상기 보호막(LY2)의 측면에 인접한 상기 보호막(LY2)의 상면을 커버하도록 플로우된다. 따라서, 상기 유기막(140)에 상기 제3 홀(H3)의 제3 면적(A3)보다 작은 제6 면적(A6)을 갖는 제2 컨택홀(CTH12)이 형성된다.

또한, 상기 유기막(140)이 상기 제4 홀(H4)을 정의하는 보호막(LY2)의 측면 및 상기 보호막(LY2)의 측면에 인접한 상기 보호막(LY2)의 상면을 커버하도록 플로우된다. 따라서, 상기 유기막(140)에 상기 제4 홀(H4)의 제4 면적(A4)보다 작은 제7 면적(A7)을 갖는 제3 컨택홀(CTH13)이 형성된다.

상기 제1, 제2 및 제3 컨택홀들(CTH11, CTH12, CTH13)이 형성된 상기 베이스 기판(110) 상에 제1 투명 전극층을 형성한다. 제4 마스크를 이용하여 상기 제1 투명 전극층을 패터닝하여, 상기 제1 컨택홀(CTH11)을 통해 상기 공통 라인(CL)과 전기적으로 연결된 제1 화소 전극(PE1)을 형성한다.

이어서, 상기 제1 화소 전극(PE1)이 형성된 상기 베이스 기판(110) 상에 화소 절연층(LY3)을 형성하고, 제5 마스크를 이용하여 상기 화소 절연층(LY3)을 패터닝하여 상기 제2 및 제3 컨택홀들(CTH12, CTH13)을 관통하여 상기 드레인 전극(DE) 및 상기 신호 패드(SP)를 노출한다.

도 7b를 참조하면, 상기 화소 절연층(LY3)이 형성된 상기 베이스 기판 상에 제2 투명 전극층을 형성한다.

다시 도 6을 참조하면, 제6 마스크를 이용하여 상기 제2 투명 전극층을 패터닝하여 상기 제2 컨택홀(CTH12)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된 상기 제2 화소 전극(PE2)을 형성하고, 상기 제3 컨택홀(CTH13)을 통해 상기 신호 패드(SP)와 전기적으로 연결된 상기 투명 전극(TE)을 형성한다. 따라서, 본 실시예에 따른 표시 기판이 형성된다.

본 실시예에 따르면, 상기 유기막(140)을 제1 온도에서 제1 시간 동안 1차 베이크하고 상기 보호막(LY2)을 식각한 후, 상기 유기막(140)을 상기 제1 온도보다 높은 제2 온도에서 제2 시간 동안 2차 베이크함으로써, 상기 제2 컨택홀(CTH12) 및 제3 컨택홀(CTH13)이 언더컷이 제거된 프로파일을 가질 수 있다. 따라서, 상기 제2 화소 전극(PE2) 및 투명 전극(TE)이 상기 제2 및 제3 컨택홀들(CTH12, CTH13)을 따라 형성되더라도, 상기 제2 화소 전극(PE2) 및 투명 전극(TE)이 단선되는 것을 방지할 수 있다.

또한, 상기 제1 컨택홀(CTH11)이 언더컷이 제거된 프로파일을 가질 수 있다. 따라서, 상기 제1 화소 전극(PE1)이 상기 제1 컨택홀(CTH11)을 따라 형성되더라도, 상기 제1 화소 전극(PE1)이 단선되는 것을 방지할 수 있다.

본 발명에 따르면, 제1 화소 전극 상부에 형성되는 제2 화소 전극을 마스크를 이용하여 패터닝된 화소 보호막과 상기 화소 보호막 상의 포토 패턴을 이용하여 패터닝함으로써, 표시 기판을 제조하는데 이용되는 마스크의 개수를 감소시킬 수 있다.

이에 따라, 상기 표시 기판의 신뢰성을 향상시킬 수 있다.

110: 표시 기판 PE1: 제1 화소 전극
PE2: 제2 화소 전극 GL: 게이트 라인
DL: 데이터 라인 CL: 공통 라인
CTH1, CTH11: 제1 컨택홀 CTH2, CTH12: 제2 컨택홀
CTH3, CTH13: 제3 컨택홀 SW: 스위칭 소자
LY1: 게이트 절연막 LY2: 보호막
120, 130, 140: 유기막 LY3: 화소 절연막

Claims

베이스 기판;
상기 베이스 기판 상에 배치되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 스위칭 소자;
상기 스위칭 소자가 배치된 상기 베이스 기판 상에 배치되고, 상기 드레인 전극을 부분적으로 노출하는 제1 홀을 갖는 보호막;
상기 보호막 상에 배치되고, 상기 제1 홀을 형성하는 보호막의 측면 및 상기 보호막의 측면에 인접한 상면을 노출하는 제2 홀을 갖는 유기막;
상기 유기막 상에 배치된 제1 화소 전극;
상기 제1 화소 전극 상에 배치되는 화소 절연막; 및
상기 화소 절연막 상에 배치되고, 상기 제1 및 제2 홀들을 통해 상기 드레인 전극과 전기적으로 연결되는 제2 화소 전극을 포함하고,
상기 제1 화소 전극과 상기 제2 화소 전극의 적어도 일부는 상기 화소 절연막과 직접적으로 접촉하며,
상기 제1 홀의 폭은 상기 제2 홀의 폭보다 작은 것을 특징으로 하는 표시 기판.
제1항에 있어서,
상기 소스 전극으로부터 연장된 데이터 라인; 및
상기 데이터 라인으로부터 연장된 신호 패드를 더 포함하고,
상기 보호막은 상기 신호 패드 상에 배치되고, 상기 신호 패드를 부분적으로 노출하는 제3 홀을 가지며,
상기 유기막은 상기 제3 홀을 형성하는 보호막의 측면 및 상기 보호막의 측면에 인접한 상면을 노출하는 제4 홀을 갖는 것을 특징으로 하는 표시 기판.
제1항에 있어서,
상기 게이트 전극과 동일한 물질을 포함하는 공통 라인; 및
상기 공통 라인 상에 배치되고, 상기 공통 라인을 부분적으로 노출하는 제5 홀을 갖는 절연층을 더 포함하고,
상기 보호막은 상기 절연층 상에 배치되고, 상기 제5 홀과 중첩하는 제6 홀을 가지며,
상기 유기막은 상기 제5 홀을 형성하는 상기 절연층의 측면 및 상기 제6 홀을 형성하는 상기 보호막의 측면을 커버하며, 상기 공통 라인을 노출하는 제7 홀을 갖는 것을 특징으로 하는 표시 기판.
제1항에 있어서, 상기 제1 화소 전극은 상기 유기막과 상기 제2 화소 전극 사이에 배치되고, 상기 제1 화소 전극은 상기 제2 화소 전극과 중첩하는 것을 특징으로 하는 표시 기판.
베이스 기판;
상기 베이스 기판 상에 배치되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 스위칭 소자;
상기 스위칭 소자 상에 배치되고, 상기 드레인 전극을 부분적으로 노출하는 제1 홀을 갖는 보호막;
상기 보호막 상에 배치되고, 상기 제1 홀을 형성하는 상기 보호막의 측면을 커버하고, 상기 드레인 전극을 노출하는 제2 홀을 갖는 유기막;
상기 유기막 상에 배치된 제1 화소 전극;
상기 제1 화소 전극 상에 배치되는 화소 절연막; 및
상기 화소 절연막 상에 배치되고, 상기 제1 및 제2 홀들을 통해 상기 드레인 전극과 전기적으로 연결되는 제2 화소 전극을 포함하고,
상기 제1 홀의 폭은 상기 제2 홀의 폭보다 큰 것을 특징으로 하는 표시 기판.
제5항에 있어서,
상기 소스 전극으로부터 연장된 데이터 라인; 및
상기 데이터 라인으로부터 연장된 신호 패드를 더 포함하고,
상기 보호막은 상기 신호 패드 상에 배치되고, 상기 신호 패드를 부분적으로 노출하는 제3 홀을 가지며,
상기 유기막은 상기 제3 홀을 형성하는 상기 보호막의 측면을 커버하고, 상기 신호 패드를 노출하는 제4 홀을 갖는 것을 특징으로 하는 표시 기판.
제5항에 있어서, 상기 제1 화소 전극은 상기 유기막과 상기 제2 화소 전극 사이에 배치되고, 상기 제1 화소 전극은 상기 제2 화소 전극과 중첩하는 것을 특징으로 하는 표시 기판.