KR20190037666A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 비휘발성 메모리 장치 및 복수의 코어들을 포함하도록 구성된 컨트롤러를 포함할 수 있고, 코어들 중 적어도 하나의 코어에서 오류가 발생한 때, 비휘발성 메모리 장치와 연결된 제1 코어가 오류 발생 시점의 코어들 중 적어도 하나의 상태 기록들을 상기 비휘발성 메모리 장치로 전송할 수 있다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 데이터 저장 장치에 관한 것이다.
데이터 저장 장치는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치는 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
멀티 코어 솔루션(Multicore solution) 환경에서 발생한 오류에 대한 분석 시, 오류가 발생한 코어의 상태 기록만으로는 오류의 분석 및 해석이 불가능한 상황이 발생한다. 예를 들면, 복수의 코어가 연동되어 동작되는 도중 발생한 오류라면, 오류가 발생한 하나의 코어의 상태 기록만으로는 정확한 원인 분석을 할 수 없고, 연동되어 동작되던 모든 코어들의 상태 정보가 필요하다. 특히, 이러한 경우 오류가 발생한 시점에서의 상태 기록들을 획득하는 것이 원인 분석 또는 오류의 해결에 있어서 필요하다.
본 발명의 실시 예는, 멀티 코어를 포함하는 저장 장치에서 오류 발생 시, 오류 발생 시점의 상태 기록을 획득하여 원인 분석 가능성을 높일 수 있는 데이터 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 비휘발성 메모리 장치 및 복수의 코어들을 포함하도록 구성된 컨트롤러를 포함할 수 있고, 코어들 중 적어도 하나의 코어에서 오류가 발생한 때, 비휘발성 메모리 장치와 연결된 제1 코어가 오류 발생 시점의 코어들 중 적어도 하나의 상태 기록들을 상기 비휘발성 메모리 장치로 전송할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 컨트롤러에서, 복수의 코어들에서의 오류 발생 여부를 판단하는 단계, 오류가 발생되었다고 판단된 때, 오류 발생 시점의 코어들 중 적어도 하나의 상태 기록들을 제1 코어가 수집하는 단계 및 상태 기록들을 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 컨트롤러에서 복수의 코어들에서의 오류 발생 여부를 판단하는 단계, 오류가 발생되었다고 판단된 때, 코어들의 데이터를 저장하는 공유 영역에서, 데이터에 근거한 오류 발생 시점의 코어들 중 적어도 하나의 상태 기록들을 획득하는 단계 및 공유 영역에 저장된 상태 기록들을, 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 멀티 코어를 포함하는 저장 장치에서 오류 발생 시, 오류 발생 시점의 상태 기록을 획득하여 원인 분석 가능성을 높일 수 있고, 특히 오류 상황의 재현 없이 오류의 원인을 분석할 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 복수의 코어들을 포함하는 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 복수의 영역들을 포함하는 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 공유 영역을 포함하는 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 5 내지 도 13은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 14는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 15은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 17는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
멀티 코어 솔루션 환경에서 발생한 오류에 대한 분석 시, 오류가 발생한 코어의 상태 기록만으로는 오류의 분석 및 해석이 불가능한 상황이 발생한다. 예를 들면, 복수의 코어가 연동되어 동작되는 도중 발생한 오류라면, 오류가 발생한 하나의 코어의 상태 기록만으로는 정확한 원인 분석을 할 수 없고, 연동되어 동작되던 모든 코어들의 상태 정보가 필요하다. 특히, 이러한 경우 오류가 발생한 시점에서의 상태 기록들을 획득하는 것이 원인 분석 또는 오류의 해결에 있어서 필요하다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
데이터 저장 장치(100)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(100)는 메모리 시스템이라고 불릴 수 있다.
데이터 저장 장치(100)는 호스트 장치와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(100)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(100)는 컨트롤러(200)를 포함할 수 있다. 컨트롤러(200)는 컨트롤 유닛(210) 및 랜덤 액세스 메모리(220)를 포함할 수 있다.
컨트롤 유닛(210)은 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 컨트롤 유닛(210)은 호스트 장치로부터 전송된 리퀘스트를 처리할 수 있다. 컨트롤 유닛(210)은, 리퀘스트를 처리하기 위해서, 랜덤 액세스 메모리(220)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어(FW)를 구동하고, 내부의 기능 블록들 및 비휘발성 메모리 장치(300)를 제어할 수 있다.
랜덤 액세스 메모리(220)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 랜덤 액세스 메모리(220)는 컨트롤 유닛(210)에 의해서 구동되는 펌웨어(FW)를 저장할 수 있다. 또한, 랜덤 액세스 메모리(220)는 펌웨어(FW)의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(220)는 컨트롤 유닛(210)의 동작 메모리(working memory)로서 동작할 수 있다.
비휘발성 메모리 장치(300)는 메모리 셀 영역을 포함할 수 있다. 메모리 셀 영역은 복수의 메모리 블록들(B1~Bm)을 포함하고, 메모리 블록들(B1~Bm) 각각은 복수의 페이지들(P1~Pn)을 포함할 수 있다. 메모리 셀 영역에 포함된 메모리 셀들은 동작의 관점에서 또는 물리적(또는 구조적) 관점에서 계층적인 메모리 셀 집합 또는 메모리 셀 단위로 구성될 수 있다. 예를 들면, 동일한 워드 라인에 연결되며, 동시에 읽혀지고 쓰여지는(또는 프로그램되는) 메모리 셀들은 페이지(P)로 구성될 수 있다. 이하에서, 설명의 편의를 위해서, 페이지(P)로 구성되는 메모리 셀들을 "페이지"라고 칭할 것이다. 또한, 동시에 삭제되는 메모리 셀들은 메모리 블록(B)으로 구성될 수 있다.
도 2는 본 발명의 실시 예에 따른 복수의 코어들을 포함하는 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치(100)는, 비휘발성 메모리 장치(300) 및 복수의 코어들(212)을 포함하도록 구성된 컨트롤러(200)를 포함할 수 있고, 코어들(212) 중 적어도 하나의 코어에서 오류가 발생한 때, 비휘발성 메모리 장치(300)와 연결된 제1 코어(211)가 오류 발생 시점의 코어들(212)의 상태 기록들을 비휘발성 메모리 장치(300)로 전송할 수 있다. 이 때, 코어들(212) 중 적어도 하나의 상태 기록들이 저장되는 비휘발성 메모리 장치(300)의 메모리 셀 영역은 사전에 설정될 수 있고, 언제든지 변경 가능하다.
제1 코어(211)는 컨트롤 유닛(210)에 포함되는 복수개의 코어들(212) 중 비휘발성 메모리 장치(300)와의 인터페이스가 가능한 코어를 의미한다. 오류가 발생한 시점의 상태 기록들을 제1 코어(211)가 획득하여 비휘발성 메모리 장치(300)로 전송하는데, 제1 코어(211)에서 오류가 발생한 경우라도, 동일하게 적용되어 제1 코어(211)에서 비휘발성 메모리 장치(300)로 코어들(212)의 상태 기록들을 전송할 수 있다.
상태 정보란, 디버깅(debugging)에 필요한 정보를 의미할 수 있다. 즉, 오류를 찾아내고, 원인을 분석하며, 문제를 해결하는데 필요한 모든 정보를 포함할 수 있다. 특히, 코어 덤프(core dump)를 의미할 수 있는데, 이는 특정 시점에 동작 중이던 메모리 상태를 의미하고, 예를 들면 스냅샷 이미지, 프로그램 카운터, 하드웨어 레지스터 정보 등을 의미할 수 있으나, 이에 한정되지 않고 메모리에 저장될 수 있는 모든 정보가 적용될 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치(100)의 코어들(212)은 컨트롤러(200)의 인터럽트 명령에 따라 상태 기록들을 제1 코어(211)로 전송할 수 있고, 이 때 인터럽트 명령은, 수행 중인 동작을 중단하고, 오류 발생 시점의 상태 기록을 제1 코어(211)로 전송 명령하는 것일 수 있다. 또한, 컨트롤러(200)는 코어들(212) 중 적어도 하나의 코어에서 오류가 발생한 경우, 오류가 발생한 시점에 대한 정보를 제1 코어(211)로 전달할 수 있다. 제1 코어(211)는, 인터럽트 명령을 수신한 시점 또는 오류 발생 시점을 기준으로 소정의 시간 동안 획득한 상태 기록들을 비휘발성 메모리 장치(300)로 전송할 수 있고, 이 때 소정의 시간은 컨트롤러(200)에 의하여 설정될 수 있다. 제1 코어(211)에서 상태 기록들을 획득하는 소정의 시간은 언제든지 컨트롤러(200)에 의하여 변경 가능하고, 호스트 장치(미도시)를 통한 변경 명령이 가능하다.
도 3은 본 발명의 실시 예에 따른 복수의 영역들을 포함하는 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치(100)의 컨트롤러(200)는, 코어들(212)의 데이터를 각각 저장하도록 구성된 복수의 영역들(223)을 더 포함할 수 있고, 제1 코어(211)의 데이터를 저장하는 제1 영역(221)은, 오류 발생 시점의 상태 기록들을 제1 영역(221)을 제외한 나머지 영역들(223)로부터 수신할 수 있고, 제1 코어(211)는, 제1 영역(221)에 저장된 상태 기록들을 비휘발성 메모리 장치(300)로 전송할 수 있다. 이 때, 제1 코어(211)는 비휘발성 메모리 장치(300)와의 인터페이스를 수행할 수 있는 코어로 정의될 수 있다. 복수의 영역들(223)은 SRAM으로 구성된 영역들(223) 일 수 있으나, 이에 한정되지는 않고 데이터의 입출력 및 저장이 가능한 모든 종류의 저장 장치가 적용될 수 있다.
도 4는 본 발명의 실시 예에 따른 공유 영역을 포함하는 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치(100)의 컨트롤러(200)는, 코어들(212)의 데이터를 저장하도록 구성된 공유 영역(222)을 더 포함할 수 있고, 제1 코어(211)는, 데이터에 근거한 상태 기록들을 비휘발성 메모리 장치(300)로 전송할 수 있다. 공유 영역(222)은 컨트롤 유닛(210)에 포함되는 전부 또는 일부의 코어의 데이터가 실시간으로 저장될 수 있다.
다른 실시 예로, 복수의 영역들(223) 또는 공유 영역(222)은 컨트롤 유닛(210)에 포함되는 전부 또는 일부의 데이터를 일정 주기로 저장할 수 있다. 이 때, 코어의 데이터를 저장하는 주기는 컨트롤러(200)에 의하여 설정 또는 변경될 수 있다. 복수의 영역들(223) 또는 공유 영역(222)으로 데이터가 일정 주기로 저장되도록 설정되어 있는 경우, 인터럽트 명령은 인터럽트 명령을 수신하는 시점의 각 코어의 데이터를 저장하라는 명령을 포함할 수 있다. 공유 영역(222)은 SRAM으로 구성된 영역일 수 있으나, 상술한 복수의 영역들(223)과 마찬가지로 SRAM에 한정되지는 않고 데이터의 입출력 및 저장이 가능한 모든 종류의 저장 장치가 적용될 수 있다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 컨트롤러에서, 복수의 코어들에서의 오류 발생 여부를 판단하는 단계(S100, S110), 오류가 발생되었다고 판단된 때, 오류 발생 시점의 코어들 중 적어도 하나의 상태 기록들을 제1 코어가 수집하는 단계(S500) 및 상태 기록들을 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계(S600)를 포함할 수 있다.
도 6은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 컨트롤러에서, 오류가 발생된 코어를 판단하는 단계(S200, S210)를 더 포함할 수 있고, 오류 발생 코어가 특정되는 때, 오류 발생 코어의 오류 발생 시점에서의 상태 기록을, 오류 발생 코어에서 제1 코어로 전송할 수 있고(S800), 제1 코어는, 오류 발생 코어의 오류 발생 시점에서의 상태 기록을 비휘발성 메모리 장치로 전송할 수 있다(S810).
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 오류가 발생되었다고 판단되는 때, 컨트롤러에서 코어들로 인터럽트 명령을 전송하는 단계(S300)를 더 포함할 수 있고, 이 때 인터럽트 명령은, 수행 중인 동작을 중단하고, 오류 발생 시점의 상태 기록을 제1 코어로 전송 명령하는 것일 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 상태 기록들을 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계(S600)는, 제1 코어에서, 오류 발생 시점을 기준으로 소정의 시간 동안 상태 기록들을 획득하는 단계(S500) 및 획득된 상태 기록들을 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계(S700)를 포함할 수 있다. 또한, 상태 기록들을 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계는, 제1 코어에서, 인터럽트 명령을 수신한 시점을 기준으로 소정의 시간 동안 상태 기록들을 획득하는 단계(S500) 및 획득된 상태 기록들을 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계(S700)를 포함할 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 상태 기록들을 코어들에서 제1 코어로 전송하는 단계(S500)는, 오류가 발생되었다고 판단되는 때, 코어들 각각의 데이터를 저장하는 복수의 영역들이, 오류 발생 시점의 상태 기록들을 획득하는 단계(S400) 및 코어들 중 적어도 하나의 상태 기록들을 제1 코어의 데이터를 저장하는 제1 영역이 수집하는 단계(S410)를 포함할 수 있다. 또한, 제1 영역에 저장된 상태 기록들을 비휘발성 메모리 장치로 전송하는 단계(S420)를 더 포함할 수 있다. 이 때, 복수의 영역들은 SRAM으로 구성된 영역일 수 있으나, 이에 한정되지는 않고, 데이터의 입출력 및 저장이 가능한 모든 종류의 저장 장치가 적용될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 컨트롤러에서, 복수의 코어들에서의 오류 발생 여부를 판단하는 단계(S1000, S1100), 오류가 발생되었다고 판단된 때, 코어들의 데이터를 저장하는 공유 영역에서, 데이터에 근거한 오류 발생 시점의 코어들 중 적어도 하나의 상태 기록들을 획득하는 단계(S4000) 및 공유 영역에 저장된 상태 기록들을, 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계(S5000)를 포함할 수 있다. 이 때, 공유 영역은 SRAM으로 구성된 영역일 수 있으나, 이에 한정되지는 않고, 상술한 복수의 영역들과 마찬가지로 데이터의 입출력 및 저장이 가능한 모든 종류의 저장 장치가 적용될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 컨트롤러에서, 오류가 발생된 코어를 판단하는 단계(S2000, S2100)를 더 포함할 수 있고, 오류 발생 코어가 특정되는 때, 오류 발생 코어의 오류 발생 시점에서의 상태 기록을 공유 영역에서 획득하고(S6000), 공유 영역에 저장된 오류 발생 코어의 상태 기록을 제1 코어에서 비휘발성 메모리 장치로 전송할 수 있다(S6100).
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 12를 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 오류가 발생되었다고 판단되는 때, 컨트롤러에서 코어들로 인터럽트 명령을 전송하는 단계(S3000)를 더 포함할 수 있고, 이 때 인터럽트 명령은, 수행 중인 동작을 중단하고, 오류 발생 시점의 상태 기록을 공유 영역으로 전송 명령하는 것일 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 상태 기록들을 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계(S5000)는, 공유 영역에서, 오류 발생 시점을 기준으로 소정의 시간 동안 상태 기록들을 획득하는 단계(S4000) 및 획득된 상태 기록들을 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계(S7000)를 포함할 수 있다. 또한, 상태 기록들을 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계는, 공유 영역에서, 인터럽트 명령을 수신한 시점을 기준으로 소정의 시간 동안 상태 기록들을 획득하는 단계(S4000) 및 획득된 상태 기록들을 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계(S7000)를 포함할 수 있다.
도 14는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 14를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블록들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 내부에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 15를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 데이터 저장 장치(2200)를 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 데이터 저장 장치(2200)는 접속 터미널(2110)에 마운트(mount)될 수 있다.
데이터 저장 장치(2200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(2200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 데이터 저장 장치(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 14에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 데이터 저장 장치(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 데이터 저장 장치(2200) 내부에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 데이터 저장 장치(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 데이터 저장 장치(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 데이터 저장 장치(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 데이터 저장 장치(2200)의 어느 한 변에 배치될 수 있다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 16을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
데이터 저장 장치(3200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 9에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다. 도 17을 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 데이터 저장 장치(4200)를 포함할 수 있다. 데이터 저장 장치(4200)는 도 1의 데이터 저장 장치(100), 도 14의 SSD(1200), 도 15의 데이터 저장 장치(2200), 도 16의 데이터 저장 장치(3200)로 구성될 수 있다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 18을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블록(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블록(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블록(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블록(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블록(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블록(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블록(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블록(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명의 일 실시예에 따른 방법과 관련하여서는 전술한 장치에 대한 내용이 적용될 수 있다. 따라서, 방법과 관련하여, 전술한 장치에 대한 내용과 동일한 내용에 대하여는 설명을 생략하였다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 저장 장치
200 : 컨트롤러
210 : 컨트롤 유닛
211 : 제1 코어
212 : 복수의 코어들
220 : 랜덤 액세스 메모리
221 : 제1 영역
222 : 공유 영역
223 : 복수의 영역들
300 : 비휘발성 메모리 장치

Claims (21)

  1. 비휘발성 메모리 장치; 및
    복수의 코어들을 포함하도록 구성된 컨트롤러;를 포함하되,
    상기 코어들 중 적어도 하나의 코어에서 오류가 발생한 때, 상기 비휘발성 메모리 장치와 연결된 제1 코어가 상기 오류 발생 시점의 상기 코어들 중 적어도 하나의 상태 기록들을 상기 비휘발성 메모리 장치로 전송하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 코어들은 상기 컨트롤러의 인터럽트 명령에 따라 상기 상태 기록들을 상기 제1 코어로 전송하고,
    상기 인터럽트 명령은, 수행 중인 동작을 중단하고, 상기 오류 발생 시점의 상태 기록을 상기 제1 코어로 전송 명령하는 것인 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 제1 코어는, 상기 인터럽트 명령 시점을 수신한 시점을 기준으로 소정의 시간 동안 획득한 상기 상태 기록들을 상기 비휘발성 메모리 장치로 전송하고,
    상기 소정의 시간은 상기 컨트롤러에 의하여 설정되는 데이터 저장 장치.
  4. 제1항에 있어서,
    상기 컨트롤러는,
    상기 코어들의 데이터를 각각 저장하도록 구성된 복수의 영역들;을 더 포함하고,
    상기 제1 코어의 데이터를 저장하는 제1 영역은, 상기 오류 발생 시점의 상기 상태 기록들을 상기 제1 영역을 제외한 나머지 영역들로부터 수신하고,
    상기 제1 코어는, 상기 제1 영역에 저장된 상기 상태 기록들을 상기 비휘발성 메모리 장치로 전송하는 데이터 저장 장치.
  5. 제4항에 있어서,
    상기 복수의 영역들은, SRAM으로 구성된 영역들인 데이터 저장 장치.
  6. 제1항에 있어서,
    상기 컨트롤러는,
    상기 코어들의 데이터를 저장하도록 구성된 공유 영역;을 더 포함하고,
    상기 제1 코어는, 상기 데이터에 근거한 상태 기록들을 상기 비휘발성 메모리 장치로 전송하는 데이터 저장 장치.
  7. 제6항에 있어서,
    상기 공유 영역은, SRAM으로 구성된 영역인 데이터 저장 장치.
  8. 제1항에 있어서,
    상기 제1 코어는, 상기 오류 발생 시점을 기준으로 소정의 시간 동안 획득한 상기 상태 기록들을 상기 비휘발성 메모리 장치로 저장하고,
    상기 소정의 시간은 상기 컨트롤러에 의하여 설정되는 데이터 저장 장치.
  9. 컨트롤러에서, 복수의 코어들에서의 오류 발생 여부를 판단하는 단계;
    오류가 발생되었다고 판단된 때, 상기 오류 발생 시점의 상기 코어들 중 적어도 하나의 상태 기록들을 제1 코어가 수집하는 단계; 및
    상기 상태 기록들을 상기 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계;를 포함하는 데이터 저장 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 컨트롤러에서, 상기 오류가 발생된 코어를 판단하는 단계;를 더 포함하고,
    오류 발생 코어가 특정되는 때, 상기 오류 발생 코어의 상기 오류 발생 시점에서의 상태 기록을, 상기 오류 발생 코어에서 상기 제1 코어로 전송하고,
    상기 제1 코어는, 상기 상태 기록을 상기 비휘발성 메모리 장치로 전송하는, 데이터 저장 장치의 동작 방법.
  11. 제9항에 있어서,
    상기 상태 기록들을 상기 제1 코어에서 상기 비휘발성 메모리 장치로 전송하는 단계는,
    상기 제1 코어에서, 상기 오류 발생 시점을 기준으로 소정의 시간 동안 상기 상태 기록들을 획득하는 단계; 및
    상기 획득된 상태 기록들을 상기 제1 코어에서 상기 비휘발성 메모리 장치로 전송하는 단계;를 포함하는 데이터 저장 장치의 동작 방법.
  12. 제9항에 있어서,
    오류가 발생되었다고 판단되는 때, 상기 컨트롤러에서 상기 코어들로 인터럽트 명령을 전송하는 단계;를 더 포함하고,
    상기 인터럽트 명령은, 수행 중인 동작을 중단하고, 상기 오류 발생 시점의 상태 기록을 상기 제1 코어로 전송 명령하는 것인 데이터 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 상태 기록들을 상기 제1 코어에서 상기 비휘발성 메모리 장치로 전송하는 단계는,
    상기 제1 코어에서, 상기 인터럽트 명령을 수신한 시점을 기준으로 소정의 시간 동안 상기 상태 기록들을 획득하는 단계; 및
    상기 획득된 상태 기록들을 상기 제1 코어에서 상기 비휘발성 메모리 장치로 전송하는 단계;를 포함하는 데이터 저장 장치의 동작 방법.
  14. 제9항에 있어서,
    상기 상태 기록들을 상기 코어들에서 상기 제1 코어로 전송하는 단계는,
    상기 오류가 발생되었다고 판단되는 때, 상기 코어들 각각의 데이터를 저장하는 복수의 영역들이, 상기 오류 발생 시점의 상기 상태 기록들을 획득하는 단계; 및
    상기 코어들 중 적어도 하나의 상태 기록들을 상기 제1 코어의 데이터를 저장하는 제1 영역이 수집하는 단계;를 포함하는 데이터 저장 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 영역들은, SRAM으로 구성된 영역들인 데이터 저장 장치의 동작 방법.
  16. 컨트롤러에서, 복수의 코어들에서의 오류 발생 여부를 판단하는 단계;
    오류가 발생되었다고 판단된 때, 상기 코어들의 데이터를 저장하는 공유 영역에서, 상기 데이터에 근거한 상기 오류 발생 시점의 상기 코어들 중 적어도 하나의 상태 기록들을 획득하는 단계; 및
    상기 공유 영역에 저장된 상기 상태 기록들을, 제1 코어에서 비휘발성 메모리 장치로 전송하는 단계;를 포함하는 데이터 저장 장치의 동작 방법.
  17. 제16항에 있어서,
    컨트롤러에서, 오류가 발생된 코어를 판단하는 단계;를 더 포함하고,
    오류 발생 코어가 특정되는 때, 상기 오류 발생 코어의 상기 오류 발생 시점에서의 상태 기록을 상기 공유 영역에서 획득하고, 상기 공유 영역에 저장된 상기 상태 기록을 상기 제1 코어에서 상기 비휘발성 메모리 장치로 전송하는, 데이터 저장 장치의 동작 방법.
  18. 제16항에 있어서,
    상기 상태 기록들을 상기 제1 코어에서 상기 비휘발성 메모리 장치로 전송하는 단계는,
    상기 공유 영역에서, 상기 오류 발생 시점을 기준으로 소정의 시간 동안 상기 상태 기록들을 획득하는 단계; 및
    상기 획득된 상태 기록들을 상기 제1 코어에서 상기 비휘발성 메모리 장치로 전송하는 단계;를 포함하는 데이터 저장 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 공유 영역은, SRAM으로 구성된 영역인 데이터 저장 장치의 동작 방법.
  20. 제16항에 있어서,
    오류가 발생되었다고 판단되는 때, 상기 컨트롤러에서 상기 코어들로 인터럽트 명령을 전송하는 단계;를 더 포함하고,
    상기 인터럽트 명령은, 수행 중인 동작을 중단하고, 상기 오류 발생 시점의 상태 기록을 상기 공유 영역으로 전송 명령하는 것인 데이터 저장 장치의 동작 방법.
  21. 제20항에 있어서,
    상기 상태 기록들을 상기 제1 코어에서 상기 비휘발성 메모리 장치로 전송하는 단계는,
    상기 공유 영역에서, 상기 인터럽트 명령을 수신한 시점을 기준으로 소정의 시간 동안 상기 상태 기록들을 획득하는 단계; 및
    상기 획득된 상태 기록들을 상기 제1 코어에서 상기 비휘발성 메모리 장치로 전송하는 단계;를 포함하는 데이터 저장 장치의 동작 방법.
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