KR20190037072A - 집적 회로 레이아웃 방법, 구조물, 및 시스템 - Google Patents

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Abstract

IC의 레이아웃을 생성하는 방법은, IC 레이아웃에서 제1 셀 내의 타겟 핀을 식별하는 단계로서, 제1 셀은 제2 셀과 인접하며 제2 셀과 경계를 공유하는 것인, 상기 식별하는 단계, 및 타겟 핀이 제2 셀 안으로 확장될 수 있는지 여부를 결정하는 단계를 포함한다. 타겟 핀이 제2 셀 안으로 확장될 수 있다는 결정에 기초하여, 제2 셀 안으로의 확장부를 포함하도록 타겟 핀을 수정하는 단계로서, 그리하여 타겟 핀은 공유된 경계와 교차하는 것인, 상기 수정하는 단계를 포함한다. 식별하는 단계, 결정하는 단계, 또는 수정하는 단계 중의 적어도 하나는 컴퓨터의 프로세서에 의해 실행된다.

Description

집적 회로 레이아웃 방법, 구조물, 및 시스템{INTEGRATED CIRCUIT LAYOUT METHODS, STRUCTURES, AND SYSTEMS}
본 발명은 집적 회로 레이아웃 방법, 구조물, 및 시스템에 관한 것이다.
집적 회로(IC, integrated circuit)는 통상적으로 다수의 반도체 디바이스를 포함한다. 반도체 디바이스를 표현하는 하나의 방식은 레이아웃 도면 또는 IC 레이아웃으로 지칭되는 평면도로 이루어진다. IC 레이아웃은 계층적이며(hierarchical), 반도체 디바이스의 설계 사양에 따른 상위 레벨 함수를 수행하는 모듈을 포함한다. 모듈은 종종 표준 셀과 커스텀 셀(custom cell) 둘 다를 포함할 수 있는 셀들의 조합으로부터 구축되며, 셀들의 각각은 하나 이상의 반도체 구조물을 나타낸다.
표준 셀은 일반적인 하위 레벨 로직 함수를 제공하도록 구성된 로직 디바이스를 포함하고, 레이아웃으로의 배치를 용이하게 하기 위하여 동일 크기인 적어도 하나의 치수를 갖는다. 통상적으로, 고정 치수의 방향은 고정 치수가 표준 셀의 높이로 지칭되도록 수직 방향과 평행하다. 커스텀 셀은 표준 셀의 대응하는 치수와 동일한 크기인 적어도 하나의 치수를 가질 수 있거나 갖지 않을 수 있다.
상위 레벨 IC 모듈을 형성하기 위해 구조물들을 상호접속할 라우팅이 가능하도록, 표준 셀과 커스텀 셀은 전도성 핀을 포함하며 로직 함수(들)에 따라 좌우되는 셀당 핀의 수가 셀에 의해 제공된다.
IC의 레이아웃을 생성하는 방법은, IC 레이아웃에서 제1 셀 내의 타겟 핀을 식별하는 단계로서, 제1 셀은 제2 셀과 인접하며 제2 셀과 경계를 공유하는 것인, 상기 식별하는 단계, 및 타겟 핀이 제2 셀 안으로 확장될 수 있는지 여부를 결정하는 단계를 포함한다. 타겟 핀이 제2 셀 안으로 확장될 수 있다는 결정에 기초하여, 제2 셀 안으로의 확장부를 포함하도록 타겟 핀을 수정하는 단계로서, 그리하여 타겟 핀은 공유된 경계와 교차하는 것인, 상기 수정하는 단계를 포함한다. 식별하는 단계, 결정하는 단계, 또는 수정하는 단계 중의 적어도 하나는 컴퓨터의 프로세서에 의해 실행된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따라 IC의 레이아웃을 생성하는 방법의 흐름도이다.
도 2a 내지 도 2e는 일부 실시예에 따라 IC 레이아웃을 생성하는 다양한 단계들에서의 IC 레이아웃의 도면들이다.
도 2f내지 도 2j는 일부 실시예에 따라 IC 레이아웃을 생성하는 다양한 단계들에서의 IC 레이아웃의 도면들이다.
도 3은 일부 실시예에 따라 셀의 경계 간격 구성을 업데이트하는 방법의 흐름도이다.
도 4a 및 도 4b는 일부 실시예에 따라 경계 간격 구성을 업데이트하는 두 단계에서의 셀의 레이아웃의 도시이다.
도 5는 일부 실시예에 따라 인접 셀로의 타겟 핀 확장력(extendibility)을 결정하는 방법의 흐름도이다.
도 6은 일부 실시예에 따른 IC 레이아웃의 도면이다.
도 7a 및 도 7b는 일부 실시예에 따른 반도체 구조물의 도면이다.
도 8은 일부 실시예에 따른 IC 레이아웃 생성 시스템의 개략도이다.
도 9는 일부 실시예에 따라 IC 제조 시스템 및 이와 연관된 IC 제조 흐름의 도면이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트, 값, 동작, 재료, 구성 등의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 다른 컴포넌트, 값, 동작, 재료, 구성 등도 고려해볼 수 있다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예에서, IC 레이아웃을 생성하는 것은, 제1 셀 - 제1 셀은 제2 셀과 경계를 공유함 - 에서 타겟 핀을 식별하고, 타겟 핀이 제2 셀 안으로 확장될 수 있는지 여부를 결정하고, 타겟 핀이 제2 셀 안으로 확장될 수 있다는 결정에 기초하여, 제2 셀 안으로의 확장부를 포함하도록 타겟 핀을 수정하는 것을 포함한다. 그에 의해 형성된 반도체 구조물은 제1 및 제2 셀에 의해 정의된 영역 내에 위치된 타겟 핀을 포함한다.
확장된 타겟 핀은 공유 경계 상의 또는 근방의 트랙을 따라 위치된 금속 와이어에의 전기적 접속을 가질 수 있다. 이 전기적 접속은 제1 셀이 셀 경계 상의 또는 근방의 트랙을 따라 위치된 금속 와이어에의 전기적 접속을 가질 수 없는 동일 크기의 셀보다 더 많은 수의 전기적 접속을 가질 수 있게 한다. 그리하여, 셀이 셀 경계 상의 또는 근방의 트랙을 따라 위치된 금속 와이어에의 전기적 접속을 가질 수 없는 접근에 비교하여, 셀 크기를 증가시키지 않고서 반도체 디바이스에 대한 전체적인 라우팅 유연성(routing flexibility)이 증가된다.
도 1은 일부 실시예에 따라 IC의 레이아웃을 생성하는 방법(100)의 흐름도이다. 방법(100)의 동작들은 반도체 구조물을 형성하는 방법의 일부로서 수행될 수 있다. 일부 실시예에서, 반도체 구조물을 형성하는 것은 하나 이상의 반도체 디바이스를 형성하는 것의 일부이며, 하나 이상의 반도체 디바이스의 비한정적인 예는 메모리 회로, 로직 디바이스, 프로세싱 디바이스, 신호 프로세싱 회로 등을 포함한다.
일부 실시예에서, 방법(100)의 동작들의 일부 또는 전부는 자동 배치 및 배선(APR, automated placement and routing) 방법의 일부로서 수행될 수 있다. 일부 실시예에서, 방법(100)의 동작들의 일부 또는 전부는 APR 시스템에 의해 수행될 수 있다.
일부 실시예에서, 방법(100)의 동작들은 도 1에 도시된 순서대로 수행된다. 일부 실시예에서, 방법(100)의 동작들은 도 1에 도시된 순서와 다른 순서로 수행된다. 일부 실시예에서, 하나 이상의 동작은 방법(100)의 하나 이상의 동작을 수행하기 전에, 수행하는 사이에, 수행하는 동안, 그리고/또는 수행한 후에 수행된다.
일부 실시예에서, 방법(100)의 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예에서, 방법(100)의 일부 또는 전부는 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 프로세서(802)에 의해 실행된다.
도 2a 내지 도 2e는 일부 실시예에서 방법(100)의 하나 이상의 동작을 실행함으로써 IC 레이아웃(200)을 생성하는 다양한 단계들에서의 IC 레이아웃(200)의 제1 비한정적인 예의 도면이다. 도 2f 내지 도 2j는 일부 실시예에서 방법(100)의 하나 이상의 동작을 실행함으로써 IC 레이아웃(210)을 생성하는 다양한 단계들에서의 IC 레이아웃(210)의 제2 비한정적인 예의 도면이다. IC 레이아웃(200 및 210)은 명확하게 하기 위한 목적으로 단순화된다. 다양한 실시예에서, IC 레이아웃(200 또는 210)의 하나 또는 둘 다는 도 2a 내지 도 2j에 도시된 것에 추가적인 특징부, 예컨대 하나 이상의 트랜지스터 요소, 전력 레일, 격리 구조물 등을 포함한다. 도 2a 내지 도 2j의 각각은 수평 방향 X 및 수직 방향 Y를 더 도시한다.
선택적 동작 105에서, 일부 실시예에서, 하나 이상의 레이아웃 규칙이 수신된다. 일부 실시예에서, 하나 이상의 레이아웃 규칙을 수신하는 것은, IC 제조 플로우의 일부로서 IC 제조 시스템, 예컨대 도 9에 관련하여 아래에 설명되는 IC 제조 시스템(900)에 의해 사용가능한 데이터를 포함한 하나 이상의 전자 파일을 수신하는 것을 포함한다.
일부 실시예에서, 하나 이상의 레이아웃 규칙을 수신하는 것은 레이아웃 규칙 저장 디바이스로부터 하나 이상의 레이아웃 규칙을 수신하는 것을 포함한다. 일부 실시예에서, 하나 이상의 레이아웃 규칙을 수신하는 것은 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 레이아웃 규칙(820)을 수신하는 것을 포함한다.
일부 실시예에서, 하나 이상의 레이아웃 규칙을 수신하는 것은 네트워크를 통해 하나 이상의 레이아웃 규칙을 수신하는 것을 포함한다. 일부 실시예에서, 하나 이상의 레이아웃 규칙을 수신하는 것은 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 네트워크(814)를 통해 하나 이상의 레이아웃 규칙을 수신하는 것을 포함한다.
선택적 동작 110에서, 일부 실시예에서, 제1 셀이 수신된다. 일부 실시예에서, 제1 셀은 표준 셀의 레이아웃이다. 일부 실시예에서, 제1 셀은 ECO(engineering change order) 셀의 레이아웃이다. 일부 실시예에서, 제1 셀은 로직 셀의 레이아웃이다. 일부 실시예에서, 제1 셀은 메모리 셀의 레이아웃이다. 일부 실시예에서, 제1 셀은 커스텀 셀의 레이아웃이다.
일부 실시예에서, 제1 셀을 수신하는 것은 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 하나 이상의 레이아웃(822)을 수신하는 것을 포함한다.
일부 실시예에서, 제1 셀을 수신하는 것은, IC 제조 플로우의 일부로서 IC 제조 시스템, 예컨대 도 9에 관련하여 아래에 설명되는 IC 제조 시스템(900)에 의해 사용가능한 데이터를 포함한 하나 이상의 전자 파일을 수신하는 것을 포함한다.
일부 실시예에서, 제1 셀을 수신하는 것은 셀 라이브러리로부터 제1 셀을 수신하는 것을 포함한다. 일부 실시예에서, 제1 셀을 수신하는 것을 네트워크를 통해 제1 셀을 수신하는 것을 포함한다. 일부 실시예에서, 제1 셀을 수신하는 것은 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 네트워크(814)를 통해 제1 셀을 수신하는 것을 포함한다.
제1 셀은 산화물 확산(OD; oxide diffusion) 영역으로도 지칭되는 활성 영역, 게이트, 및 전도성 구조물로도 지칭되는 핀을 포함한다. 활성 영역 및 게이트는 스위칭 또는 로직 함수를 수행할 수 있는 트랜지스터의 일부이다. 핀은 활성 영역 및/또는 게이트에 전기적으로 접속된다.
일부 실시예에서, 제1 셀은 활성 영역, 게이트, 및 핀에 추가적인 특징부를 포함한다. 일부 실시예에서, 활성 영역은 제1 셀에서의 복수의 활성 영역 중의 하나의 활성 영역이다. 일부 실시예에서, 게이트는 제1 셀에서의 복수의 게이트 중의 하나의 게이트이다. 일부 실시예에서, 핀은 제1 셀에서의 복수의 핀 중의 하나의 핀이다.
일부 실시예에서, 활성 영역 및 게이트는 제1 셀에서의 평면 트랜지스터의 일부이다. 일부 실시예에서, 활성 영역 및 게이트는 제1 셀에서의 핀 전계 효과 트랜지스터(FinFET; fin, field-effect transistor)의 일부이다. 일부 실시예에서, 활성 영역 및 게이트는 제1 셀에서의 복수의 트랜지스터의 일부이다.
일부 실시예에서, 핀은 금속 제로(zero) 구조물이다. 일부 실시예에서, 핀은, 활성 영역에 접촉함으로써 하나 이상의 전기적 접속을 제공하도록 구성된 하나 이상의 금속-제로-오버-산화물-층(metal-zero-over-oxide-layer)을 포함한다. 일부 실시예에서, 핀은 게이트에 접촉함으로써 하나 이상의 전기적 접속을 제공하도록 구성된 하나 이상의 금속-제로-오버-폴리-층(metal-zero-over-poly-layer)을 포함한다.
일부 실시예에서, 제1 셀을 수신하는 것은, 어떠한 핀도 하나 이상의 경계에 접하지 않도록 셀의 하나 이상의 경계에서 금속 제로 컷(metal zero cut)을 갖는 제1 셀을 수신하는 것을 포함한다. 일부 실시예에서, 제1 셀을 수신하는 것은, 적어도 하나의 핀이 하나 이상의 경계에 접하도록 셀의 하나 이상의 경계에서 금속 제로 컷이 없는 제1 셀을 수신하는 것을 포함한다.
선택적 동작 115에서, 일부 실시예에서, 제1 셀의 경계 간격 구성이 업데이트된다. 일부 실시예에서, 동작 115는 동작 110 전에 수행되고, 제1 셀은 제1 셀의 경계 간격 구성이 업데이트된 후에 수신된다.
일부 실시예에서, 제1 셀의 경계 간격 구성을 업데이트하는 것은 제1 셀의 경계와 핀 사이의 간격을 증가시키는 것을 포함한다. 일부 실시예에서, 제1 셀의 경계 간격 구성을 업데이트하는 것은 도 3에 관련하여 아래에 설명되는 방법(300)의 하나 이상의 동작을 수행하는 것을 포함한다.
도 2a는 일부 실시예에 따라 제1 셀(200A)의 경계 간격 구성을 업데이트하는 것의 비한정적인 예를 도시한다. 제1 셀(200A)은 핀(PA1, PA2, 및 PA3) 및 Y 방향에 따른 경계(200AB)를 포함한다. 좌측에 도시된 바와 같이, 셀(200A)의 초기 경계 간격 구성은 X 방향을 따라 핀(PA2)과 경계(200AB) 사이에 간격 S1을 포함한다. 우측에 도시된 바와 같이, 셀(200A)의 업데이트된 경계 간격 구성은 X 방향을 따라 핀(PA2)과 경계(200AB) 사이에 간격 S2를 포함하며, 간격 S2는 간격 S1보다 더 크다.
도 2a에 도시된 실시예에서, 간격 S1보다 더 큰 간격 S2를 포함시킴으로써 제1 셀(200A)의 경계 간격 구성을 업데이트하는 것은, 핀(PA2)을 제1 셀(200A) 내에서 좌측으로 시프트하는 것에 대응한다. 일부 실시예에서, 간격 S1보다 더 큰 간격 S2를 포함시킴으로써 제1 셀(200A)의 경계 간격 구성을 업데이트하는 것은, 핀(PA2)의 크기를 감소시키는 것에 대응한다.
도 2f는 일부 실시예에 따라 제1 셀(210A)의 경계 간격 구성을 업데이트하는 것의 비한정적인 예를 도시한다. 제1 셀(210A)은 핀(PA4, PA5, 및 PA6) 및 X 방향에 따른 경계(210AB)를 포함한다. 좌측에 도시된 바와 같이, 셀(210A)의 초기 경계 간격 구성은 Y 방향을 따라 핀(PA5)과 경계(210AB) 사이에 간격 S3을 포함한다. 우측에 도시된 바와 같이, 셀(210A)의 업데이트된 경계 간격 구성은 Y 방향을 따라 핀(PA5)과 경계(210AB) 사이에 간격 S4를 포함하며, 간격 S4는 간격 S3보다 더 크다.
도 2f에 도시된 실시예에서, 간격 S3보다 더 큰 간격 S4를 포함시킴으로써 제1 셀(210A)의 경계 간격 구성을 업데이트하는 것은, 핀(PA5)을 제1 셀(210A) 내에서 윗쪽으로 시프트하는 것에 대응한다. 일부 실시예에서, 간격 S3보다 더 큰 간격 S4를 포함시킴으로써 제1 셀(210A)의 경계 간격 구성을 업데이트하는 것은, 핀(PA5)의 크기를 감소시키는 것에 대응한다.
선택적 동작 120에서, 일부 실시예에서, 제2 셀이 수신된다. 제2 셀을 수신하는 것은 동작 110에서 제1 셀을 수신하는 것에 대하여 상기에 기재된 방식으로 수행된다. 일부 실시예에서, 동작 110 및 120은 동시에 실행되고, 제1 셀과 제2 셀이 함께 수신된다.
일부 실시예에서, 제2 셀을 수신하는 것은 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 하나 이상의 레이아웃(822)을 수신하는 것을 포함한다.
선택적 동작 125에서, 일부 실시예에서, 제1 셀 및 제2 셀은 IC 레이아웃에서 서로 인접하게 배치되며, 그리하여 공유 경계를 형성한다. 일부 실시예에서, 제2 셀에 인접하게 제1 셀을 배치하는 것은, 동작 115에서 간격을 증가시키는 것에 대응하는, 경계를 사용하여 공유 경계를 형성하는 것을 포함한다. 일부 실시예에서, 제2 셀에 인접하게 제1 셀을 배치하는 것은, 도 2a에 관련하여 상기에 설명된 셀(200A)의 경계(200AB)를 사용하여 공유 경계를 형성하는 것을 포함한다. 일부 실시예에서, 제2 셀에 인접하게 제1 셀을 배치하는 것은, 도 2f에 관련하여 상기에 설명된 셀(210A)의 경계(210AB)를 사용하여 공유 경계를 형성하는 것을 포함한다.
도 2b는 일부 실시예에 따라 서로 인접하게 배치된 제1 셀(200A) 및 제2 셀(200B)을 포함하는 IC 레이아웃(200)의 비한정적인 예를 도시한다. 제1 셀(200A) 및 제2 셀(200B)은 도 2a에 관련하여 상기에 설명된, 셀(200A)의 경계(200AB)를 사용하여 형성된, Y 방향에 따른 경계(200SB)를 공유한다. 제1 셀(200A) 및 제2 셀(200B)에 추가적으로, 도 2b는 트랙(T1-T10)을 도시한다.
제2 셀(200B)은 제1 셀(200A)의 핀(PA1)에 맞추어 X 방향을 따라 정렬된 핀(PB1), 제1 셀(200A)의 핀(PA2)에 맞추어 X 방향을 따라 정렬된 핀(PB2), 및 제1 셀(200A)의 핀(PA3)에 맞추어 X 방향을 따라 정렬된 핀(PB3)을 포함한다.
도 2b에 도시된 실시예에서, 핀(PB1, PB2, 및 PB3)의 각각은 공유 경계(200SB)와 접한다. 일부 실시예에서, 핀(PB1, PB2, 또는 PB3)의 하나 이상은, 핀(PB1, PB2, 또는 PB3)의 하나 이상이 공유 경계(200SB)에 접하지 않도록, 제2 셀(200B) 내의 공유 경계(200SB)로부터 X 방향을 따라 오프셋된다.
트랙(T1-T10)은 핀(PA1, PA2, PA3, PB1, PB2, 또는 PB3) 중의 하나 이상에의 전기적 접속을 형성하도록 비아가 배치되는, X 방향에 따른 위치에 대응한다. 도 2b에 도시된 실시예에서, 제1 셀(200A) 및 제2 셀(200B)의 배치 및 트랙 위치에 기초하여, 트랙(T5)은 공유 경계(200SB)에 가장 가까운 트랙이다.
도 2b에 도시된 실시예에서, 트랙(T5)은 X 방향을 따라 공유 경계(200SB)로부터 간격 O1만큼 오프셋되며 제1 셀(200A) 위에 있다. 일부 실시예에서, 트랙(T5) 또는 공유 경계(200SB)에 가장 가까운 또다른 트랙은 공유 경계(200SB)로부터 오프셋되며 제2 셀(200B) 위에 있다. 일부 실시예에서, 트랙(T5) 또는 공유 경계(200SB)에 가장 가까운 또다른 트랙은 공유 경계(200SB)로부터 오프셋되지 않으며 공유 경계(200SB) 위에 있다.
도 2g는 일부 실시예에 따라 서로 인접하게 배치된 제1 셀(210A) 및 제2 셀(210B)을 포함하는 IC 레이아웃(210)의 비한정적인 예를 도시한다. 제1 셀(210A) 및 제2 셀(210B)은 도 2f에 관련하여 상기에 설명된, 셀(210A)의 경계(210AB)를 사용하여 형성된, Y 방향에 따른 경계(210SB)를 공유한다. 제1 셀(210A) 및 제2 셀(210B)에 추가적으로, 도 2g는 트랙(T11-T20)을 도시한다.
제2 셀(210B)은 제1 셀(210A)의 핀(PA4)에 맞추어 Y 방향을 따라 정렬된 핀(PB4), 제1 셀(210A)의 핀(PA5)에 맞추어 Y 방향을 따라 정렬된 핀(PB5), 및 제1 셀(210A)의 핀(PA6)에 맞추어 Y 방향을 따라 정렬된 핀(PB6)을 포함한다.
도 2g에 도시된 실시예에서, 핀(PB4, PB5, 및 PB6)의 각각은 공유 경계(210SB)와 접한다. 일부 실시예에서, 핀(PB4, PB5, 또는 PB6)의 하나 이상은, 핀(PB4, PB5, 또는 PB6)의 하나 이상이 공유 경계(210SB)에 접하지 않도록, 제2 셀(210B) 내의 공유 경계(210SB)로부터 Y 방향을 따라 오프셋된다.
트랙(T11-T20)은 핀(PA4, PA5, PA6, PB4, PB5, 또는 PB6) 중의 하나 이상에의 전기적 접속을 형성하도록 비아가 배치되는, Y 방향에 따른 위치에 대응한다. 도 2g에 도시된 실시예에서, 제1 셀(210A) 및 제2 셀(210B)의 배치 및 트랙 위치에 기초하여, 트랙(T15)은 공유 경계(210SB)에 가장 가까운 트랙이다.
도 2g에 도시된 실시예에서, 트랙(T15)은 Y 방향을 따라 공유 경계(210SB)로부터 간격 O2만큼 오프셋되며 제1 셀(210A) 위에 있다. 일부 실시예에서, 트랙(T15) 또는 공유 경계(210SB)에 가장 가까운 또다른 트랙은 공유 경계(210SB)로부터 오프셋되며 제2 셀(210B) 위에 있다. 일부 실시예에서, 트랙(T15) 또는 공유 경계(210SB)에 가장 가까운 또다른 트랙은 공유 경계(210SB)로부터 오프셋되지 않으며 공유 경계(210SB) 위에 있다.
동작 130에서, 제2 셀 내의 타겟 핀이 식별된다. 일부 실시예에서, 타겟 핀을 식별하는 것은 제2 셀에의 전기적 접속의 라우팅을 결정하기 위한 알고리즘에 기초한다. 일부 실시예에서, 타겟 핀을 식별하는 것은 제2 셀에서의 핀이 순차적으로 식별되는 반복 프로세스에 기초한다. 일부 실시예에서, 타겟 핀을 식별하는 것은 사용자 인터페이스 또는 네트워크로부터 명령을 수신하는 것을 포함한다.
일부 실시예에서, 타겟 핀을 식별하는 것은 제2 셀 내의 하나 이상의 핀에 대한 포지셔닝 정보에 기초한다. 일부 실시예에서, 타겟 핀을 식별하는 것은 제1 셀 내의 하나 이상의 핀에 대한 포지셔닝 정보에 기초한다. 일부 실시예에서, 타겟 핀을 식별하는 것은 제1 셀의 경계 간격 구성에 기초한다. 일부 실시예에서, 타겟 핀을 식별하는 것은, 제1 셀의 경계 간격 구성이 업데이트되는 동작 115에 기초한다.
동작 135에서, 타겟 핀이 제1 셀 안으로 확장될 수 있는지 여부에 관한 결정이 행해진다. 타겟 핀이 제1 셀 안으로 확장될 수 있는지 여부를 결정하는 것은, 타겟 핀, 공유 경계, 타겟 핀에 맞추어 그리고 타겟 핀으로부터 공유 경계에 걸쳐 정렬된 제1 셀의 하나 이상의 특징부, 및 경계에 가장 가까운 트랙에 대한 위치 데이터에 기초한다.
일부 실시예에서, 타겟 핀이 제1 셀 안으로 확장될 수 있는지 여부를 결정하는 것은, 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 위치 데이터(824)에 기초한다.
일부 실시예에서, 타겟 핀이 제1 셀 안으로 확장될 수 있는지 여부를 결정하는 것은, 제1 셀 내의 하나 이상의 핀의 포지셔닝에 기초한다. 일부 실시예에서, 타겟 핀이 제1 셀 안으로 확장될 수 있는지 여부를 결정하는 것은, 도 5에 관련하여 아래에 설명되는 방법(500)의 하나 이상의 동작을 수행하는 것을 포함한다.
일부 실시예에서, 타겟 핀이 제1 셀 안으로 확장될 수 없다는 결정에 기초하여, 동작 130은 제2 셀 내의 또다른 타겟 핀을 식별하도록 반복된다.
동작 140에서, 타겟 핀이 제1 셀 안으로 확장될 수 있다는 결정에 기초하여, 타겟 핀이 공유 경계와 교차하도록 타겟 핀은 제1 셀 안으로의 확장부를 포함하도록 수정된다. 제1 셀 안으로의 확장부를 포함하도록 타겟 핀을 수정하는 것은, 동작 135에서 타겟 핀이 제1 셀 안으로 확장될 수 있는지 여부를 결정하는 것에 따라 확장부를 추가하는 것을 포함한다.
일부 실시예에서, 제1 및 제2 셀이 금속 제로 특징부를 포함하기 때문에 그리고 제1 셀 안으로의 확장부를 포함하도록 타겟 핀을 수정하는 것이 IC 레이아웃으로의 제1 및 제2 셀의 배치 후에 수행되기 때문에, 제1 셀 안으로의 확장부를 포함하도록 타겟 핀을 수정하는 것은 포스트(post) 금속 제로 라우팅으로도 지칭된다. 일부 실시예에서, 포스트 금속 제로 라우팅은 APR 방법의 일부이다.
일부 실시예에서, 제1 셀 안으로의 확장부를 포함하도록 타겟 핀을 수정하는 것은, 동작 135에서 방법(500)을 사용하여 계산된 길이를 갖는 확장부를 추가하는 것을 포함한다. 일부 실시예에서, 제1 셀 안으로의 확장부를 포함하도록 타겟 핀을 수정하는 것은, 동작 135에서 방법(500)을 사용하여 계산된 길이보다 더 큰 길이를 갖는 확장부를 추가하는 것을 포함한다.
도 2c는 핀(PB2)이 확장부(PB2EXT)를 포함하도록 수정된 IC 레이아웃(200)의 비한정적인 예를 도시한다. 확장부(PB2EXT)는 핀(PB2)을 X 방향을 따라 제2 셀(200B)로부터 제1 셀(200A) 안으로 확장시키며, 그에 의해 공유 경계(200SB)와 교차한다.
도 2c에 도시된 실시예에서, 확장부(PB2EXT)는 트랙(T5) 아래에 있다. 트랙(T5) 또는 공유 경계(200SB)에 가장 가까운 또다른 트랙이 공유 경계(200SB) 또는 제2 셀(200B) 위에 있는 일부 실시예에서, 확장부(PB2EXT)는 트랙(T5) 또는 공유 경계(200SB)에 가장 가까운 다른 트랙 아래에 있지 않는다.
공유 경계(200SB)에 걸쳐 확장부(PB2EXT)를 포함시킴으로써, 핀(PB2)은 셀 경계에 걸쳐 확장되지 않은 핀보다 더 많은 수의 라우팅 접속을 가질 수 있으며, 그에 의해 셀 크기를 증가시키지 않고서 라우팅 유연성을 증가시킬 수 있다.
도 2h는 핀(PB5)이 확장부(PB5EXT)를 포함하도록 수정된 IC 레이아웃(210)의 비한정적인 예를 도시한다. 확장부(PB5EXT)는 핀(PB5)을 Y 방향을 따라 제2 셀(210B)로부터 제1 셀 안으(210A)로 확장시키며, 그에 의해 공유 경계(210SB)와 교차한다.
도 2h에 도시된 실시예에서, 확장부(PB5EXT)는 트랙(T15) 아래에 있다. 트랙(T15) 또는 공유 경계(210SB)에 가장 가까운 또다른 트랙이 공유 경계(210SB) 또는 제2 셀(210B) 위에 있는 일부 실시예에서, 확장부(PB5EXT)는 트랙(T15) 또는 공유 경계(210SB)에 가장 가까운 다른 트랙 아래에 있지 않는다.
공유 경계(210SB)에 걸쳐 확장부(PB5EXT)를 포함시킴으로써, 핀(PB5)은 셀 경계에 걸쳐 확장되지 않은 핀보다 더 많은 수의 라우팅 접속을 가질 수 있으며, 그에 의해 셀 크기를 증가시키지 않고서 라우팅 유연성을 증가시킬 수 있다.
선택적 동작 145에서, 일부 실시예에서, 타겟 핀이 아닌 다른 핀에 와이어 컷(wire cut)이 적용된다. 일부 실시예에서, 와이어 컷을 적용하는 것은 타겟 핀이 아닌 다른 제2 셀 내의 하나 이상의 핀에 와이어 컷을 적용하는 것을 포함한다. 일부 실시예에서, 와이어 컷을 적용하는 것은 제1 셀 내의 하나 이상의 핀에 와이어 컷을 적용하는 것을 포함한다.
일부 실시예에서, 타겟 핀이 아닌 다른 핀에 와이어 컷을 적용하는 것은 포스트 금속 제로 라우팅 동작의 일부이다. 일부 실시예에서, 타겟 핀이 아닌 다른 핀에 와이어 컷을 적용하는 것은 APR 방법의 포스트 금속 제로 라우팅 동작의 일부이다. 일부 실시예에서, 포스트 금속 제로 라우팅 동작의 일부임으로써, 타겟 핀이 아닌 다른 핀에 와이어 컷을 적용하는 것은, 동작 140에 관련하여 상기에 설명된 바와 같이, 라우팅 유연성이 증가되는 라우팅 플로우를 용이하게 한다.
도 2d는 와이어 컷(PB1CUT)이 핀(PB1)에 적용됨으로써 X 방향에 따른 핀(PB1)과 공유 경계(200SB) 사이의 공간을 증가시키고 와이어 컷(PB3CUT)이 핀(PB3)에 적용됨으로써 X 방향에 따른 핀(PB3)과 공유 경계(200SB) 사이의 고간을 증가시킨 IC 레이아웃(200)의 비한정적인 예를 도시한다.
도 2d에 도시된 실시예에서, 와이어 컷(PB1CUT 및 PB3CUT)은 공유 경계(200SB)에서 제2 셀(200B)에 적용된다. 다양한 실시예에서, 하나 이상의 와이어 컷이 공유 경계(200SB)가 아닌 다른 하나 이상의 위치에서 제1 셀(200A) 또는 제2 셀(200B) 중의 하나 또는 둘 다에 적용된다.
도 2i는 와이어 컷(PB4CUT)이 핀(PB4)에 적용됨으로써 Y 방향에 따른 핀(PB4)과 공유 경계(210SB) 사이의 공간을 증가시키고 와이어 컷(PB6CUT)이 핀(PB6)에 적용됨으로써 Y 방향에 따른 핀(PB6)과 공유 경계(210SB) 사이의 공간을 증가시킨 IC 레이아웃(210)의 비한정적인 예를 도시한다.
도 2i에 도시된 실시예에서, 와이어 컷(PB4CUT 및 PB6CUT)은 공유 경계(210SB)에서 제2 셀(210B)에 적용된다. 다양한 실시예에서, 하나 이상의 와이어 컷이 공유 경계(210SB)가 아닌 다른 하나 이상의 위치에서 제1 셀(210A) 또는 제2 셀(210B) 중의 하나 또는 둘 다에 적용된다.
선택적 동작 150에서, 일부 실시예에서, 전기적 접속이 타겟 핀 확장부에 형성된다. 일부 실시예에서, 전기적 접속을 형성하는 것은 공유 경계에 가장 가까운 트랙에 위치된 전기적 접속을 형성하는 것을 포함한다.
일부 실시예에서, 전기적 접속을 형성하는 것은 공유 경계 위에 있는 전기적 접속을 형성하는 것을 포함한다. 일부 실시예에서, 전기적 접속을 형성하는 것은 제1 셀 및 제2 셀 둘 다 위에 있는 전기적 접속을 형성하는 것을 포함한다. 일부 실시예에서, 전기적 접속을 형성하는 것은 제1 셀 및 제2 셀 중의 하나 위에만 있는 전기적 접속을 형성하는 것을 포함한다.
일부 실시예에서, 전기적 접속을 형성하는 것은 타겟 핀 확장부 위에 있으며 이와 접촉하는 비아를 형성하는 것을 포함한다. 일부 실시예에서, 전기적 접속을 형성하는 것은 비아 제로 층에 비아를 형성하는 것을 포함한다.
일부 실시예에서, 전기적 접속을 형성하는 것은 비아 위에 있으며 이와 접촉하는 금속 와이어를 형성하는 것을 포함한다. 일부 실시예에서, 전기적 접속을 형성하는 것은 금속 일(one) 층에 금속 와이어를 형성하는 것을 포함한다.
도 2e는 비아(VIA1)가 확장부(PB2EXT) 위에 있으며 이와 접촉하고 금속 와이어(WIRE1)가 비아(VIA1) 위에 있으며 이와 접촉하는 IC 레이아웃(200)의 비한정적인 예를 도시한다. 도 2e에 도시된 실시예에서, 비아(VIA1) 및 금속 와이어(WIRE1)는 동일 폭(표시되지 않음)을 갖고 동일 거리만큼 X 방향에서 확장부(PB2EXT)를 따라 연장한다. 일부 실시예에서, 금속 와이어(WIRE1)는 비아(VIA1)보다 더 넓고, X 방향에서 비아(VIA1)가 확장부(PB2EXT)를 따라 연장하는 거리보다 더 큰 거리만큼 X 방향에서 확장부(PB2EXT)를 따라 연장한다.
도 2e에 도시된 실시예에서, 비아(VIA1) 및 금속 와이어(WIRE1)의 각각은 제1 셀(200A), 공유 경계(200SB), 및 제2 셀(200B) 위에 있다. 일부 실시예에서, 금속 와이어(WIRE1)는 제2 셀(200B) 위에 있고 비아(VIA1)는 제2 셀(200B) 위에 있지 않는다. 일부 실시예에서, 금속 와이어(WIRE1)는 제1 셀(200A) 위에 있고 비아(VIA1)는 제1 셀(200A) 위에 있지 않는다.
도 2j는 비아(VIA2)가 확장부(PB5EXT) 위에 있으며 이와 접촉하고 금속 와이어(WIRE2)가 비아(VIA2) 위에 있으며 이와 접촉하는 IC 레이아웃(210)의 비한정적인 예를 도시한다. 도 2j에 도시된 실시예에서, 비아(VIA2) 및 금속 와이어(WIRE2)는 동일 폭(표시되지 않음)을 갖고 동일 거리만큼 Y 방향에서 확장부(PB5EXT)를 따라 연장한다. 일부 실시예에서, 금속 와이어(WIRE2)는 비아(VIA2)보다 더 넓고, Y 방향에서 비아(VIA2)가 확장부(PB5EXT)를 따라 연장하는 거리보다 더 큰 거리만큼 Y 방향에서 확장부(PB5EXT)를 따라 연장한다.
도 2j에 도시된 실시예에서, 비아(VIA2) 및 금속 와이어(WIRE2)의 각각은 제1 셀(210A), 공유 경계(210SB), 및 제2 셀(210B) 위에 있다. 일부 실시예에서, 금속 와이어(WIRE2)는 제2 셀(210B) 위에 있고 비아(VIA2)는 제2 셀(210B) 위에 있지 않는다. 일부 실시예에서, 금속 와이어(WIRE2)는 제1 셀(210A) 위에 있고 비아(VIA2)는 제1 셀(210A) 위에 있지 않는다.
선택적 동작 155에서, 일부 실시예에서, IC 레이아웃에 기초하여, 하나 이상의 추가의 제조 동작이 수행된다. 일부 실시예에서, 하나 이상의 추가의 제조 동작을 수행하는 것은 IC 레이아웃을 나타내는 하나 이상의 파일을 생성하는 것을 포함한다. 일부 실시예에서, 하나 이상의 추가의 제조 동작을 수행하는 것은 하나 이상의 반도체 구조물을 제조하도록 사용가능한 하나 이상의 마스크 세트를 생성하는 것을 포함한다.
일부 실시예에서, 하나 이상의 추가의 제조 동작을 수행하는 것은 셀 라이브러리에서 하나 이상의 셀을 업데이트 및/또는 저장하는 것을 포함한다. 일부 실시예에서, 하나 이상의 추가의 제조 동작을 수행하는 것은 하나 이상의 라우팅 알고리즘을 업데이트 및/또는 저장하는 것을 포함한다.
방법(100)의 동작들을 실행함으로써, 타겟 핀은 공유된 경계 상의 또는 근방의 트랙을 따라 위치된 금속 와이어에의 전기적 접속을 가질 수 있다. 이 전기적 접속은 제2 셀이 셀 경계 상의 또는 근방의 트랙을 따라 위치된 금속 와이어에의 전기적 접속을 가질 수 없는 동일 크기의 셀보다 더 많은 수의 전기적 접속을 가질 수 있게 한다.
타겟 핀에의 전기적 접속을 라우팅함으로써, 그렇지 않았으면 또다른 제2 셀 핀 위치에의 전기적 접속을 위해 사용되었을 공간이, 다른 근처의 셀, 예컨대 제2 셀 위의 또는 아래의 셀에의 전기적 접속의 라우팅에 이용가능하게 된다. 그리하여, 셀이 셀 경계 상의 또는 근방의 트랙을 따라 위치된 금속 와이어에의 전기적 접속을 가질 수 없는 접근법에 비교하여, 셀 크기를 증가시키지 않고서, 반도체 구조물에 대한 전체적인 라우팅 유연성이 증가된다.
도 3은 일부 실시예에 따라 셀의 경계 간격 구성을 업데이트하는 방법(300)의 흐름도이다. 방법(300)은 도 1 내지 도 2j에 관련하여 상기에 설명된 방법(100)의 동작(115) 또는 도 5 및 도 6에 관련하여 아래에 설명되는 방법(500)의 동작(520 또는 540) 중의 하나 이상으로서 사용가능하다.
방법(300)의 동작들은 반도체 구조물을 형성하는 방법의 일부로서 수행될 수 있다. 일부 실시예에서, 반도체 구조물을 형성하는 것은 하나 이상의 반도체 디바이스를 형성하는 것의 일부이며, 하나 이상의 반도체 디바이스의 비한정적인 예는 메모리 회로, 로직 디바이스, 프로세싱 디바이스, 신호 프로세싱 회로 등을 포함한다.
일부 실시예에서, 방법(300)의 동작들의 일부 또는 전부는 APR 방법의 일부로서 수행될 수 있다. 일부 실시예에서, 방법(300)의 동작들의 일부 또는 전부는 APR 시스템에 의해 수행될 수 있다.
일부 실시예에서, 방법(300)의 동작들은 도 3에 도시된 순서대로 수행된다. 일부 실시예에서, 방법(300)의 동작들은 도 3에 도시된 순서와 다른 순서로 수행된다. 일부 실시예에서, 하나 이상의 동작은 방법(300)의 하나 이상의 동작을 수행하기 전에, 수행하는 사이에, 수행하는 동안, 그리고/또는 수행한 후에 수행된다.
일부 실시예에서, 방법(300)의 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예에서, 방법(300)의 일부 또는 전부는 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 프로세서(802)에 의해 실행된다.
도 4a 및 도 4b는 일부 실시예에서 방법(300)의 하나 이상의 동작을 실행함으로써 경계 간격 구성을 업데이트하는 두 단계에서의 셀(400)의 레이아웃의 비한정적인 예의 도면이다. 셀(400)은 명확하게 하기 위한 목적으로 단순화된다. 다양한 실시예에서, 셀(400)은 도 4a 및 도 4b에 도시된 것에 추가적인 특징부들, 예컨대 하나 이상의 트랜지스터 요소, 전력 레일, 격리 구조물 등을 포함한다. 도 4a 및 도 4b의 각각은 방향 X 및 Y를 더 도시한다.
도 4a 및 도 4b에 도시된 비한정적인 예에서, 경계 간격 구성을 업데이트하는 것은 X 방향을 따라 경계 핀을 수정하는 것에 기초한다. 일부 실시예에서, 경계 간격 구성을 업데이트하는 것은 Y 방향을 따라 경계 핀을 수정하는 것에 기초한다.
동작 310에서, 셀 내의 핀이 경계 핀으로서 식별된다. 일부 실시예에서, 핀을 경계 핀으로서 식별하는 것은 셀 내의 핀의 레이아웃 위치에 기초한다. 일부 실시예에서, 핀을 경계 핀으로서 식별하는 것은 핀과 셀의 경계 사이의 공간이 또다른 핀을 포함하지 않는다고 결정하는 것을 포함한다.
일부 실시예에서, 핀을 경계 핀으로서 식별하는 것은 셀의 단일 경계에 대한 핀의 레이아웃 위치에 기초한다. 일부 실시예에서, 핀을 경계 핀으로서 식별하는 것은 셀의 하나보다 많은 경계에 대한 핀의 레이아웃 위치에 기초한다.
일부 실시예, 예컨대 방법(300)이 도 5 및 도 6에 관련하여 아래에 설명되는 방법(500)의 동작(520 또는 540)으로서 사용되는 실시예에서, 핀을 경계 핀으로서 식별하는 것은 이웃 셀 내의 타겟 핀에 대한 핀의 레이아웃 위치에 기초한다.
일부 실시예에서, 핀을 경계 핀으로서 식별하는 것은 핀이 이웃 셀 내의 타겟 핀에 맞추어 정렬하는 것에 기초한다. 일부 실시예에서, 핀을 경계 핀으로서 식별하는 것은 핀과 이웃 셀 내의 타겟 핀이 최소 간격 규칙 내에서 정렬되는 것에 기초한다.
일부 실시예에서, 핀을 경계 핀으로서 식별하는 것은 핀에 대하여 수신된 식별자, 예컨대 반복 카운터에 기초한다.
일부 실시예, 예컨대 방법(300)이 도 1 내지 도 2j에 관련하여 상기에 설명된 방법(100)의 동작(115)으로서 사용되는 실시예에서, 핀을 경계 핀으로서 식별하는 것은, 셀 내의 복수의 핀의 각각의 핀을 잠재적 경계 핀으로서 순차적으로 식별하는 반복 프로세스에 기초한다.
일부 실시예에서, 핀을 경계 핀으로서 식별하는 것은 도 1 내지 도 2e에 관련하여 상기에 설명된, 제1 셀(200A) 내의 핀(PA2)을 식별하는 것을 포함한다. 일부 실시예에서, 핀을 경계 핀으로서 식별하는 것은 도 1 및 도 2f 내지 도 2j에 관련하여 상기에 설명된, 제1 셀(210A) 내의 핀(PA5)을 식별하는 것을 포함한다.
도 4a는 7개의 핀(4P1-4P7) 및 경계(400B)를 포함하는 셀(400)의 비한정적인 예를 도시한다. 핀(4P1 및 4P2)은 X 방향을 따라 상부 행에 정렬되어 있고, 핀(4P3-4P5)은 X 방향을 따라 중간 행에 정렬되어 있고, 핀(4P6 및 4P7)은 X 방향을 따라 하부 행에 정렬되어 있다.
도 4a에 도시된 실시예에서, 핀(4P2, 4P5, 및 4P7)의 각각은, 핀(4P1, 4P5, 및 4P7)의 각각과 경계(400B) 사이에 X 방향을 따라 다른 핀이 없다는 것에 기초하여, 경계(400B)에 대한 잠재적 경계 핀이다. 핀(4P2)은 X 방향을 따라 경계(400B)에 대한 경계 간격 4S1를 갖고, 핀(4P5)은 X 방향을 따라 경계(400B)에 대한 경계 간격 4S2를 갖고, 핀(4P7)은 X 방향을 따라 경계(400B)에 대한 경계 간격 4S3를 갖는다.
일부 실시예에서, 핀을 잠재적 경계 핀으로서 식별하도록 추가의 기준이 사용된다. 일부 실시예에서, 핀은, 또다른 핀이 아닌 다른 특징부, 예컨대 게이트, 활성 영역, 또는 핀 구조물이 핀과 경계 사이에 있는 것에 기초하여, 잠재적 경계 핀으로서 식별된다. 일부 실시예에서, 핀은, 특징부가 핀과 경계 사이의 공간의 미리 정해진 간격 내에 위치되는 것에 기초하여 잠재적 경계 핀으로서 식별되며, 예컨대 인접한 행에 있는 핀이 그러하다.
동작 320에서, 경계 핀의 경계 간격이 증가될 수 있는지 여부에 관한 결정이 행해진다. 일부 실시예에서, 경계 간격이 증가될 수 있는지 여부를 결정하는 것은 경계 간격의 증가량에 대한 임계값에 기초한다.
일부 실시예에서, 임계값은 경계 간격의 초기 값에 기초한다. 일부 실시예에서, 임계값은 미리 정해진 최소 경계 간격 값에 기초한다. 일부 실시예에서, 임계값은 이웃 셀에서의 핀의 돌출된 핀 확장부에 기초한다. 일부 실시예에서, 임계값은 핀이 위치되어 있는 전도성 층에 대한 최소 에지-에지(edge-to-edge) 간격 규칙에 기초한다.
일부 실시예에서, 경계 간격이 증가될 수 있는지 여부를 결정하는 것은 임계값을 포함하지 않고, 경계 간격의 어떠한 증가든 경계 간격이 증가될 수 있다고 결론짓기에 충분하다.
일부 실시예에서, 경계 간격이 증가될 수 있는지 여부를 결정하는 것은, 경계 핀이 단축될 수 있는지 여부를 결정하는 것을 포함한다. 일부 실시예에서, 경계 간격이 증가될 수 있는지 여부를 결정하는 것은, 경계 핀이 경계로부터 멀리 시프트될 수 있는지 여부를 결정하는 것을 포함한다.
일부 실시예에서, 경계 간격이 증가될 수 있는지 여부를 결정하는 것은, 경계 핀에 맞추어 정렬된 핀이 단축될 수 있는지 여부를 결정하는 것을 포함한다. 일부 실시예에서, 경계 간격이 증가될 수 있는지 여부를 결정하는 것은, 경계 핀에 맞추어 정렬된 핀이 경계로부터 멀리 시프트될 수 있는지 여부를 결정하는 것을 포함한다.
일부 실시예에서, 경계 간격이 증가될 수 있는지 여부를 결정하는 것은, 또다른 핀이 아닌 다른 셀 특징부, 예컨대 게이트, 활성 영역 또는 핀 구조물이 수정될 수 있는지 여부를 결정하는 것을 포함한다. 일부 실시예에서, 경계 간격이 증가될 수 있는지 여부를 결정하는 것은, 또다른 핀이 아닌 다른 셀 특징부, 예컨대 게이트, 활성 영역 또는 핀 구조물, 또는 경계 핀에 맞추어 정렬된 또다른 핀이 경계 핀 또는 경계 핀에 맞추어 정렬된 또다른 핀으로부터 멀리 시프트될 수 있는지 여부를 결정하는 것을 포함한다.
일부 실시예에서, 경계 간격이 증가될 수 있는지 여부를 결정하는 것은 상기 설명된 기준의 조합을 포함한다. 일부 실시예에서, 경계 간격이 증가될 수 있는지 여부를 결정하는 것은 셀에 대한 하나 이상의 레이아웃 규칙에 기초한다. 일부 실시예에서, 경계 간격이 증가될 수 있는지 여부를 결정하는 것은, 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 레이아웃 규칙(820)에 기초한다.
동작 330에서, 경계 핀의 경계 간격이 증가될 수 있다는 결정에 기초하여, 셀은 경계 핀의 경계 간격을 증가시킴으로써 수정된다. 일부 실시예에서, 셀을 수정하는 것은 단일 경계 핀의 단일 경계 간격을 증가시키는 것을 포함한다. 일부 실시예에서, 셀을 수정하는 것은 단일 경계 핀의 하나보다 많은 경계 간격을 증가시키는 것을 포함한다. 일부 실시예에서, 셀을 수정하는 것은 복수의 경계 핀의 각각의 경계 핀의 하나 이상의 경계 간격을 증가시키는 것을 포함한다.
일부 실시예에서, 셀을 수정하는 것은 임계 값과 동일한 양만큼 경계 핀의 경계 간격을 증가시키는 것을 포함한다. 일부 실시예에서, 셀을 수정하는 것은 임계값보다 더 큰 양만큼 경계 핀의 경계 간격을 증가시키는 것을 포함한다. 일부 실시예에서, 셀을 수정하는 것은 하나 이상의 레이아웃 규칙, 예컨대 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 레이아웃 규칙(820)에 기초하여 최대량만큼 경계 핀의 경계 간격을 증가시키는 것을 포함한다.
일부 실시예에서, 경계 핀의 경계 간격을 증가시키는 것은, 경계 핀을 단축시키거나 또는 경계 핀을 경계로부터 멀리 시프트하는 것 중의 하나 또는 둘 다를 포함한다. 일부 실시예에서, 경계 핀의 경계 간격을 증가시키는 것은, 경계 핀에 맞추어 정렬된 또다른 핀을 단축시키거나 또는 다른 핀을 경계로부터 멀리 시프트하는 것 중의 하나 또는 둘 다를 포함한다.
일부 실시예에서, 경계 핀의 간격을 증가시키는 것은 또다른 핀이 아닌 다른 셀 특징부, 예컨대 게이트, 활성 영역, 또는 핀 구조물을 수정하거나 시프트하는 것을 포함한다. 일부 실시예에서, 경계 핀의 간격을 증가시키는 것은 상기 설명된 실시예의 조합을 포함한다. 일부 실시예에서, 경계 핀의 간격을 증가시키는 것은 상기 설명된 실시예 사이의 우선순위화(prioritizing)를 포함한다.
도 4b는 도 4a에 도시된 경계 간격(4S1 및 4S3)이 증가될 수 있고 경계 간격(4S2)이 증가될 수 없다는 결정에 기초하여 셀(400)이 수정되는 비한정적인 예를 도시한다.
경계 간격 4S1은, 핀(4P2)이 초기에 X 방향을 따라 핀(4P1)과 핀(4P2)이 위치되어 있는 전도성 층에 대한 최소 간격 규칙을 넘는 거리 D만큼 핀(4P1)과 떨어져 있는 것에 기초하여, 핀(4P2)을 X 방향을 따라 경계(400B)로부터 멀리 시프트함으로써 증가될 수 있는 것으로 결정된다. 경계 간격 4S1이 증가될 수 있다는 결정에 기초하여, 셀(400)은, 핀(4P2)이 X 방향을 따라 경계(400B)에 대해 경계 간격 4S1보다 더 큰 경계 간격 4S4를 갖도록 수정된다.
일부 실시예에서, 핀(4P2)은, 경계 간격(4S4)이 이웃 셀(도시되지 않음)에서의 핀의 돌출된 핀 확장부에 기초한 임계값과 동일한 값을 갖도록 경계(400B)으로부터 멀리 X 방향을 따라 시프트되며, 거리 D는 그에 의해 계속해서 최소 간격 규칙을 넘는 값을 갖는다. 일부 실시예에서, 핀(4P2)은, 거리 D가 최소 간격 규칙과 같은 값을 갖도록 경계(400B)로부터 멀리 X 방향을 따라 시프트되며, 경계 간격 4S4은 그에 의해 임계값보다 더 큰 값을 갖는다.
경계 간격 4S2는, 핀(4P3-4P5)의 X 방향에 따른 폭(표시되지 않음) 및 X 방향에 따른 핀(4P3-4P5) 사이의 간격(표시되지 않음)에 기초하여 증가될 수 없는 것으로 결정된다. 일부 실시예에서, 경계 간격 4S2는, 핀(4P3-4P5)의 폭이 최소 폭 규칙과 동일한 값을 갖고 핀(4P3-4P5) 사이의 간격이 최소 간격 규칙과 동일하다는 것에 기초하여 증가될 수 없는 것으로 결정된다. 일부 실시예에서, 경계 간격 4S2는, 핀(4P3-4P5)의 폭과 최소 폭 규칙 간의 총 차이에 핀(4P3-4P5) 간격과 최소 간격 규칙 간의 총 차이를 더한 것이 임계값보다 작다는 것에 기초하여 증가될 수 없는 것으로 결정된다.
경계 간격 4S3은, 핀(4P7)이 초기에 최소 폭 규칙보다 더 큰 폭(W)을 갖는 기초하여, 경계(400B)에 가장 가까운 에지를 경계(400B)로부터 멀리 이동시키도록 X 방향을 따라 핀(4P7)을 단축시킴으로써 증가될 수 있는 것으로 결정된다. 경계 간격 4S3이 증가될 수 있다는 결정에 기초하여, 셀(400)은, 핀(4P7)이 X 방향을 따라 경계(400B)에 대해 경계 간격 4S3보다 더 큰 경계 간격 4S5을 갖도록 수정된다.
일부 실시예에서, 핀(4P7)은, 경계 간격 4S5이 이웃 셀(도시되지 않음)에서의 핀의 돌출된 핀 확장부에 기초한 임계값과 동일한 값을 갖도록 X 방향을 따라 경계(400B)로부터 멀리 단축되며, 폭(W)은 그에 의해 계속해서 최소 폭 규칙을 넘은 값을 갖는다. 일부 실시예에서, 핀(4P7)은, 폭(W)이 최소 폭 규칙과 동일한 값을 갖도록 X 방향을 따라 경계(400B)로부터 멀리 단축되며, 경계 간격(4S5)은 그에 의해 임계값보다 더 큰 값을 갖는다.
일부 실시예에서, 경계 핀의 경계 간격이 증가될 수 있다는 결정에 기초하여, 셀을 수정하는 것은 수정에 대응하는 셀의 상태 표시자를 추가하거나 수정하는 것을 포함한다.
일부 실시예에서, 경계 핀의 경계 간격이 증가될 수 없다는 결정에 기초하여, 셀은 결정에 대응하는 셀의 상태 표시자를 추가하거나 수정함으로써 수정된다.
일부 실시예에서, 경계 핀의 경계 간격이 증가될 수 없다는 결정에 기초하여, 방법(300)은 동작(310)으로 돌아가며 또다른 핀이 경계 핀으로서 식별된다. 일부 실시예에서, 경계 핀의 경계 간격이 증가될 수 있는 것으로 결정되든 아니든, 방법(300)은 동작(310)으로 돌아가며 또다른 핀이 경계 핀으로서 식별된다.
일부 실시예에서, 방법(300)은 동작(310)으로 돌아가며, 또다른 핀이 셀 내의 각각의 핀에 대한 경계 핀으로서 식별된다. 일부 실시예에서, 방법(300)은 동작(310)으로 돌아가며, 또다른 핀이 셀 내의 핀들의 서브세트의 각각의 핀에 대한 경계 핀으로서 식별된다. 일부 실시예에서, 방법(300)은 동작(310)으로 돌아가며, 적어도 하나의 핀에 대응하는 경계 간격이 증가될 수 있는 것으로 결정될 때까지, 또다른 핀이 셀에서의 또는 셀에서의 핀들의 서브세트의 각각의 핀에 대한 경계 핀으로서 식별된다.
선택적 동작 340에서, 셀은 저장 디바이스에 저장된다. 일부 실시예에서, 셀은 셀 라이브러리에 저장된다.
일부 실시예에서, 셀은 셀 내의 적어도 하나의 핀의 경계 간격을 증가시킴으로써 셀이 수정된다는 조건시에 저장된다. 일부 실시예에서, 셀 내의 적어도 하나의 핀의 경계 간격을 증가시킴으로써 셀이 수정되든 아니든 셀이 저장된다.
셀의 경계 간격 구성을 업데이트하도록 방법(300)의 동작들을 실행함으로써, 업데이트된 셀을 포함하는 IC 레이아웃은 셀 안으로 확장된 핀을 갖도록 수정된 인접 셀을 가질 수 있고, 그리하여 방법(100)에 관련하여 상기에 기재된 바와 같이 반도체 구조물에 대한 전체적인 라우팅 유연성을 증가시킬 수 있다.
도 5는 일부 실시예에 따라 타겟 핀 확장력을 결정하는 방법(500)의 흐름도이다. 방법(500)은 도 1 내지 도 2j에 관련하여 상기에 설명된 방법(100)의 동작(135)으로서 사용가능하다.
방법(500)의 동작은 반도체 구조물을 형성하는 방법의 일부로서 수행될 수 있다. 일부 실시예에서, 반도체 구조물을 형성하는 것은 하나 이상의 반도체 디바이스를 형성하는 것의 일부이며, 하나 이상의 반도체 디바이스의 비한정적인 예는 메모리 회로, 로직 디바이스, 프로세싱 디바이스, 신호 프로세싱 회로 등을 포함한다.
일부 실시예에서, 방법(500)의 동작들의 일부 또는 전부는 APR 방법의 일부로서 수행될 수 있다. 일부 실시예에서, 방법(500)의 동작들의 일부 또는 전부는 APR 시스템에 의해 수행될 수 있다.
일부 실시예에서, 방법(500)의 동작들은 도 5에 도시된 순서대로 수행된다. 일부 실시예에서, 방법(500)의 동작들은 도 5에 도시된 순서와 다른 순서로 수행된다. 일부 실시예에서, 하나 이상의 동작은 방법(500)의 하나 이상의 동작을 수행하기 전에, 수행하는 사이에, 수행하는 동안, 그리고/또는 수행한 후에 수행된다.
일부 실시예에서, 방법(500)의 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예에서, 방법(500)의 일부 또는 전부는 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 프로세서(802)에 의해 실행된다.
도 6은 일부 실시예에서 타겟 핀이 방법(500)의 하나 이상의 동작을 실행함으로써 인접 셀 안으로 확장될 수 있는지 여부에 관한 결정이 행해지는, IC 레이아웃의 비한정적인 예의 도면이다. IC 레이아웃(600)은 명확하게 하기 위한 목적으로 단순화된다. 다양한 실시예에서, IC 레이아웃(600)은 도 6에 도시된 것에 추가적인 특징부들, 예컨대 하나 이상의 트랜지스터 요소, 전력 레일, 격리 구조물 등을 포함한다. 도 6은 방향 X 및 Y를 더 도시한다.
도 6에 도시된 비한정적인 예에서, 타겟 핀이 인접 셀 안으로 확장될 수 있는지 여부를 결정하는 것은 X 방향을 따라 타겟 핀을 확장하는 것에 기초한다. 일부 실시예에서, 타겟 핀이 인접 셀 안으로 확장될 수 있는지 여부를 결정하는 것은 Y 방향을 따라 타겟 핀을 확장하는 것에 기초한다.
선택적 동작 510에서, 일부 실시예에서, 제1 셀, 제2 셀, 제2 셀 내의 타겟 핀, 및 금속 와이어 라우팅 트랙에 대한 위치 데이터가 수신된다. 위치 데이터는 제1 및 제2 셀에 의해 공유된 경계의 위치 및 공유 경계에 가장 가까운 금속 와이어 라우팅 트랙의 위치를 포함한다.
일부 실시예에서, 위치 데이터를 수신하는 것은, 도 1 내지 도 2e에 관련하여 상기에 설명된, 제1 셀(200A), 제2 셀(200B), 및 트랙(T5)에 대한 위치 데이터를 수신하는 것을 포함한다. 일부 실시예에서, 위치 데이터를 수신하는 것은, 도 1 및 도 2f 내지 도 2j에 관련하여 상기에 설명된, 제1 셀(210A), 제2 셀(210B), 및 트랙(T15)에 대한 위치 데이터를 수신하는 것을 포함한다.
일부 실시예에서, 제1 셀 및 제2 셀은 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 하나 이상의 레이아웃(822)에 대응한다. 일부 실시예에서, 수신 데이터를 수신하는 것은 도 8에 관련하여 아래에 설명되는 IC 레이아웃 생성 시스템(800)의 위치 데이터(824)를 수신하는 것을 포함한다.
도 6은 핀(6PA1)을 포함하는 제1 셀(600A), 핀(6PB1)을 포함하는 제2 셀(600B), 공유 경계(600SB), 및 트랙(TRK)을 포함하는 IC 레이아웃(600)의 비한정적인 예를 도시한다. 핀(6PB1)의 확장부(6PB1EXT)는 제1 셀(600A) 안으로 연장하고, 비아(V6)는 확장부(6PB1EXT) 위에 있다. 위치 X1-X6는 X 방향에 따른 위치들을 도시한다.
핀(6PA1)은 위치 X1에서 가장 오른쪽의 에지를 갖고, 확장부(6PB1EXT)는 위치 X2에서 가장 왼쪽의 에지를 갖는다. 확장부(6PB1EXT)는 위치 X6에서 가장 오른쪽의 에지를 갖고, 핀(6PB1)은 위치 X6에서 가장 왼쪽의 에지를 갖는다.
트랙(TRK) 및 비아(V6)는 위치 X4에 위치되고, 공유 경계(600SB)는 위치 X6에 위치된다. 도 6에 도시된 실시예에서, 위치 X4는 위치 X6의 왼쪽으로 오프셋되어 있다. 일부 실시예에서, 위치 X4는 위치 X6의 오른쪽으로 오프셋된다. 일부 실시예에서, 위치 X4 및 X6는 동일 위치이다.
비아(V6)는 위치 X3에서 가장 왼쪽의 에지를 갖고, 위치 X5에서 가장 오른쪽의 에지를 갖는다. 위치 X2와 X3 사이의 간격은 비아 인클로저(enclosure) 간격이다. 일부 실시예에서, 비아 인클로저 간격은 핀(6PP1)이 위치되어 있는 전도성 층에 대한 최소 비아 인클로저 간격 규칙에 기초한다.
도 6에 도시된 실시예에서, 위치 X3 및 X5의 각각은 위치 X6의 왼쪽으로 오프셋되어 있다. 일부 실시예에서, 위치 X4는, 위치 X3이 위치 X6의 왼쪽으로 오프셋되고 위치 X5가 위치 X6의 오른쪽으로 오프셋되도록, 위치 X6으로부터 오프셋된다. 일부 실시예에서, 위치 X4는, 위치 X3 및 X5의 각각이 위치 X6의 왼쪽으로 오프셋되도록, 위치 X6으로부터 오프셋된다. 일부 실시예에서, 위치 X4는, 위치 X3 또는 X5의 하나가 위치 X6와 동일한 위치이도록, 위치 X6으로부터 오프셋된다.
선택적 동작 520에서, 일부 실시예에서, 제1 셀의 경계 간격 구성이 업데이트된다. 일부 실시예에서, 제1 셀의 경계 간격 구성을 업데이트하는 것은 제1 셀 내의 핀과 제1 셀의 경계 사이의 간격을 증가시키는 것을 포함한다. 일부 실시예에서, 제1 셀의 경계 간격 구성을 업데이트하는 것은 도 3에 관련하여 상기에 설명된 방법(300)의 하나 이상의 동작을 수행하는 것을 포함한다.
일부 실시예에서, 제1 셀의 경계 간격 구성을 업데이트하는 것은 도 6에 도시된 위치 X1과 X6 사이의 간격을 증가시키는 것을 포함한다.
동작 530에서, 타겟 핀 확장부의 길이가 위치 데이터 및 IC 레이아웃에 대한 레이아웃 규칙에 기초하여 계산된다. 타겟 핀 확장부의 길이를 계산하는 것은, 전기적 접속이 공유 경계에 가장 가까운 트랙의 위치에 형성될 수 있도록 타겟 핀이 제1 셀 안으로 확장하는 데에 요구되는 최소 거리를 계산하는 것을 포함한다. 일부 실시예에서, 타겟 핀 확장부의 길이를 계산하는 것은 비아 크기, 엔드-투-엔드 간격 규칙, 또는 비아 인클로저 간격 규칙 중의 하나 이상에 기초한다.
일부 실시예에서, 타겟 핀 확장부의 길이를 계산하는 것은, 도 8에 관련하여 아래에 설명되는, IC 레이아웃 생성 시스템(800)의 레이아웃 규칙(820), 하나 이상의 레이아웃(822), 또는 위치 데이터(824) 중의 하나 이상에 기초한다.
도 6에 도시된 실시예에서, 확장부(6PB1EXT)는 위치 X2와 X6 사이의 거리와 동일한 길이를 갖는다. 따라서, 확장부 길이는 위치 X2에서 위치 X3까지의 비아 인클로저 간격, 위치 X3에서 X5로 연장하는 비아(V6)의 폭, 그리고 비아(V6)의 폭 및 위치 X6에 대한 위치 X4의 오프셋에 기초한 위치 X5와 X6 사이의 거리의 합이다.
위치 X5가 위치 X6의 오른쪽으로 오프셋되거나 위치 X6과 동일한 일부 실시예에서, 확장부 길이는 위치 X5와 X6 사이의 거리를 포함하지 않는다. 위치 X3이 위치 X6의 왼쪽으로 오프셋되고 위치 X5가 위치 X6의 오른쪽으로 오프셋되는 일부 실시예에서, 확장부 길이는 위치 X3으로부터 위치 X6으로 연장하는 비아(V6)의 폭의 부분을 포함한다. 부분의 크기는 위치 X4와 X6 사이의 오프셋의 방향 및 크기 그리고 비아(V6)의 폭에 기초한다.
위치 X3이 위치 X6와 동일한 일부 실시예에서, 확장부 길이는 위치 X2에서 위치 X3까지의 비아 인클로저 간격과 동일하다. 위치 X3이 위치 X6의 오른쪽으로 오프셋되는 일부 실시예에서, 확장부 길이는 위치 X2에서 위치 X6까지의 비아 인클로저 간격의 부분과 동일하다. 부분의 크기는 비아 인클로저 간격, 비아의 폭, 그리고 위치 X4와 X6 사이의 오프셋의 크기 및 방향에 기초한다.
일부 실시예에서, 위치 X4와 X6 사이의 오프셋의 크기는 비아 인클로저 간격, 즉 위치 X2에서 위치 X3까지의 거리에, 비아(V6)의 폭의 1/2, 즉 위치 X4에서 위치 X3과 X5 중의 어느 하나까지의 거리를 합한 것에 기초한 미리 정해진 거리보다 작거나 이와 동일하다. 일부 실시예에서, 위치 X4와 X6 사이의 오프셋의 크기는 비아(V6)의 폭의 1/2에 비아 인클로저 간격을 합한 것과 동일한 미리 정해진 거리보다 작거나 이와 동일하다. 일부 실시예에서, 위치 X4와 X6 사이의 오프셋의 크기는 비아(V6)의 폭의 1/2에 비아 인클로저 간격을 합한 것보다 작은 미리 정해진 거리보다 작거나 이와 동일하다.
일부 실시예에서, 위치 X4와 X6 사이의 오프셋 크기가 미리 정해진 거리보다 더 큰 것은, 위치 X6에서 비아(V6)가 핀(6PA1) 위에 있는 것이 가능하도록 공유 경계(600SB)로부터 충분히 먼 위치 X4에 트랙(TRK)이 위치됨으로써 확장부(6PB1EXT)가 필요하지 않음을 나타낸다. 일부 실시예에서, 위치 X4와 X6 사이의 오프셋 크기가 미리 정해진 거리보다 더 큰 것은, 위치 X6에서 비아(V6)가 핀(6PB1) 위에 있는 것이 가능하도록 공유 경계(600SB)로부터 충분히 먼 위치 X4에 트랙(TRK)이 위치됨으로써 확장부(6PB1EXT)가 필요하지 않음을 나타낸다.
선택적 동작 540에서, 일부 실시예에서, 제1 셀의 경계 간격 구성이 업데이트된다. 일부 실시예에서, 제1 셀의 경계 간격 구성을 업데이트하는 것은 제1 셀 내의 핀과 제1 셀의 경계 사이의 간격을 증가시키는 것을 포함한다. 일부 실시예에서, 제1 셀의 경계 간격 구성을 업데이트하는 것은 제2 셀 내의 타겟 핀의 위치에 기초한다.
일부 실시예에서, 제1 셀의 경계 간격 구성을 업데이트하는 것은 도 3에 관련하여 상기에 설명된 방법(300)의 하나 이상의 동작을 수행하는 것을 포함한다.
일부 실시예에서, 제1 셀의 경계 간격 구성을 업데이트하는 것은 도 6에 도시된 위치 X1과 X6 사이의 간격을 증가시키는 것을 포함한다.
동작 550에서, 타겟 핀 확장부와 제1 셀의 식별된 특징부 사이의 갭의 길이가 최소 간격 규칙과 비교된다. 일부 실시예에서, 갭을 최소 간격 규칙과 비교하는 것은, 타겟 핀 확장부와 제1 셀 내의 식별된 경계 핀 사이의 갭을 비교하는 것을 포함한다.
일부 실시예에서, 갭을 최소 간격 규칙과 비교하는 것은, 타겟 핀 확장부를 X 방향을 따라 타겟 핀 확장부에 맞춰 정렬된 제1 셀 내의 특징부, 예컨대 핀과 비교하는 것을 포함한다. 일부 실시예에서, 갭을 최소 간격 규칙과 비교하는 것은, 타겟 핀 확장부를 Y 방향을 따라 타겟 핀 확장부에 맞춰 정렬된 제1 셀 내의 특징부, 예컨대 핀과 비교하는 것을 포함한다.
일부 실시예에서, 갭은 제1 셀 내의 복수의 특징부에 기초한 복수의 갭 중의 하나의 갭이고, 갭을 최소 간격 규칙과 비교하는 것은 복수의 갭의 각각의 갭을 하나 이상의 최소 간격 규칙과 비교하는 것을 포함한다. 일부 실시예에서, 갭을 최소 간격 규칙과 비교하는 것은 타겟 핀 위치를, 최소 간격 규칙이 아닌 다른 규칙, 예컨대 레이아웃에서의 정의된 영역에 기초한 규칙과 비교하는 것을 포함한다.
도 6에 도시된 실시예에서, 확장부(6PB1EXT)와 핀(6PA1) 사이의 갭은 X 방향을 따라 위치 X1와 X2 사이의 거리와 동일한 길이를 갖는다. 갭을 최소 간격 규칙과 비교하는 것은, 갭을 핀(6PA1 및 6PB1)이 위치되어 있는 전도성 층에 대한 최소 엔드-투-엔드 간격 규칙과 비교하는 것을 포함한다.
동작 560에서, 갭과 최소 간격 규칙과의 비교에 기초하여 타겟 핀이 제1 셀 안으로 확장될 수 있는지 여부에 관한 결정이 행해진다. 갭이 최소 간격 규칙보다 더 크거나 이와 동일한 경우, 타겟 핀은 제1 셀 안으로 확장될 수 있는 것으로 결정된다. 갭이 최소 간격 규칙보다 더 작은 경우, 타겟 핀은 제1 셀 안으로 확장될 수 없는 것으로 결정된다.
도 6에 도시된 실시예에서, 위치 X1와 X2 사이의 거리가 핀(6PA1 및 6PB1)이 위치되어 있는 전도성 층에 대한 최소 엔드-투-엔드-간격 규칙보다 더 크거나 이와 동일한 경우, 핀(6PB1)은 셀(600A) 안으로 확장될 수 있는 것으로 결정된다. 위치 X1와 X2 사이의 거리가 핀(6PA1 및 6PB1)이 위치되어 있는 전도성 층에 대한 최소 엔드-투-엔드-간격 규칙보다 더 작은 경우, 핀(6PB1)은 셀(600A) 안으로 확장될 수 없는 것으로 결정된다.
셀 내의 타겟 핀의 확장력을 결정하도록 방법(500)의 동작들을 실행함으로써, 타겟 핀을 포함하는 IC 레이아웃은 확장된 타겟 핀을 포함하지 않는 셀에의 전기적 접속의 라우팅에 비교하여 셀에의 전기적 접속의 라우팅을 용이하게 하며, 그리하여 방법(100)에 관련하여 상기에 기재된 바와 같이 반도체 구조물에 대한 전체적인 라우팅 유연성을 증가시킨다.
도 7a 및 도 7b는 일부 실시예에 따른 반도체 구조물(700)의 도면이다. 반도체 구조물(700)은 도 1 내지 도 6에 관련하여 상기에 설명된 방법(100, 300, 및 500)의 의 동작들의 일부 또는 전부를 실행함으로써 형성되고 IC 레이아웃(200 및 600) 및 셀(400)에 따라 구성된다.
도 7a 및 도 7b에서의 반도체 구조물(700)의 도면은 명확하게 하기 위한 목적으로 단순화된다. 도 7a 및 도 7b는 아래의 설명을 용이하게 하도록 다양한 특징부들이 포함되고 제외된 반도체 구조물(700)의 평면도를 도시한다. 다양한 실시예에서, 반도체 구조물(700)은 하나 이상의 게이트 구조물 또는 기타 트랜지스터 요소, 웰, 격리 구조물 등을 포함한다. 도 7a 및 도 7b는 방향 X 및 Y를 더 포시한다. 반도체 구조물(700)은 제1 디바이스 영역(700A), 제2 디바이스 영역(700B), 공유 경계(700SB), 제1 전력 레일(700P1), 및 제2 전력 레일(700P2)을 포함한다. 일부 실시예에서, 반도체 구조물(700)은 제1 전력 레일(700P1) 또는 제2 전력 레일(700P2)의 하나 또는 둘 다를 포함하지 않는다.
제1 디바이스 영역(700A)은 제1 활성 영역(710A 및 720A) 및 제1 게이트 구조물(730A 및 740A)을 포함한다. 제1 활성 영역(710A 및 720B) 및 제1 게이트 구조물(730A 및 740A)은 완전히 제1 디바이스 영역(7001) 내에 포함되고 하나 이상의 로직 기능을 수행할 수 있는 하나 이상의 로직 디바이스로서 구성된다.
제1 디바이스 영역(700A)은 레이아웃 셀, 예컨대 도 2a 내지 도 2e, 도 4a, 도 4b, 및 도 6에 관련하여 상기에 설명된 셀(200A, 400 또는 600A)에 대응한다.
제2 디바이스 영역(700B)은 제2 활성 영역(710B 및 720B) 및 제2 게이트 구조물(730B 및 740B)을 포함한다. 제2 활성 영역(710B 및 720B) 및 제2 게이트 구조물(730B 및 740B)은 완전히 제2 디바이스 영역(700B) 내에 포함되고 하나 이상의 로직 기능을 수행할 수 있는 하나 이상의 로직 디바이스로서 구성된다.
제2 디바이스 영역(700B)은 레이아웃 셀, 예컨대 도 2a 내지 도 2e, 및 도 6에 관련하여 상기에 설명된 셀(200B 또는 600B)에 대응한다.
공유 경계(700SB)는 제1 디바이스 영역(700A)을 제2 디바이스 영역(700B)과 분리한다. 제1 디바이스 영역(700A)이 제1 활성 영역(710A 및 720A)의 전체를 포함하고 제2 디바이스 영역(700B)이 제2 활성 영역(710B 및 720B)의 전체를 포함하기 때문에, 공유 경계(700SB)는 제1 활성 영역(710A 및 720A)과 제2 활성 영역(710B 및 720B)의 각각과 교차하지 않는다.
도 7a 및 도 7b에 도시된 실시예에서, 공유 경계(700SB)는 Y 방향으로 배향된 직선이다. 일부 실시예에서, 공유 경계(700SB)는 X 방향으로 배향된 직선이다.
반도체 구조물(700)은 제1 금속 제로 핀(P1) 및 제2 금속 제로 핀(P2)을 더 포함한다. 일부 실시예에서, 반도체 구조물(700)은 제2 금속 제로 핀(P2)을 포함하지 않는다.
일부 실시예에서, 제1 금속 제로 핀(P1) 또는 제2 금속 제로 핀(P2) 중의 하나 또는 둘 다는 금속-제로-오버-산화물-층을 포함한다. 일부 실시예에서, 제1 금속 제로 핀(P1) 또는 제2 금속 제로 핀(P2) 중의 하나 또는 둘 다는 금속-제로-오버-폴리-층을 포함한다. 일부 실시예에서, 제1 금속 제로 핀(P1) 또는 제2 금속 제로 핀(P2) 중의 하나 또는 둘 다는 금속-제로-오버-산화물-층과 금속-제로-오버-폴리-층 둘 다를 포함한다.
제1 금속 제로 핀(P1)은 부분적으로 제1 디바이스 영역(700A) 내에, 부분적으로 제2 디바이스 영역(700B) 내에 위치되고, 공유 경계(700SB)에 걸쳐 연장한다. 도 7a에 도시된 실시예에서, 제1 금속 제로 핀(P1)은 제2 활성 영역(710B)에 전기적으로 접속하도록 구성된다. 다양한 실시예에서, 제1 금속 제로 핀(P1)은 활성 영역(710B)이 아닌 다른 또는 활성 영역(710B)에 추가적으로 제2 디바이스 영역(700B)에서의 하나 이상의 다른 특징부에 전기적으로 접속하도록 구성된다.
도 7a 및 도 7b에 도시된 실시예에서, 제1 금속 제로 핀(P1)은 직사각형 형상을 가지며 X 방향을 따라 배향된다. 다양한 실시예에서, 제1 금속 제로 핀(P1)은 X 방향을 따라 배향된 직사각형이 아닌 다른 형상을 가지며 공유 경계(700SB)와 교차하도록 X 방향을 따라 연장한다.
일부 실시예에서, 제2 금속 제로 핀(P2)은 완전히 제1 디바이스 영역(700A) 내에 위치된다. 도 7a에 도시된 실시예에서, 제2 금속 제로 핀(P2)은 제1 활성 영역(710A)에 전기적으로 접속하도록 구성된다. 다양한 실시예에서, 제2 금속 제로 핀(P2)은 활성 영역(710A)이 아닌 다른 또는 활성 영역(710A)에 추가적으로 제1 디바이스 영역(700A)에서의 하나 이상의 다른 특징부에 전기적으로 접속하도록 구성된다.
도 7a 및 도 7b에 도시된 실시예에서, 제2 금속 제로 핀(P2)은 직사각형 형상을 가지며 X 방향을 따라 배향된다. 다양한 실시예에서, 제2 금속 제로 핀(P2)은 직사각형이 아닌 다른 형상을 가지며 완전히 제1 디바이스 영역(700A) 내에 위치된다.
도 7a 및 도 7b에 도시된 실시예에서, 제1 금속 제로 핀(P1)은 도 6의 IC 레이아웃(600)에 관련하여 상기 설명된, 핀(6PB1) 및 확장부(6PB1EXT)에 대응하고, 제2 금속 제로 핀(P2)은 핀(6PA1)에 대응한다. 따라서, 제1 금속 제로 핀(P1) 및 제2 금속 제로 핀(P2)은 레이아웃(600)의 것에 따른 정렬 및 간격을 갖도록 구성된다. 따라서, 제1 금속 제로 핀(P1)과 제2 금속 제로 핀(P2)은 금속 제로 최소 간격 규칙과 동일하거나 그보다 더 큰 거리(표시되지 않음)만큼 떨어져 있다.
비아(V1)는 제1 금속 제로 핀(P1)과 접촉하고 X 방향을 따라 위치 XV1에 중심 위치된다. 위치 XV1 및 공유 경계(700B)는 거리 DV1만큼 떨어져 있다.
거리 DV1은 IC 레이아웃(600) 및 도 6에 관련하여 상기에 설명된, 위치 X4와 X6 사이의 오프셋에 대응한다. 거리 DV1는 금속 제로 최소 비아 인클로저 길이에 기초한 미리 정해진 거리보다 작거나 동일한 값을 갖는다. 일부 실시예에서, 미리 정해진 거리는, 비아(V1)의 폭의 1/2에 금속 제로 최소 비아 인클로저 길이를 더한 것과 동일하다. 일부 실시예에서, 미리 정해진 거리는, 비아(V1)의 폭의 1/2에 금속 제로 최소 비아 인클로저 길이를 더한 것보다 작다.
금속 와이어(MW1)는 비아(V1) 위에 있고, 위치 XV1에 중심 위치되어 있으며, 비아(V1)에 전기적으로 접속된다. 일부 실시예에서, 금속 와이어(MW1)는 반도체 구조물(700) 내의 금속 상호접속의 제1 금속 층의 일부이다. 일부 실시예에서, 금속 와이어(MW1)는 반도체 구조물(700) 내의 금속 상호접속이 아닌 다른 금속 상호접속의 금속 층의 일부이다.
도 7b에 도시된 실시예에서, 금속 와이어(MW1)는 직사각형 형상을 가지며 Y 방향을 따라 배향된다. 일부 실시예에서, 금속 와이어(MW1)는 Y 방향을 따라 배향된 직사각형이 아닌 다른 형상을 가지며, 하나 이상의 위의 전도성 요소에의 전기적 접속을 형성할 수 있도록 Y 방향을 따라 연장한다.
도 7b에 도시된 실시예에서, 비아(V1) 및 금속 와이어(MW1)의 각각은 제1 디바이스 영역(700A), 제2 디바이스 영역(700B), 및 공유 경계(700SB) 위에 있다. 일부 실시예에서, 비아(V1) 및 금속 와이어(MW1)의 각각은 제1 디바이스 영역(700A) 또는 제2 디바이스 영역(700B) 중의 하나 위에만 있고, 공유 경계(SB) 위에 있지 않다. 일부 실시예에서, 비아(V1) 및 금속 와이어(MW1)의 각각은 제1 디바이스 영역(700A) 또는 제2 디바이스 영역(700B) 중의 하나 위에만 있고, 공유 경계(SB)에 맞추어 정렬된다.
도 7b에 도시된 실시예에서, 반도체 구조물(700)은 X 방향을 따라 각자의 위치 XV2-XV5에 중심 위치된 비아(V2-V5) 및 금속 와이어(MW2-MW5)를 포함한다. 금속 와이어(MW2-MW5)의 각각은 대응하는 비아(V2-V5)에 전기적으로 접속된다.
위치 XV1-XV5는, 비아 및 금속 일(one) 와이어의 배치에 사용된 트랙, 예컨대 도 2a 내지 도 2e에 관련하여 상기에 설명된 IC 레이아웃(200)의 트랙(T1-T10)에 대응한다. 따라서, 위치 XV1-XV5는 금속 일 최소 간격 규칙에 대응하는 금속 와이어(MW1-MW5)의 피치를 정의한다.
도 7b에 도시된 실시예에서, 반도체 구조물(700)은 비아(V1-V5), 금속 와이어(MW1-MW5), 및 위치 XV1-XV5의 5개의 각각을 포함한다. 일부 실시예에서, 반도체 구조물(700)은 비아(V1-V5), 금속 와이어(MW1-MW5), 및 위치 XV1-XV5의 5개보다 더 적은 각각을 포함한다. 일부 실시예에서, 반도체 구조물(700)은 비아(V1-V5), 금속 와이어(MW1-MW5), 및 위치 XV1-XV5의 5개보다 더 많은 각각을 포함한다.
도 7a 및 도 7b에 도시된 실시예에서, 반도체 구조물(700)은 공유 경계가 Y 방향을 따라 연장하는 IC 레이아웃(200)에 기초한다. 일부 실시예에서, 반도체 구조물은 공유 경계가 X 방향을 따라 연장하는 IC 레이아웃(210)에 기초한다.
도 1 내지 도 6에 관련하여 상기에 설명된, 방법(100, 300 및 500)의 동작들의 일부 또는 전부의 실행을 통해 제조되고 IC 레이아웃(200 또는 210), IC 레이아웃(600), 및 셀(400)에 따라 구성됨으로써, 반도체 구조물(700)은 방법(100, 300 및 500) 및 도 1 내지 도 6에 관련하여 상기에 설명된 이점의 실현을 가능하게 한다.
도 8은 일부 실시예에 따른 IC 레이아웃 생성 시스템(800)의 개략도이다. 일부 실시예에서, IC 레이아웃 생성 시스템(800)은 도 9에 관련하여 아래에 설명되는 IC 제조 시스템(900)의 설계 하우스(920)의 일부로서 사용가능하다. 일부 실시예에서, IC 레이아웃 생성 시스템(800)은 도 1에 관련하여 상기에 설명된 방법(100)의 동작들의 일부나 전부, 도 3에 관련하여 상기에 설명된 방법(300)의 일부 또는 전부, 및/또는 도 5에 관련하여 상기에 설명된 방법(500)의 일부 또는 전부를 수행할 수 있다.
IC 레이아웃 생성 시스템(800)은 하드웨어 프로세서(802) 및 컴퓨터 프로그램 명령어(806), 즉 실행가능한 명령어 세트로 인코딩된, 즉 저장한 비일시적 컴퓨터 판독가능한 저장 매체(804)를 포함한다. 명령어(806)는 IC 제조 시스템에 대한 IC 레이아웃을 생성하기 위한 명령어를 포함한다. 프로세서(802)는 버스(808)를 통해 컴퓨터 판독가능한 저장 매체(804)와 전기적으로 연결된다. 프로세서(802)는 또한 버스(808)에 의해 I/O 인터페이스(810)와 전기적으로 연결된다. 네트워크 인터페이스(812)도 또한 버스(808)를 통해 프로세서(802)에 전기적으로 접속된다. 네트워크 인터페이스(812)는 프로세서(802) 및 컴퓨터 판독가능한 저장 매체(804)가 네트워크(814)를 통해 외부 요소에 접속할 수 있도록 네트워크(814)에 접속된다. 프로세서(802)는 IC 레이아웃 생성 시스템(800)으로 하여금 방법(100, 300 및 500)에 기재된 바와 같은 동작 중의 일부 또는 전부를 수행하도록 사용 가능하게 하기 위해 컴퓨터 판독가능한 저장 매체(804)에 인코딩된 컴퓨터 프로그램 명령어(806)를 실행하도록 구성된다.
일부 실시예에서, 프로세서(802)는 중앙 처리 유닛(CPU; central processing unit), 멀티 프로세서, 분산 프로세싱 시스템, ASIC(application specific integrated circuit), 및/또는 적합한 프로세싱 유닛이다.
일부 실시예에서, 컴퓨터 판독가능한 저장 매체(804)는 비일시적 방식으로 명령어 및/또는 데이터를 저장하기 위한 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능한 저장 매체(804)는 반도체 또는 고체 상태 메모리, 자기 테이프, 제거가능한 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM; random access memory), 판독 전용 메모리(ROM; read-only memory), 강성 자기 디스크, 및/또는 광학 디스크를 포함한다. 광학 디스크를 사용하는 일부 실시예에서, 컴퓨퍼 판독가능한 저장 매체(804)는 CD-ROM, CD-R/W, 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
일부 실시예에서, 컴퓨터 판독가능한 저장 매체(804)는 IC 레이아웃 생성 시스템(800)으로 하여금 방법(100, 300, 및 500)의 일부 또는 전부를 수행하게 하도록 구성된 컴퓨터 프로그램 명령어(806)를 저장한다. 일부 실시예에서, 컴퓨터 판독가능한 저장 매체(804)는 또한, 방법(100, 300, 및/또는 500)을 수행하기 위해 필요한 정보 뿐만 아니라, 하나 이상의 레이아웃 규칙(820), 하나 이상의 레이아웃(822), 위치 데이터(824), 및/또는 방법(100, 300, 및 500)의 하나 이상의 동작을 수행하기 위한 명령어(806)와 같은, 방법(100, 300, 및/또는 500)의 수행 동안 발생된 정보를 저장한다.
I/O 인터페이스(810)는 외부 회로와 연결된다. 일부 실시예에서, I/O 인터페이스(810)는 프로세서(802)에 정보 및/또는 커맨드를 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 및/또는 커서 방향 키를 포함한다. 일부 실시예에서, I/O 인터페이스(810)는 프로세서(802)로부터의 정보를 전달하기 위한 디스플레이, 신호 라이트, 및/또는 오디오 디바이스를 포함한다.
네트워크 인터페이스(812)는 IC 레이아웃 생성 시스템(800)이 하나 이상의 다른 컴퓨터 시스템이 접속되어 있는 네트워크(814)와 통신할 수 있게 해준다. 네트워크 인터페이스(812)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스, 또는 ETHERNET, USB, 또는 IEEE-1394와 같은 유선 네트워크 인터페이스를 포함한다. 일부 실시예에서, 방법(100, 300, 또는 500)의 하나 이상이 둘 이상의 IC 레이아웃 생성 시스템(800)에서 구현되고, 하나 이상의 레이아웃 규칙(820), 하나 이상의 레이아웃(822), 또는 위치 데이터(824)와 같은 정보가 네트워크(814)를 통해 상이한 시스템들(800) 간에 교환된다.
IC 레이아웃 생성 시스템(800)은 IC 레이아웃을 생성하는 것과 관련된 정보를 수신하도록 구성된다. 정보는 버스(808)를 통해 프로세서(802)로 전송되며, 그 다음 컴퓨터 판독가능한 저장 매체(804)에 하나 이상의 레이아웃 규칙(820), 하나 이상의 레이아웃(822), 위치 데이터(824), 또는 명령어(806)로서 저장된다. 일부 실시예에서, 하나 이상의 레이아웃 규칙(820)은 동작 105(도 1) 및/또는 방법(300)(도 3) 및/또는 방법(500)(도 5)에서 액세스된다. 일부 실시예에서, 하나 이상의 레이아웃(822)은 동작 110 및 120(도 1) 및/또는 방법(300)(도 3) 및/또는 방법(500)(도 5)에서 액세스된다. 일부 실시예에서, 위치 데이터(824)는 동작(125-155)(도 1) 및/또는 동작 510(도 5)의 하나 이상에서 액세스된다.
방법(100, 300, 및 500)의 일부 또는 전부를 실행하도록 구성됨으로써, IC 레이아웃 생성 시스템(800)은 방법(100, 300, 및 500) 및 도 1 내지 도 6에 관련하여 상기에 설명된 이점의 실현을 가능하게 한다.
도 9는 일부 실시예에 따른 IC 제조 시스템(900)의 블록도 및 이와 연관된 IC 제조 흐름이다.
일반적으로, 시스템(900)은 레이아웃(예컨대, 도 1 내지 도 2e에 관련하여 상기에 설명된 IC 레이아웃(200), 도 1 및 도 2f 내지 도 2j에 관련하여 상기에 설명된 레이아웃(210), 도 5 및 도 6에 관련하여 상기에 설명된 레이아웃(600), 또는 도 3 내지 도 4b에 관련하여 상기에 설명된 셀(400) 등 중의 임의의 하나)을 생성한다. 레이아웃에 기초하여, 시스템(900)은 (A) 하나 이상의 반도체 마스크 또는 (B) 초기 반도체 집적 회로의 층에서의 적어도 하나의 컴포넌트 중의 적어도 하나를 제조한다.
도 9에서, IC 제조 시스템(900)은 설계 하우스(920), 마스크 하우스(930), 및 IC 제조자/팹(“fab”, fabricator)(950)과 같은 엔티티들을 포함하며, 이들은 IC 디바이스(960)를 제조하는 것과 관련된 설계, 개발, 및 제조 사이클 및/또는 서비스에서 서로 상호작용한다. 시스템(900) 내의 엔티티들은 통신 네트워크에 의해 접속된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 다른 엔티티의 하나 이상과 상호작용하고 다른 엔티티의 하나 이상에 서비스를 제공하고 그리고/또는 다른 엔티티의 하나 이상으로부터 서비스를 수신한다. 일부 실시예에서, 설계 하우스(920), 마스크 하우스(930), 및 IC 팹(950)의 둘 이상은 더 큰 단일 컴퍼니에 의해 소유된다. 일부 실시예에서, 설계 하우스(920), 마스크 하우스(930), 및 IC 팹(950)의 둘 이상은 공통 설비에 공존하고 공통 자원을 사용한다.
설계 하우스(또는 설계 팀)(920)는 IC 설계 레이아웃(922)을 생성한다. IC 설계 레이아웃(922)은 IC 디바이스(960)를 위해 설계된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(960)의 다양한 컴포넌트를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층들은 조합하여 다양한 IC 특징부를 형성한다. 예를 들어, IC 설계 레이아웃(922)의 일부는 (실리콘 웨이퍼와 같은)반도체 기판에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호접속의 금속 라인 또는 비아, 및 본딩 패드용 개구와 같은 다양한 IC 특징부 및 반도체 기판 상에 배치된 다양한 재료 층을 포함한다. 설계 하우스(920)는 IC 설계 레이아웃(922)을 형성하도록 적절한 설계 절차를 구현한다. 설계 절차는 로직 설계, 물리 설계 또는 배치 및 배선(place and route) 중의 하나 이상을 포함한다. IC 설계 레이아웃(922)은 기하학적 패턴의 정보를 갖는 하나 이상의 데이터 파일로 제시된다. 예를 들어, IC 설계 레이아웃(922)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(930)는 데이터 준비(932) 및 마스크 제조(944)를 포함한다. 마스크 하우스(930)는 IC 설계 레이아웃(922)에 따라 IC 디바이스(960)의 다양한 층을 제조하기 위해 사용될 하나 이상의 마스크를 제조하도록 IC 레이아웃 설계(922)를 사용한다. 마스크 하우스(930)는 마스크 데이터 준비(932)를 수행하며, 여기에서 IC 설계 레이아웃(922)이 RDF(representative data file)로 번역된다. 마스크 데이터 준비(932)는 마스크 제조(944)에 RDF를 제공한다. 마스크 제조(944)는 마스크 라이터(mask writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클) 또는 반도체 웨이퍼와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃은 IC 팹(950)의 요건 및/또는 마스크 라이터의 특정 특성에 따르도록 마스크 데이터 준비(932)에 의해 조작된다. 도 9에서, 마스크 데이터 준비(932) 및 마스크 제조(944)는 별개의 요소로서 예시되어 있다. 일부 실시예에서, 마스크 데이터 준비(932) 및 마스크 제조(944)는 마스크 데이터 준비로서 총칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(932)는 회절, 간섭, 기타 프로세스 효과 등으로부터 생길 수 있는 것과 같은 이미지 오류를 보상하도록 리소그래피 향상 기술을 사용하는 OPC(optical proximity correction)를 포함한다. OPC는 IC 설계 레이아웃(922)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(932)는, 변형 조명(off-axis illumination), SRAF(sub-resolution assist feature), 위상 변이 마스크, 기타 적합한 기술 등 또는 이들의 조합과 같은 부가의 분해능 향상 기술(RET; resolution enhancement techniques)을 포함한다. 일부 실시예에서, 역 이미징 문제로서 OPC를 다루는 ILT(inverse lithography technology)도 또한 사용된다.
일부 실시예에서, 마스크 데이터 준비(932)는 충분한 마진을 확보하고 반도체 제조 프로세스에서의 가변성 등을 고려하도록 특정 기하학적 및/또는 접속 제한을 포함하는 마스크 생성 규칙의 세트로 OPC의 프로세스를 겪은 IC 설계 레이아웃을 체크하는 마스크 규칙 체커(MRC; mask rule checker)를 포함한다. 일부 실시예에서, MRC는 마스크 제조(944) 동안의 한계를 보상하도록 IC 설계 레이아웃을 수정하며, 이는 마스크 생성 규칙을 충족시키기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있다.
일부 실시예에서, 마스크 데이터 준비(932)는 IC 디바이스(960)를 제조하도록 IC 팹(950)에 의해 구현될 프로세싱을 시뮬레이트하는 리소그래피 프로세스 체킹(LPC; lithography process checking)을 포함한다. LPC는 IC 디바이스(960)와 같은 시뮬레이트 제조된 디바이스를 생성하도록 IC 설계 레이아웃(922)에 기초하여 이 프로세싱을 시뮬레이트한다. LPC 시뮬레이션에서의 프로세싱 파라미터는, IC 제조 사이클의 다양한 프로세스와 연관된 파라미터, IC를 제조하기 위해 사용된 툴과 연관된 파라미터, 및/또는 제조 프로세스의 다른 양상을 포함할 수 있다. LPC는 면적 이미지 콘트라스트, DOF(depth of focus), MEEF(mask error enhancement factor), 다른 적합한 요인 등 또는 이들의 조합과 같은 다양한 요인을 고려한다. 일부 실시예에서, 시뮬레이트 제조된 디바이스가 LPC에 의해 생성된 후에, 시뮬레이트된 디바이스가 설계 규칙을 충족시킬 만큼 충분히 형상이 맞지 않는 경우, IC 설계 레이아웃(922)을 더 정제하도록 OPC 및/또는 MRC가 반복될 것이다.
마스크 데이터 준비(932)의 상기 기재는 명확하게 하기 위한 목적으로 단순화된 것임을 이해하여야 한다. 일부 실시예에서, 데이터 준비(932)는 제조 규칙에 따라 IC 설계 레이아웃을 수정하도록 LOP(logic operation)와 같은 추가의 특징을 포함한다. 추가적으로, 데이터 준비(932) 동안 IC 설계 레이아웃(922)에 적용된 프로세스는 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(932) 후에 그리고 마스크 제조(944) 동안, 수정된 IC 설계 레이아웃에 기초하여 마스크 또는 마스크 그룹이 제조된다. 일부 실시예에서, 전자 빔(e-beam) 또는 복수의 e-빔의 메커니즘이 수정된 IC 설계 레이아웃에 기초하여 마스크(포토마스크 또는 레티클) 상의 패턴을 형성하도록 사용된다. 마스크는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크는 이진 기술을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감광 재료층(예컨대, 포토레지스트)을 노광하도록 사용되는 자외선(UV) 빔과 같은 방사선 빔이 불투명 영역에 의해 차단되고 투명 영역을 통해 투과한다. 하나의 예에서, 이진 마스크는 투명 기판(예컨대, 용융 석영) 및 마스크의 불투명 영역에 코팅된 불투명 재료(예컨대, 크롬)를 포함한다. 다른 예에서, 마스크는 위상 변이 기술을 사용하여 형성된다. 위상 변이 마스크(PSM; phase shift mask)에서, 마스크 상에 형성된 패턴에서의 다양한 특징부들은 분해능 및 이미징 품질을 향상시키도록 적절한 위상 차이를 갖도록 구성된다. 다양한 예에서, 위상 변이 마스크는 감쇄형(attenuated) PSM 또는 교류형(alternating) PSM일 수 있다. 마스크 제조(944)에 의해 생성된 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼에 다양한 도핑 영역을 형성하도록 이온 주입 프로세스에서, 반도체 웨이퍼에 다양한 에칭 영역을 형성하도록 에칭 프로세스에서, 그리고/또는 다른 적합한 프로세스에서 사용된다.
IC 팹(950)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 비지니스이다. 일부 실시예에서, IC 팹(950)은 반도체 파운드리(semiconductor foundry)이다. 예를 들어, 복수의 IC 제품의 프론트 엔드 제조(FEOL(front-end-of-line) 제조)를 위한 제조 설비가 존재할 수 있으며, 제2 제조 설비는 IC 제품의 상호접속 및 패키징을 위한 백 엔드 제조(BEOL(back-end-of-line) 제조)를 제공할 수 있고, 제3 제조 설비는 파운드리 비지니스를 위한 다른 서비스를 제공할 수 있다.
IC 팹(950)은 IC 디바이스(960)를 제조하도록 마스크 하우스(930)에 의해 제조되는 마스크(또는 마스크들)를 사용한다. 따라서, IC 팹(950)은 IC 디바이스(960)를 제조하도록 적어도 간접적으로 IC 설계 레이아웃(922)을 사용한다. 일부 실시예에서, 반도체 웨이퍼(952)는 IC 디바이스(960)를 형성하도록 마스크(또는 마스크들)를 사용하여 IC 팹(950)에 의해 제조된다. 반도체 웨이퍼(952)는 그 위에 형성된 재료 층을 갖는 실리콘 기판 또는 다른 적절한 기판을 포함한다. 반도체 웨이퍼는 다양한 도핑 영역, 유전체 특징부, 멀티레벨 상호접속 등(후속 제조 단계에서 형성됨) 중의 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예컨대, 도 9에 관련하여 상기에 설명된 시스템(900)), 및 이와 연관된 IC 제조 흐름에 관한 세부사항은, 예컨대 2016년 2월 9일 허여된 미국 특허 번호 제9,256,709호, 2015년 10월 1일 공개된 미국 공보 번호 제20150278429호, 2014년 2월 6일 공개된 미국 공보 번호 제20140040838호, 및 2007년 8월 21일 허여된 미국 특허 번호 제7,260,442호에서 찾아볼 수 있으며, 이들의 각각은 참조에 의해 그 전체가 여기에 포함된다.
일부 실시예에서, IC의 레이아웃을 생성하는 방법은, IC 레이아웃에서 제1 셀 내의 타겟 핀을 식별하는 단계로서, 상기 제1 셀은 제2 셀과 인접하며 상기 제2 셀과 경계를 공유하는 것인, 상기 식별하는 단계, 상기 타겟 핀이 상기 제2 셀 안으로 확장될 수 있는지 여부를 결정하는 단계, 및 상기 타겟 핀이 상기 제2 셀 안으로 확장될 수 있다는 결정에 기초하여, 상기 제2 셀 안으로의 확장부를 포함하도록 상기 타겟 핀을 수정하는 단계로서, 그리하여 상기 타겟 핀은 상기 공유된 경계와 교차하는 것인, 상기 수정하는 단계를 포함한다. 상기 식별하는 단계, 상기 결정하는 단계, 또는 상기 수정하는 단계 중의 적어도 하나는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예에서, 상기 타겟 핀을 수정하는 단계는 금속 제로 전도성 구조물을 확장시키는 단계를 포함한다. 일부 실시예에서, 상기 타겟 핀을 수정하는 단계는 위의 전도성 구조물에 대한 트랙에 기초하여 상기 확장부의 길이를 계산하는 단계를 포함한다. 일부 실시예에서, 상기 타겟 핀을 수정하는 단계는 최소 비아 인클로저 규칙에 기초하여 상기 확장부의 길이를 계산하는 단계를 포함한다. 일부 실시예에서, 상기 제2 셀은 상기 타겟 핀에 맞추어 정렬된 경계 핀을 포함하고, 상기 방법은, 상기 경계 핀과 상기 공유 경계 사이의 간격을 증가시키는 단계를 더 포함한다. 일부 실시예에서, 상기 간격을 증가시키는 단계는 상기 경계 핀에 금속 제로 컷을 적용하는 단계를 포함한다. 일부 실시예에서, 상기 방법은 상기 확장부에 단일 와이어를 라우팅하는 단계를 더 포함한다. 일부 실시예에서, 상기 제1 셀 또는 상기 제2 셀은 또다른 핀을 포함하고, 상기 방법은, 상기 공유 경계에서 상기 또다른 핀에 금속 제로 컷을 적용하는 단계를 더 포함한다.
일부 실시예에서, 반도체 구조물은, 제1 로직 디바이스의 제1 활성 영역의 전체를 포함하는 제1 디바이스 영역, 및 제2 로직 디바이스의 제2 활성 영역의 전체를 포함하며, 상기 제1 디바이스 영역과 경계를 공유하는 제2 디바이스 영역을 포함한다. 반도체 구조물은 또한, 상기 제1 디바이스 영역 내에 부분적으로, 상기 제2 디바이스 영역 내에 부분적으로 위치되며, 상기 경계에 걸쳐 연장하는 제1 금속 제로 핀, 및 상기 제1 금속 제로 핀에 접촉하는 비아를 포함하고, 상기 비아의 중심에서 상기 경계까지의 간격은 금속 제로 최소 비아 인클로저 길이에 기초한 제1 미리 정해진 간격보다 작거나 동일하다. 일부 실시예에서, 상기 제1 미리 정해진 간격은 상기 비아의 폭의 1/2에 상기 금속 제로 최소 비아 인클로저 길이를 더한 것과 동일하다. 일부 실시예에서, 반도체 구조물은 또한, 상기 제1 금속 제로 핀에 맞추어 정렬된 제2 금속 제로 핀을 더 포함하고, 상기 제2 금속 제로 핀은 전체가 상기 제1 디바이스 영역 아니면 상기 제2 디바이스 영역 내에 위치되고, 상기 제1 금속 제로 핀과 상기 제2 금속 제로 핀은 제2 미리 정해진 간격보다 더 큰 제2 간격만큼 떨어져 있다. 일부 실시예에서, 반도체 구조물은 또한, 상기 비아에 접촉하는 금속 일 와이어를 포함한다. 일부 실시예에서, 상기 비아는 복수의 비아 중의 제1 비아이고, 상기 금속 일 와이어는 복수의 금속 일 와이어 중의 제1 금속 일 와이어이고, 각각의 금속 일 와이어는 대응하는 비아에 맞추어 정렬되고, 상기 복수의 금속 일 와이어는 상기 제1 디바이스 영역 위의 제2 금속 일 와이어 및 상기 제2 디바이스 영역 위의 제3 금속 일 와이어를 포함하고, 상기 제1 금속 일 와이어 및 상기 제2 금속 일 와이어는 금속 일 최소 간격 규칙에 대응하는 피치를 갖고, 상기 제1 금속 일 와이어 및 상기 제3 금속 일 와이어는 상기 금속 일 최소 간격 규칙에 대응하는 피치를 갖는다. 일부 실시예에서, 상기 금속 일 와이어는 상기 경계 위에 있다.
일부 실시예에서, IC 레이아웃 생성 시스템은, 프로세서, 및 하나 이상의 프로그램을 위한 컴퓨터 프로그램 코드를 포함하는 비일시적인 컴퓨터 판독가능한 저장 매체를 포함한다. 상기 비일시적인 컴퓨터 판독가능한 저장 매체 및 상기 컴퓨터 프로그램 코드는, 상기 프로세서를 이용해, 상기 시스템으로 하여금, 제1 금속 제로 구조물을 포함하는 제1 셀을 수신하고, 제2 셀을 수신하고, IC 레이아웃에 상기 제2 셀에 인접하게 상기 제1 셀을 배치하되, 그리하여 상기 제1 셀 및 상기 제2 셀은 경계를 공유하고, 금속 제로 간격 규칙을 수신하게 하도록 구성된다. 상기 금속 제로 간격 규칙에 기초하여, 상기 제1 금속 제로 구조물은 상기 경계에 걸쳐 상기 제2 셀 안으로 확장되고, 상기 제1 셀 및 상기 제2 셀에 기초하여 반도체 구조물의 레이아웃이 생성된다. 일부 실시예에서, 상기 제2 셀 내의 제2 금속 제로 구조물이 경계 핀으로서 식별되고, 상기 제2 금속 제로 구조물의 크기가 감소된다. 일부 실시예에서, 상기 제2 금속 제로 구조물과 상기 경계 사이의 공간에 추가의 금속 제로 구조물이 없다는 것에 기초하여 상기 제2 셀 내의 상기 제2 금속 제로 구조물이 상기 경계 핀으로서 식별된다. 일부 실시예에서, 상기 제2 금속 제로 구조물이 상기 제1 금속 제로 구조물에 맞추어 정렬된 것에 기초하여 상기 제2 금속 제로 구조물의 크기가 감소된다. 일부 실시예에서, 금속 제로 최소 간격 규칙에 기초한 양만큼 상기 제2 금속 제로 구조물의 크기가 감소된다. 일부 실시예에서, 상기 레이아웃에 기초하여 마스크 세트가 생성된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 회로(IC; integrated circuit)의 레이아웃을 생성하는 방법에 있어서,
IC 레이아웃에서 제1 셀 내의 타겟 핀을 식별하는 단계로서, 상기 제1 셀은 제2 셀과 인접하며 상기 제2 셀과 경계를 공유하는 것인, 상기 식별하는 단계;
상기 타겟 핀이 상기 제2 셀 안으로 확장될 수 있는지 여부를 결정하는 단계; 및
상기 타겟 핀이 상기 제2 셀 안으로 확장될 수 있다는 결정에 기초하여, 상기 제2 셀 안으로의 확장부를 포함하도록 상기 타겟 핀을 수정하는 단계로서, 그리하여 상기 타겟 핀은 상기 공유된 경계와 교차하는 것인, 상기 수정하는 단계를 포함하고,
상기 식별하는 단계, 상기 결정하는 단계, 또는 상기 수정하는 단계 중의 적어도 하나는 컴퓨터의 프로세서에 의해 실행되는 것인, 집적 회로의 레이아웃을 생성하는 방법.
실시예 2. 실시예 1에 있어서, 상기 타겟 핀을 수정하는 단계는 금속 제로(zero) 전도성 구조물을 확장시키는 단계를 포함하는 것인, 집적 회로의 레이아웃을 생성하는 방법.
실시예 3. 실시예 1에 있어서, 상기 타겟 핀을 수정하는 단계는 위의 전도성 구조물에 대한 트랙에 기초하여 상기 확장부의 길이를 계산하는 단계를 포함하는 것인, 집적 회로의 레이아웃을 생성하는 방법.
실시예 4. 실시예 1에 있어서, 상기 타겟 핀을 수정하는 단계는 최소 비아 인클로저 규칙(minimum via enclosure rule)에 기초하여 상기 확장부의 길이를 계산하는 단계를 포함하는 것인, 집적 회로의 레이아웃을 생성하는 방법.
실시예 5. 실시예 1에 있어서,
상기 제2 셀은 상기 타겟 핀에 맞추어 정렬된 경계 핀을 포함하고,
상기 방법은, 상기 경계 핀과 상기 공유 경계 사이의 간격을 증가시키는 단계를 더 포함하는, 집적 회로의 레이아웃을 생성하는 방법.
실시예 6. 실시예 5에 있어서, 상기 간격을 증가시키는 단계는 상기 경계 핀에 금속 제로 컷(metal zero cut)을 적용하는 단계를 포함하는 것인, 집적 회로의 레이아웃을 생성하는 방법.
실시예 7. 실시예 1에 있어서, 상기 확장부에 단일 와이어를 라우팅하는 단계를 더 포함하는, 집적 회로의 레이아웃을 생성하는 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 셀 또는 상기 제2 셀은 또다른 핀을 포함하고,
상기 방법은, 상기 공유 경계에서 상기 또다른 핀에 금속 제로 컷을 적용하는 단계를 더 포함하는, 집적 회로의 레이아웃을 생성하는 방법.
실시예 9. 반도체 구조물에 있어서,
제1 로직 디바이스의 제1 활성 영역의 전체를 포함하는 제1 디바이스 영역;
제2 로직 디바이스의 제2 활성 영역의 전체를 포함하며, 상기 제1 디바이스 영역과 경계를 공유하는 제2 디바이스 영역;
상기 제1 디바이스 영역 내에 부분적으로, 상기 제2 디바이스 영역 내에 부분적으로 위치되며, 상기 경계에 걸쳐 연장하는 제1 금속 제로 핀; 및
상기 제1 금속 제로 핀에 접촉하는 비아를 포함하고,
상기 비아의 중심에서 상기 경계까지의 거리는 금속 제로 최소 비아 인클로저 길이에 기초한 제1 미리 정해진 거리보다 작거나 동일한 것인, 반도체 구조물.
실시예 10. 실시예 9에 있어서, 상기 제1 미리 정해진 거리는 상기 비아의 폭의 1/2에 상기 금속 제로 최소 비아 인클로저 길이를 더한 것과 동일한 것인, 반도체 구조물.
실시예 11. 실시예 9에 있어서, 상기 제1 금속 제로 핀에 맞추어 정렬된 제2 금속 제로 핀을 더 포함하고,
상기 제2 금속 제로 핀은 전체가 상기 제1 디바이스 영역 아니면 상기 제2 디바이스 영역 내에 위치되고;
상기 제1 금속 제로 핀과 상기 제2 금속 제로 핀은 제2 미리 정해진 거리보다 더 큰 제2 거리만큼 떨어져 있는 것인, 반도체 구조물.
실시예 12. 실시예 11에 있어서, 상기 비아에 접촉하는 금속 일(one) 와이어를 더 포함하는, 반도체 구조물.
실시예 13. 실시예 12에 있어서,
상기 비아는 복수의 비아 중의 제1 비아이고;
상기 금속 일 와이어는 복수의 금속 일 와이어 중의 제1 금속 일 와이어이고,
각각의 금속 일 와이어는 대응하는 비아에 맞추어 정렬되고,
상기 복수의 금속 일 와이어는 상기 제1 디바이스 영역 위의 제2 금속 일 와이어 및 상기 제2 디바이스 영역 위의 제3 금속 일 와이어를 포함하고,
상기 제1 금속 일 와이어 및 상기 제2 금속 일 와이어는 금속 일 최소 간격 규칙에 대응하는 피치를 갖고;
상기 제1 금속 일 와이어 및 상기 제3 금속 일 와이어는 상기 금속 일 최소 간격 규칙에 대응하는 피치를 갖는 것인, 반도체 구조물.
실시예 14. 실시예 12에 있어서, 상기 금속 일 와이어는 상기 경계 위에 있는 것인, 반도체 구조물.
실시예 15. 집적 회로(IC) 레이아웃 생성 시스템에 있어서,
프로세서; 및
하나 이상의 프로그램을 위한 컴퓨터 프로그램 코드를 포함하는 비일시적인 컴퓨터 판독가능한 저장 매체를 포함하고,
상기 비일시적인 컴퓨터 판독가능한 저장 매체 및 상기 컴퓨터 프로그램 코드는, 상기 프로세서를 이용해, 상기 시스템으로 하여금,
제1 금속 제로 구조물을 포함하는 제1 셀을 수신하고;
제2 셀을 수신하고;
IC 레이아웃에 상기 제2 셀에 인접하게 상기 제1 셀을 배치하되, 상기 제1 셀 및 상기 제2 셀은 경계를 공유하고,
금속 제로 간격 규칙을 수신하고;
상기 금속 제로 간격 규칙에 기초하여, 상기 경계에 걸쳐 상기 제2 셀 안으로 상기 제1 금속 제로 구조물을 확장시키고;
상기 제1 셀 및 상기 제2 셀에 기초하여 반도체 구조물의 레이아웃을 생성하게 하도록,
구성되는 것인, 집적 회로(IC) 레이아웃 생성 시스템.
실시예 16. 실시예 15에 있어서, 상기 비일시적인 컴퓨터 판독가능한 저장 매체 및 상기 컴퓨터 프로그램 코드는, 상기 프로세서를 이용해, 상기 시스템으로 하여금 또한,
상기 제2 셀 내의 제2 금속 제로 구조물을 경계 핀으로서 식별하고;
상기 제2 금속 제로 구조물의 크기를 감소시키게 하도록,
구성되는 것인, 집적 회로(IC) 레이아웃 생성 시스템.
실시예 17. 실시예 16에 있어서, 상기 비일시적인 컴퓨터 판독가능한 저장 매체 및 상기 컴퓨터 프로그램 코드는, 상기 프로세서를 이용해, 상기 시스템으로 하여금 또한,
상기 제2 금속 제로 구조물과 상기 경계 사이의 공간에 추가의 금속 제로 구조물이 없다는 것에 기초하여 상기 제2 셀 내의 상기 제2 금속 제로 구조물을 상기 경계 핀으로서 식별하게 하도록,
구성되는 것인, 집적 회로(IC) 레이아웃 생성 시스템.
실시예 18. 실시예 16에 있어서, 상기 비일시적인 컴퓨터 판독가능한 저장 매체 및 상기 컴퓨터 프로그램 코드는, 상기 프로세서를 이용해, 상기 시스템으로 하여금 또한,
상기 제2 금속 제로 구조물이 상기 제1 금속 제로 구조물에 맞추어 정렬된 것에 기초하여 상기 제2 금속 제로 구조물의 크기를 감소시키게 하도록,
구성되는 것인, 집적 회로(IC) 레이아웃 생성 시스템.
실시예 19. 실시예 16에 있어서, 상기 비일시적인 컴퓨터 판독가능한 저장 매체 및 상기 컴퓨터 프로그램 코드는, 상기 프로세서를 이용해, 상기 시스템으로 하여금 또한,
금속 제로 최소 간격 규칙에 기초한 양만큼 상기 제2 금속 제로 구조물의 크기를 감소시키게 하도록,
구성되는 것인, 집적 회로(IC) 레이아웃 생성 시스템.
실시예 20. 실시예 15에 있어서, 상기 비일시적인 컴퓨터 판독가능한 저장 매체 및 상기 컴퓨터 프로그램 코드는, 상기 프로세서를 이용해, 상기 시스템으로 하여금 또한, 상기 레이아웃에 기초하여 마스크 세트를 생성하게 하도록, 구성되는 것인, 집적 회로(IC) 레이아웃 생성 시스템.

Claims (10)

  1. 집적 회로(IC; integrated circuit)의 레이아웃을 생성하는 방법에 있어서,
    IC 레이아웃에서 제1 셀 내의 타겟 핀을 식별하는 단계로서, 상기 제1 셀은 제2 셀과 인접하며 상기 제2 셀과 경계를 공유하는 것인, 상기 식별하는 단계;
    상기 타겟 핀이 상기 제2 셀 안으로 확장될 수 있는지 여부를 결정하는 단계; 및
    상기 타겟 핀이 상기 제2 셀 안으로 확장될 수 있다는 결정에 기초하여, 상기 제2 셀 안으로의 확장부를 포함하도록 상기 타겟 핀을 수정하는 단계로서, 그리하여 상기 타겟 핀은 상기 공유된 경계와 교차하는 것인, 상기 수정하는 단계를 포함하고,
    상기 식별하는 단계, 상기 결정하는 단계, 또는 상기 수정하는 단계 중의 적어도 하나는 컴퓨터의 프로세서에 의해 실행되는 것인, 집적 회로의 레이아웃을 생성하는 방법.
  2. 청구항 1에 있어서, 상기 타겟 핀을 수정하는 단계는 금속 제로(zero) 전도성 구조물을 확장시키는 단계를 포함하는 것인, 집적 회로의 레이아웃을 생성하는 방법.
  3. 청구항 1에 있어서, 상기 타겟 핀을 수정하는 단계는 위의 전도성 구조물에 대한 트랙 및 최소 비아 인클로저 규칙(minimum via enclosure rule) 중의 적어도 하나에 기초하여 상기 확장부의 길이를 계산하는 단계를 포함하는 것인, 집적 회로의 레이아웃을 생성하는 방법.
  4. 청구항 1에 있어서,
    상기 제2 셀은 상기 타겟 핀에 맞추어 정렬된 경계 핀을 포함하고,
    상기 방법은, 상기 경계 핀과 상기 공유 경계 사이의 간격을 증가시키는 단계를 더 포함하는, 집적 회로의 레이아웃을 생성하는 방법.
  5. 청구항 4에 있어서, 상기 간격을 증가시키는 단계는 상기 경계 핀에 금속 제로 컷(metal zero cut)을 적용하는 단계를 포함하는 것인, 집적 회로의 레이아웃을 생성하는 방법.
  6. 청구항 1에 있어서, 상기 확장부에 단일 와이어를 라우팅하는 단계를 더 포함하는, 집적 회로의 레이아웃을 생성하는 방법.
  7. 청구항 1에 있어서,
    상기 제1 셀 또는 상기 제2 셀은 또다른 핀을 포함하고,
    상기 방법은, 상기 공유 경계에서 상기 또다른 핀에 금속 제로 컷을 적용하는 단계를 더 포함하는, 집적 회로의 레이아웃을 생성하는 방법.
  8. 반도체 구조물에 있어서,
    제1 로직 디바이스의 제1 활성 영역의 전체를 포함하는 제1 디바이스 영역;
    제2 로직 디바이스의 제2 활성 영역의 전체를 포함하며, 상기 제1 디바이스 영역과 경계를 공유하는 제2 디바이스 영역;
    상기 제1 디바이스 영역 내에 부분적으로, 상기 제2 디바이스 영역 내에 부분적으로 위치되며, 상기 경계에 걸쳐 연장하는 제1 금속 제로 핀; 및
    상기 제1 금속 제로 핀에 접촉하는 비아를 포함하고,
    상기 비아의 중심에서 상기 경계까지의 거리는 금속 제로 최소 비아 인클로저 길이에 기초한 제1 미리 정해진 거리보다 작거나 동일한 것인, 반도체 구조물.
  9. 청구항 8에 있어서, 상기 제1 금속 제로 핀에 맞추어 정렬된 제2 금속 제로 핀을 더 포함하고,
    상기 제2 금속 제로 핀은 전체가 상기 제1 디바이스 영역 아니면 상기 제2 디바이스 영역 내에 위치되고;
    상기 제1 금속 제로 핀과 상기 제2 금속 제로 핀은 제2 미리 정해진 거리보다 더 큰 제2 거리만큼 떨어져 있는 것인, 반도체 구조물.
  10. 집적 회로(IC) 레이아웃 생성 시스템에 있어서,
    프로세서; 및
    하나 이상의 프로그램을 위한 컴퓨터 프로그램 코드를 포함하는 비일시적인 컴퓨터 판독가능한 저장 매체를 포함하고,
    상기 비일시적인 컴퓨터 판독가능한 저장 매체 및 상기 컴퓨터 프로그램 코드는, 상기 프로세서를 이용해, 상기 시스템으로 하여금,
    제1 금속 제로 구조물을 포함하는 제1 셀을 수신하고;
    제2 셀을 수신하고;
    IC 레이아웃에 상기 제2 셀에 인접하게 상기 제1 셀을 배치하되, 상기 제1 셀 및 상기 제2 셀은 경계를 공유하고,
    금속 제로 간격 규칙을 수신하고;
    상기 금속 제로 간격 규칙에 기초하여, 상기 경계에 걸쳐 상기 제2 셀 안으로 상기 제1 금속 제로 구조물을 확장시키고;
    상기 제1 셀 및 상기 제2 셀에 기초하여 반도체 구조물의 레이아웃을 생성하게 하도록,
    구성되는 것인, 집적 회로(IC) 레이아웃 생성 시스템.
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