TW201916259A - 積體電路佈局方法、結構及系統 - Google Patents

積體電路佈局方法、結構及系統 Download PDF

Info

Publication number
TW201916259A
TW201916259A TW107112532A TW107112532A TW201916259A TW 201916259 A TW201916259 A TW 201916259A TW 107112532 A TW107112532 A TW 107112532A TW 107112532 A TW107112532 A TW 107112532A TW 201916259 A TW201916259 A TW 201916259A
Authority
TW
Taiwan
Prior art keywords
cell
pin
boundary
metal
integrated circuit
Prior art date
Application number
TW107112532A
Other languages
English (en)
Other versions
TWI656607B (zh
Inventor
黃博祥
陳勝雄
張豐願
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI656607B publication Critical patent/TWI656607B/zh
Publication of TW201916259A publication Critical patent/TW201916259A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/04—Constraint-based CAD
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Architecture (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種產生積體電路的佈局的方法包括：辨識積體電路佈局中的第一胞元中的目標引腳，所述第一胞元鄰近於第二胞元且與所述第二胞元共享邊界；以及判斷所述目標引腳是否能夠延伸至所述第二胞元內。基於所述目標引腳能夠延伸至所述第二胞元內的判斷，將所述目標引腳修改成包括向所述第二胞元內延伸的延伸部，所述目標引腳由此穿過所述共享邊界。所述辨識、所述判斷、或所述修改中的至少一者是由電腦的處理器執行。

Description

積體電路佈局方法、結構及系統
積體電路（integrated circuit，IC）通常包括一定數目的半導體裝置。一種呈現半導體裝置的方式是使用被稱作佈局圖或積體電路佈局的平面圖。積體電路佈局是階層式的且包括根據半導體裝置的設計規格施行較高層級功能的模組。所述模組往往是由可包括標準胞元（standard cell）及定製胞元（custom cell）二者在內的胞元之組合構成，標準胞元及定製胞元中的每一者表示一或多個半導體結構。
標準胞元包括被配置成提供普通的較低層級邏輯功能的邏輯裝置，且具有為相同尺寸的至少一個維度（dimension）以方便放置於佈局內。通常，固定尺寸的方向平行於垂直方向，使得所述固定尺寸被稱為標準胞元的高度。定製胞元可具有或不具有與標準胞元的對應尺寸大小相同的至少一個維度。
為能夠路由至內連線結構以形成較高層級積體電路模組，標準胞元與定製胞元二者包括導電引腳，每一胞元的引腳的數目取決於由所述胞元所提供的邏輯功能。
為讓本發明實施例的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同的實施例或實例。以下闡述組件、值、操作、材料、構造等的具體實例以簡化本發明實施例。當然，該些僅為實例且不旨在進行限制。預期存在其他組件、值、操作、材料、構造等。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明實施例可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，且自身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。
在各種實施例中，產生積體電路佈局包括：辨識第一胞元中的目標引腳，所述第一胞元與第二胞元共享邊界；判斷所述目標引腳是否能夠延伸至第二胞元內；以及基於所述目標引腳能夠延伸至第二胞元內的判斷，將所述目標引腳修改成包括向所述第二胞元內延伸的延伸部。所形成的半導體結構由此包括定位於由第一胞元及第二胞元所界定的區內的目標引腳。
經延伸的目標引腳能夠與沿位於共享邊界上或共享邊界附近的軌條（track）定位的金屬導線進行電性連接（electrical connection）。此種電性連接能夠使第一胞元具有較不能夠與沿位於胞元邊界上或胞元邊界附近的軌條定位的金屬導線進行電性連接之相同尺寸的胞元的電性連接數目更多的電性連接數目。半導體裝置的總體路由靈活性由此提高，而無需以不能夠與沿位於胞元邊界上或胞元邊界附近的軌條定位的金屬導線進行電性連接的胞元之透過增大胞元尺寸的方式來提高總體路由靈活性。
圖1是根據一些實施例之產生積體電路佈局的方法100的流程圖。方法100的操作能夠作為形成半導體結構的方法的一部分來實行。在一些實施例中，形成半導體結構是形成一或多個半導體裝置的一部分，所述一或多個半導體裝置的非限制性實例包括記憶體電路、邏輯裝置、處理裝置、訊號處理電路、及類似裝置。
在一些實施例中，方法100的操作中的一些操作或全部操作能夠作為自動放置及路由（automated placement and routing，APR）方法的一部分來實行。在一些實施例中，方法100的操作中的一些操作或全部操作能夠由自動放置及路由系統來實行。
在一些實施例中，方法100的操作是以圖1中所繪示次序實行。在一些實施例中，方法100的操作是以除圖1中所繪示次序以外的次序實行。在一些實施例中，在實行方法100的一或多個操作之前、之間、期間、及/或之後實行一或多個操作。
在一些實施例中，方法100的操作中的一些操作或全部操作是由電腦的處理器執行。在一些實施例中，方法100的操作中的一些操作或全部操作是由以下參照圖8所論述的積體電路佈局產生系統800的處理器802執行。
圖2A至圖2E繪示一些實施例中透過執行方法100的一或多個操作來產生積體電路佈局200的各種階段處的積體電路佈局200的第一非限制性實例。圖2F至圖2J繪示一些實施例中透過執行方法100的一或多個操作來產生積體電路佈局210的各種階段處的積體電路佈局210的第二非限制性實例。為清晰起見，簡化了積體電路佈局200及210。在各種實施例中，積體電路佈局200或210中的一者或二者包括除圖2A至圖2J中所繪示特徵以外的特徵，例如一或多個電晶體元件、電源軌（power rail）、隔離結構、或類似特徵。圖2A至圖2J中的每一者更繪示水平方向X及垂直方向Y。
在可選操作105處，在一些實施例中，接收一或多個佈局規則。在一些實施例中，接收所述一或多個佈局規則包括接收包含作為積體電路製造流程的一部分的積體電路製造系統（例如，以下參照圖9所論述的積體電路製造系統900）所可使用的資料的一或多個電子檔案。
在一些實施例中，接收所述一或多個佈局規則包括自佈局規則儲存裝置接收所述一或多個佈局規則。在一些實施例中，接收所述一或多個佈局規則包括接收以下參照圖8所論述的積體電路佈局產生系統800的佈局規則820。
在一些實施例中，接收所述一或多個佈局規則包括透過網路（network）接收所述一或多個佈局規則。在一些實施例中，接收所述一或多個佈局規則包括透過以下參照圖8所論述的積體電路佈局產生系統800的網路814接收所述一或多個佈局規則。
在可選操作110處，在一些實施例中，接收第一胞元。在一些實施例中，第一胞元是標準胞元的佈局。在一些實施例中，第一胞元是工程變更命令（engineering change order，ECO）胞元的佈局。在一些實施例中，第一胞元是邏輯胞元的佈局。在一些實施例中，第一胞元是記憶體胞元的佈局。在一些實施例中，第一胞元是定製胞元的佈局。
在一些實施例中，接收第一胞元包括接收以下參照圖8所論述的積體電路佈局產生系統800的一或多個佈局822。
在一些實施例中，接收第一胞元包括接收包含作為積體電路製造流程的一部分的積體電路製造系統（例如，以下參照圖9所論述的積體電路製造系統900）所可使用的資料的一或多個電子檔案。
在一些實施例中，接收第一胞元包括自胞元庫接收所述第一胞元。在一些實施例中，接收第一胞元包括透過網路接收所述第一胞元。在一些實施例中，接收第一胞元包括透過以下參照圖8所論述的積體電路佈局產生系統800的網路814接收所述第一胞元。
第一胞元包括主動區域、閘極、及引腳，所述主動區域也稱作氧化物擴散（oxide diffusion，OD）區，所述引腳也稱作導電結構。主動區域及閘極是能夠實行開關功能或邏輯功能的電晶體的一部分。引腳電性連接至主動區域及/或閘極。
在一些實施例中，第一胞元包括除主動區域、閘極、及引腳以外的特徵。在一些實施例中，主動區域是第一胞元中的多個主動區域中的一個主動區域。在一些實施例中，閘極是第一胞元中的多個閘極中的一個閘極。在一些實施例中，引腳是第一胞元中的多個引腳中的一個引腳。
在一些實施例中，主動區域及閘極是第一胞元中的平面電晶體（planar transistor）的一部分。在一些實施例中，主動區域及閘極是第一胞元中的鰭型場效電晶體（fin field effect transistor，FinFET）的一部分。在一些實施例中，主動區域及閘極是第一胞元中的多個電晶體的一部分。
在一些實施例中，引腳是金屬零結構（metal zero structure）。在一些實施例中，引腳包括一或多個氧化物之上金屬零層（metal-zero-over-oxide-layer），所述一或多個氧化物之上金屬零層被配置成透過接觸主動區域來提供一或多個電性連接。在一些實施例中，引腳包括一或多個多晶矽之上金屬零層（metal-zero-over-poly-layer），所述一或多個多晶矽之上金屬零層被配置成透過接觸閘極來提供一或多個電性連接。
在一些實施例中，接收第一胞元包括接收在胞元的一或多個邊界處具有金屬零切割（metal zero cut）以使得引腳皆不貼靠所述一或多個邊界的第一胞元。在一些實施例中，接收第一胞元包括接收在胞元的一或多個邊界處不含有金屬零切割以使得至少一個引腳貼靠所述一或多個邊界的第一胞元。
在可選操作115處，在一些實施例中，更新第一胞元的邊界間距配置。在一些實施例中，在操作110之前實行操作115，且在已更新第一胞元的邊界間距配置之後接收所述第一胞元。
在一些實施例中，更新第一胞元的邊界間距配置包括增大第一胞元的引腳與邊界之間的間距。在一些實施例中，更新第一胞元的邊界間距配置包括實行以下參照圖3所論述的方法300的一或多個操作。
圖2A繪示根據一些實施例的更新第一胞元200A的邊界間距配置的非限制性實例。第一胞元200A包括引腳PA1、PA2、及PA3、以及沿Y方向的邊界200AB。如左側所繪示，胞元200A的初始邊界間距配置（initial boundary spacing configuration）包括引腳PA2與邊界200AB之間沿X方向的間距S1。如右側所繪示，胞元200A的經更新邊界間距配置（updated boundary spacing configuration）包括引腳PA2與邊界200AB之間沿X方向的間距S2，其中間距S2大於間距S1。
在圖2A中所繪示實施例中，透過包括大於間距S1的間距S2來更新第一胞元200A的邊界間距配置對應於使引腳PA2在第一胞元200A內向左移位。在一些實施例中，透過包括大於間距S1的間距S2來更新第一胞元200A的邊界間距配置對應於將引腳PA2的尺寸減小。
圖2F繪示根據一些實施例的更新第一胞元210A的邊界間距配置的非限制性實例。第一胞元210A包括引腳PA4、PA5、及PA6、以及沿X方向的邊界210AB。如左側所繪示，胞元210A的初始邊界間距配置包括引腳PA5與邊界210AB之間沿Y方向的間距S3。如右側所繪示，胞元210A的經更新邊界間距配置包括引腳PA5與邊界210AB之間沿Y方向的間距S4，其中間距S4大於間距S3。
在圖2F中所繪示實施例中，透過包括大於間距S3的間距S4來更新第一胞元210A的邊界間距配置對應於使引腳PA5在第一胞元210A內向上移位。在一些實施例中，透過包括大於間距S3的間距S4來更新第一胞元210A的邊界間距配置對應於將引腳PA5的尺寸減小。
在可選操作120處，在一些實施例中，接收第二胞元。接收第二胞元是以以上針對在操作110處接收第一胞元而闡述的方式來實行。在一些實施例中，操作110與120是同時地執行，且第一胞元與第二胞元是一起被接收。
在一些實施例中，接收第二胞元包括接收以下參照圖8所論述的積體電路佈局產生系統800的一或多個佈局822。
在可選操作125處，在一些實施例中，將第一胞元與第二胞元放置成在積體電路佈局中鄰近於彼此，由此形成共享邊界（sharing boundary）。在一些實施例中，鄰近於第二胞元放置第一胞元包括使用與在操作115處對應於增大間距的邊界來形成共享邊界。在一些實施例中，鄰近於第二胞元放置第一胞元包括使用以上參照圖2A所論述的胞元200A的邊界200AB形成共享邊界。在一些實施例中，鄰近於第二胞元放置第一胞元包括使用以上參照圖2F所論述的胞元210A的邊界210AB形成共享邊界。
圖2B是根據一些實施例繪示包括被放置成鄰近於彼此的第一胞元200A與第二胞元200B的積體電路佈局200的非限制性實例。第一胞元200A與第二胞元200B共享使用以上參照圖2A所論述的胞元200A的邊界200AB形成的沿Y方向的邊界200SB。除第一胞元200A及第二胞元200B以外，圖2B亦繪示軌條T1至T10。
第二胞元200B包括沿X方向與第一胞元200A的引腳PA1對齊的引腳PB1、沿X方向與第一胞元200A的引腳PA2對齊的引腳PB2、及沿X方向與第一胞元200A的引腳PA2對齊的引腳PB3。
在圖2B中所繪示實施例中，引腳PB1、PB2、及PB3中的每一者貼靠共享邊界200SB。在一些實施例中，引腳PB1、PB2、或PB3中的一或多者在第二胞元200B內沿X方向相對於共享邊界200SB偏置（offset），以使引腳PB1、PB2、或PB3中的所述一或多者不貼靠共享邊界200SB。
軌條T1至T10對應於沿X方向放置通孔的位置以形成與引腳PA1、PA2、PA3、PB1、PB2、或PB3中的一或多者的電性連接。在圖2B中所繪示實施例中，基於第一胞元200A及第二胞元200B的放置以及軌條位置，軌條T5是最接近共享邊界200SB的軌條。
在圖2B中所繪示實施例中，軌條T5沿X方向相對於共享邊界200SB偏置距離O1且上覆於第一胞元200A上。在一些實施例中，軌條T5或最靠近於共享邊界200SB的另一軌條相對於共享邊界200SB偏置且上覆於第二胞元200B上。在一些實施例中，軌條T5或最靠近於共享邊界200SB的另一軌條不相對於共享邊界200SB偏置且上覆於共享邊界200SB上。
圖2G根據一些實施例繪示包括被放置成鄰近於彼此的第一胞元210A與第二胞元210B的積體電路佈局210的非限制性實例。第一胞元210A與第二胞元210B共享使用以上參照圖2F所論述的胞元210A的邊界210AB形成的沿X方向的邊界210SB。除第一胞元210A及第二胞元210B以外，圖2G亦繪示軌條T11至T20。
第二胞元210B包括沿Y方向與第一胞元210A的引腳PA4對齊的引腳PB4、沿Y方向與第一胞元210A的引腳PA5對齊的引腳PB5、及沿Y方向與第一胞元210A的引腳PA6對齊的引腳PB6。
在圖2G中所繪示實施例中，引腳PB4、PB5、及PB6中的每一者貼靠共享邊界210SB。在一些實施例中，引腳PB4、PB5、或PB6中的一或多者在第二胞元210B內沿Y方向相對於共享邊界210SB偏置，以使引腳PB4、PB5、或PB6中的所述一或多者不貼靠共享邊界210SB。
軌條T11至T20對應於沿Y方向放置通孔的位置以形成與引腳PA4、PA5、PA6、PB4、PB5、或PB6中的一或多者的電性連接。在圖2G中所繪示實施例中，基於放置第一胞元210A及第二胞元210B以及軌條位置，軌條T15是最接近共享邊界210SB的軌條。
在圖2G中所繪示實施例中，軌條T15沿Y方向相對於共享邊界210SB偏置距離O2且上覆於第一胞元210A上。在一些實施例中，軌條T15或最靠近於共享邊界210SB的另一軌條相對於共享邊界210SB偏置且上覆於第二胞元210B上。在一些實施例中，軌條T15或最靠近於共享邊界210SB的另一軌條不相對於共享邊界210SB偏置且上覆於共享邊界210SB上。
在操作130處，辨識第二胞元中的目標引腳。在一些實施例中，辨識目標引腳是基於用於確定與第二胞元的電性連接的路由的演算法（algorithm）。在一些實施例中，辨識目標引腳是基於用於依序辨識第二胞元中的引腳的迭代程序（iterative process）。在一些實施例中，辨識目標引腳包括自使用者介面或網路接收指令。
在一些實施例中，辨識目標引腳是基於第二胞元中的所述一或多個引腳的定位資訊。在一些實施例中，辨識目標引腳是基於第一胞元中的所述一或多個引腳的定位資訊。在一些實施例中，辨識目標引腳是基於第一胞元的邊界間距配置。在一些實施例中，辨識目標引腳是基於更新第一胞元的邊界間距配置的操作115。
在操作135處，判斷目標引腳是否能夠延伸至第一胞元內。判斷目標引腳是否能夠延伸至第一胞元內是基於目標引腳、共享邊界、與所述目標引腳對齊且自所述目標引腳跨越所述共享邊界的所述第一胞元的一或多個特徵、及最靠近於所述邊界的軌條的位置資料。
在一些實施例中，判斷目標引腳是否能夠延伸至第一胞元內是基於以下參照圖8所論述的積體電路佈局產生系統800的位置資料824。
在一些實施例中，判斷目標引腳是否能夠延伸至第一胞元內是基於第一胞元中的一或多個引腳的定位。在一些實施例中，判斷目標引腳是否能夠延伸至第一胞元內包括實行以下參照圖5所論述的方法500的一或多個操作。
在一些實施例中，基於目標引腳不能夠延伸至第一胞元內的判斷，重複進行操作130以辨識第二胞元中的另一目標引腳。
在操作140處，基於目標引腳能夠延伸至第一胞元內的判斷，將所述目標引腳修改成包括延伸至所述第一胞元內的延伸部，以使所述目標引腳穿過共享邊界。將目標引腳修改成包括延伸至第一胞元內的延伸部包括根據在操作135中判斷所述目標引腳是否能夠延伸至所述第一胞元內來增添所述延伸部。
在一些實施例中，由於第一胞元及第二胞元包括金屬零特徵（metal zero feature），且將目標引腳修改成包括延伸至所述第一胞元內的延伸部是在將所述第一胞元及所述第二胞元放置於積體電路佈局內之後實行，因此將所述目標引腳修改成包括延伸至所述第一胞元內的延伸部也稱作後金屬零路由（post metal zero routing）。在一些實施例中，後金屬零路由是自動放置及路由方法的一部分。
在一些實施例中，將目標引腳修改成包括延伸至第一胞元內的延伸部包括增添具有在操作135中使用方法500所計算之長度的延伸部。在一些實施例中，將目標引腳修改成包括延伸至第一胞元內的延伸部包括增添延伸部，其中所述增添之延伸部的長度大於具有較在操作135中使用方法500所計算的長度。
圖2C繪示引腳PB2已被修改成包括延伸部PB2EXT的積體電路佈局200的非限制性實例。延伸部PB2EXT使引腳PB2沿X方向自第二胞元200B延伸至第一胞元200A內，由此穿過共享邊界200SB。
在圖2C中所繪示實施例中，延伸部PB2EXT位於軌條T5之下。在軌條T5或最靠近於共享邊界200SB的另一軌條上覆於共享邊界200SB或第二胞元200B上的一些實施例中，延伸部PB2EXT不位於軌條T5或最靠近於共享邊界200SB的另一軌條之下。
相較於未跨越胞元邊界延伸之引腳的路由連接數，透過包括跨越共享邊界200SB的延伸部PB2EXT，引腳PB2能夠具有較多的路由連接數目，由此提高路由靈活性，無需增大胞元尺寸。
圖2H繪示引腳PB5已被修改成包括延伸部PB5EXT的積體電路佈局210的非限制性實例。延伸部PB5EXT使引腳PB5沿Y方向自第二胞元210B延伸至第一胞元210A內，由此穿過共享邊界210SB。
在圖2H中所繪示實施例中，延伸部PB5EXT位於軌條T15之下。在軌條T15或最靠近於共享邊界210SB的另一軌條上覆於共享邊界210SB或第二胞元210B上的一些實施例中，延伸部PB5EXT不位於軌條T15或最靠近於共享邊界210SB的另一軌條之下。
相較於未跨越胞元邊界延伸之引腳的路由連接數目，透過包括跨越共享邊界210SB的延伸部PB5EXT，引腳PB5能夠具有較多的路由連接數目，由此提高路由靈活性，無需增大胞元尺寸。
在可選操作145處，在一些實施例中，對除目標引腳以外的引腳執行導線切割（wire cut）。在一些實施例中，執行導線切割包括對除目標引腳以外的第二胞元中的一或多個引腳執行導線切割。在一些實施例中，執行導線切割包括對第一胞元中的一或多個引腳執行導線切割。
在一些實施例中，對除目標引腳以外的引腳執行導線切割是後金屬零路由操作的一部分。在一些實施例中，對除目標引腳以外的引腳執行導線切割是自動放置及路由方法的後金屬零路由操作的一部分。在一些實施例中，透過作為後金屬零路由操作的一部分，對除目標引腳以外的引腳執行導線切割會利於如以上參照操作140所論述之使路由靈活性提高的路由流程。
圖2D繪示積體電路佈局200的非限制性實例，其中已對引腳PB1執行導線切割PB1CUT，由此增大引腳PB1與共享邊界200SB之間沿X方向的空間，且已對引腳PB3執行導線切割PB3CUT，由此增大引腳PB3與共享邊界200SB之間沿X方向的空間。
在圖2D中所繪示實施例中，在共享邊界200SB處對第二胞元200B執行導線切割PB1CUT及PB3CUT。在各種實施例中，在除共享邊界200SB處以外的一或多個位置處對第一胞元200A或第二胞元200B中的一者或二者執行一或多個導線切割。
圖2I繪示積體電路佈局210的非限制性實例，其中已對引腳PB4執行導線切割PB4CUT，由此增大引腳PB4與共享邊界210SB之間沿Y方向的空間，且已對引腳PB6執行導線切割PB6CUT，由此增大引腳PB6與共享邊界210SB之間沿Y方向的空間。
在圖2I中所繪示實施例中，在共享邊界210SB處對第二胞元210B執行導線切割PB4CUT及PB6CUT。在各種實施例中，在除共享邊界210SB處以外的一或多個位置處對第一胞元210A或第二胞元210B中的一者或二者執行一或多個導線切割。
在可選操作150處，在一些實施例中，形成與目標引腳延伸部的電性連接。在一些實施例中，形成電性連接包括形成位於最靠近於共享邊界的軌條處的電性連接。
在一些實施例中，形成電性連接包括形成上覆於共享邊界上的電性連接。在一些實施例中，形成電性連接包括形成上覆於第一胞元及第二胞元二者上的電性連接。在一些實施例中，形成電性連接包括形成上覆於第一胞元或第二胞元中的僅一者上的電性連接。
在一些實施例中，形成電性連接包括形成上覆於目標引腳延伸部上且接觸所述目標引腳延伸部的通孔。在一些實施例中，形成電性連接包括在通孔零層（via zero layer）中形成通孔。
在一些實施例中，形成電性連接包括形成上覆於通孔上且接觸所述通孔的金屬導線。在一些實施例中，形成電性連接包括在金屬一層（metal one layer）中形成金屬導線。
圖2E繪示通孔VIA1上覆於延伸部PB2EXT上且接觸延伸部PB2EXT並且金屬導線WIRE1上覆於通孔VIA1上且接觸通孔VIA1的積體電路佈局200的非限制性實例。在圖2E中所繪示實施例中，通孔VIA1與金屬導線WIRE1具有相同的寬度（圖中未標記）且在X方向上沿延伸部PB2EXT延伸相同的距離。在一些實施例中，金屬導線WIRE1寬於通孔VIA1且在X方向上沿延伸部PB2EXT延伸一距離，所述距離大於通孔VIA1在X方向上沿延伸部PB2EXT延伸的距離。
在圖2E中所繪示實施例中，通孔VIA1及金屬導線WIRE1中的每一者上覆於第一胞元200A、共享邊界200SB、及第二胞元200B上。在一些實施例中，金屬導線WIRE1上覆於第二胞元200B上且通孔VIA1不上覆於第二胞元200B上。在一些實施例中，金屬導線WIRE1上覆於第一胞元200A上且通孔VIA1不上覆於第一胞元200A上。
圖2J繪示通孔VIA2上覆於延伸部PB5EXT上且接觸延伸部PB5EXT並且金屬導線WIRE2上覆於通孔VIA2上且接觸通孔VIA2的積體電路佈局210的非限制性實例。在圖2J中所繪示實施例中，通孔VIA2與金屬導線WIRE2具有相同的寬度（圖中未標記）且在Y方向上沿延伸部PB5EXT延伸相同的距離。在一些實施例中，金屬導線WIRE2寬於通孔VIA2且在Y方向上沿延伸部PB5EXT延伸一距離，所述距離大於通孔VIA2在Y方向上沿延伸部PB5EXT延伸的距離。
在圖2J中所繪示實施例中，通孔VIA2及金屬導線WIRE2中的每一者上覆於第一胞元210A、共享邊界210SB、及第二胞元210B上。在一些實施例中，金屬導線WIRE2上覆於第二胞元210B上且通孔VIA2不上覆於第二胞元210B上。在一些實施例中，金屬導線WIRE2上覆於第一胞元210A上且通孔VIA2不上覆於第一胞元210A上。
在可選操作155處，在一些實施例中，基於積體電路佈局，實行一或多個額外製造操作。在一些實施例中，實行一或多個額外製造操作包括產生表示積體電路佈局的一或多個檔案。在一些實施例中，實行一或多個額外製造操作包括產生可用於製造一或多個半導體結構的一或多組罩幕。
在一些實施例中，實行一或多個額外製造操作包括在胞元庫中更新及/或儲存一或多個胞元。在一些實施例中，實行一或多個額外製造操作包括更新及/或儲存一或多個路由演算法。
透過執行方法100的操作，目標引腳能夠與沿位於共享邊界上或共享邊界附近的軌條定位的金屬導線進行電性連接。此種電性連接能夠使第二胞元具有較不能夠與沿位於胞元邊界上或胞元邊界附近的軌條定位的金屬導線進行電性連接的相同尺寸的胞元的電性連接數目更多的電性連接數目。
透過將電性連接路由至目標引腳，使得原本將用於與另一第二胞元引腳位置進行電性連接的空間可用於與其他附近的胞元（例如，位於所述第二胞元上方或下方的胞元）的電性連接的路由。半導體結構的總體路由靈活性由此提高，而無需以不能夠與沿位於胞元邊界上或胞元邊界附近的軌條定位的金屬導線進行電性連接的胞元之透過增大胞元尺寸的方式來提高總體路由靈活性。
圖3是根據一些實施例之更新胞元的邊界間距配置的方法300的流程圖。方法300可用作以上參照圖1至圖2J所論述的方法100的操作115、或以下參照圖5及圖6所論述的方法500的操作520或540中的一或多者。
方法300的操作能夠作為形成半導體結構的方法的一部分來實行。在一些實施例中，形成半導體結構是形成一或多個半導體裝置的一部分，所述一或多個半導體裝置的非限制性實例包括記憶體電路、邏輯裝置、處理裝置、訊號處理電路、及類似裝置。
在一些實施例中，方法300的操作中的一些操作或全部操作能夠作為自動放置及路由方法的一部分來實行。在一些實施例中，方法300的操作中的一些操作或全部操作能夠由自動放置及路由系統來實行。
在一些實施例中，方法300的操作是以圖3中所繪示次序實行。在一些實施例中，方法300的操作是以除圖3中所繪示次序以外的次序實行。在一些實施例中，在實行方法300的一或多個操作之前、之間、期間、及/或之後實行一或多個操作。
在一些實施例中，方法300的操作中的一些操作或全部操作是由電腦的處理器執行。在一些實施例中，方法300的操作中的一些操作或全部操作是由以下參照圖8所論述的積體電路佈局產生系統800的處理器802執行。
圖4A及圖4B繪示一些實施例中的透過執行方法300的一或多個操作來更新邊界間距配置的兩個階段處的胞元400的佈局的非限制性實例。為清晰起見，簡化了胞元400。在各種實施例中，胞元400包括除圖4A及圖4B中所繪示特徵以外的特徵，例如一或多個電晶體元件、電源軌、隔離結構、或類似特徵。圖4A及圖4B中的每一者更繪示方向X及Y。
在圖4A及圖4B中所繪示非限制性實例中，更新邊界間距配置是基於修改沿X方向的邊界引腳。在一些實施例中，更新邊界間距配置是基於修改沿Y方向的邊界引腳。
在操作310處，將胞元中的引腳辨識為邊界引腳。在一些實施例中，將引腳辨識為邊界引腳是基於所述引腳在胞元內的的佈局位置。在一些實施例中，將引腳辨識為邊界引腳包括判斷出胞元的所述引腳與邊界之間的空間不包括另一引腳。
在一些實施例中，將引腳辨識為邊界引腳是基於所述引腳相對於胞元的單一邊界的佈局位置。在一些實施例中，將引腳辨識為邊界引腳是基於所述引腳相對於胞元的一個以上邊界的佈局位置。
在以下參照圖5及圖6所論述的一些實施例（例如，方法300用作方法500的操作520或540的實施例）中，將引腳辨識為邊界引腳是基於所述引腳相對於相鄰胞元中的目標引腳的佈局位置。
在一些實施例中，將引腳辨識為邊界引腳是基於所述引腳與相鄰胞元中的目標引腳對齊。在一些實施例中，將引腳辨識為邊界引腳是基於所述引腳與相鄰胞元中的目標引腳被對齊成處於最小間距規則內。
在一些實施例中，將引腳辨識為邊界引腳是基於所述引腳的接收辨識器，例如迭代計數器（iteration counter）。
在以上參照圖1至圖2J所論述的一些實施例（例如，方法300用作方法100的操作115的實施例）中，將引腳辨識為邊界引腳是基於用於將胞元中的多個引腳中的每一引腳依序辨識為潛在邊界引腳的迭代程序。
在一些實施例中，將引腳辨識為邊界引腳包括辨識以上參照圖1至圖2E所論述的第一胞元200A中的引腳PA2。在一些實施例中，將引腳辨識為邊界引腳包括辨識以上參照圖1及圖2F至圖2J所論述的第一胞元210A中的引腳PA5。
圖4A繪示包括七個引腳4P1至4P7及邊界400B的胞元400的非限制性實例。引腳4P1及4P2在頂列中沿X方向對齊，引腳4P3至4P5在中列中沿X方向對齊，且引腳4P6及4P7在底列中沿X方向對齊。
在圖4A中所繪示實施例中，基於在引腳4P1、4P5、及4P7中的每一者與邊界400B之間沿X方向不存在其他引腳，引腳4P2、4P5、及4P7中的每一者相對於邊界400B而言為潛在邊界引腳。引腳4P2沿X方向相對於邊界400B具有邊界間距4S1，引腳4P5沿X方向相對於邊界400B具有邊界間距4S2，且引腳4P7沿X方向相對於邊界400B具有邊界間距4S3。
在一些實施例中，使用額外準則將引腳辨識為潛在邊界引腳。在一些實施例中，基於位於所述引腳與邊界之間的除另一引腳以外的特徵（例如，閘極、主動區域、或鰭型結構）將引腳辨識為潛在邊界引腳。在一些實施例中，基於位於所述引腳與邊界之間的空間的預定距離內的特徵（例如，鄰近列中的引腳）將引腳辨識為潛在邊界引腳。
在操作320處，判斷邊界引腳的邊界間距是否能夠被增大。在一些實施例中，判斷邊界間距是否能夠被增大是基於所述邊界間距的增大量（amount of the increase）的臨限值。
在一些實施例中，所述臨限值是基於邊界間距的初始值。在一些實施例中，所述臨限值是基於預定最小邊界間距值。在一些實施例中，所述臨限值是基於相鄰胞元中的引腳的突出引腳延伸部（projected pin extension）。在一些實施例中，所述臨限值是基於引腳所在之導電層的最小邊緣至邊緣間距規則（minimum edge-to-edge spacing rule）。
在一些實施例中，判斷邊界間距是否能夠被增大不包括臨限值，且所述邊界間距的任何增大均足以推斷出所述邊界間距能夠被增大。
在一些實施例中，判斷邊界間距是否能夠被增大包括判斷所述邊界引腳是否能夠被縮短。在一些實施例中，判斷邊界間距是否能夠被增大包括判斷所述邊界引腳是否能夠遠離邊界來進行移位。
在一些實施例中，判斷邊界間距是否能夠被增大包括判斷與所述邊界引腳對齊的引腳是否能夠被縮短。在一些實施例中，判斷邊界間距是否能夠被增大包括判斷與所述邊界引腳對齊的引腳是否能夠遠離邊界以進行移位。
在一些實施例中，判斷邊界間距是否能夠被增大包括判斷除另一引腳以外的胞元特徵（例如，閘極、主動區域、或鰭型結構）是否能夠被修改。在一些實施例中，判斷邊界間距是否能夠被增大包括判斷除另一引腳以外的胞元特徵（例如，閘極、主動區域、或鰭型結構）或與邊界引腳對齊的另一引腳是否能夠遠離所述邊界引腳或與所述邊界引腳對齊的另一引腳以進行移位。
在一些實施例中，判斷邊界間距是否能夠被增大包括以上所論述準則的組合。在一些實施例中，判斷邊界間距是否能夠被增大是基於胞元的一或多個佈局規則。在一些實施例中，判斷邊界間距是否能夠被增大是基於以下參照圖8所論述的積體電路佈局產生系統800的佈局規則820。
在操作330處，基於邊界引腳的邊界間距能夠被增大的判斷，透過增大所述邊界引腳的邊界間距來修改胞元。在一些實施例中，修改胞元包括增大單一邊界引腳的單一邊界間距。在一些實施例中，修改胞元包括增大單一邊界引腳的一個以上邊界間距。在一些實施例中，修改胞元包括增大多個邊界引腳中的每一邊界引腳的一或多個邊界間距。
在一些實施例中，修改胞元包括將邊界引腳的邊界間距增大至與臨限值相等的量。在一些實施例中，修改胞元包括將邊界引腳的邊界間距增大比臨限值大的量。在一些實施例中，修改胞元包括基於一或多個佈局規則（例如，以下參照圖8所論述的積體電路佈局產生系統800的佈局規則820）之最大量來將邊界引腳的邊界間距增大。
在一些實施例中，增大邊界引腳的邊界間距包括縮短所述邊界引腳或使所述邊界引腳遠離邊界以進行移位中的一者或二者。在一些實施例中，增大邊界引腳的邊界間距包括縮短與所述邊界引腳對齊的另一引腳或使所述另一引腳遠離邊界以進行移位中的一者或二者。
在一些實施例中，增大邊界引腳的邊界間距包括對除另一引腳以外的胞元特徵（例如，閘極、主動區域、或鰭型結構）進行修改或移位。在一些實施例中，增大邊界引腳的邊界間距包括以上所論述實施例的組合。在一些實施例中，增大邊界引腳的邊界間距包括在以上所論述實施例中指定優先實施例。
圖4B繪示基於圖4A中所繪示邊界間距4S1及4S3能夠被增大及邊界間距4S2不能夠被增大的判斷來修改胞元400的非限制性實例。
基於引腳4P2最初沿X方向與引腳4P1隔開之距離D大於具有引腳4P1及4P2之導電層的最小間距規則，將邊界間距4S1判斷為能夠透過使引腳4P2沿X方向遠離邊界400B進行移位而被增大。基於邊界間距4S1能夠被增大的判斷，修改胞元400以使引腳4P2沿X方向相對於邊界400B具有較邊界間距4S1大的邊界間距4S4。
在一些實施例中，使引腳4P2沿X方向遠離邊界400B進行移位以使邊界間距4S4具有與基於相鄰胞元（圖中未示出）中的引腳的突出引腳延伸部的臨限值相等的值，距離D由此仍舊大於最小間距規則。在一些實施例中，使引腳4P2沿X方向遠離邊界400B進行移位以使距離D等同於最小間距規則，邊界間距4S4由此大於臨限值。
基於引腳4P3至4P5的沿X方向的寬度（圖中未標記）及引腳4P3至4P5之間沿X方向的距離（圖中未標記），邊界間距4S2被判斷為不能夠被增大。在一些實施例中，基於引腳4P3至4P5的寬度具有與最小寬度規則相等的值且引腳4P3至4P5之間的間距與最小間距規則相等，將邊界間距4S2判斷為不能夠被增大。在一些實施例中，基於引腳4P3至4P5的寬度與最小寬度規則之間的合計差（aggregate difference）加上引腳4P3至4P5的間距與最小間距規則之間的合計差小於臨限值，將邊界間距4S2判斷為不能夠被增大。
基於引腳4P7最初具有的寬度W大於最小寬度規則，將邊界間距4S3判斷為能夠透過沿X方向縮短引腳4P7以使最靠近於邊界400B的邊緣遠離邊界400B移動來被增大。基於邊界間距4S3能夠被增大的判斷，修改胞元400以使引腳4P7沿X方向相對於邊界400B具有較邊界間距4S3大的邊界間距4S5。
在一些實施例中，使引腳4P7沿X方向遠離邊界400B進行縮短以使邊界間距4S5具有與基於相鄰胞元（圖中未示出）中的引腳的突出引腳延伸部的臨限值相等的值，寬度W由此仍舊大於最小寬度規則。在一些實施例中，使引腳4P7沿X方向遠離邊界400B進行縮短以使寬度W等同於最小寬度規則，邊界間距4S5由此大於臨限值。
在一些實施例中，基於判斷出邊界引腳的邊界間距能夠被增大，修改胞元包括增添或修改與所述判斷對應的所述胞元的狀態指示器。
在一些實施例中，基於判斷出邊界引腳的邊界間距不能夠被增大，透過增添或修改與所述判斷對應的胞元的狀態指示器來修改所述胞元。
在一些實施例中，基於邊界引腳的邊界間距不能夠被增大的判斷，方法300返回至操作310且將另一引腳辨識為邊界引腳。在一些實施例中，無論邊界引腳的邊界間距是否被判斷為能夠被增大，方法300均返回至操作310且將另一引腳辨識為邊界引腳。
在一些實施例中，方法300返回至操作310且將另一引腳辨識為胞元中的每一引腳的邊界引腳。在一些實施例中，方法300返回至操作310且將另一引腳辨識為胞元中的引腳的子集中的每一引腳的邊界引腳。在一些實施例中，方法300返回至操作310且將另一引腳辨識為胞元中的每一引腳的邊界引腳或所述胞元中的引腳的子集中的每一引腳的邊界引腳，直至與至少一個引腳對應的邊界間距被判斷為能夠被增大。
在可選操作340處，將胞元保存至儲存裝置。在一些實施例中，將胞元保存至胞元庫。
在一些實施例中，以所述胞元透過增大所述胞元中的至少一個引腳的邊界間距而被修改為條件，來保存所述胞元。在一些實施例中，無論所述胞元是否透過增大所述胞元中的至少一個引腳的邊界間距而被修改，均保存所述胞元。
透過執行方法300的操作以更新胞元的邊界間距配置，包括經更新胞元的積體電路佈局能夠具有被修改成具有延伸至所述胞元內的引腳的鄰近胞元，由此提高如以上參照方法100所述的半導體結構的總體路由靈活性。
圖5是根據一些實施例判斷目標引腳可延伸性的方法500的流程圖。方法500可用作以上參照圖1至圖2J所論述的方法100的操作135。
方法500的操作能夠作為形成半導體結構的方法的一部分來實行。在一些實施例中，形成半導體結構是形成一或多個半導體裝置的一部分，所述一或多個半導體裝置的非限制性實例包括記憶體電路、邏輯裝置、處理裝置、訊號處理電路、及類似裝置。
在一些實施例中，方法500的操作中的一些操作或全部操作能夠作為自動放置及路由方法的一部分來實行。在一些實施例中，方法500的操作中的一些操作或全部操作能夠由自動放置及路由系統來實行。
在一些實施例中，方法500的操作是以圖5中所繪示次序實行。在一些實施例中，方法500的操作是以除圖5中所繪示次序以外的次序實行。在一些實施例中，在實行方法500的一或多個操作之前、之間、期間、及/或之後實行一或多個操作。
在一些實施例中，方法500的操作中的一些操作或全部操作是由電腦的處理器執行。在一些實施例中，方法500的操作中的一些操作或全部操作是由以下參照圖8所論述的積體電路佈局產生系統800的處理器802執行。
圖6繪示一些實施例中積體電路佈局的非限制性實例，其中判斷目標引腳是否能夠透過執行方法500的一或多個操作而延伸至鄰近胞元內。為清晰起見，簡化了積體電路佈局600。在各種實施例中，積體電路佈局600包括除圖6中所繪示特徵以外的特徵，例如一或多個電晶體元件、電源軌、隔離結構、或類似特徵。圖6更繪示方向X及Y。
在圖6中所繪示非限制性實例中，判斷目標引腳是否能夠延伸至鄰近胞元內是基於使目標引腳沿X方向延伸。在一些實施例中，判斷目標引腳是否能夠延伸至鄰近胞元內是基於使目標引腳沿Y方向延伸。
在可選操作510處，在一些實施例中，接收第一胞元、第二胞元、所述第二胞元中的目標引腳、及金屬導線路由軌條的位置資料。所述位置資料包括由第一胞元與第二胞元共享之邊界的位置及最靠近於所共享之所述邊界的金屬導線路由軌條的位置。
在一些實施例中，接收位置資料包括接收以上參照圖1至圖2E所論述的第一胞元200A、第二胞元200B、及軌條T5的位置資料。在一些實施例中，接收位置資料包括接收以上參照圖1及圖2F至圖2J所論述的第一胞元210A、第二胞元210B、及軌條T15的位置資料。
在一些實施例中，第一胞元及第二胞元對應於以下參照圖8所論述的積體電路佈局產生系統800的一或多個佈局822。在一些實施例中，接收位置資料包括接收以下參照圖8所論述的積體電路佈局產生系統800的位置資料824。
圖6繪示積體電路佈局600的非限制性實例，積體電路佈局600包括包含引腳6PA1的第一胞元600A、包含引腳6PB1的第二胞元600B、共享邊界600SB、及軌條TRK。引腳6PB1的延伸部6PB1EXT延伸至第一胞元600A內，且通孔V6上覆於延伸部6PB1EXT上。位置X1至X6繪示沿X方向的位置。
引腳6PA1在位置X1處具有最右側邊緣且延伸部6PB1EXT在位置X2處具有最左側邊緣。延伸部6PB1EXT在位置X6處具有最右側邊緣且引腳6PB1在位置X6處具有最左側邊緣。
軌條TRK及通孔V6定位於位置X4處且共享邊界600SB定位於位置X6處。在圖6中所繪示實施例中，位置X4偏置在位置X6的左側。在一些實施例中，位置X4偏置在位置X6的右側。在一些實施例中，位置X4與X6是相同的位置。
通孔V6在位置X3處具有最左側邊緣且在位置X5處具有最右側邊緣。位置X2與X3之間的距離是通孔封閉間距（via enclosure spacing）。在一些實施例中，通孔封閉間距是基於引腳6PP1所在之導電層的最小通孔封閉間距規則（minimum via enclosure spacing rule）。
在圖6中所繪示實施例中，位置X3及X5中的每一者偏置在位置X6的左側。在一些實施例中，位置X4相對於位置X6偏置，以使得位置X3偏置在位置X6的左側且位置X5偏置在位置X6的右側。在一些實施例中，位置X4相對於位置X6偏置，以使得位置X3及X5中的每一者偏置在位置X6的右側。在一些實施例中，位置X4相對於位置X6偏置，以使得位置X3或X5中的一者與位置X6為相同的位置。
在可選操作520處，在一些實施例中，更新第一胞元的邊界間距配置。在一些實施例中，更新第一胞元的邊界間距配置包括增大第一胞元中的引腳與所述第一胞元的邊界之間的間距。在一些實施例中，更新第一胞元的邊界間距配置包括實行以上參照圖3所論述的方法300的一或多個操作。
在一些實施例中，更新第一胞元的邊界間距配置包括增大圖6中所繪示的位置X1與X6之間的間距。
在操作530處，基於積體電路佈局的位置資料及佈局規則，計算目標引腳延伸部的長度。計算目標引腳延伸部的長度包括計算目標引腳需要延伸至第一胞元內以使能夠在最靠近於共享邊界的軌條之位置處形成電性連接的最小距離。在一些實施例中，計算目標引腳延伸部的長度是基於通孔尺寸、端對端間距規則（end-to-end spacing rule）、或通孔封閉間距規則中的一或多者。
在一些實施例中，計算目標引腳延伸部的長度是基於以下參照圖8所論述的積體電路佈局產生系統800的佈局規則820、一或多個佈局822、或位置資料824中的一或多者。
在圖6中所繪示實施例中，延伸部6PB1EXT具有與位置X2與X6之間的距離相等的長度。延伸部長度因此為自位置X2至位置X3的通孔封閉間距、自位置X3延伸至X5的通孔V6的寬度、以及基於V6的寬度及位置X4相對於位置X6的偏置的位置X5與X6之間的距離之和。
在位置X5偏置在位置X6的右側或與位置X6為相同的位置的一些實施例中，延伸部長度不包括位置X5與X6之間的距離。在位置X3偏置在位置X6的左側且位置X5偏置在位置X6的右側的一些實施例中，延伸部長度包括自位置X3延伸至位置X6的通孔V6的寬度的一部分。所述一部分的尺寸是基於通孔V6的寬度以及位置X4與X6之間的偏置的尺寸及方向。
在位置X3與位置X6為相同的位置的一些實施例中，延伸部長度與自位置X2至位置X3的通孔封閉間距相等。在位置X3偏置在位置X6的右側的一些實施例中，延伸部長度與自位置X2至位置X6的通孔封閉間距的一部分相等。所述一部分的尺寸是基於通孔封閉間距、通孔V6的寬度、以及位置X4與X6之間的偏置的尺寸及方向。
在一些實施例中，位置X4與X6之間的偏置的尺寸小於或等於基於通孔封閉間距的預定距離（即，自位置X2至位置X3的距離）與通孔V6的寬度的一半（即，自位置X4至位置X3及X5中的任一者的距離）之和。在一些實施例中，位置X4與X6之間的偏置的尺寸小於或等於與通孔封閉間距和通孔V6的寬度的一半之和相等的預定距離。在一些實施例中，位置X4與X6之間的偏置的尺寸小於或等於較通孔封閉間距和通孔V6的寬度的一半之和小的預定距離。
在一些實施例中，位置X4與X6之間的偏置的尺寸大於預定距離表示定位於位置X4處的軌條TRK與定位於位置X6處的共享邊界600SB相距足夠遠，以使通孔V6能夠上覆於引腳6PA1上而使得不需要延伸部6PB1EXT。在一些實施例中，位置X4與X6之間的偏置的尺寸大於預定距離表示定位於位置X4處的軌條TRK與定位於位置X6處的共享邊界600SB相距足夠遠，以使通孔V6能夠上覆於引腳6PB1上而使得不需要延伸部6PB1EXT。
在可選操作540處，在一些實施例中，更新第一胞元的邊界間距配置。在一些實施例中，更新第一胞元的邊界間距配置包括增大第一胞元中的引腳與所述第一胞元的邊界之間的間距。在一些實施例中，更新第一胞元的邊界間距配置是基於第二胞元中的目標引腳的位置。
在一些實施例中，更新第一胞元的邊界間距配置包括實行以上參照圖3所論述的方法300的一或多個操作。
在一些示例性實施例中，更新第一胞元的邊界間距配置包括增大圖6中所繪示位置X1與X6之間的間距。
在操作550處，將目標引腳延伸部與第一胞元的所辨識特徵之間的間隙的長度與最小間距規則進行比較。在一些實施例中，將間隙與最小間距規則進行比較包括比較目標引腳延伸部與第一胞元中的所辨識邊界引腳之間的間隙。
在一些實施例中，將間隙與最小間距規則進行比較包括將目標引腳延伸部與沿X方向和所述目標引腳延伸部對齊的第一胞元中的特徵（例如，引腳）進行比較。在一些實施例中，將間隙與最小間距規則進行比較包括將目標引腳延伸部與沿Y方向和所述目標引腳延伸部對齊的第一胞元中的特徵（例如，引腳）進行比較。
在一些實施例中，所述間隙是基於第一胞元中的多個特徵的多個間隙中的一個間隙，且將所述間隙與最小間距規則進行比較包括將所述多個間隙中的每一間隙與一或多個最小間距規則進行比較。在一些實施例中，將間隙與最小間距規則進行比較包括將目標引腳位置與除最小間距規則以外的規則（例如，基於佈局中的界定區（defined region）的規則）進行比較。
在圖6中所繪示實施例中，延伸部6PB1EXT與引腳6PA1之間的間隙沿X方向具有與位置X1與X2之間的距離相等的長度。將間隙與最小間距規則進行比較包括將所述間隙與定位有引腳6PA1及6PB1的導電層的最小端對端間距規則進行比較。
在操作560處，基於間隙與最小間距規則之間的所述比較，判斷目標引腳是否能夠延伸至第一胞元內。若間隙大於或等於最小間距規則，則將目標引腳判斷為能夠延伸至第一胞元內。若間隙小於最小間距規則，則將目標引腳判斷為不能夠延伸至第一胞元內。
在圖6中所繪示實施例中，若位置X1與X2之間的距離大於或等於定位有引腳6PA1及6PB1的導電層之最小端對端間距規則，則將引腳6PB1判斷為能夠延伸至胞元600A內。若位置X1與X2之間的距離小於定位有引腳6PA1及6PB1的導電層之最小端對端間距規則，則將引腳6PB1判斷為不能夠延伸至胞元600A內。
透過執行方法500的操作來判斷胞元中的目標引腳的可延伸性，相較於與不包括經延伸目標引腳的胞元之電性連接的路由，包括所述目標引腳的積體電路佈局有利於胞元之電性連接的路由，由此提高如以上參照方法100所述的半導體結構的總體路由靈活性。
圖7A及圖7B是根據一些實施例的半導體結構700的示意圖。半導體結構700是透過執行方法100、300、及500中的操作中的一些操作或所有操作來形成，且是根據以上參照圖1至圖6所論述之積體電路佈局200及600以及胞元400進行配置。
為清晰起見，簡化了圖7A及圖7B中對半導體結構700的繪示。圖7A及圖7B繪示了包括及不包括的各種特徵之半導體結構700的平面圖，以利於在下方進行論述。在各種實施例中，半導體結構700包括一或多個閘極結構或其他電晶體元件、阱、隔離結構、或類似元件。圖7A及圖7B更繪示方向X及Y。半導體結構700包括第一裝置區700A、第二裝置區700B、共享邊界700SB、第一電源軌700P1、及第二電源軌700P2。在一些實施例中，半導體結構700不包括第一電源軌700P1或第二電源軌700P2中的一者或二者。
第一裝置區700A包括第一主動區域710A及720A以及第一閘極結構730A及740A。第一主動區域710A及720A以及第一閘極結構730A及740A完全包含於第一裝置區700A內且被配置作為能夠實行一或多個邏輯功能的一或多個邏輯裝置。
第一裝置區700A對應於以上參照圖2A至圖2E、圖4A、圖4B、及圖6所論述的佈局胞元，例如胞元200A、400、或600A。
第二裝置區700B包括第二主動區域710B及720B以及第二閘極結構730B及740B。第二主動區域710B及720B以及第二閘極結構730B及740B完全包含於第二裝置區700B內且被配置作為能夠實行一或多個邏輯功能的一或多個邏輯裝置。
第二裝置區700B對應於以上參照圖2A至圖2E及圖6所論述的佈局胞元，例如胞元200B或600B。
共享邊界700SB將第一裝置區700A與第二裝置區700B分離。由於第一裝置區700A包含第一主動區域710A及720A的全部且第二裝置區700B包含第二主動區域710B及720B的全部，因此共享邊界700SB不與第一主動區域710A及720A以及第二主動區域710B及720B中的每一者交叉。
在圖7A及圖7B中所繪示實施例中，共享邊界700SB是在Y方向上定向的直線。在一些實施例中，共享邊界700SB是在X方向上定向的直線。
半導體結構700更包括第一金屬零引腳P1及第二金屬零引腳P2。在一些實施例中，半導體結構700不包括第二金屬零引腳P2。
在一些實施例中，第一金屬零引腳P1或第二金屬零引腳P2中的一者或二者包括氧化物之上金屬零層（metal-zero-over-oxide-layer）。在一些實施例中，第一金屬零引腳P1或第二金屬零引腳P2中的一者或二者包括多晶矽之上金屬零層（metal-zero-over-poly-layer）。在一些實施例中，第一金屬零引腳P1或第二金屬零引腳P2中的一者或二者包括氧化物之上金屬零層及多晶矽之上金屬零層二者。
第一金屬零引腳P1局部地位於第一裝置區700A內，局部地位於第二裝置區700B內，且跨越共享邊界700SB延伸。在圖7A中所繪示實施例中，第一金屬零引腳P1被配置成電性連接至第二主動區域710B。在各種實施例中，第一金屬零引腳P1被配置成電性連接至排除或包括（other than or in addition to）主動區域710B之第二裝置區700B中的一或多個其他特徵。
在圖7A及圖7B中所繪示實施例中，第一金屬零引腳P1具有矩形形狀且沿X方向定向。在各種實施例中，第一金屬零引腳P1具有除矩形以外之沿X方向定向的形狀且沿X方向延伸以穿過共享邊界700SB。
在一些實施例中，第二金屬零引腳P2完全定位於第一裝置區700A內。在圖7A中所繪示實施例中，第二金屬零引腳P2被配置成電性連接至第一主動區域710A。在各種實施例中，第二金屬零引腳P2被配置成電性連接至排除或包括主動區域710A之第一裝置區700A中的一或多個其他特徵。
在圖7A及圖7B中所繪示實施例中，第二金屬零引腳P2具有矩形形狀且沿X方向定向。在各種實施例中，第二金屬零引腳P2具有除矩形以外的形狀且完全定位於第一裝置區700A內。
在圖7A及圖7B中所繪示實施例中，第一金屬零引腳P1對應於以上參照積體電路佈局600及圖6所論述的引腳6PB1及延伸部6PB1EXT，且第二金屬零引腳P2對應於以上參照積體電路佈局600及圖6所論述的引腳6PA1。因此，第一金屬零引腳P1及第二金屬零引腳P2被配置成具有與佈局600的對齊及間距共形（conforming）之對齊及間距。因此，第一金屬零引腳P1與第二金屬零引腳P2隔開一距離（圖中未標記），所述距離等於或大於金屬零最小間距規則。
通孔V1接觸第一金屬零引腳P1且沿X方向居中於位置XV1處。位置XV1與共享邊界700SB以距離DV1隔開。
距離DV1對應於以上參照積體電路佈局600及圖6所論述的位置X4與X6之間的偏置。距離DV1具有小於或等於基於金屬零最小通孔封閉長度之預定距離的值。在一些實施例中，預定距離等於通孔V1的寬度的一半加上金屬零最小通孔封閉長度。在一些實施例中，預定距離小於通孔V1的寬度的一半加上金屬零最小通孔封閉長度。
金屬導線MW1上覆於通孔V1上，居中於位置XV1處，且電性連接至通孔V1。在一些實施例中，金屬導線MW1是半導體結構700內的金屬內連線（metal interconnect）的第一金屬層的一部分。在一些實施例中，金屬導線MW1是半導體結構700內除第一金屬層以外的金屬內連線之一金屬層的一部分。
在圖7B中所繪示實施例中，金屬導線MW1具有矩形形狀且沿Y方向定向。在一些實施例中，金屬導線MW1具有除了矩形以外沿Y方向定向的形狀且沿Y方向延伸以能夠形成與一或多個上覆導電元件的電性連接。
在圖7B中所繪示實施例中，通孔V1及金屬導線MW1中的每一者上覆於第一裝置區700A、第二裝置區700B、及共享邊界700SB上。在一些實施例中，通孔V1及金屬導線MW1中的每一者上覆於第一裝置區700A或第二裝置區700B中的僅一者上，且不上覆於共享邊界700SB上。在一些實施例中，通孔V1及金屬導線MW1中的每一者上覆於第一裝置區700A或第二裝置區700B中的僅一者上，且與共享邊界700SB對齊。
在圖7B中所繪示實施例中，半導體結構700包括通孔V2至V5及金屬導線MW2至MW5，通孔V2至V5及金屬導線MW2至MW5，沿X方向居中於相應的位置XV2至XV5處。金屬導線MW2至MW5中的每一者電性連接至對應之通孔V2至V5。
位置XV1至XV5對應於用於放置通孔及金屬一導線的軌條，例如以上參照圖2A至圖2E所論述的積體電路佈局200的軌條T1至T10。因此，位置XV1至XV5界定與金屬一最小間距規則對應的金屬導線MW1至MW5的節距（pitch）。
在圖7B中所繪示實施例中，半導體結構700包括通孔V1至V5、金屬導線MW1至MW5、及位置XV1至XV5中的各五者。在一些實施例中，半導體結構700包括少於通孔V1至V5、金屬導線MW1至MW5、及位置XV1至XV5中的各五者。在一些實施例中，半導體結構700包括多於通孔V1至V5、金屬導線MW1至MW5、及位置XV1至XV5中的各五者。
在圖7A及圖7B中所繪示實施例中，半導體結構700是基於共享邊界沿Y方向延伸的積體電路佈局200。在一些實施例中，半導體結構是基於共享邊界沿X方向延伸的積體電路佈局210。
透過執行方法100、300、及500的操作中的一些操作或所有操作來進行製造且根據以上參照圖1至圖6所論述的積體電路佈局200或210、積體電路佈局600、及胞元400進行配置，半導體結構700能夠達成以上參照方法100、300及500以及圖1至圖6所論述的優點。
圖8是根據一些實施例的積體電路佈局產生系統800的示意圖。在一些實施例中，積體電路佈局產生系統800可用作以下參照圖9所論述的積體電路製造系統900的設計機構920的一部分。在一些實施例中，積體電路佈局產生系統800能夠實行以上參照圖1所論述的方法100的操作中的一些操作或所有操作、以上參照圖3所論述的方法300的一些操作或所有操作、及/或以上參照圖5所論述的方法500的一些操作或所有操作。
積體電路佈局產生系統800包括硬體處理器802及編碼有（即，儲存）電腦程式指令806（即，一組可執行指令）的非暫時性電腦可讀取儲存媒體804。指令806包括用於產生積體電路製造系統的積體電路佈局的指令。處理器802透過匯流排808而與電腦可讀取儲存媒體804電性耦合。處理器802亦透過匯流排808而與輸入/輸出（input/output，I/O）介面810電性耦合。網路介面812亦透過匯流排808而電性耦合至處理器802。網路介面812連接至網路814，以使得處理器802及電腦可讀取儲存媒體804能夠透過網路814而連接至外部元件。處理器802被配置成執行被編碼在電腦可讀取儲存媒體804中的電腦程式指令806，以使積體電路佈局產生系統800能夠用於實行如方法100、300、及500中所述操作中的一部分或全部。
在一些實施例中，處理器802是中央處理單元（central processing unit，CPU）、多處理器（multi-processor）、分佈式處理系統（distributed processing system）、應用專用積體電路（application specific integrated circuit，ASIC）及/或適合的處理單元。
在一些實施例中，電腦可讀取儲存媒體804是以非暫時性方式儲存指令及/或資料的電子系統、磁性系統、光學系統、電磁系統、紅外線系統及/或半導體系統（或者是設備或裝置）。舉例而言，電腦可讀取儲存媒體804包括半導體或固態記憶體（semiconductor or solid-state memory）、磁帶（magnetic tape）、可移除電腦磁片（removable computer diskette）、隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、硬式磁碟（rigid magnetic disk）及/或光碟（optical disk）。在使用光碟的一些實施例中，電腦可讀取儲存媒體804包括光碟唯讀記憶體（compact disk-read only memory，CD-ROM）、讀/寫光碟（compact disk-read/write，CD-R/W）及/或數位視訊光碟（digital video disc，DVD）。
在一些實施例中，電腦可讀取儲存媒體804儲存電腦程式指令806，電腦程式指令806用以使積體電路佈局產生系統800實行方法100、300、及500中的一部分或全部。在一些實施例中，電腦可讀取儲存媒體804亦儲存實行方法100、300、及/或500所需的資訊、以及在實行方法100、300、及/或500期間所產生的資訊，例如一或多個佈局規則820、一或多個佈局822、位置資料824、及/或用於實行方法100、300、及500的一或多個操作的指令806。
輸入/輸出介面810與外部電路系統（external circuitry）耦合。在一些實施例中，輸入/輸出介面810包括用於向處理器802傳送資訊及/或命令的鍵盤、小鍵盤（keypad）、滑鼠、軌跡球（trackball）、軌跡墊（trackpad）、及/或遊標方向鍵。在一些實施例中，輸入/輸出介面810包括用於自處理器802傳送資訊的顯示器、訊號燈、及/或音訊裝置。
網路介面812使得積體電路佈局產生系統800能夠與連接有一或多個其他電腦系統的網路814通訊。網路介面812包括例如藍芽（BLUETOOTH）、無線保真（WIFI）、全球互通微波存取（WIMAX）、通用封包無線電服務（GPRS）、或寬頻分碼多重存取（WCDMA）等無線網路介面；或者例如乙太網路（ETHERNET）、通用序列匯流排（USB）、或IEEE-1394等有線網路介面。在一些實施例中，方法100、300、或500中的一或多者是在兩個或更多個積體電路佈局產生系統800中實作，且例如一或多個佈局規則820、一或多個佈局822、或位置資料824等資訊在不同的系統800之間透過網路814進行交換。
積體電路佈局產生系統800被配置成接收與產生積體電路佈局相關的資訊。所述資訊透過匯流排808而遞送至處理器802且接著作為一或多個佈局規則820、一或多個佈局822、位置資料824、或指令806儲存於電腦可讀取儲存媒體804中。在一些實施例中，所述一或多個佈局規則820是在操作105（圖1）及/或方法300（圖3）及/或方法500（圖5）中被存取。在一些實施例中，所述一或多個佈局822是在操作110及120（圖1）及/或方法300（圖3）及/或方法500（圖5）中被存取。在一些實施例中，位置資料824是在操作125至155（圖1）及/或操作510（圖5）中的一或多者中被存取。
透過被配置成執行方法100、300、及500中的一部分或全部，積體電路佈局產生系統800能夠達成以上參照方法100、300、及500、以及圖1至圖6所論述的優點。
圖9是根據一些實施例的積體電路製造系統900及與其相關聯的積體電路製造流程的方塊圖。
大體來說，系統900產生佈局（例如，以上參照圖1至圖2E所論述的積體電路佈局200、以上參照圖1及圖2F至圖2J所論述的佈局210、以上參照圖5及圖6所論述的佈局600、或以上參照圖3至圖4B所論述的胞元400、或類似物中的任一者）。基於所述佈局，系統900製作以下中的至少一者：（A）一或多個半導體罩幕或者（B）初步半導體積體電路的一膜層中的至少一個組件。
在圖9中，積體電路製造系統900包括例如設計機構（design house）920、罩幕機構（mask house）930、及積體電路製造商/製作商（「fab」）950等實體，所述實體在與製造積體電路裝置960相關的設計、開發、及製造循環及/或服務中彼此進行交互（interact）。系統900中的各實體是由通訊網路進行連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同的網路，例如內部網路（intranet）及網際網路（Internet）。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一或多者進行交互並向其他實體中的一或多者提供服務及/或自其他實體中的所述一或多者接收服務。在一些實施例中，設計機構920、罩幕機構930、及積體電路製作廠950中的兩者或更多者由單一的較大的公司擁有。在一些實施例中，設計機構920、罩幕機構930、及積體電路製作廠950中的兩者或更多者同時存在於一共用設施中且使用共用資源。
設計機構（或設計團隊）920產生積體電路設計佈局922。積體電路設計佈局922包括為積體電路裝置960設計的各種幾何圖案。所述幾何圖案對應於構成欲被製作的積體電路裝置960的各種組件之金屬層、氧化物層或半導體層的圖案。各種膜層進行組合以形成各種積體電路特徵。舉例而言，積體電路設計佈局922的一部分包括欲形成於半導體基底（例如，矽晶圓）中之例如主動區域、閘電極、源極及汲極、層間內連線的金屬線或通孔、以及結合接墊（bonding pad）的開口等各種積體電路特徵、以及設置於所述半導體基底上的各種材料層。設計機構920實作恰當的設計過程以形成積體電路設計佈局922。設計過程包括邏輯設計、實體設計、或放置及路由中的一或多者。積體電路設計佈局922是以具有幾何圖案的資訊的一或多個資料檔案呈現。舉例而言，積體電路設計佈局922可被表達成GDSII檔案格式或DFII檔案格式。
罩幕機構930包括資料準備（data preparation）932及罩幕製作（mask fabrication）944。罩幕機構930使用積體電路設計佈局922以根據積體電路設計佈局922來製造欲用於製作積體電路裝置960的各種層的一或多個罩幕。罩幕機構930執行罩幕資料準備932，其中積體電路設計佈局922被轉譯成代表性資料檔案（representative data file，RDF）。罩幕資料準備932向罩幕製作944提供代表性資料檔案。罩幕製作944包括罩幕寫入器（mask writer）。罩幕寫入器將代表性資料檔案轉換成基底（例如罩幕（罩版（reticle））或半導體晶圓）上的影像（image）。設計佈局透過罩幕資料準備932來進行調處以遵從罩幕寫入器的特定特性及/或積體電路製作廠950的要求。在圖9中，罩幕資料準備932及罩幕製作944被示作單獨的元件。在一些實施例中，罩幕資料準備932及罩幕製作944可被籠統地稱作罩幕資料準備。
在一些實施例中，罩幕資料準備932包括光學近接修正（optical proximity correction，OPC），光學近接修正使用微影增強技術（lithography enhancement technique）來補償例如可能因繞射（diffraction）、干涉、其他製程效應或類似因素所引起的影像誤差（image error）。光學近接修正會對積體電路設計佈局922進行調整。在一些實施例中，罩幕資料準備932更包括解析度增強技術（resolution enhancement technique，RET），例如離軸照明（off-axis illumination）、亞解析度輔助特徵（sub-resolution assist feature）、相移罩幕（phase-shifting mask）、其他適合的技術、或類似物、或者其組合。在一些實施例中，亦使用將光學近接修正作為逆向成像問題進行處理的逆向微影技術（inverse lithography technology，ILT）。
在一些實施例中，罩幕資料準備932包括罩幕規則檢查器（mask rule checker，MRC），所述罩幕規則檢查器包含特定幾何約束條件及/或連接性約束條件的一組罩幕創建規則（mask creation rule）來檢查已歷經光學近接修正中的各過程之後的積體電路設計佈局，以確保具有為半導體製造製程中的可變性（variability）或類似物之足夠的餘裕（margin）。在一些實施例中，罩幕規則檢查器修改積體電路設計佈局以補償罩幕製作944期間的限制，此可解除由光學近接修正實行的修改中的一部分以滿足罩幕創建規則。
在一些實施例中，罩幕資料準備932包括微影製程檢查（lithography process checking，LPC），所述微影製程檢查對由積體電路製作廠950實作之用以製作積體電路裝置960的加工進行模擬。微影製程檢查基於積體電路設計佈局922來模擬此加工以創建一經模擬之已製造的裝置（例如，積體電路裝置960）。微影製程檢查模擬中的加工參數可包括與積體電路製造循環的各種製程相關聯的參數、與用於製造積體電路的工具相關聯的參數、及/或製造製程的其他態樣（aspects）。微影製程檢查慮及各種因數，例如空中影像對比（aerial image contrast）、焦點深度（depth of focus，DOF）、罩幕誤差增強因數（mask error enhancement factor，MEEF）、其他適合的因數、或類似因數、或者其組合。在一些實施例中，在已透過微影製程檢查而創建經模擬之已製造的裝置之後，若所述模擬裝置的形狀不夠接近於滿足設計規則，則重複使用光學近接修正及/或罩幕規則檢查器以進一步完善積體電路設計佈局922。
應理解，為清晰起見，對以上對罩幕資料準備932的說明進行了簡化。在一些實施例中，資料準備932包括例如邏輯運算（logic operation，LOP）等額外特徵以根據製造規則來修改積體電路設計佈局。另外，在資料準備932期間施加至積體電路設計佈局922的製程可以各種不同的次序執行。
在罩幕資料準備932之後及在罩幕製作944期間，基於經修改積體電路設計佈局來製作一個罩幕或由多個罩幕所形成的群組。在一些實施例中，基於經修改積體電路設計佈局，使用電子束（electron-beam，e-beam）或多重電子束機制在罩幕（光罩或罩版）上形成圖案。所述罩幕可以各種技術形成。在一些實施例中，所述罩幕是使用二元技術（binary technology）來形成。在一些實施例中，罩幕圖案包括不透明區及透明區。可用於曝光已塗佈於晶圓上的影像敏感性材料層（例如，光阻）的輻射束（例如，紫外光（ultraviolet，UV）束）被不透明區遮擋且透射過透明區。在一個實例中，二元罩幕（binary mask）包括透明基底（例如，熔融石英（fused quartz））及塗佈於所述罩幕的不透明區中的不透明材料（例如，鉻）。在另一實例中，罩幕是使用相移技術來形成。在相移罩幕（phase shift mask，PSM）中，形成於所述罩幕上的圖案中的各種特徵被配置成具有恰當的相差（phase difference）以增強解析度及成像品質。在各種實例中，相移罩幕可為衰減式相移罩幕（attenuated PSM）或交替式相移罩幕。透過罩幕製作944而產生的一或多個罩幕被用於各種製程中。舉例而言，所述一或多個罩幕被用於在半導體晶圓中形成各種摻雜區的離子植入製程（ion implantation process）中、被用於在半導體晶圓中形成各種蝕刻區的蝕刻製程（etching process）中、及/或被用於其他適合的製程中。
積體電路製作廠950為包括用於製作各種不同積體電路產品的一或多個製造設施的積體電路製作工廠。在一些實施例中，積體電路製作廠950為半導體代工廠。舉例而言，可存在一種製造設施可用於多個積體電路產品的前端製作（生產線前端（front-end-of-line，FEOL）製作），同時第二種製造設施可提供用於積體電路產品的內連及封裝的後端製作（生產線後端（back-end-of-line，BEOL）製作），且第三種製造設施可提供其他代工業務服務。
積體電路製作廠950使用由罩幕機構930製作的罩幕（一或多個罩幕）來製作積體電路裝置960。因此，積體電路製作廠950至少間接地使用積體電路設計佈局922來製作積體電路裝置960。在一些實施例中，積體電路製作廠950使用所述罩幕（一或多個罩幕）來製作半導體晶圓952以形成積體電路裝置960。半導體晶圓952包括矽基底或上面形成有材料層的其他恰當的基底。半導體晶圓更包括（在後續製造步驟處形成的）各種摻雜區、介電特徵、多級內連線（multilevel interconnect）、或類似物中的一或多者。
例如在於2016年2月9日獲得授權的美國專利第9,256,709號、於2015年10月1日公開的美國預先授權公開案第20150278429號、於2014年2月6日公開的美國預先授權公開案第20140040838號、及於2007年8月21日獲得授權的美國專利第7,260,442中能找到與積體電路（IC）製造系統（例如，以上參照圖9所論述的系統900）及和其相關聯的積體電路製造流程有關的細節，所述美國專利及美國預先授權公開案中的每一者的全文併入本案供參考。
在一些實施例中，一種產生積體電路的佈局的方法包括：辨識積體電路佈局中的第一胞元中的目標引腳，所述第一胞元鄰近於第二胞元且與所述第二胞元共享邊界；判斷所述目標引腳是否能夠延伸至所述第二胞元內；以及基於所述目標引腳能夠延伸至所述第二胞元內的判斷，將所述目標引腳修改成包括向所述第二胞元內延伸的延伸部，所述目標引腳由此穿過所述共享邊界。所述辨識、所述判斷、或所述修改中的至少一者是由電腦的處理器執行。在一些實施例中，所述修改所述目標引腳包括對金屬零導電結構進行延伸。在一些實施例中，所述修改所述目標引腳包括基於上覆導電結構的軌條來計算所述延伸部的長度。在一些實施例中，所述修改所述目標引腳包括基於最小通孔封閉規則來計算所述延伸部的長度。在一些實施例中，所述第二胞元包括與所述目標引腳對齊的邊界引腳，且所述方法更包括增大所述邊界引腳與所述共享邊界之間的間距。在一些實施例中，所述增大所述間距包括對所述邊界引腳執行金屬零切割。在一些實施例中，所述方法更包括將訊號導線路由至所述延伸部。在一些實施例中，所述第一胞元或所述第二胞元包括另一引腳，且所述方法更包括在所述共享邊界處對所述另一引腳執行金屬零切割。
在一些實施例中，一種半導體結構包括：第一裝置區，所述第一裝置區包含第一邏輯裝置的第一主動區域的全部；第二裝置區，所述第二裝置區包含第二邏輯裝置的第二主動區域的全部，其中所述第二裝置區與所述第一裝置區共享邊界。所述半導體結構亦包括：第一金屬零引腳，局部地定位於所述第一裝置區內且局部地定位於所述第二裝置區內，並且跨越所述邊界延伸；以及通孔，接觸所述第一金屬零引腳，其中自所述通孔的中心至所述邊界的距離小於或等於第一預定距離。在一些實施例中，所述第一預定距離等於所述通孔的寬度的一半加上金屬零最小通孔封閉長度。在一些實施例中，所述半導體結構亦包括與所述第一金屬零引腳對齊的第二金屬零引腳，其中所述第二金屬零引腳完全定位於所述第一裝置區或所述第二裝置區內，且所述第一金屬零引腳與所述第二金屬零引腳以第二距離相隔開，所述第二距離大於第二預定距離。在一些實施例中，所述半導體結構亦包括與所述通孔接觸的金屬一導線。在一些實施例中，所述通孔是多個通孔中的第一通孔且所述金屬一導線是多個金屬一導線中的第一金屬一導線，其中所述多個金屬一導線中的每一者與所述多個通孔中的一個對應的通孔對齊，所述多個金屬一導線包括上覆於所述第一裝置區上的第二金屬一導線以及上覆於所述第二裝置區上的第三金屬一導線，所述第一金屬一導線與所述第二金屬一導線具有與金屬一最小間距規則對應的節距，且所述第一金屬一導線與所述第三金屬一導線具有與所述金屬一最小間距規則對應的節距。在一些實施例中，所述金屬一導線上覆於所述邊界上。
在一些實施例中，一種積體電路佈局產生系統包括：處理器；以及非暫時性電腦可讀取儲存媒體，包括一或多個程式的電腦程式碼。所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起使所述系統：接收第一胞元，所述第一胞元包括第一金屬零結構；接收第二胞元；將所述第一胞元鄰近於所述第二胞元放置於積體電路佈局中，由此所述第一胞元與所述第二胞元共享邊界；接收金屬零間距規則。基於所述金屬零間距規則，使所述第一金屬零結構延伸跨越所述邊界並延伸至所述第二胞元內，且基於所述第一胞元及所述第二胞元產生半導體結構的佈局。在一些實施例中，將所述第二胞元中的第二金屬零結構辨識為邊界引腳，以及減小所述第二金屬零結構的尺寸。在一些實施例中，基於所述第二金屬零結構與所述邊界之間的空間不含有額外金屬零結構，將所述第二胞元中的所述第二金屬零結構辨識為所述邊界引腳。在一些實施例中，基於所述第二金屬零結構與所述第一金屬零結構對齊而減小所述第二金屬零結構的所述尺寸。在一些實施例中，基於金屬零最小間距規則，將所述第二金屬零結構的所述尺寸減小。在一些實施例中，基於所述佈局而產生一組罩幕。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明實施例的各個態樣。熟習此項技術者應知，其可容易地使用本發明實施例作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明實施例的精神及範圍，而且他們可在不背離本發明實施例的精神及範圍的條件下對其作出各種改變、代替、及更改。
4P1、4P2、4P3、4P4、4P5、4P6、4P7、6PA1、6PB1、PA1、PA2、PA3、PA4、PA5、PA6、PB1、PB2、PB3、PB4、PB5、PB6‧‧‧引腳
4S1、4S2、4S3、4S4、4S5‧‧‧邊界間距
6PB1EXT‧‧‧延伸部
100、300、500‧‧‧方法
105、110、115、120、125、130、135、140、145、150、155、310、320、330、340、510、520、530、540、550、560‧‧‧操作
200‧‧‧積體電路佈局
200A、210A、600A‧‧‧胞元/第一胞元
200AB、210AB、400B‧‧‧邊界
200B、600B‧‧‧胞元/第二胞元
200SB、210SB‧‧‧邊界/共享邊界
210、600‧‧‧佈局/積體電路佈局
210B‧‧‧第二胞元
400‧‧‧胞元
600SB、700SB‧‧‧共享邊界
700‧‧‧半導體結構
700A‧‧‧第一裝置區
700B‧‧‧第二裝置區
700P1‧‧‧第一電源軌
700P2‧‧‧第二電源軌
710A‧‧‧主動區域/第一主動區域
710B‧‧‧主動區域/第二主動區域
720A‧‧‧第一主動區域
720B‧‧‧第二主動區域
730A、740A‧‧‧第一閘極結構
730B、740B‧‧‧第二閘極結構
800‧‧‧系統/積體電路佈局產生系統
802‧‧‧處理器/硬體處理器
804‧‧‧電腦可讀取儲存媒體/非暫時性電腦可讀取儲存媒體
806‧‧‧指令/電腦程式指令
808‧‧‧匯流排
810‧‧‧輸入/輸出介面
812‧‧‧網路介面
814‧‧‧網路
820‧‧‧佈局規則
822‧‧‧佈局
824‧‧‧位置資料
900‧‧‧系統/積體電路製造系統
920‧‧‧設計機構
922‧‧‧積體電路設計佈局
930‧‧‧罩幕機構
932‧‧‧資料準備/罩幕資料準備
944‧‧‧罩幕製作
950‧‧‧積體電路製造商/製作商/積體電路製作廠
952‧‧‧半導體晶圓
960‧‧‧積體電路裝置
D、DV1、O1、O2‧‧‧距離
MW1、MW2、MW3、MW4、MW5‧‧‧金屬導線
P1‧‧‧第一金屬零引腳
P2‧‧‧第二金屬零引腳
PB1CUT、PB3CUT、PB4CUT、PB6CUT‧‧‧導線切割
PB2EXT、PB5EXT‧‧‧延伸部
S1、S2、S3、S4‧‧‧間距
T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15、T16、T17、T18、T19、T20、TRK‧‧‧軌條
V1、V2、V3、V4、V5、V6、VIA1、VIA2‧‧‧通孔
W‧‧‧寬度
WIRE1、WIRE2‧‧‧金屬導線
X‧‧‧方向/水平方向
XV1、XV2、XV3、XV4、XV5、X1、X2、X3、X4、X5、X6‧‧‧位置
Y‧‧‧方向/垂直方向
結合附圖閱讀以下詳細說明，以較佳地理解本發明實施例的各個態樣。應注意，根據本產業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據一些實施例之產生積體電路的佈局的方法的流程圖。 圖2A至圖2E是根據一些實施例繪示產生積體電路佈局的各種階段處的積體電路佈局之示意圖。 圖2F至圖2J是根據一些實施例繪示產生積體電路佈局的各種階段處的積體電路佈局之示意圖。 圖3是根據一些實施例之更新胞元的邊界間距配置的方法的流程圖。 圖4A及圖4B是根據一些實施例繪示在更新邊界間距配置的兩個階段處的胞元的佈局之示意圖。 圖5是根據一些實施例之判斷目標引腳向鄰近胞元內延伸的可延伸性的方法的流程圖。 圖6是根據一些實施例繪示的積體電路佈局之示意圖。 圖7A及圖7B是根據一些實施例繪示的半導體結構之示意圖。 圖8是根據一些實施例繪示的積體電路佈局產生系統的示意圖。 圖9是根據一些實施例繪示的積體電路製造系統及與其相關聯的積體電路製造流程的示意圖。

Claims (20)

  1. 一種產生積體電路的佈局的方法，所述方法包括： 辨識積體電路佈局中的第一胞元中的目標引腳，所述第一胞元鄰近於第二胞元且與所述第二胞元共享邊界； 判斷所述目標引腳是否能夠延伸至所述第二胞元內；以及 基於所述目標引腳能夠延伸至所述第二胞元內的判斷，將所述目標引腳修改成包括向所述第二胞元內延伸的延伸部，所述目標引腳由此穿過所述共享邊界， 其中所述辨識、所述判斷、或所述修改中的至少一者是由電腦的處理器執行。
  2. 如申請專利範圍第1項所述的方法，其中所述修改所述目標引腳包括對金屬零導電結構進行延伸。
  3. 如申請專利範圍第1項所述的方法，其中所述修改所述目標引腳包括基於上覆導電結構的軌條來計算所述延伸部的長度。
  4. 如申請專利範圍第1項所述的方法，其中所述修改所述目標引腳包括基於最小通孔封閉規則來計算所述延伸部的長度。
  5. 如申請專利範圍第1項所述的方法，其中 所述第二胞元包括與所述目標引腳對齊的邊界引腳，且 所述方法更包括增大所述邊界引腳與所述共享邊界之間的間距。
  6. 如申請專利範圍第5項所述的方法，其中所述增大所述間距包括對所述邊界引腳執行金屬零切割。
  7. 如申請專利範圍第1項所述的方法，更包括將訊號導線路由至所述延伸部。
  8. 如申請專利範圍第1項所述的方法，其中 所述第一胞元或所述第二胞元包括另一引腳，且 所述方法更包括在所述共享邊界處對所述另一引腳執行金屬零切割。
  9. 一種半導體結構，包括： 第一裝置區，所述第一裝置區包含第一邏輯裝置的第一主動區域的全部； 第二裝置區，所述第二裝置區包含第二邏輯裝置的第二主動區域的全部，其中所述第二裝置區與所述第一裝置區共享邊界； 第一金屬零引腳，局部地定位於所述第一裝置區內且局部地定位於所述第二裝置區內，並且跨越所述邊界延伸；以及 通孔，接觸所述第一金屬零引腳，其中自所述通孔的中心至所述邊界的距離小於或等於第一預定距離，所述第一預定距離基於金屬零最小通孔封閉長度。
  10. 如申請專利範圍第9項所述的半導體結構，其中所述第一預定距離等於所述通孔的寬度的一半加上所述金屬零最小通孔封閉長度。
  11. 如申請專利範圍第9項所述的半導體結構，更包括與所述第一金屬零引腳對齊的第二金屬零引腳，其中 所述第二金屬零引腳完全定位於所述第一裝置區或所述第二裝置區內，且 所述第一金屬零引腳與所述第二金屬零引腳以第二距離相隔開，所述第二距離大於第二預定距離。
  12. 如申請專利範圍第11項所述的半導體結構，更包括與所述通孔接觸的金屬一導線。
  13. 如申請專利範圍第12項所述的半導體結構，其中 所述通孔是多個通孔中的第一通孔； 所述金屬一導線是多個金屬一導線中的第一金屬一導線， 其中 所述多個金屬一導線中的每一者與所述多個通孔中的一個對應的通孔對齊， 所述多個金屬一導線包括上覆於所述第一裝置區上的第二金屬一導線以及上覆於所述第二裝置區上的第三金屬一導線， 所述第一金屬一導線與所述第二金屬一導線具有與金屬一最小間距規則對應的節距，且 所述第一金屬一導線與所述第三金屬一導線具有與所述金屬一最小間距規則對應的節距。
  14. 如申請專利範圍第12項所述的半導體結構，其中所述金屬一導線上覆於所述邊界上。
  15. 一種積體電路佈局產生系統，包括： 處理器；以及 非暫時性電腦可讀取儲存媒體，包括一或多個程式的電腦程式碼，所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起使所述系統： 接收第一胞元，所述第一胞元包括第一金屬零結構； 接收第二胞元； 將所述第一胞元鄰近於所述第二胞元放置於積體電路佈局中，由此所述第一胞元與所述第二胞元共享邊界； 接收金屬零間距規則； 基於所述金屬零間距規則，使所述第一金屬零結構延伸跨越所述邊界並延伸至所述第二胞元內；以及 基於所述第一胞元及所述第二胞元產生半導體結構的佈局。
  16. 如申請專利範圍第15項所述的積體電路佈局產生系統，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述系統： 將所述第二胞元中的第二金屬零結構辨識為邊界引腳；以及 減小所述第二金屬零結構的尺寸。
  17. 如申請專利範圍第16項所述的積體電路佈局產生系統，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述系統： 基於所述第二金屬零結構與所述邊界之間的空間不含有額外金屬零結構，將所述第二胞元中的所述第二金屬零結構辨識為所述邊界引腳。
  18. 如申請專利範圍第16項所述的積體電路佈局產生系統，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述系統： 基於所述第二金屬零結構與所述第一金屬零結構對齊，減小所述第二金屬零結構的所述尺寸。
  19. 如申請專利範圍第16項所述的積體電路佈局產生系統，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述系統： 基於金屬零最小間距規則，將所述第二金屬零結構的所述尺寸減小。
  20. 如申請專利範圍第15項所述的積體電路佈局產生系統，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述系統基於所述佈局而產生一組罩幕。
TW107112532A 2017-09-28 2018-04-12 積體電路佈局方法、結構及系統 TWI656607B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762565005P 2017-09-28 2017-09-28
US62/565,005 2017-09-28
US15/878,009 2018-01-23
US15/878,009 US10402534B2 (en) 2017-09-28 2018-01-23 Integrated circuit layout methods, structures, and systems

Publications (2)

Publication Number Publication Date
TWI656607B TWI656607B (zh) 2019-04-11
TW201916259A true TW201916259A (zh) 2019-04-16

Family

ID=65809148

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107112532A TWI656607B (zh) 2017-09-28 2018-04-12 積體電路佈局方法、結構及系統

Country Status (4)

Country Link
US (3) US10402534B2 (zh)
KR (1) KR102058224B1 (zh)
CN (1) CN109585371B (zh)
TW (1) TWI656607B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018122541A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Stiftmodifizierung für standardzellen
DE102018124711B4 (de) * 2017-11-21 2024-01-11 Taiwan Semiconductor Manufacturing Co. Ltd. Layout-Verfahren für Standardzellenstrukturen
US10769342B2 (en) * 2018-10-31 2020-09-08 Taiwan Semiconductor Manufacturing Company Ltd. Pin access hybrid cell height design
US11062074B2 (en) * 2019-05-15 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Boundary cell
US10963616B1 (en) * 2019-12-30 2021-03-30 Cadence Design Systems, Inc. Systems and methods of aligning sets of wires with minimum spacing rules
US11836425B2 (en) * 2020-02-18 2023-12-05 Synopsys, Inc. Engineering change orders with consideration of adversely affected constraints
US11764201B2 (en) 2020-04-02 2023-09-19 Samsung Electronics Co., Ltd. Integrated circuit including standard cells
US11829698B2 (en) * 2020-08-17 2023-11-28 Synopsys, Inc. Guided power grid augmentation system and method
US20220327277A1 (en) * 2021-04-08 2022-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Routing structure of semiconductor device and forming method thereof
CN118551721B (zh) * 2024-07-30 2024-10-18 上海聪链信息科技有限公司 N12设计中的防违例绕线方法、装置、设备及存储介质

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6691290B1 (en) 2002-05-02 2004-02-10 Taiwan Semiconductor Manufacturing Company Diagnostic algorithm of second order metal rule for standard library below 0.13 μm
JP4312784B2 (ja) * 2006-10-26 2009-08-12 Ｎｅｃエレクトロニクス株式会社 Ｅｓｄ解析装置、ｅｓｄ解析プログラム、半導体装置の設計方法、半導体装置の製造方法
JP2009021482A (ja) * 2007-07-13 2009-01-29 Nec Electronics Corp 半導体集積回路の自動レイアウト装置及びプログラム
CN101430724A (zh) * 2007-11-09 2009-05-13 英业达股份有限公司 布线可行性评估方法
US8266571B2 (en) * 2008-06-10 2012-09-11 Oasis Tooling, Inc. Methods and devices for independent evaluation of cell integrity, changes and origin in chip design for production workflow
CN101661517B (zh) * 2008-08-25 2012-02-15 扬智科技股份有限公司 芯片布局方法
US8677292B2 (en) 2009-04-22 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell-context aware integrated circuit design
US8742464B2 (en) * 2011-03-03 2014-06-03 Synopsys, Inc. Power routing in standard cells
US10083269B2 (en) * 2013-11-19 2018-09-25 Arm Limited Computer implemented system and method for generating a layout of a cell defining a circuit component
US9355205B2 (en) * 2013-12-20 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of a three dimensional integrated circuit
JP6449082B2 (ja) 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
US10242148B2 (en) 2014-08-25 2019-03-26 Mediatek Inc. Integrated circuit and routing design of the same
KR102397391B1 (ko) 2014-10-01 2022-05-12 삼성전자주식회사 집적 회로 및 상기 집적 회로의 레이아웃 설계 방법
KR102349417B1 (ko) 2015-07-16 2022-01-10 삼성전자 주식회사 전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치
KR102678555B1 (ko) * 2016-10-05 2024-06-26 삼성전자주식회사 변형 셀을 포함하는 집적 회로 및 그 설계 방법

Also Published As

Publication number Publication date
US11138362B2 (en) 2021-10-05
US10776557B2 (en) 2020-09-15
KR20190037072A (ko) 2019-04-05
CN109585371A (zh) 2019-04-05
TWI656607B (zh) 2019-04-11
KR102058224B1 (ko) 2019-12-20
US20190171788A1 (en) 2019-06-06
US20190095573A1 (en) 2019-03-28
US10402534B2 (en) 2019-09-03
CN109585371B (zh) 2020-12-29
US20200410154A1 (en) 2020-12-31

Similar Documents

Publication Publication Date Title
TWI656607B (zh) 積體電路佈局方法、結構及系統
US10769342B2 (en) Pin access hybrid cell height design
TWI657560B (zh) 半導體裝置及產生佈局的方法
US11177256B2 (en) Odd-fin height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US11675961B2 (en) Engineering change order cell structure having always-on transistor
CN108932360B (zh) 集成电路及其制造方法
US11030372B2 (en) Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
TWI681520B (zh) 積體電路結構、產生積體電路佈局圖的方法及積體電路佈局圖產生系統
US11741288B2 (en) Routing-resource-improving method of generating layout diagram, system for same and semiconductor device
US20240096866A1 (en) Active zones with offset in semiconductor cell
US20210240903A1 (en) Metal cut region location system
US20230289508A1 (en) Dummy cells placed adjacent functional blocks
US20230222278A1 (en) Method for generating routing structure of semiconductor device