KR20190036540A

KR20190036540A - 자동 테스트 장비의 채널에 의해 소싱된 전류 결합

Info

Publication number: KR20190036540A
Application number: KR1020197004831A
Authority: KR
Inventors: 더글라스 더블유. 파운즈
Original assignee: 테라다인 인코퍼레이티드
Priority date: 2016-08-26
Filing date: 2017-05-25
Publication date: 2019-04-04
Also published as: CN109564261A; WO2018038780A1; CN109564261B; TW201809700A; US20180059172A1; KR102402458B1; US10060968B2; TWI746563B

Abstract

예시적인 테스트 시스템은, 다수의 채널들 각각이 전압을 가하고 전류를 소싱하도록 구성된 상기 다수의 채널들; 및 피시험 장치(DUT)로의 단일 채널 상의 출력을 위해 결합된 전류를 생성하도록 상기 다수의 채널들에 소싱된 전류를 결합하는 회로;를 포함하고, 상기 다수의 채널들 각각은 상기 결합된 전류에 대한 상기 채널의 기여를 제어하기 위한 부하 분담 저항기를 포함한다.

Description

자동 테스트 장비의 채널에 의해 소싱된 전류 결합

본 명세서는 일반적으로 자동 테스트 장비의 다수의 채널에 의해 소싱된 전류를 결합하여 피시험 장치에 출력하기 위해 결합된 전류를 생성하는 것에 관한 것이다.

자동 테스트 장비(ATE: Automatic Test Equipment)는 자동화된, 일반적으로 컴퓨터로 구동되는, 장치 테스트용 시스템을 가리킨다. ATE에 의해 테스트된 장치를 일반적으로 피시험 장치(DUT)라고 한다. ATE는 전형적으로 컴퓨터 시스템 및 하나 이상의 테스트 기기 또는 대응하는 기능을 갖는 단일 장치를 포함한다. ATE는 DUT에 테스트 신호를 제공하고, DUT로부터 응답 신호를 수신하고, DUT가 테스트 조건을 충족하는지 여부를 판정하도록 처리하기 위해 이러한 응답 신호를 포워딩할 수 있다. 예를 들어, 일부 구현 예에서, ATE는 DUT에 전압을 가하고 DUT에 전류를 공급할 수 있다.

본 발명에 따르면, 자동 테스트 장비의 다수의 채널에 의해 소싱된 전류를 결합하여 피시험 장치에 출력하기 위해 결합된 전류를 생성할 수 있다.

예시적인 테스트 시스템은: 다수의 채널들 각각이 전압을 가하고 전류를 소싱하도록 구성된 상기 다수의 채널들; 및 상기 다수의 채널에 의해 소싱된 전류를 결합하여 단일 채널에서 피시험 장치(DUT)로 출력하기 위해 결합된 전류를 생성하는 회로;를 포함한다. 상기 다수의 채널들 각각은 상기 결합된 전류에 대한 채널의 기여를 제어하기 위해 부하 분담 저항기를 포함할 수 있다. 예시적 테스트 시스템은 다음 특징 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.

상기 다수의 채널은 마스터 채널 및 슬레이브 채널을 포함할 수 있고, 상기 마스터 채널은 상기 단일 채널이며, 상기 마스터 채널은 제1 포스 라인 및 제1 센스 라인을 구비하고, 상기 마스터 채널은 상기 제1 포스 라인 상의 제1 부하 분담 저항기를 구비하고 상기 제1 포스 라인과 상기 제1 센스 라인 사이의 전압 강하를 경험한다. 상기 회로는: 전압 강하를 검출하는 검출기 회로; 및 상기 검출된 전압 강하에 기초한 전압을 상기 슬레이브 채널로 도입하도록 구성가능한 임피던스 회로;를 포함할 수 있다. 상기 슬레이브 채널은 제2 로드 분담 저항기를 포함하는 제2 포스 라인 및 상기 임피던스 회로를 포함하는 제2 센스 라인을 포함할 수 있으며, 상기 제2 포스 라인은 상기 마스터 채널에 전류를 제공하기 위해 상기 제1 포스 라인에 연결된다. 상기 검출기 회로는 상기 제1 포스 라인에 연결된 제1 입력 및 제1 센스 라인에 연결된 제2 입력을 갖는 계측 증폭기(instrumentation amplifier)를 포함할 수 있으며, 상기 제1 부하 분담 저항기는 상기 제1 입력과 상기 DUT 사이에 연결된다. 상기 임피던스 회로는 가변 저항을 포함할 수 있다.

각 채널의 부하 분담 저항기는 동일한 저항을 가질 수 있다. 상이한 채널의 부하 분담 저항기는 상이한 저항을 가질 수 있다. 각 채널의 부하 분담 저항기는 결합된 전류에 대한 각 채널의 기여를 제어하여 결합된 전류에 대한 각 채널의 기여가 동일하거나 지정된 비율 또는 크기가 되도록 할 수 있다. 다수의 채널은 결합된 전류를 단일 채널 상에서 출력할 때 포스 전압 모드에서 작동하도록 구성될 수 있다.

상기 다수의 채널은 마스터 채널 및 다수의 슬레이브 채널을 포함할 수 있고, 상기 마스터 채널은 상기 단일 채널이며, 상기 마스터 채널은 제1 포스 라인 및 제1 센스 라인을 포함하고, 상기 마스터 채널은 상기 제1 포스 라인 상의 제1 부하 분담 저항기를 포함하고, 상기 제1 포스 라인과 상기 제1 센스 라인 사이의 전압 강하를 경험한다. 상기 회로는: 전압 강하를 검출하도록 구성된 검출기 회로; 및 상기 다수의 슬레이브 채널들 각각에 포함되고 상기 다수의 슬레이브 채널들 각각으로의 상기 검출된 전압 강하에 기초한 전압을 도입하도록 구성 가능한 임피던스 회로;를 포함한다.

예시적인 방법은, 테스트 전자 장치와 피시험장치(DUT) 사이의 채널상의 포스 라인과 센스 라인 사이의 전압 강하를 검출하는 단계로서, 상기 채널은 마스터 채널이고 상기 포스 라인 상에 부하 분담 저항기를 구비하는 상기 검출하는 단계; 상기 전압 강하에 기초하여 전압을 다수의 슬레이브 채널로 도입하는 단계로서, 상기 다수의 슬레이브 채널 각각은 부하 분담 저항기를 구비하는 포스 라인을 가지며, 각각의 포스 라인의 상기 부하 분담 저항기는 대응하는 포스 라인으로부터 출력된 전류의 크기를 제어하는 상기 도입하는 단계; 및 상기 DUT로 출력하기 위한 결합된 전류를 생성하기 위해 상기 다수의 슬레이브 채널로부터의 전류를 상기 마스터 채널로부터의 전류와 결합하는 단계;를 포함한다. 상기 예시적인 방법은 다음 특징들 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.

상기 전압 강하는 상기 포스 라인으로부터의 입력 및 상기 센스 라인으로부터의 입력을 수신하는 계측 증폭기에 의해 부하 분담 저항기 및 마스터 채널의 포스 접촉 저항을 가로 질러 검출될 수 있고, 상기 계측 증폭기는 상기 전압 강하에 기초하는 신호를 출력하고, 상기 다수의 슬레이브 채널로 도입된 전압은 상기 신호에 기초한다. 상기 마스터 채널의 부하 분담 저항기는 상기 다수의 슬레이브 채널 각각의 부하 분담 저항기와 동일한 저항을 가질 수 있다. 상기 마스터 채널 또는 다수의 슬레이브 채널의 적어도 하나의 부하 분담 저항기는 상기 마스터 채널 또는 상기 다수의 슬레이브 채널의 적어도 하나의 다른 부하 분담 저항기와 상이한 저항을 가질 수 있다. 상기 다수의 슬레이브 채널들 각각은 센스 라인을 가질 수 있고, 상기 전압은 상기 다수의 슬레이브 채널들의 각각의 상기 센스 라인에 도입될 수 있다. 상기 슬레이브 채널의 각각에 도입된 상기 전압은 상기 마스터 채널에서 검출된 상기 전압 강하와 같을 수 있다.

예시적 테스트 장비는 피시험 장치(DUT)로 전압을 가하고 전류를 소싱하는 마스터 채널; 및 상기 마스터 채널을 따라서 상기 DUT로 출력하기 위한 결합된 전류를 생성하기 위해 상기 마스터 채널로부터의 상기 전류와 다수의 슬레이브 채널의 전류를 결합하는 수단;을 포함할 수 있다. 상기 예시적 테스트 장비는 다음 특징 중 하나 이상을 포함할 수 있다.

상기 마스터 채널 및 다수의 슬레이브 채널 각각은 포스 라인 및 센스 라인을 가질 수 있고, 각 센스 라인은 채널 전류 출력에 영향을 미치는 부하 분담 저항기를 가지고, 각 센스 라인은 상기 마스터 채널 상의 전압 강하에 기초하여 구성 가능하다. 전류들을 결합하는 상기 수단은, 상기 마스터 채널의 포스 라인 및 센스 라인으로부터의 입력들에 기초하여 상기 마스터 채널 상의 전압 강하를 검출하기 위한 계측 증폭기 및 검출된 상기 전압 강하에 기초하여 구성 가능한 각각의 센스 라인상의 임피던스 회로;를 포함할 수 있다. 상기 마스터 채널로부터의 전류 및 다수의 슬레이브 채널들의 각각의 전류는 동일한 값을 가질 수 있다.

본 써머리 부분을 포함하는 본 명세서에서 기술된 특징들 중 2개 이상은 본원에 구체적으로 기술되지 않은 실시 예들을 형성하기 위해 결합될 수 있다.

본원에 기술된 테스트 시스템 및 기술들 또는 그의 일부는 하나 이상의 비일시적 기계 판독가능 저장 매체에 저장되고 본원에 기술된 동작들을 제어하는(예를 들면, 조정하는) 하나 이상의 처리 장치들 상에서 실행가능한 명령어를 포함하는 컴퓨터 프로그램 제품으로서 구현되고 그에 의해 제어될 수 있다. 본원에 기술된 테스트 시스템 및 기술 또는 그의 일부는 다양한 동작을 구현하기 위해 실행가능한 명령어를 저장하는 메모리 및 하나 이상의 처리 장치를 포함할 수 있는 장치, 방법 또는 전자 시스템으로서 구현될 수 있다.

하나 이상의 구현의 상세는 첨부도면 및 하기의 설명에서 기술된다. 다른 특징 및 이점은 상기 설명과 도면, 및 청구범위로부터 명확해질 것이다.

도 1은 DUT로의 출력을 위해 결합된 전류를 생성하기 위해 ATE의 다수의 채널들에 의해 소싱된 전류를 결합하도록 구성된 테스트 기기의 부분의 예시적인 구현의 블록도이다.
도 2는 도 1에 도시된 테스트 기기의 부분에 의해 수행되는 예시적인 프로세스의 흐름도이다.
도 3은 ATE의 예시적인 구성 요소들의 블록도이다.
상이한 도면에서의 유사한 참조번호는 유사한 엘리먼트를 나타낸다.

구성 요소를 테스트하기 위해, 제조업체는 일반적으로 ATE(또는 "테스터")를 사용한다. 테스트 프로그램 세트(TPS)의 명령에 응답하여, 일부 ATE는 자동으로 피시험장치(DUT)에 적용할 입력 신호를 생성하고 출력 신호를 모니터링한다. ATE는 예상되는 응답과 출력 신호를 비교하여 DUT의 결함 여부를 판정한다. ATE는 전형적으로 컴퓨터 시스템 및 하나 이상의 테스트 기기 또는 대응하는 기능을 갖는 단일 장치를 포함한다. 일부 경우에, 테스트 기기는 테스트 프로토콜의 일부로서 DUT에 전압을 가하고 전류를 소싱한다.

ATE를 사용하여 테스트될 수 있는 장치의 예는 회로 및 전자 기기를 포함하는 전자 장치, 컴퓨터 하드웨어 및 소프트웨어, 컴퓨터 메모리(예를 들어, 동적 랜덤 액세스 메모리), 디지털 카메라 센서 등을 포함하지만, 이에 한정되지 않는다.

일부 구현 예에서, 동작 중에, 핀 전자 장치(PE)와 같은 ATE의 회로는 DUT에 전압을 가하고 전류를 소싱 또는 싱크하도록 구성된다. 일부 구현에서, ATE는 전압을 가할 때 제한된 양의 전류 소싱 및 싱킹 성능을 갖는다. 일부 경우에, DUT의 테스트 요구 사항에는 ATE가 제공할 수 있는 것보다 많은 전류가 필요할 수 있다. 본 명세서에서는 ATE의 일부이며, 결합된 전류를 DUT에 전달하기 위해 포스 전압 모드에서 다수의 테스트 기기 또는 테스트 기기 채널을 조합하거나 연결하도록 구성할 수 있는 테스트 기기의 예를 설명한다. 이러한 방식으로 전류를 결합함으로써, 테스트 기기는 단일 채널에서 더 많은 전류를 소싱할 수 있다. 일부 구현 예에서, 각각의 채널은 본원에 기술된 바와 같이, 동일한 양의 전류를 제공하도록 구성될 수 있거나, 상이한 전류량을 제공하기 위해 본원에 기재된 바와 같이 각각의 채널이 구성될 수 있다. 적절한 수의 채널이 안정적으로 조합될 수 있다.

일부 구현 예에서, 상이한 소스로부터의 전류를 결합하는 예시적 테스트 기기(또는 간단히, 기기)는 마스터-슬레이브 채널 구성을 채용한다. 예를 들어, 기기는 기기의 고/저 측면 중 어느 하나에 있을 수 있는 포스/센스 쌍 출력 채널을 가질 수 있다. 센스 라인은 포스 라인에서 켈빈 손실(Kelvin loss)이라고 불리는 것을 조정한다. 켈빈 손실은 부하 분담 저항기(R_SHARE)에서처럼 저항에 접촉하거나 경로에서 저항을 추가하는 등의 이유로 발생할 수 있다. 여기에 설명된 기기는 하나 이상의 슬레이브 채널에서 임피던스를 제어하기 위해 마스터 채널에서 켈빈 손실을 사용한다. 임피던스는 각 슬레이브 채널의 부하 분담 저항기(R_SHARE)와 함께 채널 전류 출력을 밸런싱하고, 일부 경우 각 채널에서의 부하 분담 저항기의 크기에 따라 각 채널로부터의 동일한 전류가 출력되도록 전류를 제어한다. 예시적 테스트 기기는 DUT에 필요한 전류와 각 채널의 전류 소싱 기능에 따라 이 방식으로 적절한 수의 채널을 조합할 수 있다.

도 1은 단일 채널에서의 출력을 위해 결합된 전류를 생성하기 위해 ATE의 다수의 채널로부터의 전류를 결합하도록 구성 가능한 테스트 기기(5)의 일부의 예시적 구현을 도시한다. 일부 구현 예에서, 테스트 기기(5)는 낮은 포스 라인 및 낮은 센스 라인과 높은 포스 라인 및 높은 센스 라인을 갖는 플로팅 전압 전류(VI) 기기이다. 일부 구현 예에서, 플로팅 VI 기기의 상측 또는 하측, 또는 접지 기반 VI 기기에서 여기에 설명된 기술을 사용할 수 있다.

예시적인 기기(5)는 다수의 채널(7, 8, 9)을 포함하며, 각각은 포스 전압 모드에서 전압을 가하고 전류를 소싱하도록 구성 가능하다. 이 예에서는, 세 개의 채널이 표시된다. 그러나 여기에 설명된 것처럼 임의의 적절한 수의 채널이 사용될 수 있다. 이 예에서, 다수의 채널은 마스터 채널(7) 및 슬레이브 채널(8, 9)을 포함한다. 테스트 기기 내의 임의의 적절한 채널은 마스터 또는 슬레이브 채널 중 어느 하나로서 구성될 수 있다.

마스터 채널(7)은 단일 채널이고, 포스 라인(10) 및 센스 라인(11)을 포함한다. 마스터 채널(7)은 포스 라인(10) 상에 부하 분담 저항기(R_SHARE)(12)를 포함한다. 동작 동안(예를 들어, 포스 전압 모드 동안) 마스터 채널(7)은 포스 라인(10)과 센스 라인(11) 사이에 전압 강하를 경험한다. 이 전압 강하는 상술한 켈빈 강하이다. 도 1의 예시에서, 전압 강하는 부분적으로, 마스터 채널 내의 저항기(14)(R_CONTACT)로서 나타낸 포스 접촉 저항에 의해 발생한다. 각각의 슬레이브 채널(8, 9)은 또한 단일 채널을 구성하고, 각각의 슬레이브 채널은 또한 포스 라인("FORCE") 및 센스 라인("SENSE")을 포함한다. 이와 관련하여, 일부 구현 예에서, 예를 들어 스위칭 또는 프로그래밍을 사용하여 본 명세서에 기재된 회로 구성을 변경함으로써, 슬레이브 채널이 마스터 채널로서 구성될 수 있고, 그 반대일 수도 있다.

상술한 바와 같이, 임의의 적절한 수의 채널이 본 명세서에서 설명된 기술을 사용하는 테스트 기기에서 사용될 수 있다. 예를 들어, 도시된 바와 같이, 마스터 채널 및 다수의 슬레이브 채널이 존재할 수 있다. 단일 마스터 채널과 단일 슬레이브 채널이 있을 수 있다. 다수의 마스터 채널이 있을 수 있으며 각 채널은 단일 슬레이브 채널로 작동한다. 다수의 마스터 채널이 있을 수 있으며 각 채널은 다수의 슬레이브 채널을 가지고 작동한다.

도 1의 예에서, DUT(15)에 대한 테스트 프로토콜은 마스터 채널(7)이 단독으로 소싱할 수 있는 것보다 많은 전류를 필요로 한다. 따라서, 기기(5)는 마스터 채널(7)로부터의 전류를 각각의 슬레이브 채널(8, 9)로부터의 전류와 결합하여 마스터 채널(7)을 통해 DUT에 출력하도록 구성된다. 각 채널에 의해 제공된 전류를 밸런싱하여 제어하기 위해, 기기(5)는 다수의 채널에 의해 소싱된 전류를 결합하여 DUT로의 출력을 위해 결합된 전류를 생성하는 회로(17)를 포함한다. 도 1에 도시된 바와 같이, 마스터 채널(7) 및 슬레이브 채널들(8, 9)을 포함하는 다수의 채널들 각각은 그 저항값에 의해 각각의 채널의 결합된 전류에 대한 기여를 제어하도록 구성된 부하 분담 저항기(R_SHARE)를 포함한다. 일부 구현 예에서, 부하 분담 저항기는 각각 동일한 저항값을 가지며, 일부 구현 예에서, 상이한 채널의 부하 분담 저항기는 상이한 값을 갖는다. 예를 들어, 부하 분담 저항기(12), 부하 분담 저항기(18) 및 부하 분담 저항기(19)는 각각 동일한 저항값을 가질 수 있거나, 이들 저항기 중 임의의 2개 또는 3개 모두가 상이한 저항값을 가질 수 있다.

부하 분담 저항기가 동일한 저항값을 갖는 구현 예에서, 각 채널로부터 총 결합된 전류에 대한 전류 기여도는 동일할 수 있다. 부하 분담 저항기가 상이한 저항값을 갖는 구현 예에서, 각 채널로부터 총 결합 전류까지의 전류 기여는 채널의 대응하는 부하 분담 저항기의 저항에 비례할 수 있다. 예를 들어, 슬레이브 채널(8)이 마스터 채널(7) 및 슬레이브 채널(9) 각각의 부하 분담 저항기의 2배인 부하 분담 저항기를 갖는 구현 예에서, 전체 결합 전류에 대한 슬레이브 채널(8)의 기여는 마스터 채널(7)과 슬레이브 채널(9) 각각의 전류 기여의 절반일 수 있다.

일부 구현 예에서, 회로(17)는 마스터 채널(7)에 걸친 켈빈 전압 강하를 검출하는 검출기 회로(21)(INA)를 포함한다. 켈빈 전압 강하는 검출기 회로에 의해 마스터 채널의 부하 분담 저항기(12)(R_SHARE) 및 마스터 채널의 포스 접촉 저항(14)(R_CONTACT)에 걸쳐 검출되고, 이는 포스 라인(10)으로부터의 입력(23) 및 센스 라인(11)으로부터의 입력(24)을 수신한다. 검출기 회로는 전압 강하에 기초한 신호를 생성하여 출력한다. 슬레이브 채널에 도입된 전압은 해당 신호 출력을 기반으로 한다.

보다 구체적으로, 일부 구현 예에서, 검출기 회로는 계측 증폭기 또는 포스 라인(10)에 연결된 제1 입력(23) 및 센스 라인(11)에 연결된 제2 입력(24)을 갖는 유사하게 기능하는 회로이거나, 그를 포함한다. 도 1에 도시된 바와 같이, R_SHARE 및 R_CONTACT는 제1 입력(23)과 DUT(15) 사이에 있다. 검출기 회로(21)는 마스터 채널을 따라 켈빈 전압 강하를 검출하고, 그 켈빈 전압 강하에 기초한 신호를 출력한다. 일부 구현 예에서, 신호는 켈빈 전압 강하를 나타낸다. 이 신호는 각 슬레이브 채널(예를 들어, 채널(8)의 임피던스 회로(28)(X1) 및 채널(9)의 임피던스 회로(29)(X1))의 센스 라인에 연결된 임피던스 회로를 제어하는 데 사용된다. 임피던스 회로 각각은 계측 증폭기에 의해 출력된 신호(30)에 기초하여 변화하는 임피던스를 갖는 회로이거나, 그를 포함할 수 있다. 따라서, 각각의 임피던스 회로는 마스터 채널의 검출된 켈빈 전압에 기초한, 임피던스, 및 그에 따른 주어진 전류에 대한 전압 강하를 자신의 대응하는 슬레이브 채널로 도입하도록 구성 가능하다. 일부 구현 예에서, 각각의 임피던스 회로는 검출된 켈빈 전압(계측 증폭기에 의해 출력된 신호에 의해 나타내는 것과 같은)에 기초하여 변화하는 저항을 갖는 가변 저항기이거나 그를 포함한다. 그러나, 일부 구현 예에서, 가변 저항기 이외의 가변 임피던스 회로가 사용될 수 있다.

도 2를 참조하면, 동작(32)에서, 계측 증폭기는 마스터 채널(7)의 포스 라인(10)과 센스 라인(11) 상의 적절한 포인트들 사이의 전압 강하(켈빈 전압)를 검출한다(34). 검출된 전압 강하는 계측 증폭기(검출기 회로(21))로부터의 출력 신호에 기초하여 각 슬레이브 채널의 임피던스 회로의 임피던스(예를 들어, 저항)를 제어함으로써 슬레이브 채널(8 및 9)의 각각으로 도입된다. 보다 구체적으로, 슬레이브 채널의 임피던스 회로는 계측 증폭기의 신호 출력에 의해 제어되어, 다수의 슬레이브 채널 각각에 마스터 채널로부터 출력된 전류에 대한 마스터 채널의 켈빈 전압 강하를 발생시키는 크기의 저항을 도입한다(35). 결과적으로 마스터 채널의 전기 상태는 각 슬레이브 채널에서 실질적으로 복제된다. 이 방법은 가변 임피던스에 한정되지 않으며 동일한 효과는 슬레이브 채널의 센스 라인과 직렬로 고정 저항을 사용하여 달성할 수 있으며, 마스터 채널의 켈빈 손실에 비례하는 가변 전류 소스는 마스터 채널의 조건을 복제하기 위해 고정 저항을 가로질러 인가될 수 있다. 최종 효과는 임의의 제어 수단에 의해 달성될 수 있는 마스터 채널 켈빈 조건을 슬레이브 채널에 복제하는 것이다.

각각의 슬레이브 채널은 부하 분담 저항기(R_SHARE)를 가지며, 도시된 바와 같이, 이는 자신의 포스 및 센스 라인의 교차점과 마스터 채널에 대한 그 슬레이브 채널의 전기 접속점(38) 사이에서 연결된다. 각각의 슬레이브 채널의 부하 분담 저항기(예를 들어, 18, 19) 및 임피던스 회로(예를 들어, 28, 29)는 예를 들어 대응하는 슬레이브 채널로부터 마스터 채널로의 출력 전류에 영향, 예를 들면 그 값에 의해 제어한다. 각각의(예를 들어, 하나 이상의) 슬레이브 채널로부터의 출력 전류는 DUT로 출력된 결합된 전류를 생성하도록 마스터 채널로부터의 전류와 결합된다(36). DUT로 출력된 이 결합된 전류는 마스터 채널을 통해 DUT의 단일 핀 또는 핀 세트로 적절하게 통과한다. 따라서, 도 1의 예에서 결합된 전류는 I1 + I2 + I3이며, 여기서 I1은 마스터 채널로부터의 전류를 나타내고 I2와 I3은 각각 슬레이브 채널(8 및 9)로부터의 전류를 나타낸다.

상술한 바와 같이, 각 슬레이브 채널의 부하 분담 저항기(예를 들어, 18) 및 임피던스 회로(예를 들어, 28)는 각각의 슬레이브 채널로부터의 출력 전류에 영향을 미친다. 일부 구현 예에서, 각각의 슬레이브 채널은 동일하게 동작하고; 따라서, 단지 하나의 슬레이브 채널(8)만이 기술된다. 슬레이브 채널(8)에서, 전류는 전류/전압 소스(38)로부터 소싱되어 포스 라인 상에 출력된다. 포인트(40)에서, 전류는 R_SHARE를 통과하고 다른 전류(즉, I2)와 결합하는 부분과 센스 라인을 통해 뒤로 통과하는 부분으로 분할된다. 각 경로를 따라 흐르는 전류의 양은 임피던스 회로(28) 및 R_SHARE(18)에 의해 제어된다. 임피던스 회로는 마스터 채널과 동일한 켈빈 전압 강하를 발생시키도록 제어되기 때문에, 슬레이브 채널의 부하 분담 저항기(18)가 마스터 채널(7)의 부하 분담 저항기(12)과 동일하다면, 이들의 전류는 동일할 것이다; 즉, 마스터 채널로부터의 I1은 슬레이브 채널로부터의 I2와 동일하다. 상술한 바와 같이, R_SHARE 또는 다른 파라미터를 변화시키는 것은 전류의 절대값 또는 서로에 대한 그들의 값을 포함하여 이들 전류의 값을 변경시킬 수 있다.

도 1의 예에서, 각각의 전압/전류 소스(38, 39, 41)는 DUT 내의 공통 접지(COM)에 연결된다. 일부 구현에서, 접지 구성은 예시에 표시된 접지 구성과 다를 수 있다. 도 1의 예시적인 회로는 단일 ATE 구성의 일부인 단일 테스트 기기에 포함될 수 있거나 도 1의 예시 회로는 하나 이상의 상이한 ATE 구성의 일부인 상이한 테스트 기기에 포함될 수 있다. 예를 들어, 동일한 ATE에 있는 동일한 테스트 기기의 다수의 채널은 도 1에 도시된 바와 같이 결합될 수 있고; 동일한 ATE 상에 있는 상이한 테스트 기기의 다수의 채널을 도 1과 같이 결합할 수 있고; 및/또는 상이한 ATE상의 상이한 테스트 기기들의 다수의 채널은 도 1에 도시된 바와 같이 결합될 수 있다.

도 3은 도 1의 회로가 구현될 수 있는 일반적인 ATE 구성을 도시한다. 그러나, 도 1의 회로는 도 3의 것을 포함하여 임의의 특정 ATE 구성에 한정되지 않으며, 회로는 임의의 적절한 ATE 또는 비 ATE 시스템에 통합될 수 있음을 강조한다.

도 3을 참조하면, 본원에 기술된 것과 같은 DUT(58)를 테스트하기 위한 예시적인 ATE 시스템(50)은 테스터(또는 "테스트 기기")(52)를 포함한다. DUT(58)는 DIB(60)에 인터페이스될 수 있다.

테스터(52)는 도 1에 도시된 바와 같이 연결될 수 있는 다수의 채널들을 포함할 수 있다. 테스터(52)를 제어하기 위해, 시스템(50)은 하드와이어 연결(56)을 통해 테스터(52)와 인터페이스하는 컴퓨터 시스템(54)을 포함한다. 예시적인 동작에서, 컴퓨터 시스템(54)는 테스터(52)에 명령을 전송하여 DUT(58)를 테스트하기 위한 루틴 및 기능의 실행을 개시한다. 그 제어는 도 1에서와 같이 채널을 구성하는 것을 포함할 수 있다. 이러한 테스트 루틴 실행은 테스트 신호의 생성 및 DUT(58)로의 전송을 개시하고, DUT로부터의 응답을 수집할 수 있다. 다양한 유형의 DUT가 시스템(50)에 의해 테스트될 수 있다. 일부 구현 예들에서, DUT는 집적 회로(IC) 칩(예를 들어, 메모리 칩, 마이크로프로세서, 아날로그-디지털 변환기, 디지털-아날로그 변환기 등과 같은)과 같은 임의의 적절한 반도체 또는 다른 장치일 수 있다.

테스트 신호를 제공하고 DUT로부터 응답을 수집하기 위해, 테스터(52)는 DUT(58)의 내부 회로에 대한 인터페이스에 연결된다. 예를 들어, DUT는 DIB(61)의 소켓에 삽입될 수 있으며, 이는 DUT와 테스터 사이의 전기적 연결에 대한 인터페이스를 포함한다. 컨덕터(60)(예를 들어, 하나 이상의 도전 경로)는 인터페이스에 연결되고 DUT(58)의 내부 회로에 테스트 신호(예를 들어, 스위칭 또는 DC 테스트 신호 등)를 전달하는데 사용된다. 컨덕터(60)는 또한 테스터(52)에 의해 제공된 테스트 신호들에 응답하여 신호들을 감지한다. 예를 들어, 전압 신호 또는 전류 신호는 테스트 신호에 응답하여 핀(62)에서 감지되고, 분석을 위해 컨덕터(60)를 통해 테스터(52)로 전송될 수 있다. 이러한 단일 포트 테스트는 DUT(58)에 포함된 다른 핀들에 대해서도 수행될 수 있다. 예를 들어, 테스터(52)는 테스트 신호들을 다른 핀들에 제공하고 (제공된 신호들을 전달하는)컨덕터들을 통해 반사된 관련 신호들을 수집할 수 있다. 반사된 신호를 수집하여, 핀의 입력 임피던스를 다른 단일 포트 테스트 양과 함께 특성화될 수 있다. 다른 테스트 시나리오에서, 디지털 신호는 DUT(58) 상에 디지털 값을 저장하기 위해 컨덕터(60)를 통해 핀(62)에 전송될 수 있다. 일단 저장되면 DUT(58)는 컨덕터(60)를 통해 테스터(52)로 저장된 디지털 값을 검색하여 전송하도록 액세스 될 수 있다. 검색된 디지털 값은 그런 다음 적절한 값이 DUT(58)에 저장되었는지를 판정하기 위해 식별될 수 있다.

단일 포트 측정을 수행하는 것과 함께, 2 포트 또는 다수의 포트 테스트가 또한 테스터(52)에 의해 수행될 수 있다. 예를 들어, 전압 신호가 컨덕터(60)를 통해 포스 전압 모드에서 핀(62)에 주입될 수 있고, 응답 신호는 DUT(58)의 하나 이상의 다른 핀들로부터 수집될 수 있다. 이 응답 신호는 이득 응답, 위상 응답 및 다른 처리량 측정량과 같은 양을 판정하기 위해 테스터(52)에 제공될 수 있다. 다른 테스트도 수행될 수 있다. 테스터(52)는 요구되는 테스트에 기초하여 본 명세서에서 기술된 바와 같이, 포스 전압 모드 동안 DUT에 전류를 소싱할 수 있다.

본 명세서가 "테스트" 및 "테스트 시스템"에 연관된 예시적인 구현을 기술하였지만, 본원에 기술된 회로 및 방법은 임의의 적절한 시스템에 사용될 수 있고, 본원에 기술된 테스트 시스템 또는 예시적 테스트 시스템에 한정되지 않는다.

본원에 기술된 바와 같이 수행되는 테스트는 하드웨어 또는 하드웨어와 소프트웨어의 조합을 이용하여 구현될 수 있다. 예를 들면, 본원에 기술된 것과 유사한 테스트 시스템은 다양한 컨트롤러 및/또는 다양한 포인트에 위치된 처리 장치들을 포함할 수 있다. 중앙 컴퓨터는 다양한 컨트롤러 또는 처리 장치들 사이의 동작을 조정할 수 있다. 중앙 컴퓨터, 컨트롤러, 및 처리 장치는 테스트 및 교정의 제어 및 조정을 가져오는 다양한 소프트웨어 루틴을 실행할 수 있다.

테스트는 적어도 부분적으로 예를 들면 프로그래밍 가능한 프로세서, 컴퓨터, 다수의 컴퓨터, 및/또는 프로그래밍 가능한 로직 컴포넌트와 같은 하나 이상의 데이터 처리 장비에 의해 실행하거나, 또는 그 동작을 제어하기 위해, 하나 이상의 비일시적 기계판독가능 매체와 같은 하나 이상의 정보 전달자(carrier)로 실체적으로 구현된 예를 들면 하나 이상의 컴퓨터 프로그램과 같은 하나 이상의 컴퓨터 프로그램 제품을 이용하여 제어될 수 있다.

컴퓨터 프로그램은 컴파일 언어 또는 인터프리터 언어를 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 그것은 스탠드 어론식 프로그램 또는 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에서 이용하기에 적절한 기타 유닛으로서 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터상에서 실행되거나 또는 하나의 위치에 있거나 또는 다수의 위치를 가로질러 분산되어 있고 네트워크에 의해 상호 연결되는 다수의 컴퓨터상에서 실행되도록 전개될 수 있다.

테스트 및 교정의 전부 또는 일부를 구현하는 것에 연관된 액션이 본원에 기술된 기능들을 수행하도록 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 테스트 및 교정의 전부 또는 일부는 예를 들면 FPGA(field programmable gate array) 및/또는 ASIC(application-specific integrated circuit)과 같은 전용 로직 회로를 이용하여 구현될 수 있다.

컴퓨터 프로그램의 실행에 적합한 프로세서는 예를 들면 범용 및 전용 마이크로프로세서 모두와, 임의의 종류의 디지털 컴퓨터의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 저장 영역 또는 랜덤 액세스 저장 영역 또는 그 모두로부터 명령어 및 데이터를 수신할 것이다. 컴퓨터(서버를 포함하는)의 엘리먼트는 명령어를 실행하는 하나 이상의 프로세서와 명령어 및 데이터를 저장하는 하나 이상의 저장 영역 장치들을 포함한다. 일반적으로, 컴퓨터는 또한 예를 들면 자기, 자기-광학 디스크 또는 광학 디스크와 같은 데이터 저장을 위한 대용량 PCB와 같은 하나 이상의 기계 판독가능 저장 매체를 포함하거나, 또는 그로부터 데이터를 수신하거나 그로 데이터를 전송하거나, 또는 송수신하도록 동작가능하게 결합될 수 있다. 컴퓨터 프로그램 명령어 및 데이터를 구현하기에 적합한 기계 판독가능 저장 매체는 예를 들면, EPROM, EEPROM, 및 플래시 저장 영역 장치와 같은 반도체 저장 영역 장치; 예를 들면 내장형 하드디스크 또는 착탈가능한 디스크와 같은 자기 디스크; 자기-광학 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함하는, 모든 형태의 비휘발성 저장 영역을 포함한다.

본원에 이용된 "전기 연결"은 직접적인 물리적 연결 또는 유선 또는 무선의 개재하는 컴포넌트를 포함하지만, 그럼에도 불구하고 연결된 컴포넌트 사이에서 전기 신호들(무선 신호들을 포함하는)이 흐르도록 하는 연결을 의미할 수 있다. 전기 신호들이 그를 통해서 흐르는 본원에 기술된 전기 회로를 포함하는 임의의 "연결"은 다르게 언급되지 않는다면 전기 연결이고, "전기"라는 단어가 "연결"을 변조하기 위해 이용되는지에 관계없이 반드시 직접적인 물리적 연결일 필요는 없다.

본원에 기술된 상이한 구현의 엘리먼트는 구체적으로 상술되지 않은 다른 실시예들을 형성하기 위해 결합될 수 있다. 엘리먼트들은 그것들의 동작에 악영향을 주지 않으면서 본원에 기술된 구조로부터 제거될 수 있다. 추가로, 다양한 개별적인 엘리먼트들이 본원에 기술된 기능들을 수행하기 위해 하나 이상의 개별 엘리먼트들로 결합될 수 있다.

Claims

다수의 채널 중 각각이 전압을 가하고 전류를 소싱하도록 구성된 상기 다수의 채널들; 및
상기 다수의 채널에 의해 소싱된 전류를 결합하여 단일 채널 상에서 피시험 장치(DUT)로 출력하기 위해 결합된 전류를 생성하는 회로로서, 상기 다수의 채널들 각각은 상기 결합된 전류에 대한 상기 채널의 기여를 제어하기 위한 부하 분담 저항기를 구비하는 상기 회로;
를 포함하는 것을 특징으로 하는 테스트 시스템.
제1 항에 있어서, 상기 다수의 채널은 마스터 채널 및 슬레이브 채널을 포함하고, 상기 마스터 채널은 상기 단일 채널이며, 상기 마스터 채널은 제1 포스 라인 및 제1 센스 라인을 구비하고, 상기 마스터 채널은 상기 제1 포스 라인 상의 제1 부하 분담 저항기를 구비하고 상기 제1 포스 라인과 상기 제1 센스 라인 사이의 전압 강하를 경험하고,
상기 회로는:
상기 전압 강하를 검출하는 검출기 회로; 및
상기 검출된 전압 강하에 기초한 전압을 상기 슬레이브 채널로 도입하도록 구성가능한 임피던스 회로;
를 포함하는 것을 특징으로 하는 테스트 시스템.
제2 항에 있어서, 상기 슬레이브 채널은 제2 부하 분담 저항기를 구비하는 제2 포스 라인 및 상기 임피던스 회로를 포함하는 제2 센스 라인을 포함하고, 상기 제2 포스 라인은 상기 마스터 채널에 전류를 제공하기 위해 상기 제1 포스 라인에 연결되는 것을 특징으로 하는 테스트 시스템.
제2 항에 있어서, 상기 검출기 회로는 상기 제1 포스 라인에 연결된 제1 입력 및 제1 센스 라인에 연결된 제2 입력을 갖는 계측 증폭기를 포함하고, 상기 제1 부하 분담 저항기는 상기 제1 입력과 상기 DUT 사이에 연결되는 것을 특징으로 하는 테스트 시스템.
제4 항에 있어서, 상기 임피던스 회로는 가변 저항기를 포함하는 것을 특징으로 하는 테스트 시스템.
제1 항에 있어서, 각각의 채널의 상기 부하 분담 저항기는 동일한 저항을 갖는 것을 특징으로 하는 테스트 시스템.
제1 항에 있어서, 상이한 채널의 부하 분담 저항기는 상이한 저항을 갖는 것을 특징으로 하는 테스트 시스템.
제1 항에 있어서, 각 채널의 상기 부하 분담 저항기는 상기 결합된 전류에 대한 각 채널의 기여가 동일하거나 지정된 비율 또는 양이 되도록 상기 결합된 전류에 대한 각 채널의 기여를 제어하는 것을 특징으로 하는 테스트 시스템.
제1 항에 있어서, 상기 다수의 채널들은 상기 결합된 전류를 상기 단일 채널 상에 출력할 때 포스 전압 모드에서 동작하도록 구성되는 것을 특징으로 하는 테스트 시스템.
제1 항에 있어서, 상기 다수의 채널은 마스터 채널 및 다수의 슬레이브 채널을 포함하고, 상기 마스터 채널은 상기 단일 채널이며, 상기 마스터 채널은 제1 포스 라인 및 제1 센스 라인을 구비하고, 상기 마스터 채널은 상기 제1 포스 라인 상의 제1 부하 분담 저항기를 구비하고 상기 제1 포스 라인과 상기 제1 센스 라인 사이의 전압 강하를 경험하고,
상기 회로는:
상기 전압 강하를 검출하도록 구성된 검출기 회로; 및
상기 다수의 슬레이브 채널들 각각에 포함되고 상기 검출된 전압 강하에 기초한 전압을 상기 다수의 슬레이브 채널의 각각으로 도입하도록 구성가능한 임피던스 회로;
를 포함하는 것을 특징으로 하는 테스트 시스템.
테스트 전자 장치와 피시험 장치(DUT) 사이의 채널 상의 포스 라인과 센스 라인 사이의 전압 강하를 검출하는 단계로서, 상기 채널은 마스터 채널이고 상기 포스 라인 상에 부하 분담 저항기를 구비하는 상기 검출하는 단계;
상기 전압 강하에 기초한 다수의 슬레이브 채널로 전압을 도입하는 단계로서, 상기 다수의 슬레이브 채널 각각은 부하 분담 저항기를 구비하는 포스 라인을 가지며, 각각의 포스 라인의 상기 부하 분담 저항기는 대응하는 포스 라인으로부터 출력된 전류의 크기를 제어하는 상기 도입하는 단계; 및
상기 DUT로 출력하기 위한 결합된 전류를 생성하기 위해 상기 다수의 슬레이브 채널로부터의 전류를 상기 마스터 채널로부터의 전류와 결합하는 단계;
를 포함하는 것을 특징으로 하는 방법.
제11 항에 있어서, 상기 전압 강하는 상기 포스 라인으로부터의 입력 및 상기 센스 라인으로부터의 입력을 수신하는 계측 증폭기에 의해 상기 부하 분담 저항기 및 상기 마스터 채널의 포스 접촉 저항을 가로 질러 검출되고, 상기 계측 증폭기는 상기 전압 강하에 기초하는 신호를 출력하고, 상기 다수의 슬레이브 채널로 도입된 전압은 상기 신호에 기초하는 것을 특징으로 하는 방법.
제11 항에 있어서, 상기 마스터 채널의 상기 부하 분담 저항기는 상기 다수의 슬레이브 채널 각각의 부하 분담 저항기와 동일한 저항을 가지는 것을 특징으로 하는 방법.
제11 항에 있어서, 상기 마스터 채널 또는 다수의 슬레이브 채널의 적어도 하나의 부하 분담 저항기는 상기 마스터 채널 또는 상기 다수의 슬레이브 채널의 적어도 하나의 다른 부하 분담 저항기와 상이한 저항을 가지는 것을 특징으로 하는 방법.
제11 항에 있어서, 상기 다수의 슬레이브 채널들 각각은 센스 라인을 가지고, 상기 전압은 상기 다수의 슬레이브 채널들 각각의 상기 센스 라인에 도입되는 것을 특징으로 하는 방법.
제11 항에 있어서, 상기 슬레이브 채널의 각각에 도입된 상기 전압은 상기 마스터 채널에서 검출된 상기 전압 강하와 같은 것을 특징으로 하는 방법.
피시험 장치(DUT)로 전압을 가하고 전류를 소싱하는 마스터 채널; 및
상기 마스터 채널을 따라서 상기 DUT로 출력하기 위한 결합된 전류를 생성하기 위해 상기 마스터 채널로부터의 상기 전류와 다수의 슬레이브 채널의 전류를 결합하는 수단;
을 포함하는 것을 특징으로 하는 테스트 장비.
제17 항에 있어서, 상기 마스터 채널 및 상기 다수의 슬레이브 채널 각각은 포스 라인 및 센스 라인을 가지고, 각 센스 라인은 채널 전류 출력에 영향을 미치는 부하 분담 저항기를 가지고, 각 센스 라인은 상기 마스터 채널 상의 전압 강하에 기초하여 구성 가능한 것을 특징으로 하는 테스트 장비.
제18 항에 있어서, 전류들을 결합하는 상기 수단은, 상기 마스터 채널의 상기 포스 라인 및 상기 센스 라인으로부터의 입력들에 기초하여 상기 마스터 채널 상의 전압 강하를 검출하기 위한 계측 증폭기 및 검출된 상기 전압 강하에 기초하여 구성 가능한 각각의 센스 라인 상의 임피던스 회로;
를 포함하는 것을 특징으로 하는 테스트 장비.
제17 항에 있어서, 상기 마스터 채널로부터의 전류 및 상기 다수의 슬레이브 채널들의 각각의 전류는 동일한 값을 가지는 것을 특징으로 하는 테스트 장비.