KR20190029828A - 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20190029828A
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Abstract

패키지 기판 및 이를 포함하는 반도체 패키지가 제공된다. 이 패키지 기판은, 반도체 칩이 실장되는 제 1 면과, 상기 제 1 면과 대향되는 제 2 면을 포함하는 기판 몸체; 및 상기 제 1 면에 배치되는 도전 패드를 포함하되, 상기 도전 패드는 제 1 방향으로 길쭉하며, 상기 도전 패드는 상기 제 1 방향으로 서로 이격된 복수개의 서브 바(bar) 패턴들을 포함한다.

Description

패키지 기판 및 이를 포함하는 반도체 패키지{Package substrate and Semiconductor package having the same}
본 발명은 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 다양한 실장 기술이 연구되고 있다. 이에 따라, 반도체 패키지는 BGA(Ball Grid Array), CSP(Chip Scale Package), WLP(Wafer Level Package)와 같은 형태로 발전하고 있다. 또한 반도체 패키지는 MCP(Multi Chip Package), MCM(Multi Chip Module), SIP(System In Package) 등의 복잡한 구조를 갖는 형태로 점차 발전되고 있다. 또한 반도체 칩과 패키지 기판을 연결하는 방법으로 플립 칩 본딩 방식과 와이어 본딩 방식이 있다.
본 발명이 해결하고자 하는 과제는 솔더 크랙을 방지할 수 있는 패키지 기판을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 패키지 기판은, 반도체 칩이 실장되는 제 1 면과, 상기 제 1 면과 대향되는 제 2 면을 포함하는 기판 몸체; 및 상기 제 1 면에 배치되는 도전 패드를 포함하되, 상기 도전 패드는 제 1 방향으로 길쭉하며, 상기 도전 패드는 상기 제 1 방향으로 서로 이격된 복수개의 서브 바(bar) 패턴들을 포함한다.
본 발명의 일 양태에 따른 패키지 기판은 반도체 칩이 실장되는 제 1 면과, 상기 제 1 면과 대향되는 제 2 면을 포함하는 기판 몸체; 상기 제 1 면에 배치되며 도전 패드를 포함하되, 상기 제 1 도전 패드는 제 1 방향으로 길쭉하며, 상기 도전 패드는 상기 제 1 방향으로 서로 이격된 트렌치들을 포함하며, 상기 트렌치들은 상기 제 1 면을 노출시킨다.
상기 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 실장되는 반도체 칩; 및 상기 반도체 칩을 덮는 몰드막을 포함하되, 상기 패키지 기판은: 상기 반도체 칩이 실장되는 제 1 면과, 상기 제 1 면과 대향되는 제 2 면을 포함하는 기판 몸체; 상기 제 1 면에 배치되며 도전 패드를 포함하되, 상기 제 1 도전 패드는 제 1 방향으로 길쭉하며, 상기 도전 패드는 상기 제 1 방향으로 서로 이격된 복수개의 서브 바(bar) 패턴들을 포함한다.
본 발명의 실시예들에 따른 패키지 기판은 반도체 칩을 실장할 때 솔더막이 길이 방향으로 퍼지게 되는 현상을 방지할 수가 있다. 이로써 반도체 패키지에서 솔더 크랙 불량을 방지할 수 있다. 이로써 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 패키지 기판의 평면도이다.
도 2는 도 1의 'P1' 부분을 확대한 확대도이다.
도 3은 도 1을 I-I' 선으로 자른 단면도이다.
도 4는 도 3의 'P2' 부분을 확대한 확대도이다.
도 5는 본 발명의 실시예들에 따라 도 1을 I-I' 선으로 자른 단면도이다.
도 6은 도 5의 'P3' 부분을 확대한 확대도이다.
도 7 및 도 8은 본 발명의 실시예들에 따라 도 1의 'P1' 부분을 확대한 확대도들이다.
도 9는 본 발명의 실시예들에 따라 패키지 기판 상에 반도체 칩을 실장하는 과정을 나타내는 단면도이다.
도 10은 도 2에서 범프의 위치를 나타내는 확대도이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지의 단면을 나타낸다.
도 12는 도 11의 'P4' 부분을 확대한 확대도이다.
도 13은 도 5의 패키지 기판을 포함하는 반도체 패키지의 일부분을 확대한 확대도이다.
도 14 및 도 15는 각각 반도체 칩을 실장할 때, 도 7 및 도 8에서 솔더 부분의 위치를 나타낸다.
도 16a 내지 도 16d는 본 발명의 실시예들에 따라 다양한 형태의 제 1 및 제 2 도전 패드들의 평면도들과 솔더 부분의 본딩 위치들을 나타낸다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 패키지 기판의 평면도이다. 도 2는 도 1의 'P1' 부분을 확대한 확대도이다. 도 3은 도 1을 I-I' 선으로 자른 단면도이다. 도 4는 도 3의 'P2' 부분을 확대한 확대도이다.
도 1 내지 도 4를 참조하면, 본 발명의 실시예들에 따른 패키지 기판(50)은 기판 몸체(10)를 포함한다. 상기 기판 몸체(10)는 반도체 칩이 실장되는 제 1 면(10a)과 상기 제 1 면(10a)과 대향되는 제 2 면(10b)을 포함한다. 상기 제 1 면(10a)은 제 1 보호막(12)으로 덮일 수 있다. 상기 제 2 면(10b)은 제 2 보호막(14)으로 덮일 수 있다. 상기 기판 몸체(10)는 수지 절연층을 포함할 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지(예를 들어, 프리프레그(Prepreg)), 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 제 1 및 제 2 보호막들(12, 14)은 솔더 레지스트막일 수 있다. 상기 제 1 및 제 2 보호막들(12, 14)은 감광성 수지막을 포함할 수 있다. 상기 제 1 보호막(12)은 가장 자리를 따라 배치되는 제 1 개구부(16)와 중심부에 배치되는 제 2 개구부들(18)을 포함할 수 있다. 상기 제 1 개구부(16)와 상기 제 2 개구부들(18)은 상기 제 1 면(10a)을 부분적으로 노출시킬 수 있다. 상기 제 2 개구부들(18)은 각각 평면적으로 원 형태를 가질 수 있다. 상기 제 1 개구부(16)는 사각 링(square ring) 형태를 가질 수 있다.
상기 제 1 면(10a)에는 상기 제 1 개구부(16)에 의해 노출되는 복수개의 제 1 도전 패드들(20)과 상기 제 2 개구부(18)에 의해 노출되는 제 2 도전 패드들(22)이 배치될 수 있다. 상기 제 1 도전 패드들(20) 간의 간격은 상기 제 2 도전 패드들(22) 보다 좁을 수 있다. 상기 제 1 및 제 2 도전 패드들(20, 22)은 각각 제 1 배선들(23)에 연결될 수 있다. 상기 제 1 배선들(23)도 상기 제 1 면(10a)에 배치될 수 있다. 하나의 제 2 개구부(18)에는 하나의 제 2 도전 패드(22)가 노출될 수 있다. 그러나 상기 제 1 개구부(16)에는 상기 제 1 도전 패드들(20)이 모두 노출될 수 있다. 상기 제 1 및 제 2 도전 패드들(20, 22)과 상기 제 1 배선들(23)은 모두 동일한 물질로 형성될 수 있다. 예를 들면, 상기 제 1 및 제 2 도전 패드들(20, 22)과 상기 제 1 배선들(23)은 구리나 금과 같은 금속으로 형성될 수 있다.
도 1 및 도 2를 참조하면, 상기 제 1 및 제 2 도전 패드들(20, 22)은 평면적으로 서로 동일한 형태를 가질 수 있다. 상기 제 1 및 제 2 도전 패드들(20, 22)의 전체적인 형태는 제 1 방향(X)으로 또는 상기 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 길쭉한 바(bar)형태를 가질 수 있다. 명세서 전체에서 상기 제 1 및 제 2 도전 패드들(20, 22) 각각에 대해 보다 길쭉한 방향을 길이 방향이라 명명할 수 있다. 즉, 예를 들면 도 2에 개시된 제 2 도전 패드(22)는 제 2 방향(Y)으로 길쭉하기에 제 2 방향(Y)이 길이 방향이 될 수 있다. 그러나 도 1에서 중심 부분에 위치하는 제 2 도전 패드들(22)은 제 1 방향(X)으로 길쭉하기에 제 1 방향(X)이 길이 방향이 될 수 있다.
상기 제 1 및 제 2 도전 패드들(20, 22)은 평면적으로 구불구불한(serpentine) 모양을 가질 수 있다. 구체적인 예로써, 도 2에서 하나의 제 2 도전 패드(22)는 제 2 방향(Y)으로 서로 이격된 제 1 내지 제 5 서브 바(bar) 패턴들(22b1~22b5)과 이들의 단부를 각각 교차하여 연결하는 제 1 내지 제 4 서브 연결 패턴들(22c1~22c4)을 포함할 수 있다. 상기 제 1 내지 제 5 서브 바(bar) 패턴들(22b1~22b5) 간의 상기 제 2 방향(Y)으로의 간격과 폭은 변할 수 있다. 상기 제 1 내지 제 5 서브 바 패턴들(22b1~22b5), 상기 제 1 내지 제 4 서브 연결 패턴들(22c1~22c4) 및 상기 제 5 서브 바 패턴(22b5)에 연결되는 제 1 배선(23)은 서로 분리되지 않고 일체형으로 이루어질 수 있다.
도 3 및 도 4를 참조하면, 상기 기판 몸체(10)의 상기 제 1 면(10a)에는 복수개의 제 1 트렌치들(10t1)이 형성될 수 있다. 상기 제 1 및 제 2 도전 패드들(20, 22)과 상기 제 1 배선들(23)은 상기 제 1 트렌치들(10t1) 안에 배치될 수 있다. 상기 기판 몸체(10)의 상기 제 2 면(10b)에는 복수개의 제 2 트렌치들(10t2)이 형성될 수 있다. 상기 제 2 트렌치들(10t2) 안에는 각각 솔더 볼이 부착되는 볼랜드들(24)이 배치될 수 있다. 상기 제 1 및 제 2 도전 패드들(20, 22)은 수직적으로 상기 제 1 보호막(12)과 중첩되지 않을 수 있다. 그러나 상기 볼랜드들(24)의 가장자리 부분은 상기 제 2 보호막(14)으로 덮일 수 있다. 상기 제 2 보호막(14)으로 덮이지 않는 상기 볼랜드(24)는 상기 제 1 및 제 2 도전 패드들(20, 22)과는 다르게 연속적인 표면을 가질 수 있다. 상기 기판 몸체(10) 안에는 제 2 배선들(13)이 배치될 수 있다. 상기 제 2 배선들(13)은 상기 제 1 및 제 2 도전 패드들(20, 22)과 상기 볼랜드들(24)을 내부 회로에 따라 전기적으로 연결시킬 수 있다. 상기 제 2 배선들(13)과 상기 볼랜드들(24)은 예를 들면, 구리나 금과 같은 금속으로 형성될 수 있다. 상기 제 1 및 제 2 도전 패드들(20, 22)과 상기 제 1 배선들(23)의 상부면들은 상기 제 1 면(10a) 보다 낮을 수 있다.
도 5는 본 발명의 실시예들에 따라 도 1을 I-I' 선으로 자른 단면도이다. 도 6은 도 5의 'P3' 부분을 확대한 확대도이다.
도 1, 도 2, 도 5 및 도 6을 참조하면, 본 예에 따른 패키지 기판(51)에서는 기판 몸체(10)의 제 1 면(1a)과 제 2 면(1b)에는 각각 제 1 트렌치들(10t1)과 제 2 트렌치들(10t2)이 형성되지 않을 수 있다. 제 1 및 제 2 도전 패드들(20, 22)과 이에 연결된 제 1 배선들(23)은 상기 제 1 면(1a) 상에 배치될 수 잇다. 볼랜드들(24)은 상기 제 2 면(1b) 상에 배치될 수 있다. 즉, 상기 제 1 및 제 2 도전 패드들(20, 22)은 상기 제 1 면(1a) 상에 배치되는 제 1 내지 제 5 서브 바 패턴들(22b1~22b5)과 이들의 단부를 각각 교차하여 연결하는 제 1 내지 제 4 서브 연결 패턴들(22c1~22c4)을 포함할 수 있다. 즉, 상기 제 1 내지 제 5 서브 바 패턴들(22b1~22b5) 사이에 상기 제 1 면(1a)을 노출시키는 복수개의 서브 바 트렌치들(22t)이 배치될 수 있다. 상기 서브 바 트렌치들(22t)은 상기 제 2 방향(Y)으로 서로 이격될 수 있다. 그 외의 구조는 도 3과 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 7 및 도 8은 본 발명의 실시예들에 따라 도 1의 'P1' 부분을 확대한 확대도들이다.
도 7을 참조하면, 하나의 제 2 도전 패드(22)는 제 2 방향(Y)으로 서로 이격된 제 1 내지 제 5 서브 바(bar) 패턴들(22b1~22b5)를 포함할 수 있다. 또한 상기 제 2 도전 패드(22)는 상기 제 4 서브 바 패턴(22b4)과 제 5 서브 바 패턴(22b5)을 연결하는 제 1 서브 연결 패턴(22c1)을 포함할 수 있다.
또는 도 8을 참조하면, 하나의 제 2 도전 패드(22)는 제 2 방향(Y)으로 서로 이격된 제 1 내지 제 3 서브 바(bar) 패턴들(22b1~22b3)를 포함할 수 있다. 또한 상기 제 2 도전 패드(22)는 상기 제 1 서브 바 패턴(22b1)과 제 2 서브 바 패턴(22b2)을 연결하는 제 1 서브 연결 패턴(22c1)과, 상기 제 2 서브 바 패턴(22b2)과 상기 제 3 서브 바 패턴(22b3)을 연결하는 제 2 서브 연결 패턴(22c2)을 포함할 수 있다. 상기 제 2 서브 바 패턴(22b2)의 상기 제 2 방향(Y)으로의 폭은 상기 제 1 및 제 3 서브 바 패턴들(22b1, 22b3)의 폭보다 넓을 수 있다.
본 발명의 상기 제 1 및 제 2 도전 패드들(20, 22)이 도 1, 도 2, 도 7 및 도 8에서처럼 길이 방향으로 이격되는 복수개의 서브 바 패턴들을 포함하는 구조를 가짐으로써 후속에 반도체 칩을 실장할 때 솔더막이 길이 방향으로 퍼지게 되는 현상을 방지할 수가 있다. 이로써 반도체 패키지에서 솔더 크랙 불량을 방지할 수 있다.
상기 패키지 기판들(50, 51)은 반도체 패키지의 패키지 기판으로 사용될 수 있다. 또는 상기 패키지 기판들(50, 51)은 멀티 스택 반도체 패키지에서 반도체 칩들 사이에 개재되는 인터포저 기판으로도 사용될 수 있다. 상기 패키지 기판들(50, 51)이 인터포저 기판으로 사용될 경우, 상기 기판 몸체(10)는 반도체 물질로 형성될 수도 있다.
도 9는 본 발명의 실시예들에 따라 패키지 기판 상에 반도체 칩을 실장하는 과정을 나타내는 단면도이다. 도 10은 도 2에서 범프의 위치를 나타내는 확대도이다. 도 11은 본 발명의 실시예들에 따른 반도체 패키지의 단면을 나타낸다. 도 12는 도 11의 'P4' 부분을 확대한 확대도이다.
도 9 및 도 10을 참조하면, 도 3과 도 4를 참조하여 설명한 패키지 기판(50) 상에 반도체 칩(60)을 실장할 수 있다. 상기 반도체 칩(60)은 하부면에 복수개의 범프들(62)과 그 하부에 부착되는 솔더 부분들(65)을 포함할 수 있다. 상기 범프들(62)은 예를 들면 구리와 같은 금속으로 형성될 수 있다. 상기 솔더 부분들(65)은 주석과 은을 포함할 수 있다. 상기 반도체 칩(60)을 상기 패키지 기판(50) 상에 실장할 때, 상기 솔더 부분들(65)에 플럭스제를 도포하고 상기 솔더 부분들(65)을 상기 제 1 및 제 2 도전 패드들(20, 22) 상에 각각 위치시킬 수 있다. 상기 범프(62)는 평면적으로 팔각형이거나 또는 원형일 수 있다. 상기 솔더 부분(65)의 평면 형태도 상기 범프(62)의 평면 형태와 동일할 수 있다. 상기 솔더 부분들(65)은 상기 제 1 및 제 2 도전 패드들(20, 22) 각각의 중심 부분에 위치할 수 있다.
도 9 내지 도 12을 참조하면, 열을 가해 리플로우 공정을 진행하여 상기 솔더 부분들(65)을 녹일 수 있다. 상기 플럭스제는 상기 제 1 및 제 2 도전 패드들(20, 22)의 표면과 상기 솔더 부분들(65)의 표면에 있을 수 있는 금속 산화막을 제거할 수 있다. 상기 솔더 부분들(65)은 녹아 상기 제 1 및 제 2 도전 패드들(20, 22)에 본딩되어 솔더막(66)이 될 수 있다. 이때 상기 솔더 부분들(65)의 일부는 상기 범프(62)의 구리와 반응하여 상기 범프(62)와 상기 솔더막(66) 사이에 합금막(64)을 형성할 수 있다. 상기 합금막(64)은 예를 들면 구리, 주석 및 은을 포함할 수 있다.
상기 리플로우 공정에서, 상기 솔더 부분들(65)이 녹은 솔더액은 상기 제 1 및 제 2 도전 패드들(20, 22)의 표면에 대해서는 젖음성이 좋지만 상기 기판 몸체(10)의 표면에 대해서는 젖음성이 좋지 않을 수 있다. 만약 상기 제 1 및 제 2 도전 패드들(20, 22)이 서로 이격된 서브 바 패턴들을 포함하지 않는다면, 상기 솔더액이 상기 제 1 및 제 2 도전 패드들(20, 22)의 길이 방향(도 9에서는 제 2 방향(Y))으로 퍼지게 될 수 있다. 이로써 최종적으로 형성되는 상기 솔더막(66)의 두께가 매우 얇아지게 되어 상기 솔더막(66)이 부착 기능을 제대로 하지 못하고 최종 반도체 패키지에서 솔더 크랙이 발생할 수 있다. 그러나 본 발명에서는 상기 제 1 및 제 2 도전 패드들(20, 22)이 서로 이격된 서브 바 패턴들을 포함하므로 솔더액이 길이 방향으로 퍼지는 것을 방지할 수 있다. 이로써 솔더 크랙을 방지할 수 있다.
후속으로 상기 반도체 칩(60)과 상기 패키지 기판(50)을 덮는 몰드막(70)을 형성할 수 있다. 상기 몰드막(70)은 에폭시계 수지로 형성될 수 있다. 상기 몰드막(70)은 상기 반도체 칩(60)과 상기 패키지 기판(50) 사이의 공간도 채울 수 있다. 또는 상기 반도체 칩(60)과 상기 패키지 기판(50) 사이의 공간은 언더필 수지막이나 비도전성막이 개재될 수 있다. 그리고 상기 패키지 기판(50)의 볼랜드들(24)에 솔더볼들(80)을 본딩하여 반도체 패키지(100)를 형성할 수 있다. 상기 솔더볼들(80)은 주석과 은을 포함할 수 있다.
도 11 및 도 12를 참조하여, 본 발명의 실시예들에 따른 반도체 패키지(100)은 패키지 기판(50) 상에 실장된 반도체 칩(60), 이를 덮는 몰드막(70) 및 상기 패키지 기판(50)에 본딩된 솔더볼들(80)을 포함할 수 있다. 상기 패키지 기판(50)은 1 내지 도4를 참조하여 설명한 바와 동일/유사할 수 있다. 최종적으로 형성된 솔더막(66)은 제 1 및 제 2 도전 패드들(20, 22)이 배치되는 제 1 트렌치(10t1)의 상부 측벽과도 접할 수 있다. 도 12에서 상기 솔더막(66)은 서로 이격된 제 2 내지 제 4 서브 바 패턴들(22b2~22b4)을 연결할 수 있다. 상기 솔더볼(80)과 볼랜드(24) 사이의 계면은 연속적일 수 있다.
도 13은 도 5의 패키지 기판(51) 상에 동일한 과정으로 반도체 칩(60)을 실장하고 몰드막(70)을 형성하고 솔더볼(80)을 부착하여 반도체 패키지를 제조한 경우 일부분을 확대한 도면이다. 이 경우에는 제 1 및 제 2 도전 패드들(20, 22)과 이에 연결된 제 1 배선들(23)이 상기 제 1 면(1a) 상에 배치되고, 볼랜드들(24)이 상기 제 2 면(1b) 상에 배치된다. 따라서 솔더막(66)이 상기 제 1 및 제 2 도전 패드들(20, 22) 측벽을 덮도록 형성될 수 있다. 일 예로, 상기 솔더막(66)은 제 2 내지 제 4 서브 바 패턴들(22b2~22b4)과 접하며 이들 사이의 서브 바 트렌치들(22t)를 채울 수 있다. 상기 몰드막(70)은 상기 솔더막(66)으로 채워지지 않는 상기 제 1 및 제 2 서브 바 패턴들(22b1, 22b2) 사이와, 상기 제 4 및 제 5 서브 바 패턴들(22b4, 22b5) 사이의 서브 바 트렌치들(22t)을 채울 수 있다. 또는 상기 몰드막(70) 대신에 언더필 수지막이나 비도전성막이 상기 솔더막(66)으로 채워지지 않는 서브 바 트렌치들(22t)을 채울 수 있다. 그 외의 구조 및 효과는 도 11과 도 12를 참조하여 설명한 바와 동일/유사할 수 있다.
도 14 및 도 15는 각각 반도체 칩을 실장할 때, 도 7 및 도 8에서 솔더 부분의 위치를 나타낸다.
도 14를 참조하면, 도 7의 구조에서 솔더 부분(65)은 제 2 내지 제 4 서브 바 패턴들(22b2~22b4) 및 이들 사이에 노출되는 기판 몸체(10)의 제 1 면(10a)과 접하도록 배치될 수 있다. 반도체 칩(60) 실장 전에는 상기 제 2 내지 제 4 서브 바 패턴들(22b2~22b4)은 서로 연결되지 않았으나, 상기 반도체 칩(60) 실장 전에는 솔더 부분(65)이 접하고 이 부분에 최종적으로 솔더막(66)이 형성됨으로써 상기 제 2 내지 제 4 서브 바 패턴들(22b2~22b4)을 서로 전기적으로 연결할 수 있다. 상기 솔더막(66)은, 젖음성의 차이에 의해 제 2 방향(Y)으로 상기 제 2 서브 바 패턴(22b2) 밖으로 나가지 않으며 또한 상기 제 2 방향(Y) 반대 방향으로 상기 제 4 서브 바 패턴(22b4) 밖으로 나가지 않는다.
도 15를 참조하면, 도 8의 구조에서 솔더 부분(65)은 제 2 방향(Y)으로 폭이 상대적으로 넓은 제 2 서브 바 패턴(22b2) 상에 접하도록 배치될 수 있다. 최종적으로 형성되는 솔더막(66)은 온전히 상기 제 2 서브 바 패턴(22b2) 안에만 배치될 수 있다. 상기 제 2 서브 바 패턴(22b2)의 폭과 형태를 조절함으로써 후속에 형성되는 솔더막(66)의 폭과 형태를 조절할 수 있다.
도 16a 내지 도 16d는 본 발명의 실시예들에 따라 다양한 형태의 제 1 및 제 2 도전 패드들의 평면도들과 솔더 부분의 본딩 위치들을 나타낸다.
도 16a 내지 도 16d를 참조하면, 도 2를 참조하여 설명한 서브 바 패턴과 서브 연결 패턴들의 위치를 변경하여 다양한 형태의 제 1 및 제 2 도전 패드들(20, 22)을 형성할 수 있다. 즉, 도 15a와 도 15b처럼 복잡한 구조의 폐곡선 형태를 만들거나 도 15c 및 도 15d처럼 서로 이격된 다양한 형태의 서브 패턴들을 형성할 수 있다.

Claims (10)

  1. 반도체 칩이 실장되는 제 1 면과, 상기 제 1 면과 대향되는 제 2 면을 포함하는 기판 몸체; 및
    상기 제 1 면에 배치되는 도전 패드를 포함하되,
    상기 도전 패드는 제 1 방향으로 길쭉하며,
    상기 도전 패드는 상기 제 1 방향으로 서로 이격된 복수개의 서브 바(bar) 패턴들을 포함하는 패키지 기판.
  2. 제 1 항에 있어서,
    상기 도전 패드는 상기 서브 바 패턴들의 일 단부들을 연결하는 적어도 하나의 서브 연결 패턴을 더 포함하는 패키지 기판.
  3. 제 1 항에 있어서,
    상기 제 1 면에 배치되며 상기 도전 패드를 노출시키는 개구부를 포함하는 보호막을 더 포함하되, 상기 보호막은 상기 도전 패드와 수직적으로 중첩되지 않는 패키지 기판.
  4. 제 1 항에 있어서,
    상기 도전 패드는 복수개이며, 각각 상기 제 1 면의 중심과 가장자리에 배치되며,
    상기 패키지 기판은 상기 제 1 면을 덮으며 상기 도전 패드들을 노출시키는 개구부들을 포함하는 보호막을 더 포함하되,
    상기 개구부들은 상기 가장자리에 배치되는 상기 도전 패드들을 노출시키는 제 1 개구부와 상기 중심에 배치되는 상기 도전 패드들을 노출시키는 제 2 개구부들을 포함하되,
    상기 제 2 개구부들은 평면적으로 각각 원 형태를 가지며,
    상기 제 2 개구부는 평면적으로 직사각형 띠 형태를 가지는 패키지 기판.
  5. 제 1 항에 있어서,
    상기 제 1 면에 배치되는 트렌치를 포함하며,
    상기 도전 패드는 상기 트렌치 안에 배치되는 패키지 기판.
  6. 제 1 항에 있어서,
    상기 제 2 면에 배치되며 솔더볼이 본딩되는 볼랜드; 및
    상기 제 2 면과 상기 볼랜드의 가장자리를 덮되 상기 볼랜드를 노출시키는 개구부를 포함하는 보호막을 더 포함하되,
    상기 개구부에 노출되는 상기 볼랜드는 상기 개구부 안에서 연속적인 표면을 가지는 패키지 기판.
  7. 반도체 칩이 실장되는 제 1 면과, 상기 제 1 면과 대향되는 제 2 면을 포함하는 기판 몸체; 및
    상기 제 1 면에 배치되는 도전 패드를 포함하되,
    상기 도전 패드는 제 1 방향으로 길쭉하며,
    상기 도전 패드는 상기 제 1 방향으로 서로 이격된 트렌치들을 포함하며,
    상기 트렌치들은 상기 제 1 면을 노출시키는 패키지 기판.
  8. 패키지 기판;
    상기 패키지 기판 상에 실장되는 반도체 칩; 및
    상기 반도체 칩을 덮는 몰드막을 포함하되,
    상기 패키지 기판은:
    상기 반도체 칩이 실장되는 제 1 면과, 상기 제 1 면과 대향되는 제 2 면을 포함하는 기판 몸체; 및
    상기 제 1 면에 배치되는 도전 패드를 포함하되,
    상기 도전 패드는 제 1 방향으로 길쭉하며,
    상기 도전 패드는 상기 제 1 방향으로 서로 이격된 복수개의 서브 바(bar) 패턴들을 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 반도체 칩은 하부면에 배치되는 범프와, 상기 범프와 상기 도전 패드 사이에 개재되는 솔더막을 포함하되,
    상기 솔더막은 상기 서브 바(bar) 패턴들의 적어도 일부를 전기적으로 연결하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 1 면에 배치되는 트렌치를 포함하며,
    상기 도전 패드는 상기 트렌치 안에 배치되고 상기 제 1 면보다 낮은 상부면을 가지며,
    상기 솔더막은 상기 서브 바 패턴들 사이의 상기 제 1 면, 그리고 상기 트렌치의 상부 측벽과 접하는 반도체 패키지.

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