KR20190025835A - 배선 기판, 배선 기판의 제조 방법, 전자 부품, 및 전자 부품의 제조 방법 - Google Patents

배선 기판, 배선 기판의 제조 방법, 전자 부품, 및 전자 부품의 제조 방법 Download PDF

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Abstract

배선 기판(1)은, 제1층(100)과, 제1층(100)의 일방의 면상의 제2층(200)을 구비하고 있다. 제1층(100)은, 복수의 제1 도체부(6)와, 복수의 제1 도체부(6)의 사이에 배치되어 복수의 제1 도체부(6)를 전기적으로 분리하는 수지부(3)를 구비하고 있다. 제2층(200)은, 복수의 제1 도체부(6)의 각각과 접함과 함께 서로 전기적으로 분리되어 있는 복수의 제2 도체부(4)를 구비하고 있다. 복수의 제2 도체부(4)는, 각각, 제2 도체부(4)의 제1층(100)측의 면의 일부에서, 수지부(3)와 접하여 있다.

Description

배선 기판, 배선 기판의 제조 방법, 전자 부품, 및 전자 부품의 제조 방법
본 발명은, 배선 기판, 배선 기판의 제조 방법, 전자 부품, 및 전자 부품의 제조 방법에 관한 것이다.
예를 들면 비특허 문헌 1에는, QFN(Quad Flat Non-Leaded Package)용 어셈블리 테이프를 이용한 QFN의 조립 공정이 개시되어 있다. 또한, QFN은 리드 단자가 외측으로 늘어나는 구성이 아닌 논리드 타입의 전자 부품의 하나이다. 논리드 타입의 전자 부품으로서는, QFN 이외에, SON이라고 불리는 것도 있다.
비특허 문헌 1 : 카와이노리야스, 나고야도모히로, "QFN용 어셈블리 테이프", 히타찌화성 테크니컬 리포트, 히타치화성공업주식회사, 2002년 7월, No. 39, 제17∼20면
그렇지만, 종래의 QFN보다도 용이하게 고품질의 전자 부품을 제조하는 것도 요망되고 있다.
여기서 개시된 실시 형태는, 제1층과, 제1층의 일방의 면상의 제2층을 구비하고, 제1층은, 복수의 제1 도체부와, 복수의 제1 도체부의 사이에 배치되어 복수의 제1 도체부를 전기적으로 분리하는 수지부를 구비하고, 제2층은, 복수의 제1 도체부의 각각과 접함과 함께 서로 전기적으로 분리되어 있는 복수의 제2 도체부를 구비하고, 복수의 제2 도체부는, 각각, 제2 도체부의 제1층측의 면의 일부에서, 수지부와 접하여 있는, 배선 기판이다.
여기서 개시된 실시 형태는, 수지 기재와 수지 기재상의 도체층을 구비한 적층 구조체의 수지 기재의 일부를 제거하는 공정과, 도체층의 일부를 제거함에 의해 수지 기재의 일부와 접함과 함께 서로 전기적으로 분리되어 있는 복수의 제2 도체부를 형성하는 공정과, 수지 기재가 제거된 부분에 복수의 제2 도체부의 각각과 접함과 함께 서로 전기적으로 분리되어 있는 복수의 제1 도체부를 형성하는 공정을 포함하는, 배선 기판의 제조 방법이다.
여기서 개시된 실시 형태는, 상기한 배선 기판과, 제2층상의 칩과, 칩에 전기적으로 접속된 와이어와, 칩과 상기 와이어를 봉지(封止)하는 봉지재를 구비하고, 칩은 복수의 제2 도체부의 일부에 본딩되어 있고, 와이어는, 칩과 복수의 제2 도체부의 다른 일부를 전기적으로 접속하는 전자 부품이다.
여기서 개시된 실시 형태는, 상기한 배선 기판을 준비하는 공정과, 복수의 제2 도체부의 일부에 칩을 본딩하는 공정과, 칩과 복수의 제2 도체부의 다른 일부를 와이어에 의해 전기적으로 접속하는 공정과, 칩과 와이어를 봉지재에 의해 봉지하는 공정을 포함하는 전자 부품의 제조 방법이다.
여기서 개시된 실시 형태에 의하면, 종래의 QFN에 비하여, 용이하게 고품질의 전자 부품을 제조하는 것이 가능해진다.
도 1은 실시 형태의 배선 기판의 모식적인 단면도.
도 2는 실시 형태의 배선 기판의 제조 방법의 한 예에 관해 도해하는 모식적인 단면도.
도 3은 실시 형태의 배선 기판의 제조 방법의 한 예에 관해 도해하는 모식적인 단면도.
도 4는 실시 형태의 배선 기판의 제조 방법의 한 예에 관해 도해하는 모식적인 단면도.
도 5는 실시 형태의 배선 기판의 변형례의 모식적인 단면도.
도 6은 실시 형태의 전자 부품의 모식적인 단면도.
도 7은 실시 형태의 전자 부품의 제조 방법의 한 예에 관해 도해하는 모식적인 단면도.
도 8은 실시 형태의 전자 부품의 제조 방법의 한 예에 관해 도해하는 모식적인 단면도.
도 9는 실시 형태의 전자 부품의 제조 방법의 한 예에 관해 도해하는 모식적인 단면도.
도 10은 실시 형태의 배선 기판의 변형례의 모식적인 평면도.
도 11은 도 6에 도시하는 실시 형태의 전자 부품의 모식적인 평면도.
도 12는 도 6에 도시하는 실시 형태의 전자 부품에 사용되는 배선 기판의 제1층의 모식적인 평면도.
도 13은 실시 형태의 배선 기판의 작용 효과를 설명하기 위한 모식적인 단면도.
도 14는 실시 형태의 배선 기판의 작용 효과를 설명하기 위한 모식적인 단면도.
도 15는 실시 형태의 배선 기판의 작용 효과를 설명하기 위한 모식적인 단면도.
도 16은 실시 형태의 배선 기판 및 전자 부품의 작용 효과를 설명하기 위한 모식적인 단면도.
도 17의 (a1)∼(a3)은 종래의 QFN에서의 프레임의 제조 방법을 도해하는 모식적인 단면도, (b1)∼(b5)는 본 실시 형태의 배선 기판의 제조 방법의 한 예를 도해하는 모식적인 단면도.
도 18의 (a1)∼(a5)는 종래의 QFN의 조립 공정을 도해하는 모식적인 단면도, (b1), (b2), (b4), (b5)는 본 실시 형태의 전자 부품의 제조 방법의 한 예를 도해하는 모식적인 단면도.
도 19는 (a6)∼(a8)는 종래의 QFN의 조립 공정을 도해하는 모식적인 단면도, (b8)은 본 실시 형태의 전자 부품의 제조 방법의 한 예를 도해하는 모식적인 단면도.
이하, 실시 형태에 관해 설명한다. 또한, 실시 형태의 설명에 사용되는 도면에서, 동일한 참조 부호는, 동일 부분 또는 상당 부분을 나타내는 것으로 한다.
<배선 기판>
도 1에, 실시 형태의 배선 기판의 모식적인 단면도를 도시한다. 도 1에 도시하는 바와 같이, 실시 형태의 배선 기판(1)은, 제1층(100)과, 제1층(100)의 일방의 면상의 제2층(200)을 구비하고 있다. 제1층(100)은, 복수의 제1 도체부(6)와, 복수의 제1 도체부(6)의 사이의 수지부(3)를 구비하고 있다. 이웃하는 제1 도체부(6)는, 간격을 비우고 배치되어 있다. 이웃하는 제1 도체부(6)의 사이의 간격에 수지부(3)가 배치되어 있다. 이웃하는 제1 도체부(6)는, 절연성의 수지부(3)에 의해 서로 전기적으로 분리되어 있다.
제2층(200)은, 복수의 제2 도체부(4)를 구비하고 있고, 이웃하는 제2 도체부(4)는 개구부(5)를 비우고 배치되어 있다. 이웃하는 제2 도체부(4)의 사이의 개구부(5)에는 부재가 배치되어 있지 않고, 제1층(100)의 수지부(3)의 일부가 노출하여 있다. 이웃하는 제2 도체부(4)는, 개구부(5)에 의해, 서로 전기적으로 분리되어 있다.
복수의 제2 도체부(4)의 각각은, 복수의 제2 도체부(4)의 각각과 마주 대하는 제1 도체부(6)와 접하여 전기적으로 접속되어 있다. 또한, 복수의 제2 도체부(4)의 각각은, 제2 도체부(4)의 제1층(100)측의 면의 일부에서 수지부(3)와 접하여 있다. 또한, 이하에서는 배선 기판(1)을 와이어 본딩 방식에 적용하는 예를 설명하지만, 배선 기판(1)을 플립 칩 본딩 방식에 적용할 수 있다.
<배선 기판의 제조 방법>
이하, 도 2∼도 5의 모식적 단면도를 참조하여, 실시 형태의 배선 기판(1)의 제조 방법의 한 예에 관해 설명한다. 우선, 도 2에 도시하는 바와 같이, 절연성의 수지 기재(基材)(300)와, 수지 기재(300)의 일면상에 도체층(400)을 구비한 적층 구조체(500)를 준비한다. 수지 기재(300)로서는 예를 들면 폴리이미드를 사용할 수 있고, 도체층(400)으로서는 예를 들면 구리를 사용할 수 있다.
다음에, 도 3에 도시하는 바와 같이, 수지 기재(300)의 일부를 제거함에 의해, 개구(7)를 형성한다. 여기서, 도 1에 도시하는 복수의 제1 도체부(6)가 배치되는 영역에 대응하는 부분에 개구(7)가 형성되고, 수지 기재(300)가 도 1에 도시하는 수지부(3)가 된다. 개구(7)에는 도체층(400)이 노출한다. 수지 기재(300)의 일부의 제거는, 예를 들면 에칭 등에 의해 행할 수 있다.
다음에, 도 4에 도시하는 바와 같이, 도체층(400)의 일부를 제거함에 의해, 개구부(5)를 형성한다. 여기서, 개구부(5)는, 남아 있는 도체층(400)의 일부가 수지 기재(300)의 일부와 접하도록 형성된다. 도체층(400)이 제거되지 않은 부분이, 도 1에 도시하는 복수의 제2 도체부(4)가로 된다. 도체층(400)의 일부의 제거는, 예를 들면 에칭 등에 의해 행할 수 있다.
다음에, 도 4에 도시하는 개구(7)에 노출하여 있는 도체층(400)의 각각의 표면상에 제1 도체부(6)를 형성함에 의해, 도 1에 도시하는 실시 형태의 배선 기판이 제조된다. 제1 도체부(6)는, 예를 들면, 구리를 도체층(400)상에 전기 도금하는 등에 의해 형성할 수 있다.
또한, 도 5의 모식적 단면도에 도시하는 바와 같이, 제2 도체부(4)상에 금속층(8)을 형성하여도 좋다. 금속층(8)은, 예를 들면 니켈과 금과의 적층체를 제2 도체부(4)상에 도금하는 등에 의해 형성할 수 있다. 금속층(8)은, 예를 들면, 와이어 본딩되는 와이어와의 접속성의 향상을 위해 형성할 수 있다.
또한, 도 5에 도시하는 바와 같이, 제1 도체부(6)의 이면(제1 도체부(6)의 제2 도체부(4)측과는 반대측의 면)에 외부 접속용이 처리를 시행하여 보호막(18)을 형성하여도 좋다. 보호막(18)은, 예를 들면, 니켈과 금과의 적층체 또는 주석을 제2 도체부(4)상에 도금함에 의해, 또는 제1 도체부(6)의 이면을 유기 보호막으로 피복함에 의해 형성할 수 있다. 보호막(18)은, 예를 들면, 제1 도체부(6)의 이면에 대한 솔더의 젖음성의 향상, 및/또는 제1 도체부(6)의 이면의 산화의 억제를 위해 형성할 수 있다.
<전자 부품>
도 6에, 실시 형태의 전자 부품의 모식적인 단면도를 도시한다. 도 6에 도시하는 실시 형태의 논리드 타입의 전자 부품에 사용되고 있는 실시 형태의 배선 기판(101)의 복수의 제2 도체부(4)는, 칩(12)을 본딩하기 위한 칩 본딩부(도 6의 중앙의 제2 도체부(4))와, 와이어(11)를 본딩하기 위한 와이어 본딩부(도 6의 중앙의 제2 도체부(4) 이외의 제2 도체부(4))를 구비하고 있다. 또한, 이하의 설명에서는, 하나의 전자 부품에 하나의 칩을 탑재한 구성에 관해 설명하지만, 하나의 전자 부품에 복수의 칩을 탑재할 수도 있다.
즉, 도 6에 도시하는 바와 같이, 실시 형태의 전자 부품은, 실시 형태의 배선 기판(101)과, 실시 형태의 배선 기판(101)의 복수의 제2 도체부(4)의 일부(도 6의 중앙의 제2 도체부(4))에 도전성 또는 비도전성의 접착재(13)를 통하여 전기적으로 접속된 칩(12)과, 칩(12)의 전극과 복수의 제2 도체부(4)의 다른 일부(도 6의 중앙의 제2 도체부(4) 이외의 제2 도체부(4))를 금속층(8)을 통하여 전기적으로 접속하는 와이어(11)와, 와이어(11) 및 칩(12)을 봉지하는 절연성의 봉지재(10)를 구비하고 있다. 와이어(11) 및 칩(12)으로서는, 각각, 종래부터 공지의 와이어 및 칩을 사용할 수 있다. 봉지재(10)로서는, 예를 들면 에폭시 수지 등을 사용할 수 있다. 접착재(13)로서는, 예를 들면 도전성이라면 은 페이스트 등의 도전성 페이스트를 사용할 수 있다.
또한, 제2 도체부(4)의 칩 본딩부와 와이어 본딩부와의 사이에는, 노치(9)가 마련되어 있다. 이와 같이, 칩 본딩부와 와이어 본딩부 사이에 노치(9)를 마련함에 의해, 접착재(13)를 사용한 칩(12)의 본딩시에 칩(12)의 외측으로 유출된 접착재(13)를 노치(9)에서 가로막을(堰き止める) 수가 있어서, 노치(9)보다도 외측으로의 접착재(13)의 유출을 멈출 수 있다.
또한, 노치(9)는, 후술하는 도 11의 모식적 평면도에 도시되는 바와 같은 평면시(平面視)로서, 중앙의 제2 도체층(4)을 전기적으로 분리하지 않는 형상으로 할 수 있다. 이와 같은 형상으로 하면, 도 4를 이용하여 설명한 도체층(400)의 일부 제거에 의해 개구부(5)를 형성하는 것과 같은 공정에서, 노치(9)를 형성할 수 있다. 또한, 도 6에 도시하는 전자 부품에서, 배선 기판(101)에 대신하여, 노치(9)를 마련하지 않는 도 1 또는 도 5에 도시하는 배선 기판(1)을 이용하여 구성할 수도 있다.
<전자 부품의 제조 방법>
이하, 도 7∼도 9의 모식적 단면도를 참조하여, 실시 형태의 전자 부품의 제조 방법의 한 예에 관해 설명한다. 우선, 도 6에 도시하는 배선 기판(101)을 준비한다. 도 6에 도시하는 배선 기판(101)은, 와이어 본딩부가 되는 제2 도체부(4)상에 금속층(8)을 구비함과 함께 제1 도체부(6)의 이면상에 보호막(18)을 구비하고, 제2 도체부(4)의 칩 본딩부와 와이어 본딩부와의 사이에 노치(9)를 구비하고 있는 이외는, 도 1에 도시하는 실시 형태의 배선 기판(1)과 같은 구조를 갖고 있다.
다음에, 도 7에 도시하는 바와 같이, 도 6에 도시하는 실시 형태의 배선 기판(101)의 칩 본딩부가 되는 제2 도체부(4)의 위에 접착재(13)를 통하여 칩(12)을 본딩 다. 여기서, 칩(12)은, 서로를 마주 보는 2개의 노치(9) 사이의 칩 본딩부가 되는 제2 도체부(4)상에 본딩된다.
다음에, 도 8에 도시하는 바와 같이, 칩(12)의 전극과, 와이어 본딩부가 되는 제2 도체부(4)상의 금속층(8)을 와이어(11)를 이용한 와이어 본딩에 의해 전기적으로 접속한다.
그 후, 도 9에 도시하는 바와 같이, 칩(12)과 와이어(11)를 봉지재(10)에 의해 봉지함에 의해, 도 6에 도시하는 실시 형태의 전자 부품을 제조할 수 있다.
또한, 도 6에 도시하는 실시 형태의 배선 기판(101)의 단면(斷面) 구조가, 예를 들면 도 10의 모식적 평면도에 도시하는 바와 같이, 종방향 및 횡방향으로 각각 복수 연속해서 배치된 실시 형태의 배선 기판(1001)을 이용하여, 도 6에 도시하는 실시 형태의 전자 부품을 제조하여도 좋다. 도 10에 도시하는 실시 형태의 배선 기판(1001)에서는, 도 10의 파선으로 둘러싸여진 사각형의 각각이 도 6에 도시하는 배선 기판(101)과 동일한 구조를 갖고 있고, 그 구조가 종방향 및 횡방향의 각각으로 이어져서 반복하고 있는 구조로 되어 있다. 즉, 도 10의 파선으로 둘러싸여진 사각형의 하나는, 그 밖의 사각형의 각각과, 적어도 제1 도체부(6) 및 제2 도체부(4)의 패턴이 동일하게 되어 있고, 그 패턴이 종방향 및 횡방향의 각각에서 반복되고 있다.
도 10에 도시하는 배선 기판(1001)을 사용함에 의해, 보다 효율적으로 도 6에 도시하는 실시 형태의 전자 부품을 제조할 수 있다. 즉, 도 10에 도시하는 배선 기판(1001)의 칩 본딩부가 되는 복수의 제2 도체부(4)의 각각의 위에 칩(12)을 본딩하고, 칩(12)과 와이어 본딩부가 되는 제2 도체부(4)를 와이어(11)를 이용하여 와이어 본딩한 후에, 복수의 칩(12)과 와이어(11)를 한꺼번에 봉지재(10)에 의해 봉지한다. 그 후, 배선 기판(1001)을 봉지재(10)와 함께 절단하여 개개의 전자 부품으로 개편화(個片化)함에 의해, 복수의 전자 부품을 한번에 제조하는 것이 가능해진다.
도 11에, 도 6에 도시하는 실시 형태의 전자 부품의 모식적인 평면도를 도시한다. 또한, 도 12에 도 11의 파선(111)으로 둘러싸여진 부분의 배선 기판의 제1층의 모식적인 평면도를 도시한다. 도 11에 도시되는 실시 형태의 전자 부품의 제2 도전체(4)의 칩 본딩부(4a)의 설치 개소가 도 12의 파선(4a)으로 둘러싸여진 부분에 대응하고 있다. 또한, 도 11에 도시되는 실시 형태의 전자 부품의 제2 도전체(4)의 와이어 본딩부(4b)의 설치련 개소가 도 12의 파선(4b)으로 둘러싸여진 개소에 대응하고 있다. 또한, 도 12에서는, 설명의 편리를 위해, 와이어 본딩부(4b)의 설치 개소를 하나만 나타내고 있다.
도 11 및 도 12에 도시하는 바와 같이, 실시 형태의 전자 부품의 제2 도전체(4)의 칩 본딩부(4a) 및 와이어 본딩부(4b)는, 각각, 배선 기판의 제1층의 제1 도전체(6)에 접함과 함께, 수지부(3)에도 접하여 있다.
<작용 효과>
본 실시 형태에서는, 단자가 되는 제1 도체부(6)의 부분(도 12의 외주에 간격을 비우고 배치된 사각형상의 제1 도체부(6))를 예를 들면 수지 기재(300)의 에칭 등에 의해 미세하게 형성할 수 있기 때문에, 종래의 QFN보다도 좁은 피치(이웃하는 단자 사이의 간격이 0.4mm 미만)으로 단자의 형성이 가능해진다. 이에 의해, 본 실시 형태에서는, 종래의 QFN보다도 단자수를 증가시킬 수 있고, 다(多)핀(pin)화가 가능하게 되기 때문에, 논리드 타입의 전자 부품의 미세화 및 고성능화가 가능하게 된다.
또한, 실시 형태의 배선 기판에, 도 11에 도시하는 이너 리드(51) 및 아우터 리드(52)에 상당하는 부분을 패터닝에 의해 마련함에 의해, 와이어(11)를 아우터 리드(52)에 본딩하는 일 없이, 칩(12)에 보다 가까운 와이어 본딩부(4b)에 본딩하면 좋다. 이에 의해, 와이어(11)의 길이를 저감할 수 있기 때문에, 와이어 본딩의 신뢰성을 향상시킬 수 있고, 논리드 타입의 전자 부품의 고품질화에 이어진다.
또한, 예를 들면 도 13의 모식적 단면도에 도시하는 바와 같이, 칩 본딩부가 되는 제2 도전체(4)의 직하가 수지부(3)인 경우에는, 칩(12)의 발열을 수지부(3)를 통하여 외부에 방출하는 것은 매우 곤란하다. 그렇지만, 본 실시 형태에서는, 예를 들면 도 6에 도시하는 바와 같이, 칩 본딩부가 되는 제2 도전체(4)의 직하에 당해 제2 도전체(4)와 접하는 제1 도전체(6)가 마련되어 있다. 따라서 본 실시 형태에서는, 칩(12)의 발열을 칩 본딩부가 되는 제2 도전체(4) 및 그 직하의 제1 도전체(6)를 통하여 외부에 용이하게 방출할 수 있기 때문에, 이 점도 전자 부품의 고품질화에 이어진다.
또한, 예를 들면 도 13∼도 15에 도시하는 바와 같이, 와이어 본딩부가 되는 제2 도전체(4)의 직하가 개구(7)인 경우에는, 와이어(11)의 와이어 본딩시에 와이어 본딩부가 되는 제2 도전체(4)가 바운스함에 의해 본딩성(性)이 저하된다. 그렇지만, 본 실시 형태에서는, 예를 들면 도 16에 도시하는 바와 같이, 와이어 본딩부가 되는 제2 도전체(4)의 직하에 당해 제2 도전체(4)와 접하는 제1 도전체(6)가 마련되어 있다. 따라서 제2 도전체(4)의 직하의 제1 도전체(6)에 의해 당해 제2 도전체(4)의 강도를 보강할 수 있기 때문에, 와이어(11)의 와이어 본딩시에 있어서의 당해 제2 도전체(4)의 바운스를 억제함에 의한 본딩성의 저하를 억제할 수도 있다.
또한, 예를 들면 도 13∼도 15에 도시하는 바와 같이, 와이어 본딩부가 되는 제2 도전체(4)의 직하가 개구(7)인 경우에는, 와이어(11)의 와이어 본딩시에 와이어 본딩부가 되는 제2 도전체(4)에 가하여지는 데미지가 커진다. 그렇지만, 본 실시 형태에서는, 예를 들면 도 16에 도시하는 바와 같이, 와이어 본딩부가 되는 제2 도전체(4)의 직하에 당해 제2 도전체(4)와 접하는 제1 도전체(6)가 마련되어 있다. 따라서 제2 도전체(4)의 직하의 제1 도전체(6)에 의해 당해 제2 도전체(4)의 강도를 보강할 수 있기 때문에, 와이어(11)의 와이어 본딩시에 있어서의 당해 제2 도전체(4)에의 데미지를 저감할 수 있다.
또한, 예를 들면 도 13∼도 15에 도시하는 바와 같이, 와이어 본딩부가 되는 제2 도전체(4)의 직하가 개구(7)인 경우에는, 전자 부품의 2차 실장시에 솔더 보이드가 생겨서 실장(實裝) 불량이 되는 일이 있다. 또한, 제2 도전체(4)의 직하가 개구(7)이기 때문에, 2차 실장시에 솔더가 개구(7)로 들어가(逃げ入む) 필릿이 좋게 형되지 않아 실장 강도가 저하되는 일이 있다. 그렇지만, 본 실시 형태에서는, 예를 들면 도 6에 도시하는 바와 같이, 와이어 본딩부가 되는 제2 도전체(4)의 직하에 당해 제2 도전체(4)와 접하는 제1 도전체(6)가 마련되어 있기 때문에, 이와 같은 2차 실장시의 문제의 발생을 억제할 수 있다.
도 17(a1)∼(a3)에, 종래의 QFN에서의 프레임의 제조 방법을 도해하는 모식적인 단면도를 도시하고, 도 17(b1)∼(b5)에 본 실시 형태의 배선 기판의 제조 방법의 한 예를 도해하는 모식적인 단면도를 도시한다. 또한, 프레임은, 리드 프레임이라고도 불린다.
종래의 QFN에서는, 도 17(a1)에 도시하는 프레임(40)의 일부에 도 17(a2)에 도시하는 바와 같이 개구부(5)를 마련한 후에, 도 17(a3)에 도시하는 바와 같이 프레임(40)의 일부의 표면에 은(銀)으로 이루어지는 금속층(8)이 형성된다. 그때문에, 종래의 QFN에서는, 프레임(40)의 표면이 대기에 노출함에 의해 산화하고, 프레임(40)이 단수명(短壽命)으로 된다는 문제가 있다. 한편, 본 실시 형태에서는, 도 17(b5)에 도시하는 바와 같이, 제1 도체(6)의 이면을 보호막(18)으로 피복함에 의해, 종래의 QFN과 비교하여, 제1 도체(6)의 산화를 유효하게 억제할 수 있다. 또한, 종래의 QFN에서, 도 17(a2)에 도시하는 바와 같이 개구부(5)를 마련할 때에, 프레임(40)의 각 구성 요소가 분리하지 않도록, 기계적으로 접속하기 위한 연결부가 프레임(40)에 형성된다.
또한, 종래의 QFN에서는, 실시 형태의 배선 기판보다도 두꺼운 프레임(40)을 가공할 필요가 있어서, 미세한 가공이 곤란하기 때문에, 단자수를 증가시킬 수가 없어서, 다핀화의 제약이 있다. 한편, 본 실시 형태에서는, 보다 얇은 수지 기재(300) 및 도체층(400)의 각각의 가공에 의해 단자를 형성할 수 있기 때문에, 보다 미세한 가공이 가능해저서, 종래의 QFN보다도 단자수를 증가시킬 수 있다. 또한, 도 17(b1)∼(b3), (b5)는 각각 도 2∼도 5에 대응하고, 도 17(b4)는 도 1에 대응하기 때문에, 도 17(b1)∼(b5)의 설명은 생략한다.
도 18(a1)∼(a5) 및 도 19(a6)∼(a8)에, 종래의 QFN의 조립 공정을 도해하는 모식적인 단면도를 도시하고, 도 18(b1), (b2), (b4), (b5) 및 도 19(b8)에, 본 실시 형태의 전자 부품의 제조 방법의 한 예를 도해하는 모식적인 단면도를 도시한다.
또한, 도 18(b1), (b2), (b4), (b5) 및 도 19(b8)은, 각각, 실시 형태의 전자 부품의 제조 방법의 한 예의 제조 공정 중, 종래의 QFN의 조립 공정의 도 18(a1), (a2), (a4), (a5) 및 도 19(a8)에 대응하는 공정을 도시하고 있다.
종래의 QFN의 조립 공정에서는, 도 18(a1)에 도시하는 바와 같이 칩(12)을 접착재(13)를 통하여 프레임(40)에 칩 본딩 한 후에 도 18(a2)에 도시하는 바와 같이 와이어(11)를 와이어 본딩하게 된다. 그렇지만, 종래의 QFN의 조립 공정에서는, 단자의 선단이 다른 부재에 고정되어 있지 않기 때문에, 본딩성이 양호지 않다라는 문제가 있다. 한편, 본 실시 형태에서는, 단자가 되는 제2 도전체(4)의 일부는 수지부(3)와 접하게 되기 때문에, 와이어 본딩이 안정되고, 본딩성이 향상한다. 이에 의해, 본 실시 형태에서는, 고품질의 논리드 타입의 전자 부품을 제조하는 것이 가능해진다.
또한, 종래의 QFN의 조립 공정에서는, 도 18(a3)에 도시하는 바와 같이, QFN용 어셈블리 테이프(41)를 사용할 필요가 있다. 한편, 본 실시 형태에서는, QFN용 어셈블리 테이프(41)를 사용할 필요가 없기 때문에, 공수를 감소시킬 수 있음과 함께, QFN용 어셈블리 테이프(41)의 비용에 상당하는 재료비를 저감할 수 있다. 이에 의해, 본 실시 형태에서는, 종래의 QFN의 조립 공정에 비하여, 간이한 공정으로, 또한 저비용으로 논리드 타입의 전자 부품을 제조하는 것이 가능해진다.
또한, 종래의 QFN의 조립 공정에서는, 도 18(a4)에 도시하는 바와 같이 봉지재(10)에 의한 봉지 공정을 행한 후에, 도 18(a5)에 도시하는 봉지재(10)에의 마킹 공정을 행하는데, 얇은 QFN용 어셈블리 테이프(41)에서는 도 18(a4)에 도시하는 봉지 공정에서 봉지 수지가 누설된다는 문제가 있다. 한편, 본 실시 형태에서는, 실시 형태의 배선 기판을 구비하고 있기 때문에, 그와 같은 문제는 생기지 않는다.
또한, 종래의 QFN의 조립 공정에서는, 도 19(a6)에 도시되는 바와 같이 QFN용 어셈블리 테이프(41)를 프레임(40)으로부터 박리하고, 도 19(a7)에 도시하는 바와 같이 프레임(40)의 이면에 주석으로 이루어지는 보호막(180)을 피복할 필요가 있다. 한편, 본 실시 형태에서는, 이들의 공정을 행할 필요가 없기 때문에, 공수를 감소시킬 수 있다.
또한, 종래의 QFN의 조립 공정에서는, 도 19(a8)에 도시하는 바와 같이, 다이싱을 행하여 개개의 전자 부품으로 개편화하는 공정이 행하여지는데, 다이싱이 행하여지는 프레임(40)의 폭이 넓게 되어 버리기 때문에, 프레임(40)을 깎으면서 개편화 할 필요가 있다. 그 결과, 프레임(40)의 절단부분에 버르가 생겨 버려, 전자 부품의 품질 불량으로 이어지는 일이 있다. 한편, 본 실시 형태에서는, 제1 도체부(6) 및 제2 도체부(4)의 미세한 가공이 가능하기 때문에, 절단 부분의 제1 도체부(6) 및 제2 도체부(4)의 폭을 좁게 할 수 있다. 그 결과, 개개의 전자 부품으로 개편화할 때에 제1 도체부(6) 및 제2 도체부(4)를 깎는 일 없이, 가압(加壓)에 의해 나눌 수 있기 때문에, 버르의 발생을 저감할 수 있다. 그 결과, 본 실시 형태에서는, 종래의 QFN의 조립 공정에 비하여, 고품질의 논리드 타입의 전자 부품의 제조가 가능해진다.
여기서 설명을 보충한다. 종래의 QFN에서는, 상술한 바와 같이, 프레임(40)의 각 구성 요소가 분리하지 않도록, 기계적으로 접속하는 연결부가 프레임(40)에 마련된다. 이 연결부는, 예를 들면 도 10의 파선으로 도시되는 부분에 상당한 위치에 형성되게 된다. 그리고, 전자 부품의 제조 공정의 작업 중에서 각 구성 요소가 분리되지 않을 정도의 기계적 강도가 요구되기 때문에, 연결부의 폭이 비교적 굵다. 이 비교적 폭이 굵은 연결부를, 예를 들면 다이싱 블레이드를 이용한 다이싱에 의해 절삭하기 때문에, 버르가 발생하기 쉽다. 또한, 다이싱 블레이드 등의 다이싱에 사용되는 소모품의 수명도 짧아진다.
한편, 본 실시 형태에서는, 기본적으로는, 기계적으로 접속하기 위한 연결부는 불필요하다. 또한, 도 5를 이용하여 설명한 개구(7)에 제1 도체부를 형성하는데 전기 도금을 이용하는 경우, 도 11의 아우터 리드(52)가 된 부분의 도전층(400)의 복수를 전기적으로 접속하도록, 예를 들면 도 10의 각 배선 기판(101)의 경계부분 및 외주부분(도 10에 있어서 파선으로 도시된 부분)에, 도전층(400)에 의한 연결부를 형성할 수 있다. 이 경우, 연결부의 폭은, 전기 도금할 수 있는 정도로 도통하면 좋기 때문에, 비교적 좁아도 상관없다. 따라서 이 비교적 폭이 좁은 연결부를, 예를 들면 다이싱 블레이드를 이용한 댄스에 의해 절단하여도, 종래의 QFN과 비교하여, 버르가 발생하기 어렵다. 또한, 종래의 QFN과 비교하여, 다이싱 블레이드 등의 다이싱에 사용되는 소모품의 수명은 길어진다.
이상과 같이, 본 실시 형태에 의하면, 종래의 QFN에 비하여, 단자수를 증가시킬 수 있다. 또한, 종래의 QFN보다도 간이한 공정으로, 저비용으로, 고품질의 전자 부품을 제조하는 것이 가능해진다. 또한, 종래의 QFN보다 용이하게 고품질의 전자 부품을 제조하는 것이 가능해진다.
이상과 같이 실시 형태에 관해 설명을 행하였지만, 상술의 각 실시 형태의 구성을 적절히 조합시키는 것도 당초부터 예정하고 있다.
금회 개시된 실시 형태는 모든 점에서 예시로서 제한적인 것이 아니라고 생각하여야 할 것이다. 본 발명의 범위는 상기한 설명이 아니라 청구의 범위에 의해 나타나고, 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1, 101, 1001 : 배선 기판
3 : 수지부
4 : 제2 도체부
4a : 칩 본딩부
4b : 와이어 본딩부
5 : 개구부
6 : 제1 도체부
7 : 개구
8 : 금속층
9 : 노치
10 : 봉지재
11 : 와이어
12 : 칩
13 : 접착재
18 : 보호막
40 : 프레임
41 : QFN용 어셈블리 테이프
51 : 이너 리드
52 : 아우터 리드
100 : 제1층
111 : 파선
200 : 제2층
300 : 수지 기재
400 : 도체층
500 : 적층 구조체

Claims (11)

  1. 제1층과,
    상기 제1층의 일방의 면상의 제2층을 구비하고,
    상기 제1층은, 복수의 제1 도체부와, 상기 복수의 제1 도체부의 사이에 배치되어 상기 복수의 제1 도체부를 전기적으로 분리하는 수지부를 구비하고,
    상기 제2층은, 상기 복수의 제1 도체부의 각각과 접함과 함께 서로 전기적으로 분리되어 있는 복수의 제2 도체부를 구비하고,
    상기 복수의 제2 도체부는, 각각, 상기 제2 도체부의 상기 제1층측의 면의 일부에서, 상기 수지부와 접하여 있는 것을 특징으로 하는 배선 기판.
  2. 제1항에 있어서,
    상기 제2 도체부는, 칩을 본딩하기 위한 칩 본딩부와, 와이어를 본딩하기 위한 와이어 본딩부를 구비한 것을 특징으로 하는 배선 기판.
  3. 제2항에 있어서,
    상기 와이어 본딩부상에 금속층을 또한 구비한 것을 특징으로 하는 배선 기판.
  4. 제1항에 있어서,
    상기 제1 도체부의 상기 제2 도체부측과는 반대측의 면상에 보호막을 또한 구비한 것을 특징으로 하는 배선 기판.
  5. 제1항에 있어서,
    상기 제1 도체부 및 상기 제2 도체부의 패턴이 복수 배열되고 되는 것을 특징으로 하는 배선 기판.
  6. 수지 기재와 상기 수지 기재상의 도체층을 구비한 적층 구조체의 상기 수지 기재의 일부를 제거하는 공정과,
    상기 도체층의 일부를 제거함에 의해, 상기 수지 기재의 일부와 접함과 함께 서로 전기적으로 분리되어 있는 복수의 제2 도체부를 형성하는 공정과,
    상기 수지 기재가 제거된 부분에, 상기 복수의 제2 도체부의 각각과 접함과 함께 서로 전기적으로 분리되어 있는 복수의 제1 도체부를 형성하는 공정을 포함하는 것을 특징으로 하는 배선 기판의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 도체부상에 금속층을 형성하는 공정을 또한 포함하는 것을 특징으로 하는 배선 기판의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 복수의 제1 도체부의 적어도 일부에 외부 접속용이 처리를 시행하는 공정을 또한 포함하는 것을 특징으로 하는 배선 기판의 제조 방법.
  9. 제1항 내지 제5항 중 어느 한 항에 기재된 배선 기판과,
    상기 제2층상의 칩과,
    상기 칩에 전기적으로 접속된 와이어와,
    상기 칩과 상기 와이어를 봉지하는 봉지재를 구비하고,
    상기 칩은, 상기 복수의 제2 도체부의 일부에 본딩되어 있고,
    상기 와이어는, 상기 칩과 상기 복수의 제2 도체부의 다른 일부를 전기적으로 접속하는 것을 특징으로 하는 전자 부품.
  10. 제1항 내지 제4항 중 어느 한 항에 기재된 배선 기판을 준비하는 공정과,
    상기 복수의 제2 도체부의 일부에 칩을 본딩하는 공정과,
    상기 칩과 상기 복수의 제2 도체부의 다른 일부를 와이어에 의해 전기적으로 접속하는 공정과,
    상기 칩과 상기 와이어를 봉지재에 의해 봉지하는 공정을 포함하는 것을 특징으로 하는 전자 부품의 제조 방법.
  11. 제10항에 있어서,
    상기 배선 기판을 절단하여 개편화하는 공정을 또한 포함하는 것을 특징으로 하는 전자 부품의 제조 방법.
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