TW201804881A - 配線基板、配線基板之製造方法、電子元件以及電子元件之製造方法 - Google Patents

配線基板、配線基板之製造方法、電子元件以及電子元件之製造方法 Download PDF

Info

Publication number
TW201804881A
TW201804881A TW106111861A TW106111861A TW201804881A TW 201804881 A TW201804881 A TW 201804881A TW 106111861 A TW106111861 A TW 106111861A TW 106111861 A TW106111861 A TW 106111861A TW 201804881 A TW201804881 A TW 201804881A
Authority
TW
Taiwan
Prior art keywords
conductor
layer
wafer
conductor portions
wiring board
Prior art date
Application number
TW106111861A
Other languages
English (en)
Other versions
TWI650051B (zh
Inventor
黃善夏
Original Assignee
Ｔｏｗａ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ｔｏｗａ股份有限公司 filed Critical Ｔｏｗａ股份有限公司
Publication of TW201804881A publication Critical patent/TW201804881A/zh
Application granted granted Critical
Publication of TWI650051B publication Critical patent/TWI650051B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector

Abstract

本發明包括第一層(100)及第一層(100)之其中一面上的第二層(200)。第一層(100)包括複數個第一導體部(6)及配置於複數個第一導體部(6)之間且以電子方式分離複數個第一導體部(6)的樹脂部(3)。第二層(200)包括複數個第二導體部(4)，與複數個第一導體部(6)的每一個連接且相互以電子方式分離。複數個第二導體部(4)分別在第二導體部(4)的第一層(100)那側的面的一部分上，與樹脂部(3)連接。

Description

配線基板、配線基板之製造方法、電子元件以及電子元件之製造方法
本發明是關於一種配線基板、配線基板之製造方法、電子元件以及電子元件之製造方法。
例如，在非專利文獻1中，揭示使用一種QFN用(Quad Flat Non-Leaded Package，四方扁平非引線封裝)裝配膠帶的QFN之組裝製程。此外，QFN並非引線端子延伸至外側的構造，為非引線型的電子元件的其中一種。作為非引線型電子元件，在QFN以外都被稱為SON。
非專利文獻1：河合紀安、名兒耶友宏，"QFN用裝配膠帶"，日立化成技術報告、日立化成工業株式會社，2002年7月，No.39，第17~20頁
然而，相較於習知的QFN，還是希望能輕易製造出高品質的電子元件。
在此所揭示的實施型態包括第一層及第一層的其中一面上的第二層，第一層包括複數個第一導體部及配置於複 數個第一導體部之間且以電子方式分離複數個第一導體部的樹脂部，第二層包括複數個第二導體部，其與複數個第一導體部的每一個連接且相互以電子方式分離，複數個第二導體部為分別在第二導體部的第一層側的面的一部分上與樹脂部連接的配線基板。
在此所揭示的實施型態為一種配線基板之製造方法，其包含下列製程：去除包括樹脂基材與樹脂基材上之導體層的積層構造體的樹脂基材的一部分；藉由去除導體層的一部分，與樹脂基材的一部分連接，並且，相互以電子方式分離形成複數個第二導體部；及在樹脂基材已被去除的部分，形成複數個第一導體部，該第一導體部與複數個第二導體部的每一個連接，並且，相互以電子方式分離。
在此所揭示的實施型態包括上述的配線基板、第二層上的晶片、以電子方式連接至晶片的引線及用來密封晶片與上述引線的密封材料，晶片與複數個第二導體部的一部分接合，引線為以電子方式連接晶片與複數個第二導體部的另一部分的電子元件。
在此所揭示的實施型態包括下列製程：準備上述之配線基板；在複數個第二導體部的一部分上接合晶片；藉由引線以電子方式連接晶片與複數個第二導體部的另一部分；及藉由密封材料密封晶片與引線。
根據在此揭示的實施型態，相較於習知的QFN，可輕易製造出高品質的電子元件。
1,101,1001‧‧‧配線基板
3‧‧‧樹脂部
4‧‧‧第二導體部
4a‧‧‧晶片接合部
4b‧‧‧引線接合部
5‧‧‧開口部
6‧‧‧第一導體部
7‧‧‧開口
8‧‧‧金屬層
9‧‧‧凹口
10‧‧‧密封材料
11‧‧‧引線
12‧‧‧晶片
13‧‧‧接著材料
18‧‧‧保護膜
40‧‧‧框架
41‧‧‧QFN用裝配膠帶
51‧‧‧內引線
52‧‧‧外引線
100‧‧‧第一層
111‧‧‧虛線
180‧‧‧保護膜
200‧‧‧第二層
300‧‧‧樹脂基材
400‧‧‧導體層
500‧‧‧積層構造體
第1圖為實施型態之配線基板的模式剖面圖。
第2圖為圖解實施型態之配線基板之製造方法之一例的模式剖面圖。
第3圖為圖解實施型態之配線基板之製造方法之一例的模式剖面圖。
第4圖為圖解實施型態之配線基板之製造方法之一例的模式剖面圖。
第5圖為實施型態之配線基板之變型例的模式剖面圖。
第6圖為實施型態之電子元件的模式剖面圖。
第7圖為圖解實施型態之電子元件之製造方法之一例的模式剖面圖。
第8圖為圖解實施型態之電子元件之製造方法之一例的模式剖面圖。
第9圖為圖解實施型態之電子元件之製造方法之一例的模式剖面圖。
第10圖為實施型態之配線基板之變形例的模式平面圖。
第11圖為第6圖所示之實施型態之電子元件的模式平面圖。
第12圖為第6圖之實施型態之電子元件所使用的配線基板之第一層的模式平面圖。
第13圖為用來說明實施型態之配線基板之作用效果的模式剖面圖。
第14圖為用來說明實施型態之配線基板之作用效果的模 式剖面圖。
第15圖為用來說明實施型態之配線基板之作用效果的模式剖面圖。
第16圖為用來說明實施型態之配線基板及電子元件之作用效果的模式剖面圖。
第17(a1)圖至第17(a3)圖為圖解習知之QFN中之引線框架之製造方法的模式剖面圖，在第17(b1)圖至第17(b5)圖圖解本實施型態之配線基板之製造方法之一例的模式剖面圖。
第18(a1)圖至第18(a5)圖為圖解習知之QFN之組裝製程的模式剖面圖，第18(b1)圖、第18(b2)圖、第18(b4)圖及第18(b5)圖為圖解本實施型態之電子元件之製造方法之一例的模式剖面圖。
第19(a6)圖至第19(a8)圖為圖解習知之QFN之組裝製程的模式剖面圖，第18(b1)圖、第18(b8)圖為圖解本實施型態之電子元件之製造方法之一例的模式剖面圖。
以下將說明實施型態。此外，實施型態之說明中所使用的圖面中若有同一參照符號，代表同一部分或相當部分。
<配線基板>
在第1圖中，表示實施型態之配線基板的模式剖面圖。如第1圖所示，實施型態之配線基板1包括第一層100及第一層100的其中一面上的第二層200。第一層100包括複數個第一導體部6及複數個第一導體部6之間的樹脂部3。相鄰的第一導體部6空出間隔而配置。在相鄰的第一導體部6之間的間隔配置有樹脂部3。相鄰的第一導體部6藉由絕緣性的樹脂部3 相互以電子方式分離。
第二層200包括複數個第二導體部4，相鄰的第二導體部4空出開口部5而配置。在相鄰的第二導體部4之間的開口部5上不配置元件，第一層100的樹脂部3的一部分露出。相鄰的第二導體部4藉由開口部5，相互以電子方式分離。
複數個第二導體部4的每一個與與之相向的複數個第二導體部4的每一個連接，且以電子方式連接。又，複數個第二導體部4的每一個在第二導體部4的第一層100那側的面的一部分上與樹脂部3連接。此外，以下將說明將配線基板1應用於打線接合技術的應用例，但配線基板1也可應用於倒裝晶片接合技術。
<配線基板之製造方法>
以下將參照第2圖至第5圖的模式剖面圖，說明實施型態之配線基板1之製造方法之一例。首先，如第2圖所示，準備包括絕緣性之樹脂基材300且在樹脂基材300之其中一面上具備導體層400的積層構造體500。作為樹脂基材300，可採用聚酰亞胺，作為導體層400，可採用銅。
接著，如第3圖所示，藉由去除樹脂基材300的一部分，形成開口7。在此，在對應於第1圖所示之複數個第一導體部6所被配置的區域形成開口7，樹脂基材300成為第1圖所示的樹脂部3。開口7上有導體層400露出。樹脂基材300的一部分的去除可藉由例如蝕刻等技術來進行。
接著，如第4圖所示，藉由去除導體層400的一部分，形成開口部5。在此，開口部5使剩餘的導體層400的 一部分與樹脂基材300的一部分連接而形成。導體層400被去除的部分成為第1圖所示的複數個第二導體部4。導體層400的一部分的去除可藉由例如蝕刻等技術來進行。
接著，藉由在第4圖所示之開口7所在之處露出的導體層400的每一個的表面上形成第一導體部6，製造出第1圖所示的實施型態之配線基板。第一導體部6可使用將銅電鍍於導體層400上等技術來形成。
又，如第5圖的模式剖面圖所示，宜在第二導體部4上形成金屬層8。金屬層8可藉由將鎳與金的積層體鍍於第二導體部4上等技術來形成。金屬層8可為了提高被打線接合的引線的連接性而形成。
又，如第5圖所示，宜對第一導體部6的背面(第一導體部6與第二導體部4那側相反的那側的面)施以外部連接用處理以形成保護膜18。保護膜18例如，可藉由電鍍鎳和金的積層體或錫在第二導體部4上，或藉由使用有機保護膜被覆第一導體部6的背面來形成。保護膜18的形成可用來提高針對第一導體部6背面的焊料潤濕性並且或者抑制第一導體部6背面的氧化。
<電子元件>
在第6圖中，表示實施型態之電子元件的模式剖面圖。第6圖所示的實施型態之非引線型電子元件所使用的實施型態之配線基板101的複數個第二導體部4包括用來接合晶片12的晶片接合部(第6圖中央的第二導體部4)及用來接合引線11的引線接合部(第6圖中央的第二導體部4以外的第二導體部4)。此外，在以下的說明中，雖然將說明在1個電子元件上搭載1個 晶片的構造，但本發明可在1個電子元件上搭載複數個晶片。
換言之，如第6圖所示，實施型態之電子元件包括實施型態之配線基板101、透過導電性或非導電性的接著材料13以電子方式連接至實施型態之配線基板101之複數個第二導體部4之一部分(第6圖中央的第二導體部4)的晶片12、透過金屬層8以電子方式連接晶片12之電極和複數個第二導體部4的另一部分(第6圖中央的第二導體部4以外的第二導體部4)的引線11、用來密封引線11及晶片12的絕緣性密封材料10。作為引線11及晶片12，可分別採用從過去所周知的引線及晶片。作為密封材料10，可採用環氧樹脂等。作為接著材料13，只要是具有導電性的即可，可採用銀漿。
又，在第二導體部4的晶片接合部與引線接合部之間，設有凹口9。如此，藉由在晶片接合部與引線接合部之間設置凹口9，當在接合使用接著材料13的晶片12時，可藉由凹口9阻止流至晶片12之外側的接著材料13，於是可藉由凹口9接著材料13流出至外側。
此外，凹口9可為從後述的第11圖的模式平面圖所示的平面視角來看的形狀，亦即，不以電子方式分離與中央之第二導體層4分離的形狀。若擁有此形狀，則可採用與使用第4圖來說明的藉由和去除導體層400的一部分來形成開口部5相同的步驟，來形成凹口9。又，在第6圖所示的電子元件中，構造上可使用不設有凹口9的第1圖或第5圖所示的配線基板1來取代配線基板101。
<電子元件之製造方法>
以下將參照第7圖至第9圖的模式剖面圖，說明實施型態之電子元件之製造方法之一例。首先，準備第6圖所示的配線基板101。第6圖所示的配線基板101在作為引線接合部之第二導體部4上包括金屬層8，並且，在第一導體部6的背面包括保護膜18，在第二導體部4的晶片接合部與引線接合部之間設有凹口9，除此之外，具有與第1圖所示的實施型態之配線基板1相同的構造。
接著，如第7圖所示，透過在作為第6圖所示的實施型態之配線基板101之晶片接合部的第二導體部4上透過接著材料13接合晶片12。在此，晶片12在作為相向之2個凹口9之間的晶片接合部的第二導體部4上被接合。
接著，如第8圖所示，藉由使用引線11的引線接合技術以電子方式連接晶片12的電極與作為引線接合部的第二導體部4上的金屬層8。
之後，如第9圖所示，使用密封材料10密封晶片12與引線11，藉此，可製造出第6圖所示的實施型態之電子元件。
又，第6圖所示的實施型態之配線基板101的剖面構造可如第10的模式平面圖所示，宜使用沿著垂直方向及水平方向分別連續配置了複數個的實施型態之配線基板1001，製造出第6圖所示的實施型態之電子元件。在第10圖所示的實施型態之配線基板1001上，以第10圖之虛線所包圍的每個方形具有與第6圖所示的配線基板101相同的構造，該構造為分別沿著垂直方向及水平方向反覆連結的構造。換言 之，以第10圖之虛線包圍的其中一個方形與其他每一個方形一樣，至少第一導體部6及第二導體部4的圖樣是相同的，該圖樣分別延著垂直方向及水平方向反覆出現。
藉由使用第10圖所示的配線基板1001，可更有效率地製造出第6圖所示的實施型態之電子元件。換言之，在作為第10圖所示的配線基板1001之晶片接合部的複數個第二導體部4的每一個上接合晶片12，使用引線11對晶片12與作為引線接合部的第二導體部4進行引線接合後，集合複數個晶片12與引線11並使用密封材料10將之密封起來。之後，伴隨密封材料10將配線基板1001個別化，切斷成一個一個的電子元件，藉此，可一次製造出複數個電子元件。
在第11圖中，表示第6圖所示的實施型態之電子元件的模式平面圖。又，第12圖表示以第11圖之虛線111包圍的部分的配線基板的第一層的模式平面圖。第11圖所示的實施型態之電子元件的第二導電體4的晶片接合部4a的設置位置與以第12圖所示之虛線4a包圍的位置對應。又，第11圖所示的實施型態之電子元件的第二導電體4的引線接合部4b的設置位置與以第12圖所示的虛線4b包圍的位置對應。此外，在第12圖中，為了方便說明，僅表示1個引線接合部4b的設置位置。
如第11圖及第12圖所示，實施型態之電子元件的第二導電體4的晶片接合部4a及引線接合部4b分別連接至配線基板的第一層的第一導電體6，並且也連接至樹脂部3。
<作用效果>
在本實施型態中，可藉由樹脂基材300的蝕刻法等技術微 細地形成作為端子的第一導體部6的部分(空出間隔配置於第12圖外周的矩形第一導體部6)，所以，相較於習知的QFN，可以以更狹窄的間距(相鄰的端子之間的間隔不滿0.4mm)來形成端子。藉此，在本實施型態中，相較於習知的QFN，可使端子數增加，得到多間距化，所以，可使非引線型電子元件微細化及高性能化。
又，在實施型態之配線基板上，採用圖樣化技術設置與第11圖所示之內引線51及外引線52相當的部分，藉此，可在不需要將引線11接合至外引線52的情況下，接合至比晶片12靠近的引線接合部4b。藉此，可縮短引線11的長度，所以，可提高引線接合技術的可靠性，進而將非引線型電子元件導向高品質化。
又，可如第13圖的模式剖面圖所示，若作為晶片接合部的第二導電體4的正下方為樹脂部3，透過樹脂部3將晶片12發出的熱釋放至外部將會非常困難。不過，在本實施型態中，可如第6圖所示，在作為晶片接合部的第二導電體4的正下方設置與該第二導電體4連接的第一導電體6。於是，在本實施型態中，可輕易透過作為晶片接合部的第二導電體4及其正下方的第一導電體6將晶片12所發出的熱釋放至外部，所以，此點也可將電子元件導向高品質化。
又，可如第13圖至第15圖所示，若作為引線接合部的第二導電體4的正下方為開口7，當在對引線11進行引線接合時，作為引線接合部的第二導電體4的接合性會因為彈跳作用而下降。不過，在本實施型態中，可如第16圖所示， 在作為引線接合部的第二導電體4的正下方設置與該第二導電體4連接的第一導電體6。於是，可藉由第二導電體4的正下方的第一導電體6補強該第二導電體4的強度，所以，當在進行引線11的引線接合時，也可抑制因抑制該第二導電體4的彈跳作用而導致的接合性下降。
又，可如第13圖至第15圖所示，若作為引線接合部的第二導電體4的正下方為開口7，當進行引線11的引線接合時，加諸於作為引線接合部之第二導電體4的損壞變大。不過，在本實施型態中，可如第16圖所示，在作為引線接合部的第二導電體4的正下方設置與該第二導電體4連接的第一導電體6。於是，可藉由第二導電體4的正下方的第一導電體6補強該第二導電體4的強度，所以，當進行引線11的引線接合時，可減少對該第二導電體4的損壞。
又，可如第13至15圖所示，若作為引線接合部的第二導電體4的正下方為開口7，當進行電子元件的二次封裝時，會產生焊料空洞而有封裝不良的情況。又，為了使第二導電體4的正下方為開口7，當在進行二次封裝時，焊料會脫離開口7而無法形成良好的圓角。不過，在本實施型態中，可如第6圖所示，在作為引線接合部的第二導電體4的正下方設置與該第二導電體4連接的第一導電體6，所以，可抑制在進行二次封裝時的問題產生。
在第17(a1)圖至第17(a3)圖中，表示圖解習知之QFN中之框架之製造方法的模式剖面圖，第17(b1)圖至第17(b5)圖表示圖解本實施型態之配線基板之製造方法之一例的 模式剖面圖。此外，框架也稱為引線框架。
在習知的QFN上，於第17(a1)圖所示的框架40的一部分上如第17(a2)圖所示地設置開口部5之後，如第17(a3)圖所示，在框架40的一部分的表面上形成由銀所構成的金屬層8。因此，在習知的QFN上，框架40的表面會因暴露於大氣而氧化，於是有框架40壽命變短的問題。另一方面，在本實施型態中，如第17(b5)圖所示，藉由用保護膜18被覆第一導體6的背面，相較於習知的QFN，可有效抑制第一導體6的氧化。此外，在習知的QFN上，當如第17(a2)圖所示地設置開口部5時，為了不使框架40的各個構成要素分離，將用來作機械連接的連結部形成於框架40上。
又，在習知的QFN上，需要對比實施型態之配線基板厚的框架40加工，由於微細加工很困難，所以無法使端子數增加，多間距化受到限制。另一方面，在本實施型態中，可藉由對更薄的樹脂基材300及導體層400這兩者的加工來形成端子，所以，更微細的加工是可能的，於是相較於習知的QFN，可使端子數增加。此外，第17(b1)圖至第17(b3)圖及第17(b5)圖分別與第2圖至第5圖對應，第17(b4)圖與第1圖對應，所以，在此省略第17(b1)圖至第17(b5)圖的說明。
在第18(a1)圖至第18(a5)圖及第19(a6)圖至第19(a8)圖中，表示圖解習知之QFN之組裝製程的模式剖面圖，在第18(b1)圖、第18(b2)圖、第18(b4)圖、第18(b5)圖及第19(b8)圖中，表示圖解本實施型態之電子元件之製造方法之一例的模式剖面圖。
此外，第18(b1)圖、第18(b2)圖、第18(b4)圖、第 18(b5)圖及第19(b8)圖分別在實施型態之電子元件之製造方法之一例之製程中，表示與習知之QFN之組裝製程之第18(a1)圖、第18(a2)圖、第18(a4)圖、第18(a5)圖及第19(a8)圖對應的製成。
在習知的QFN的組裝製程中，如第18(a1)圖所示，透過接著材料13在框架40上對晶片12進行晶片接合技術之後，如第18(a2)圖所示，再對引線11進行引線接合技術。不過，在習知的QFN的組裝製程中，端子的先端不會固定於另一元件，所以，會有接合性不良好的問題。另一方面，在本實施型態中，作為端子的第二導電體4的一部分與樹脂部3連接，所以，引線接合情況穩定，接合性提高。藉此，在本實施型態中，可製造出高品質的非引線型的電子元件。
又，在習知的QFN的組裝製程中，如第18(a3)圖所示，需要使用QFN用組裝膠帶41。另一方面，在本實施型態中，不需要使用QFN用組裝膠帶41，所以，可使製程數減少，並且，可節省相當於QFN用組裝膠帶41之費用的材料費。藉此，在本實施型態中，相較於習知的QFN的組裝製程，可以簡易的製程和低成本來製造非引線型電子元件。
又，在習知的QFN的組裝製程中，如第18(a4)圖所示，進行使用密封材料10的密封製程後，進行對第18(a5)圖所示的密封材料10的標記製程，但藉由較薄的QFN用組裝膠帶41，在第18(a4)圖所示的密封製程中會有外洩密封樹脂的問題。另一方面，在本實施型態中，由於包括實施型態之配線基板，所以此種問題不會產生。
又，在習知的QFN的組裝製程中，如第19(a6)圖所 示，需要將QFN用組裝膠帶41從框架40剝離，並如第19(a7)圖所示，對框架40的背面被覆由錫所構成的保護膜180。另一方面，在本實施型態中，不需要進行這些製程，所以可使製程數減少。
又，在習知的QFN的組裝製程中，如第19(a8)圖所示，進行切片使每個電子元件個別化的製程，但進行切片的框架40的寬度後來變寬，所以，需要一邊切削框架40，一邊進行個別化。結果，框架40的切斷部分有毛邊產生，有電子元件品質不良的情況存在。另一方面，在本實施型態中，第一導體部6及第二導體部4的微細加工是可能的，所以，切斷部分的第一導體部6及第二導體部4的寬度可變窄。結果，當將每個電子元件個別化時，在不需要切削第一導體部6及第二導體部4的情況下，藉由加壓來切割，所以，可減少毛邊的產生。結果，在本實施型態中，相較於習知的QFN的組裝製程，可製造出高品質的非引線型電子元件。
在此將補充說明。在習知的QFN上，如上所述，為了不使框架40的各個構成要素分離，將用來作機械連接的連結部設置於框架40上。此連結部可形成於與第10圖之虛線所示的部分相當的位置。另外，在電子元件之製程作業中，要求能使各個構成要素不分離的機械強度，所以，連結部的寬度比較寬。此寬度比較寬的連結部可藉由使用切割刀片的切割技術來切削，所以，容易產生毛邊。又，切割刀片等切割技術中使用的消耗品的壽命也會變短。
另一方面，在本實施型態中，基本上不需要用來作機械連接的連結部。又，若在使用第5圖說明的開口7形成 第一導體部時採用電鍍技術，為了使作為第11圖之外引線52的部分的複數個導電層400以電子方式連接，可在第10圖的各個配線基板101的邊界部分及外周部分(在第10圖中以虛線表示的部分)，形成使用導電層400的連結部。在此情況下，連接部的寬度只要可導通電鍍作用即可，所以較窄也無妨。於是，即使此寬度較窄的連結部可藉由使用切割刀片的切割技術切斷，相較於習知的QFN，難以產生毛邊。又，相較於習知的QFN，使用於切割刀片等切割工具的消耗品的壽命變長。
如上所述，根據本實施型態，相較於習知的QFN，可使端子數增加。又，可藉由比習知的QFN還簡易的製程和低成本製造出高品質的電子元件。又，可輕易製造出品質比習知的QFN還高的電子元件。
如上所述地說明了實施型態，但適當組合上述各實施型態的構造的發明也在一開始預設的範圍內。
此次揭示的實施型態應該不受所有例示的特性限定。本發明的範圍並非上述的說明而是由申請專利範圍所揭示，本發明也意圖包含在與申請專利範圍相等的意涵及範圍內的所有變更。
1‧‧‧配線基板
3‧‧‧樹脂部
4‧‧‧第二導體部
5‧‧‧開口部
6‧‧‧第一導體部
100‧‧‧第一層
200‧‧‧第二層

Claims (11)

  1. 一種配線基板，包括：第一層；及第二層，位於上述第一層之其中一面上；其中，上述第一層包括：複數個第一導體部；及樹脂部，配置於上述複數個第一導體部之間且以電子方式來分離上述複數個第一導體部；上述第二層包括：複數個第二導體部，與上述複數個第一導體部之每一個連接且相互以電子方式分離；上述複數個第二導體部分別在上述第二導體部的上述第一層那側的那面的一部分上，與上述樹脂部連接。
  2. 如申請專利範圍第1項之配線基板，其中，上述第二導體部包括：晶片接合部，用來接合晶片；及引線接合部，用來接合引線。
  3. 如申請專利範圍第2項之配線基板，其中，上述引線接合部上進一步包括金屬層。
  4. 如申請專利範圍第1項之配線基板，其中，在與上述第一導體部之上述第二導體部側的相反側的面上進一步包括保護膜。
  5. 如申請專利範圍第1項之配線基板，其中，配列複數個上述第一導體部及上述第二導體部的圖樣。
  6. 一種配線基板之製造方法，包含下列製程：去除包括樹脂基材與上述樹脂基材上之導體層的積層構造體的上述樹脂基材的一部分；藉由去除上述導體層的一部分，與上述樹脂基材的一部分連接，並且，相互以電子方式分離形成複數個第二導體部；及在上述樹脂基材已被去除的部分，形成複數個第一導體部，該第一導體部與上述複數個第二導體部的每一個連接，並且，相互以電子方式分離。
  7. 如申請專利範圍第6項之配線基板之製造方法，其中，在上述第二導體部上形成金屬層。
  8. 如申請專利範圍第6或7項之配線基板之製造方法，其中，進一步包含一製程，該製程對上述複數個第一導體部的至少一部分進行外部連接用的處理。
  9. 一種電子元件，包括：如申請專利範圍第1至5項中任一項之配線基板；上述第二層上的晶片；引線，以電子方式連接至上述晶片；及密封材料，用來密封上述晶片與上述引線；其中，上述晶片接合至上述複數個第二導體部的一部分，上述引線以電子方式連接至上述晶片及上述複數個第二導體部的另一個部分。
  10. 一種電子元件之製造方法，包括下列製程：準備如申請專利範圍第1至4項中任一項之配線基板； 在上述複數個第二導體部的一部分上接合晶片；藉由引線以電子方式連接上述晶片與上述複數個第二導體部的另一部分；及藉由密封材料密封上述晶片與上述引線。
  11. 如申請專利範圍第10項之電子元件之製造方法，其中，進一步包含切斷上述配線基板而將之個別化的製程。
TW106111861A 2016-07-08 2017-04-10 配線基板、配線基板之製造方法、電子元件以及電子元件之製造方法 TWI650051B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-136037 2016-07-08
JP2016136037A JP6333894B2 (ja) 2016-07-08 2016-07-08 配線基板、配線基板の製造方法、電子部品、および電子部品の製造方法

Publications (2)

Publication Number Publication Date
TW201804881A true TW201804881A (zh) 2018-02-01
TWI650051B TWI650051B (zh) 2019-02-01

Family

ID=60912065

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106111861A TWI650051B (zh) 2016-07-08 2017-04-10 配線基板、配線基板之製造方法、電子元件以及電子元件之製造方法

Country Status (6)

Country Link
JP (1) JP6333894B2 (zh)
KR (1) KR102254999B1 (zh)
CN (1) CN109478536A (zh)
MY (1) MY192589A (zh)
TW (1) TWI650051B (zh)
WO (1) WO2018008214A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303859A (ja) * 2002-04-10 2003-10-24 Hitachi Cable Ltd 半導体装置用テープキャリアおよびその製造方法
US7164192B2 (en) * 2003-02-10 2007-01-16 Skyworks Solutions, Inc. Semiconductor die package with reduced inductance and reduced die attach flow out
JP2005116909A (ja) * 2003-10-10 2005-04-28 Hitachi Cable Ltd 電子装置及び電子装置に用いる配線板
JP2011029518A (ja) * 2009-07-28 2011-02-10 Shindo Denshi Kogyo Kk フレキシブルプリント配線板、半導体装置及びその製造方法
JP5848976B2 (ja) * 2012-01-25 2016-01-27 新光電気工業株式会社 配線基板、発光装置及び配線基板の製造方法

Also Published As

Publication number Publication date
JP2018006702A (ja) 2018-01-11
WO2018008214A1 (ja) 2018-01-11
KR102254999B1 (ko) 2021-05-24
MY192589A (en) 2022-08-29
CN109478536A (zh) 2019-03-15
TWI650051B (zh) 2019-02-01
JP6333894B2 (ja) 2018-05-30
KR20190025835A (ko) 2019-03-12

Similar Documents

Publication Publication Date Title
US6841854B2 (en) Semiconductor device
KR102082941B1 (ko) 수지 봉지형 반도체 장치 및 그 제조 방법
TWI291756B (en) Low cost lead-free preplated leadframe having improved adhesion and solderability
JP2005057067A (ja) 半導体装置およびその製造方法
JP6863846B2 (ja) 半導体素子搭載用基板及びその製造方法
JP2006128455A (ja) 半導体装置およびその製造方法
JP2014183142A (ja) 半導体装置、半導体装置の製造方法
US9184116B2 (en) Method of manufacturing resin-encapsulated semiconductor device, and lead frame
US20160276251A1 (en) Lead Frames With Wettable Flanks
US6716675B2 (en) Semiconductor device, method of manufacturing semiconductor device, lead frame, method of manufacturing lead frame, and method of manufacturing semiconductor device with lead frame
TWI787343B (zh) 半導體元件搭載用基板及其製造方法
JP6505540B2 (ja) 半導体装置及び半導体装置の製造方法
JP7144157B2 (ja) 半導体装置およびその製造方法
WO2015015850A1 (ja) モジュールおよびその製造方法
JP2019121698A (ja) 半導体装置および半導体装置の製造方法
TWI650051B (zh) 配線基板、配線基板之製造方法、電子元件以及電子元件之製造方法
JP2007019275A (ja) 半導体装置、基板及び半導体装置の製造方法
JP2006147918A (ja) 半導体装置
JP2017188604A (ja) リードフレーム及び半導体装置、並びにそれらの製造方法
JP2019145625A (ja) 半導体装置
JP2013254984A (ja) 半導体装置
WO2015129185A1 (ja) 樹脂封止型半導体装置、およびその製造方法、ならびにその実装体
JP4549318B2 (ja) 半導体装置および半導体装置の製造方法
JP4294034B2 (ja) 半導体装置
JP2020080396A (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法