KR20190025789A - 박막 트랜지스터 및 이를 포함하는 디스플레이 장치 - Google Patents

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KR20190025789A
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Abstract

본 발명의 일 실시예는, 기판, 상기 기판 상의 활성층, 상기 활성층 상의 게이트 전극, 상기 게이트 전극과 연결된 게이트 배선, 및 상기 활성층과 상기 게이트 전극 사이의 게이트 절연막;을 포함하고, 상기 활성층은, 상기 게이트 전극과 중첩하는 채널영역과 상기 채널영역의 반대측에 각각 배치된 드레인 영역과 소스 영역을 포함하고, 상기 드레인 영역과 상기 소스 영역을 최단거리로 연결하는 직선의 길이는, 상기 직선과 나란한 상기 게이트 배선의 폭보다 큰 박막 트랜지스터를 개시한다.

Description

박막 트랜지스터 및 이를 포함하는 디스플레이 장치{Thin film transistor and display device comprising the same}
본 발명의 실시예들은 박막 트랜지스터 및 이를 포함하는 디스플레이 장치 에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 평판 디스플레이 장치가 소개되고 있다. 이와 같은 평판 디스플레이 장치는 구동을 위한 박막트랜지스터(Thin Film Transistor, TFT), 커패시터 등을 포함한다. 여기서, 박막트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층(active layer)과, 게이트 절연층에 의해 활성층과 전기적으로 절연되는 게이트 전극을 포함할 수 있다.
일반적으로, 박막 트랜지스터의 활성층은 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)으로 형성되는데, 활성층이 비정실 실리콘으로 형성되면 전하의 이동도(mobility)가 낮아 고속으로 동작하는 구동 회로의 구현이 어려울 수 있다. 또한, 활성층이 폴리 실리콘으로 형성되면 전하의 이동도는 향상될 수 있지만, 박막 트랜지스터의 문턱전압(Vth)이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다.
본 발명의 실시예들은, 활성층이 산화물 반도체를 포함하는 박막 트랜지스터 및 이를 포함하는 디스플레이 장치를 제공한다.
본 발명의 일 실시예는, 기판; 상기 기판 상의 활성층; 상기 활성층 상의 게이트 전극; 상기 게이트 전극과 연결된 게이트 배선; 및 상기 활성층과 상기 게이트 전극 사이의 게이트 절연막;을 포함하고, 상기 활성층은, 상기 게이트 전극과 중첩하는 채널영역과 상기 채널영역의 반대측에 각각 배치된 드레인 영역과 소스 영역을 포함하고, 상기 드레인 영역과 상기 소스 영역을 최단거리로 연결하는 직선의 길이는, 상기 직선과 나란한 상기 게이트 배선의 폭보다 큰 박막 트랜지스터를 개시한다.
본 실시예에 있어서, 상기 직선과 나란한 상기 게이트 전극의 길이는 상기 게이트 배선의 폭보다 클 수 있다.
본 실시예에 있어서, 상기 게이트 전극은 상기 게이트 전극의 외측면에서 상기 게이트 전극의 내부를 향해 인입된 복수의 홈들을 포함할 수 있다.
본 실시예에 있어서, 상기 복수의 홈들은 상기 게이트 전극의 두께 방향으로 상기 게이트 전극을 관통할 수 있다.
본 실시예에 있어서, 상기 채널 영역은 적어도 하나의 굴곡부를 포함하고, 상기 드레인 영역에서부터 상기 소스 영역까지 측정된 상기 게이트 전극의 길이는 상기 직선의 길이 보다 길 수 있다.
또한, 상기 게이트 전극은 상기 게이트 전극의 외측면에서 상기 게이트 전극의 내부를 향해 인입된 복수의 홈들을 포함할 수 있다.
본 실시예에 있어서, 상기 게이트 전극, 상기 게이트 배선, 상기 소스 영역 및 상기 드레인 영역을 덮는 제1 절연막, 상기 제1 절연막 상에 배치되고 상기 소스 영역과 전기적으로 연결된 소스 전극, 및 상기 제1 절연막 상에 배치되고 상기 드레인 영역과 전기적으로 연결된 드레인 전극을 더 포함할 수 있다.
본 실시예에 있어서, 상기 활성층은 산화물 반도체를 포함할 수 있다.
본 실시예에 있어서, 상기 게이트 전극과 상기 게이트 배선은 일체적으로 이루어지고, 상기 채널영역의 임의의 한 지점과 상기 게이트 전극의 외측면 간의 최단거리는 7㎛ 이하일 수 있다.
본 발명의 다른 실시예는, 기판; 상기 기판 상의 박막 트랜지스터; 및 상기 기판 상에 배치되고, 상기 박막 트랜지스터와 전기적으로 연결된 표시 소자;를 포함하고, 상기 박막 트랜지스터는, 채널영역과 상기 채널영역의 반대측에 각각 배치된 드레인 영역과 소스 영역을 포함하는 활성층; 상기 활성층 상에 배치되고, 상기 채널영역과 중첩하는 게이트 전극; 상기 게이트 전극에 전기적 신호를 인가하는 게이트 라인; 및 상기 활성층과 상기 게이트 전극 사이의 게이트 절연막;을 포함하고, 상기 드레인 영역과 인접한 상기 게이트 절연막의 일단과 상기 소스 영역과 인접한 상기 게이트 절연막의 타단을 최단거리로 연결하는 직선의 길이는, 상기 직선과 나란한 상기 게이트 배선의 폭보다 큰 디스플레이 장치를 개시한다.
본 실시예에 있어서, 상기 직선과 나란한 상기 게이트 절연막의 길이는 상기 게이트 배선의 폭보다 클 수 있다.
본 실시예에 있어서, 상기 게이트 전극은 상기 게이트 전극의 외측면에서 상기 게이트 전극의 내부를 향해 인입된 복수의 홈들을 포함할 수 있다.
본 실시예에 있어서, 상기 복수의 홈들은 상기 게이트 전극의 두께 방향으로 상기 게이트 전극을 관통할 수 있다.
본 실시예에 있어서, 상기 게이트 절연막은 적어도 하나의 굴곡부를 포함하고, 상기 드레인 영역에서부터 상기 소스 영역까지 측정된 상기 게이트 절연막의 길이는 상기 직선의 길이 보다 길 수 있다.
또한, 상기 게이트 전극은 상기 게이트 전극의 외측면에서 상기 게이트 전극의 내부를 향해 인입된 복수의 홈들을 포함할 수 있다.
본 실시예에 있어서, 상기 박막 트랜지스터는, 상기 게이트 전극, 상기 게이트 배선, 상기 소스 영역 및 상기 드레인 영역을 덮는 제1 절연막; 상기 제1 절연막 상에 배치되고 상기 소스 영역과 전기적으로 연결된 소스 전극; 및 상기 제1 절연막 상에 배치되고 상기 드레인 영역과 전기적으로 연결된 드레인 전극을 더 포함하고, 상기 소스 전극 또는 상기 드레인 전극은 상기 표시 소자와 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 활성층은 산화물 반도체를 포함할 수 있다.
본 실시예에 있어서, 상기 게이트 전극과 상기 게이트 배선은 일체적으로 이루어지고, 상기 채널 영역의 임의의 한 지점과 상기 게이트 전극의 외측면 간의 최단거리는 7㎛ 이하일 수 있다.
본 실시예에 있어서, 상기 기판과 상기 박막 트랜지스터 사이의 버퍼층; 및 상기 기판과 상기 버퍼층 사이의 도전층;을 더 포함하고, 상기 도전층은 상기 박막 트랜지스터와 중첩하도록 위치할 수 있다.
본 실시예에 있어서, 상기 박막 트랜지스터는, 상기 게이트 전극, 상기 게이트 배선, 상기 소스 영역 및 상기 드레인 영역을 덮는 제1 절연막; 상기 제1 절연막 상에 배치되고 상기 소스 영역과 전기적으로 연결된 소스 전극; 및 상기 제1 절연막 상에 배치되고 상기 드레인 영역과 전기적으로 연결된 드레인 전극을 더 포함하고, 상기 소스 전극은 상기 도전층과 전기적으로 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 의하면, 박막 트랜지스터의 채널의 길이가 증가하여 박막 트랜지스터의 게이트 전극에 인가되는 게이트 전압의 구동 범위(driving range) 가 넓어질 수 있다.
또한, 박막 트랜지스터의 게이트 전극의 폭이 상기 게이트 전극과 연결되는 게이트 배선의 폭보다 넓게 형성됨에 따라, 반복 스윕(sweep)시에도 박막 트랜지스터의 문턱 전압(Vth)의 변화가 최소화될 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 일 예를 개략적으로 도시한 단면도이다.
도 2는 박막 트랜지스터의 채널 길이에 따른 박막 트랜지스터의 특성 변화를 도시한 도이다.
도 3은 박막 트랜지스터의 채널 길이에 따른 측정된 전기장의 결과를 도시한 도이다.
도 4a 내지 도 4c는 박막 트랜지스터의 게이트 전극과 연결된 게이트 배선의 폭에 따른 박막 트랜지스터의 문턱전압 변화를 도시한 도이다.
도 5는 박막 트랜지스터의 문턱전압 변화를 설명하기 위한 박막 트랜지스터의 일 예를 개략적으로 도시한 평면도이다.
도 6은 도 1의 박막 트랜지스터의 일 예를 개략적으로 도시한 평면도이다.
도 7은 도 1의 박막 트랜지스터의 다른 예를 개략적으로 도시한 평면도이다.
도 8은 도 1의 박막 트랜지스터의 또 다른 예를 개략적으로 도시한 평면도이다.
도 9는 도 1의 박막 트랜지스터의 또 다른 예를 개략적으로 도시한 평면도이다.
도 10은 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 11은 도 10의 일 화소의 등가회로의 일 예를 도시한 회로도이다.
도 12는 도 10의 I-I'단면의 일 예를 개략적으로 도시한 단면도이다.
도 13은 도 12의 박막 트랜지스터의 일 예를 개략적으로 도시한 평면도이다.
도 14는 도 10의 I-I'단면의 다른 예를 개략적으로 도시한 단면도이다.
도 15는 도 14의 차단층의 유무에 따른 박막 트랜지스터의 특성 변화를 도시한 도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 일 예를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 박막 트랜지스터(TFT)는 기판(100), 기판(100) 상의 활성층(A), 활성층(A) 상의 게이트 전극(G), 및 활성층(A)과 게이트 전극(G) 사이의 게이트 절연막(103)을 포함할 수 있다.
기판(100)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 다만, 본 발명은 이에 한하지 않으며, 기판(100)은 세라믹, 플라스틱, 또는 스테인리스 강 등으로 이루어질 수도 있다.
기판(100) 상에는 기판(100)의 평활성과 불순 원소의 침투를 차단하기 위하여 버퍼층(101)이 더 구비될 수 있다. 버퍼층(101)은 실리콘질화물 및/또는 실리콘산화물과 같은 무기물로 단층 또는 복수층으로 형성될 수 있다.
활성층(A)은 산화물반도체를 포함할 수 있다. 활성층(A)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti), 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 활성층(A)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다.
활성층(A) 상에는 게이트 절연막(103)이 배치되며, 게이트 전극(G)은 게이트 게이트 절연막(103)을 사이에 두고 활성층(A)과 중첩된 위치에 배치될 수 있다. 게이트 절연막(103)은 활성층(A)과 게이트 전극(G)을 절연하기 위한 것으로 유기물 또는 SiNx, SiO2같은 무기물로 형성할 수 있다.
게이트 전극(G)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 복수층으로 형성될 수 있다. 게이트 전극(G)은, 게이트 전극(G)에 전기적 신호를 인가하는 게이트 라인과 연결될 수 있다.
한편, 활성층(A)은 게이트 전극(G)과 중첩하는 채널영역(C)과, 채널영역(C)을 가운데 두고 채널영역(C)의 반대측에 각각 배치된 소스영역(S) 및 드레인영역(D)을 포함할 수 있다. 소스영역(S) 및 드레인영역(D)은 채널영역(C)에 비하여 전기 전도도가 큰 영역이다. 선택적 실시예로, 소스영역(S) 및 드레인영역(D)은 플라즈마 처리에 의한 도체화, 또는 불순물 도핑 등에 의해 채널영역(C) 보다 큰 전기 전도도를 가질 수 있다.
채널영역(C)은 게이트 전극(G)과 실질적으로 동일한 형상을 가질 수 있다. 이는 활성층(A) 상에 게이트 절연막(103)을 형성한 상태에서, 활성층(A)에 불순물을 도핑할 때, 게이트 전극(G)을 셀프 얼라인(self align) 마스크로 사용함으로써, 게이트 전극(G)과 중첩하는 위치에 불순물이 도핑되지 않는 채널영역(C)이 형성되고, 채널 영역(C)의 양측에 각각 불순물이 도핑된 소스영역(S)과 드레인영역(D)이 형성되기 때문이다. 따라서, 채널영역(C)은 게이트 전극(G)의 폭에 의하여 일정한 길이(L1)를 가질 수 있고, 채널영역(C)의 길이(L1)에 의해 박막 트랜지스터(TFT)의 특성이 변할 수 있다.
또한, 채널 영역(C)에 불순물을 도핑한 후에는 게이트 전극(G)을 마스크로 사용하여 게이트 절연막(103)을 패터닝하므로, 게이트 절연막(103) 역시 게이트 전극(G)과 실질적으로 동일한 형상을 가질 수 있다.
박막 트랜지스터(TFT)는, 게이트 전극(G), 소스 영역(S) 및 드레인 영역(D)을 덮는 제1 절연막(107)과, 제1 절연막(107) 상에 배치된 소스 전극(SE) 및 드레인 전극(DE)을 더 포함할 수 있다. 한편, 게이트 전극(G)에 전기적 신호를 인가하는 게이트 배선이 게이트 전극(G)과 일체적으로 형성된 경우, 제1 절연막(107)은 게이트 라인도 함께 덮을 수 있다.
제1 절연막(107)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있다. 또한, 제1 절연막(107)은 SiO2, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 절연 물질로 형성될 수 있으며, 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
소스 전극(SE)은 제1 절연막(107)을 관통하여 소스 영역(S)과 전기적으로 연결되고, 드레인 전극(DE)은 제1 절연막(107)을 관통하여 드레인 영역(D)과 전기적으로 연결될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 예를 들어, 소스 전극(207) 및 드레인 전극(208)은 티타늄(Ti), 알루미늄(Al), 및 티타늄(Ti)의 3층 적층 구조를 가질 수 있다.
도 2는 박막 트랜지스터의 채널 길이에 따른 박막 트랜지스터의 특성 변화를 도시한 도이고, 도 3은 박막 트랜지스터의 채널 길이에 따른 측정된 전기장의 결과를 도시한 도이다. 이하에서는 도 2 및 도 3을 도 1과 함께 참조하여 설명한다.
도 2 및 도 3에서, (1)은 채널 길이(L1)가 5㎛인 경우이고, (2)는 채널 길이(L1)가 9.7㎛인 경우이며, (3)은 채널 길이(L1)가 15.7㎛인 경우이다. 여기서, 채널 길이(L1)는 소스 영역(S)과 드레인 영역(D) 사이의 채널 영역(C)의 길이를 의미한다.
도 2는 채널 길이(L1)에 따른 박막 트랜지스터(TFT)의 transfer curve를 도시한 도로써, (1)의 경우는 게이트 전압의 구동 범위(driving range)가 2.09V인 반면, (3)의 경우는 게이트 전압의 구동 범위가 3.85V이다. 즉, 채널 길이(L1)가 길어질수록 게이트 전극(G)에 인가되는 게이트 전압의 구동 범위가 넓어지게 되고, 이에 의해 게이트 전압의 크기를 변화시켜 디스플레이 장치의 표시소자(도 12의 OLED)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있다.
도 3은 채널 길이(L1)에 따른 전기장을 측정한 결과로써, 전기장은 채널영역(C)과 드레인영역(D)의 경계에서 측정되었다. 도 3에서 알 수 있는 바와 같이, 채널길이(L1)가 길어질수록 단위 길이당 VDS의 변화가 감소하여, 채널영역(C)과 드레인영역(D)의 경계에서의 전기장이 감소하는 것을 알 수 있다. 따라서, VDS가 큰 경우라도, VDS에 의한 stress가 감소함으로써 박막 트랜지스터(TFT)의 신뢰성이 향상될 수 있다.
이와 같이, 박막 트랜지스터(TFT)의 채널영역(C)의 길이(L1)가 증가하면, 박막 트랜지스터(TFT)의 여러 특성을 향상시킬 수 있다. 다만, 채널영역(C)의 길이(L1)를 결정하는 게이트 전극(G) 및 게이트 전극(G)과 일체적으로 형성될 수 있는 게이트 라인이 동일한 폭을 가지고 형성되면, 채널영역(C)의 길이(L1)가 증가할수록 게이트 라인의 폭도 증가한다는 것을 의미하는데, 이에 의해 박막 트랜지스터(TFT)의 반복 스윕(sweep)시 문턱 전압(Vth)이 변할 수 있다.
도 4a 내지 도 4c는 박막 트랜지스터의 게이트 전극과 연결된 게이트 배선의 폭에 따른 박막 트랜지스터의 문턱전압(Vth) 변화를 도시한 도이고, 도 5는 박막 트랜지스터의 문턱전압(Vth) 변화를 설명하기 위한 박막 트랜지스터의 일 예를 개략적으로 도시한 평면도이다. 이하에서는 도 4a 내지 도 4c을 도 1과 함께 참조하여 설명한다.
도 4a는 (1)은 채널 길이(L1)가 5㎛인 경우이고, 도 4b는 채널 길이(L1)가 9.7㎛인 경우이며, 도 4c는 채널 길이(L1)가 15.7㎛인 경우이다. 또한, 도 4a 내지 도 4c에서는 VDS가 0.1V에서 5.1V로 각각 6회씩 스윕한 결과를 도시하고 있다. 도 4a 내지 도 4c에서 알 수 있는 바와 같이, 채널 길이(L1)가 증가할수록, 반복적인 스윕(sweep)시 박막 트랜지스터(TFT)의 문턱 전압(Vth)이 우측으로 이동하는 것을 알 수 있다. 이는 채널 길이(L1)가 증가할수록, 즉 게이트 전극(G)의 폭이 증가할수록 채널 영역(C)과 게이트 절연막(도 1의 103)의 계면에서 전자 트랩이 발생하기 때문이다. 이와 같은 전자 트랩이 발생하는 원인을 도 5를 참조하여 설명한다.
한편, 박막 트랜지스터(TFT)는 제1 절연막(107)을 형성한 후, 열처리 과정을 거치는데, 열처리 과정 중에 제1 절연막(107) 내부의 수소가 채널 영역(C)으로 확산하여 채널 영역(C) 내부에서의 전자 트랩을 방지할 수 있다. 그러나, 도 5에 도시하는 바와 같이 게이트 전극(G)의 폭(W1)과 게이트 라인(GL)의 폭(W2)이 동일한 경우, 게이트 전극(G)의 폭(W1)이 증가하면, 게이트 라인(GL)의 폭(W2)도 함께 증가하게 된다. 따라서, 제1 절연막(107) 형성 후 열처리시, 게이트 라인(GL)과 활성층(A)의 교차점에서부터 채널영역(C)의 중심까지의 거리가 증가하게 되고, 이에 의해 수소의 확산 거리가 증가하여 채널영역(C)의 중심영역에는 수소가 충분히 확산하지 못한 영역(V)이 형성될 수 있다. 따라서, 채널영역(C)의 길이를 증가시키면서, 제1 절연막(107) 형성 후 열처리시 채널영역(C)의 전체 영역으로 수소가 확산되도록 할 필요가 있다.
도 6 내지 도 9는 도 1의 박막 트랜지스터의 예를 각각 도시한 평면도들이다.
도 6을 참조하면, 트랜지스터(TFT)의 드레인 영역(D)과 소스 영역(S)을 최단거리로 연결하는 직선의 길이는, 게이트 배선(GL)의 폭(W2)보다 클 수 있다. 여기서 게이트 배선(GL)의 폭(W2)은 상기 직선과 나란한 방향으로 측정된 폭을 의미한다. 일 예로, 게이트 전극(G)은 직선과 나란한 방향으로 소스 영역(S) 및 드레인 영역(D)을 향해 연장될 수 있고, 이에 의해 게이트 전극(G)과 동일한 형상을 가지는 채널 영역(A)의 길이(L1)가 증가함으로써, 박막 트랜지스터(TFT)의 게이트 전극(G)에 인가되는 게이트 전압의 구동 범위가 넓어지고, 박막 트랜지스터(TFT)의 신뢰성이 향상될 수 있다. 또한, 상술한 바와 같이 게이트 절연막(도 1의 103) 역시 게이트 전극(G)과 실질적으로 동일한 형상을 가질 수 있는바, 드레인 영역(D)과 인접한 게이트 절연막(도 1의 103)의 일단과 소스 영역(S)과 인접한 게이트 절연막(도 1의 103)의 타단을 최단거리로 연결하는 직선의 길이가 게이트 배선(GL)의 폭(W2)보다 클 수 있다.
한편, 게이트 라인(GL)이 게이트 전극(G)보다 작은 폭(W2)을 가짐에 따라, 채널 영역(A)의 길이(L1)가 증가하더라도, 게이트 라인(GL)과 활성층(A)의 교차점에서부터 채널영역(C)의 중심까지의 거리가 증가하지 않거나, 감소할 수 있다. 따라서, 제1 절연막(도 1의 107)의 형성 후 열처리시, 채널영역(C)의 전체 영역으로 수소가 확산될 수 있으며, 이에 의해 채널 영역(C)과 게이트 절연막(도 1의 103)의 계면에서 전자 트랩이 발생하는 것을 방지할 수 있다. 따라서, 반복 스윕(sweep)시에도 박막 트랜지스터(TFT)의 문턱 전압(Vth)의 변화가 최소화될 수 있다.
한편, 제1 절연막(도 1의 107)의 형성 후 열처리시, 채널영역(C)의 전체 영역으로 수소가 더욱 효과적으로 확산되도록 하기 위해, 채널영역(C)의 임의의 한 지점과 게이트 전극(G)의 외측면 간의 최단거리는 7㎛ 이하일 수 있다.
채널영역(C)의 중심이 게이트 전극(G)의 외측면으로부터 가장 멀리 이격된 지점이 되는데, 게이트 라인(GL)과 채널영역(C)의 교차점에서부터 채널영역(C)의 중심까지의 거리가 7㎛ 이하로 형성되면, 채널영역(C)의 모든 영역은 게이트 전극(G)의 외측면으로부터의 거리가 7㎛ 이하로 형성될 수 있고, 이에 의해 제1 절연막(도 1의 107)의 형성 후 열처리시, 채널영역(C)의 모든 영역으로 수소가 효과적으로 확산될 수 있다.
도 7의 트랜지스터(TFTB)는 도 6과 비교할 때, 게이트 전극(G)이 복수의 제1 홈(H1)들을 포함하는 차이가 있다. 복수의 제1 홈(H1)들은 게이트 전극(G)의 외측면에서 게이트 전극(G)의 내부를 향해 인입될 수 있다. 또한, 복수의 제1 홈(H1)들은 게이트 전극(G)의 두께 방향으로 게이트 전극(G)을 관통할 수 있다. 이는 게이트 전극(G)이 채널영역(C)의 길이(L1) 방향과 수직한 방향으로 돌출된 복수의 돌출부(P)들을 포함하는 것으로 이해될 수 있다.
따라서, 채널영역(C)의 길이(L1)가 증가하더라도, 제1 절연막(도 1의 107)의 형성 후 열처리시, 채널영역(C)의 전체 영역으로 수소가 더욱 효과적으로 확산될 수 있다. 또한, 복수의 제1 홈(H1)들 사이의 복수의 돌출부(P)들이 채널영역(C)의 길이(L1) 방향과 수직한 방향으로, 채널영역(C)의 외부로까지 연장될 수 있으므로, 게이트 전극(G)의 형성시 게이트 전극(G)과 채널영역(C) 간의 정렬에 오차가 발생하더라도 박막 트랜지스터(TFTB)의 특성이 변화가 발생하는 것을 방지할 수 있다.
도 8을 참조하면, 박막 트랜지스터(TFTC)의 채널 영역(C)은 적어도 하나의 굴곡부를 포함할 수 있으며, 게이트 전극(G)과 동일한 형상을 가지는 채널 영역(C)의 길이(L1)는 드레인 영역(D)과 소스 영역(S)을 최단거리로 연결하는 직선 길이보다 길게 형성될 수 있다. 따라서, 한정된 면적 내에서 채널 영역(C)의 길이(L1)를 최대화할 수 있다. 한편, 도 8에서는 채널 영역(C)이 3번 절곡된 형상을 예시하고 있으나, 이에 한정되는 것은 아니며, 채널 영역(C)은 'S', 'M', 'W' 등의 다양한 형상을 가질 수 있다.
도 9의 트랜지스터(TFTD)는 도 8과 비교할 때, 게이트 전극(G)이 복수의 제2 홈(H2)들을 포함하는 차이가 있다. 복수의 제2 홈(H2)들은 게이트 전극(G)의 외측면에서 게이트 전극(G)의 내부를 향해 인입될 수 있으며, 게이트 전극(G)의 두께 방향으로 게이트 전극(G)을 관통할 수 있다. 도 9의 게이트 전극(G)은 복수의 제2 홈(H2)들 사이의 위치에 외부로 돌출된 복수의 돌출부(P)들을 포함하는 것으로 이해될 수 있다. 복수의 제2 홈(H1)들은 채널영역(C)의 일부를 노출시킬 수 있으며, 복수의 제2 홈(H2)들 사이의 돌출부(P)들은 채널영역(C)의 외부로까지 연장될 수 있다. 따라서, 게이트 전극(G)의 형성시 게이트 전극(G)과 채널영역(C) 간의 정렬에 오차가 발생하더라도 박막 트랜지스터(TFTB)의 특성이 변화가 발생하는 것을 방지할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이며, 도 11은 도 10의 일 화소의 등가회로의 일 예를 도시한 회로도이다.
도 10을 참조하면, 유기 발광 표시 장치(1)의 기판(100) 상에는 화상을 표시하는 액티브영역(AA) 및 액티브영역(AA)과 인접한 데드영역(DA)이 배치된다. 액티브영역(AA)은 화소영역들(PA)을 포함하며, 각 화소영역(PA)마다 소정의 빛을 방출하는 화소가 형성된다. 액티브영역(AA)에 구비된 복수의 화소들이 방출하는 빛을 통해 화상이 제공된다.
데드영역(DA)은 액티브영역(AA)을 둘러싸도록 배치될 수 있으며, 액티브영역(AA)에 구비된 복수의 화소에 소정의 신호를 전달하기 위한 구동부를 포함할 수 있다.
도시되지는 않았으나, 기판(100) 상에는 보호 기판(미도시)이 배치될 수 있다. 예컨대, 액티브영역(AA)은 보호 기판 및 기판(100)과 보호 기판 사이에 개재되고 액티브영역(AA)을 둘러싸는 실링재(미도시)에 의해 외부 이물질로부터 보호될 수 있다. 또 다른 실시예로서, 액티브영역(AA) 상에는 얇은 박막 봉지 필름이 배치되어 외부 이물질로부터 보호될 수 있다.
도 11을 참조하면, 각 화소는 적어도 하나의 스위칭 박막트랜지스터(TFT1), 구동 박막트랜지스터(TFT2), 커패시터(Cst), 및 구동 전류(Ioled)에 의해 소정의 휘도의 빛을 발광하는 표시소자를 포함할 수 있다. 일 예로, 표시소자는 유기발광소자(organic light emitting diode, OLED)일 수 있다.
스위칭 박막 트랜지스터(TFT1)는 스캔선(SLn) 및 데이터선(DLm)에 연결되며, 스캔선(SLn)을 통해 입력되는 스캔 신호에 따라 데이터선(DLm)을 통해 입력된 데이터 신호를 구동 박막 트랜지스터(TFT2)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막 트랜지스터(TFT1) 및 제1 전압선(PL)에 연결되며, 스위칭 박막 트랜지스터(TFT1)로부터 전달받은 전압과 제1 전압선(PL)에 공급되는 제1 전원전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막 트랜지스터(TFT2)는 제1 전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 제1 전압선(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 다만, 본 발명은 이에 한하지 않으며, 화소는 다양한 구성에 의해 구동될 수 있다.
한편, 구동 박막 트랜지스터(TFT2)는 도 6 내지 도 9에서 도시하고 설명한 구성을 가질 수 있으며, 이에 의해 구동 박막 트랜지스터(TFT2) 게이트 전극에 인가되는 게이트 전압의 구동 범위(driving range) 가 넓어질 수 있다.
이하에서는 도 12 및 도 13을 참조하여 화소영역(PA)의 구성을 보다 자세히 설명한다. 도 12에서는 설명의 편의상 도 11의 화소 회로에서 스위칭 박막 트랜지스터(TFT1)를 생략하고, 구동 박막 트랜지스터(TFT2)를 박막 트랜지스터(TFT2)로 지칭한다.
기판(100)은 다양한 소재를 포함할 수 있다. 예를 들어, 기판(100)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 그러나, 기판(100)은 반드시 이에 한정되는 것은 아니며, 투명한 플라스틱 재질로 형성할 수도 있다. 플라스틱 재질은 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 등일 수 있다.
한편, 화상이 기판(100)방향으로 구현되는 배면 발광형인 경우에 기판(100)은 투명한 재질로 형성해야 한다. 그러나, 화상이 기판(100)의 반대 방향으로 구현되는 전면 발광형인 경우에 기판(100)은 반드시 투명한 재질로 형성할 필요는 없다. 이 경우 금속으로 기판(100)을 형성할 수 있다. 금속으로 기판(100)을 형성할 경우 기판(100)은 철, 크롬, 망간, 니켈, 티타늄, 몰리브덴, 스테인레스 스틸(SUS), Invar 합금, Inconel 합금, Kovar 합금 등을 포함할 수 있다.
기판(100) 상에는 버퍼층(101)이 형성될 수 있다. 버퍼층(101)은 기판(100)의 상부에 평탄면을 제공할 수 있고, 기판(100)을 통하여 침투하는 이물 또는 습기를 차단할 수 있다. 예를 들어, 버퍼층(101)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등의 무기물이나, 폴리이미드, 폴리에스테르, 아크릴 등의 유기물을 함유할 수 있고, 예시한 재료들 중 복수의 적층체로 형성될 수 있다.
기판(100) 상에는 박막 트랜지스터(TFT2) 및 박막 트랜지스터(TFT2)와 전기적으로 연결된 표시 소자(200)가 위치할 수 있다.
박막 트랜지스터(TFT2)는 활성층(A), 활성층(A) 상의 게이트 전극(G), 및 활성층(A)과 게이트 전극(G) 사이의 게이트 절연막(103)을 포함할 수 있다.
활성층(A)은 산화물반도체를 포함할 수 있다. 활성층(A)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti), 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 활성층(A)은 IGZO(InGaZnO) 반도체층일 수 있다.
한편, 활성층(A)은 게이트 전극(G)과 중첩하는 채널영역(C)과, 채널영역(C)을 가운데 두고 채널영역(C)의 반대측에 각각 배치된 소스영역(S) 및 드레인영역(D)을 포함할 수 있다.
게이트 절연막(103)은 활성층(A)과 게이트 전극(G)을 절연하기 위한 것으로 유기물 또는 SiNx, SiO2같은 무기물로 형성할 수 있다.
게이트 전극(G)은 게이트 절연막(103)의 상부에 형성된다. 게이트 전극(G)은 박막 트랜지스터(TFT2)에 온/오프 신호를 인가하는 게이트 라인(GE)과 연결될 수 있다. 게이트 전극(G)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 복수층으로 형성될 수 있다.
한편, 게이트 전극(G)의 폭(W1)은 게이트 라인(GE)의 폭(W2)보다 크게 형성될 수 있다. 이에 의해, 채널 영역(C)의 길이가 증가하더라도, 채널 영역(C) 내에서 전자 트랩을 방지할 수 있다. 따라서, 게이트 전압의 구동 범위(driving range)가 넓어져 게이트 전압의 크기를 변화시켜 표시소자(200)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있으며, 그 결과 평판 디스플레이 장치(도 10의 1)의 해상도를 높이고 표시 품질을 향상시킬 수 있다. 이를 위해, 게이트 전극(G)은 도 6 내지 도 9에서 도시하고 설명한 형상을 가질 수 있으며, 채널 영역(C)의 임의의 한 지점과 게이트 전극(G)의 외측면 간의 최단거리는 7㎛ 이하로 형성될 수 있다.
선택적 실시예로, 스위칭 박막 트랜지스터(도 1의 TFT1)는 박막 트랜지스터(TFT2)와 다른 구조를 가질 수 있다. 즉, 스위칭 박막 트랜지스터(도 1의 TFT1)에서는 게이트 전극(G)의 폭(W1)과 게이트 라인(GE)의 폭(W2)이 서로 동일하게 형성될 수 있다.
게이트 전극(G) 상에는 제1, 2 절연막(107, 108)이 형성된다. 본 실시예에서는 2개의 층간 절연막(105, 107)이 게이트전극(G) 위에 위치하는 것을 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 게이트전극(G)은 1층의 층간 절연막으로 덮일 수 있다.
제2 절연막(108) 상에는 각각 소스 영역(S) 및 드레인 영역(D)과 전기적으로 연결되는 소스 전극(SE)과 드레인 전극(DE)이 위치할 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 예를 들어, 소스 전극(207) 및 드레인 전극(208)은 티타늄(Ti), 알루미늄(Al), 및 티타늄(Ti)의 3층 적층 구조를 가질 수 있다.
박막트랜지스터(TFT2) 상에는 평탄화층(109)이 배치될 수 있다. 평탄화층(109)은 박막 트랜지스터(TFT2)로부터 비롯된 단차를 해소하고 상면을 평탄하게 하여, 하부 요철에 의해 표시 소자(200)에 불량이 발생하는 것을 방지한다. 평탄화층(109)은 박막트랜지스터(TFT2) 및 스토리지 커패시터(Cst)를 커버한다.
평탄화층(109)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 유기 물질은 Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또한, 평탄화층(109)은 무기 절연막과 유기 절연막의 복합 적층체로 형성될 수도 있다.
평탄화층(109)상에는 표시 소자(200)가 배치된다. 표시 소자(200)는 일 예로 제1 전극(210), 제1 전극(210)과 대향하는 제2 전극(230), 및 제1 전극(210)과 제2 전극(230) 사이에 개재되는 중간층(220)을 구비한 유기발광소자일 수 있다.
제1 전극(210)은 평탄화층(109)상에 형성되고, 박막 트랜지스터(TFT2)와 전기적으로 연결될 수 있다. 제1 전극(210) 일 예로, 반사 전극일 수 있다. 예를 들어, 제1 전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.
제2 전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극을 더 형성할 수 있다. 따라서, 제2 전극(230)은 중간층(220)에 포함된 유기 발광층에서 방출된 광을 투과시킬 수 있다. 즉, 유기 발광층에서 방출되는 광은 직접 또는 반사 전극으로 구성된 제1 전극(210)에 의해 반사되어, 제2 전극(230) 측으로 방출될 수 있다.
그러나, 본 실시예의 디스플레이 장치(도 10의 1)는 전면 발광형으로 제한되지 않으며, 유기 발광층에서 방출된 광이 기판(100) 측으로 방출되는 배면 발광형일 수도 있다. 이 경우, 제1 전극(210)은 투명 또는 반투명 전극으로 구성되고, 제2 전극(230)은 반사 전극으로 구성될 수 있다. 또한, 본 실시예의 디스플레이 장치(도 10의 1)는 전면 및 배면 양 방향으로 광을 방출하는 양면 발광형일 수도 있다.
한편, 제1 전극(210)상에는 절연물로 화소 정의막(110)이 형성된다. 화소 정의막(110)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다. 화소 정의막(110)은 제1 전극(210)의 소정의 영역을 노출하며, 노출된 영역에 유기 발광층을 포함하는 중간층(220)이 위치한다. 즉, 화소 정의막(110)은 유기발광소자의 화소영역을 정의한다.
중간층(220)에 포함된 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 중간층(220)은 유기 발광층 이외에 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다.
도 14는 도 10의 I-I'단면의 다른 예를 개략적으로 도시한 단면도이고, 도 15는 도 14의 차단층의 유무에 따른 박막 트랜지스터의 특성 변화를 도시한 도이다. 도 14는 도 12와의 차이점만을 설명한다.
도 14를 참조하면, 디스플레이 장치는 기판(100)과 버퍼층(101) 사이에 도전층(400)을 더 포함할 수 있다. 도전층(400)은 박막 트랜지스터(TFT2)와 중첩하도록 위치함으로써, 박막 트랜지스터(TFT2)로 광이 입사하는 것을 방지할 수 있다. 따라서, 광의 입사에 의해 박막 트랜지스터(TFT2)의 산화물 반도체에 포토커런트가 유발되어 박막트랜지스터(TFT2)의 특성이 저하되는 것을 방지할 수 있다.
또한, 도전층(400)은 박막트랜지스터(TFT2)의 소스 전극(SE)과 전기적으로 연결됨으로써, 박막트랜지스터(TFT2)의 특성을 더욱 향상시킬 수 있다.
도 15에서 점선은 도전층(400)과 소스 전극(SE)이 전기적으로 연결된 상태이며, 실선은 도전층(400)을 형성하지 않은 경우로, 도 15아래에서 상부 방향으로 Vg를 1.1V, 5.1V 및 7.1V 인가하였을 때, 드레인 전류를 측정한 결과이다. 도 15에서 알 수 있는 바와 같이, 도전층(400)과 소스 전극(SE)이 연결되면, 안정된 Saturation 영역의 확보가 용이함을 알 수 있다.
이상에서는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상의 활성층;
    상기 활성층 상의 게이트 전극;
    상기 게이트 전극과 연결된 게이트 배선; 및
    상기 활성층과 상기 게이트 전극 사이의 게이트 절연막;을 포함하고,
    상기 활성층은, 상기 게이트 전극과 중첩하는 채널영역과 상기 채널영역의 반대측에 각각 배치된 드레인 영역과 소스 영역을 포함하고,
    상기 드레인 영역과 상기 소스 영역을 최단거리로 연결하는 직선의 길이는, 상기 직선과 나란한 상기 게이트 배선의 폭보다 큰 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 직선과 나란한 상기 게이트 전극의 길이는 상기 게이트 배선의 폭보다 큰 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 게이트 전극은 상기 게이트 전극의 외측면에서 상기 게이트 전극의 내부를 향해 인입된 복수의 홈들을 포함하는 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 복수의 홈들은 상기 게이트 전극의 두께 방향으로 상기 게이트 전극을 관통하는 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 채널 영역은 적어도 하나의 굴곡부를 포함하고,
    상기 드레인 영역에서부터 상기 소스 영역까지 측정된 상기 게이트 전극의 길이는 상기 직선의 길이 보다 긴 박막 트랜지스터.
  6. 제5항에 있어서,
    상기 게이트 전극은 상기 게이트 전극의 외측면에서 상기 게이트 전극의 내부를 향해 인입된 복수의 홈들을 포함하는 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 게이트 전극, 상기 게이트 배선, 상기 소스 영역 및 상기 드레인 영역을 덮는 제1 절연막, 상기 제1 절연막 상에 배치되고 상기 소스 영역과 전기적으로 연결된 소스 전극, 및 상기 제1 절연막 상에 배치되고 상기 드레인 영역과 전기적으로 연결된 드레인 전극을 더 포함하는 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 활성층은 산화물 반도체를 포함하는 박막 트랜지스터.
  9. 제1항에 있어서,
    상기 게이트 전극과 상기 게이트 배선은 일체적으로 이루어지고,
    상기 채널 영역의 임의의 한 지점과 상기 게이트 전극의 외측면 간의 최단거리는 7㎛ 이하인 박막 트랜지스터.
  10. 기판;
    상기 기판 상의 박막 트랜지스터; 및
    상기 기판 상에 배치되고, 상기 박막 트랜지스터와 전기적으로 연결된 표시 소자;를 포함하고,
    상기 박막 트랜지스터는,
    채널영역과 상기 채널영역의 반대측에 각각 배치된 드레인 영역과 소스 영역을 포함하는 활성층;
    상기 활성층 상에 배치되고, 상기 채널영역과 중첩하는 게이트 전극;
    상기 게이트 전극에 전기적 신호를 인가하는 게이트 라인; 및
    상기 활성층과 상기 게이트 전극 사이의 게이트 절연막;을 포함하고,
    상기 드레인 영역과 인접한 상기 게이트 절연막의 일단과 상기 소스 영역과 인접한 상기 게이트 절연막의 타단을 최단거리로 연결하는 직선의 길이는, 상기 직선과 나란한 상기 게이트 배선의 폭보다 큰 디스플레이 장치.
  11. 제10항에 있어서,
    상기 직선과 나란한 상기 게이트 절연막의 길이는 상기 게이트 배선의 폭보다 큰 디스플레이 장치.
  12. 제11항에 있어서,
    상기 게이트 전극은 상기 게이트 전극의 외측면에서 상기 게이트 전극의 내부를 향해 인입된 복수의 홈들을 포함하는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 복수의 홈들은 상기 게이트 전극의 두께 방향으로 상기 게이트 전극을 관통하는 디스플레이 장치.
  14. 제10항에 있어서,
    상기 게이트 절연막은 적어도 하나의 굴곡부를 포함하고,
    상기 드레인 영역에서부터 상기 소스 영역까지 측정된 상기 게이트 절연막의 길이는 상기 직선의 길이 보다 긴 디스플레이 장치.
  15. 제14항에 있어서,
    상기 게이트 전극은 상기 게이트 전극의 외측면에서 상기 게이트 전극의 내부를 향해 인입된 복수의 홈들을 포함하는 디스플레이 장치.
  16. 제10항에 있어서,
    상기 박막 트랜지스터는,
    상기 게이트 전극, 상기 게이트 배선, 상기 소스 영역 및 상기 드레인 영역을 덮는 제1 절연막;
    상기 제1 절연막 상에 배치되고 상기 소스 영역과 전기적으로 연결된 소스 전극; 및
    상기 제1 절연막 상에 배치되고 상기 드레인 영역과 전기적으로 연결된 드레인 전극을 더 포함하고,
    상기 소스 전극 또는 상기 드레인 전극은 상기 표시 소자와 전기적으로 연결된 디스플레이 장치.
  17. 제10항에 있어서,
    상기 활성층은 산화물 반도체를 포함하는 디스플레이 장치.
  18. 제10항에 있어서,
    상기 게이트 전극과 상기 게이트 배선은 일체적으로 이루어지고,
    상기 채널 영역의 임의의 한 지점과 상기 게이트 전극의 외측면 간의 최단거리는 7㎛ 이하인 디스플레이 장치.
  19. 제10항에 있어서,
    상기 기판과 상기 박막 트랜지스터 사이의 버퍼층; 및
    상기 기판과 상기 버퍼층 사이의 도전층;을 더 포함하고,
    상기 도전층은 상기 박막 트랜지스터와 중첩하도록 위치하는 디스플레이 장치.
  20. 제19항에 있어서,
    상기 박막 트랜지스터는,
    상기 게이트 전극, 상기 게이트 배선, 상기 소스 영역 및 상기 드레인 영역을 덮는 제1 절연막;
    상기 제1 절연막 상에 배치되고 상기 소스 영역과 전기적으로 연결된 소스 전극; 및
    상기 제1 절연막 상에 배치되고 상기 드레인 영역과 전기적으로 연결된 드레인 전극을 더 포함하고,
    상기 소스 전극은 상기 도전층과 전기적으로 연결된 디스플레이 장치.
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