KR20060000847A - 박막트랜지스터 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 121
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 43
- 239000012535 impurity Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 22
- 239000010410 layer Substances 0.000 description 101
- 239000010408 film Substances 0.000 description 16
- 238000002425 crystallisation Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Abstract
박막트랜지스터를 제공한다. 상기 박막트랜지스터는 기판과 상기 기판 상에 위치하는 반도체층을 포함한다. 상기 반도체층을 게이트 전극이 가로지르되, 상기 게이트 전극은 상기 반도체층의 일측 에지부와 중첩하는 적어도 하나의 제 1 서브 게이트부(들), 상기 반도체층의 중앙부를 가로지르면서 서로 이격된 둘 이상의 제 2 서브 게이트부들 및 상기 반도체층의 타측 에지부와 중첩하는 적어도 하나의 제 3 서브 게이트부(들)를 구비한다. 상기 제 1 서브 게이트부(들)의 길이의 합은 상기 제 2 서브 게이트부들의 길이의 합보다 크다. 이로써, 박막트랜지스터의 에지 효과를 억제할 수 있을 뿐 아니라, 누설전류를 억제할 수 있다.
박막트랜지스터, 에지효과, 험프효과, 누설전류, 멀티게이트
Description
도 1a 및 2a는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 공정단계별로 나타낸 평면도들이다.
도 1b 및 2b는 도 1a 및 2a의 절단선들 Ⅰ-Ⅰ를 따라 각각 취해진 단면도들이다.
도 1c 및 2c는 도 1a 및 2a의 절단선들 Ⅱ-Ⅱ를 따라 각각 취해진 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 박막트랜지스터를 나타낸 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 박막트랜지스터를 나타낸 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 박막트랜지스터를 나타낸 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 박막트랜지스터를 나타낸 평면도이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 기판 12 : 반도체층
14 : 게이트 전극 14_1 : 제 1 서브 게이트부
14_21, 14_22 : 제 2 서브 게이트부들 14_3 : 제 3 서브 게이트부
16a, 16b : 소오스 전극, 드레인 전극
본 발명은 반도체 소자에 관한 것으로써, 더욱 상세하게는 박막트랜지스터에 관한 것이다.
최근, 표시장치의 단위화소에 스위칭 소자 또는 구동 소자로서 박막트랜지스터를 적용함으로써, 고해상도를 가지면서 전력소모가 적고 대면적화된 표시장치를 구현할 수 있게 되었다.
이러한 박막트랜지스터는 일반적으로 반도체층, 게이트 전극, 소오스/드레인 전극들 및 상기 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막을 구비한다. 상기 박막트랜지스터를 사용한 회로에 있어서, 고속동작을 구현하기 위해서는 상기 박막트랜지스터의 문턱전압을 낮출 것이 요구되고 있는데, 이를 만족시키기 위해서는 짧은 게이트 전극의 길이와 얇은 게이트 절연막이 요구되고 있다.
그러나, 게이트 전극의 길이가 짧아지고 게이트 절연막이 얇아질수록 소위 박막트랜지스터의 에지효과(edge effect)는 커지게 된다. 상기 에지효과는 상기 반도체층의 에지부와 상기 게이트 전극이 만나는 부분에서 전계집중현상(electric field crowding)으로 인해 발생한다. 상기 에지효과의 하나로서 험프효과(hump effect)가 있는데, 상기 험프효과는 상기 전계집중으로 인해 상기 반도체층의 에지부에서 국소적으로 박막트랜지스터가 턴온되는 것을 말한다. 이러한 험프효과는 예상보다 빨리 박막트랜지스터를 일부 턴온시킴에 따라 상기 박막트랜지스터가 적용된 장치의 오동작을 유발하는 요인이 되기도 한다.
더 나아가서, 하나의 기판 상에 다수개의 박막트랜지스터가 있을 때 각각의 박막트랜지스터의 험프특성은 서로 다를 수 있다. 이는 상기 박막트랜지스터가 표시장치의 단위화소에 스위칭 소자 또는 구동 소자로 적용될 경우, 화질의 불균일을 초래할 수 있다.
이를 해결하기 위해, H형의 게이트 구조를 갖는 박막트랜지스터가 AM-LCD지 (2003년, 177-179 페이지)에 "쇼트 채널 저온 폴리 실리콘 TFT의 험프 효과 억제 (Suppressing Hump Effect of Short Channel Low Temperature Poly-Si TFT)"라는 제목으로 첸 등(Chen et al.)에 의해 개시된 바 있다. 첸 등에 의하면, 활성층 상에 상기 활성층을 가로지르는 게이트를 형성하되, 상기 게이트는 H 형상을 갖는다. 즉, 상기 게이트는 상기 활성층의 두 에지부에서 긴 길이를 갖고, 상기 활성층의 중앙부에서는 짧은 길이를 갖는다. 따라서, 상기 두 에지부에서의 채널 길이를 길게 함으로써 험프 효과를 억제할 수 있다. 그러나, 상기 활성층의 중앙부에서의 채널 길이는 짧아 누설전류의 발생을 충분히 막을 수 없는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 험프 효과가 억제되고 누설전류가 경감된 박막트랜지스터를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예로서 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 기판과 상기 기판 상에 위치하는 반도체층을 포함한다. 상기 반도체층을 게이트 전극이 가로지르되, 상기 게이트 전극은 상기 반도체층의 일측 에지부와 중첩하는 적어도 하나의 제 1 서브 게이트부(들), 상기 반도체층의 중앙부를 가로지르면서 서로 이격된 둘 이상의 제 2 서브 게이트부들 및 상기 반도체층의 타측 에지부와 중첩하는 적어도 하나의 제 3 서브 게이트부(들)를 구비한다. 상기 제 1 및 제 2 서브 게이트부들의 길이는 다음 식을 만족한다. 본 명세서에 있어서, "반도체층의 중앙부"는 반도체층의 양측 에지부 사이에 위치하는 영역을 말한다.
상기 식에서, Lg1_1내지 Lg1_l은 각각 상기 제 1 서브 게이트부(들)의 길이이고, Lg2_1내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, l은 상기 제 1 서브 게이트부(들)의 개수로서 1 이상의 정수이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다.
더 나아가서, 상기 반도체층은 테이퍼질 수 있다. 상기 제 1 서브 게이트부의 폭은 다음 식을 만족할 수 있다.
상기 식에서 Wg1는 상기 제 1 서브 게이트부의 폭이고, 상기 T는 상기 반도 체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다. 상기 반도체층의 테이퍼 각은 30 내지 80도일 수 있다.
상기 제 2 및 제 3 서브게이트부들의 길이는 다음 식을 만족할 수 있다.
상기 식에서, Lg3_1내지 Lg3_n은 각각 상기 제 3 서브 게이트부(들)의 길이이고, Lg2_1내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, n은 상기 제 3 서브 게이트부(들)의 개수로서 1 이상의 정수이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다.
더 나아가서, 상기 제 3 서브 게이트부의 폭은 다음 식을 만족할 수 있다.
상기 식에서 Wg3는 상기 제 3 서브 게이트부의 폭이고, 상기 T는 상기 반도체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다.
바람직하게는 상기 제 1 내지 제 3 서브 게이트부들의 길이 및 폭은 다음 식을 만족할 수 있다.
상기 식에서, Wg2_min는 상기 제 2 서브 게이트부들 중 가장 작은 폭을 갖는 제 2 서브 게이트부의 폭이고, Wg1_min은 상기 제 1 서브 게이트부(들) 중 가장 작은 폭을 갖는 제 1 서브 게이트부의 폭이고, Wg3_min는 상기 제 3 서브 게이트(들) 중 가장 작은 폭을 갖는 제 3 서브 게이트부의 폭이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Lg1_1 내지 Lg1_l은 각각 상기 제 1 서브 게이트부(들)의 길이이고, Lg3_1내지 Lg3_n은 각각 상기 제 3 서브 게이트부(들)의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이고, l은 상기 제 1 서브 게이트부(들)의 개수로서 1 이상의 정수이고, 상기 n은 상기 제 3 서브 게이트부(들)의 개수로서 1 이상의 정수이다.
본 발명의 다른 실시예에 있어서, 상기 게이트 전극은 하나의 제 1 서브 게이트부만을 구비하고, 이 경우, 상기 제 2 서브 게이트부들은 상기 제 1 서브 게이트부로부터 분지된다. 이 경우, 상기 제 1 및 제 2 서브 게이트부들의 길이는 상기 수학식 1에서 l이 1인 경우를 만족한다.
더 나아가서, 상기 제 1 서브 게이트부의 길이는 다음 식을 만족할 수 있다.
상기 식에서, Lg1은 상기 제 1 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Sw_12 내지 Sw_(m-1)m은 서로 인 접하는 제 2 서브 게이트부들 사이의 간격이며, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다.
또한, 상기 제 3 서브 게이트부도 하나일 수 있다. 이 경우, 상기 제 3 서브 게이트부는 제 2 서브 게이트부들과 연결된다. 이 경우, 상기 제 1 및 제 3 서브 게이트부들의 길이는 상기 수학식 3에서 n이 1인 경우를 만족한다.
더 나아가서, 상기 제 3 서브 게이트부의 길이는 다음 식을 만족할 수 있다.
상기 식에서, Lg3은 상기 제 3 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Sw_12 내지 Sw_(m-1)m은 서로 인접하는 제 2 서브 게이트부들 사이의 간격이며, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다.
본 발명의 또 다른 실시예에 있어서, 상기 게이트 전극은 상기 제 1 서브 게이트부들을 둘 이상 구비할 수 있다. 이 경우, 상기 각 제 1 서브 게이트부와 상기 각 제 2 서브 게이트부는 서로 연결된다. 이 경우, 상기 제 1 및 제 2 서브 게이트부들의 길이는 상기 수학식 1에서 l이 2 이상인 경우를 만족한다.
더 나아가서, 상기 각 제 1 서브 게이트부의 길이는 그에 연결된 상기 제 2 서브 게이트부의 길이보다 길 수 있다.
또한, 상기 제 3 서브 게이트부들도 둘 이상일 수 있고, 서로 이격되어 위치 한다. 이 경우, 상기 각 제 1 서브 게이트부, 상기 각 제 2 서브 게이트부 및 상기 각 제 3 서브 게이트부는 차례로 연결된다. 이 경우, 상기 제 1 및 제 3 서브 게이트부들의 길이는 상기 수학식 3에서 n이 2이상인 경우를 만족한다.
더 나아가서, 상기 각 제 3 서브 게이트부의 길이는 그에 연결된 상기 제 2 서브 게이트부의 길이보다 길 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 및 2a는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 공정단계별로 나타낸 평면도들이고, 도 1b 및 2b는 도 1a 및 2a의 절단선들 Ⅰ-Ⅰ를 따라 각각 취해진 단면도들이며, 도 1c 및 2c는 도 1a 및 2a의 절단선들 Ⅱ-Ⅱ를 따라 각각 취해진 단면도들이다.
도 1a 내지 1c를 참조하면, 기판(100)을 제공한다. 상기 기판은 실리콘, 유리, 플라스틱, 사파이어 또는 석영기판일 수 있다. 표시장치의 기판인 경우, 유리, 플라스틱 또는 석영기판인 것이 바람직하다. 상기 기판(100) 상에 버퍼층(11)을 형성할 수 있다. 상기 버퍼층(11)은 상기 기판(100)으로부터 유출되는 불순물로부터 후속하는 공정에서 형성되는 반도체층을 보호하기 위한 층이다. 상기 버퍼층(11)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막으로 이루어진 군에서 선택되는 하나 이상의 막으로 형성할 수 있다. 필요에 따라서는 상기 버퍼층(11)을 생략하는 것도 가능하다.
상기 버퍼층(11) 상에 반도체층(12)을 형성한다. 상기 반도체층(12)은 다결정 실리콘 반도체층인 것이 바람직하다. 다결정 실리콘 반도체층은 비정질 실리콘 반도체층에 비해 전하이동도가 100배정도 크므로, 소자의 고속동작을 구현할 수 있는 장점이 있다.
다결정 실리콘 반도체층을 형성하는 것은 기판(100) 상에 비정질 실리콘층을 적층하고, 이를 결정화함으로써 수행할 수 있다. 상기 비정질 실리콘층을 적층하는 것은 저압 화학 기상 증착 공정(LPCVD), 상압 화학 기상 증착 공정(APCVD) 또는 플라즈마 강화 화학 기상 증착 공정(PECVD)을 사용하여 수행할 수 있다. 또한, 상기 결정화는 고상결정화(solid phase crystallization; SPC)법, 금속결정화(metal induced crystallization; MIC)법, 금속유도결정화(metal induced lateral crystallization; MILC)법, 엑시머 레이저 어닐링(eximer laser annealing; ELA)법 또는 연속측면고상화(sequential lateral solidification; SLS)법을 사용하여 수행할 수 있다.
상기 결정화 전 또는 후에 상기 반도체층(12)을 사진식각 공정을 사용하여 패터닝한다. 상기 패터닝공정 시, 상기 반도체층(12)은 상부를 향해 테이퍼지도록 형성할 수 있다. 이 때, 상기 반도체층(12)은 80도 이하의 테이퍼 각(θ)을 갖도록 형성하는 것이 바람직하다. 더욱 바람직하게는 상기 반도체층(12)은 30 내지 80도 의 테이퍼 각(θ)을 갖도록 형성한다.
도 2a 내지 2c를 참조하면, 상기 반도체층(12) 상에 게이트 절연막(13)을 형성한다. 상기 게이트 절연막(13)은 실리콘 산화막과 실리콘 질화막 중에서 선택되는 하나 이상의 막으로 형성할 수 있다.
상기 게이트 절연막(13) 상에 게이트 도전막을 적층하고, 상기 게이트 도전막을 패터닝함으로써, 상기 반도체층(12)을 가로지르는 게이트 전극(14)을 형성한다. 상기 게이트 전극(14)을 마스크로 하여 상기 반도체층(12)에 불순물을 도핑한다. 상기 불순물을 도핑하는 것은 이온주입법 또는 이온샤워링법을 사용하여 수행할 수 있다. 또한, 상기 불순물은 n형 불순물 또는 p형 불순물일 수 있다. 이로써, 상기 반도체층(12)의 상기 게이트 전극(14)에 의해 차폐되지 않고 노출된 부분 자세하게는 상기 게이트 전극(14)의 양측에 노출된 부분(12a, 12b) 및 상기 게이트 전극(14) 내에 노출된 부분 즉, 후술하는 제 2 서브 게이트부들 사이에 노출된 부분에는 불순물 도핑 영역들이 형성된다. 상기 게이트 전극(14)의 양측에 위치한 불순물 도핑 영역들은 각각 소오스 영역(12a)과 드레인 영역(12b)이다. 한편, 상기 반도체층(12)에 있어서, 상기 게이트 전극(14)의 하부 영역은 채널 영역으로 정의된다.
상기 게이트 전극(14)은 상기 반도체층(12)의 일측 에지부와 중첩하는 제 1 서브 게이트부(14_1), 상기 반도체층(12)의 중앙부를 가로지르면서 서로 이격된 둘 이상의 제 2 서브 게이트부들(14_21, 14_22)을 구비한다. 상기 제 2 서브 게이트부들(14_21, 14_22)은 상기 제 1 서브 게이트부(14_1)로부터 분지(diverge)된다. 또 한, 상기 게이트 전극(14)은 상기 반도체층(12)의 타측 에지부와 중첩하는 적어도 하나의 제 3 서브 게이트부(들)을 구비한다. 상기 제 3 서브 게이트부는 도 2a에 도시된 바와 같이 하나 일 수 있으며, 이 경우, 상기 제 3 서브 게이트부(14_3)는 상기 제 2 서브 게이트부들(14_21, 14_22) 모두와 연결된다. 이와는 달리, 상기 제 3 서브 게이트부는 둘 이상일 수 있으며, 이 경우, 상기 제 3 서브 게이트부들은 상기 제 2 서브 게이트부들(14_21, 14_22)과 각각 연결된다.
본 발명의 다른 실시예로서 상기 제 2 서브 게이트부들이 셋 이상(14_21, 14_22, 14_23) 형성된 경우를 도 3에 도시하였다.
상기 제 1 서브 게이트부의 길이(Lg1)는 상기 제 2 서브 게이트부들의 길이(Lg2_1, Lg2_2)의 합보다 크다. 즉, 상기 제 1 및 제 2 서브 게이트부들의 길이는 다음 식을 만족한다.
상기 식에서, Lg1은 상기 제 1 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. 상기 수학식 8은 상기 수학식 1에 있어서 l이 1인 경우에 해당한다.
한편, 상기 채널 영역은 상기 제 1 서브 게이트부(14_1)에 대응하는 제 1 서브 채널부(12d_1), 상기 제 3 서브 게이트부(14_3)에 대응하는 제 3 서브 채널부(12d_3) 및 상기 제 2 서브 게이트부들(14_21, 14_22)에 각각 대응하는 제 2 서브 채널부들(12d_21, 12d_22)을 구비한다.
따라서, 상기 제 1 서브 게이트부(14_1)에 대응하는 상기 제 1 서브 채널부(12d_1)를 상기 제 2 서브 게이트부들(14_21, 14_22)에 각각 대응하는 상기 제 2 서브 채널부들(12d_21, 12d_22)의 길이의 합에 비해 길게 형성할 수 있다. 결과적으로, 박막트랜지스터가 동작하는 과정에서 전계집중으로 인해 상기 반도체층의 에지부에 형성된 채널 즉, 상기 제 1 서브 채널부(12d_1)에서 국부적인 턴온이 발생하더라도 이러한 국부적인 온 전류가 최종적으로 드레인 전류에 미치는 영향은 감소할 수 있다. 이는 일반적으로 트랜지스터의 온 전류는 트랜지스터의 채널 길이에 반비례하기 때문이다. 결과적으로 박막트랜지스터가 에지효과로 인해 오동작하는 것을 막을 수 있다.
또한, 상기 제 2 서브 게이트부들(14_21, 14_22)은 멀티 게이트 전극의 역할을 함으로써, 박막트랜지스터의 누설 전류를 감소시킬 수 있다.
나아가서, 상기 제 1 서브 게이트부(14_1)의 길이는 상기 제 2 서브 게이트부(14_21, 14_22, 도 3의 14_23)의 길이의 합 및 서로 인접하는 제 2 서브 게이트부들 사이의 간격(Sw_12, 도 3의 Sw_23)의 합을 더한 값과 같거나 클 수 있다. 즉, 상기 제 1 서브 게이트부(14_1)의 길이는 다음 식을 만족할 수 있다.
<수학식 6>
상기 식에서, Lg1은 상기 제 1 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Sw_12 내지 Sw_(m-1)m은 서로 인접하는 제 2 서브 게이트부들 사이의 간격이며, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다.
상기 식에서, 상기 제 1 서브 게이트부의 길이(Lg1)가 상기 제 2 서브 게이트부(14_21, 14_22)의 길이의 합 및 서로 인접하는 제 2 서브 게이트부들 사이의 간격(Sw_12)의 합을 더한 값 보다 큰 경우를 도 4에 예시하였다.
한편, 상술한 바와 같이 상기 반도체층(12)을 테이퍼지도록 형성함으로써, 상기 반도체층의 에지부(12e) 상에 형성되는 게이트 절연막(13)의 두께를 상기 반도체층(12)의 상부에 형성된 게이트 절연막(13)의 두께와 비슷하게 형성할 수 있고, 이로 인해 상기 반도체층의 에지부(12e)에서의 전계집중현상을 억제할 수 있다. 따라서, 상술한 에지효과를 더욱 억제할 수 있다.
더 나아가서, 상기 제 1 서브 게이트부(14_1)는 상기 반도체층의 에지부(12e)를 덮을 수 있다. 따라서, 상기 제 1 서브 게이트부(14_1)의 폭은 상기 반도체층의 에지부의 폭(12e_w)과 같거나 클 수 있다. 즉, 상기 제 1 서브 게이트부(14_1)의 폭은 하기 식을 만족할 수 있다.
<수학식 2>
상기 식에서 Wg1는 상기 제 1 서브 게이트부의 폭이고, 상기 T는 상기 반도 체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다.
상기 제 3 서브 게이트부의 길이(Lg3) 또한 상기 제 2 서브 게이트부들의 길이(Lg2_1, Lg2_2)의 합보다 큰 것이 바람직하다. 즉, 상기 제 2 및 제 3 서브 게이트부들의 길이는 다음 식을 만족한다.
상기 식에서, Lg3은 상기 제 3 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. 상기 수학식 9은 상기 수학식 3에 있어서 n이 1인 경우에 해당한다. 이로써, 상기 반도체층의 타측 에지부에서 발생할 수 있는 에지효과를 억제할 수 있다.
더 나아가서, 상기 제 3 서브 게이트부의 길이(Lg3)는 다음 식을 만족할 수 있다.
<수학식 7>
상기 식에서, Lg3은 상기 제 3 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Sw_12 내지 Sw_(m-1)m은 서로 인접하는 제 2 서브 게이트부들 사이의 간격이며, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다.
또한, 상기 제 1 서브 게이트부의 폭(Wg1)와 마찬가지로 상기 제 3 서브 게이트부의 폭(Wg3)은 다음 식을 만족할 수 있다.
<수학식 4>
상기 식에서 Wg3은 상기 제 3 서브 게이트부의 폭이고, 상기 T는 상기 반도체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다.
한편, 상기 제 1 내지 제 3 서브 게이트부들의 길이 및 폭은 다음 식을 만족할 수 있다.
상기 식에서, Wg2_min은 상기 제 2 서브 게이트부들 중 가장 작은 폭을 갖는 제 2 서브 게이트부의 폭이고, Wg1은 상기 제 1 서브 게이트부의 폭이고, Wg3은 상기 제 3 서브 게이트의 폭이고, Lg2_1 내지 Lg2_m은 상기 제 2 서브 게이트부들 각각의 길이이고, Lg1은 상기 제 1 서브 게이트부의 길이이고, Lg3은 상기 제 3 서브 게이트부의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. 상기 수학식 10은 상기 수학식 5에 있어서 l 및 n이 1인 경우에 해당한다.
이로써, 상기 박막트랜지스터가 턴온된 경우, 상기 제 2 서브 채널부들(12d_21, 12d_22)을 통해 흐르는 전류량을 상기 반도체층의 에지부를 포함하는 상기 제 1 서브 채널부(12d_1) 및 상기 제 3 서브 채널부(12d_3)를 통해 흐르는 전류량 보다 크게 할 수 있다. 결과적으로 상기 반도체층의 에지부에 형성된 채널에 흐르는 전류량이 상기 박막트랜지스터의 온 전류에 미치는 영향을 줄여 에지효과로 인해 나타나는 박막트랜지스터의 오동작을 막을 수 있다.
이어서, 상기 게이트 전극(14)을 덮는 층간절연막(15)을 형성한다. 상기 층간절연막(15)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복합막으로 형성할 수 있다. 상기 층간절연막(15) 내에 상기 소오스 및 드레인 영역(12a, 12b)을 각각 노출시키는 콘택홀들을 형성하고, 상기 콘택홀들이 형성된 기판 상에 도전막을 적층하고 이를 패터닝함으로써, 상기 콘택홀들을 통해 노출된 소오스 및 드레인 영역(12a, 12b)에 각각 접하는 소오스 전극(16a) 및 드레인 전극(16b)을 형성한다.
도 5 및 6는 본 발명의 다른 실시예들에 따른 박막트랜지스터들을 각각 나타낸 평면도들이다.
도 5 및 6을 참조하면, 기판 상에 반도체층(12)이 위치한다. 상기 반도체층(12) 상에 상기 반도체층(12)을 가로지르는 게이트 전극(24)이 위치한다. 상기 게이트 전극(24)은 상기 반도체층(12)의 일측 에지부와 중첩하고 서로 이격된 제 1 서브 게이트부들(24_11, 24_12), 상기 반도체층(12)의 중앙부를 가로지르고 서로 이격된 제 2 서브 게이트부들(24_21, 24_22) 및 상기 반도체층(12)의 타측 에지부와 중첩하고 서로 이격된 제 3 서브 게이트부들(24_31, 34_32)을 구비한다. 상 기 각 제 1 서브 게이트부(24_11, 24_12), 상기 각 제 2 서브 게이트부(24_21, 24_22) 및 상기 각 제 3 서브 게이트부(24_31, 34_32)는 차례로 연결된다.
상기 제 1 서브 게이트부들(24_11, 24_12) 중 적어도 하나는 그에 연결된 제 2 서브 게이트부보다 상기 반도체층의 에지를 따라 돌출된다. 도 5와 도 6은 상기 제 1 서브 게이트부가 상기 제 2 서브 게이트부보다 상기 반도체층의 에지를 따라 돌출되는 방향이 서로 다른 예를 나타낸다. 따라서, 상기 제 1 서브 게이트부의 길이(Lg1_1, Lg1_2)는 상기 제 2 서브 게이트부들의 길이(Lg2_1, Lg2
_2)의 합보다 크다. 즉, 또한, 상기 제 1 및 제 2 서브 게이트부들의 길이는 다음 식을 만족한다.
<수학식 1>
상기 식에서, Lg1_1내지 Lg1_l은 각각 상기 제 1 서브 게이트부들의 길이이고, Lg2_1내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, l은 상기 제 1 서브 게이트부들의 개수로서 2 이상의 정수이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다.
한편, 상기 반도체층(22)에는 상기 제 1 서브 게이트부들(24_11, 24_12)에 각각 대응하는 제 1 서브 채널부들(미도시), 상기 제 3 서브 게이트부들(24_31, 24_32)에 각각 대응하는 제 3 서브 채널부들(미도시) 및 상기 제 2 서브 게이트부들(24_21, 24_22)에 각각 대응하는 제 2 서브 채널부들(미도시)이 위치한다.
따라서, 상기 제 1 서브 게이트부들(24_11, 24_12)에 각각 대응하는 상기 제 1 서브 채널부들의 길이의 합을 상기 제 2 서브 게이트부들(24_21, 24_22)에 각각 대응하는 상기 제 2 서브 채널부들의 길이의 합에 비해 크게 형성할 수 있다. 결과적으로, 박막트랜지스터가 동작하는 과정에서 전계집중으로 인해 상기 반도체층의 에지부에 형성된 채널 즉, 상기 제 1 서브 채널부들에서 국부적인 턴온이 발생하더라도 즉, 험프현상이 발생하더라도 이러한 국부적인 온 전류가 최종적으로 드레인 전류에 미치는 영향은 감소할 수 있다. 이는 일반적으로 트랜지스터의 온 전류는 트랜지스터의 채널 길이에 반비례하기 때문이다. 결과적으로 박막트랜지스터가 에지효과로 인해 오동작하는 것을 막을 수 있다.
상기 둘 이상의 제 2 서브 게이트부들(14_21, 14_22)은 멀티 게이트 전극의 역할을 함으로써, 박막트랜지스터의 누설 전류를 감소시킬 수 있다. 더 나아가서, 본 실시예에서는 도 2b를 참조하여 설명한 실시예와는 달리, 둘 이상의 서로 이격된 제 1 서브 게이트부들(24_11, 24_12)이 제공되는데, 이로 인해 박막트랜지스터의 누설 전류를 더욱 감소시킬 수 있다.
상기 모든 제 1 서브 게이트부들(24_11 또는 24_12)는 그에 연결된 제 2 서브 게이트부보다 상기 반도체층(22)의 에지방향으로 돌출될 수 있다. 따라서, 상기 각 제 1 서브 게이트부의 길이(Lg1_1 또는 Lg1_2)는 그에 연결된 제 2 서브 게이트부의 길이보다 길 수 있다.
상기 반도체층(22)은 테이퍼진 것이 바람직하다. 이 때, 상기 각 제 1 서브 게이트부의 폭은 다음 식을 만족하는 것이 바람직하다.
<수학식 2>
상기 식에서, Wg1는 상기 각 제 1 서브 게이트부의 폭이고, 상기 T는 상기 반도체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다. 이로써, 상기 각 제 1 서브 게이트부(24_11, 24_12)는 상기 반도체층의 일측 에지부를 덮을 수 있고, 이는 상기 에지효과의 영향을 더욱 억제할 수 있다.
상기 제 3 서브 게이트부들(24_31, 24_32) 중 적어도 하나는 그에 연결된 제 2 서브 게이트부보다 상기 반도체층(22)의 에지를 따라 돌출된다. 도 5와 도 6은 상기 제 3 서브 게이트부(24_31, 24_32)가 그에 연결된 제 2 서브 게이트부보다 상기 반도체층(22)의 에지를 따라 돌출되는 방향이 서로 다른 예를 나타낸다. 따라서, 상기 제 3 서브 게이트부들의 길이(Lg3_1, Lg3_2)의 합은 상기 제 2 서브 게이트부들의 길이(Lg2_1, Lg2_2)의 합보다 클 수 있다. 즉, 상기 제 2 및 제 3 서브 게이트부들의 길이는 다음 식을 만족한다.
<수학식 3>
상기 식에서, Lg3_1내지 Lg3_n은 각각 상기 제 3 서브 게이트부들의 길이이고, Lg2_1내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, n은 상기 제 3 서브 게이트부들의 개수로서 2 이상의 정수이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. 이로써, 상기 반도체층의 타측 에지부에서 발생할 수 있는 에지효과를 억제할 수 있다.
더 나아가서, 상기 모든 제 3 서브 게이트부들(24_31 및 24_32)는 그에 연결된 제 2 서브 게이트부보다 상기 반도체층(22)의 에지방향으로 돌출될 수 있다. 따라서, 상기 각 제 3 서브 게이트부의 길이는 그에 연결된 제 2 서브 게이트부의 길이보다 길 수 있다.
상기 각 제 3 서브 게이트부(24_31, 24_32)는 상기 반도체층의 타측 에지부를 덮는 것이 바람직하다. 이로 인해 상기 에지효과의 영향을 더욱 억제할 수 있다. 따라서, 상기 각 제 3 서브 게이트부의 폭은 다음 식을 만족하는 것이 바람직하다.
<수학식 4>
상기 식에서, Wg3는 상기 각 제 3 서브 게이트부의 폭이고, 상기 T는 상기 반도체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다.
한편, 상기 제 1 내지 제 3 서브 게이트부들의 길이 및 폭은 다음 식을 만족하는 것이 바람직하다.
<수학식 5>
상기 식에서, Wg2_min는 상기 제 2 서브 게이트부들 중 가장 작은 폭을 갖는 제 2 서브 게이트부의 폭이고, Wg1_min은 상기 제 1 서브 게이트부들 중 가장 작은 폭을 갖는 제 1 서브 게이트부의 폭이고, Wg3_min는 상기 제 3 서브 게이트들 중 가장 작은 폭을 갖는 제 3 서브 게이트부의 폭이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Lg1_1 내지 Lg1_l은 각각 상기 제 1 서브 게이트부들의 길이이고, Lg3_1내지 Lg3_n은 각각 상기 제 3 서브 게이트부들의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이고, l은 상기 제 1 서브 게이트부들의 개수로서 2 이상의 정수이고, 상기 n은 상기 제 3 서브 게이트부들의 개수로서 2 이상의 정수이다.
이로써, 상기 박막트랜지스터가 턴온된 경우, 상기 제 2 서브 채널부들(12d_21, 12d_22)을 통해 흐르는 전류량을 상기 반도체층의 에지부를 포함하는 상기 제 1 서브 채널부(12d_1) 및 상기 제 3 서브 채널부(12d_3)를 통해 흐르는 전류량 보다 크게 할 수 있다. 결과적으로 상기 반도체층의 에지부에 형성된 채널에 흐르는 전류량이 상기 박막트랜지스터의 온 전류에 미치는 영향을 줄여 에지효과로 인해 나타나는 박막트랜지스터의 오동작을 막을 수 있다.
상기 반도체층(22)에 있어서, 상기 게이트 전극(24)에 의해 차폐되지 않고 노출된 부분 자세하게는 상기 게이트 전극(24)의 양측에 노출된 부분 및 상기 게이트 전극(24) 내에 노출된 부분 즉, 상기 제 2 서브 게이트부들(24_21, 24_22) 사이 에 노출된 부분에는 불순물 도핑 영역들이 위치한다. 상기 게이트 전극(24)의 양측에 위치한 불순물 도핑 영역들은 각각 소오스 영역과 드레인 영역이다. 상기 소오스 영역과 상기 드레인 영역에는 상기 소오스 영역과 상기 드레인 영역에 각각 접하는 소오스 전극(26a) 및 드레인 전극(26b)이 위치한다.
상술한 바와 같이 반도체층 에지부에 형성된 서브 채널부의 길이를 반도체층의 중앙부에 형성된 서브 채널부의 길이보다 길게 형성함으로써, 에지 효과를 억제할 수 있다. 또한, 상기 반도체층의 중앙부에 서브 채널부를 여러개 형성함으로써 박막트랜지스터의 누설전류를 억제할 수 있다.
Claims (34)
- 기판;상기 기판 상에 위치하는 반도체층; 및상기 반도체층을 가로지르는 게이트 전극을 포함하되, 상기 게이트 전극은 상기 반도체층의 일측 에지부와 중첩하는 적어도 하나의 제 1 서브 게이트부(들), 상기 반도체층의 중앙부를 가로지르면서 서로 이격된 둘 이상의 제 2 서브 게이트부들 및 상기 반도체층의 타측 에지부와 중첩하는 적어도 하나의 제 3 서브 게이트부(들)를 구비하고, 상기 제 1 및 제 2 서브 게이트부들의 길이는 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 1>
상기 식에서, Lg1_1내지 Lg1_l은 각각 상기 제 1 서브 게이트부(들)의 길이이고, Lg2_1내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, l은 상기 제 1 서브 게이트부(들)의 개수로서 1 이상의 정수이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. - 제 1 항에 있어서,상기 반도체층은 테이퍼진 것을 특징으로 하는 박막트랜지스터.
- 제 2 항에 있어서,상기 반도체층은 30 내지 80도의 테이퍼 각을 갖는 것을 특징으로 하는 박막트랜지스터.
- 제 2 항에 있어서,상기 제 1 서브 게이트부의 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 2>
상기 식에서 Wg1는 상기 제 1 서브 게이트부의 폭이고, 상기 T는 상기 반도체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다. - 제 1 항에 있어서,상기 제 2 및 제 3 서브게이트부들의 길이는 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 3>
상기 식에서, Lg3_1내지 Lg3_n은 각각 상기 제 3 서브 게이트부(들)의 길이 이고, Lg2_1내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, n은 상기 제 3 서브 게이트부(들)의 개수로서 1 이상의 정수이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. - 제 5 항에 있어서,상기 제 3 서브 게이트부의 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 4>
상기 식에서 Wg3는 상기 제 3 서브 게이트부의 폭이고, 상기 T는 상기 반도체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다. - 제 1 항에 있어서,상기 제 1 내지 제 3 서브 게이트부들의 길이 및 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 5>
상기 식에서, Wg2_min는 상기 제 2 서브 게이트부들 중 가장 작은 폭을 갖는 제 2 서브 게이트부의 폭이고, Wg1_min은 상기 제 1 서브 게이트부(들) 중 가장 작은 폭을 갖는 제 1 서브 게이트부의 폭이고, Wg3_min는 상기 제 3 서브 게이트(들) 중 가장 작은 폭을 갖는 제 3 서브 게이트부의 폭이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Lg1_1 내지 Lg1_l은 각각 상기 제 1 서브 게이트부(들)의 길이이고, Lg3_1내지 Lg3_n은 각각 상기 제 3 서브 게이트부(들)의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이고, l은 상기 제 1 서브 게이트부(들)의 개수로서 1 이상의 정수이고, 상기 n은 상기 제 3 서브 게이트부(들)의 개수로서 1 이상의 정수이다. - 제 1 항에 있어서,상기 제 1 서브 게이트부는 하나이고,상기 제 2 서브 게이트부들은 상기 제 1 서브 게이트부로부터 분지된 것을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 제 1 서브 게이트부의 길이는 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 6>
상기 식에서, Lg1은 상기 제 1 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Sw_12 내지 Sw_(m-1)m은 서로 인접하는 제 2 서브 게이트부들 사이의 간격이며, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. - 제 8 항에 있어서,상기 제 3 서브 게이트부는 하나이고,상기 제 3 서브 게이트부는 제 2 서브 게이트부들과 연결된 것을 특징으로 하는 박막트랜지스터.
- 제 10 항에 있어서,상기 제 3 서브 게이트부의 길이는 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 7>
상기 식에서, Lg3은 상기 제 3 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Sw_12 내지 Sw_(m-1)m은 서로 인접하는 제 2 서브 게이트부들 사이의 간격이며, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. - 제 1 항에 있어서,상기 둘 이상의 제 1 서브 게이트부들은 서로 이격되고,상기 각 제 1 서브 게이트부와 상기 각 제 2 서브 게이트부는 서로 연결된 것을 특징으로 하는 박막트랜지스터.
- 제 12 항에 있어서,상기 각 제 1 서브 게이트부의 길이는 그에 연결된 상기 제 2 서브 게이트부의 길이보다 긴 것을 특징으로 하는 박막트랜지스터.
- 제 12 항에 있어서,상기 둘 이상의 제 3 서브 게이트부들은 서로 이격되고,상기 각 제 1 서브 게이트부, 상기 각 제 2 서브 게이트부 및 상기 각 제 3 서브 게이트부는 차례로 연결된 것을 특징으로 하는 박막트랜지스터.
- 제 14 항에 있어서,상기 각 제 3 서브 게이트부의 길이는 그에 연결된 상기 제 2 서브 게이트부의 길이보다 긴 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층의 상기 서로 이격된 제 2 서브 게이트부들 사이에 노출된 부분은 불순물 도핑 영역인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층은 다결정 실리콘 반도체층인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극의 양측에 노출된 반도체층에 각각 접하는 소오스 전극 및 드레인 전극을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
- 기판;상기 기판 상에 위치하는 반도체층; 및상기 반도체층을 가로지르는 게이트 전극을 포함하되, 상기 게이트 전극은 상기 반도체층의 일측 에지부와 중첩하는 제 1 서브 게이트부, 상기 제 1 서브 게이트부로부터 분지되고 상기 반도체층의 중앙부를 가로지르면서 서로 이격된 둘 이상의 제 2 서브 게이트부들 및 상기 반도체층의 타측 에지부와 중첩하는 적어도 하나의 제 3 서브 게이트부(들)를 구비하고, 상기 제 1 및 제 2 서브 게이트부들의 길이는 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 8>
상기 식에서, Lg1은 상기 제 1 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. - 제 19 항에 있어서,상기 제 1 서브 게이트부의 길이는 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 6>
상기 식에서, Lg1은 상기 제 1 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Sw_12 내지 Sw_(m-1)m은 서로 인접하는 제 2 서브 게이트부들 사이의 간격이며, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. - 제 19 항에 있어서,상기 반도체층은 테이퍼진 것을 특징으로 하는 박막트랜지스터.
- 제 21 항에 있어서,상기 제 1 서브 게이트부의 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 2>
상기 식에서 Wg1는 상기 제 1 서브 게이트부의 폭이고, 상기 T는 상기 반도체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다. - 제 19 항에 있어서,상기 제 3 서브 게이트부는 하나이고 상기 제 2 서브 게이트부들과 연결되며, 상기 제 2 및 제 3 서브 게이트부들의 길이는 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 9>
상기 식에서, Lg3은 상기 제 3 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. - 제 23 항에 있어서,상기 제 3 서브 게이트부의 길이는 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 7>
상기 식에서, Lg3은 상기 제 3 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Sw_12 내지 Sw_(m-1)m은 서로 인접하는 제 2 서브 게이트부들 사이의 간격이며, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. - 제 23 항에 있어서,상기 제 3 서브 게이트부의 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 4>
상기 식에서 Wg3은 상기 제 3 서브 게이트부의 폭이고, 상기 T는 상기 반도체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다. - 제 19 항에 있어서,상기 제 1 내지 제 3 서브 게이트부들의 길이 및 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 10>
상기 식에서, Wg2_min은 상기 제 2 서브 게이트부들 중 가장 작은 폭을 갖는 제 2 서브 게이트부의 폭이고, Wg1은 상기 제 1 서브 게이트부의 폭이고, Wg3은 상기 제 3 서브 게이트의 폭이고, Lg2_1 내지 Lg2_m은 상기 제 2 서브 게이트부들 각각의 길이이고, Lg1은 상기 제 1 서브 게이트부의 길이이고, Lg3은 상기 제 3 서브 게이트부의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. - 기판;상기 기판 상에 위치하는 반도체층; 및상기 반도체층을 가로지르는 게이트 전극을 포함하되, 상기 게이트 전극은 상기 반도체층의 일측 에지부와 중첩하고 서로 이격된 제 1 서브 게이트부들, 상기 반도체층의 중앙부를 가로지르고 서로 이격된 제 2 서브 게이트부들 및 상기 반도체층의 타측 에지부와 중첩하고 서로 이격된 제 3 서브 게이트부들을 구비하되, 상기 각 제 1 서브 게이트부, 상기 각 제 2 서브 게이트부 및 상기 각 제 3 서브 게이트부는 차례로 연결되고, 상기 제 1 및 제 2 서브 게이트부들의 길이는 다음 식 을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 1>
상기 식에서, Lg1_1내지 Lg1_l은 각각 상기 제 1 서브 게이트부들의 길이이고, Lg2_1내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, l은 상기 제 1 서브 게이트부들의 개수로서 2 이상의 정수이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. - 제 27 항에 있어서,상기 각 제 1 서브 게이트부의 길이는 그에 연결된 제 2 서브 게이트부의 길이보다 긴 것을 특징으로 하는 박막트랜지스터.
- 제 27 항에 있어서,상기 반도체층은 테이퍼진 것을 특징으로 하는 박막트랜지스터.
- 제 29 항에 있어서,상기 각 제 1 서브 게이트부의 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 2>
상기 식에서, Wg1는 상기 각 제 1 서브 게이트부의 폭이고, 상기 T는 상기 반도체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다. - 제 27 항에 있어서,상기 제 2 및 제 3 서브게이트부들의 길이는 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 3>
상기 식에서, Lg3_1내지 Lg3_n은 각각 상기 제 3 서브 게이트부들의 길이이고, Lg2_1내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, n은 상기 제 3 서브 게이트부들의 개수로서 2 이상의 정수이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다. - 제 31 항에 있어서,상기 각 제 3 서브 게이트부의 길이는 그에 연결된 제 2 서브 게이트부의 길이보다 긴 것을 특징으로 하는 박막트랜지스터.
- 제 31 항에 있어서,상기 각 제 3 서브 게이트부의 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 4>
상기 식에서, Wg3는 상기 각 제 3 서브 게이트부의 폭이고, 상기 T는 상기 반도체층의 두께이고, 상기 θ는 상기 반도체층의 테이퍼 각이다. - 제 27 항에 있어서,상기 서브 게이트부들의 길이 및 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 5>
상기 식에서, Wg2_min는 상기 제 2 서브 게이트부들 중 가장 작은 폭을 갖는 제 2 서브 게이트부의 폭이고, Wg1_min은 상기 제 1 서브 게이트부들 중 가장 작은 폭을 갖는 제 1 서브 게이트부의 폭이고, Wg3_min는 상기 제 3 서브 게이트들 중 가 장 작은 폭을 갖는 제 3 서브 게이트부의 폭이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Lg1_1 내지 Lg1_l은 각각 상기 제 1 서브 게이트부들의 길이이고, Lg3_1내지 Lg3_n은 각각 상기 제 3 서브 게이트부들의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이고, l은 상기 제 1 서브 게이트부들의 개수로서 2 이상의 정수이고, 상기 n은 상기 제 3 서브 게이트부들의 개수로서 2 이상의 정수이다.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040049822A KR100543017B1 (ko) | 2004-06-29 | 2004-06-29 | 박막트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040049822A KR100543017B1 (ko) | 2004-06-29 | 2004-06-29 | 박막트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060000847A true KR20060000847A (ko) | 2006-01-06 |
| KR100543017B1 KR100543017B1 (ko) | 2006-01-20 |
Family
ID=37104078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040049822A KR100543017B1 (ko) | 2004-06-29 | 2004-06-29 | 박막트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100543017B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160002351A (ko) * | 2014-06-27 | 2016-01-07 | 엘지디스플레이 주식회사 | 디스플레이 장치의 박막트랜지스터 |
| CN109427823A (zh) * | 2017-09-01 | 2019-03-05 | 三星显示有限公司 | 显示装置 |
| KR20190079824A (ko) * | 2017-12-28 | 2019-07-08 | 엘지디스플레이 주식회사 | 표시 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101175199B1 (ko) | 2012-06-26 | 2012-08-20 | 서울과학기술대학교 산학협력단 | 박막 트랜지스터에서 전하 포획 및 방출에 따른 문턱 전압 이동 모델링 방법 |
-
2004
- 2004-06-29 KR KR1020040049822A patent/KR100543017B1/ko active IP Right Grant
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160002351A (ko) * | 2014-06-27 | 2016-01-07 | 엘지디스플레이 주식회사 | 디스플레이 장치의 박막트랜지스터 |
| CN109427823A (zh) * | 2017-09-01 | 2019-03-05 | 三星显示有限公司 | 显示装置 |
| KR20190025789A (ko) * | 2017-09-01 | 2019-03-12 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이를 포함하는 디스플레이 장치 |
| US11309429B2 (en) | 2017-09-01 | 2022-04-19 | Samsung Display Co., Ltd. | Thin film transistor and display device including the same |
| CN109427823B (zh) * | 2017-09-01 | 2023-12-26 | 三星显示有限公司 | 显示装置 |
| KR20190079824A (ko) * | 2017-12-28 | 2019-07-08 | 엘지디스플레이 주식회사 | 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100543017B1 (ko) | 2006-01-20 |
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|
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|
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|
| FPAY | Annual fee payment |
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|
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