KR20190025044A - 회로 보호 및 자가촉매적 전압 변환을 위한 단일 트랜지스터 장치 - Google Patents

회로 보호 및 자가촉매적 전압 변환을 위한 단일 트랜지스터 장치 Download PDF

Info

Publication number
KR20190025044A
KR20190025044A KR1020197005708A KR20197005708A KR20190025044A KR 20190025044 A KR20190025044 A KR 20190025044A KR 1020197005708 A KR1020197005708 A KR 1020197005708A KR 20197005708 A KR20197005708 A KR 20197005708A KR 20190025044 A KR20190025044 A KR 20190025044A
Authority
KR
South Korea
Prior art keywords
voltage
transistor
terminal
current
circuit
Prior art date
Application number
KR1020197005708A
Other languages
English (en)
Other versions
KR102521293B1 (ko
Inventor
마크 디 크리치
Original Assignee
심프토트 테크놀로지스 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 심프토트 테크놀로지스 엘엘씨 filed Critical 심프토트 테크놀로지스 엘엘씨
Publication of KR20190025044A publication Critical patent/KR20190025044A/ko
Application granted granted Critical
Publication of KR102521293B1 publication Critical patent/KR102521293B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/08—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current
    • H02H3/085—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current making use of a thermal sensor, e.g. thermistor, heated by the excess current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/08—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/08—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current
    • H02H3/087—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current for dc applications
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current
    • H02H9/025—Current limitation using field effect transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
    • H03K17/04206—Modifications for accelerating switching by feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K2017/6875—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors using self-conductive, depletion FETs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Protection Of Static Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Power Conversion In General (AREA)
  • Electronic Switches (AREA)

Abstract

하나의 주 트랜지스터 또는 병렬로 연결된 복수의 주 트랜지스터를 갖는 장치는 과전류 조건으로부터 전기 회로를 보호한다. 선택적으로, 장치에는 두 개의 터미널만 있고 작동 시에 보조 전원이 필요하지 않는다. 이러한 장치에서, 장치의 전압 강하는 장치에 전원을 공급하기 위한 전기 에너지를 제공한다. 제3 또는 제4 터미널이 추가적으로 장치에 나타날 수 있으므로, 추가적인 과전류 및 과전압 모니터링 기회가 허용될 수 있다. 자가촉매적 전압 변환을 통해 특정 장치가 초기 과전류를 빠르게 제한하거나 차단할 수 있다.

Description

회로 보호 및 자가촉매적 전압 변환을 위한 단일 트랜지스터 장치{The single transistor apparatus for the circuit protection and autocatalytic voltage change}
본 발명은 전기 회로를 보호하기 위한 장치 및 방법에 관한 것이다.
본 출원은 PCT 제8조와 35 U.S.C.§119 (e)에 따라 우선권을 주장한다.
(a) 2015년 9월 21일자로 출원된 "ONE-TRANSISTOR DEVICES FOR PROTECTING CIRCUITS AND AUTOCATALYTIC VOLTAGE CONVERSION THEREFOR "라는 명칭의 미국 가출원 특허 제62/221,428호
(b) 2016년 1월 21일자로 출원된 "ONE-TRANSISTOR DEVICES FOR PROTECTING CIRCUITS AND AUTOCATALYTIC VOLTAGE CONVERSION THEREFOR "라는 명칭의 미국 가출원 특허 제62/281,453호
(c) 2016년 4월 1일자로 출원된 "ONE-TRANSISTOR DEVICES FOR PROTECTING CIRCUITS AND AUTOCATALYTIC VOLTAGE CONVERSION THEREFOR "라는 명칭의 미국 가출원 특허 제62/317,092호, 및
(d) 2016년 6월 17일자로 출원된 "ONE-TRANSISTOR DEVICES FOR PROTECTING CIRCUITS AND AUTOCATALYTIC VOLTAGE CONVERSION THEREFOR "라는 명칭의 미국 가출원 특허 제62/351,625호.
전술한 가출원 특허 (a) 내지 (d) 각각은 그 전체가 본원에 참조로서 편입된다.
이 특허 문서의 개시 내용 일부분에는 저작권 보호 대상인 자료가 포함되어 있다. 저작권 소유자는 특허청의 특허 파일이나 기록에 나타나 있는 특허 공개 또는 특허 문서를 복제하는 것에 대해 이의를 제기하지 않으며, 그러나 저작권의 모든 권리를 보유한다.
지금까지 위험한 전류를 차단하기 위해 단일 트랜지스터를 사용하려는 시도들은 상당한 어려움을 겪어왔다. 2개의 트랜지스터가 보호 대상 회로의 주요 전류 경로(primary current path)에 직렬로 배치될 때, 하나의 트랜지스터에서의 전압 강하(voltage drop)가 다른 트랜지스터의 게이트에서 사용될 수 있다. 그러나, 단일 트랜지스터에서의 전압 강하를 사용하여 자체 게이트를 구동하여 일정하고 장기적인 작동을 하는 동안 회로를 보호하기 위한 효율적이고 효과적인 장치를 제공하려는 노력들은 성공적이지 못했다. 과전류 상태가 발생하면, 그 상태가 신속하게 감지되어 처리되어야 한다. 단일 트랜지스터 소자가 너무 느리게 반응하면, 그 소자에 의해 보호되는 회로가 손상을 입게 된다. 또한, 단일 트랜지스터가 차단 디플리션 모드(blocking depletion mode)로 들어가는 데 너무 오래 걸리면, 단일 트랜지스터 자체가 그 트랜지스터를 통해 흐르는 과전류에 의해 손상을 입게 된다. 마찬가지로, 전류 제한 모드(current-limiting mode)로 너무 느리게 들어가면 보호 회로와 트랜지스터가 손상될 수 있다.
선택적으로, 보조 전원(auxiliary power source)은 과전류 상태로부터 보호될 회로의 주요 전류 경로에 배치된 단일 트랜지스터의 게이트를 제어하는 데 사용될 수 있다. 보조 전원은 독립 주 전원(independent mains supply) 또는 수명이 긴 리튬 이온 배터리와 같이, 보호될 회로 이외의 다른 소스에서 파생될 수 있다. 그러나, 보조 전원 자체가 과전류 상태를 경험하거나 방전된 배터리의 경우처럼 단순히 사라지면, 단일 트랜지스터가 손상되거나 작동하지 않아 보호될 회로를 손상시키거나 회로를 전혀 보호되지 않은 상태로 둘 수 있다. 또한, 보조 전원 요구사항이 에너지를 낭비하고 보호 회로에 대한 추가적인 열 에너지 소실 요건(thermal energy dissipation requirements)을 발생시킬 수 있다.
노멀리 온(normally-on) 트랜지스터는, 예를 들면 게이트가 소스에 단락되고 드레인에서 소스로의 전압 강하가 트랜지스터의 고유 임계 전압을 초과하는 경우와 같은 상황에서 전류 제한 특성을 나타낼 수 있다. 그러나, 전류 제한 상태에 이르기 위해 필요한 전압은 통상적으로 많은 애플리케이션에서 허용할 수 없을 만큼 높다. 또한, 트랜지스터는 정상 전류 상태 동안 상당한 전력 손실을 필요로 하는 적어도 수 옴의 온 저항을 나타내야 한다. 트랜지스터들의 임계 전압에 대한 가변성, 그러한 트랜지스터에 의해 발생된 전력 손실, 열, 및 다른 장애들은 많은 환경에서 전류 제한 소자 그 자체로서 단순히 단일 트랜지스터를 이용하는 것을 불가능하게 만든다.
보조 전원을 필요로 하지 않고, 저전력 및 고전력 회로 애플리케이션을 보다 효율적으로 보호하고, 엄격하거나 민감한 에너지 요건을 가진 회로를 제공하고, 전기 회로를 적절히 보호하는 회로 보호 장치들이 필요하다.
출원인은 주요 트랜지스터 또는 서로 병렬로 연결된 복수의 주요 트랜지스터를 사용하여, 과전류 조건이 회로의 통상적인 동작에서 발생하는 경우 전기 회로를 효율적이고 신속하게 보호하는 장치 및 방법을 예기치 않게 발견했다. 또한 예기치 않게 대부분의 경우에 이러한 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이다. 그리고, 이들 트랜지스터는 일부 실시예에서는 보호 장치의 전압 강하만을 사용하여, 보조 전원없이 작동한다. 추가적인 실시예들은 위험한 과전류의 선택적인 제한, 차단 또는 둘 다를 허용한다. 또 다른 실시예에서, 자가촉매적 전압 변환은 예기치 않게 위험한 전류의 전도로부터 제한 또는 차단으로 신속한 전환을 제공한다.
본 발명의 일부 실시예들은 정상 전류 조건들 동안 전류를 통과시키고 그 다음에 과전류 조건이 발생할 때 차단 디플리션 모드로 들어가도록 작동하는 트랜지스터를 제공함으로써 과전류 조건으로부터 회로를 보호하도록 구성된다. 본 명세서에서 사용된 것처럼, "차단 디플리션(blocking depletion)"은 트랜지스터가 그 임계 전압 (VTH)을 초과하여 디플리션 상태로 이동하고, 그 소스와 드레인 사이에서 실질적으로 비 전도 상태에 있음을 나타낸다. 다른 실시예들은 정상 전류 조건들 동안 전류를 통과시키고 그 다음에 과전류 조건이 발생할 때 전류 제한 모드로 들어가도록 동작하는 트랜지스터를 제공함으로써 과전류 조건으로부터 회로를 보호하도록 구성된다. 본 명세서에서 사용되는 것처럼, "전류 제한 모드(current-limiting mode)"는 트랜지스터가 그 소스와 드레인 사이에서 완전 전도도 아니고 실질적으로 비 전도도 아닌 게이트 바이어스를 가짐을 나타낸다. 일부 경우, 드레인과 소스 사이를 통과하는 전류는 트랜지스터가 전류 제한 모드에 있을 때 드레인과 소스 사이의 주어진 전압 강하 범위에 대해 실질적으로 일정하다. 또 다른 실시예들은 정상 전류 조건들 동안 전류를 통과시키도록 작동하고, 약간의 과전류 조건이 발생하면 전류 제한 모드로 들어가고, 그 다음에 과전류 조건이 극심하게 되면 차단 디플리션으로 들어가도록 작동하는 트랜지스터를 제공함으로써 과전류 조건들로부터 회로를 보호하도록 구성된다. "약간"과 "극심한" 과전류 조건은 상대적이며, 의도된 전력 부하, 보호 회로의 섬세함, 및 기타 요소에 따라 달라진다. 일부 경우에는, 본 발명의 장치를 통해 흐르거나 흐를 수 있는 전류가 전류의 특정 임계값 이하일 때 약간의 과전류 조건이 존재한다. 본 발명의 장치를 통해 흐르거나 흐를 수 있는 전류가 전류의 특정 임계값보다 큰 경우 심각한 과전류 조건이 존재한다. "장치를 통해 흐를 수 있는" 전류는 장치가 전류 제한 모드 또는 차단 디플리션 모드에 있지 않을 경우 예상되는 전류를 의미한다. 이 임계값은 예를 들어 보호 회로에 대한 최대 예상 전류 부하의 10 %, 50 %, 100 %, 200 %, 500 %, 또는 1000 %와 같은 적절한 임계값이다. 다른 경우, 이 임계값은 보호 회로에 대한 최대 예상 전류 부하보다 0.1A, 0.5A, 1A, 5A, 10A, 50A, 100 A, 1000 A, 10,000 A, 또는 100,000 A 초과를 나타낸다.
따라서, 특정 실시예는 과전류 조건으로부터 주요 전류 경로를 갖는 회로를 보호하는 장치를 제공하며, 각 장치는 다음을 포함한다.
주요 전류 경로가 장치를 통과해 지나가도록 구성된 제1 터미널 및 제2 터미널;
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터; 및
제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 상기 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치됨.
드라이버 회로를 포함하며,
여기서 드라이버 회로는 제1 터미널과 제2 터미널 사이의 전압으로부터 단독으로 유도된 입력 전압을 수신하고, 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 하는 전압 컨버터 회로를 포함하며, 드라이버 회로는 제1 소스에 대한 제1 게이트에서의 게이트 전압으로서 해제 가능하게 저장된 전압 또는 그 파생 전압을 인가하도록 구성됨.
제1 터미널에서 제2 터미널까지 제1 양전압 및 정상 전류 조건이 존재하는 경우, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이에 전류를 통과시키도록 구성되며, 그리고
제1 터미널에서 제2 터미널까지 제2 양전압 및 과전류 조건이 존재하는 경우, 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 차단 디플리션 모드로 구동하도록 구성되며, 그리고
장치는 정상 전류 조건 동안 전류가 흐르도록 하고, 과전류 조건 동안 전류가 실질적으로 차단되도록 구성된다.
다른 실시예는 과전류 조건으로부터 주요 전류 경로를 갖는 회로를 보호하는 장치에 관한 것으로, 다음을 포함한다.
주요 전류 경로가 장치를 통과해 지나가도록 구성된 제1 터미널 및 제2 터미널;
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이고, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 배치됨.
드라이버 회로;
여기서 드라이버 회로는 제1 터미널과 제2 터미널 사이의 전압으로부터 단독으로 유도된 입력 전압을 수신하고, 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 하는 전압 컨버터 회로를 포함하며, 드라이버 회로는 제1 소스에 대한 제1 게이트에서의 게이트 전압으로서 해제 가능하게 저장된 전압 또는 그 파생 전압을 인가하도록 구성됨.
제1 터미널에서 제2 터미널까지 제1 양전압 및 정상 전류 조건이 존재하는 경우, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이에 전류를 통과시키도록 구성되며, 그리고
제1 터미널에서 제2 터미널까지 제2 양전압 및 약간의 과전류 조건이 존재하는 경우, 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 전류 제한 모드로 구동하도록 구성되며, 그리고
제1 터미널에서 제2 터미널까지 제3 양전압 및 극심한 과전류 조건이 존재하는 경우, 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 차단 디플리션 모드로 구동하도록 구성되며, 그리고
장치는 정상 전류 조건 동안 전류가 흐르도록 하고, 약간의 과전류 조건 동안 전류가 제한되도록 하고, 극심한 과전류 조건 동안 전류가 실질적으로 차단되도록 구성된다.
또 다른 실시예는 전술한 장치와 유사한 장치에 관한 것으로, 장치는 제2 터미널과 분기된 전기 통신으로 배치되도록 하는 제3 터미널을 더 포함한다. 드라이버 회로는 제2 터미널과 제3 터미널 사이의 전압으로부터 유도된 입력 전압을 수신하고, 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 하는 전압 컨버터 회로를 포함한다.
또 다른 실시예는 전술한 장치와 유사한 장치에 관한 것으로, 주요 전류 경로와 분기된 전기 통신으로 배치되도록 하는 제3 터미널 및 제4 터미널을 더 포함한다. 드라이버 회로는 제3 터미널과 제4 터미널 사이의 전압으로부터 유도된 입력 전압을 수신하고, 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 하는 전압 컨버터 회로를 포함한다.
다른 실시예는 과전류 조건으로부터 회로를 보호하는 방법을 제공하며, 각 방법은 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 갖는 장치를 제공하는 단계;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며, 장치는 보조 전력을 수신하지 않도록 구성되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 0이 아닌 전압이 존재할 때,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재할 때,
플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
또 다른 실시예는 과전류 조건으로부터 회로를 보호하는 방법에 관한 것으로, 각 방법은 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 갖는 장치를 제공하는 단계;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며, 장치는 보조 전력을 수신하지 않도록 구성되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 0이 아닌 전압 및 과전류 조건이 존재할 때,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
다른 실시예는 과전류 조건으로부터 회로를 보호하는 방법에 관한 것으로, 각 방법은 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 갖는 장치를 제공하는 단계;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며, 장치는 보조 전력을 수신하지 않도록 구성되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 제한되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 0이 아닌 전압이 존재할 때,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재할 때,
플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 전류 제한 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 전류를 제한하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
특정 실시예는 과전류 조건으로부터 회로를 보호하는 방법에 관한 것으로, 각 방법은 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 갖는 장치를 제공하는 단계;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며, 장치는 보조 전력을 수신하지 않도록 구성되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 0이 아닌 전압 및 과전류 조건이 존재할 때,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 전류 제한 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 전류를 제한하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
또 다른 실시예는 과전류 조건으로부터 회로를 보호하는 방법에 관한 것으로, 각 방법은 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 갖는 장치를 제공하는 단계;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며, 장치는 보조 전력을 수신하지 않도록 구성되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 0이 아닌 전압 및 과전류 조건이 존재할 때,
0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
본 발명의 또 다른 실시예는 장치가 주요 전류 경로의 제1 터미널 및 제2 터미널, 및 제2 터미널과 분기된 전기 통신으로 배치된 제3 터미널을 포함하는 전술한 방법과 유사한 방법에 관한 것이다. 제2 터미널과 제3 터미널 사이의 전압은 해제 가능하게 저장된 전압을 획득하기 위해 변환되거나, 또는 해제 가능하게 저장된 전압을 획득하기 위해 자가촉매적으로 변환되며, 경우에 따라 최종적으로 전술한 방법에 따라 장치를 통해 전류를 허용, 제한, 또는 차단하도록 할 수 있다. 일단 전류가 제한되거나 차단되면, 일부 경우에, (차단으로부터) 전체 또는 제한된 전류를 허용하도록 리셋하는 것은 제1 터미널과, 제2, 3 터미널 중 하나 또는 둘 다 사이에서와 같은 회로의 다른 지점으로부터 결정될 수 있다.
본 발명의 또 다른 실시예는 장치가 주요 전류 경로의 제1 터미널 및 제2 터미널, 및 주요 전류 경로와 분기된 전기 통신으로 배치된 제3 터미널 및 제4 터미널을 포함하는 전술한 방법과 유사한 방법에 관한 것이다. 제3 터미널과 제4 터미널 사이의 전압은 해제 가능하게 저장된 전압을 획득하기 위해 변환되거나, 또는 해제 가능하게 저장된 전압을 획득하기 위해 자가촉매적으로 변환되며, 경우에 따라 최종적으로 전술한 방법에 따라 장치를 통해 전류를 허용, 제한, 또는 차단하도록 할 수 있다. 일단 전류가 제한되거나 차단되면, 일부 경우에, (차단으로부터) 전체 또는 제한된 전류를 허용하도록 리셋하는 것은 제1 터미널과, 제2, 3, 4 터미널 중 하나 이상 사이에서와 같은 회로의 다른 지점으로부터 결정될 수 있다.
또 다른 실시예는 전압 컨버터 회로를 제공하며, 입력 전압을 수신하도록 구성된 제1 입력 리드 및 제2 입력 리드; 및 변환 전압을 전달하도록 구성된 적어도 하나의 출력 리드를 포함하며, 여기서 전압 컨버터 회로는 입력 전압을 변환 전압으로 자가촉매적으로 변환하도록 구성된다.
본 발명의 특정 실시예는 입력 전압을 변환 전압으로 자가촉매적으로 변환하는 방법에 관한 것으로, 각 방법은 다음을 포함한다.
입력 전압과 병렬 전기 통신하도록 유연하게 구성된 복수의 커패시터를 충전하는 단계;
복수의 커패시터를 스위칭하여, 복수의 커패시터가 직렬 전기 통신으로 유연하게 구성되어 변환 전압을 제공하는 단계를 포함하며,
여기서 변환 전압 또는 그 일부는 스위칭의 적어도 일부를 구동함으로써, 입력 전압을 변환 전압으로 자가촉매적으로 변환한다.
본 발명의 특정한 다른 실시예는 하나 이상의 구성요소의 작동을 용이하게 하기 위해 오실레이터를 제공하는 장치를 포함한다. 진동은 하나 이상의 주파수에서 발생할 수 있다. 본 명세서에서 설명한 바와 같이, 이들 진동은 예를 들어 후술할 확장 사용 전압 컨버터 및/또는 확장 사용 전압 플로터에 의해 지속된 과전류 조건으로부터 회로를 보호하는 데 유용하게 제어 및 인가될 수 있다.
다른 실시예는 본 발명의 다양한 실시예의 장치를 제조하는 방법에 관한 것이다.
본 명세서는 특정 실시예를 제공하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다. 본 기술분야의 통상의 지식을 가진 자라면 설명된 실시예들에 변형이 가해질 수 있으며, 따라서 명세서는 설명된 실시예들보다 더 넓은 범위를 가진다는 것을 본 명세서의 설명으로부터 이해할 것이다. 따라서 모든 예시들은 비제한적이다.
도 1은 제1 트랜지스터(150)를 제어하는 드라이버 회로(130)를 갖는 장치(100)를 포함하는 본 발명의 일 실시예를 개념적으로 나타낸다.
도 2는 다른 실시예로, 즉 스위치(160)를 더 포함하는 장치(100)와 유사한 장치(200)를 개념적으로 나타낸다.
도 3은 제1 게이트(153)에서 게이트 전압을 인가하도록 구성된 전압 컨버터 회로(340) 및 전하 보유 회로(370)를 갖는 장치(300)를 포함하는 본 발명의 다른 실시예를 개념적으로 나타낸다.
도 4는 또 다른 실시예로, 즉 드라이버 회로(430)가 원-샷 전압 컨버터(442) 및 확장 사용 전압 컨버터(444)를 포함하는 장치(400)를 개념적으로 나타낸다.
도 5, 6 및 7은 점프 스타트 전압 컨버터(541), 전압 컨버터(543) 및 로드(550)의 다른 구성을 보여주는 몇몇 실시예를 개념적으로 나타낸다.
도 8은 드라이버 회로(830)가 전압 플로팅 회로(880)를 포함하는 추가적인 실시예인 장치(800)를 개념적으로 나타낸다.
도 9는 전압 레벨 리셋 회로(965), 전류 모니터링 회로(1075), 조합된 전압 컨버터 및 전압 플로터(945), 및 선택적으로 타이머 회로(1085)를 포함하는 다른 실시예인 장치(900)를 개념적으로 나타낸다.
도 10은 오실레이터(1095), 타이머 회로(1085), 및 전류 모니터링 회로(1075)를 포함하는 추가적인 실시예인 장치 (1000)를 개념적으로 나타낸다.
도 11은 게이트 보호 회로의 몇몇 실시예를 나타낸다.
도 12는 드라이버 회로(1230)가 전압을 변환하기 위한 병렬-대-직렬 스위치드 커패시터 네트워크(1240)를 포함하는 일 실시예인 장치(1200)를 개념적으로 나타낸다.
도 13은 드라이버 회로(1330)가 변압을 자가촉매적으로 변환하기 위한 병렬-대-직렬 스위치드 커패시터 네트워크(1340)를 포함하는 일 실시예인 장치(1300)를 개념적으로 나타낸다.
도 14는 드라이버 회로(1430)가 전압을 자가촉매적으로 변환하기 위한 자가촉매적 전압 컨버터(1440)를 포함하는 일 실시예 장치(1400)를 개념적으로 나타낸다.
도 15는 지속적인 과전류 조건으로부터 회로를 보호하기 위한 본 발명의 방법(1500)을 흐름도로 나타낸다.
도 16은 지속된 과전류 조건으로부터 회로를 보호하기 위한 또 다른 본 발명의 방법(1600)을 흐름도로 나타낸다.
도 17은 지속된 과전류 조건으로부터 회로를 보호하기 위한 본 발명의 방법(1700)을 흐름도로 나타낸다.
도 18은 지속된 과전류 조건으로부터 회로를 보호하기 위한 본 발명의 방법(1800)을 흐름도로 나타낸다.
도 19는 병렬-대-직렬 스위치드 커패시터 네트워크를 사용하여 전압을 자가촉매적으로 변환하는 본 발명의 방법(1900)을 흐름도로 나타낸다.
도 20은 과전류 조건 동안 제1 트랜지스터(2050)가 제1 터미널(2010)과 제2 터미널(2020) 사이의 전류를 차단하게 하도록 구성된 장치(2000)에 대한 배선도(wiring diagram)를 제공한다.
도 21은 장치(2000)와 유사하지만, 서로 병렬로 배치되고 과전류 조건 동안 제1 터미널(2010)과 제2 터미널(2020) 사이에서 전류를 차단하도록 구성된 2개의 트랜지스터(2051, 2052)를 갖는 장치(2100)에 대한 배선도를 제공한다.
도 22는 장치(2000)와 유사하지만 추가적인 전하 보유 회로를 부가하는 장치(2200)에 대한 배선도를 제공한다.
도 23은 스위치 트랜지스터들(2061, 2062)을 부가하는 장치(2200)와 유사한 장치(2300)에 대한 배선도를 제공한다.
도 24는 장치(2300)와 유사하지만 오실레이터(2495)를 추가하는 장치(2400)에 대한 배선도를 제공한다.
도 25는 장치(2400)와 유사하지만, 커패시터(2585) 및 저항기(2586)를 포함하는 지연 차단 타이머 회로를 추가하는 장치(2500)에 대한 배선도를 제공한다.
도 26은 장치(2500)와 유사하지만, 제너 다이오드(2631, 2632) 형태의 게이트 보호 회로를 추가한 장치(2600)에 대한 배선도를 제공한다.
도 27은 장치(2600)와 유사하지만, 트랜지스터(2733) 및 저항기(2734)의 형태로 게이트 보호 회로를 더 추가하는 장치(2700)에 대한 배선도를 제공한다.
도 28은 장치(2700)와 유사하지만, 과전류 조건이 가라 앉았을 때 장치(2800)가 리셋되도록하는 전압 레벨 리셋 회로(2790)를 부가하는 장치(2800)에 대한 배선도를 제공한다.
도 29는 병렬로 충전(좌측)하고 직렬로 방전(우측)하는 병렬-대-직렬 스위치드 커패시터 네트워크(2900)의 일 실시예를 나타내는 배선도를 제공한다.
도 30은 병렬로 충전(좌측)하고 직렬로 방전(우측)하는 병렬-대-직렬 스위치드 커패시터 네트워크(3000)의 일 실시예를 나타내는 배선도를 제공한다.
도 31은 병렬로 충전(좌측)하고 및 직렬로 방전(우측)하는 병렬-대-직렬 스위치드 커패시터 네트워크(3100)의 일 실시예를 나타내는 배선도를 제공한다.
도 32는 병렬로 충전(좌측)하고 직렬로 방전(우측)하는 병렬-대-직렬 스위치드 커패시터 네트워크(3200)의 일 실시예를 나타내는 배선도를 제공한다.
도 33은 병렬-대-직렬 스위치드 커패시터 네트워크를 구성하는 데 유용한 빌딩 블록(building blocks)(1-9 및 14)의 배선도를 제공한다.
도 34는 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크(3300)의 배선도를 제공한다.
도 35는 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크(3400)의 배선도를 제공한다.
도 36은 도 37의 데이터를 생성하는 데 사용되는 자가촉매적 병렬-대-직렬 스위치드 커패시터 장치(3500)의 일 실시예의 배선도를 제공한다.
도 37은 장치(3500)를 사용하는 자가촉매적 전압 변환을 도시한다.
도 38은 도 39의 데이터를 생성하는 데 사용되는 자가촉매적 병렬-대-직렬 스위치드 커패시터 장치(3801)의 일 실시예의 배선도를 제공한다.
도 39는 장치(3801)를 이용한 자가촉매적 전압 변환을 도시한다.
도 40은 자가촉매적 병렬-대-직렬 스위치드 커패시터 장치(4001)의 일 실시예의 배선도를 제공한다.
도 41은 병렬-대-직렬 스위치드 커패시터 네트워크(3700)의 일 실시예에 대한 배선도를 제공한다.
도 42는 병렬-대-직렬 스위치드 커패시터 네트워크(3700)를 나타내는 개략도(3800)를 제공한다.
도 43은 개략도(3800)를 사용하는 장치(3900)의 일 실시예의 배선도를 제공한다.
도 44는 개략도(3800)를 또한 사용하는 장치(4000)의 다른 실시예의 배선도를 제공한다.
도 45는 개략도(3800)를 사용하는 장치(4100)의 또 다른 실시예의 배선도를 제공한다.
도 46은 개략도(3800)를 사용한 장치(4200)의 추가적인 실시예의 배선도를 제공한다.
도 47은 병렬-대-직렬 스위치드 커패시터 네트워크(4310)를 사용하는 장치(4300)의 추가적인 실시예의 배선도를 제공한다.
도 48은 인덕터(4430)를 사용하는 장치(4400)의 일 실시예의 배선도를 제공한다.
도 49는 교류 환경에서 과전류를 차단하도록 구성될 수 있는 2개의 트랜지스터(4551, 4552)에 대한 배선도를 제공한다.
도 50은 교류 환경에서 과전류를 차단하도록 구성될 수 있는 2개의 트랜지스터(4551, 4552) 및 정류기 브리지(4640)에 대한 배선도를 제공한다.
도 51은 교류 환경에서 과전류를 차단하도록 구성된 트랜지스터(4551, 4552) 및 정류기 브리지(4640)를 사용하는 장치(4700)의 일 실시예의 배선도를 제공한다.
도 52는 과전류를 차단하도록 구성된 장치(4800)의 다른 실시예의 배선도를 제공하며, 이때 구성요소 중 적어도 일부는 본 명세서에서 설명된 기능들 중 둘 이상을 수행한다.
도 53 및 도 68 내지 69는 과전류 조건이 발생할 때 전류를 제한하도록 구성된 장치(5300)의 다른 실시예의 배선도를 제공한다.
도 54는 시뮬레이션된 과전류 조건 동안 장치(5300)의 전류 제한 동작을 도시한다.
도 55는 장치(5300)의 전류 제한 동작을 도시하는데, 여기서 장치가 전류를 제한하기 시작할 때의 전류는 제한된 전류보다 크다.
도 56 및 도 70 내지 72는 전도 리셋 회로(conduction reset circuitry)(5690)를 포함하는 장치(5600)의 또 다른 실시예의 배선도를 제공한다.
도 57은 시뮬레이션된 과전류 조건 동안 장치(5600)의 전류 제한 동작을 도시한다.
도 58은 재시도 및 래치 회로(retry and latch circuitry)(5888)를 포함하는 장치(5800)의 다른 실시예의 배선도를 제공한다.
도 59는 장치(5800)가 완전 전도 모드로 래치하게 하는 일련의 시뮬레이션된 과전류 조건에 따른 장치(5800)의 전류 제한 동작을 도시한다.
도 60 및 도 75 내지 76은 과전류 조건이 가라 앉을 때 차단 디플리션 모드로부터 전류 제한 모드로 리셋하도록 구성된 장치(6000)의 추가의 실시예에 대한 배선도를 제공한다.
도 61은 시뮬레이션된 과전류 조건 동안 장치(6000)의 전류 제한 동작으로의 전류 제한, 전류 차단 및 리셋을 도시한다.
도 62 및 도 77 내지 79는 원하는 바에 따라, 전류를 제한하거나, 전류를 차단하거나, 차단 디플리션 모드에서 완전 전도 모드로 리셋하거나, 차단 디플리션 모드에서 전류 제한 모드로 리셋하도록 구성될 수 있는 장치(6200)의 또 다른 실시예에 대한 배선도를 제공한다.
도 63은 시뮬레이션 된 과전류 조건 동안 장치(6200)의 전류 제한, 전류 차단 및 리셋 동작을 도시한다.
도 64 및 도 80내지 82는 장치의 전압이 제한 및 차단 모드를 트리거한 전압보다 더 큰 경우에도 제한된 전류 모드로 리셋하도록 구성된 장치(6400)의 다른 실시예에 대한 배선도를 제공한다.
도 65는 시뮬레이션된 과전류 조건 동안 장치(6400)의 전류 제한, 전류 차단 및 리셋 동작을 도시한다.
도 66 및 도 83 내지 85는 재시도 및 래치 회로(6688)를 포함하는 장치(6600)의 또 다른 실시예에 대한 배선도를 제공한다.
도 67은 장치(6600)가 차단 디플리션 모드로 래치하게 하는, 일련의 시뮬레이션된 과전류 조건에 적용되는 장치(6600)의 전류 제한, 전류 차단 및 리셋 동작을 도시한다.
도 86은 또 다른 실시예로, 즉 제3 터미널(121)을 더 포함하는 장치(100)와 유사한 장치(8600)를 개념적으로 나타낸다.
도 87은 로드(8775)를 보호하는 제1 터미널(8710), 제2 터미널(8720) 및 제3 터미널(8721)을 갖는 장치(8700)를 개략적으로 나타낸다.
도 88은 다른 실시예로, 즉 제4 터미널(122)을 더 포함하는 장치(8600)와 유사한 장치(8800)를 개념적으로 나타낸다.
도 89는 로드(8975)를 보호하는 제1 터미널(8910), 제2 터미널(8920), 제3 터미널(8921) 및 제4 터미널(8922)을 갖는 장치(8900)를 개략적으로 나타낸다.
도 90은 로드(9075)를 보호하는 제1 터미널(9010), 제2 터미널(9020), 및 제3 터미널(9021)을 갖는 장치(9000)의 또 다른 실시예에 대한 배선도를 제공한다.
도 91은 Cockraft-Walton 증폭기 형태의 스위치드 커패시터 네트워크를 포함하는 전압 컨버터 회로의 일 실시예에 대한 배선도를 제공한다.
필요에 따라, 본 발명의 상세한 실시예들이 본 명세서에 개시된다. 그러나, 개시된 실시예들은 다양한 형태로 구현될 수 있는 본 발명의 예시적인 것에 불과한 것으로 이해되어야 한다. 도면은 반드시 크기를 변경할 필요는 없으며, 일부 도면은 특정 구성요소의 세부 사항을 보여주기 위해 과장될 수 있다. 따라서, 여기에 개시된 특정 구조 및 기능적 세부 사항은 본 발명을 제한하기 위한 것으로 해석되어서는 안되며, 단지 특허청구범위의 기초로서 그리고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 다양하게 실시할 수 있도록 가르치는 대표적인 기초로서 해석되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술 및 과학 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 본 명세서에서 용어에 대한 정의가 여러 개인 경우 별도로 명시하지 않는 한 해당 부문의 정의가 우선한다.
본 명세서에서 "예를 들어", "와 같은", "포함한다" 등의 문구가 사용된 경우, "제한 없이"라는 문구는 명시적으로 다르게 언급되지 않는 한 다음과 같이 이해된다. 마찬가지로 "예", "바람직하게" 등은 제한이 없는 것으로 이해된다.
"실질적으로"라는 용어는 의도된 목적에 부정적인 영향을 미치지 않는 기술어(descriptor)와의 편차를 허용한다. 기술 용어는 "실질적으로"라는 단어가 명시적으로 언급되지 않는 경우에도 "실질적으로"라는 용어에 의해 수정되는 것으로 이해된다.
수치와 관련하여 사용될 때 "약"이라는 용어는 실제 주어진 값, 및 그러한 주어진 값에 대한 실험적 및/또는 측정 조건으로 인한 근사치를 포함하여 통상의 기술자에 의해 합리적으로 추론될 수 있는 주어진 값에 대한 근사치를 지칭한다.
"구성하는", "포함하는", "갖는" 및 "관련된"(및 마찬가지로 "구성하다", "포함하다", "가지다", 및 "관련되다") 등의 용어는 상호 교환적으로 사용되고 동일한 의미를 갖는다. 특히, 각 용어는 "구성하는"의 일반적인 미국 특허법 정의와 일치하도록 정의되며, 따라서 "적어도 다음과 같은"을 의미하는 열린 용어로 해석되며, 또한 추가적인 특징, 제한, 측면 등을 배제하지 않는 것으로 해석된다. 따라서, 예를 들어 "구성요소 a, b, 및 c를 갖는 장치"는 장치가 적어도 구성요소 a, b, 및 c를 포함하는 것을 의미한다. 마찬가지로, "a, b, 및 c 단계를 포함하는 방법"이라는 문구는 방법이 적어도 a, b, 및 c 단계를 포함한다는 것을 의미한다.
문맥상 명확하게 다르게 요구하지 않는 한, 상세한 설명 및 청구범위 전체에 걸쳐, "포함하다", "포함하는" 등의 단어는 배타적이거나 완전한 의미와 반대인 포괄적인 의미, 즉 "포함하지만 이에 국한되지 않는"의 의미로 해석되어야 한다.
본 명세서 전반에 걸친 종래 기술에 대한 논의는 그러한 종래 기술이 널리 알려져 있거나 해당 기술분야에서 일반적인 지식의 일부를 구성한다는 점을 인정하는 것으로서 간주되어서는 안된다.
본 발명의 목적은 종래 기술의 단점 중 적어도 하나를 극복 또는 개선하거나, 유용한 대안을 제공하는 것이다.
상술한 바와 같이, 특정 실시예들은 과전류 상태로부터 주요 전류 경로(primary current path)를 갖는 회로를 보호하기 위한 장치를 제공하며, 상기 장치는 다음을 포함한다.
상기 주요 전류 경로가 상기 장치를 통과해 지나가도록 구성된 제1 터미널 및 제2 터미널;
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터
- 상기 제1 트랜지스터는 디플리션 모드(depletion mode), 노멀리 온(normally-on) 트랜지스터이며,
상기 제1 트랜지스터는 상기 제1 터미널 및 상기 제2 터미널 사이의 상기 주요 전류 경로에 직렬로 배치됨; 및
드라이버 회로(driver circuitry)를 포함하며,
상기 드라이버 회로는 상기 제1 터미널과 상기 제2 터미널 사이의 전압으로부터 단독으로 얻어진 입력 전압을 수신하고, 상기 입력 전압을 해제 가능하게 저장된(releasably-stored) 전압으로 변환하도록 하는 전압 컨버터 회로를 포함하며, 상기 드라이버 회로는 상기 제1 소스에 대한 상기 제1 게이트에서의 게이트 전압으로서 상기 해제 가능하게 저장된 전압 또는 그 파생 전압(derivative voltage)을 인가하도록 구성되며,
상기 제1 터미널에서 상기 제2 터미널까지 제1 양전압 및 정상 전류(normal current) 조건이 존재할 때,
상기 제1 트랜지스터는 상기 제1 터미널과 상기 제2 터미널 사이에 전류가 흐르도록 구성되며,
상기 제1 터미널에서 상기 제2 터미널까지 제2 양전압 및 과전류(overcurrent) 조건이 존재할 때,
상기 드라이버 회로는 상기 해제 가능하게 저장된 전압 또는 그 파생 전압을 상기 게이트 전압으로서 인가함으로써 상기 제1 트랜지스터를 차단 디플리션 모드(blocking depletion mode)로 구동하도록 구성되며,
상기 장치는 정상 전류 조건들 동안 전류가 흐르도록 하고 과전류 조건들 동안 전류가 실질적으로 차단되도록 구성된다. 다른 실시예들은 과전류 조건 동안 전류를 단지 제한한다; 또 다른 실시예들은 과전류 조건의 심각성에 따라 전류를 제한하거나 차단한다.
본 명세서에서 사용된 바에 의하면, 본 발명의 다양한 실시예들에 의해 보호되는 회로에서와 같이, "회로"는 완전한 전기 회로 또는 그것의 유용한 부분 또는 실제로 위험한 양의 전기 에너지를 전달할 수 있는 경로를 가리킨다. 본 발명의 장치는 경로가 장치를 통과해 지나갈 수 있는 회로 또는 그의 보호된 부분에 과전류가 흐르지 못하게 차단함으로써 전체 회로 또는 그 일부분만을 보호할 수 있는 것으로 고려된다. 본 발명의 하나 이상의 장치가 그 경로상에 놓일 수 있다. 마찬가지로, 보호가 필요한 민감한 구성요소, 기계, 매체, 또는 다른 항목은 본 발명의 장치를 사용하여 정전기 방전에 의해 유발된 폭발과 같은 전기적 손상 또는 부수적 손상을 방지할 수 있다.
본 명세서에서 사용된 바에 의하면, 보호 회로에서의 "주요 전류 경로"는 전류가 통과해야 하는 단일 경로를 나타내며, 그 경로상에 놓인 장치가 회로를 개방하거나 그 경로를 통해 전류를 차단하면 실질적으로 회로에 전류가 흐르지 않게 된다. 때때로, 본 발명의 장치는 더 큰 회로의 일부를 보호할 수 있다; 그 부분이 보호되어야 할 회로이다. 본 발명의 장치들에서, 주요 전류 경로는 제1 터미널과 제2 터미널 사이의 저(low) 저항 경로를 나타낸다. 대부분의 실시예들에서, 저 저항 경로는 장치 내의 주요 전류 경로에 직렬로 놓인 트랜지스터만 갖는다. 이는 제1 터미널과 제2 터미널 사이에 흐르는 전류가 또한 제1 트랜지스터의 드레인과 소스를 통해서도 흐른다는 것을 의미한다. 일부 경우에, 복수의 트랜지스터가 장치 내의 주요 전류 경로에 나타난다; 각 트랜지스터는 복수의 다른 트랜지스터와 병렬로 전기 통신한다. 모든 드레인들이 서로 병렬로 있고, 모든 소스들이 서로 병렬로 있고, 모든 게이트들이 서로 병렬로 있다는 의미이다. 서로 병렬로 이루어진 모든 복수의 트랜지스터를 갖는 경우, 매우 낮은 저항이 장치에 의해 회로 상에 부과될 수 있다. 일부 경우에, 본 명세서에서 설명된 바와 같이, 모든 드레인들은 서로 직접적으로 병렬 전기 통신할 수 있고, 모든 소스들은 서로 직접적으로 병렬 전기 통신할 수 있다. 즉 드레인들이 서로 전기적으로 연결되어 동일한 전위를 경험하며, 그리고 소스들이 서로 전기적으로 연결되어 동일한 전위를 경험한다.
본 명세서에서 사용된 바에 의하면, "병렬" 또는 "병렬 전기 통신"은 식별된 구성요소가 하드와이어링(hardwiring)에 의해 영구적으로 또는 구성요소의 구성을 바꿀 수 있는 트랜지스터 또는 다이오드의 사용에 의해 허용되는 것과 같이 가변적으로 또는 "유연하게(flexibly)", 장치 내에서 병렬로 구성될 수 있음을 나타낸다. 마찬가지로, "직렬" 또는 "직렬 전기 통신"은 식별된 구성요소가 하드와이어링(hardwiring)에 의해 영구적으로 또는 구성요소의 구성을 바꿀 수 있는 트랜지스터 또는 다이오드의 사용에 의해 허용되는 것과 같이 가변적으로 또는 "유연하게", 장치 내에서 직렬로 구성될 수 있음을 나타낸다. 때때로, 예를 들어 병렬 대 직렬 스위치드 커패시터 네트워크의 경우와 같이, 특정 구성요소가 특정 조건 하에서 병렬로 구성된 다음, 다른 조건 하에서 직렬로 전환될 수 있다.
출원인은 보호할 회로의 주요 전류 경로 외부의 전류, 전압, 또는 다른 전기 정보를 모니터링하는 것이 유리하게 그 회로를 보호할 수 있다는 것을 발견했다. 따라서, 본 발명의 특정 실시예들에서는 이러한 "분기된" 모니터링을 위해 제3 터미널, 또는 제3 터미널 및 제4 터미널을 갖는다. 일부 경우에, 제3 터미널은 제2 터미널과 분기된 전기 통신을 하도록 배치된다. 즉 본 발명의 장치 내에서 회로는 제2 터미널 바로 전의 주요 전류 경로로부터 분기된다. 이 회로는 제1 터미널 및 제2 터미널이 보호할 회로와 직렬로 배치될 때 주요 전류 경로의 전기 전류 조건과 관련된 파라미터를 모니터링하기 위한 수단을 도입한다. 그 파라미터는 저항과 같은 임피던스, 인덕턴스, 또는 커패시턴스, 또는 이들의 조합, 또는 전압, 전류, 또는 전술한 것의 변화율이 될 수 있다. 특정 경우에, 일반적으로 입력 전압으로 측정되며, 임피던스를 가로질러 또는 임피던스를 통과하는 전압 강하, 전류, 또는 다른 동작은 제1 터미널과 제2 터미널 사이의 주요 전류 경로에서의 전기적 전류 조건에 대한 정보를 위해 모니터링될 수 있다. 다른 경우에, 본 발명의 장치는 주요 전류 경로와 분기된 전기 통신에 배치되도록 구성된 제3 터미널 및 제4 터미널을 포함한다. 이러한 경우에, 제3 터미널 및 제4 터미널은 주요 전류 경로에서의 전기적 전류 조건에 대한 정보를 제공하는 적절한 구성요소와 전기적으로 통신하도록 배치될 수 있다. 이 정보가 과전류 상태가 발생했다는 것을 나타내면 장치는 그에 따라 응답하여 주요 전류 경로의 전류를 제한하거나 차단할 수 있다. 제3 터미널 및 제4 터미널 사이의 구성요소는 예를 들어 저항기, 커패시터, 다이오드, 인덕터, 트랜스포머, 및 이들의 조합과 같은, 하나 이상의 개별 소자(discrete elements)를 나타낼 수 있다; 제3 터미널 및 제4 터미널에 제공되는 정보는 예를 들어 일반적으로 입력 전압으로서 측정되는 전압 강하, 전류, 전압이나 전류의 변화율 등과 같은 적절한 정보를 포함할 수 있다.
따라서, "분기된 전기 통신"은 주요 전류 경로가 허용, 제한, 차단 및 리셋 중 하나 이상이어야 하는지 여부를 결정하는 데 적합한 주요 전류 경로와의 전기적 관계를 나타낸다.
"분기된" 모니터링의 경우에는 자가촉매적 전압 변환을 이용하는 것이 유리할 수 있다. 이는 주요 전류 경로에서의 전류의 제한 또는 차단이 분기 경로에 사용 가능한 전력을 제한할 수 있기 때문이다. 자가촉매적 전압 변환은 한 번 시작된 변환을 끝까지 진행시킨다. 또한, 정상 전류 조건 및 과전류 조건의 시작 동안에 전기적 전류 조건의 "분기된" 모니터링을 추가적인 경우에서의 다른 배치로 전환하는 것이 유리할 수 있다: 일단 제1 트랜지스터 또는 복수의 제1 트랜지스터가 주요 전류 경로를 제한하거나 차단하고 제3 터미널 및/또는 제4 터미널을 포함하는 분기된 경로가 전력을 손실하면, 다른 전원 및 전기적 전류 조건에 대한 정보, 예컨대 제1 터미널과 제2, 3, 4 터미널 중 하나 이상 사이의 전압 강하가 이러한 경우에 이용 가능해야 한다. 이 전원 및 정보는 장치를 전류 제한 모드 또는 차단 디플리션 모드로 유지하거나, 장치를 제한 모드에서 차단 디플리션으로 보내거나, 또는 제한되거나 완전한 전류 흐름을 허용하도록 장치를 리셋하는 데 사용될 수 있다.
드라이버 회로는 게이트 전압으로서 트랜지스터의 게이트에 전압을 인가하는 데 유용한 적절한 회로를 포함할 수 있다. 종종 본 명세서에서 사용되는 드라이버 회로는 제1 트랜지스터의 제1 게이트에 대한 드라이버 회로를 나타낸다. 일부 경우에, 드라이버 회로는 항상 게이트 전압으로서 전압을 인가하며, 상황에 따라 전압이 변경된다. 다른 경우에, 드라이버 회로는 과전류 조건 동안 및/또는 전류 제한 모드나 차단 디플리션 모드로 트랜지스터를 구동하거나 유지할 때에만 전압을 인가한다. 또 다른 경우에, 제1 트랜지스터를 차단 디플리션이나 전류 제한 모드에서 구동 할 때 게이트 전압을 인가할 수 있다. 또 다른 경우에, 드라이버 회로는 스위칭 트랜지스터 또는 스위칭 다이오드와 같은 적어도 하나의 스위치를 포함하는데, 어떤 경우에는 드라이버 회로가 게이트 전압을 인가하지 못하도록 하고, 다른 경우에는 드라이버 회로가 게이트 전압을 인가하도록 허용한다.
본 명세서에서 사용된 바에 의하면 "해제 가능하게 저장된 전압"은 장치 내에서 유용한 작업을 수행하기 위해 해제되거나 인가될 수 있는, 일시적으로 또는 순간적으로 저장된 전압을 나타낸다. 대개 하나 이상의 커패시터가 해제 가능하게 저장된 전압을 유지하는 데 사용될 수 있다. 다른 경우에, 하나 이상의 인덕터가 해제 가능하게 저장된 전압을 제공하는 데 사용될 수 있다. 예를 들어, 정상 상태 조건 하에서 장치 내의 인덕터는 전류의 갑작스런 증가 또는 감소에 반응할 수 있으며, 인덕터의 특성으로 인해, 예를 들어 스위치를 끊을 수 있거나, 다른 예로 제1 트랜지스터를 차단 디플리션 모드로 구동을 시작할 수 있는 해제 가능하게 저장된 전압을 제공할 수 있다.
예를 들어 제1 터미널 및 제2 터미널에서의 전압의 파생 또는 해제 가능하게 저장된 전압의 파생과 같은 파생 전압은 전압의 일부 또는 선택적으로 전압의 증가 또는 그 일부 중 하나를 나타낸다. 따라서, 일부 경우에는 전압 강하가 전압 분배기에 의해 사용되어 예컨대 하나 이상의 작업을 수행한다. 다른 경우, 파생된 전압 또는 그 일부는 변환되거나, 플로팅되거나, 또는 이들의 조합에 의해 파생 전압을 제공한다. 따라서, 파생 전압은 항상 파생되는 전압의 일부에 불과한 것은 아니다. 때로는 파생 전압이 파생되는 전압보다 큰 크기를 가질 수 있다.
본 명세서에서 사용된 바에 의하면, 전압을 "변환"하는 것은 그 전압을 몇 배로 증폭(multiplication)시키는 것을 나타낸다. 전압 컨버터는 입력 전압을 증폭시키거나, 감소시키거나, 반전시키거나, 동일하게 하거나, 또는 이들 중 둘 이상의 조합으로 입력 전압을 변환할 수 있다. 증폭은 변환할 전압의 배수를 얻기 위해 반드시 정수는 아니지만, 1보다 크거나 -1보다 큰 음수로, 숫자를 전압에 곱하는 것을 나타낸다. 감소는 변환할 전압의 일부를 얻기 위해 전압을 나누는 것을 나타낸다(또는 수학적으로 말하자면, -1과 +1 사이의 0이 아닌 숫자에 의해 전압을 곱함). 반전은 전압에 -1의 배수를 곱하는 것을 나타낸다. 동일성은 전압에 +1의 배수를 곱하는 것을 나타낸다. 동일성은 특정 경우에 있어서 해제 가능하게 저장된 전압을 설정하는 데 유용하다.
반대로, 플로팅은 전압에 대한 산술 연산을 나타낸다. 전압 플로팅 회로는 플로팅할 전압에 일정하거나 가변적인 양을 더하거나 뺀다. 예를 들어, 커패시터가 전압을 유지하고 그 전압을 플로팅해야 한다면, 커패시터의 양극 터미널과 음극 터미널이 모두 어느 정도의 기준 전위(reference potential)에 대해 동일하거나 유사한 양만큼 시프트된다는 것을 의미한다. 따라서, "플로팅된 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동"하는 것은 반드시 전압이 적절한 방향으로 플로팅되어 예를 들어 p-채널 트랜지스터에 대한 소스 이상의 전압 또는 n-채널 트랜지스터에 대한 소스 이하의 전압을 생성한다는 것을 의미한다. 이후, 플로팅된 전압은 게이트에 도달하여, 트랜지스터를 차단 디플리션으로 구동시킨다. 일부 경우에, 플로팅된 전압은 병렬로 제1 트랜지스터의 소스 또는 복수의 트랜지스터를 지나 플로팅된 전압이다.
본 명세서에서 사용된 바에 의하면, 구성요소는 어떤 환경 하에서도 구성요소가 그 기능을 수행할 수 있는 경우 일부 기능을 수행하도록 "구성"된다. 일부 경우에, 구성요소는 모든 환경에서 구성요소가 구성된 기능을 항상 수행한다. 다른 경우, 구성요소는 예컨대 과전류 상태와 같은 특정 상황에서만 구성되어 있는 기능을 수행한다.
본 발명의 일부 장치는 보조 전원 없이 동작하도록 구성된다. 이는 독립적인 전원과 같은 외부 에너지원과 배터리와 같은 독립적인 내부 에너지원이 제공되지 않는다는 것을 의미한다. 즉, 보조 전원 없이 작동하도록 구성된 장치는 보호할 회로에서 모든 에너지 요구를 유도한다. 이것은 에너지 요구가 제1 터미널과 제2 터미널 사이에 흐르는 전류 및/또는 전압 강하로부터 유도되고 특정 경우에는 (접지와 같은) 다른 리드(lead)가 사용되지 않음을 의미한다. 다른 경우에 있어서, 제3 터미널이 제2 터미널과 분기된 전기 통신에 배치된 경우, 제2 터미널과 제3 터미널 사이에서 획득된 전압 강하 또는 다른 전기적 동작은 장치에 대한 에너지 요구를 제공한다. 또 다른 경우에는 주요 전류 경로와 분기된 전기 통신에 배치된 제3 터미널 및 제4 터미널을 갖는 장치를 포함한다. 그러한 경우, 보호되어야 할 회로가 여전히 장치의 모든 에너지 요구를 제공한다면, 장치가 보조 전원 없이 동작하도록 구성될 수 있다. 일부 경우에는, 장치를 통과해 흐르는 전류에 의해 생성된 열 에너지를 얻을 수 있다; 이 열 에너지는 보호할 회로의 일부로서 장치를 통해 흐르는 전류에 따라 달라지기 때문에, 열 에너지는 "보조"가 아니다. 마찬가지로 구성요소를 제어하는 다른 방법은 보호 회로에 의해 공급되는 에너지에만 의존할 수 있다. 예를 들어, 옵토 커플러(optocoupler)에서의 발광 다이오드(light emitting diode)는 광센서(photosensor)를 작동시키도록 할 수 있다; 발광 다이오드가 제1 터미널 및 제2 터미널에서의 보호 회로에 의해 공급되는 에너지로만 작동하는 한, 장치는 보조 전원을 사용하지 않는다. 한편, 일부 실시예에서는 제1 터미널 및 제2 터미널에서 공급되는 것만으로 모든 전기 에너지를 수신하고, 독립 소스로부터 비 전기 보조 전력을 수신한다. 비 전기 보조 전원은 예를 들어, 기계, 열, 광, 전자기 및 이들의 조합과 같은 적절한 에너지일 수 있다. 다른 실시예서는 장치를 통과하는 전압 강하와 독립된 전기적 보조 전력만을 수신한다. 또 다른 실시예에서, 보조 전력은 배터리, 열 에너지 컨버터, 무선 주파수 컨버터, 광-대-전기(light-to-electricity) 컨버터, 독립 주 전원 또는 이들의 조합에 의해 공급된다.
본 발명의 일부 실시예에서는 인덕터를 포함하지 않는 장치를 제공한다. 다른 실시예에서는 장치가 트랜스포머를 포함하지 않는 장치를 제공한다. 또 다른 실시예에서는 인덕터, 트랜스포머, 또는 이들의 조합을 포함하는 장치를 제공한다. 또 다른 실시예에서는 제1 터미널 및 제2 터미널 이외의 다른 터미널을 포함하지 않는 장치를 제공한다. 또 다른 실시예에서는 하나 이상의 구성요소가 부분 장치에 연결되어 장치를 완성하게 한다. 예를 들어, 최종 사용자는 다양한 핀에 커패시터, 저항기 등과 같은 구성요소를 추가하여 다양한 예상 회로 전압 및 전류 부하를 처리하도록 장치를 커스터마이징 할 수 있다. 따라서, 장치는 개별 구성요소를 포함 할 수 있거나, 또는 이들 구성요소는 집적 회로에서 함께 제조될 수 있다. 또는, 집적 회로 및 개별 구성요소의 조합을 사용할 수 있다.
특정 실시예에서는, 제1 양전압 및 정상 전류 조건이 제1 터미널에서 제2 터미널까지 존재할 때, 제1 트랜지스터가 인핸스먼트(enhancement) 모드로 동작하도록 구성되는 장치를 제공한다. 이러한 방식으로, 일부 실시예에서는 정상 전류 조건들 동안 매우 낮은 저항을 갖는 제1 트랜지스터를 제공한다.
일부 경우에는, 드라이버 회로가 과전류 조건 동안에만 게이트 전압을 인가할 수 있도록 구성된 적어도 하나의 스위치 트랜지스터 및/또는 적어도 하나의 스위치 다이오드를 더 포함하는 드라이버 회로를 제공한다. 마찬가지로, 다른 예에서는 드라이버 회로가 전류 제한 모드 또는 차단 디플리션 모드에서 제1 트랜지스터를 구동하거나 유지할 때만 게이트 전압을 인가할 수 있도록 구성된 적어도 하나의 스위치 트랜지스터 및/또는 스위치 다이오드를 더 포함하는 드라이버 회로를 제공한다. 특정 경우에, 적어도 하나의 스위치 트랜지스터는 푸시-풀(push-pull) 구성의 한 쌍의 트랜지스터를 포함한다. 선택적으로, 한 쌍의 트랜지스터는 토템 폴(totem pole) 구성에서 한 쌍의 바이폴라 접합 트랜지스터(bipolar junction transistor)를 포함하거나, 한 쌍의 트랜지스터는 토템 폴 구성에서 한 쌍의 MOSFET을 포함한다. 또 다른 경우에는, 게이트 전압으로서 보유된 전하(retained charge)를 선택적으로 인가하도록 구성된 전하 보유 회로(charge retention circuitry)를 포함하는 드라이버 회로를 제공한다. 적절한 전하 보유 회로가 사용될 수 있다. 선택적으로, 전하 보유 회로는 직렬 전기 통신의 다이오드 및 커패시터를 포함하고, 제1 게이트는 다이오드와 캐패시터 사이에 연결된다. 다른 경우에서, 전하 보유 회로는 제1 게이트에 연결된 전하 보유 트랜지스터를 포함한다. 전하 보유 트랜지스터는 제1 게이트와 직렬로 전기 통신할 수 있으며, 이는 제1 게이트를 충전하는 전류가 전하 보유 트랜지스터의 드레인 및 소스를 통해 흐른다는 것을 의미한다. 일부 경우에, 전하 보유 회로는 단지 전하를 보유하며, 필요에 따라 제1 게이트에 전하를 인가할 준비를 한다. 또 다른 경우에, 전하 보유 회로는 보유된 전하를 게이트 전압으로 인가하는 반면, 드라이버 회로의 다른 부분은 전압 변환과 같은 다른 기능으로 바쁘다. 회로 설계에 따라, 전하 보유 회로는 예를 들어 장치의 다른 부분이 게이트 전압을 관리하는 데 걸리는 시간과 같은, 적절한 시간 동안 게이트 전압을 인가할 수 있다.
본 발명의 일부 실시예에서는 원-샷(one-shot) 전압 컨버터를 포함하는 전압 컨버터 회로를 제공한다. 적합한 원-샷 전압 컨버터 또는 컨버터들이 사용될 수 있다. 본 명세서에서 사용된 "원-샷"은 일반적으로 시작 단계에서 기능을 수행하는 구성요소를 나타내지만, 일반적으로 그 기능을 유지하지 않는다. 따라서, 예를 들어 "원-샷 전압 컨버터"는 시작 단계에서 변환된 전압을 전달하지만, 다음 시작 단계까지는 이 기능을 반복하지 않는다. 종종 원-샷 전압 컨버터는 과전류 조건의 시작 시 또는 안전 전류 상태로 복귀 시작 시에 작동한다. 예를 들어 스위치 트랜지스터를 끊거나, 제1 트랜지스터를 차단 디플리션 모드 또는 전류 제한 모드로 들어가거나 나오도록 구동하는 데 사용할 수 있다. 그런 다음, 원-샷 전압 컨버터는 다음 이벤트가 발생할 때까지 이 기능을 수행하지 않는다. 마찬가지로, 일부 실시예에서는 확장 사용 전압 컨버터(extended-use voltage converter)를 포함하는 전압 컨버터 회로를 제공한다. 예를 들어 과전류 조건이 존재하는 한, 또는 다른 예로 제1 트랜지스터가 차단 디플리션 모드를 유지하는 한, 확장 사용 전압 컨버터는 지속적인 작동을 제공한다. 적절한 기술이 확장 사용 전압 컨버터를 제공하는 데 사용될 수 있다. 일부 경우에, 확장 전압 컨버터는 오실레이터(oscillator)에 의존한다. 선택적으로, 오실레이터를 사용하는 확장 전압 컨버터는 오실레이터 점프-스타트(jump-start) 전압 컨버터를 더 포함하며, 여기서 오실레이터는 오실레이터 점프-스타트 전압 컨버터가 오실레이터-트리거링 전압을 오실레이터에 제공한 후에만 확장 사용 전압 컨버터가 해제 가능하게 저장된 전압을 제공하게 하도록 구성된다. 트리거링 전압이 오실레이터를 활성화시키면, 오실레이터는 경우에 따라, 제1 트랜지스터를 차단 디플리션 모드 또는 전류 제한 모드로 유지하기에 충분한 변환된 전압을 지속적으로 공급하도록 확장 사용 전압 컨버터를 구동시킨다. 다른 경우들에서, 오실레이터는, 예를 들어 제1 트랜지스터를 차단 디플리션으로 구동하는 것과 같은, 장치의 다른 부분들을 점프 스타트시키는 동일한 점프 스타트 전압 컨버터에 의해 점프스타트 된다. 경우에 따라, 전압 컨버터 회로는 원-샷 전압 컨버터와 확장 사용 전압 컨버터를 모두 사용하여 원활한 작동을 제공한다. 또 다른 실시예에서는 점프-스타트 전압 컨버터를 포함하는 전압 컨버터 회로를 제공한다. 본 명세서에서 사용되는 점프-스타트 전압 컨버터는 입력 전압을 변환하기 위해 매우 빠르게 반응하는 전압 컨버터를 나타낸다. 일부 경우에, 점프-스타트 컨버터는 장치에서의 보다 느린 전압 컨버터를 수반한다. 다른 경우, 점프-스타트 컨버터는 다른 컨버터를 보조하기 위해 전압을 변환할 수 있다. 특정 경우에, 전압을 매우 빠르게 변환하여 해제 가능한 전압을 공급하는 것이 매우 유리하므로, 장치가 과전류 조건을 신속하게 제한하거나 차단하여 회로를 보호할 수 있다. 점프-스타트 전압 컨버터는 원-샷 전압 컨버터, 확장 사용 전압 컨버터 또는 둘 다로 작동할 수 있다.
이론에 얽매이지 않고, 과전류 상태가 발생하면 특정 경우에는 가능한 한 빨리 유해 전류를 제한하거나 차단하는 것이 중요하다는 것을 알 수 있다. 장치가 보조 전원을 사용하지 않는 경우, 장치 또는 그 구성요소의 작동을 구동하는 과전류 상태 자체인 경우도 있다. 따라서, 발생하는 과전류 조건을 제한하거나 차단하는 데 걸리는 시간에는 전압 컨버터를 충전하는 데 걸리는 시간(예 : "tchrg")과 전압을 변환하는 데 걸리는 시간(예 : "tconv")을 포함할 수 있다. 점프-스타트 전압 컨버터가 정상 전류 조건에서 신속하게 반응하거나 준비된 경우, 장치의 다른 부분이 과전류 조건에 응답하도록 활성화하는 동안 전류를 제한하거나 차단하도록 장치를 보조 할 수 있다. 경우에 따라, 점프-스타트 전압 컨버터는 tconv를 최소화하여 전압을 변환하는 데 걸리는 시간을 가능한 한 짧게 만든다.
전압 컨버터 회로는 적합한 구성요소를 포함할 수 있다. 일부 경우, 전압 컨버터 회로는 커패시터를 포함한다. 본 발명의 다른 실시예에서는 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 스위치드 커패시터 네트워크를 포함하는 전압 컨버터 회로를 갖는 장치를 제공한다. 적절한 스위치드 커패시터 네트워크는 병렬-대-직렬 스위치드 커패시터 네트워크, Cockraft-Walton 증폭기(multipliers), Dickson 전하 펌프, 및 이들의 조합을 포함하지만, 이에 한정되는 것은 아니다.
적절한 수의 커패시터가 이러한 네트워크에 사용될 수 있지만, 물론 적어도 2 개의 커패시터가 제공될 수 있다. 예를 들어, 다이오드, n-채널 트랜지스터, p-채널 트랜지스터 및 이들의 조합과 같은, 적절한 스위치가 네트워크에서 사용될 수 있다. 일부의 경우에 있어서, 스위치드 커패시터 네트워크는 입력 전압을 곱함으로써 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된다. 또 다른 경우에, 스위치드 커패시터 네트워크는 자가촉매적으로 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된다. 또 다른 경우에는, 다음을 포함하는 스위치드 커패시터 네트워크를 제공한다: 입력 전압에 의해 충전되고 해제 가능하게 저장된 전압을 제공하기 위해 방전되도록 구성된 복수의 커패시터; 및 "오프" 상태에 있을 때 복수의 커패시터들을 병렬 전기 통신으로 구성하고, "온" 상태에 있을 때 복수의 커패시터들을 직렬 전기 통신으로 구성하는 복수의 트랜지스터. 이러한 경우, 스위치드 커패시터 네트워크는 병렬-대-직렬 스위치드 커패시터 네트워크라고 할 수 있다. 또 다른 경우에는, 다음을 포함하는 병렬-대-직렬 스위치드 커패시터 네트워크를 제공한다: 입력 전압에 의해 충전되고 해제 가능하게 저장된 전압을 제공하기 위해 방전되도록 구성된 복수의 커패시터; 및 순방향 바이어스(forward biased)될 때 복수의 커패시터를 병렬 전기 통신으로 구성하고, 역방향 바이어스(reverse biased)될 때 복수의 커패시터를 직렬 전기 통신으로 구성하는 복수의 다이오드.
본 명세서에서 사용된 바에 의하면, 전압을 "자가촉매적으로" 변환한다는 것은 전압이 일련의 구성요소에 의해 변환될 때, 부분적으로 변환된 전압이 자체적으로 변환되기 시작함을 의미한다. 이러한 방식으로 변환 프로세스에서의 입력 전압이 변경되거나 사라질 수도 있지만, 일단 시작되면 자가촉매적 변환은 계속된다. 유리하게도 경우에 따라 전압의 자가촉매적 변환이 매우 급속하게 진행되어, 변환된 전압을 빨리 얻고 변환된 전압을 필요로 하는 후속 프로세스를 구동할 수 있다. 일부 경우에 있어서, 자가촉매적으로 변환된 전압은 제1 트랜지스터를 전류 제한 또는 차단 디플리션 모드로 유도하여 회로를 추가 손상으로부터 신속하게 보호한다. 또한, 트랜지스터가 장시간 부분적으로 온 상태로 유지되는 경우, 트랜지스터를 차단 디플리션 모드로 빠르게 구동시키는 자가촉매적으로 변환된 전압은 트랜지스터상의 과전류 손상을 제한할 수 있다. 일부 실시예에서, 자가촉매적 전압 변환은 병렬-대-직렬 스위치드 커패시터 네트워크에서 발생한다. 커패시터가 병렬에서 직렬로 스위치됨에 따라, 직렬 구성으로 들어가는 커패시터로부터 부분적으로 변환된 전압은 스틸-인-병렬 커패시터(still-in-parallel capacitors)의 추가 스위치를 구동하는 데 사용된다. 일단 시작되면, 경우에 따라 자가촉매적 변환을 중단시킬 수 없다. 따라서, 특정 경우에는, 변환되는 전압이 스위칭 트랜지스터의 게이트로 공급되어, 추가적인 변환을 유도한다. 또 다른 경우에 있어서, 실질적으로 모든 변환된 전압이 스위칭 트랜지스터의 게이트에 사용할 수 있도록 한다.
일부 전압의 자가촉매적 변환에 있어서, 변환된 전압은 변환 프로세스에 다시 연결되거나 공급되어 프로세스가 가속화되고 입력 전압과 독립적으로 진행될 수 있다.
자가촉매적 전압 컨버터의 구성요소를 보호하는 것이 유용할 수 있다. 경우에 따라, 스위치드 커패시터 네트워크의 스위치는 네트워크 설계에 의해 보호된다. 커패시터, 트랜지스터 및/또는 다이오드와 같은 구성요소, 저항기, 및 다른 구성 요소는 트랜지스터 또는 다이오드가 변환 프로세스 중에 손상되는 큰 변환된 전압을 피하기 위해 선택될 수 있다. 종종 변환된 전압 또는 그 파생 전압이 제1 게이트를 구동하는 데 사용될 것이기 때문에, 일부 실시 예에서, 변환된 전압은 제1 트랜지스터 또는 다른 회로 구성요소의 손상을 피하기 위해 과도할 필요는 없다. 부가적으로 또는 대안적으로, 하나 이상의 다이오드 구성 FET가 변환된 전압을 대략 FET의 임계 전압으로 조절하는 데 사용될 수 있다.
일부 경우에서, 특히 전압 컨버터 회로가 변화하는 조건들에 신속하게 반응하는 것이 중요하다. 따라서, 특정 실시예에서는 과전류 손상 제한 시간 내에 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 전압 컨버터 회로를 제공한다. 적절한 시간 제한을 선택할 수 있다. 시간의 길이는 예를 들어 보호할 회로의 구성 요소의 내구성이나 섬세한 특성, 예상되는 과전류 조건의 특성, 및 회로의 정상 작동 전력 레벨과 같은, 여러 요소에 따라 달라진다. 적절한 과전류 손상 제한 시간은 예를 들어 100 ㎲ 이내, 10 ㎲ 이내, 1 ㎲ 이내, 100 ns 이내 또는 20 ns 이내 일 수 있다.
여기에 기재된 기술과 회로를 사용하여, 적절한 스위치드 커패시터 네트워크가 본 명세서의 전압 변환 회로의 다양한 실시예에서 단독으로 또는 조합되어 사용될 수 있다. 본 명세서에서 사용된 바에 의하면, 입력 커패시터는 입력 전압 또는 그 파생 값을 수신하고, 출력 커패시턴스는 변환된 전압 또는 그 파생 값을 수신한다. 플라잉 커패시터(flying capacitor)는 스위치드 커패시터 네트워크의 다른 스테이지로 전하를 전달한다. 따라서, 이러한 입력 커패시터를 여기서 플라잉 커패시터라고 할 수 있다. 병렬-대-직렬 스위치드 커패시터 네트워크의 병렬 구성 입력 커패시터는 직렬 구성이 될 때 플라잉 커패시터로 작동한다. 일반적으로, 스위치드 커패시터 네트워크의 커패시터는 플라잉 커패시터 또는 그 기능을 할 수 있다고 할지라도, 본 명세서에서는 입력 커패시터로 지칭된다. 그러나, 통상의 기술자는 전압 변환에서 기능하지 않지만 오히려 스위치드 커패시터 네트워크에 전류를 공급하는 탱크 커패시터와 같은 다른 커패시터도 사용할 수 있음을 이해할 것이다. 예를 들어, 탱크 커패시터는 본 명세서에서 사용되는 입력 커패시터가 아니다. 출력 커패시턴스는 변환된 전압, 변환된 전압에 의해 구동되는 트랜지스터의 기생 게이트 전압(parasitic gate voltage), 전하 저장 커패시턴스(charge storage capacitance) 또는 이들의 조합을 이용할 수 있게 하는 특정 커패시터 또는 커패시터로 나타낼 수 있다.
본 발명과 함께 사용하기 위한 스위치드 커패시터 네트워크 및 전압 컨버터 회로를 제작할 때, 하나 이상의 요소가 고려 될 수 있다.
첫째, 돌입 전류(Inrush Current): 스위치드 커패시터 네트워크의 입력 커패시터를 급속하게 충전하기 위해, 네트워크는 상당한 돌입 전류를 처리 할 수 있어야 한다. 예를 들어 출력 커패시턴스에 대한 결합된 입력 커패시턴스의 비율이 1보다 큰 경우에 해당한다. 현재 알려진 전하 펌프의 작은 스케일 및 전력 처리 능력은 높은 돌입 전류를 불가능하게 하거나 손상시킨다. 고주파는 이러한 문제를 악화시킨다. 그러한 돌입 전류에 대한 보호를 제공하기 위한 의도하지 않은 시도는 입력에서 전압 저하와 같은 다른 문제를 야기할 수 있다. 더 높은 전류가 더 높은 전압 리플(ripple)을 생성하기 때문에 전압 변환 효율도 저하될 수 있다. 예를 들어 Dickson 전하 펌프의 돌입을 증가시키고 시동 속도를 높이기 위해, 처음에는 입력 커패시터 터미널의 음극을 트랜지스터와 같은 스위치로 접지하여 단락시킬 수 있다. 이렇게 하면 돌입 전류로 인해 커패시터가 입력 전압으로 빠르게 충전된다. 그런 다음 스위치를 열어 돌입 전류를 차단한다. 예를 들어, 전압 컨버터 회로의 구성요소는 400mW보다 높은 전력 레벨을 처리하도록 선택될 수 있으며, 또한 낮은 임피던스를 가지거나 그렇지 않으면 전도 시에 낮은 순방향 전압 강하를 나타내도록 선택될 수 있다.
둘째, 커패시터 비율(Capacitor Ratios): 일부 실시예에서, 입력 커패시터는 출력 커패시터에 비해 더 큰 커패시턴스를 갖는다. 출력 커패시턴스에 대한 결합된 입력 커패시턴스의 비율이 1보다 클 때, 출력 커패시터를 충전하는 데 걸리는 클럭 사이클(clock cycle)의 수는 감소될 수 있다. 그러나 일부 회로에서는 리플 전압이 이 비율에 비례하므로, 이 비율은 일반적으로 낮게 그리고 1보다 작게 유지되어 왔다. 또한 출력 커패시턴스는 일반적으로 2μF를 초과하는 로드(load) 및 언로드(unload) 과도현상을 수용할 만큼 충분히 커야 한다. 비율을 1보다 크게 유지해야 하는 경우 더 큰 입력 커패시턴스를 제안한다. 일부 경우에, 출력 커패시턴스에 대한 결합된 입력 커패시턴스의 비율이 1보다 작거나 같으면, 여기에 언급된 다른 요소들이 최적화될 수 있다. 그러나 특정 경우에는 원하는 성능을 얻기 위해 비율을 조정하지 않으면 이러한 최적화가 충분하지 않을 수 있다. 다른 경우에서, 입력 커패시터는 도 91의 실시예에서 제안된 것과 같이, 감소하는 커패시턴스를 가질 수 있다. 도 91의 실시예에서 제안된 커패시턴스는 감소하는 커패시턴스를 가지며 위에서 설명된 것보다 큰 비율을 충족시키는 경우가 있다. 일부 경우에는 입력 커패시터가 입력에서 출력으로 배열되어 커패시턴스가 감소한다. 다른 경우, 마지막 입력 커패시터는 출력 커패시턴스보다 큰 커패시턴스를 갖는다. 또 다른 경우에, 스위치드 커패시터 네트워크에서의 커패시터 스테이지에 대한 전하 경로가 동일하지 않으면, 입력으로부터 그 스테이지까지 가장 높은 돌입 능력 또는 가장 빠른 속도 또는 가장 낮은 임피던스 경로를 제공하는 단계가 가장 큰 커패시터를 갖는다. 따라서, 추가의 경우에는 주어진 스테이지에서의 각 커패시터의 커패시턴스가 전후의 스테이지에 따라 크기가 정해지는 것을 제공한다. 가장 큰 커패시터가 가장 쉽게 충전되는 위치에 배치되고, 두 번째로 큰 커패시터가 다음으로 가장 쉽게 충전되는 위치에 배치된다. 충전의 상대적 용이성은 충전 경로의 스위치의 수, 그 스테이지로의 전압 강하, 그 스테이지로의 임피던스 등으로 나타낼 수 있다.
셋째, 출력 전류(Output Current): 스위치드 커패시터 네트워크는 존재하는 경우에 출력 커패시터를 빠르게 충전할 수 있도록 충분한 전류를 출력할 수 있어야 한다. 이는 높은 출력 저항, 작동 주파수 제한, 네트워크 내의 내부 스위치에 대한 온-저항, 및 스위치드 커패시터의 장비 직렬 저항으로 인해 방해 받을 수 있다. 예를 들어, 전압 컨버터 회로의 구성요소는 400mW보다 높은 전력 레벨을 처리하도록 선택될 수 있으며, 또한 낮은 임피던스를 가지거나 그렇지 않으면 전도 시 낮은 순방향 전압 강하를 나타내도록 선택될 수 있다. 출력 전류의 크기는 예를 들어 입력 커패시터 대 출력 커패시터 비율을 1보다 큰 값으로 조정하여 출력을 충전하는 데 필요한 대부분 또는 모든 전하가 단일 클럭 사이클 또는 펄스 내에 전달되도록 함으로써 증가될 수 있다.
넷째, 전압 드룹(Voltage Droop): 스위치드 커패시터 네트워크는 출력 전압을 너무 낮게 낮추지 않고 충분한 전류를 공급해야 한다. 그러나 스위치드 커패시터 네트워크의 여러 스테이지를 수반할 수 있는 출력 저항의 상당한 증가는 실질적인 전압 드룹을 피하기 어렵거나 불가능하게 할 수 있다. 전압 드룹에 대한 보상은 일반적으로 예컨대 시동 지연과 같은 다른 문제를 야기할 수 있는 더 많은 구성요소를 추가해야 한다. 전압 드룹은 충전 및 방전 경로에 낮은 임피던스 트랜지스터를 배치함으로써 본 발명의 특정 경우에 방지될 수 있다. 증폭된 또는 다른 더 높은 전압이 이용 가능한 경우, 이러한 트랜지스터는 낮은 임피던스 상태로 구동될 수 있다. 도 47의 트랜지스터(4332)는 이러한 방식으로 구성된다.
본 발명의 특정 실시예에서 전압 드룹을 감소시키기 위한 몇 가지 노력이 이루어질 수 있다. 일차적으로, 구성요소는 원하는 또는 예상 전류 범위에서 낮은 전압 드룹을 발생시키는 낮은 임피던스에 대해 선택된다. 낮은 온-저항 트랜지스터, 쇼트키(Schottky) 다이오드, 및 낮은 값의 저항기(있는 경우)가 언급될 수 있다. 그러나, 낮은 저항은 더 낮은 보호를 의미할 수 있다; 더 큰 보호가 요구된다면 보호 디플리션 모드 트랜지스터가 그 뒤의 구성요소를 "보호" 할 수 있다. 이차적으로, 전압 드룹은 커패시터의 커패시턴스를 예상 전류와 양의 상관 관계로 완화될 수 있다. 더 높은 커패시턴스 커패시터는 더 높은 전류가 예상되는 곳에 배치되고, 더 낮은 커패시턴스 커패시터는 더 낮은 전류가 예상되는 곳에 나타난다. 이것은 입력에서 출력으로 커패시턴스 값이 감소하는 경우에 나타난다. 스위치드 커패시터 네트워크를 따라 커패시턴스를 감소시키는 놀랍고 예기치 않은 효과 중 하나는 3면 장점이다. 충전을 위한 클럭 사이클이 더 적어짐에 따라 전압 변환 속도는 증가한다; 전하 펌프를 특징짓는 전압 강하의 종류도 감소한다; 그리고 중요하게는 몇몇 실시예에서, 각 커패시터에서의 전류는 그 커패시터의 커패시턴스와 관련 있다. 따라서, 본 발명의 일부 실시예에서는 커패시턴스가 전류와 양의 상관 관계가 있는 스위치드 커패시터 네트워크를 제공한다. 양의 상관 관계는 스테이지에서 스테이지까지의 커패시턴스와 전류의 선형 또는 비선형 매칭을 나타낼 수 있다. 입력에 더 가까운 스테이지는 더 큰 커패시터 (부수적으로 더 낮은 등가 직렬 저항을 갖는)가 존재하고 더 적은 수의 스위치로 전압 강하를 생성하는 곳이기 때문에 더 높은 전류를 생성하고 처리할 수 있다. 특정 병렬-대-직렬 스위치드 커패시터 네트워크의 경우, 초기 스테이지는 병렬 배치된 커패시터이므로 충전을 위한 큰 커패시턴스를 가지며, 이후 스테이지는 이제 직렬로 배열된 동일한 커패시터이므로 더 낮은 커패시턴스를 갖게 된다.
다섯째, 고주파수(High Frequency): 일반적으로 보다 높은 주파수는 스위치드 커패시터 네트워크가 더 빠르게 충전되도록 할 것이다. 이것은 작은 입력 커패시터가 대형 커패시터 다운 스트림을 충전하는 데 사용될 때 중요하다. 그러나, 대부분의 스위치드 커패시터 네트워크는 효율이 떨어지는 최적 주파수를 가질 것이다. 더 높은 주파수는 특히 고전류에서 열 방출 문제를 일으키거나, 효율을 저하시키거나, 크거나 비싼 트랜지스터를 필요로 할 수 있다. 일부 실시예에서, 고주파수 오실레이터는 전압 컨버터 회로와 관련하여 제공될 수 있고, 탱크 커패시터는 전류를 공급하기 위해 오실레이터의 입력 또는 출력 시에 제공 될 수 있다. 일부 경우에는, 약 750 kHz 또는 그 이상에서 작동하는 오실레이터가 사용될 수 있다. 다른 경우에서는, 적어도 약 1 MHz, 적어도 약 10 MHz, 적어도 약 50 MHz, 또는 적어도 약 100 MHz에서 작동하는 오실레이터가 사용될 수 있다.
특정 실시예는 입력 전압을 변환된 전압으로 변환하기 위해 스위치드 커패시터 네트워크에 요구되는 클럭 사이클의 수를 감소시키는 방법에 관한 것으로, 다음을 포함한다: 입력으로부터 출력으로의 커패시턴스가 감소하는 순서로 복수의 입력 커패시터를 배열하는 단계, 및 복수의 입력 커패시터에서 이전 커패시터로부터 각 다음 커패시터를 충전하는 단계를 포함하는 방법. 다른 실시예는 입력 전압을 출력 전압으로 변환하기 위해 스위치드 커패시터 네트워크의 주파수 요건을 감소시키는 방법에 관한 것으로, 다음을 포함한다: 입력으로부터 출력으로의 커패시턴스가 감소하는 순서로 복수의 입력 캐패시터를 배열하는 단계, 및 복수의 입력 커패시터에서 이전 커패시터로부터 각 다음 커패시터를 충전하는 단계를 포함하는 방법. 적절한 스위치드 커패시터 네트워크가 사용될 수 있다. 예를 들어, 이들 방법들 중 어느 하나는 병렬-대-직렬 스위치드 커패시터 네트워크에 의해 수행될 수 있는데, 이 경우 입력 커패시턴스는 병렬 배치된 커패시터에 의해 제공되고, 플라잉 커패시턴스는 직렬 배치된 커패시터에 의해 형성된 다음 스테이지를 나타내며, 플라잉 커패시턴스는 출력 커패시턴스보다 크다.
여섯째, 사전 출력 시작 지연(Pre-Output Start-Up Delay): 상술한 바와 같이, 과전류 상태가 발생할 때, 입력 전압을 변환하여 제1 트랜지스터를 차단 디플리션 모드로 빠르게 구동시키는 것이 중요할 수 있다. 종래의 오실레이터 회로는 입력 및 출력 신호 모두의 랜덤 특성으로 인해 정상 상태 값에 도달하는 데 약간의 시간이 필요할 수 있다. 또한 주파수는 더 낮은 전압에서 보다 긴 시작 지연이 있을 때 전압 종속성을 나타낼 수 있다. 본 발명의 일부 경우에는 변환을 달성하기 위해 수많은 클럭 사이클에 의존하지 않는 스위치드 커패시터 네트워크를 제공함으로써 시작 지연 문제를 피한다.
일곱째, 전압 컨버터 회로의 보호: 전압 컨버터 회로는 제한된 전력 처리 능력을 가질 수 있고 손상 및 다른 문제에 취약 할 수 있다. 따라서, 본 발명의 일부 실시예는 전압 컨버터 회로의 과전류 및 과전압 보호를 제공한다. 일 실시예에서, 전류 제한 저항기는 스위치드 커패시터 네트워크의 입력에서의 전류량을 제한할 수 있다. 그러나 이러한 저항기는 성능을 저하시키고 예측할 수 없는 동작을 일으킬 수 있는 입력에서의 전압 드룹을 유발할 수 있다. 특정 경우, 예를 들어, 시작 지연 시간이 크게 변동하여 회로 성능을 예측하기 어려울 수 있다. 따라서, 본 발명의 일부 실시예에서, 디플리션 모드 FET는 스위치드 커패시터 네트워크의 입력에 걸쳐 배치될 수 있다. 이 트랜지스터의 게이트는 보호 회로를 가로질러 직접 배치되거나, 트랜지스터와 같은 다른 스위치에 의해 전환될 수 있다. 또는, 트랜지스터는 탱크 커패시터나 다른 입력 커패시터와 직렬로 배치되어 돌입 전류를 허용할 수 있지만, 일단 스위치드 커패시터 네트워크가 충전되면 추가 전류를 차단한다. 도 47의 트랜지스터(4332)는 이러한 역할을 한다.
여덟째, 입력 전압 상승률: 일부 종래의 집적 회로는 입력 전압이 증가하는 속도를 제한한다. 이러한 제한은 본 발명의 특정 실시예에 대한 필요성을 강조한다. 전압 컨버터 회로에 그러한 제한이 요구되는 경우, 그 제한을 고수하기 위한 노력으로 시작 시간이 증가할 수 있다. 본 발명의 특정 실시예에서는 이러한 제한을 갖지 않는다. 다른 실시예에서, 선택적으로 저항기를 갖는 입력에서의 홀드-업 커패시터(hold up capacitor)는 입력에서의 전압 변화율을 느리게 할 수 있다.
아홉째, 증폭(Multiplication): 전압 증폭은 전형적으로 비교적 오랜 시간이 걸린다. 또한 변환 효율은 추가 스테이지를 추가함에 따라 급격히 떨어진다. 예를 들어, 기존 충전 펌프의 세 단계 캐스케이드는 이상적인 3배 증가보다는, 전압의 1.4배 증가만을 발생시킬 수 있다.
본 발명의 일부 실시예는 전압 플로팅 회로를 제공한다. 일부 경우에서, 드라이버 회로는 플로팅 전압을 획득하기 위해 해제 가능하게 저장된 전압을 플로팅하도록 구성된 전압 플로팅 회로를 더 포함하며, 여기서 드라이버 회로는 플로팅 전압 또는 플로팅 전압의 파생을 게이트 전압으로서 인가하도록 구성된다. 적절한 전압 플로팅 회로가 사용될 수 있다. 일부 경우, 전압 플로팅 회로는 커패시터 및 적어도 하나의 트랜지스터를 포함한다. 다른 경우, 전압 플로팅 회로는 푸시-풀 구성으로 배열된 한 쌍의 트랜지스터를 포함한다. 또 다른 경우는 커패시터 및 다이오드를 포함하는 전압 플로팅 회로를 제공하며, 여기서 커패시터의 양극 터미널은 다이오드의 캐소드(cathode)에 연결되고 커패시터의 음극 터미널은 다이오드의 애노드(anode)에 연결된다. 추가의 경우는 커패시터 및 다이오드를 포함하는 전압 플로팅 회로를 제공하되, 여기서 커패시터의 음극 터미널은 다이오드의 애노드에 연결되며, 또한 전압 플로팅 회로는 커패시터의 양극 터미널을 다이오드의 캐소드에 선택적으로 연결하여 커패시터를 다이오드와 병렬로 선택적으로 배치하도록 구성된 플로터 스위치 트랜지스터를 더 포함한다. 또 다른 경우에, 다이오드의 캐소드는 제1 소스에 연결될 수 있다.
전압 플로팅 회로는 원하는 조건 하에서 작동하도록 구성될 수 있다. 일부 경우에, 전압 플로팅 회로는 0이 아닌 전압이 제1 터미널과 제2 터미널에 걸쳐 나타날 때마다 작동한다. 다른 경우에, 전압 플로팅 회로는 과전류 조건 동안에만 전압 컨버터 회로에 의해 제공되는 해제 가능하게 저장된 전압을 플로팅 시키도록 구성된다. 또 다른 경우에는, 드라이버 회로가 전류 제한 모드 및/또는 차단 디플리션 모드에서 제1 트랜지스터를 구동하거나 유지하는 경우에만 전압 플로팅 회로가 해제 가능하게 저장된 전압을 플로팅 하도록 구성된 장치를 제공한다.
본 발명의 특정 경우에는 원-샷 전압 플로터를 포함하는 전압 플로팅 회로를 제공하고, 그리고 드라이버 회로는 과전류 조건의 시작 시에만 플로팅 전압 또는 플로팅 전압의 파생을 게이트 전압으로서 인가하도록 구성된다. 다른 경우에는 확장 사용 전압 플로터를 포함하는 전압 플로팅 회로를 제공한다. 적절한 기술이 확장 사용 전압 플로터를 제공하는 데 사용될 수 있다. 경우에 따라 확장 전압 플로터는 오실레이터를 필요로 한다. 각 진동(oscillation) 시에, 오실레이터가 확장 사용 전압 플로터를 유도하여 예컨대 푸시-풀, 토템 폴 배열의 한 쌍의 트랜지스터를 스위칭하는 것과 같이, 해제 가능하게 저장된 전압을 플로팅한다. 때로는 오실레이터 출력이 확장 사용 플로터를 구동하여, 플로터 순환이 플로팅 전압을 능동적으로 생성하는지 여부를 오실레이터 출력 상태에 따라 결정되도록 한다. 예를 들어, 일부 경우에는 오실레이터 출력이 BJT 베이스 또는 MOSFET 게이트와 같은 플로터 입력을 구동하여, 오실레이터 출력이 높으면 플로터 회로가 예컨대 다이오드나 다른 스위치를 통해 해제 가능하게 저장된 변환 전압을 수신하도록 구성되고, 오실레이터 출력이 낮으면 플로터 회로가 변환 전압을 플로팅한다. 일부 경우, 오실레이터 출력이 높으면 플로터 회로가 해제 가능하게 저장된 전압으로 커패시터를 수신하고, 오실레이터 출력이 낮으면 플로터 회로가 커패시터를 다이오드와 병렬로 되도록 스위치하여 다이오드가 커패시터 방전을 방지하고 또한 플로팅 전압을 생성하도록 돕는다.
다른 실시예에서는 장치를 통과하여 지나가거나, 제1 트랜지스터가 전류 제한 모드 및/또는 차단 디플리션 모드에 있지 않은 경우에 장치를 통과하여 지나가는 전류를 모니터링하기 위한 전류 모니터링 회로를 제공한다. 예를 들어, 일부 장치는 제1 터미널과 제2 터미널 사이를 통과할 전류를 모니터하도록 구성되며 그리고 전류가 과전류 조건을 나타낼 때 제1 트랜지스터를 전류 제한 모드 및/또는 차단 디플리션 모드로 구동하도록 드라이버 회로를 구성하는 전류 모니터링 회로를 더 포함한다. 다른 예에서, 특정 디바이스는 제2 터미널에서 제3 터미널까지의 전압 강하를 모니터링함으로써 제1 터미널과 제2 터미널 사이를 통과하는 전류를 모니터링 하도록 구성되며 그리고 전압 강하가 제1 터미널과 제2 터미널 사이의 과전류 조건을 나타낼 때 제1 트랜지스터를 전류 제한 모드 및/또는 차단 디플리션 모드로 구동하도록 드라이버 회로를 구성하는 전류 모니터링 회로를 포함한다. 일부 예에서, 제2 터미널과 제3 터미널 사이에 나타나는 전압 강하는 보호 회로에서 과전압 이벤트를 나타낼 수 있다. 따라서, 제1 트랜지스터는 과전류 및 과전압 둘 다로부터 보호 회로를 보호할 수 있다. 본 명세서에서 사용된 바에 의하면, 과전압은 일종의 과전류 상태이다. 또 다른 예에서, 다른 장치는 제3 터미널에서 제4 터미널까지의 전압 강하를 모니터링함으로써 제1 터미널과 제2 터미널 사이를 통과하는 전류를 모니터링하도록 구성되며 그리고 그 전압 강하가 제1 터미널과 제2 터미널 사이의 과전류 조건을 나타낼 때 제1 트랜지스터를 전류 제한 모드 및/또는 차단 디플리션 모드로 구동하도록 드라이버 회로를 구성하는 전류 모니터링 회로를 포함한다. 일부 예에서, 제3 터미널과 제4 터미널 사이에 나타나는 전압 강하는 보호 회로에서 과전압 이벤트를 나타낼 수 있다. 그러므로, 제1 트랜지스터는 보호 회로를 과전류 및 과전압 둘 다로부터 보호 할 수 있다. 본 명세서에서 사용된 바에 의하면, 과전압은 일종의 과전류 상태이다. 전류 모니터는 전류를 모니터링하는 데 적합한 기술을 사용할 수 있다. 예를 들어, 일부 경우에서, 전류 모니터링 회로는 제1 터미널과 제2 터미널 사이의 전압을 측정함으로써 전류를 모니터링한다. 전류를 모니터링하기 위해 전압을 사용하면 전류가 차단할 때 도움이 된다.
또 다른 실시예에서는 과전류 조건이 지속적인 과전류 조건이 될 때까지 드라이버 회로가 제1 트랜지스터를 차단 디플리션 모드로 구동시키는 것을 지연하도록 구성된 지연 차단 타이머 회로(delay block timer circuitry)를 갖는 장치를 제공한다. 다른 실시예에서는 과전류 조건이 지속적인 약간의 과전류 조건이 될 때까지 드라이버 회로가 제1 트랜지스터를 전류 제한 모드로 구동시키는 것을 지연하도록 구성된 지연 제한 타이머 회로(delay limit timer circuitry)를 갖는 장치를 제공한다. 적절한 구성요소가 지연 차단 또는 지연 제한 타이머 회로를 제공하는 데 사용될 수 있다. 예를 들어, 일부 경우에서, 지연 차단 타이머 회로는 제1 터미널 및 제2 터미널과 병렬로 저항기 및 커패시터를 포함한다.
또 다른 실시예에서는 과전류 조건이 발생할 때 장치를 통해 흐르는 전하를 측정하는 지연 차단 적분기 회로(delay block integrator circuitry)를 제공한다. 일단 전하가 수용 불가능한 레벨에 도달하면, 지연 차단 적분기 회로는 드라이버 회로가 제1 트랜지스터 또는 병렬 트랜지스터를 차단 디플리션 모드로 구동하게 한다. 적합한 지연 차단 적분기 회로가 사용될 수 있다. 예를 들어, 과전류를 나타내는 전류는 커패시터를 충전 할 수 있다. 그 커패시터가 과전류 상태로 인한 적분된 전하(integrated charge)를 나타내는 미리 선택된 전압에 도달하면, 그 커패시터는 드라이버 회로가 제1 트랜지스터 또는 병렬 트랜지스터를 차단 디플리션으로 구동하게 하는 트랜지스터를 구동할 수 있다. 과전류를 나타내는 전류는 일례로 커패시터와 직렬인 트랜지스터 및 저항기와 같은, 정전류 소스(constant current source)에 의해 제공될 수 있다. 다른 예에서, 전류는 커패시터를 충전하기 위해 전류 미러(current mirror)에 의해 제공될 수 있다. 따라서 차단 모드는 과전류 상태로 표시되는 에너지 양에 따라 달라진다. 이러한 방식으로 지연 차단 적분기 회로는 기존의 낮은 녹는 온도 와이어 퓨즈(melting-temperature wire fuse)를 모방할 수 있다. 그러나, 유리하게도, 지연 차단 적분기 회로는 주위 온도 및/또는 과전류 상태가 발생할 때의 전류의 상대적인 증가와 독립적으로 만들어지기 때문에, 지연 차단 적분기 회로는 기존의 퓨즈를 향상시킨다. 불행히도 기존의 퓨즈는 주변 온도가 낮거나 과전류 상태가 천천히 발생하면 더 천천히 반응한다. 본 발명의 또 다른 경우에 동일한 원리를 사용하는 지연 제한 적분기 회로가 가능하다.
또 다른 실시예에서는 제1 트랜지스터의 제1 게이트와 같은, 하나 이상의 트랜지스터의 게이트를 보호하는 회로를 제공한다. 일부 경우에서, 게이트 보호 회로는 장치의 트랜지스터에서 게이트 전압을 감소시키도록 구성된다. 이것은, 예를 들어, 게이트 보호 회로가 제너 다이오드(Zener diode)를 포함하는 경우에 달성될 수 있다. 다른 예로서, 게이트 보호 회로는 게이트 보호 트랜지스터의 게이트와 제2 터미널 사이에서 직렬 전기 통신하는 게이트 보호 트랜지스터 및 게이트 저항기를 포함 할 수 있다. 또 다른 예에서, 저항기는 게이트 보호 회로를 제공한다.
또 다른 실시예에서는 과전류 조건이 가라 앉은 후에 장치가 리셋되도록하는 리셋 회로를 제공한다. 따라서, 특정 디바이스는 과전류 조건이 더 이상 존재하지 않을 때 드라이버 회로가 전류 제한 모드 또는 차단 디플리션 모드로부터 나오도록 제1 트랜지스터를 구동하도록 구성된 전압 레벨 리셋 회로(voltage level reset circuitry)와 같은 리셋 회로를 더 포함한다. 또한, 다른 장치는 안전 전류 조건이 지속적인 안전 전류 조건이 될 때까지 리셋 회로의 작동을 지연시키도록 구성된 지연 리셋 타이머 회로(delay reset timer circuitry)를 포함한다. 과전류 조건을 따르는 안전 전류 조건은 적절한 미리 결정된 지속 시간이 경과할 때 지속적인 안전 전류 조건이 된다. 지연 리셋 타이머 회로는 예를 들어, 하나 이상의 저항기 및 하나 이상의 커패시터와 같은 적절한 구성요소를 포함한다.
또 다른 실시 예에서는 매우 낮은 저항 장치를 제공함으로써, 매우 낮은 전력 회로의 보호를 다룬다. 예를 들어, 제1 트랜지스터 또는 서로 병렬로 연결된 복수의 트랜지스터는 장치를 통해 전류를 통과시킬 때 매우 낮은 저항 배열을 제공할 수 있다. 그러나, 제조 가변성으로 인해, 제1 트랜지스터 또는 복수의 트랜지스터는 장치마다 상이한 저항을 나타낼 수 있다. 이를 보상하고 더 큰 장치 동작 예측 가능성을 허용하기 위해, 특정 실시예에서는 제1 트랜지스터와, 그리고 제1 터미널 및 제2 터미널 사이에서 주요 전류 경로에 직렬로 배치된 감지 저항기(sense resistor)를 더 포함하는 장치를 제공한다. 다른 실시예에서는 감지 저항기를 제1 트랜지스터와 제2 터미널 사이에 직렬로 배치한다. 감지 저항기에 적합한 저항을 선택할 수 있다. 일부 경우에는, 제1 트랜지스터 또는 서로 병렬로 연결된 복수의 트랜지스터의 예상되는 저항보다 1x, 1.5x, 2x, 5x, 또는 10x 더 크다. 다른 경우에는, 제1 트랜지스터 또는 서로 병렬로 연결된 복수의 트랜지스터의 예상되는 저항보다 0.9x, 0.5x, 0.1x, 0.01x, 또는 0.001x 더 낮다. 특정 경우에, 입력 전압은 제1 트랜지스터 또는 복수의 트랜지스터, 감지 저항기, 또는 이들의 조합을 통해 획득될 수 있다.
서로 병렬로 연결된 복수의 트랜지스터로 말하자면, 일부 실시예에서는 하나 이상의 트랜지스터를 더 포함하고, 하나 이상의 트랜지스터의 각 트랜지스터는 제1 드레인과 직접 병렬로 전기 통신하는 드레인, 제1 소스와 직접 병렬로 전기 통신하는 소스, 그리고 제1 게이트와 병렬로 전기 통신하는 게이트를 가진다. 본 명세서에서 사용되는 "직접" 병렬 전기 통신은 두 지점이 연결되어 동일한 전위를 경험함을 의미한다. 따라서 트랜지스터의 드레인이 제1 드레인과 직접 병렬로 전기 통신하는 경우, 두 드레인 모두 동일한 전위에 있고 병렬로 구성되어 있다. 제1 게이트와 병렬로 전기 통신하는 게이트는 예를 들어 게이트를 보호하기 위해 게이트 앞에 직렬로 배치될 수 있는 선택적 저항기를 허용한다. 저항기와 같은 선택적 구성요소가 게이트 앞에 있는 경우, 게이트는 제1 게이트와 "직접" 병렬 전기 통신이 되지 않는다
또 다른 실시예에서는 제1 트랜지스터와 직렬로 연결된 제2 트랜지스터를 제공한다. 따라서, 특정 실시예에서는 제2 게이트, 제2 드레인 및 제2 소스를 갖는 제2 트랜지스터를 더 포함하는 장치를 제공하며, 여기서 제2 트랜지스터는 제1 트랜지스터와, 그리고 제1 터미널 및 제2 터미널 사이에서 주요 전류 경로에 직렬로 배치되며, 제2 트랜지스터는 제1 트랜지스터보다 낮은 게이트 커패시턴스를 나타내고, 제2 트랜지스터는 제2 드레인 및 제2 소스를 통과하는 전압 강하가 제1 게이트에 인가되도록 구성된다.
또 다른 실시예에서는 제1 트랜지스터와 직렬로 연결되고, 교류(alternating current) 환경에서 과전류 조건으로부터 회로를 보호하도록 채택된 정류기 브리지(rectifier bridge)와 선택적으로 전기 통신하는 제2 트랜지스터를 더 포함하는 장치를 허용한다.
특정 실시예에서는 주요 전류 경로에 배치된 제1 트랜지스터만 제공한다.
또 다른 실시 예에서는 제1 트랜지스터와, 그리고 제1 터미널 및 제2 터미널 사이에서 주요 전류 경로에 직렬로 배치된 온도 반응 소자(temperature responsive element)를 제공한다. 예를 들어, 양의 온도 계수 서미스터(positive temperature coefficient thermistors), 음의 온도 계수 서미스터(negative temperature coefficient thermistors), 및 중합체 양의 온도 계수 장치(polymeric positive temperature coefficient devices)와 같은, 적절한 온도 반응 소자가 사용될 수 있다. 양의 온도 계수 구성요소는 미리 결정된 온도 임계값을 초과하는 전류를 제한하고 차단하도록 구성될 수 있다. 음의 온도 계수 구성요소는 증가된 전류로 인한 것과 같은 온도가 상승할 때 장치의 유용한 회로를 트리거하도록 구성될 수 있다. 양의 온도 계수 구성요소와 직렬로 연결된 트랜지스터를 사용하는 것은 몇몇 실시 예에서 몇 가지 장점을 제공한다. 제한, 차단, 및 리셋을 위한 미리 결정된 기간은 조정될 수 있다; 제한 및 차단은 매우 신속하게 이행할 수 있다; 높은 전압이 차단될 수 있고, 예를 들어, 장치는 고전류 회로를 제공할 수 있다. 또한 트리거된 양의 온도 계수 장치를 리셋하는 것은 제1 트랜지스터를 직렬로 연결하여 사용할 때 덜 문제가 될 수 있다. 경우에 따라 온도 반응 소자는 장치로부터 단독으로 (주변 온도 이외의) 열 에너지를 수신하며, 보조 전력을 사용하지 않는다. 다른 경우에, 온도 반응 소자는 예를 들어 보호 회로를 통해 흐르는 전류에 의해 발생된 열과 같이 장치 외부의 보조 소스로부터, 또는 전용 열 에너지 소스로부터 (주변 온도 이상의) 적어도 일부 상당한 열 에너지를 수신한다.
본 명세서에서 사용되는 바에 의하면, "차단 디플리션(blocking depletion)"은 트랜지스터가 그것의 임계 전압(VTH)을 초과하여 디플리션 상태로 이동하고, 그것의 소스와 드레인 사이에서 실질적으로 비전도(non-conductive)되는 것을 나타낸다. "디플리션(depletion)"이 임계값 또는 핀치-오프 전압(pinch-off voltage)과 인핸스먼트 모드 동작의 시작 사이에서 전도 상태를 포함할 수 있는 한, 그러한 전도 상태는 "차단 디플리션(blocking depletion)"에서 배제된다. 본 발명의 요점은 위험한 과전류 조건으로부터 회로를 보호하는 것이며, 일부 실시예에서는 특정 트랜지스터를 차단 디플리션 모드로 둠으로써 이를 달성한다. 다른 실시예에서는 특정 트랜지스터를 전류 제한 모드로 둔다. "전류 제한 모드(Current limiting mode)"는 트랜지스터에 |VTH|보다 작은, 즉 트랜지스터에 대한 임계 전압의 크기보다 작은 게이트 전압을 인가함으로써 얻어질 수 있다. 경우에 따라, 전류 제한 모드는 트랜지스터에 0.999*|VTH|, 0.5*|VTH|, 또는 0.1*|VTH| 보다 작은 게이트 전압을 인가하여 얻어질 수 있다.
본 발명의 일부 실시예는 장치의 2개 터미널과 직렬로 연결된 적어도 하나의 "주요(primary)" 트랜지스터를 포함한다. 즉, 주요 트랜지스터의 소스와 드레인 또는 트랜지스터들이 전기적으로 통신하고 장치의 주요 전류 경로에 배치되며, 이 트랜지스터가 장치를 통해 전류를 허용, 제한 또는 차단하는 기능을 한다는 의미이다. 이후, 이 장치는 보호할 회로에 직렬로 배치되어 일부 경우에는 전류를 완전히 차단하도록 한다. 물론, 원하는 경우, 2개 이상의 트랜지스터가 사용될 수 있다. 또한, 전류를 직접 허용하거나 차단하는 것 이외의 목적을 위해 본 발명의 장치에 다른 트랜지스터가 사용될 수 있다. 또한, 제1 터미널 및 제2 터미널은 주요 트랜지스터를 포함하는 장치가 보호할 회로와 직렬 전기 통신을 하도록 하는 데 사용될 수 있다.
본 발명의 다른 실시예는 장치의 2개의 터미널과 직렬로 연결된 적어도 하나의 "주요" 트랜지스터를 포함하고, 그리고 장치는 제3 터미널 또는 제4 터미널을 포함한다. 이러한 장치에서, 제1 터미널 및 제2 터미널은 장치의 주요 전류 경로를 정의하고, 그리고 주요 트랜지스터 또는 트랜지스터들은 장치를 통해 전류를 허용, 제한, 또는 차단하도록 구성된다. 제3 터미널 또는 제4 터미널을 갖는 장치는 본 명세서에서 설명된 바와 같이 조건을 모니터링하기 위해 유리하게 추가 터미널을 사용한다.
본 발명의 특정 실시예에서, 주요 트랜지스터는 "차단 단부(blocking end)"가 전자적으로 제1 터미널, 또는 DC 호환 장치에서 더 큰 전위의 터미널에 더 가깝도록 배치될 수 있다. n-채널 트랜지스터의 경우 드레인이 차단 단부이고, p-채널 트랜지스터의 경우 소스가 차단 단부이다. 예를 들어, 저전력 p-채널 JFET와 같은 대칭형 트랜지스터의 경우, 트랜지스터의 어느 쪽 단부라도 차단 단부로 간주될 수 있다. 일부 경우에는, 어느 방향으로 흐르는 전류라도 차단할 수 있는, 예컨대 특정 갈륨 니트라이드(gallium nitride) ("GaN") FET와 같은 양방향 트랜지스터가 사용될 수 있다. 특정 양방향 트랜지스터는 진성 바디 다이오드(intrinsic body diode)를 포함하지 않는다고 할 수 있다. 종래의 전계 효과 트랜지스터(field effect transistors)에서, 진성 바디 다이오드는 트랜지스터가 양쪽 방향에서 전류를 효과적으로 차단하는 것을 막는다.
본 발명의 또 다른 실시예는 정상 전류 조건 동안 트랜지스터가 인핸스먼트 모드쪽으로 바이어스되거나 또는 인핸스먼트 모드로 들어가도록 제어되는 주요 트랜지스터의 게이트에서의 전압을 제공한다. 게이트를 바이어스하기 위해 보조 전원에 의존하지 않는 실시예의 경우, 장치가 "플러그가 제거되어" 있거나 보호할 회로에 전류 또는 전위가 없는 경우 시간이 지나면 게이트에는 바이어스가 없을 것이다. 즉, 게이트 전압은 제1 터미널에서 제2 터미널로의 전위 강하로부터 획득된다.
몇몇 실시예는 주요 트랜지스터 (또는 더 광범위하게는, 장치)를 통과하는 전압이 과전류 조건에 대해 모니터링되는 것을 제공한다. 특정 예에서, 트랜지스터 또는 장치를 통과하는 전압은 장치를 통해 흐르는 전류가 미리 결정된 임계값을 초과함을 나타낼 것이다. 일부 경우, 과전류 조건은 지속적인 과전류 조건이 되어야 하며, 이는 장치를 통해 흐르는 전류가 미리 정해진 기간 동안 미리 결정된 임계값을 초과한다는 것을 의미한다. 적절한 미리 결정된 임계값이 선택될 수 있다. 미리 결정된 임계값에 대해 선택된 안전하지 않은 전류 레벨은 예를 들어, 보호할 회로에 대한 정상 예상 전류 부하; 증가된 전류에 대한 회로 구성요소의 민감도; 및 원하는 수준의 보호와 같이, 적절한 요인들에 따라 달라질 수 있다. 예를 들어, 미리 결정된 임계값은 보호할 회로에 대한 정상 예상 전류 부하의 1.5배, 2배, 5배, 10배, 50배, 또는 100배일 수 있다. 다른 예로서, 미리 결정된 임계값은 500 mA, 1 A, 5 A, 10 A, 50 A, 100 A, 500 A, 1000 A, 10,000 A, 또는 100,000 A 일 수 있다. 다른 예로서, 미리 결정된 임계값은 전압의 관점에서, 예를 들어 100 mV, 200 mV, 400 mV, 500 mV, 1 V, 5 V, 10 V, 50 V, 100 V, 500 V, 1000 V, 10,000 V, 또는 100,000 V와 같이, 표현될 수 있다. 따라서 과전류 조건은 과전압 및 과전압 이벤트를 포함하는 것으로 표현될 수 있다. 일부 경우에는, 정상 전류 조건은 미리 결정된 임계값 이내의 전류 및/또는 전압으로 간주 될 수 있다. 경우에 따라, 위험하지 않은 전류가 장치를 통해 흐르지만, 아마도 장치가 방금 완료된 과전류 이벤트로 인해 차단 디플리션 모드에 있기 때문에 전류가 흐르지 않을 수 있다. 이러한 경우의 상태는 안전 전류 조건이라고 할 수 있다. 특정 실시예는 안전 전류 조건이 지속적인 안전 전류 조건을 나타낼 때까지 기다린 후에 장치가 전류를 허용하도록 리셋한다. 장치를 통과하는 전압이 미리 결정된 임계값 이내의 전류가 흐르도록 하고 이 조건 미리 정해진 기간 동안 존재했을 때, 안전 전류 조건이 존재한다. 다른 경우, 정상 전류 조건은 미리 결정된 임계값(들) 이내의 전류 및/또는 전압, 및 최근 과전류 조건의 부재로 간주될 수 있다. 마찬가지로, 전류 및/또는 전압이 미리 결정된 임계값을 초과할 때 과전류 조건이 존재한다. 전류 및/또는 전압이 미리 정해진 기간 동안 이들 임계값을 초과할 때, 지속적인 과전류 조건이 존재한다. 전압 및 전류에 대한 미리 결정된 임계값과, 미리 정해진 기간은 동일하거나 상이할 수 있다. 예를 들어, 전류 차단을 트리거하기 위한 임계 전압 또는 전류는 전류를 다시 흐르게 하는 장치를 리셋하기 위한 전류 또는 임계 전압과 동일하거나 더 크거나 작을 수 있다. 마찬가지로, 전류를 차단하기 위한 미리 정해진 기간은 장치를 리셋하고 전류를 다시 흐르게 하는 미리 정해진 기간보다 짧거나 같거나 길 수 있다.
미리 정해진 기간은 적절한 길이의 시간일 수 있다. 일부 경우에는, 과전류 조건의 지속 기간을 요구하는 목적은 보호할 회로에 실제 위험을 주지 않는 상대적으로 위험하지 않은 성가신 스파이크로 인해 차단 전류를 피하는 것이다. 미리 정해진 기간에 대한 적절한 시간 길이는 10 마이크로 초, 100 마이크로 초, 1 밀리 초, 5 ms, 10 ms, 100 ms, 1 초, 5 초, 10 초, 30 초, 및 1 분을 포함하지만, 이에 한정되는 것은 아니다. 일단 과전류 이벤트 또는 선택적으로 지속적인 과전류 이벤트가 감지되면, 장치는 일부 실시예에서 장치를 통한 전류를 차단할 것이다. 이것은 본 발명의 몇몇 경우에서, 주요 트랜지스터의 게이트에 전압을 인가하여 그 트랜지스터를 차단 디플리션 모드로 구동하여 전도성을 감소시킴으로써 이루어진다.
마찬가지로, 또 다른 실시예에서는 과전류 이벤트 이후에 장치가 "리셋" 되도록 하여, 장치가 다시 전류를 통과하도록 할 것이다. 장치를 리셋하는 적절한 방법이 사용될 수 있다. 보호할 회로의 전력을 끄거나 수동으로 장치를 리셋하거나, 자동 리셋, 원격 신호 리셋, 또는 이들의 조합을 사용할 수 있다. 일부 경우에는 장치를 통해 흐르는 전류가 안전한 레벨로 돌아온 후에 장치가 리셋된다. 그 안전한 레벨은 예를 들어 제1 미리 선택된 임계값, 또는 제1 미리 선택된 임계값보다 높거나 낮은 제2 미리 선택된 임계값보다 낮은, 적절한 전류일 수 있다. 또한, 장치를 통해 흐르는 전류가 제2 미리 정해진 기간 동안 안전한 레벨로 복귀한 후에 장치는 리셋될 수 있다. 제2 미리 정해진 기간에 대한 적절한 시간 길이는 1 밀리 초, 5 ms, 10 ms, 100 ms, 1 초, 5 초, 10 초, 30 초, 및 1 분을 포함하지만, 이에 한정되는 것은 아니다. 장치를 통해 흐르는 전류는 일부 경우에, 제1 터미널에서 제2 터미널로의 전압 강하로부터 결정될 수 있다. 다시 말해, 장치는 제1 터미널로부터 제2 터미널로의 전압 강하에 기초하여 리셋될 수 있다. 또는, 다른 경우에는, 장치가 하나 이상의 주요 트랜지스터를 통한 전압 강하에 기초하여 리셋될 수 있는 것을 제공한다. 장치가 리셋되는 전압은 예를 들어 미리 선택된 리셋 전압 이하와 같은 적절한 전압일 수 있다. 예를 들어, 0V, 500mV, 1V, 5V, 10V, 50V, 100V, 500V, 1000V, 10,000V, 또는 100,000V와 같은 적절한 미리 선택된 리셋 전압이 선택될 수 있다.
또 다른 실시예는 게이트 보호 회로를 제공한다. 그 비제한적인 예시는 이하에 설명되는 도 11에 나타난다. 게이트 보호 회로는 게이트 전압을 미리 정해진 범위로 제한하도록 구성될 수 있다. 적절한 미리 정해진 범위가 사용될 수 있다. 일부 경우, 적절한 미리 정해진 범위는 보호되는 트랜지스터(들)에 대해 안전하지 않다고 여겨지는 특정 전압을 초과하지 않는다. 특정 경우는 약 1V, 약 10V, 약 50V, 약 100V, 또는 약 1000V 이하의 게이트-대-소스(gate-to-source) 전압을 제공한다.
음전압은 또한 양전압의 미리 정해진 범위와 동일하거나 상이한 크기의 음의 적절한 미리 정해진 범위로 제한될 수 있음을 이해해야 한다. 게이트 보호를 누리는 제1 트랜지스터 및 임의의 다른 트랜지스터에 대한 미리 정해진 범위는 독립적으로 선택될 수 있다.
본 발명의 특정 실시예는 보조 전력이 필요하지 않는 장치를 제공한다. 이러한 장치는 자체 전원이 필요한 장치보다 더 신뢰성이 높은 경향이 있기 때문에, 특히 유리할 수 있다. 따라서 일부 경우에는 즉, 장치가 보호할 회로에서 필요한 모든 전력을 유도하는 자체 구동되는 장치를 제공한다. 또 다른 경우에는, 두 개의 터미널만 있는 장치를 제공한다. 그러한 장치는 보호할 회로와 직렬로 삽입될 수 있으며, 그 장치에 추가적인 전력을 제공하기 위해 더 이상의 노력을 기울일 필요가 없다.
본 발명의 추가 실시예는 적어도 하나의 "주요(primary)" 트랜지스터를 갖는 장치를 제공하며, 여기서 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이다. 일부 경우에, 제1 트랜지스터는 음의 게이트 임계값 특성을 갖는다. 음의 게이트 임계값 특성은 그 트랜지스터에 대한 핀치-오프 전압이 0V 보다 아래에서 발생함을 의미한다. 다른 경우, 제1 트랜지스터는 양의 게이트 임계값을 갖는다. 양의 게이트 임계값 특성은 그 트랜지스터에 대한 핀치-오프 전압이 0V 보다 위에서 발생함을 의미한다. 예를 들어, 제1 트랜지스터는 n-채널, 디플리션 모드, 노멀리 온 트랜지스터일 수 있다. 제1 트랜지스터는 제1 게이트, 제1 드레인, 및 제1 소스를 갖고, 제1 드레인은 제1 터미널과 전기 통신한다. 게이트에서의 전위는 소스를 뺀 게이트의 전압 차이에 의해 결정된다. 이해할 수 있듯이, 그 차이는 양 또는 음의 값을 산출할 수 있다.
본 발명의 추가의 경우는 게이트 드라이브 회로(gate drive circuitry)를 포함한다. 예를 들어, 도 23의 스위치 트랜지스터들(2061, 2062)과 같은 적절한 게이트 드라이브 회로가 사용될 수 있다. 다양한 트랜지스터의 게이트를 바이어스하는 해당 기술분야에 공지된 것과 같은 많은 다른 게이트 드라이브 회로들이 가능하다. 예를 들어, 액티브 출력(active output), 푸시-풀, 컴플리멘터리 쌍(complimentary pair), BJT 토템 폴, 및 MOSFET 토템 폴 구성이 언급될 수 있다.
본 명세서에서 사용된 바에 의하면, Vgs = 게이트-대-소스 전압(gate-to-source voltage), Vds = 드레인-대-소스 전압(drain-to-source voltage), 및 VTH = 임계 전압(threshold voltage). 본 발명의 일부 실시예는 정상 전류 조건들 동안 실질적으로 인핸스먼트 모드로 작동하는 트랜지스터를 제공한다. 트랜지스터가 인핸스먼트 모드 트랜지스터인 경우, 이것은 인핸스먼트 모드에서의 게이트-대-소스 전압이 그 트랜지스터의 임계 전압(Vth)과 동일한 극성이라는 것을 의미한다. 트랜지스터가 디플리션 모드 트랜지스터인 경우, 이것은 인핸스먼트 모드에서의 게이트-대-소스 전압이 VTH 의 극성과 비교하여 극성이 반대임을 의미한다. 예를 들어, Vgs가 양일 때 n-채널 인핸스먼트 금속 산화물 반도체 전계 효과 트랜지스터("MOSFET")에 대한 인핸스먼트 모드가 달성되므로, VTH 와 동일한 극성이다. n-채널 디플리션 MOSFET의 경우, Vgs가 양이고 VTH 와 반대 극성일 때 인핸스먼트 모드가 달성된다. 따라서 고정 Vds의 경우, 인핸스먼트 모드에서 작동하는 트랜지스터는 디플리션 모드에서 나타나는 것보다 드레인과 소스 사이의 임피던스가 현저하게 낮게 나타날 것이다. 트랜지스터가 완전히 향상되거나 완전히 인핸스먼트 모드에 있는 것으로 고려된다면, 게이트-대-소스 전압은 충분한 크기에 도달해야 하고 정확한 극성이어야 하며, Vfull이라고 부른다. 특정 실시예는, 실질적으로 인핸스먼트 모드로 작동하는 트랜지스터가 완전히 인핸스먼트 모드에 있는 것을 제공한다. 다른 경우, 실질적으로 인핸스먼트 모드에서 작동하는 것은 Vgs가 Vfull의 최소 99 %, 90 %, 80 %, 50 %, 25 %, 10 %, 1 %, 또는 0.1 %임을 의미한다. 마찬가지로, 본 발명의 일부 실시예는 차단 디플리션 모드로 작동하는 트랜지스터를 제공한다. 인핸스먼트 모드 트랜지스터의 경우, 이는 게이트-대-소스가 그 트랜지스터의 임계 전압(VTH)과 반대 극성이거나, 게이트-대-소스 전압이 실질적으로 0과 같음을 의미한다. 트랜지스터가 대신에 디플리션 모드 트랜지스터인 경우, 이것은 게이트-대-소스 전압이 VTH 와 동일한 극성을 갖는다는 것을 의미한다. 디플리션 모드 트랜지스터가 드레인과 소스 사이에 흐르는 모든 전류를 실질적으로 차단하기 위해, 트랜지스터 게이트는 VTH 에 근접하거나 또는 그 이상으로 구동되어야 한다.
장치의 제1 터미널과 제2 터미널 사이를 흐르는 전류가 트랜지스터를 통해, 즉 그 드레인과 소스 사이를 흐를 경우, 트랜지스터는 주요 전류 경로에 직렬로 존재한다. 교류 환경에서 사용되는 트랜지스터의 경우, 장치의 제1 터미널과 제2 터미널 사이를 흐르는 전류가 적어도 하나의 양의 사이클 및 음의 사이클 동안 트랜지스터를 통해 흐를 경우, 트랜지스터는 주요 전류 경로에 직렬로 존재한다. 일부 실시예에서, 주요 트랜지스터 또는 서로 병렬로 연결된 주요 트랜지스터들은 또한 다른 트랜지스터 및 구성요소와 병렬로 구성된다. 이들 실시예에서, 주요 트랜지스터 또는 트랜지스터들은 차단 디플리션 모드에 있지 않을 때 장치를 통해 저 저항 경로를 제공하기 때문에, 그들은 주요 전류 경로에 직렬로 존재한다.
본 발명의 다양한 실시예들 중에서, 트랜지스터, 저항기, 다이오드, 제너 다이오드, 커패시터 등과 같은 다양한 구성요소가 사용될 수 있다. 예를 들어, 해당 기술분야에 이미 공지된 구성요소와 같은 적합한 구성요소가 사용될 수 있다. 트랜지스터들 중에서, JFET, MOSFET (예: 디플리션 모드 MOSFET 및 인핸스먼트 모드 MOSFET)을 포함하는 전계 효과 트랜지스터, 및 SiC JFET, SiC MOSFET, GaN JFET, GaN MOSFET와 같은 그들의 와이드 밴드갭(wide bandgap) 버전, 및 이른바 "제로-임계값(zero-threshold)" 트랜지스터는 물론, 바이폴라 접합 트랜지스터(bipolar junction transistors), 사이리스터(thyristors), 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistors), 및 트랜지스터를 대신하여 심지어 MEMS 스위치 및 다른 전기 기계식 릴레이, 이외에도 전술한 것 중 어떠한 조합이라도 언급될 수 있다. 와이드 밴드갭 트랜지스터는 약 2eV 이상의 밴드갭을 가진 것으로 간주될 수 있으며, SiC 및 GaN 트랜지스터를 포함할 수 있다.
본 발명에 따른 일부 장치는 직류 회로를 보호하도록 구성된다. 다른 장치는 교류 회로를 보호하도록 구성된다. 다른 장치는 직류 또는 교류 회로에 사용될 수 있다. 예를 들어 직류 보호를 위해 설계된 장치와 같은, 또 다른 장치는 적절한 정류기를 추가하여 장치의 구성요소가 적절한 극성을 받도록 교류 회로에 사용될 수 있다. 또 다른 실시 예에서, 하나의 장치가 양 극성 조건 하에서 회로를 보호하고, 두 번째 장치가 음 극성 조건 하에서 회로를 보호하도록 두 장치가 사용될 수 있다.
다른 예는 제1 드레인이 제1 터미널과 직렬 전기 통신으로 연결된 장치에 관한 것이다. 다른 경우는 제1 드레인이 제2 터미널과 직렬 전기 통신으로 연결된 장치를 제공한다. 추가의 경우는 제1 트랜지스터가 디플리션 타입 트랜지스터를 포함하는 장치에 관한 것이다. 본 발명의 일부 경우는 제1 트랜지스터가 음의 게이트 임계값 특성 또는 양의 게이트 임계값 특성을 갖는 장치를 제공한다. 또 다른 예는 제1 트랜지스터가 n-형 또는 p-형인 제1 다수 캐리어 특성을 갖는 장치에 관한 것이다. 특정 경우는 제1 트랜지스터가 n-채널 디플리션 모드 트랜지스터인 장치를 포함한다. 다른 경우는 2-터미널 소자인 장치를 제공한다. 또 다른 경우는 보조 전원 공급 없이 작동하도록 구성된 장치에 관한 것이다.
본 발명의 다양한 실시예를 구현하는 장치는 적합한 방법에 따라 제조될 수 있다. 장치는 개별 구성요소를 포함할 수 있으며, 또는 이들 구성요소는 집적 회로에서 함께 제조될 수 있다. 또는, 집적 회로 및 개별 구성요소의 조합을 사용할 수 있다. 본 발명에 따른 장치를 제조하는 일부 방법은 다양한 구성요소 사이에 전기 통신이 가능하거나 가능할 수 있도록 구성요소를 조립하는 단계를 포함한다.
다른 실시예는 본 발명의 장치를 형성하는 방법에 관한 것이다. 예를 들어, 이러한 방법은 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 제1 트랜지스터를 배치하는 단계를 포함한다. 적합한 제조 기술이 사용될 수 있다. 일부 경우에는, 집적 회로를 구성하는 데 사용되는 것으로 알려진 제조 기술이 장치 또는 그 일부를 형성하는 데 사용될 수 있다는 것이 고려된다. 종래의 2차원 집적 회로, 3차원 집적 회로, 및 적절한 기술이 언급될 수 있다. 다른 경우에, 트랜지스터, 저항기, 커패시터 등과 같은 개개의 구성요소는 납땜에 의해 가역적으로 및/또는 영구적으로 함께 연결될 수 있다. 또 다른 경우에, 집적 회로는 예를 들어 저항기, 커패시터, 및/또는 집적 회로를 미세 조정하기 위해 다운스트림 제조사 또는 최종 사용자에 의해 선택된 다른 구성요소와 같이, 추가적인 구성요소의 전기 통신에 배치됨으로써 강화되어, 보호할 회로의 예상 작동 파라미터를 수용할 수 있다. 이러한 경우, 직접 회로의 업스트림 제조업체는 다운스트림 제조사 또는 최종 사용자에게 이러한 추가 구성요소의 선택을 안내하는 지침을 제공할 수 있다. 선택적으로, RFID 칩과 같은 식별 기술이 본 발명의 장치에 포함될 수 있다.
본 발명의 장치는 적절한 방식으로 사용될 수 있다. 일부 경우, 지속적인 과전류 조건으로부터 회로를 보호하는 방법은 보호할 회로의 주요 전류 경로에서 본 명세서에서 설명된 장치를 직렬 전기 통신으로 배치하는 단계를 포함한다. 본 발명의 하나 이상의 장치를 사용하는 다른 방법은 예를 들어, 회로의 다른 부분과 병렬 전기 통신하는 회로의 일부와 같이, 회로의 일부만을 보호하기 위해 이들 장치를 사용한다. 이 경우, 장치가 보호할 회로의 해당 부분과 직렬로 배치될 수 있다. 선택적으로, 다른 장치가 해당 회로의 다른 부분을 보호하는 데 사용될 수 있다. 또 다른 실시예는 회로를 보호하는 본 발명의 하나 이상의 장치를 제공한다.
본 발명의 일부 실시예에서는 주요 전류 경로를 갖는 회로를 과전류 상태로부터 보호하는 방법에 관한 것으로, 각 방법은 다음을 포함한다.
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록, 본 명세서에서 설명된 실시예의 장치를 주요 전류 경로에 배치하는 단계. 다른 예에서, 과전류 상태로부터 회로를 보호하기 위한 방법은, 다음을 포함한다.
본 명세서에서 설명된 것 중 하나와 같은 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 회로에 제1 터미널 및 제2 터미널을 직렬 전기 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 0이 아닌 전압이 존재할 때, 0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계; 및
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재할 때, 상기 플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이의 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
일부 경우에서, 0이 아닌 전압의 변환은 과전류 조건이 제1 터미널과 제2 터미널 사이에 존재할 때에만 발생한다. 마찬가지로, 일부 경우에서, 과전류 조건이 존재하는 경우에만 해제 가능하게 저장된 전압의 플로팅이 발생한다. 이러한 경우의 적어도 일부에서, 본 발명의 장치는 보호할 회로의 경로에 부과된 저-저항, 저전력 소모 장치를 나타낸다. 알려진 많은 장치와는 달리, 이러한 장치는 정상 전류 조건에서 보호 회로가 제공하는 전력을 거의 소비하지 않는다. 그러나, 과전류 조건이 발생할 때, 본 발명의 특정 실시예는 과전류 조건에 빠르게 반응하고, 과전류가 보호 회로에 도달하는 것을 차단한다.
또 다른 실시예는 해제 가능하게 저장된 전압을 획득하는 단계가 0이 아닌 전압을 자가촉매적으로 변환하는 단계를 포함하는 회로를 보호하는 방법에 관한 것이다. 다른 경우, 0이 아닌 전압을 변환하는 단계가 0이 아닌 전압을 자가촉매 적으로 변환하는 단계를 포함한다. 따라서, 이들 실시예 중 일부는 과전류 조건에 대해 회로를 보호하는 방법에 관한 것으로, 그러한 방법은 다음을 포함한다.
본 명세서에 설명된 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 회로에 제1 터미널 및 제2 터미널을 직렬 전기 통신으로 배치하는 단계;
제1 터미널 및 제2 터미널 사이에 0이 아닌 전압 및 과전류 조건이 존재할 때, 0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
선택적으로 해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계; 및
해제 가능하게 저장된 전압 또는 선택적으로 플로팅 전압을 제1 게이트에 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널 및 제2 터미널 사이의 모든 전류를 실질적으로 차단하하고,
그리하여 과전류 상태로부터 회로를 보호한다.
과전류 상태로부터 회로를 보호하기 위한 방법에 사용될 수 있는 장치는, 일부 실시 예에서 다음을 포함한다.
제1 터미널 및 제2 터미널과,
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터;
제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며;
제1 트랜지스터는 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며;
장치는 보조 전력을 수신하지 않도록 구성된다.
본 발명의 특정 실시예는 회로를 보호하는 방법에 관한 것으로, 해제 가능하게 저장된 전압을 획득하는 단계는 0이 아닌 전압을 자가촉매적으로 변환하는 단계를 포함한다.
예를 들어, 과전류 상태로부터 회로를 보호하는 일부 방법은 다음을 포함한다.
제1 터미널 및 제2 터미널과,
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 가진 장치를 제공하는 단계;
제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며;
제1 트랜지스터는 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 회로에 제1 터미널 및 제2 터미널을 직렬 전기 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재할 때,
0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 제1 게이트에 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이의 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
0이 아닌 전압은 제1 터미널과 제2 터미널 사이의 전압일 수 있거나 또는 이로부터 유도될 수 있다. 또는, 0이 아닌 전압은 제3 터미널을 갖는 실시 예에서, 제2 터미널과 제3 터미널 사이의 전압으로부터 유도될 수 있다. 선택적으로, 0이 아닌 전압은 제4 터미널을 갖는 실시 예에서, 제3 터미널과 제4 터미널 사이의 전압으로부터 유도될 수 있다. 또는, 0이 아닌 전압은 장치에 공급되는 보조 전력으로부터 유도될 수 있다. 적합한 보조 전원이 이들 실시 예에서 사용될 수 있다. 예를 들어, 보조 전력은 배터리, 열 에너지 컨버터, 무선 주파수 컨버터, 광-대-전기(light-to-electricity) 컨버터, 독립 주 전원 또는 이들의 조합으로부터 선택될 수 있다. 다른 경우, 장치는 보조 전력을 수신하지 않도록 구성된다.
또 다른 실시예는 해제 가능하게 저장된 전압을 획득하기 위해 0이 아닌 전압을 자가촉매적으로 변환하는 단계; 플로팅 전압을 획득하기 위해 해제 가능하게 저장된 전압을 플로팅하는 단계; 플로팅 전압을 제1 게이트에 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동함으로써, 제1 터미널과 제2 터미널 사이의 모든 전류를 실질적으로 차단하는 단계; 그리하여 과전류 상태로부터 회로를 보호하는 것에 관한 것이다.
정상 전류 조건들 동안, 일부 실시예에서, 제1 터미널과 제2 터미널 사이의 주요 전류 경로는 저 저항 경로를 정의하고, 단지 제1 트랜지스터, 또는 선택적으로 제1 트랜지스터와 병렬로 연결된 하나 이상의 트랜지스터가 저 저항 경로에서 직렬로 배치된다.
회로를 보호하는 다른 방법은 0이 아닌 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크를 포함하는 전압 컨버터 회로를 사용함으로써 해제 가능하게 저장된 전압을 획득하는 단계에 관한 것이다. 선택적으로, 해제 가능하게 저장된 전압을 획득하는 단계는 0이 아닌 전압을 증폭하는 단계를 포함한다.
또는, 변환은 증폭, 감소, 반전, 및 동일하게 하는 것 중 하나 이상을 포함한다. 일부 경우에, 플로팅 해제 가능하게 저장된 전압은 해제 가능하게 저장된 전압을 스위칭하는 단계를 포함한다. 적절한 기술을 사용하여 해제 가능하게 저장된 전압을 스위칭할 수 있다. 일부의 경우, 스위칭은 플로팅 스위치 트랜지스터, 플로팅 스위치 다이오드, 또는 이들의 조합을 사용한다. 특정 실시예는 스위칭이 다이오드와 병렬로 해제 가능하게 저장된 전압을 배치하는 단계를 포함하며, 여기서 해제 가능하게 저장된 전압의 양의 단부는 다이오드의 캐소드에 연결되고, 해제 가능하게 저장된 전압의 음의 단부는 다이오드의 애노드에 연결되는 방법을 제공한다. 또한, 해제 가능하게 저장된 전압을 제1 게이트에 인가하여 제1 트랜지스터를 차단 디플리션으로 구동하는 단계는 해제 가능하게 저장된 전압을 제1 게이트 및 제1 소스와 병렬로 배치하는 단계를 포함할 수 있다. 마찬가지로, 플로팅 전압을 제1 게이트에 인가하여 제1 트랜지스터를 차단 디플리션으로 구동하는 단계는 플로팅 전압을 제1 게이트 및 제1 소스와 병렬로 배치하는 단계를 포함할 수 있다.
다른 실시예는 제1 트랜지스터가 과전류 조건이 없는 경우 인핸스먼트 모드에 있지 않도록 하는 것을 제공한다. 다른 실시예는 과전류 조건이 없을 때 장치가 전압을 증폭 또는 반전시키지 않도록 하는 것을 제공한다.
본 발명의 추가적인 실시예는 과전류 조건이 존재하지 않게 되면 장치가 리셋되는 방법을 제공한다. 예를 들어, 일부 방법은 제1 터미널과 제2 터미널 사이의 안전 전압을 결정함으로써 과전류 조건이 더 이상 존재하지 않음을 검출하는 단계; 안전 전압을 변환하여 안전한 해제 가능하게 저장된 전압을 획득하는 단계; 안전한 해제 가능하게 저장된 전압을 제1 게이트에 제1 트랜지스터를 차단 디플리션 모드에서 벗어나도록 구동함으로써, 제1 터미널과 제2 터미널 사이에 전류를 흐르게 하는 단계에 관한 것이다. 선택적으로, 안전한 해제 가능하게 저장된 전압을 제1 게이트에 인가하는 단계는 제1 트랜지스터를 인핸스먼트 모드로 구동하는 단계를 포함한다.
추가의 실시예는 다음에 관한 것이다.
제1 터미널과 제2 터미널 사이의 안전 전압을 결정함으로써 과전류 조건이 더 이상 존재하지 않음을 검출하는 단계;
안전 전압을 변환하여 안전한 해제 가능하게 저장된 전압을 획득하는 단계;
안전한 해제 가능하게 저장된 전압을 플로팅하여 안전한 플로팅 전압을 획득하는 단계;
안전한 플로팅 전압을 제1 게이트에 인가하여 차단 디플리션 모드를 벗어나서 제1 트랜지스터를 구동함으로써, 제1 터미널과 제2 터미널 사이에 전류가 흐를 수 있도록 하는 단계. 선택적으로, 안전한 플로팅 전압을 제1 게이트에 인가하는 단계는 제1 트랜지스터를 인핸스먼트 모드로 구동하는 단계를 포함한다. 특정 다른 실시예에서와 같이, 안전 전압을 변환하는 단계는 증폭, 감소, 반전, 및 동일하게 하는 것 중 하나 이상을 포함 할 수 있다.
본 발명의 특정 실시예는 0이 아닌 전압을 변환하는 방법에 관한 것으로, 다음을 포함한다.
0이 아닌 전압으로부터 2개 이상의 커패시터를 충전하는 단계, 여기서 2개 이상의 커패시터는 2개 이상의 커패시터를 병렬로 구성하는 스위칭 장치에 의해 전기적으로 연결되어, 저장 전압을 제공함;
2개 이상의 커패시터를 직렬로 구성하기 위해 스위칭 장치를 스위칭함으로써 저장 전압을 증폭하여, 해제 가능하게 저장된 전압을 제공하는 단계, 여기서, 해제 가능하게 저장된 전압은 스위칭을 구동함으로써 증폭에 전력을 공급함.
다른 방법은 0이 아닌 전압의 자가촉매적 변환에 관한 것으로, 자가촉매적 변환은 다음을 포함한다.
0이 아닌 전압으로부터 2개 이상의 커패시터를 충전하는 단계, 여기서 2개 이상의 커패시터는 2개 이상의 커패시터를 병렬로 구성하는 스위칭 장치에 의해 연결되어, 저장 전압을 제공함;
2개 이상의 커패시터를 직렬로 구성하기 위해 스위칭 장치를 스위칭함으로써 저장 전압을 증폭하여, 해제 가능하게 저장된 전압을 제공하는 단계, 여기서 해제 가능하게 저장된 전압은 스위칭을 구동함으로써 증폭에 전력을 공급함.
또 다른 방법은 0이 아닌 전압의 자가촉매적 변환에 관한 것으로, 자가촉매적 변환은 다음을 포함한다.
스위칭 장치에 의해 병렬 전기 통신으로 유연하게 구성된 복수의 커패시터를 제공하는 단계;
0이 아닌 전압과 병렬로 연결된 복수의 커패시터를 충전하여 저장 전압을 획득하는 단계;
스위칭 장치를 스위칭함으로써 저장 전압을 증폭하여, 복수의 커패시터가 직렬로 적어도 부분적으로 전기 연결되어 증폭된 전압을 생성하는 단계;
증폭된 전압으로 스위칭을 구동함으로써 증폭된 전압을 증가시켜, 복수의 커패시터가 직렬로 완전히 전기 연결되고, 이에 따라 0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계.
또 다른 방법은 입력 전압의 자가촉매적 변환에 관한 것으로, 자가촉매적 변환은 다음을 포함한다.
스위칭 장치에 의해 병렬 전기 통신으로 유연하게 구성된 복수의 커패시터를 제공하는 단계;
입력 전압과 병렬로 복수의 커패시터를 충전하는 단계;
스위칭 장치를 부분적으로 스위칭하여, 복수의 커패시터의 일부가 직렬 전기 통신으로 유연하게 구성되어 부분적으로 증폭된 전압을 생성하는 단계;
부분적으로 증폭된 전압을 사용하여 부분적 스위칭 중 적어도 일부를 구동하는 단계;
복수의 커패시터가 전체적으로 직렬 전기 통신을 할 때까지 부분적으로 스위칭 및 구동을 반복함으로써, 입력 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계.
선택적으로, 일부 경우에, 스위칭 장치는 병렬 또는 직렬 구성으로 복수의 커패시터를 유연하게 연결하도록 구성된 복수의 트랜지스터를 포함한다. 이러한 경우들 중 일부에서, 복수의 커패시터는 복수의 트랜지스터에서 트랜지스터의 게이트의 적어도 일부를 구동하도록 구성된다.
다른 실시예는 입력 전압을 자가촉매적 변환하기 위한 장치 및 방법에 관한 것이다. 차단 디플리션으로의 전환이 너무 오래 걸리면 트랜지스터를 통과하는 과전류가 트랜지스터를 손상시킬 수 있기 때문에, 자가촉매적 변환은 과전류 조건의 존재 시에 트랜지스터를 차단 디플리션 모드로 스위칭하는 데 특히 유용하다. 또한, 자가촉매적 전압 변환은 입력 전압의 변동에 관계없이 전압이 필요한 경우와 같이 다양한 분야에서도 적용될 수 있다.
본 발명의 특정 실시예는 전압 컨버터 회로에 관한 것으로, 다음을 포함한다.
입력 전압을 수신하도록 구성된 제1 입력 리드 및 제2 입력 리드;
변환 전압을 전달하도록 구성된 적어도 하나의 출력 리드; 그리고
입력 전압을 변환 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크, 여기서 병렬-대-직렬 스위치드 커패시터 네트워크는 입력 전압을 변환 전압으로 자가촉매적으로 변환하도록 구성됨. 선택적으로, 병렬-대-직렬 스위치드 커패시터 네트워크는 입력 전압을 증폭함으로써 입력 전압을 변환 전압으로 변환하도록 구성된다. 변환 전압을 전달하는 적절한 방식이 사용될 수 있다. 일부 경우에, 제1 출력 리드 및 제2 입력 리드는 변환 전압을 전달하도록 구성된다. 다른 경우, 전압 컨버터 회로는 제2 출력 리드를 더 포함하고, 제1 출력 리드 및 제2 출력 리드는 변환 전압을 전달하도록 구성된다.
트랜지스터, 다이오드 및 이들의 조합과 같은 병렬-대-직렬 스위치드 커패시터 네트워크를 스위칭하기 위해 적절한 기술이 사용될 수 있다. 일부 경우는 다음을 포함하는 병렬-대-직렬 스위치드 커패시터 네트워크를 제공한다.
입력 전압에 의해 충전되고 변환 전압을 제공하기 위해 방전되도록 구성된 복수의 커패시터들; 및
"오프" 상태에 있을 때 상기 복수의 커패시터들을 병렬 전기 통신으로 구성하고, 상기 "온" 상태에 있을 때 복수의 커패시터들을 직렬 전기 통신으로 구성하는 복수의 트랜지스터들.
다른 예는 다음을 포함하는 병렬-대-직렬 스위치드 커패시터 네트워크를 제공한다.
입력 전압에 의해 충전되고 변환 전압을 제공하기 위해 방전되도록 구성된 복수의 커패시터들; 및
순방향 바이어스될 때 복수의 커패시터를 병렬 전기 통신으로 구성하고, 역방향 바이어스될 때, 복수의 커패시터를 직렬 전기 통신으로 구성하는 복수의 다이오드.
본 발명의 특정 추가의 실시예는 전압 컨버터 회로를 제공하며, 다음을 포함한다.
입력 전압을 수신하도록 구성된 제1 입력 리드 및 제2 입력 리드;
변환 전압을 전달하도록 구성된 적어도 하나의 출력 리드;
여기서 전압 컨버터 회로는 입력 전압을 변환 전압으로 자가촉매적으로 변환하도록 구성된다.
다른 실시예는 게이트를 갖는 트랜지스터를 구동하는 방법을 제공하며, 그러한 방법은 다음을 포함한다.
입력 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 게이트에 인가하여 트랜지스터를 구동하는 단계.
또 다른 실시예는 입력 전압을 변환 전압으로 자가촉매적으로 변환하는 방법에 관한 것으로, 다음을 포함한다.
입력 전압과 병렬 전기 통신하도록 유연하게 구성된 복수의 커패시터를 충전하는 단계;
복수의 커패시터를 고체 상태(solid state)로 스위칭하여, 복수의 커패시터가 직렬 전기 통신으로 유연하게 구성되어 변환 전압을 제공하는 단계;
여기서 변환 전압 또는 그 일부는 스위칭의 적어도 일부를 구동함으로써, 입력 전압을 변환 전압으로 자가촉매적으로 변환한다.
고체 상태에서의 스위칭은 예를 들어 트랜지스터, 다이오드 및 이들의 조합과 같은 적합한 기술을 이용할 수 있다.
일부 경우에, 고체 상태에서의 스위칭은 복수의 커패시터를 유연하게 구성하는 복수의 트랜지스터에 의해 제공된다. 다른 경우에, 고체 상태의 스위칭은 복수의 커패시터를 유연하게 구성하는 복수의 다이오드에 의해 제공된다. 또 다른 경우에, 고체 상태에서의 스위칭은 복수의 커패시터를 유연하게 구성하는 복수의 트랜지스터 및 다이오드에 의해 제공된다.
도면의 상세한 설명
발명의 다른 실시예가 첨부된 도면을 참조하여 설명될 수 있다. 다른 도면들에 걸쳐 동일한 참조 번호는 각각의 도면에서 동일하거나 유사한 항목을 나타내기 위한 것이다. 보기 쉽고 이해하기 쉽도록 모든 도면에 모든 항목이 표시되어있는 것은 아니다.
도 1은 제1 트랜지스터(150)를 제어하는 드라이버 회로(130)를 갖는 장치(100)를 포함하는 본 발명의 일 실시예를 개념적으로 나타낸다. 제1 터미널(110) 및 제2 터미널(120)은 연결부(111), 제1 트랜지스터(150) 및 연결부(112)를 통해 주요 전류 경로를 규정한다. 제1 트랜지스터(150)는 핀(151, 152)을 통해 주요 전류 경로에 직렬로 배열된다. 이들 핀(151, 152)은 제1 트랜지스터(150)가 n-채널인지 p-채널 장치인지 여부에 따라, 각각 제1 드레인 및 제1 소스, 또는 제1 소스 및 제1 드레인이다. 드라이버 회로(130)는 연결부(111, 112)를 통해 제1 트랜지스터(150)와 병렬 전기 통신한다. 드라이버 회로(130)는 전압 컨버터 회로(140)를 포함하며, 이는 연결부(111,112)에서 획득된 제1 터미널(110)과 제2 터미널(120) 사이의 전압과 같은 입력 전압을 수신하고, 입력 전압을 변환 전압이나 해제 가능하게 저장된 전압으로 변환하고, 이를 게이트 전압으로서 제1 게이트(153)에 인가하도록 구성된다. 전압 컨버터 회로(140)는 적절한 전압 컨버터 회로를 포함 할 수 있다. 예를 들어, 전압 컨버터 회로(140)는 점프 스타트 전압 컨버터, 원-샷 전압 컨버터, 확장 사용 전압 컨버터, 또는 이들의 조합을 사용할 수 있다. 과전류 조건 동안, 드라이버 회로(130)는 제1 게이트(153)에서 게이트 전압을 인가하여 제1 트랜지스터(150)를 차단 디플리션 모드로 구동하도록 구성된다. 정상 전류 조건 또는 과전류 조건에 따르는 안전 전류 조건 동안, 드라이버 회로(130)는 제1 트랜지스터(150)를 차단 디플리션 모드에서 벗어나 선택적으로 인핸스먼트 모드로 구동하도록 구성된다.
제1 트랜지스터(150)는 적합한 트랜지스터일 수다. 예를 들어, 제1 트랜지스터(150)는 n-채널 디플리션 모드 트랜지스터 또는 음의 게이트 임계값 특성, 노멀리 온 트랜지스터일 수 있다. 이는 핀(151)을 제1 드레인이 되도록 하고 핀(152)을 제1 트랜지스터(150)의 제1 소스가 되도록 한다. 다른 예에서, 제1 트랜지스터(150)는 p-채널, 디플리션 모드 트랜지스터, 또는 양의 게이트 임계값 특성, 노멀리 온 트랜지스터일 수 있다. 핀(151)은 제1 소스가 되고, 핀(152)은 제1 트랜지스터(150)의 제1 드레인이 된다. 본 명세서에서 설명 및 예시된 것과 같은 적절한 드라이버 회로(130) 및 전압 컨버터 회로(140)가 사용될 수 있다.
도 2는 다른 실시예로, 즉 스위치(160)를 더 포함하는 장치(100)와 유사한 장치(200)를 개념적으로 나타낸다. 장치(200)에서, 연결부(113)는 한편으로 드라이버 회로(130) 내의 전압 컨버터 회로(140)와 한편으로 제1 트랜지스터(150)의 제1 게이트(153) 사이에 스위치(160)를 부과한다. 다른 구성요소는 도 1에 설명된 바와 같다. 여기서, 스위치(160)는, 예를 들어 과전류 조건 동안처럼, 드라이버 회로(130)가 제1 게이트(153)에서의 게이트 전압을 선택적으로 인가하여, 제1 트랜지스터(150)를 차단 디플리션 모드로 구동하거나 유지하도록 구성된다. 본 명세서에서 실시예로 설명된 것과 같이, 적합한 스위치 (160)가 사용될 수 있다. 일부 경우, 스위치(160)는 적어도 하나의 스위치 트랜지스터를 포함한다. 다른 경우, 스위치(160)는 적어도 하나의 다이오드를 포함한다. 또 다른 경우에 있어서, 스위치(160)는 푸시-풀 구성의 한 쌍의 트랜지스터를 포함한다. 적합한 한 쌍의 트랜지스터가 사용될 수 있다. 예를 들어, 특정 경우에는 토템 폴 구성에서 한 쌍의 바이폴라 접합 트랜지스터를 포함하는 스위치(160)에서의 한 쌍의 트랜지스터를 제공한다. 다른 경우에는 토템 폴 구성에서 한 쌍의 MOSFET을 포함하는 한 쌍의 트랜지스터를 제공한다.
도 3은 제1 게이트(153)에서 게이트 전압을 인가하도록 구성된 전압 컨버터 회로(340) 및 전하 보유 회로(370)를 갖는 장치(300)를 포함하는 본 발명의 다른 실시예를 개념적으로 나타낸다. 이 실시예에서, 드라이버 회로(330)는 연결부(114)를 통해 제1 게이트(153)에서 게이트 전압을 인가하도록 구성된다. 전압 컨버터 회로(340)는 적절한 전압 컨버터 회로를 포함할 수 있다. 예를 들어, 전압 컨버터 회로(340)는 점프 스타트 전압 컨버터, 원-샷 전압 컨버터, 확장 사용 전압 컨버터 또는 이들의 조합을 사용하여, 입력 전압을 수신하고 이를 해제 가능하게 저장된 전압으로 변환할 수 있다. 전하 보유 회로(370)는 적절한 전하 보유 회로를 포함할 수 있다. 전하 보유 회로(370)는 보유된 전하를 인가함으로써 제1 게이트(153)에서 적절한 게이트 전압을 유지할 수 있고, 전압 컨버터 회로(340)는 게이트 전압으로도 인가하기 위해 전압을 변환하기에 바쁘다. 함께 작동함으로써, 전하 보유 회로(370) 및 전압 컨버터 회로(340)는 제1 트랜지스터(150)를 원하는 차단 또는 전도 모드로 유지할 수 있다. 과전류 조건 동안, 드라이버 회로(330)는 제1 트랜지스터(150)를 차단 디플리션 모드로 구동시키는 제1 게이트(153)에서의 게이트 전압을 인가하도록 구성된다. 정상 전류 조건 또는 과전류 조건에 따른 안전 전류 조건 동안, 드라이버 회로(330)는 제1 트랜지스터(150)를 차단 디플리션 모드에서 벗어나 선택적으로 인핸스먼트 모드로 구동하도록 구성된다. 본 명세서에서 실시예로 설명된 것과 같이, 적절한 드라이버 회로(330), 전압 컨버터 회로(340) 및 전하 보유 회로(370)가 사용될 수 있다.
도 4는 또 다른 실시예로, 즉 드라이버 회로(430)가 원-샷 전압 컨버터(442) 및 확장 사용 전압 컨버터(444)를 포함하는 장치(400)를 개념적으로 나타낸다. 드라이버 회로(430)의 몇몇 다른 작동 모드가 도 4에 도시되어 있다. 하나의 경우에, 원-샷 전압 컨버터(442)는 연결부(114)를 통해 게이트 전압을 빠르게 인가하여, 과전류 조건의 시작에서 제1 트랜지스터(150)를 차단 디플리션 모드로 구동할 수 있다. 그 다음, 확장 사용 전압 컨버터(444)는 과전류 조건이 지속되는 한 제1 트랜지스터(150)를 차단 디플리션 모드로 유지할 수 있다. 선택적으로 또는 부가적으로, 원-샷 전압 컨버터(442)는 확장 사용 전압 컨버터(444)를 실행하도록 구동할 수 있고, 여기서 확장 사용 전압 컨버터(444)는 연결부(114)를 통해 게이트 전압을 인가하여 과전류 조건이 지속되는 한 제1 트랜지스터(150)를 차단 디플리션 모드로 구동하고 유지한다. 선택적으로, 원-샷 전압 컨버터(442) 및/또는 확장 사용 전압 컨버터(444)는 연결부(114)를 통해 적절한 게이트 전압을 인가하여 제1 트랜지스터(150)를 차단 디플리션 모드에서 벗어나 선택적으로 인핸스먼트 모드로 구동하도록 구성 될 수 있다. 장치(100, 200 및 300)와 마찬가지로, 장치(400)는 연결부(111, 112)를 통해 제1 터미널(110)과 제2 터미널(120)에 나타나는 전기 에너지로부터 모든 에너지 요구를 유도함으로써, 보조 전력을 수신하지 않도록 각각 구성될 수 있다. 본 명세서에서 실시예로 설명된 것과 같이 적절한 드라이버 회로(430), 원-샷 전압 컨버터 (442), 확장 사용 전압 컨버터(444)가 사용될 수 있다.
도 5, 6 및 7은 점프 스타트 전압 컨버터(541), 전압 컨버터(543) 및 로드(550)의 다른 구성을 보여주는 몇몇 실시예를 개념적으로 나타낸다. 도 5에서, 점프 스타트 전압 컨버터(541)는 예를 들어, 트랜지스터의 게이트일 수 있는 로드 (550)에 전압을 빠르게 인가하도록 구성된다. 다른 전압 컨버터(543)는 로드(550)에 전압을 인가하도록 또한 구성된다. 이러한 방식으로, 점프 스타트 전압 컨버터(541)와 전압 컨버터(543)는 함께 작동하여 로드(550)에 동일 또는 상이한 전압을 인가한다. 선택적으로, 점프 스타트 전압 컨버터(541)는 점선으로 표시된 것처럼, 변환을 시작하거나 수행하기 위해 전압 컨버터(543)를 또한 보조할 수 있다. 도 6에서, 점프 스타트 전압 컨버터(541)는 적절한 목적을 위해 전압 컨버터(543)에 전압을 공급하여, 전압 컨버터(543)가 빠르게 로드(550)에 전압을 공급하는 것을 가능하도록 구성된다. 도 7은 로드(550)에 전압을 인가하도록 구성된 점프 스타트 전압 컨버터(541)를 도시한다. 전압 컨버터(543)는 피드백 루프로 구성되어, 전압 컨버터(543)가 로드(550)에 전압을 인가하고, 입력 전압을 전압 컨버터(543)로 공급하여 전압 컨버터(543)가 변환하고 로드(550)에 인가한다. 예를 들어, 로드 (550)가 트랜지스터라고 가정한다. 점프 스타트 전압 컨버터(541)는 로드(550)로 표시되는 트랜지스터의 게이트에 전압을 공급하여, 그 트랜지스터를 차단 디플리션으로 구동한다. 차단 전압은 로드(550)인 트랜지스터의 드레인 및 소스에 걸쳐 발생할 것이고, 이후 전압 컨버터(543)는 로드(550)인 트랜지스터의 게이트에서 획득, 변환, 및 인가할 수 있다. 전압 컨버터(543)에 의해 인가된 변환 전압이 트랜지스터를 차단 디플리션으로 유지한다면, 장치가 리셋 되거나 차단 전압이 로드(550)로부터 제거될 때까지 전압 컨버터(543)는 로드(550)인 트랜지스터를 차단 디플리션으로 유지하도록 구성될 수 있다. 본 명세서에서 설명된 실시예처럼, 예를 들어 적절한 점프 스타트 전압 컨버터(541), 전압 컨버터(543), 및 로드(550)가 사용될 수 있다.
도 8은 드라이버 회로(830)가 전압 플로팅 회로(880)에 연결된 전압 컨버터 회로(840)를 포함하는 추가적인 실시예인 장치(800)를 개념적으로 나타낸다. 여기서, 전압 컨버터 회로(840)는 연결부(111,112)에서 획득된 제1 터미널(110)과 제2 터미널(120) 사이의 전압과 같은 입력 전압을 수신하고, 그 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된다. 전압 플로팅 회로(880)는 해제 가능하게 저장된 전압을 시프트 또는 플로팅하여, 스위치(160)가 허용할 때 제1 게이트(153)에서의 게이트 전압으로서 인가될 수 있는 플로팅 전압을 제공한다. 예를 들어, 과전류 조건이 발생할 때, 스위치(160)가 닫혀 드라이버 회로(832)가 제1 게이트(153)에서의 플로팅 전압을 인가하도록 하고, 제1 트랜지스터(150)를 차단 디플리션 모드로 구동시킨다. 본 명세서에서 실시예로 설명된 것처럼, 예를 들어, 적절한 드라이버 회로(830), 전압 컨버터 회로(840), 및 전압 플로팅 회로(880)가 사용될 수 있다.
도 9는 전압 레벨 리셋 회로(965), 전류 모니터링 회로(1075), 조합된 전압 컨버터 및 전압 플로터(945), 및 선택적으로 타이머 회로(1085)를 포함하는 다른 실시예인 장치(900)를 개념적으로 나타낸다. 본 발명의 다양한 실시예에서는 복수의 기능을 동시에 수행하거나, 복수의 기능을 순차적으로 수행하거나, 또는 이들의 조합 중 하나 이상의 기능을 수행하는 회로를 사용할 수 있다. 장치(900)에서, 드라이버 회로(930)는 선택적으로 자가촉매적 전압 컨버터 및 전압 플로터 회로(945)를 제공한다. 후술하는 도면에서 알 수 있는 바와 같이, 효율적인 회로 설계는 전압 컨버터 및 전압 부동 기능 모두를 수행하는 구성요소를 사용할 수 있다. 여기서, 전압 컨버터 및 전압 플로터 회로(945)는, 예를 들어 제1 터미널(110)과 제2 터미널(120) 사이의 전압과 같은 입력 전압, 또는 예를 들어 연결부(116, 119)에서 획득된 그 파생 전압을 수신할 것이다. 이 입력 전압은 해제 가능하게 저장된 전압을 제공하기 위해 자가촉매적으로 선택적으로 변환되며, 플로팅 전압을 제공하도록 플로팅된다. 과전류 조건이 발생할 때, 드라이버 회로(930)는 스위치(160)가 닫힐 때 제1 게이트(153)에서의 플로팅 전압을 인가하여 제1 트랜지스터(150)를 차단 디플리션으로 구동할 것이다.
또한, 전류 모니터링 회로(1075)는 연결부(911, 912)를 통해 제1 트랜지스터(150)를 통해 흐르거나 흐를 수 있는 전류를 모니터링한다. 이것은 예를 들어 연결부(911, 912) 간의 전압 강하를 모니터링하는 것과 같은 적절한 프로토콜을 통해 행해질 수 있다. 전류 모니터링 회로(1075)는 (A) 발생하는 과전류 조건을 검출하고, (B) 전압 컨버터 및 전압 플로터 회로(945)가 작동되게 하고, (C) 스위치(160)를 닫도록 구성됨으로써, 드라이버 회로(930)가 제1 트랜지스터(150)를 차단 디플리션 모드로 구동하도록 한다. 전압 레벨 리셋 회로(965)와 함께 전류 모니터링 회로(1075)는 또한 과전류 조건의 결과를 검출하고, 드라이버 회로(930)가 제1 트랜지스터(150)를 차단 디플리션 모드를 벗어나 선택적으로 인핸스먼트 모드로 구동하는 제1 게이트(153)에서의 게이트 전압을 인가하도록 구성된다. 이러한 경우, 스위치(160)는 원하는 게이트 전압을 인가하기에 충분히 길게 닫히게 될 것이다.
선택적으로, 장치(900)는 연결부(911, 912) 사이에 부착된 타이머 회로(1085)를 더 포함한다. 본 명세서에서 설명되고 예시된 것과 같은 적절한 타이머 회로(1085)가 사용될 수 있다. 일부 경우에, 타이머 회로(1085)는 과전류 조건이 지속적인 과전류 조건이 될 때까지 드라이버 회로(930)가 제1 트랜지스터(150)를 차단 디플리션 모드로 구동하는 것을 지연시키도록 구성된 지연 차단 타이머 회로를 포함한다. 다른 경우에, 타이머 회로(1085)는 안전 전류 조건이 지속적인 안전 전류 조건이 될 때까지 드라이버 회로(930)가 제1 트랜지스터(150)를 차단 디플리션 모드에서 벗어나게 구동하는 것을 지연시키도록 구성된 지연 리셋 타이머 회로를 포함한다. 또 다른 경우에서, 타이머 회로(1085)는 지연 차단 타이머 회로 및 지연 리셋 타이머 회로 모두로서 포함하거나 기능한다.
선택적으로, 전압 레벨 리셋 회로(965)는 안전 전류 조건이 지속적인 안전 전류 조건인지 여부를 결정하기 위해 선택적 타이머 회로(1085)와 조정된다. 전압 레벨 리셋 회로(965)는 안전 전류 조건 또는 지속적인 안전 전류 조건이 존재할 때 제1 트랜지스터(150)를 차단 디플리션 모드에서 벗어나도록 구동하는 드라이버 회로(930)를 구성한다. 본 명세서에서 설명되고 예시된 것과 같은 적절한 타이머 회로(1085), 전류 모니터링 회로(1075), 전압 레벨 리셋 회로(965), 전압 컨버터 및 전압 플로터 회로(945), 및 드라이버 회로(930)가 사용될 수 있다.
도 10은 오실레이터(1095), 타이머 회로(1085), 및 전류 모니터링 회로(1075)를 포함하는 추가적인 실시예인 장치 (1000)를 개념적으로 나타낸다. 여기서, 드라이버 회로(1030)는 예를 들어 연결부(116, 119)를 통해 연결부(111,112)에서 획득된 제1 터미널(110)과 제2 터미널(120)을 통과하는 전압과 같은, 입력 전압을 전압 컨버터 회로(1040)가 수신하도록 구성된다. 입력 전압은 해제 가능하게 저장된 전압으로 변환되고 전압 플로팅 회로(1080)에 의해 쉬프트되어 플로팅 전압을 제공한다. 변환 및 플로팅 동작은 오실레이터(1095)에 의해 변조된다. 일부 경우에, 오실레이터(1095)는 전압 컨버터 회로(1040)가 입력 전압을 해제 가능하게 저장된 전압으로 반복적으로 변환하게 한다. 다른 경우에서, 오실레이터(1095)는 전압 플로팅 회로(1080)가 플로팅 전압을 제공하기 위해 해제 가능하게 저장된 전압을 반복적으로 플로팅하게 한다. 또 다른 경우에, 오실레이터(1095)는 전압 컨버터 회로(1040) 및 전압 플로팅 회로(1080) 모두가 그들의 동작을 반복적으로 수행하게 한다. 선택적으로, 과전류 조건이 발생할 때와 같이, 스위치(160)가 닫혀서 드라이버 회로(1030)가 플로팅 전압을 제1 게이트(153)에서의 게이트 전압으로 인가하도록 하여, 제1 트랜지스터(150)를 차단 디플리션 모드로 구동시킨다.
또한, 전류 모니터링 회로(1075)는 연결부(117,118)를 통해 제1 트랜지스터(150)를 통해 흐르거나 흐를 수 있는 전류를 모니터링한다. 이는 예를 들어 연결부(111,112) 사이의 전압 강하를 모니터링하는 것과 같은 적절한 프로토콜을 통해 행해질 수 있다 그 후, 과전류 조건이 발생할 때, 전류 모니터링 회로(1075)는 궁극적으로 스위치(160)를 닫히게 한다. 선택적으로, 과전류 조건의 종료 시에 안전 전류 조건이 발생할 때, 전류 모니터링 회로(1075)는 궁극적으로 스위치(160)를 열릴 수 있게 한다. 또는, 전류 모니터링 회로(1075)는 (A) 발생하는 과전류 조건을 검출하고, (B) 전압 컨버터 회로(1040), 오실레이터(1095) 및 전압 플로팅 회로(1080) 중 하나 이상이 작동될 수 있게 하고, (C) 스위치(1030)가 닫히도록 구성됨으로써, 드라이버 회로 (1030)가 제1 트랜지스터(150)를 차단 디플리션 모드로 구동할 수 있게 한다. 적절한 전류 모니터링 회로(1075), 전압 컨버터 회로(1040), 오실레이터 (1095), 전압 플로팅 회로(1080), 및 드라이버 회로(1030)가 본 명세서에서 설명되고 예시된 것과 같이 사용될 수 있다.
도 11은 게이트 보호 회로의 몇몇 실시예를 나타낸다. 게이트 보호 회로(1130)는 제1 트랜지스터를 포함하되 이에 한정되지는 않지만, 본 발명의 장치에서 트랜지스터(1140)의 게이트에 적용될 수 있다. 개략적으로 도시된 게이트 보호 회로(1130) 및 트랜지스터(1140)는 각각 트랜지스터(1150, 1160, 1170, 1180 및 1190)의 게이트를 보호하는 몇몇 부분 회로에 의해 예시될 수 있다. 트랜지스터(1150)는 연결부(1111)를 갖는 핀(1151)과 연결부(1113)를 갖는 핀(1152)을 통해 전기적으로 통신한다. 게이트(1153)는 연결부(1112)를 통해 레지스터(1123)와 연결부(1111)에 연결되고, 제너 다이오드(1125) 및 다이오드(1105)를 연결부(1113)에 연결된다. 원하는 제너 전압으로 제너 다이오드(1125)를 선택하면 게이트(1153)에 표시된 전압을 제어할 수 있다. 저항기(1123)의 저항 크기를 조정하면 제너 다이오드(1125) 및 게이트(1153)를 통한 전류를 제어할 수 있다. 다이오드(1105)는 연결부(1113)로부터의 음의 서지(surge)를 보호한다. 따라서, 일부 실시예는 제1 핀 및 게이트와, 게이트와 제2 핀 사이의 제너 다이오드 및 다이오드 사이의 전기 통신하는 저항기를 포함하는 트랜지스터를 위한 게이트 보호를 제공한다.
또는, 연결부(1114)과 전기적으로 통신하는 핀(1161) 및 핀(1162)을 갖는 트랜지스터(1160)는 연결부(1115)을 통해 소스(1128)에 의해 게이트 (1163)에 연결된 트랜지스터(1124)를 이용할 수 있다. 드레인(1127)은 예를 들어 구동 회로(미도시)와 같은 적절한 구성요소에 연결한다. 여기서, 트랜지스터(1124)는 연결부(1116, 1114)를 통해 궁극적으로 핀(1162)에 연결하는 게이트(1126)를 갖는 n-채널 디플리션 모드 트랜지스터이다. 저항기(1129)는 연결부(1115, 1116) 사이에 나타나며, 트랜지스터(1124)가 그의 임계 전압 이하의 전압을 신뢰성 있게 유지할 수 있도록 충분히 낮은 임피던스를 갖도록 선택된다. 트랜지스터(1124)는 양의 전류 및 전압으로부터 게이트(1163)를 보호한다. 소스(1128)가 연결부(1114)에 연결된 게이트(1126)보다 높은 전위에 있다면, 게이트(1163)와 소스(1162) 사이의 전압 차이는 트랜지스터(1124)의 임계 전압에 대한 전압 차이로 대략적으로 제한된다. 마찬가지로, 소스(1128)가 연결부(1114)에 연결된 게이트(1126)보다 높은 전위에 있다면, 트랜지스터(1124) 및 게이트(1163)를 통과하는 전류는 트랜지스터(1124)의 특성 곡선 상에 특정된 전류로 제한된다. 다른 실시예는 보호할 트랜지스터에 대한 게이트 보호 회로에 관한 것으로서, 저항기와 병렬 전기 통신하는 소스 및 게이트를 갖는 게이트 보호 n-채널 디플리션 모드 트랜지스터를 포함하고, 저항기는 보호할 트랜지스터의 게이트 및 핀과 병렬 전기 통신한다.
또 다른 대체 부분 회로는 트랜지스터(1170)의 게이트(1173)를 보호한다. 일부 경우에, 핀(1171)은 궁극적으로 제1 터미널(미도시)에 연결되고 핀(1172)은 연결부(1121)를 통해 제2 터미널(미도시)에 궁극적으로 연결된다. 이 부분 회로는 연결부(1117, 1118)를 통해 소스(1132)에 의해 게이트(1173)에 연결된 트랜지스터(1130)를 이용한다. 드레인(1131)은 예를 들어 드라이버 회로(미도시)와 같은 적절한 구성요소에 연결한다. 여기서 트랜지스터(1130)는 연결부(1119, 1120, 1121)를 통해 제2 터미널(미도시)에 궁극적으로 연결될 수 있는 게이트(1133)를 갖는 n-채널 디플리션 모드 트랜지스터이다. 연결부(1117)와 연결부(1119) 사이의 캐패시터(1134), 그리고 연결부(1118)와 연결부(1120) 사이의 저항기(1135)는 게이트(1173)를 더 보호하며, 캐패시터(1134)가 바이패스 캐패시터로서 동작하고 초기 전류 서지가 게이트(1173) 대신에 이를 통해 흐르게 하기 때문이다. 또 다른 실시예는 보호할 트랜지스터에 대한 게이트 보호 회로에 관한 것으로, 저항기와 병렬 전기 통신하고 커패시터와 병렬 전기 통신하는 소스 및 게이트를 갖는 게이트 보호 n-채널 디플리션 모드 트랜지스터를 포함하고, 저항기와 커패시터는 보호할 트랜지스터의 게이트 및 핀과 병렬 전기 통신한다.
또 다른 대안으로서, n-채널 디플리션 모드, 노멀리 온 트랜지스터인 트랜지스터(1180)는 궁극적으로 제1 터미널(미도시)에 연결하는 드레인(1181) 및 예컨대 연결부(1137)를 통해 궁극적으로 제2 터미널(미도시)과 같은 적절한 구성요소에 연결하는 소스(1182)를 갖는다. 게이트(1183)은 연결부(1136)에서 연결된 저항기(1138, 1139)에 의해 보호된다. 저항기(1138)는 연결부(1136)와 연결부(1137) 사이의 게이트(1183) 및 다이오드(1141, 1142)를 통해 전류를 제한다. 저항기(1139)는 다이오드(1141, 1142)에 의해 제한된 전압을 가짐으로써, 게이트(1183)에 전류를 제한한다. 따라서 또 다른 실시예는 보호할 트랜지스터의 게이트와 전기 통신하는 2개의 저항기를 포함하는 보호할 트랜지스터에 대한 게이트 보호 회로에 관한 것으로, 저항기는 보호할 트랜지스터의 소스와 전기 통신하는 1, 2, 또는 3개의 다이오드를 갖는 연결 지점에 의해 분할된다. 트랜지스터(1190)를 포함하는 부분 회로는 이것의 다른 예시를 제공한다.
P-채널, 디플리션 모드, 노멀리 온 트랜지스터(1190)는 예를 들어 연결부(1144)를 통해 제1 터미널(미도시)과 같은 적절한 구성요소에 궁극적으로 연결되는 소스(1191)를 갖는다. 드레인(1192)은 예를 들어 제2 터미널(미도시)과 같은 적절한 구성요소와 궁극적으로 연결된다. 게이트(1193)는 연결부(1143)에서 분할된 저항기(1146, 1147)와 전기 통신한다. 연결부(1143)로부터 2개의 다이오드(1148, 1149)는 연결부(1144)에 연결된다. 다이오드(1148, 1149)는 각각 전압을 제한하도록 배치되어 있으므로, 저항기(1146, 1147)는 전류를 게이트(1193)로 제한한다.
도 12는 드라이버 회로(1230)가 전압을 변환하기 위한 병렬-대-직렬 스위치드 커패시터 네트워크(1240)를 포함하는 일 실시예인 장치(1200)를 개념적으로 나타낸다. 여기서, 드라이버 회로(1230)는 연결부(111, 112)에서 획득된 제1 터미널(110) 및 제2 터미널(120)에서의 장치(1200)를 통한 전압과 같이, 입력 전압을 수신하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크(1240)를 포함한다. 입력 전압은 네트워크 (1240)의 커패시터를 병렬로 충전 한 다음, 제1 트랜지스터(150)를 제어하기 위해 제1 게이트(153)에서의 변환 전압을 제공하는 직렬 구성으로 충전 커패시터를 스위칭한다. 일부 경우, 변환 전압은 제1 트랜지스터(150)를 차단 디플리션 모드로 구동할 수 있으므로, 핀(151)과 핀(152) 사이의 제1 트랜지스터(150)를 통해 전류가 흐르지 않는다. 다른 경우, 변환 전압은 제1 트랜지스터(150)를 차단 디플리션 모드에서 벗어나서 선택적으로 인핸스먼트 모드로 구동할 수 있다. 본 명세서에서 기술되고 예시된 것과 같은 적절한 드라이버 회로(1230) 및 병렬-대-직렬 스위치드 커패시터 네트워크(1240)가 사용될 수 있다.
도 13은 드라이버 회로(1330)가 변압을 자가촉매적으로 변환하기 위한 병렬-대-직렬 스위치드 커패시터 네트워크(1340)를 포함하는 일 실시예인 장치(1300)를 개념적으로 나타낸다. 장치(1200)와 유사하게, 장치(1300)는 연결부(111, 112)에서 획득된 제1 터미널(110) 및 제2 터미널(120)에서의 장치(1300)를 통한 전압과 같은, 입력 전압을 수신하도록 구성된 자동촉매적 병렬-대-직렬 스위치드 커패시터 네트워크(1340)를 포함하는 드라이버 회로(1330)로 구성된다. 입력 전압은 네트워크 (1340)의 커패시터를 병렬로 충전 한 다음, 입력 전압을 자가촉매적으로 변환하고 제1 트랜지스터(150)를 제어하기 위해 제1 게이트(153)에서의 변환 전압을 제공하는 직렬 구성으로 충전 커패시터를 스위칭한다. 일부 경우, 그 변환 전압은 제1 트랜지스터(150)를 차단 디플리션 모드로 구동할 수 있으므로, 핀(151)과 핀(152) 사이의 제1 트랜지스터(150)를 통해 전류가 흐르지 않는다. 다른 경우, 변환 전압은 제1 트랜지스터(150)를 차단 디플리션 모드에서 벗어나서 선택적으로 인핸스먼트 모드로 구동할 수 있다. 본 명세서에서 기술되고 예시된 것과 같은 적절한 드라이버 회로(1330) 및 자가촉매적 병렬-대-직렬 스위치드 커패시터 네트워크(1340)가 사용될 수 있다.
도 14는 드라이버 회로(1430)가 전압을 자가촉매적으로 변환하기 위한 자가촉매적 전압 컨버터(1440)를 포함하는 일 실시예 장치(1400)를 개념적으로 나타낸다. 자가촉매적 전압 컨버터(1440)는 연결부(111, 112)에서 획득된 제1 터미널(110) 및 제2 터미널(120)에서의 장치(1400)를 통한 전압과 같은, 입력 전압을 수신하도록 구성된다. 일단 자가촉매적 전압 컨버터(1440)가 입력 전압을 자가촉매적으로 변환하면, 드라이버 회로(1430)는 변환 전압을 제1 게이트(153)에서의 게이트 전압으로 인가하도록 구성하여, 제1 트랜지스터(150)를 제어한다. 일부 경우, 변환 전압은 제1 트랜지스터(150)를 차단 디플리션 모드로 구동할 수 있으므로, 핀(151)과 핀(152) 사이의 제1 트랜지스터(150)를 통해 전류가 흐르지 않는다. 다른 경우에서, 변환 전압은 제1 트랜지스터(150)를 차단 디플리션 모드에서 벗어나 선택적으로 인핸스먼트 모드로 구동 할 수 있다. 본 명세서에서 기술되고 예시된 것과 같은 적절한 드라이버 회로(1430) 및 자가촉매적 전압 컨버터(1440)가 사용될 수 있다. 일부 예에서, 자가촉매적 전압 컨버터(1440)는 병렬-대-직렬 스위치드 커패시터 네트워크를 포함 할 수 있다. 다른 예에 있어서, 자가촉매적 전압 컨버터(1440)는 본 명세서에서 설명된 변환처럼, 전압을 자가촉매적으로 변환시키는 전압 컨버터를 사용할 수 있다. 선택적으로, 하나 이상의 인덕터 및/또는 하나 이상의 트랜스포머가 그 변환에 사용될 수 있다.
도 15는 지속적인 과전류 조건으로부터 회로를 보호하기 위한 본 발명의 방법을 흐름도로 나타낸다. 적절한 장치가 도 15의 방법(1500)을 수행하는 데 사용될 수 있는데, 예를 들어, 도 1에 도시된 전압 컨버터 회로(140) 내에서 도 5-7 중 하나의 점프 스타트 전압 컨버터(541) 및 전압 컨버터(543)를 포함하는 장치가 사용될 수 있다. 1510에서 시작하여, 장치를 통해 전압이 발생하고(1520), 이는 선택적으로 점프 스타트 전압 컨버터에 의해 해제 가능하게 저장된 전압으로 변환될 수 있다(1530). 변환되거나 해제 가능하게 저장된 전압은 장치의 제1 트랜지스터의 제1 게이트에 걸쳐 발생되어(1540), 제1 트랜지스터를 차단 디플리션 모드로 구동한다. 선택적으로, 장치는 서로 병렬인 복수의 트랜지스터를 포함하고, 변환된 전압은 복수의 트랜지스터 각각의 게이트에 인가되어, 각 트랜지스터를 차단 디플리션 모드로 구동한다. 제1 트랜지스터 또는 트랜지스터들에는 전류가 흐르지 않기 때문에, 장치를 가로 질러 전압이 발생한다(1550). 그 차단된 전압은 전압 컨버터, 선택적으로 확장 사용 전압 컨버터에 의해 획득되고 변환될 수 있고(1560), 이후 제1 트랜지스터 또는 트랜지스터들을 차단 디플리션 모드로 유지되도록 제1 게이트를 통해 그 변환된 전압을 인가한다(1540). 단계(1540, 1550 및 1560)은 선택적으로 반복되고, 장치는 차단 모드로 설정 및 유지된다(1570).
도 16은 지속된 과전류 조건으로부터 회로를 보호하기 위한 또 다른 본 발명의 방법을 흐름도로 나타낸다. 적합한 장치가 도 16의 방법(1600)을 수행할 수 있다. 1610을 시작하기 위해, 과전류 조건이 존재하는지 여부가 결정된다(1615). 만약 그렇다면, 장치는 예를 들어 장치를 통과하는 전압이나 그로부터 유도되는 전압과 같은 전압을 변환하여(1620), 변환된 전압 또는 해제 가능하게 저장된 전압을 획득할 수 있다. 이 전압은 플로팅되고(1630), 게이트 전압으로서 제1 트랜지스터의 게이트에 또는 선택적으로 병렬로 배치된 복수의 트랜지스터의 게이트에 인가된다(1630). 게이트 전압은 제1 트랜지스터 또는 트랜지스터들을 차단 디플리션 모드로 구동시킨다(1650). 장치는 안전 전류 조건이 과전류 조건을 대체했는지 여부를 모니터링하고(1655), 그렇지 않으면 차단 디플리션 모드가 유지된다(1650). 차단 디플리션은 예를 들어, 변환(1620), 플로팅(1630), 및 인가(1640) 중 하나 이상과 같은, 적절한 프로세스에 의해 유지될 수 있다. 일단 안전 전류 조건이 과전류 조건을 대체하면, 제1 트랜지스터 또는 복수의 트랜지스터는 차단 디플리션 모드에서 벗어나서(1660) 정상 모드로 들어가도록 구동된다 (1670). 이는 적절한 방식으로 달성될 수 있다. 경우에 따라, 동일하거나 상이한 회로가 안전한 해제 가능하게 저장된 전압을 얻기 위해 안전 전압을 변환하고, 선택적으로 안전한 해제 가능하게 저장된 전압을 플로팅하고, 안전한 해제 가능 전압 또는 안전한 플로팅 전압을 제1 트랜지스터나 복수의 트랜지스터의 게이트에 인가하여 차단 디플리션에서 벗어나도록 구동할 것이다. 정상 모드에서, 전류는 제1 터미널과 제2 터미널 사이를 통과할 수 있고, 제1 트랜지스터 또는 복수의 트랜지스터는 차단 디플리션 모드에 있지 않는다: 이들은 부분적으로 온(on)일 수 있거나 완전히 인핸스먼트에 있을 수 있다. 그런 다음 장치는 과전류 조건을 계속 모니터링한다(1615).
도 17은 지속된 과전류 조건으로부터 회로를 보호하기 위한 본 발명의 방법을 흐름도로 나타낸다. 방법(1700)은 과전류 조건이 없는 경우에도 전압이 변환되고(1720) 플로팅된다(1730)는 점에서 방법(1600)과 다르다. 적합한 장치가 방법(1700)을 수행하는 데 사용될 수 있다. 1710을 시작하기 위해, 장치를 통과하는 전압이나 그 파생과 같은 전압이 변환 전압 또는 해제 가능하게 저장된 전압을 생성하기 위해 변환되고(1720), 이후 플로팅 전압을 제공하기 위해 플로팅된다(1730). 장치는 과전류 조건에 대해 장치를 통해 흐르는 전류를 모니터링하고(1740), 과전류 조건이 없는 경우 장치는 정상 모드를 유지한다(1780). 일단 과전류 조건이 검출되면 (1740), 플로팅 전압이 제1 트랜지스터의 게이트에 또는 복수의 트랜지스터의 게이트에 인가되어(1750), 이들을 차단 디플레이션 모드로 구동시킨다(1760). 장치를 통과할 전류는 안전 전류 조건에 대해 모니터링된다(1765). 과전류 상태가 지속되면 장치는 차단 디플리션 모드로 유지된다(1760). 차단 디플리션은 변환(1720), 플로팅(1730), 및 인가(1750) 중 하나 이상과 같은, 적절한 프로세스에 의해 유지될 수 있다. 안전 전류가 존재하면(1765), 트랜지스터 또는 트랜지스터들은 차단 디플리션 모드에서 벗어나도록 구동되고(1770), 장치는 정상 모드로 복귀한다(1780).
도 18은 지속된 과전류 조건으로부터 회로를 보호하기 위한 본 발명의 방법을 흐름도로 나타낸다. 도 10에 도시된 장치(1000)와 같은 적절한 구성요소들을 갖는 장치를 사용하여, 도 18에 도시된 방법(1800)을 수행할 수 있다. 1810을 시작하기 위해, 장치(1000)가 지속적인 과전류를 차단하고 있는지 여부를 결정한다(1811). 그렇지 않은 경우, 장치는 정상 모드로 구성되고(1812), 제1 트랜지스터(150)는 전류가 제1 터미널(110)과 제2 터미널(120) 사이를 통과하게 한다. 장치(1000)를 통과하는 전류는 전류 모니터링 회로(1075)에 의해 모니터링되고, 전류가 안전 레벨에서 지속되는지 여부를 결정한다(1813). 만약 그렇다면, 정상 모드가 계속된다(1812). 그렇지 않다면, 과전류 조건 기간 동안은 타이머 회로(1085)에 의해 모니터링된다(1814). 과전류 조건이 미리 정해진 기간 동안 지속되지 않으면, 안전하지 않은 전류(1813) 및 그의 지속 기간(1814)은 계속 모니터링된다. 일단 미리 정해진 기간에 도달하면(1816), 타이머 회로(1085)는 무시되거나 리셋되며, 장치(1000)는 도 10에서 설명된 바와 같이, 드라이버 회로(1030)가 제1 트랜지스터(150)를 차단 디플리션 모드로 구동하도록 함으로써 차단 모드로 들어간다(1820). 과전류 조건은 전류 모니터링 회로(1075)에 의해 제1 터미널(110)과 제2 터미널(120) 사이의 전압을 측정함으로써 모니터링되고(1821), 전압이 미리 결정된 임계값 이상으로 유지되면 장치는 전압 컨버터 회로(1040) 및/또는 전압 플로팅 회로(1080)가 전압을 연속적으로 변환 및 플로팅하도록 유도하는 오실레이터(1095)에 의한 것처럼, 차단 모드를 유지하여(1820), 드라이버 회로(1030)가 폐쇄 게이트(160)를 통해 제1 트랜지스터(150)를 차단 디플리션 모드로 유지할 수 있다. 그러나, 장치(1000)를 통과하는 전압이 안전 레벨로 돌아오면(1821), 안전 전압의 지속 기간이 타이머 회로(1085)에 의해 모니터링된다(1824). 안전 전압 또는 정상 전류 조건이 충분한 기간 동안 지속되지 않으면(1825), 장치가 타이머 회로(1085)를 사용하여 안전 전류 조건의 시간을 계속 유지한다(1825). 일단 (전압이 안전 전압인지 여부를 결정하는 전류 모니터링 회로(1075)에 의해 측정된) 안전 전류 조건이 적절한 기간 동안 지속되면(1826), 장치(1000)는 정상 모드로 들어가고(1812), 타이머 회로(1085)는 리셋되고, 전류는 제1 트랜지스터(150)를 통해 제1 터미널(110)과 제2 터미널(120) 사이를 다시 통과할 수 있다.
도 19는 병렬-대-직렬 스위치드 커패시터 네트워크를 사용하여 전압을 자가촉매적으로 변환하는 본 발명의 방법을 흐름도로 나타낸다. 본 명세서에서 기술되고 예시된 것과 같은 적합한 병렬-대-직렬 스위치드 커패시터 네트워크가 도 19에 도시된 방법(1900)을 수행하는 데 사용될 수 있다. 1910을 시작하기 위해, 복수의 캐패시터는 예를 들어 트랜지스터, 다이오드 또는 이들의 조합일 수 있는 스위치가 이들 커패시터를 서로 병렬로 배치하여 전압에 노출되도록 하는 것처럼, 병렬로 구성된다(1920). 커패시터는 충전 전압에 의해 측정될 때 부분적으로 또는 완전히 병렬로 충전된다(1930). 그 다음, 커패시터는 병렬에서 직렬로 부분적으로 스위칭된다(1940). 부분적으로 스위칭되는 것은 커패시터가 더 이상 완전히 병렬로 연결되지 않음을 의미한다. 예를 들어, 네트워크의 커패시터 중 2개는 직렬로 스위칭될 수 있으나, 적어도 하나의 커패시터는 병렬로 유지된다. 또 다른 예를 들면, 네트워크의 커패시터 중 두 개 또는 그 이상, 심지어 전체가 예컨대 차단 모드에서 부분적으로 온(on)으로 전환되는 트랜지스터에 의한 것과 같이, 직렬 배열로 "약간" 스위칭될 수 있다. 부분적인 스위치의 결과는 저장된 전압이 모든 커패시터가 완전히 직렬로 구성된 경우에 발생하는 전압보다 낮은 전압으로 부분적으로 증폭되는(1950) 것이다. 부분적으로 증폭된 전압은 네트워크에 공급되어 커패시터를 직렬로 더 스위칭하도록 구동한다(1960). 전압을 부분적으로 증폭하고(1950) 부분적으로 증폭된 전압과 스위칭하는 것은 서로 증폭되어(1960), 네트워크가 커패시터의 스위칭을 완료하도록 구동하고 저장된 전압을 증폭한다(1970). 일단 완료되면 증폭된 전압은 이용 가능하다(1980). 선택적으로, 증폭된 전압은 직렬로 캐패시터를 방전하는 것과 같은, 적절한 방식으로 인가 될 수 있다(1990). 일부 경우에, 자가촉매적으로 변환된 전압은 트랜지스터의 게이트를 구동시킬 수 있다. 다른 경우에 있어서, 자가촉매적으로 변환된 전압은 제1 트랜지스터의 게이트를 차단 디플리션 모드로 들어가거나, 차단 디플리션 모드에서 벗어나거나, 또는 인핸스먼트 모드로 들어가도록 구동시킬 수 있다. 또 다른 경우에 있어서, 자가촉매적으로 변환된 전압은 제1 트랜지스터의 제1 게이트를 차단 디플리션 모드로 구동시킬 수 있고, 따라서 회로를 과전류 상태로부터 보호할 수 있다.
도 20은 과전류 조건 동안 제1 트랜지스터(2050)가 제1 터미널(2010)과 제2 터미널(2020) 사이의 전류를 차단하게 하도록 구성된 장치(2000)에 대한 배선도(wiring diagram)를 제공한다. 제1 트랜지스터(2050)는 연결부(2011)를 통한 제1 터미널(2010), 및 연결부(2012)를 통한 제2 터미널(2020)과 직렬 전기 통신하는 n-채널, 디플리션 모드, 노멀리 온 트랜지스터이다. 제1 드레인(2055)은 연결부 (2011)에 연결되고, 제1 소스(2054)는 연결부(2012)에 연결된다. 주요 전류 경로는 연결부(2011, 2012)를 통해 제 1 트랜지스터(2050)를 통과하는 제1 터미널(2010)과 제2 터미널(2020) 사이에 나타난다. 제1 게이트(2053)는 게이트 보호 회로, 즉 저항기(2038)를 갖는다. 전하 보유 회로는 제1 게이트(2053) 주위에 연결된 커패시터(2072) 및 다이오드(2071)로 구성된다. 커패시터의 음의 단부는 다이오드의 애노드에 전기적으로 연결되고, 제1 게이트 및 제1 소스는 커패시터와 병렬로 전기 통신한다. 커패시터(2030), 다이오드(2031), 및 바이폴라 접합 트랜지스터(2032)를 포함하는 전압 변환 회로는 연결부(2011, 2012)를 통해 장치를 통과하는 전압을 변환하고 이를 커패시터(2030)에서 해제 가능하게 저장된 전압으로서 저장한다. 커패시터(2030)는 트랜지스터(2075)가 켜질 때까지 트랜지스터(2032)를 통해 충전하고, 트랜지스터(2032)의 베이스가 낮아지면서 이를 꺼지게 하여 충전 전류를 차단시킨다. 푸시-풀 구성의 바이폴라 트랜지스터(2081, 2082)를 포함하는 전압 플로팅 회로는 또한 토템 폴 구성이다. 따라서, 본 발명의 특정 실시예는 푸시-풀 구성 또는 토템 폴 구성의 한 쌍의 트랜지스터를 포함하는 전압 플로팅 회로를 제공한다. 여기에 도시된 것처럼 바이폴라 접합 트랜지스터, 또는 한 쌍의 MOSFET과 같은 적절한 트랜지스터를 사용할 수 있다. 저항기(2063, 2064)는 각각 트랜지스터(2081, 2082)에 대한 게이트 보호를 제공한다. 커패시터(2030)에서 해제 가능하게 저장된 전압이 쇼트키 다이오드(2083)와 병렬로 배치되어 적절한 순간에 이를 쉬프트하기 때문에, 쇼트키 다이오드(2083)는 또한 전압 플로팅 회로에 참여한다. 정상 전류 조건 동안, 전류 모니터링 MOSFET 트랜지스터(2075)는 오프되고, 이는 전류가 npn 바이폴라 접합 트랜지스터(2081)의 베이스를 통해 흐르게 하여 켜지게 하고, 트랜지스터(2082)는 꺼지게 된다. 과전류 조건이 발생하면, 전류 모니터링 트랜지스터(2075)가 켜지고, 따라서 트랜지스터(2081)의 베이스를 낮아지도록 구동하여 꺼지게 된다. 또한 거의 동시에 발생하는 현상으로, pnp 바이폴라 접합 트랜지스터(2082)의 베이스는 트랜지스터(2081)의 베이스에 연결되기 때문에 낮아지도록 구동된다. 커패시터(2030)는 pnp 바이폴라 접합 트랜지스터(2082)를 켜지도록 구동한다. pnp 바이폴라 접합 트랜지스터(2082)의 이미터(emitter) 및 베이스를 통해 커패시터(2030)로부터 전류가 흐른 다음, 트랜지스터(2075)를 통해서 커패시터(2030)의 음의 터미널로 되돌아 가서 트랜지스터(2082)가 켜지게 된다. 트랜지스터(2081)의 꺼짐과 트랜지스터(2082)의 켜짐은 커패시터(2030)를 다이오드(2083)와 병렬로 배치한다. 전류 모니터링 회로는 트랜지스터(2075) 및 저항기(2076)에 의해 제공된다.
도 21은 장치(2000)와 유사하지만, 서로 병렬로 배치되고 과전류 조건 동안 제1 터미널(2010)과 제2 터미널(2020) 사이에서 전류를 차단하도록 구성된 2개의 트랜지스터(2051, 2052)를 갖는 장치(2100)에 대한 배선도를 제공한다. 트랜지스터(2051, 2052)는 n-채널, 디플리션 모드, 노멀리 온 트랜지스터이고, 저항기(2037, 2039)의 형태로 각각 게이트 보호 회로를 갖는다. 도 21로부터 알 수 는 바와 같이, 트랜지스터(2051, 2052)의 드레인은 서로 전기적으로 연결되어 동일한 전위에 있게 된다. 마찬가지로, 트랜지스터(2051, 2052)의 소스는 서로 전기적으로 연결되고 동일한 전위에 있게 된다. 일부 도시된 다른 구성요소는 도 20에 설명된 바와 같다.
도 22는 장치(2000)와 유사하지만 추가적인 전하 보유 회로를 부가하는 장치(2200)에 대한 배선도를 제공한다. 또한, 제1 트랜지스터(2050)는 정상 전류 조건 동안 인핸스먼트 모드에서 작동하도록 구성된다. 다이오드(2071) 및 커패시터(2072) 이외에, 다이오드(2273) 및 트랜지스터(2274)는 제1 트랜지스터(2050)의 제1 게이트에서 전하 유지 기능을 추가로 보조한다. p-채널 노멀리 온 트랜지스터(2274)의 소스는 전류 모니터링 저항기(2076) 및 전류 모니터링 트랜지스터(2075) 사이에 연결된다. 정상 조건 동안, 커패시터(2072)는 저항기(2076) 및 트랜지스터(2274) 및 다이오드(2273)를 통해 충전되어, 커패시터(2072)의 양의 터미널은 다이오드(2273)의 캐소드에 있고, 커패시터(2072)의 음의 터미널은 제1 트랜지스터(2050)의 제1 소스에 있어서, 커패시터(2072)는 제1 트랜지스터(2050)를 인핸스먼트 모드로 구동시킨다. 과전류가 발생하면, 트랜지스터(2075)가 켜지고, 캐패시터(2072)는 다이오드(2071)를 통해 반대 극성으로 충전되어, 커패시터(2072)의 양의 터미널은 이제 제1 트랜지스터(2050)의 제1 소스에 있고, 커패시터(2072)의 음의 터미널은 이제 다이오드(2273)의 캐소드에 있는다. 전류 모니터링 트랜지스터(2075)의 켜짐은 트랜지스터(2274)의 소스를 아래로 끌어 당기고, 이로 인해 트랜지스터(2274)의 게이트는 그 소스보다 상대적으로 높은 전위에 있게 되고, 따라서 트랜지스터(2274)는 꺼지게 되어 차단 디플리션 모드가 된다. 이는 커패시터(2072)를 방전시키고 제1 트랜지스터(2050)를 차단 디플리션으로부터 조기에 벗어나도록 구동시키는 트랜지스터(2274) 및 다이오드(2273)를 통해 양의 전하가 들어오는 것을 방지한다. 다이오드(2071)는 또한 양의 전하가 제1 트랜지스터(2050)를 차단 디플리션으로부터 조기에 벗어나도록 구동하는 것을 방지한다. 이러한 방식으로, 다이오드(2071) 및 트랜지스터(2274)는 커패시터(2072) 상에 디플리션 전하를 유지함으로써 전하 유지 기능을 보조하고, 다이오드(2273)는 커패시터(2072) 상에 인핸스먼트 전하를 유지함으로써 전하 유지 기능을 보조한다. 저항기(2275)는 트랜지스터(2274)에 대한 게이트 보호를 제공한다. 여기서, 저항기(2233)는 또한 전압 변환 프로세스로 커패시터(2030)를 보조한다.
도 23은 스위치 트랜지스터들(2061, 2062)을 부가하는 장치(2200)와 유사한 장치(2300)에 대한 배선도를 제공한다. 여기서, 드라이버 회로는 정상 전류 조건 동안 및 제1 트랜지스터(2015)를 차단 디플리션 모드로 구동하거나 유지하는 동안 모두 게이트 전압을 인가하도록 구성된 스위치 트랜지스터들(2061, 2062)을 포함한다. 바이폴라 접합 트랜지스터(2061, 2062)는 푸시-풀 구성 및 토템 폴 구성으로 배치된다. 정상 모드 동안, 두 터미널을 통과하는 전압이 충분히 높으면, 트랜지스터(2061)의 베이스는 트랜지스터(2061)를 켜지도록 구동한다. 결과는 커패시터(2072)가 트랜지스터(2061)를 통해 정상적으로 충전되어 커패시터(2072)가 도 21의 경우처럼, 인핸스먼트 전하를 유지한다. 과전류 조건이 발생하면, 트랜지스터(2061 및 2062)는 반대로 스위치되어, 트랜지스터(2061)가 오프(차단)되고 트랜지스터(2062)가 온(전도)됨으로써, 양의 전하가 트랜지스터(2061)를 통해 들어오는 것을 방지한다.
도 24는 장치(2300)와 유사하지만 오실레이터(2495)를 추가하는 장치(2400)에 대한 배선도를 제공한다. 오실레이터(2495)는 트랜지스터(2032)의 게이트에서의 전압 컨버터 회로 및 트랜지스터(2081, 2082)의 게이트에서의 전압 플로팅 회로와 상호 작용한다. 저항기(2477) 및 트랜지스터(2478)는 전류 모니터링 회로 기능에서 트랜지스터(2075) 및 저항기(2076)를 보조한다. 트랜지스터(2075)가 켜지면, 이것은 트랜지스터(2478)가 또한 켜지게 한다. 오실레이터(2495)의 입력은 연결부(2496)에서 트랜지스터(2478)와 저항기(2477) 사이에 연결되어, 전류 모니터링 트랜지스터(2075)가 켜질 때까지 진동이 시작되지 않을 것이다. 트랜지스터(2081 및 2082)를 포함하는 전압 플로팅 bjt 토템 폴 구조는 연결부(2497)에서 오실레이터(2495)의 출력에 연결된 베이스를 가지므로, 오실레이터 출력이 높을 때 토템 폴의 출력도 높아지고, 반대로도 마찬가지이다. 컨버터 트랜지스터 (2032)의 베이스는 오실레이터 출력에도 연결되어, 트랜지스터(2081 및 2032)는 동시에 온되고, 동시에 오프된다. 오실레이터 출력이 높을 때, 트랜지스터(2032)는 온되고 커패시터(2030)는 그것을 통해 충전된다. 오실레이터 출력이 낮을 때, 2032는 꺼지고 2081은 꺼지고 2082는 켜진다. 트랜지스터(2082)를 켜서, 커패시터(2030)를 다이오드(2083)와 병렬로 배치하여 커패시터(2030)에서 해제 가능하게 저장된 전압이 플로팅된다. 트랜지스터(2082)가 온일 때 트랜지스터(2032), 다이오드(2031), 트랜지스터(2082) 및 제2 터미널(2020)를 통한 단락 회로 경로(short circuit path)를 방지하기 위해, 트랜지스터(2032)가 오프되어야 한다.
도 25는 장치(2400)와 유사하지만, 전류 모니터링 트랜지스터(2075)의 게이트에서 커패시터(2585) 및 저항기(2586)를 포함하는 지연 차단 타이머 회로를 추가하는 장치(2500)에 대한 배선도를 제공한다.
도 26은 장치(2500)와 유사하지만, 제너 다이오드(2631, 2632) 형태의 게이트 보호 회로를 추가한 장치(2600)에 대한 배선도를 제공한다.
도 27은 장치(2600)와 유사하지만, 트랜지스터(2733) 및 저항기(2734)의 형태로 게이트 보호 회로를 더 추가하는 장치(2700)에 대한 배선도를 제공한다. 트랜지스터(2733)의 게이트는 연결부(2715)를 통해 제2 터미널(2020)과 전기 통신한다. n-채널, 디플리션 모드, 노멀리 온 트랜지스터(2733)의 게이트와 소스 사이에서 상당한 음의 전압이 발생하면, 트랜지스터(2733)는 차단 디플리션 모드로 구동되어, 소스와 전기 통신하는 트랜지스터의 게이트를 보호할 수 있다. 하지만 보통, 트랜지스터(2733)는 드레인 및 소스에 걸친 추가적인 전압을 차단함으로써 핀치 오프(pinch off) 전압보다 작은 값으로 그 소스와 게이트 사이에서 발생된 전압을 제한할 것이다.
도 28은 장치(2700)와 유사하지만, 과전류 조건이 특정 지속 기간 동안 가라 앉았을 때 장치(2800)가 리셋되도록하는 지연 리셋 타이머 회로를 갖는 전압 레벨 리셋 회로(2790)를 부가하는 장치(2800)에 대한 배선도를 제공한다. 즉, 장치(2800)는 안전 전류 조건이 지속된 안전 전류 조건으로 결정될 때 리셋될 것이다. 제1 터미널(2010)과 제2 터미널(2020) 사이의 전압이 특정 시간 길이 동안 특정 전압 아래로 떨어지면, 전압 레벨 리셋 회로(2790)는 트랜지스터(2075)를 포함하는 전류 모니터링 회로를 리셋하여, 제1 트랜지스터(2050)를 인핸스먼트 모드로 구동시킨다. 커패시터(2795)는 특정 시간 길이를 결정하는 것을 돕는다; 즉, 커패시터(2795)는 장치(2800)의 지연 리셋 타이머 회로의 일부로서 기능한다. 장치(2800)에서, 저항기(2792 및 2793)을 포함하는 전압 분배기는 트랜지스터(2791)의 임계 전압과 함께, 장치가 리셋될 때의 전압을 결정하고, 제1 터미널(2010)과 제2 터미널(2020) 사이에 전류가 흐르도록 한다. 전압 분배기가 안전 전압을 검출할 때, 지연 리셋 타이머 회로는 커패시터(2795)를 충전함으로써 타이밍을 시작한다. 커패시터(2795)가 적절한 레벨로 충전될 때, 전류 모니터링 트랜지스터(2075)는 꺼지고, 제1 트랜지스터(2050)는 차단 디플리션에서 벗어나도록 구동된다. 따라서, 일부 실시예에서, 지연 리셋 타이머 회로는 안전 전압 또는 안전 전류 조건이 발생할 때 충전을 시작하는 커패시터를 포함하고, 안전 전압이나 안전 전류 조건에 대한 미리 정해진 지속 기간 후에 드라이버 회로가 제1 트랜지스터를 차단 디플리션에서 벗어나도록 구동하게 한다.
도 29는 병렬로 충전(좌측)하고 직렬로 방전(우측)하는 병렬-대-직렬 스위치드 커패시터 네트워크(2900)의 일 실시예를 나타내는 배선도를 제공한다. 네트워크(2900)는 터미널(51, 52)을 통과하여 나타나는 입력 전압에 의해 병렬로 충전되도록 유연하게 구성된 복수의 커패시터(11, 12, 13)를 포함한다. 스위치(21, 22, 23, 41, 42 및 43)는 도 29의 좌측의 도면에서 닫혀 있으나, 스위치(31, 32, 및 33)는 열려있다. 예를 들어, 트랜지스터, 다이오드, 전기 기계적 스위치, 및 이들의 조합과 같은 적절한 스위치가 사용될 수 있다. 도 29의 우측에서, 스위치(21, 22, 및 23, 41, 42, 43)는 이제 열려 있는 반면, 스위치(31, 32 및 33)는 닫혀져, 커패시터(11, 12 및 13)를 직렬로 유연하게 구성한다. 이들 커패시터를 충전하는 데 사용된 전압은 증폭되어 해제 가능하게 저장된 전압으로서 이용 가능하게 된다. 네트워크(2900)는 복수의 빌딩 블록(10)으로 구성되며, 각각의 빌딩 블록은 적어도 하나의 커패시터와, 적어도 하나의 커패시터를 다른 커패시터와 병렬로 충전하도록 하고 적어도 하나의 커패시터를 다른 커패시터와 직렬로 방전하도록 구성된 복수의 스위치를 포함한다.
도 30은 병렬로 충전(좌측)하고 직렬로 방전(우측)하는 병렬-대-직렬 스위치드 커패시터 네트워크(3000)의 일 실시예를 나타내는 배선도를 제공한다. 네트워크(3000)는 충전 동안 닫히고 방전 동안 열리는 네트워크(2900)에 스위치(53)를 추가한다.
도 31은 병렬로 충전(좌측)하고 및 직렬로 방전(우측)하는 병렬-대-직렬 스위치드 커패시터 네트워크(3100)의 일 실시예를 나타내는 배선도를 제공한다. 네트워크(3100)는 스위치(21, 22 및 23)를 제거하고 이들을 스위치(61, 62 및 63)로 교체함으로써 네트워크(3000)와 상이하다. 스위치(61, 62 및 63)는 충전 동안 닫히고, 방전 동안에는 열린다.
도 32는 병렬로 충전(좌측)하고 직렬로 방전(우측)하는 병렬-대-직렬 스위치드 커패시터 네트워크(3200)의 일 실시예를 나타내는 배선도를 제공한다. 네트워크(3200)는 스위치(41, 42 및 42)를 제거하고 이들을 스위치(71, 72 및 73)로 교체함으로써 네트워크(3000)와 상이하다. 스위치(71, 72 및 73)는 충전 동안 닫히고, 방전 동안 열린다. 예를 들어, 네트워크(3000)과 비교하여 네트워크(3200)의 이점은 커패시터(11, 12 및 13)가 네트워크(3200) 내의 더 적은 스위치를 통해 충전된다는 것이다. 네트워크(3000)의 커패시터(11)는 스위치(53, 21, 41, 42 및 43)를 통해 충전한다. 이들 스위치가 다이오드를 나타내고 각 다이오드가 전류를 통과하도록 하기 위해 0.5-0.8V의 전압이 필요한 경우, 네트워크(3000)의 커패시터(11)를 충전하려면 터미널(51, 52)에 걸쳐 2.5-4.0 V의 전압 차이가 필요하다. 대조적으로, 네트워크(3200)에서 커패시터(11)는 스위치(53, 21 및 71)를 통해 충전한다. 이 구성은 본 예시에서, 터미널(51, 52)에 걸쳐 필요한 전압 차이를 1.5-2.4V로 감소시킨다. 네트워크(3200)는 저전압 설정에서 작동할 수 있다.
도 33은 병렬-대-직렬 스위치드 커패시터 네트워크를 구성하는 데 유용한 빌딩 블록(building blocks)(1-9 및 14)의 배선도를 제공한다. 빌딩 블록(1)은 터미널(3251 및 3252) 사이에서 다이오드(3221), 커패시터(3211), p-타입 인핸스먼트 모드 노멀리 오프 트랜지스터(3231), 및 다이오드(3241)를 포함한다. 충전 동안, 다이오드(3221 및 3241)는 닫히거나 순방향 바이어스되고, 트랜지스터(3231)는 열리거나 오프 된다; 증폭 및 방전 동안, 다이오드(3221, 3241)는 열리거나 역방향 바이어스되고, 트랜지스터(3231)는 닫히거나 온 된다.
빌딩 블록(2)은 트랜지스터(3232)가 트랜지스터(3231)를 대체한다는 점에서 빌딩 블록(1)과 상이하다. 트랜지스터(3232)는 n-채널, 인핸스먼트 모드, 노멀리 오프 트랜지스터이다.
빌딩 블록(3)은 다이오드(3241)와 병렬로 n-채널, 디플리션 모드, 노멀리 온 트랜지스터(3271)의 추가 시에 빌딩 블록(2)과 상이하다.
빌딩 블록(4)은 다이오드(3241)가 제거된 점에서 빌딩 블록(3)과 상이하다.
빌딩 블록(5)은 다이오드(3241)가 그 드레인에 전기적으로 연결된 게이트를 갖는 n-채널, 인핸스먼트 모드, 노멀리 오프 트랜지스터(3281)로 대체된다는 점에서 빌딩 블록(2)과 상이하다.
빌딩 블록(6)은 트랜지스터(3281)가 연결부(3282)에서 커패시터(3211)의 양의 단자에 연결된 게이트를 갖는 점에서 블딩 블록(5)과 상이하다. 트랜지스터(3232)가 켜진 후, 트랜지스터(3281)의 게이트는 대부분 그 드레인에 있게 되어 트랜지스터(3281)는 빌딩 블록(5)와 유사하게 연결된다.
빌딩 블록(7)은 다이오드(3221)가 n-채널, 인핸스먼트 모드, 노멀리 오프 트랜지스터(3291)로 대체된다는 점에서 빌딩 블록(6)과 상이하다. 선택적으로, 트랜지스터(3291)는 "다이오드 연결"될 수 있고 또한 회로에서의 방향이 바뀌도록 하여, 트랜지스터(3291)의 드레인이 지점(3251)에 연결되고 트랜지스터 (3291)의 소스가 커패시터(3211)의 양의 터미널에 연결될 수 있다.
빌딩 블록(8)은 트랜지스터(3281)가 다이오드(3261)로 대체되었으며 다이오드(3261)의 캐소드가 트랜지스터(3252)의 소스에 연결되지 않는다는 점에서 빌딩 블록(5)과 상이하다. 빌딩 블록(8)은 네트워크(3200)에서 사용 될 수 있으며, 예를 들어, 다이오드(3221)가 스위치(21)에 대응하고, 커패시터(3211)가 커패시터(11)에 대응하고, 다이오드(3261)는 스위치(71)에 대응하고, 트랜지스터(3232)는 스위치(31)에 대응한다.
빌딩 블록(9)은 레지스터(3272)를 다이오드(3221)와 병렬로, 그리고 레지스터(3273)를 다이오드(3261)와 병렬로 추가함으로써 빌딩 블록(8)과 상이하다. 이 구성은 터미널(3251, 3252)을 통과한 전압이 너무 낮아서 다이오드(3221, 3261)를 통해 전류를 구동할 수 없을 때 저항기(3272, 3273)를 통해 커패시터(3211)의 충전을 허용한다. 전압이 순방향 바이어스 다이오드(3221, 3261)로 충분히 상승할 때, 커패시터(3211)는 이들 다이오드(3221, 3261)를 통해 충전된다. 이 구성은 저전압 설정 시에 빌딩 블록(9)에서의 커패시터(3211)의 충전을 허용한다. 빌딩 블록(9)은 또한 네트워크(3200)에서 사용될 수 있다.
빌딩 블록(14)은 다이오드(3221)를 n-채널 JFET(3225)로, 그리고 다이오드(3261)를 p-채널 JFET(3226)로 대체함으로써 빌딩 블록(8)과 상이하다. 빌딩 블록(14)은 또한 네트워크(3200)에서 사용될 수 있다. 각 커패시터의 충전 경로에 다이오드가 거의 또는 전혀 나타나지 않을 수 있기 때문에, 디플리션 모드 JFET는 저전압 설정에서의 조작성을 더욱 향상시킨다.
도 34는 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크(3300)의 배선도를 제공한다. 빌딩 블록(2a, 2b)은 도 33의 빌딩 블록(2)과 유사하다는 것을 알 수 있다. 작동 시에, 입력 전압은 터미널(3351, 3352)에 걸쳐 나타나고, 커패시터(3311)와 같은 커패시터는 서로 병렬로 충전된다. 트랜지스터(3332)는 오프 상태가 되어 차단되지만, 다이오드(3341)는 순방향 바이어스될 수 있다. 트랜지스터(3353)는 온 상태가 되어 터미널(3354)에서의 적절한 전압으로 인해 수행될 수 있다. 전압 증폭 및 방전을 위해, 트랜지스터(3353)는 꺼지고, 다이오드(3341)는 역방향 바이어스될 수 있다.
도 35는 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크(3400)의 배선도를 제공한다. 빌딩 블록(5b)은 도 33의 빌딩 블록(5)과 유사하다. 작동 시에, 입력 전압은 터미널(3451, 3452)에 걸쳐 나타나고, 커패시터(3411)와 같은 커패시터는 서로 병렬로 충전된다. 트랜지스터(3432)는 오프 상태가 되어 차단되지만, 트랜지스터(3441)는 온 상태가 되어 수행될 수 있다. 트랜지스터(3453)는 온 상태가 되어 터미널(3454)에서의 적절한 전압으로 인해 수행될 수 있다. 전압 증폭 및 방전을 위해 트랜지스터(3453)는 꺼지는 반면, 트랜지스터(3441)는 "다이오드 연결"이기 때문에 트랜지스터(3441)는 커패시터(3411)상의 전압을 트랜지스터(3441)의 임계 전압에 가깝게 되도록 조절할 수 있다. 각 직렬 연결된 커패시터의 전압을 조절함으로써, 증폭된 전압은 보다 정확하고 정밀하게 될 수 있고, 또한 안전한 레벨로 유지될 수 있다.
도 36은 도 37의 데이터를 생성하는 데 사용되는 자가촉매적 병렬-대-직렬 스위치드 커패시터 네트워크를 포함하는 장치(3500)의 일 실시예의 배선도를 제공한다. 제1 리드(3510) 및 제2 리드(3520)는 장치(3500)가 사용하는 모든 에너지를 장치(3500)에게 제공한다. 스위치드 커패시터 네트워크는 3511, 3512, 3516, 3519와 같은 다수의 빌딩 블록을 포함한다. 장치(3500)의 구성요소를 보기 쉽게 하기 위해 모든 빌딩 블록이 표시되는 것은 아니다. 예를 들어, 3511, 3512와 같은 빌딩 블록 중 일부는 n-채널 트랜지스터를 사용한 반면, 예컨대 3516, 3519와 같은 다른 빌딩 블록은 p-채널 트랜지스터를 사용한다. 각 빌딩 블록의 트랜지스터 특성은 스위치드 커패시터 네트워크에서 빌딩 블록의 위치를 고려하여, 각 트랜지스터의 게이트와 소스 사이의 전압 강하를 설명하기 위해 선택된다. 스위칭 프로세스가 도 36의 좌측에서 우측으로 진행함에 따라, n-채널 트랜지스터의 게이트 전압은 커패시터에 저장된 전압이 부분적으로 증폭되면 감소할 것이다. 대규모 네트워크 또는 큰 증폭 시에, n-채널 트랜지스터를 스위칭하는 것이 점차 어려워질 것이다. 마찬가지로, p-채널 트랜지스터만 사용되는 경우, 초기 증폭 및 스위칭은 p-채널 트랜지스터상의 게이트 전압으로 인해 어려울 수 있다. 따라서, 일부 실시예에서, 병렬-대-직렬 스위치드 커패시터 네트워크는 (a) 적어도 하나의 n-채널 트랜지스터 및 커패시터를 포함하는 빌딩 블록과, (b) 적어도 하나의 p-채널 트랜지스터 및 커패시터를 포함하는 빌딩 블록의 조합을 포함하며, 여기서 적어도 하나의 n-채널 트랜지스터와 적어도 하나의 p-채널 트랜지스터는 커패시터들을 병렬로 유연하게 구성하고 방전을 위해 커패시터들을 직렬로 유연하게 구성하도록 구성된다.
도 29-40에 도시된 병렬-대-직렬 스위치드 커패시터 네트워크 및 그 부분은 입력 전압을 해제 가능 전압으로 변환할 것이다. 종종 최종 해제 가능하게 저장된 전압은 입력 전압 또는 장치에서 사용 가능한 다른 전압보다 훨씬 클 것이다. 변환이 자가촉매적으로 발생하는지 여부는 몇 가지 간단한 설계 선택에 달려 있다. 자가촉매적 변환에서 입력 전압은 초기에 부분 증폭에 의한 것과 같이 부분적으로 변환된 다음, 부분적으로 변환되거나 부분적으로 증폭된 전압 자체가 해체 가능하게 저장된 전압으로 추가로 변환 또는 증폭을 시작한다. 예를 들어, 도 34를 보면, 트랜지스터(3332)가 켜지기 시작하고 다이오드(3341)가 역방향 바이어스되기 시작하면, 전압 변환이 자가촉매적으로 되는지 여부는 커패시터(3311) 및 다른 커패시터에 저장된 전압이 트랜지스터(3332) 및 예컨대 빌딩 블록(2a, 2b) 내의 트랜지스터의 게이트에서 인가되는지 여부에 달려 있고, 그리고 전압을 인가하는 것은 이들 게이트를 구동하기 시작하여 변환을 진행시킨다. 부분적으로 변환된 전압이 이들 게이트에 인가되면, 스위칭은 변환에 의해 구동되고, 변환은 스위칭을 구동한다. 변환이 자가촉매적으로 되는 순간에 스위칭과 변환은 서로 상호 작용시킨다. 이는 자가촉매적 전압 변환의 한 예를 제공한다. 도 36에서, 커패시터는 네트워크에서 트랜지스터의 게이트에 연결되어 자가촉매적 전압 컨버터의 예를 나타낸다. 도 34-35에서, 트랜지스터의 게이트는 자가촉매 또는 비-자가촉매일 수 있는 전압 변환을 위한 병렬-대-직렬 스위치드 커패시터 네트워크를 설명하기 위해 연결되지 않은 채로 남아있다. 커패시터에 저장된 전압에 연결되지 않은 게이트 드라이브 회로가 도 34-35의 트랜지스터를 구동하면, 그 네트워크는 자가촉매적 전압 변환을 제공하지 않을 것이다. 본 발명의 일부 실시예는 이러한 비-자가촉매적 전압 컨버터를 포함한다. 한편, 도 34-35에서 트랜지스터의 게이트가 커패시터에 저장된 전압에 의해 구동되며, 변환은 자가촉매적일 수 있다. 이러한 자가촉매적 전압 컨버터는 본 발명의 다른 실시예를 나타낸다.
장치(3500)는 약 20㎲ 동안 약 7V의 제1 리드(3510) 및 제2 리드(3520)에 걸친 입력 전압을 인가함으로써 시뮬레이션에서 테스트되었다. 변환이 완료되기 전에 입력 전압이 갑자기 제거되었다. 출력 전압은 다이오드(3557)를 통해 측정되었다. 그 결과는 도 37에 나타난다.
도 37은 장치(3500)를 사용하는 시뮬레이션된 자가촉매적 전압 변환을 도시한다. 곡선(3610)은 입력 전압을 나타내고, 곡선(3620)은 출력 전압을 나타낸다. 약 20㎲ 동안 7V의 펄스가 제1 리드(3510) 및 제2 리드(3520)에 걸쳐 인가되었고, 그 중 마지막 15ns는 도 37에 나타난다. 이 펄스는 장치(3500)를 충전하는 데 걸린 시간(tchrg)을 나타낸다. 그 다음, 장치(3500)는 약 15ns 동안 저장된 전압을 약 25V로 자가촉매적으로 변환하였으며, 이는 장치(3500)가 전압을 변환하는 데 걸린 시간(tconv)을 나타낸다. 이는 자가촉매적 전압 증폭이 발생한 곡선(3620)의 양으로 경사진 영역 동안이다. 이 영역에서, 부분 증폭된 전압은 장치(3500)의 스위칭 트랜지스터의 게이트로 다시 공급되어, 부분 증폭된 전압은 그 자신의 증폭을 구동한다. 전압 증폭은 스위치가 완전히 켜지고 커패시터가 완전하게 직렬로 연결될 때까지 계속되며, 이는 곡선(3620)의 피크 근처에서 발생한다. 트랜지스터가 부분적으로 켜져서 자가촉매적 변환이 트리거되었기 때문에, 커패시터들이 각각 약 2.5V를 저장할 때 자가촉매적 변환이 시작된 것으로 추정된다. 따라서 변환은 2.5V에서 25V까지 10배 증폭되었다.
도 38은 도 39의 데이터를 생성하는 데 사용되는 자가촉매적 병렬-대-직렬 스위치드 커패시터 장치(3801)의 일 실시예의 배선도를 제공한다. 장치(3801)는 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크를 포함한다. 도 38의 장치(3801)는 도 32의 네트워크(3200)와 유사한 토폴로지를 사용하고, 이에 따라 더 많은 전압이 빌딩 블록(8b) 내의 커패시터(3811)와 같이 병렬-대-직렬 스위치드 커패시터와 같은 내부 구성요소에 도달하기 때문에, 작동 시에 필요한 제1 트랜지스터(2050)를 통한 전압 강하의 크기를 감소시킨다. 빌딩 블록(8b, 8c)은 도 33의 빌딩 블록(8)과 유사하다는 것을 알 수 있다. MOSFET 트랜지스터(3234, 3235)는 n-채널 인핸스먼트 모드 트랜지스터이고, MOSFET 트랜지스터(3236, 3237)는 p-채널 인핸스먼트 모드 트랜지스터이다. 이것은 (a) 적어도 하나의 n-채널 트랜지스터 및 커패시터를 포함하는 빌딩 블록과, (b) 적어도 하나의 p-채널 트랜지스터 및 커패시터를 포함하는 빌딩 블록의 조합을 포함하는 병렬-대-직렬 스위치드 커패시터 네트워크의 다른 실시예이며, 여기서 적어도 하나의 n-채널 트랜지스터 및 적어도 하나의 p-채널 트랜지스터는 커패시터들을 병렬로 유연하게 구성하고 방전을 위해 커패시터들을 직렬로 유연하게 구성하도록 구성된다.
도 39는 장치(3801)를 이용한 자가촉매적 전압 변환을 도시한다. 시뮬레이션된 전압(3910)이 장치(3801)와 저항 로드(resistive load)의 직렬 결합에 걸쳐 인가되었고, 지속적인 과전류 조건을 시뮬레이션하면서 90V가 되게 하였다. 장치(3801)를 통해 흐르는 대응 전류(3920)가 기록되었다. 전류(3920)가 시간(3940)에서 약 58A의 임계 전류(3930)에 도달하였을 때, 장치(3801)가 제1 트랜지스터(2050)를 차단 모드로 구동할 수 있는 해제 가능하게 저장된 전압으로 터미널(2010, 2020)을 통한 전압을 자가촉매적으로 변환하기 시작할 때까지 장치(3801)는 커패시터(3811)와 같은 캐피시터를 계속 충전하였다. 장치(3801)를 통과하는 전류는 시간(3950)까지 5mA에 도달하였으며, 이는 시간(3940) 이후 221ns였다.
도 40은 자가촉매적 병렬-대-직렬 스위치드 커패시터 장치(4001)의 일 실시예의 배선도를 제공한다. 장치(4001)는 과전류 조건이 터미널(2010, 2020)에 걸쳐 발생한 경우 제1 트랜지스터(2050)를 차단 모드로 구동할 수 있는 해제 가능하게 저장된 전압으로 입력 전압을 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크를 포함한다. 블록(14b)은 도 33의 빌딩 블록(14)과 유사하다는 것을 알 수 있다. 빌딩 블록(14b)은 저전압 환경에서도 커패시터(4011)를 충전하기 위해 n-채널 JFET(4025) 및 p-채널 JFET (4026)를 사용한다. 도 38의 장치(3801)와 마찬가지로, 도 40의 장치(4001)는 또한 도 32의 네트워크(3200)와 유사한 토폴로지를 사용하고, 더 낮은 전압으로부터도 작동할 수 있다. 그러나, 다이오드(예컨대, 다이오드(3821))를 디플리션 모드 트랜지스터(예를 들어, JFET(4025))로 대체함으로써, 일부 경우 장치(4001)는 장치(3801)보다 더 낮은 입력 전압으로부터 작동할 수 있다. 예를 들어 커패시터(4011)의 충전 경로에서 다이오드의 수를 감소시키거나 제거함으로써, 커패시터(4011)를 충전하는 데 필요한 전압은 감소한다.　더 낮은 전압 작동이 요구되는 경우, 장치(4001)는 관련 전압이 인핸스먼트 모드 트랜지스터를 완전히 켜기에 충분하지 않은 서브 임계 영역(sub-threshold regime)에서 작동하도록 구성될 수 있다. 이러한 임계 전압 바로 아래의 트랜지스터는 여전히 소량의 전류를 전달하는데, 이 특성은 사용 가능한 신호를 제공하는 데 사용될 수 있다. 예를 들어, 높은 임피던스를 갖는 직렬의 트랜지스터는 트랜지스터의 게이트 전압이 서브 임계 영역에 있을 때 이들 사이의 노드에서 사용 가능한 신호를 생성 할 수 있다.　도 40의 노드(19)는 이러한 노드를 나타낸다.　그러나, 이러한 서브 임계 작동은 도 40의 장치(4001)에 한정되지 않는다는 것을 알아야 한다.　실제로, 본 명세서에서 설명되거나 도시된 장치는 서브 임계 영역을 포함하는 적합한 전압 범위에서의 작동을 위해 구성될 수 있고 선택적으로 최적화될 수 있다. 커패시터의 병렬-대-직렬 스위치드 네트워크를 포함하는 장치는 일부 경우, 작은 전압을 자가촉매적으로 변환하여, 제1 트랜지스터(2050)를 차단 모드로 구동시킬 수 있다. 서브 임계 영역에서의 전압을 변환하는 것은 본 발명의 특정 실시예에서 간헐적으로 또는 지속적으로 수행될 수 있다.　즉, 변환된 전압은 일부 경우에는 서브 임계 영역에서 벗어나도록 네트워크의 동작을 유도할 수 있는 반면, 다른 경우에는 네트워크가 서브 임계 영역에 지속적으로 남아있다. 장치(4001)는 다른 용도 중에서, 과전류 조건이 제1 트랜지스터(2050)를 통해 매우 작은 사용 가능한 전압 강하만 공급하지만 그럼에도 불구하고 과전류 조건으로 정밀한 회로를 위협하는 상황에서 사용될 수 있다. 이는 예를 들어, 제1 트랜지스터(2050) 또는 병렬의 트랜지스터들의 조합(예컨대, 도 21의 트랜지스터(2051, 2052))이 매우 낮은 온-상태 저항을 제공하는 경우일 수 있다. 다른 경우에, 온-상태 저항은 상대적으로 클 수 있지만, 과전류는 제1 트랜지스터(2050)를 통해 작은 사용 가능한 전압 강하만 제공할 정도로 작을 수 있다. 따라서, 본 발명의 일부 실시예는 그 네트워크 내의 커패시터의 충전 경로에 다이오드를 포함하지 않는 병렬-대-직렬 스위치드 커패시터 네트워크를 제공한다.
도 41은 병렬-대-직렬 스위치드 커패시터 네트워크(3700)의 일 실시예에 대한 배선도를 제공한다. 네트워크(3700)는 장치(3500)에 나타나는 네트워크와 유사하다. 이후 도면의 간략화를 위해, 네트워크(3700)에 대해 몇 개의 핀 또는 연결부(90-99)가 도시된다.
도 42는 병렬-대-직렬 스위치드 커패시터 네트워크(3700)를 나타내는 개략도(3800)를 제공한다. 개략도(3800)의 연결부(90-99)는 네트워크(3700)에 대해 도 41에 도시된 것들과 동일하다.
도 43은 개략도(3800)를 사용하는 장치(3900)의 일 실시예의 배선도를 제공한다. 제1 트랜지스터(2050)는 장치(3900)에서 제2 터미널(2020)에서의 제1 터미널(2010) 사이의 주요 전류 경로에서 직렬 전기 통신한다. 이 장치에서, 개략도(3800)는 과전류 조건이 발생할 때 트랜지스터(2050)를 차단 디플리션으로 구동하도록 구성된 자가촉매적 원-샷 점프 스타트 전압 컨버터 및 전압 플로터의 일부로서 기능한다. 커패시터(2072) 및 다이오드(2074)의 형태로, 전하 보유 회로는 제1 트랜지스터(2050)를 잠시 디플리션 모드로 유지한다. 전압 변환은 "원-샷(one-shot)"이며, 또한 제1 트랜지스터(150)를 차단 디플리션으로 빠르게 배치하도록 설계된 신속하게 작동하는 점프 스타트 변환이다. 트랜지스터(4075) 및 저항기(4076)의 형태로, 전류 모니터링 회로는 제1 터미널(2010)과 제2 터미널(2020) 사이를 흐르는 전류를 모니터링하고 핀(99)을 통해 전압 컨버터 및 전압 플로터를 최종적으로 제어한다.
도 44는 개략도(3800)를 또한 사용하는 장치(4000)의 다른 실시예의 배선도를 제공한다. 개략도(3800) 내부의 병렬-대-직렬 스위치드 커패시터 네트워크는 자가촉매적, 원-샷, 점프 스타트 전압 변환을 제공하며, 비 자자촉매적 확장 사용 전압 변환을 위해 직렬 배열로 네트워크를 잠가 둔다. 결과적으로 (자가촉매적 원-샷 변환으로부터, 그리고 입력 전압보다 크기가 큰) 해제 가능하게 저장된 전압은 제1 트랜지스터(2050)를 차단 디플리션으로 구동하여, 과전류가 제1 터미널(2010)과 제2 터미널(2020) 사이에 흐르는 것을 차단한다. 트랜지스터(4083)는 또한 장치(4000)가 리셋될 때까지 차단 디플리션으로 구동되고 래치(latch)된다. 해제 가능하게 저장된 전압은 또한 트랜지스터(4094)를 열어 오실레이터 트리거링 전압으로 오실레이터(4095)를 작동시킨다. 오실레이터(4095)는 또한 오실레이터(4095)에 의해 구동되는 바이폴라 접합 트랜지스터(4081, 4082)의 도움으로 비 자가촉매적 확장 사용 전압 변환을 수행하도록 전압 컨버터(4030) 및 개략도(3800) 내의 네트워크를 조정한다. 여기서 확장 사용 전압 변환은 동일하게 하는 작동이다. 불가피한 손실로 인해, 확장 사용 전압 변환에서의 해제 가능하게 저장된 전압은 입력 전압보다 약간 낮다. 트랜지스터(4081, 4082) 또한 해제 가능하게 저장된 전압을 플로팅시키는 역할을 한다. 전하 보유 회로(4070) 또한 제1 트랜지스터(2050)의 게이트에서 나타나서, 오실레이터(4095)가 전압 컨버터(4030)를 작동하는 동안 게이트 전압을 유지한다. 플로팅 전압이 다이오드(4034)와 병렬로 배치되므로, 다이오드(4034)는 플로팅 작동에서 역할을 한다.
도 45는 개략도(3800)를 사용하는 장치(4100)의 또 다른 실시예의 배선도를 제공한다. 장치(4100)는 장치(4000)와 유사하지만, 동일하지는 않다. 자가촉매적 점프 스타트 전압 컨버터 및 플로터(4131)는 개략도(3800)를 포함하고, 과전류 조건이 발생할 때 제1 트랜지스터(2050)를 차단 디플리션으로 구동하는 원-샷 전압 변환 및 원-샷 플로팅을 제공한다. 오실레이터 활성화 회로(4175)가 나타나서, 특정 전압이 제1 터미널(2010) 및 제2 터미널(2020)를 통해 발생할 때만 오실레이터(4195)를 작동하도록 트랜지스터를 켜는 전압 분배기를 제공한다. 컨버터 및 플로터(4131)가 오실레이터 활성화 회로(4175)의 트랜지스터를 켤 때, 자가촉매적 점프 스타트 전압 컨버터 및 플로터(4131)가 오실레이터 트리거링 전압을 갖는 오실레이터 활성화 회로를 제공한다고 할 수 있다. 선택적으로, 이는 제1 트랜지스터(2050)가 차단 디플리션에 있을 때까지 오실레이터(4195)가 켜지지 않음을 의미한다. 확장 사용 전압 컨버터(4132)는 과전류 상태가 지속되는 한 자체 커패시터 상의 해제 가능하게 저장된 전압을 지속적으로 변환하고 저장하도록 오실레이터(4195)에 의해 전력이 공급된, 푸시 풀, 토템 폴 배열의 한 쌍의 바이폴라 접합 트랜지스터를 포함한다. 일단 장치(4100)가 차단 모드에 있으면, 확장 사용 플로팅 회로(4181)는 또한 확장 사용 전압 컨버터(4132)와 서로 맞게 작동하는 오실레이터(4195)에 의해 조정된다. 다이오드(4183)는 점프 스타트 컨버터 및 플로터(4131)에 의한 원-샷 플로팅 작동과 확장 사용 플로팅 회로(4181) 모두를 지원한다. 플로팅 전압은 다이오드(4183)와 병렬로 배치된다. 스위치 트랜지스터(2061, 2062)는 제1 트랜지스터(2050)에서 게이트 전압으로서 플로팅 전압을 인가하도록 작동한다. 도 45는 도 7에 도시된 배치와 유사하며 적어도 도 15에 도시된 방법을 수행하는 데 사용될 수 있다.
도 46은 개략도(3800)를 사용한 장치(4200)의 추가적인 실시예의 배선도를 제공한다. 장치(4200)는 장치(4100)와 유사하지만, 동일하지는 않다. 제1 트랜지스터(2050)가 자가촉매적 점프 스타트 전압 컨버터 및 플로터(도 45의 4131)에 의해 차단 디플리션으로 구동될 때, 와이어(4097) 및 그 연결부는 개략도(3800)(도 45의 4131)를 포함하는 자가촉매적 점프 스타트 전압 컨버터가 과전류 조건에서 조기에 오실레이터(도 45의 4195)에 전력을 공급하도록 한다. 장치(4200)는 어떤 면에서 도 5에 도시된 배치와 유사하고, 와이어(4097)는 도 5에서의 점선과 유사하다.
도 47은 병렬-대-직렬 스위치드 커패시터 네트워크(4310)를 사용하는 장치(4300)의 추가적인 실시예의 배선도를 제공한다. 장치(4300)는 제1 트랜지스터(2050)에서, 점프 스타트 차단 모드로의 자가촉매적 전압 변환과 차단 디플리션을 유지하기 위한 자가촉매적 전압 변환을 도시한다. 작동 시에, 발생하는 과전류 조건은 적어도 트랜지스터(4331)의 임계 전압까지 충전하기 위해 병렬로 유연하게 구성된 네트워크(4310)의 커패시터에 전력을 공급할 것이다. 커패시터(4335)가 그 임계 전압에 도달하면, 트랜지스터(4331)가 켜지고, 커패시터를 직렬로 유연하게 구성함으로써 네트워크(4310)의 자가촉매적 전압 변환을 유도하고, 제1 트랜지스터(2050)가 차단 디플리션으로 구동된다. 트랜지스터(4331, 4333, 4334 및 4362)가 켜지면 트랜지스터(4332)는 꺼진다. 트랜지스터(4361)는 차단 디플리션으로 구동되어 장치의 나머지 부분에 대해 전류를 차단하고, 해제 가능하게 저장된 전압은 감소한다. 트랜지스터(4362, 4331)는 꺼지기 시작한다. 트랜지스터(4331)가 오프되면, 네트워크(4310)는 병렬 배치로 다시 스위치한다. 트랜지스터(4332)는 차단 디플리션을 떠나서, 네트워크(4310)의 캐패시터는 재충전되고, 프로세스는 반복된다. 네트워크(4310)는 전압을 자가촉매적으로 변환하고 제1 트랜지스터(2050)를 차단 디플리션으로 유지시킨다.
도 48은 인덕터(4430)를 사용하는 장치(4400)의 일 실시예의 배선도를 제공한다. 제1 트랜지스터(4450)는 제1 터미널(4410)과 제2 터미널(4420) 사이에서 직렬 전기 통신하는 주요 전류 경로에 배치된다. 트랜지스터(4491)의 임계 전압과 함께, 저항기(4492, 4493)에 의해 제공된 전압 분배기는 과전류가 장치를 차단 모드로 보낼 때의 장치(4400)의 전압을 결정한다. 제1 터미널(4410)과 제2 터미널(4420)을 거친 전압이 트랜지스터(4495)의 임계 전압에 근접하게 증가함에 따라, 인덕터(4430)를 통한 전류가 증가한다. 제1 터미널(4410)과 제2 터미널(4420)을 거친 전압이 추가로 증가함에 따라, 트랜지스터(4491)가 켜진다. 트랜지스터(4495)의 게이트는 트랜지스터(4491)의 드레인에 연결되므로, 트랜지스터(4491)의 켜짐은 트랜지스터(4495)를 갑자기 꺼지게 하여 인덕터(4430)로의 전류를 빠르게 차단한다. 인덕터(4430)로의 전류의 급격한 차단은 인덕터(4430)를 통한 극성을 반전시키고, 다이오드(2071)를 통해 커패시터(2072)를 충전하는 플라이백 전압(flyback voltage)을 생성함으로써 제1 트랜지스터(4450)를 차단 디플리션으로 구동시킨다. 인덕터(4430)에 의해 생성된 플라이백 전압은 꺼진 상태일 때 트랜지스터(4495)에 의해 플로팅된다. 커패시터(2072) 및 다이오드(2071)의 형태의 전하 보유 회로는 제1 트랜지스터(4450)를 차단 디플리션 모드로 유지하는 데에 도움이 된다.
도 49는 교류 환경에서 과전류를 차단하도록 구성될 수 있는 n-채널, 디플리션 모드, 노멀리 온 트랜지스터 모두인 2개의 트랜지스터(4551, 4552)에 대한 배선도를 제공한다. 소스가 연결된 상태에서, 트랜지스터(4551 및 4552)는 차단 단부가 서로 멀어지는 방향을 향한다. 커패시터(4572)는 전하 보유 회로의 측정을 제공하고, 저항기(4537, 4538)는 트랜지스터(4551, 4552)의 게이트를 보호한다.
도 50은 교류 환경에서 과전류를 차단하도록 구성될 수 있는 2개의 트랜지스터(4551, 4552) 및 정류기 브리지(4640)에 대한 배선도를 제공한다. 정류기 브리지(4640)는 다이오드(4641, 4642, 4643, 및 4644)를 포함하고, 트랜지스터(4551, 4552)의 드레인에 도시된 바와 같이 연결될 수 있다.
도 51은 교류 환경에서 과전류를 차단하도록 구성된 트랜지스터(4551, 4552) 및 정류기 브리지(4640)를 사용하는 장치(4700)의 일 실시예의 배선도를 제공한다. 장치(4300)와 유사하게, 장치(4700)는 과전류 조건이 제1 터미널(4710) 및 제2 터미널(4720)에 거쳐 발생하면, 제1 트랜지스터(4551, 4552)를 차단 디플리션으로 구동하고 유지하기 위해 병렬-대-직렬 스위치드 커패시터 네트워크(4715)를 사용하는 자가촉매적 점프 스타트 전압 변환 및 자가촉매적 확장 사용 전압 변환을 제공한다. 정류기 브리지(4640)는 장치(4700)가 과전류의 극성에 관계없이 과전류로부터 보호할 수 있도록 한다. 장치(4700)에서, 트랜지스터(4551, 4552) 및 선택적으로 정류기 브리지(4640)는 둘 중 어느 쪽의 극성을 갖는 차단 전류에서도 적합한 하나의 양방향 트랜지스터로 대체될 수 있다. 예를 들어 양방향 기능을 위해 구성된 특정 GaN 디플리션 모드, 노멀리 온 트랜지스터가 언급 될 수 있다.
도 52는 과전류를 차단하도록 구성된 장치(4800)의 다른 실시예의 배선도를 제공하며, 이때 구성요소 중 적어도 일부는 본 명세서에서 설명된 기능들 중 둘 이상을 수행한다. 제1 터미널(2010) 및 제2 터미널(2020)은 제1 트랜지스터(2050)의 드레인 및 소스를 통해 장치(4800)를 통한 주요 전류 경로를 정의한다. 다이오드(2071), 커패시터(2072) 및 저항기(2079)를 포함하는 전하 보유 회로는 게이트 보호 저항기(2038)을 통해 제1 트랜지스터(2050)의 제1 게이트 상의 게이트 전압을 유지한다. 푸시-풀, 토템 폴 배열로 배치된 바이폴라 접합 트랜지스터(4881, 4882)는 전압 변환 및 전압 플로팅 기능을 제공하여, 제1 트랜지스터(2050)를 차단 디플리션으로 구동시키는 데 필요한 만큼의 다이오드(4883)와 병렬로 커패시터(4830) 상의 해제 가능하게 저장된 전압을 배치한다. 회로(4895)는 전압 컨버터, 전압 플로터, 오실레이터, 전류 모니터, 및 지연 차단 타이머 회로를 나타낸다. 어떤 면에서, 회로(4895)는 도 10의 드라이버 회로(1030)와 유사하다. 정상 전류 조건 하에서, 트랜지스터(4881)는 온이고, 트랜지스터(4882)는 오프이고, 커패시터(4830)는 해제 가능하게 저장된 전압을 제공하도록 충전한다. 트랜지스터(4832)는 전류 모니터로서 동작하며, 지속적인 과전류 조건이 발생할 때 켜진다. 커패시터(4830)는 또한 지연 차단 타이밍 회로 타이밍 소자로서 동작하고, 커패시터(4830)가 과전류 조건의 더 높은 전압 하에서 더 충전되는 동안 트랜지스터(4832)의 켜짐 및 차단 디플리션 모드의 시작을 잠시 지연시킨다. 트랜지스터(4881)는 꺼지고, 트랜지스터(4882)는 켜지고, 커패시터(4830)에서의 해제 가능하게 저장된 전압은 다이오드(4883)를 통해 플로팅된다. 그 플로팅된 전압은 이제 커패시터(2072)를 충전시키고 제1 트랜지스터(2050)를 차단 디플리션으로 구동하여, 제1 터미널(2010)과 제2 터미널(2020) 사이의 전류를 차단한다. 회로(4895) 내부의 트랜지스터가 진동하고, 그 대신에 커패시터(4830)에서의 전압을 충전하고 플로팅하여 제1 트랜지스터(2050)를 차단 디플리션 모드로 유지시킨다. 커패시터(4830)는 진동 시에 타이밍 소자로서 작용한다. 트랜지스터(4831)는 노멀리 오프이며, 이는 커패시터(2072)를 충전하도록 하며, 일반적으로 제1 트랜지스터(2050)를 인핸스먼트 모드에 유지 유지시킨다. 트랜지스터(4882)가 켜지고 커패시터(4830)의 해제 가능하게 저장된 전압을 플로팅할 때, 트랜지스터(4831)는 켜지고 제1 트랜지스터(2050)는 차단 디플리션으로 구동된다. 어떤 면에서, 트랜지스터(4831)는 도 10의 스위치(160)와 유사하다. 장치(4800)는 커패시터(2072)를 방전시키기에 충분한 시간 동안 전원을 차단함으로써 리셋된다. 예를 들어 본 명세서에서 설명된 전압 레벨 리셋 회로와 같이, 적절한 리셋 회로가 장치(4800)에 추가될 수 있다. 따라서, 일부 실시예에서는 주요 전류 경로를 갖는 회로를 과전류 상태로부터 보호하기 위한 장치를 제공하며, 장치를 통해 주요 전류 경로를 지나가도록 구성된 제1 터미널 및 제2 터미널; 제1 게이트, 제1 드레인 및 제1 소스를 포함하는 제1 트랜지스터, 여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며; 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며; 그리고, 제1 터미널 및 제2 터미널 사이의 전압으로부터 단독으로 유도된 입력 전압을 해제 가능하게 저장된 전압으로 변환하고, 플로팅 전압을 얻기 위해 해제 가능하게 저장된 전압을 플로팅하고, 과전류 조건이 발생하면 제1 소스에 대한 제1 게이트에서 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가하고, 적어도 과전류 조건 기간 동안 차단 전압을 반복적으로 변환, 플로팅, 및 인가하도록 진동하여, 제1 트랜지스터를 차단 디플리션 모드로 구동하고 유지시킴으로써 과전류 조건으로부터 회로를 보호하도록 구성된 오실레이팅 전압 컨버터 및 플로터 회로를 포함하는 드라이버 회로를 포함한다.
도 53은 과전류 조건이 발생할 때 전류를 제한하도록 구성된 장치(5300)의 다른 실시예의 배선도를 제공한다. 도 68은 도 53의 장치(5300)의 섹션 A를 도시한다. 도 69는 섹션 B를 도시한다. 장치(5300)에서, 제1 트랜지스터(5350)는 n-채널, 디플리션 모드 JFET이다. 제1 터미널(2010) 및 제2 터미널(2020)은 보호할 회로의 주요 전류 경로에 직렬로 배치될 것이다. 제한 트랜지스터(5332)는 제1 트랜지스터(5350)가 차단 디플리션 모드로 들어가는지의 여부를 제어하는 n-채널 인핸스먼트 모드 MOSFET이고, 대신에 과전류 조건이 발생할 때 제1 트랜지스터(5350)를 전류 제한 모드로 설정한다. 일부 구성에서 장치(5300)는 전류만 제한할 수 있고, 전류를 차단할 수 없다. 오실레이터 회로(5395)는 전류 제한 모드가 시작될 때 진동을 시작하고, 전류 제한 모드를 유지하기 위해 제1 트랜지스터(5350)에 적절한 게이트 전압을 유지한다.
그 외에는, 장치(5300)는 장치(3801)과 유사하다. 예를 들어, 장치(5300)는 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 자가촉매적 병렬-대-직렬 스위치드 커패시터 네트워크를 포함한다. 도 53의 장치(5300)는 도 32의 네트워크(3200)와 유사한 토폴로지를 사용하여, 더 많은 전압이 빌딩 블록(8b) 내에서와 같은 내부 구성요소들에 도달하기 때문에 작동에 필요한 제1 트랜지스터(5350)를 거친 전압 강하의 크기를 감소시킨다. 빌딩 블록(8b)은 도 33의 빌딩 블록(8)과 유사함을 알 수 있다. 이것은 (a) 적어도 하나의 n-채널 트랜지스터 및 커패시터를 포함하는 빌딩 블록과, (b) 적어도 하나의 p-채널 트랜지스터 및 커패시터를 포함하는 빌딩 블록의 조합을 포함하는 병렬-대-직렬 스위치드 커패시터 네트워크의 다른 실시예로서, 적어도 하나의 n-채널 트랜지스터 및 적어도 하나의 p-채널 트랜지스터는 커패시터를 병렬로 유연하게 구성하고 방전을 위해 커패시터를 직렬로 유연하게 구성하도록 구성된다. 여기서, 병렬-대-직렬 스위치드 커패시터 네트워크는 과전류 조건 동안 전류를 제한하기 위해 장치(5300)에 의해 사용된다.
도 54는 시뮬레이션된 과전류 조건 동안 장치(5300)의 전류 제한 동작을 도시한다. 보호 회로를 시뮬레이션하는 저항 로드는 제2 터미널(2020)로부터 접지로 직렬 연결되었고, 전압은 제1 터미널(2010)에서 접지로 모니터링 되었다. 시뮬레이션된 전압(5410)이 제1 터미널(2010)에 인가되었고, 장치(5300)를 통해 흐르게 될 전류(5420)가 기록되었다. 전압이 임계 전압(5430)에 도달할 때, 장치(5300)는 전류 제한 모드로 들어감으로써, 전류(5440)를 약 35A로 제한하도록 동작한다. 전압이 특정 전압(5450) 아래로 떨어지면, 장치(5300)는 이에 상응하여 전류(5460)를 통과시켰다.
도 55는 장치(5300)의 전류 제한 동작을 도시하는데, 여기서 장치가 거의 50A의 전류를 제한하기 시작할 때의 전류는 제한된 전류인 약 35A보다 크다. 도 54에서와 같이 동일한 시뮬레이션 테스트 조건을 사용하여, 시뮬레이션된 전압(5510)은 동일한 과전류 조건을 나타냈다. 그러나, 이번에는 장치(5300)가 약간 다르게 구성되었다. 초기에, 장치(5300)가 전류(5520)를 통과시켰다. 전류 제한 모드가 전압(5530)에 의해 트리거링될 때, 장치(5300)는 과전류 조건의 시작 시에 허용되었던 것보다 약간 낮은 전류(5540)로 제한되었다. 이것은 본 발명의 실시예가 원하는 대로 구성될 수 있다는 것을 보여주며, 이 경우에는 전압에 잠시 동안 덜 위험한 성가신 스파이크로 인해 전류를 제한하는 것을 방지하도록 구성될 수 있으나, 과전류 조건이 지속되면 장치는 전류 제한 모드로 들어갈 수 있다. 이 경우, 전압이 특정 전압(5550) 아래로 돌아왔을 때, 장치(5300)는 이에 상응하여 전류(5560)를 통과시켰다.
장치(5300)가 도 54 및 55의 어느 하나에서 "리셋" 또는 전류 제한 모드를 벗어나지 않았다는 것을 주목하는 것이 중요하다. 지점(5460 및 5560) 이후에도 장치(5300)는 여전히 전류를 제한할 것이다. 그러나, 시뮬레이션된 전압은 단순히 장치(5300)를 통해 제한된 전류 이상을 공급할 만큼 충분히 크지 않았다. 따라서, 본 발명의 일부 실시예는 리셋 회로를 제공하지 않지만 여전히 회로를 보호하기 위해 작동한다.
도 56은 전도 리셋 회로(conduction reset circuitry)(5690)를 포함하는 장치(5600)의 또 다른 실시예의 배선도를 제공한다. 그 이외에는, 장치(5600)는 장치(5300)와 유사하다. 도 70은 도 56의 장치(5600)의 섹션 A를 도시한다. 도 71은 섹션 B를 도시한다. 도 72는 섹션 C를 도시한다. 커패시터(5686), 커패시터(5687), 저항기(5685), 및 저항기(5689)와 같은 다른 저항기들은 과전류 상태가 가라 앉은 후에 장치(5600)가 완전 전도 모드로 복귀하도록 구성 가능한 리셋 타이머 회로를 제공한다.
도 57은 시뮬레이션된 과전류 조건 동안 장치(5600)의 전류 제한 동작을 도시한다. 도 54와 동일한 테스트 구성을 사용하여, 시뮬레이션된 전압(5710)이 인가되었고, 장치(5600)를 통과하는 전류(5720)가 기록되었다. 전압(5730)이 과전류 조건을 나타낼 때, 장치(5600)는 전류 제한 모드로 들어가서 전류(5740)를 제한하도록 동작한다. 전압이 안전 전압(5750) 아래로 떨어지면, 장치(5600)는 완전 전도 모드로 리셋되고, 전류(5760)가 제한된 전류(5740)보다 큰 레벨로 흐르도록 했다.
도 58은 재시도 및 래치 회로(retry and latch circuitry)(5888)를 포함하는 장치(5800)의 다른 실시예의 배선도를 제공한다. 도 73은 도 58의 장치(5800)의 섹션 A를 도시한다. 도 74는 섹션 B를 도시한다. 장치(5800)는 장치(5600)와 유사하지만, 재시도 및 래치 회로(5888)는 장치(5800)가 과전류 이벤트의 횟수를 카운트할 수 있도록 하고, 그 수가 미리 선택된 한도를 초과하면, 장치(5800)는 완전 전도 모드로 래치한다. 이러한 장치는 예를 들어 장치(5800)가 기계적 스위치 또는 퓨즈와 직렬로 배치되는 경우에 유용하다. 특정 과전류 조건 동안, 장치(5800)는 전류를 제한하도록 동작할 것이다. 그러나 과전류 조건이 너무 많이 발생하면 장치(5800)가 완전 전도 모드로 래치되어 스위치가 열리거나 퓨즈가 끊어지게 할 수 있다. 따라서, 본 발명의 일부 실시예는 과전류 이벤트의 횟수를 카운트하고, 미리 결정된 횟수의 과전류 이벤트 후에 리셋하고, 이후 과전류 이벤트의 횟수가 미리 결정된 횟수를 초과하면 완전 전도 모드로 래치하도록 구성된다.
도 59는 장치(5800)가 완전 전도 모드로 래치하게 하는 일련의 시뮬레이션된 과전류 조건에 따른 장치(5800)의 전류 제한 동작을 도시한다. 도 54와 동일한 구성을 사용하여, 3개의 과전류 이벤트(5910, 5911 및 5912)가 시뮬레이션 되었다. 제1 과전류 이벤트(5910) 동안, 장치(5800)는 전류 제한 모드로 진입하여 전류(5920)를 허용하였고, 그리고 완전 전도 모드(5930)로 리셋되었다. 제2 과전류 이벤트(5911) 동안, 장치(5800)는 전류 제한 모드로 진입하여 전류(5940)를 허용하였고, 그리고 완전 전도 모드(5950)로 리셋되었다. 장치(5800)가 허용할 수 있는 과전류 이벤트의 미리 선택된 횟수는 2이므로, 제3 과전류 이벤트(5912)의 발생시 장치(5800)는 완전 전도 모드로 래치되었고, 그리고 전류(5960)는 제한되거나 차단되지 않았다.
도 60은 과전류 조건이 가라 앉을 때 차단 디플리션 모드로부터 전류 제한 모드로 리셋하도록 구성된 장치(6000)의 추가의 실시예에 대한 배선도를 제공한다. 도 75는 도 60의 장치(6000)의 섹션 A를 도시한다. 도 76은 섹션 B를 도시한다. 장치(6000)는 장치(5300)와 유사하지만, 제한 리셋 회로(limiting reset circuitry)(6090)를 추가하여 전류를 제한하고 전류를 차단하도록 구성된다. 여기서, 제한 트랜지스터(5332)는 제1 트랜지스터(5350)가 차단 디플리션 모드로 들어가도록 구성되며, 장치(6000)를 전류 제한 모드로 전환할 때 제한 리셋 회로(6090)를 보조한다. 전압 분배기로서 구성된 저항기(6084, 6085)와 같은 저항기와 함께 비교기(Comparator)(6091)는 다양한 모드 사이의 전환이 발생할 때의 전압을 결정한다. 다이오드(64, 66)는 비교기(6091)의 반전 입력에서 기준 전압(reference voltage)을 설정한다. 비교기(6091)의 비 반전 입력 ("+")과 반전 입력 ("-") 사이의 차이가 충분히 커지면, 비교기의 출력은 높아진다. 비교기(6091)의 "높은" 출력은 차단 디플리션 모드에 대응한다. 또한, 커패시터(6087)와 같은 커패시터 및 저항기(6084, 6085)와 같은 저항기는 특정 레벨에서 전압의 지속 기간을 측정하고, 한 모드에서 다른 모드로의 전환을 지연시킨다. 예를 들어, 커패시터(6087) 및 저항기(6084)은 차단 디플리션 모드로 들어가는 것을 지연시킨다. 저항기(6085)는 커패시터(6087)의 방전을 늦춤으로써 차단 디플리션 모드에서 벗어나는 것을 지연시키고 전류 제한 모드로 재진입하는 것을 돕는다. 따라서, 장치(6000)는 다양한 과전류 조건 동안 전류를 제한 및 차단할 수 있고, 차단 디플리션 모드에서 전류 제한 모드로 리셋할 수 있다. 본 명세서에서 개시된 많은 실시예에서와 같이, 다양한 구성요소들은 하나 이상의 기능을 제공한다. 예컨대 제한 리셋 회로(6090)는 또한 장치(6000)를 차단 디플리션 모드로 들어가는 것에 관여한다.
도 61은 시뮬레이션된 과전류 조건 동안 장치(6000)의 전류 제한 동작으로의 전류 제한, 전류 차단 및 리셋을 도시한다. 전압(6110)은 과전류 조건(6130)까지 상승한다. 장치(6000)는 완전 전도 모드에서 전류(6120)를 통과시키고, 전류 제한 모드로 들어가고 전류(6140)를 제한한다. 과전류 조건은 미리 결정된 레벨보다 높은 전압을 나타내고 미리 정해진 시간(6150)보다 오랫동안 지속되기 때문에, 장치(6000)는 차단 모드(6160)로 들어가고 전류는 통과하지 않는다. 전류가 전류 제한 모드에 있는 동안 대략 일정하기 때문에, 이 작동은 때때로 소모된 전력의 관점에서 설명될 수 있으므로 소모된 전력(I*V)이 일정 시간 동안 미리 선택된 레벨을 초과하면 장치(6000)가 차단 디플리션 모드로 들어간다. 이 접근법은 소모된 전력을 측정하거나 근사하는 방법을 제공하며, 이와 같이 유용할 수 있다. 전압이 일정 시간 동안 안전 전압(6170)에 도달하여 유지될 때, 장치(6000)는 전류(6180)를 제한하도록 리셋한다. 여전히 전류 제한 모드에서, 장치(6000)는 저전압(6190)에 상응하는 전류(6195)를 통과시킨다. 장치(6000)는 완전 전도 모드로 리셋되지 않는다는 것에 주목할 수 있다.
도 62는 원하는 바에 따라, 전류를 제한하거나, 전류를 차단하거나, 차단 디플리션 모드에서 완전 전도 모드로 리셋하거나, 차단 디플리션 모드에서 전류 제한 모드로 리셋하도록 구성될 수 있는 장치(6200)의 또 다른 실시예에 대한 배선도를 제공한다. 도 77은 도 62의 장치(6200)의 섹션 A를 도시한다. 도 78은 섹션 B를 도시한다. 그리고 도 79는 섹션 C를 도시한다. 장치(6200)는 전도 리셋 회로(5690) 및 제한 리셋 회로(6090)를 포함한다. 따라서, 장치(6200)는 장치(5600) 및 장치(6000)와 유사하다. 장치(6200)는 제한 리셋 회로(6090)를 사용하여 차단 디플리션 모드에서 전류 제한 모드로 리셋될 수 있고, 전도 리셋 회로(5690)를 사용하여 완전 전도로 리셋될 수 있다.
도 63은 시뮬레이션 된 과전류 조건 동안 장치(6200)의 전류 제한, 전류 차단 및 리셋 동작을 도시한다. 도 54와 동일한 테스트 구성을 사용하면, 장치(6200)는 전압(6310)을 받았고, 장치(6200)를 통과하는 전류(6320)가 기록되었다. 전압이 약간의 과전류 조건을 나타내는 안전하지 않은 전압(6330)에 도달하면, 장치(6200)는 제한된 전류(6340)를 통과시키는 전류 제한 모드로 들어갔다. 전압이 전압(6350)까지 더 증가하면, 장치(6200)는 전류(6360)를 통과시키지 않는 차단 디플리션 모드로 들어갔다. 덜 극심한 또는 약간의 과도한 과전류 조건을 나타내는 더 안전한 전압(6370)으로 전압이 복귀함에 따라, 장치(6200)는 차단된 전류(6380)로부터 전류 제한 모드로 리셋되었다. 전압이 안전 전압(6390)으로 떨어짐에 따라, 장치(6200)는 회로를 통과하는 전압에 대응하는 전류(6392)를 통과시키는 완전 전도 모드로 리셋되었다. 따라서, 본 발명의 일부 실시예는 정상 전류 조건 동안 전류를 통과시키고, 약간의 과전류 조건 동안 전류를 제한하고, 극심한 과전류 조건 동안 전류를 차단하고, 극심한 과전류 조건 후에 전류를 제한하도록 리셋하고, 약간의 과전류 조건 이후의 정상 전류 조건 동안 전류를 통과시키도록 리셋되도록 구성된다.
도 64는 장치의 전압이 제한 및 차단 모드를 트리거한 전압보다 더 큰 경우에도 제한된 전류 모드로 리셋하도록 구성된 장치(6400)의 다른 실시예에 대한 배선도를 제공한다. 도 80은 도 64의 장치(6400)의 섹션 A를 도시한다. 도 81은 섹션 B를 도시한다. 그리고 도 82는 섹션 C를 도시한다. 본 발명의 특정 실시예와 같은 장치가 과전류 조건으로 인해 전류를 차단할 때 발생하는 하나의 어려움은 차단 디플리션 모드 동안 장치의 전압이 증가한다는 것이다. 이는 단순히 옴(Ohm)의 법칙의 결과이다. 완전 전도 모드에서 장치는 낮은 저항을 가져야 하며, 장치에 걸쳐 작은 전압 강하를 가져야한다. 그러나 차단 디플리션 모드 또는 전류 제한 모드에서 장치는 더 높은 저항을 가지며 그에 따라 더 큰 전압 강하를 볼 수 있게 된다. 따라서 장치가 리셋되어야 하는 경우보다 장치가 더 작은 전압 강하를 겪을 때, 장치는 과전류 상태에 반응해야 한다. 장치가 제한 또는 차단을 시작할 때의 전압은 일부 실시예에서는 장치가 리셋될 때의 전압보다 낮을 수 있다. 이것을 가능하게 하는 한가지 방법으로, 장치(6400)에 도시된 것처럼, 제한 리셋 회로(6490) 내의 비교기(6491)의 비 반전 입력(비교기(6491)의 "+" 입력)에 대한 음의 피드백과 함께 타이머 리셋 회로(6492)를 사용한다. 비교기 출력이 높아지면, MOSFET(6493)은 켜지고, 비교기의 비반전 입력과 그 음의 공급 사이에서 보이는 저항을 효과적으로 낮추어 비교기(6491)가 "높은" 출력을 유지하도록 하기 위해 더 높은 전압을 요구한다. 비교기(6491)의 "높은" 출력은 차단 디플리션 모드에 대응한다. 따라서, 제한 리셋 회로(6490)는 또한 차단 디플리션 모드로 들어가는 데 관여한다. 장치(6400)에서 사용되는 것 또한 전도 리셋 회로(5690)이다. 따라서, 장치(6400)는 차단 디플리션 모드에서 전류 제한 모드로, 그리고 전류 제한 모드로부터 완전 전도 모드로 리셋할 수있다. 리셋이 발생하는 조건은 제한 및 차단 모드를 트리거하는 조건과 독립적으로 선택되며, 어떤 면에서는 더 심할 수 있다.
도 65는 시뮬레이션된 과전류 조건 동안 장치(6400)의 전류 제한, 전류 차단 및 리셋 동작을 도시한다. 도 54와 동일한 구성을 사용하면, 전압(6510)이 장치(6400)에 인가되고, 장치(6400)를 통과하는 전류(6520)가 기록된다. 또한, 장치(6400)의 제1 트랜지스터(5350)의 드레인에서 소스까지의 전압 강하(6530), VDS 가 기록된다. 정상 전류 조건에서 전류(6520)는 전압(6510)과 함께 증가하며, VDS(6530)은 0에 가깝다. 안전하지 않은 레벨에 도달한 전압(6511)으로 인해 과전류 조건이 발생함에 따라, 장치(6400)는 제한된 전류(6521)로 도시된 바와 같이 전류 제한 모드로 진입한다. 장치(6400)는 또한 안전하지 않은 전류 레벨에 반응하도록 구성된다. 이는 예를 들어 보호 회로의 과전압 또는 단락 회로가 제한 또는 차단을 모두 발생시킬 수 있다는 것을 의미한다. VDS는 0 근처에서 약 40 V인 전압(6531)으로 점프한다. 장치(6400)는 증가하는 전압(6512)을 확인하여, 장치(6400)가 차단 디플리션 모드로 들어가도록 하고 전류(6522)가 거의 0 A가 된다. VDS는 전압(6532)에서 대략적으로 전체 회로에 걸쳐 약 65V의 전압(6512)으로 점프한다. 과전류 조건이 전압(6513)(장치가 차단 모드로 들어가게하는 전압보다 높음)으로 표시된 바와 같이 진정되기 시작하면, 장치(6400)는 차단 디플리션 모드에서 전류 제한 모드로 리셋되고 제한된 전류(6523)를 통과시킨다. VDS는 대략 50V인 전압(6533)에서부터 떨어진다. 전압(6514)이 더 떨어지면, 장치(6400)는 완전 전도 모드로 리셋되어 전류(6524)를 통과시키고, VDS는 전압(6534)으로부터 0V 근처로 떨어진다. 따라서, 장치(6400)는 VDS가 약 40V일 때 차단 디플리션 모드로 들어가고, VDS가 약 50V일 때 차단 디플리션 모드에서 리셋된다.
도 66은 재시도 및 래치 회로(6688)를 포함하는 장치(6600)의 또 다른 실시예에 대한 배선도를 제공한다. 도 83은 도 66의 장치(6600)의 섹션 A를 도시한다. 도 84는 섹션 B를 도시한다. 도 85는 섹션 C를 도시한다. 장치(6600)는 장치(5600)와 유사하지만, 재시도 및 래치 회로(6688)는 장치(6600)가 특정 시간 간격 내에서 발생한 차단 모드에서 벗어난 리셋 수를 카운트하도록 하고, 그 수가 미리 설정된 한도를 초과하면 장치(6600)는 차단 디플리션 모드로 래치한다. 차단 모드로부터의 다수의 리셋이 미리 설정된 한도보다 적은 경우, 제한 리셋 회로(6690)는 장치(6600)를 차단 디플리션 모드에서 전류 제한 모드로 리셋한다. 그리고 리셋의 수가 미리 설정된 한도보다 적으면, 전도 리셋 회로(5690)는 장치(6600)를 완전 전도 모드로 복귀시키도록 작동한다.
도 67은 장치(6600)가 차단 디플리션 모드로 래치하게 하는, 일련의 시뮬레이션된 과전류 조건에 적용되는 장치(6600)의 전류 제한, 전류 차단 및 리셋 동작을 도시한다. 도 65와 동일한 테스트 구성을 사용하여, 4개의 과전류 이벤트(6710, 6711, 6712 및 6713)가 장치(6600)에 제공되었다. 제1 과전류 이벤트(6710)에서 전압이 증가함에 따라, 장치(6600)는 완전 전도 모드에서 전류 제한 모드로, 차단 디플리션 모드로 전환한다. 과전류 이벤트(6710)가 진정되면, 장치(6600)는 전류 제한 모드로 리셋되고 그 다음에 완전 전도 모드로 리셋되었다. 차단 디플리션 모드에서 전류 제한 모드로 리셋되면, 리셋 카운트는 1씩 증가하였고, 이 경우에는 "1"이 된다. 제2 과전류 이벤트(6711)가 시작되면, 장치(6600)는 완전 전도 모드에서 전류 제한 모드(6721)로 전환되었다. 과전류 조건이 더욱 심해짐에 따라 장치(6600)는 차단 디플리션 모드(6722)로 전환되었다. 여기서의 미리 설정된 한도는 2이므로, 장치(6600)가 두 번째로 차단 디플리션 모드(6722)에서 벗어나 리셋되었을 때 장치(6600)는 리셋을 실행하지 않고도 차단 디플리션 모드로 래치되었다. 이것은 카운팅과 리셋 사이에 약간의 지연을 구현하여, 카운트가 먼저 발생하도록 한 다음, 리셋이 발생하기 전에 래칭을 수행함으로써 이루어진다. 제2 과전류 이벤트(6711)가 진정되었음에도 불구하고, 장치(6600)는 차단 디플리션 모드로부터 리셋되지 않고, 과전류 이벤트(6712 및 6713) 동안 차단 디플리션 모드로 남아 있었다. 이러한 장치는 필요한 경우(6720)에만 제한 전류 또는 차단 전류, 제한된 수의 과전류 이벤트로부터 회로를 보호하는 데 유용하다. 그러나, 과전류 이벤트의 수가 허용할 수 없을 정도로 커지면, 장치(6600)는 차단 디플리션 모드로 "영구적으로" 래치함으로써 회로를 보호할 것이다.
도 86은 또 다른 실시예로, 즉 제3 터미널(121)을 더 포함하는 장치(100)와 유사한 장치(8600)를 개념적으로 나타낸다. 장치(8600)는 제1 트랜지스터(150)의 핀(151)에 연결되는 제1 터미널(110)를 포함하고, 이는 핀(152)을 통해 연결부(112)를 통한 제2 터미널에 연결한다. 게이트(153)는 전압 컨버터 회로(140)를 갖는 드라이버 회로(130)를 연결한다. 여기서, 전압 컨버터 회로(140)는 제2 터미널(120)과 제3 터미널(121) 사이의 전압과 같은 입력 전압을 수신하고, 그 입력 전압을 변환 전압 또는 해제 가능하게 저장된 전압으로 변환하고, 드라이버 회로(130)가 제1 게이트(153)에서의 게이트 전압으로서 그것을 인가하도록 구성된다. 과전류 조건 동안, 드라이버 회로(130)는 제1 트랜지스터(150)를 전류 제한 모드나 차단 디플리션 모드로 구동시키는 게이트 전압을 인가하도록 구성된다. 정상 전류 조건 또는 과전류 조건 이후의 안전 전류 조건 동안, 드라이버 회로(130)는 제1 트랜지스터(150)를 차단 디플리션 모드에서 벗어나, 전류 제한 모드에서 벗어나 선택적으로 인핸스먼트 모드로 구동시키도록 구성된다.
제1 트랜지스터(150)는 적절한 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(150)는 n-채널 디플리션 모드 트랜지스터, 또는 음의 게이트 임계 특성, 노멀리 온 트랜지스터일 수 있다. 이는 핀(151)을 제1 드레인으로, 핀(152)을 제1 트랜지스터(150)의 제1 소스로 만든다. 다른 예에서, 제1 트랜지스터(150)는 p-채널, 디플리션 모드 트랜지스터, 또는 양의 게이트 임계 특성, 노멀리 온 트랜지스터일 수 있다. 핀(151)은 제1 소스일 것이고, 핀(152)은 제1 트랜지스터(150)의 제1 드레인일 것이다. 본 명세서에서 기술되고 예시된 바와 같은 적절한 드라이버 회로(130) 및 전압 컨버터 회로(140)가 사용될 수 있다.
제1 터미널(110) 및 제2 터미널(120)은 장치(8600)를 통해 주요 전류 경로를 정의한다. 제3 터미널(121)은 주요 전류 경로에 있지 않은 전류 또는 전압을 감지하는 데 사용될 수 있지만, 제2 터미널(120)에 연결된 보호 회로나 로드(미도시)에 의해 발생하는 전류 및 전압에 대한 중요한 정보를 제공한다. 또는, 제2 터미널(120)과 제3 터미널(121) 사이의 전압은 본 명세서에 개시된 바와 같이 자가촉매적으로 증폭될 수 있다.
도 87은 로드(8775)를 보호하는 제1 터미널(8710), 제2 터미널(8720) 및 제3 터미널(8721)을 갖는 장치(8700)를 개략적으로 나타낸다. 제1 터미널(8710)은 제1 게이트(8753)와 제1 소스(8752)를 갖는 제1 트랜지스터(8750)의 제1 드레인(8751)에 연결된다. 제1 트랜지스터(8750)는 n-채널, 노멀리 온, 디플리션 모드 트랜지스터이다. 제1 소스(8752)는 연결부(8711)를 통해 제2 터미널(8720)에 연결된다. 드라이버 회로(8730)는 연결부(8712 및 8711)를 통해 제2 터미널(8720)과 전기 통신하고, 연결부(8713)를 통해 제3 터미널(8721)과 전기 통신한다. 이들 연결은 장치(8700)가 로드(8775)를 보호하고 있는 동안 드라이버 회로(8730)가 저항기(8770)를 거친 전압 강하를 모니터링할 수 있게 한다. 저항기(8770)는 제2 터미널(8720)과 제3 터미널(8721) 사이에 위치되어 주요 전류 경로의 두 갈래로 분기된 모니터링을 허용한다. 제1 터미널(8710)과 제2 터미널(8720)이 로드(8775)와 직렬로 배치되는 경우로서 제1 터미널(8710)에서 양극으로 전력이 공급되고 로드(8775) 아래의 접지에 연결되는 경우, 주요 전류 경로는 제1 터미널(8710)과 제2 터미널(8720) 사이의 제1 트랜지스터(8750)를 통해 제공된다. 제3 터미널(8721)은 제2 터미널(8720)과 두 갈래로 분기된 전기 통신한다. 저항기(8770)는 예를 들어 1mΩ, 10mΩ, 100mΩ, 1Ω, 10Ω, 100Ω, 1000Ω, 또는 10,000Ω과 같은 적절한 저항기일 수 있다. 저항기(8770)는 주요 전류 경로에 대한 정보를 제공하는 적절한 구성요소로 대체될 수 있다. 주요 전류 경로에 있지 않은 연결부(8711)에서 제3 터미널(8721)까지의 경로는 두 갈래로 분기된 경로, 또는 주요 전류 경로와 두 갈래의 분기 전기 통신하는 것으로 말할 수 있다.
이 분기된 경로는 예를 들어, 금속 산화물 배리스터(metal oxide varistor), 과도 전압 억제 다이오드(transient voltage suppression diode), 가스 방전관(gas discharge tube), 사이리스터(thyristor), 또는 그들의 조합과 같은 과전압 서지 보호 장치(overvoltage surge protective device)의 경우에서처럼, 일반적으로 비전도성 경로일 수 있다. 일례로, n-채널, 노멀리 온 제1 트랜지스터(150)는 제3 터미널(8721)로부터 직렬로 연결된 과전압 서지 보호 장치와 함께 적절하게 사용될 수 있다. 이러한 배치의 하나 이상의 이점은 과전압 서지 보호 장치에 대한 증가된 수명, 과전압 서지 보호 장치의 품질 저하 문제 없이 감소된 통과 전압(let-through voltage), 감소된 통과 에너지(let-through energy), 및 열 폭주(thermal runaway)의 감소나 방지를 포함할 수 있다. 이 예에서, 과전압 서지 보호 장치(이후 접지)를 통해 저항기(8770) 및 제3 터미널(8721)를 통한 연결부(8711)에서의 두 갈래로 분기된 전류 경로는 로드(8775)를 통해 (접지로) 제2 터미널(8720)에서의 주요 전류 경로와 병렬로 연결된다. 정상 전류 조건 및 과전압 이벤트가 없는 동안, 두 갈래로 분기된 경로는 전류를 거의 또는 전혀 통과시키지 않고, 제1 트랜지스터(8750)는 전류가 로드(8775)로 흐르도록 한다. 과전압 이벤트가 시작되면, 드라이버 회로(8730)는 저항기(8770)를 거친 증가된 전압 강하를 검출할 것이고, 제1 트랜지스터(8750)가 전류 제한 모드나 차단 디플리션 모드로 진입하게 할 것이다. 그렇게 할 때, 장치(8700)는 로드(8775) 및 과전압 서지 보호 장치(미도시)를 모두 보호한다.
두 갈래로 분기된 경로를 사용함으로써, 제1 트랜지스터(8750)의 온-저항에 의해 야기되는 것과 같은 특정 복잡성을 피할 수 있다. 래칭 동작이 요구되는 경우, 제1 드레인(8751)에서 제1 소스(8752)로의 전압 강하(Vds)는 이전 도면 및 명세서에서 설명된 것처럼 초기 트리거 이후에 사용되어, 제1 트랜지스터(8750)를 전류 제한 모드나 차단 디플리션 모드로 유지할 수 있다. 저항기(8770)를 거친 전압 강하가 너무 작아서 유용하지 않을 수 있으므로 초기 트리거 이후 Vds로 전환하는 것이 유용할 수 있다. 저항기(8770), Vds, 또는 둘 다를 거친 전압의 사용과 상관없이 자가촉매적 전압 변환은 일부 경우에 유리할 수 있다. 예를 들어 번개에 의해 유발된 것과 같은 특정 과도 파형(transient waveforms)은 짧은 시간 내에 불규칙하게 동작할 수 있다.
전류 및 전압 조건을 모니터링하기 위해 분기된 경로를 이용하는 것의 또 다른 이점은 장치(8700)에 의한 더 낮은 전력 소비를 포함할 수 있고, 이것은 저항기(8770)가 회로의 정상 전력 손실에 영향을 주지 않으며 로드(8775)에서의 전압 강하를 야기시키지 않기 때문이다. 또한, 저항기(8770)가 두 갈래로 분기된 경로에 있기 때문에, 제1 트랜지스터(8750)의 온-저항은 장치(8700)의 성능을 손상시키지 않고 임의로 작게 선택될 수 있다. 또한 두 갈래로 분기된 경로에서 전류 및 전압을 모니터링하면 과도(transient)의 위치를 알 수 있다. 예를 들어, 유일한 트리거가 저항기(8770)로부터 오는 것이면, 과도가 저항기(8770)의 위치에서 발생하는 것을 알 수 있다. 따라서, 복수의 분기 경로를 모니터링하는 본 발명의 하나 이상의 장치를 사용하는 보다 복잡한 회로에서, 과도는 전체 회로에 대한 최소 수준의 중단으로 제어될 수 있다. 그러나 일부 경우에 누릴 수 있는 또 다른 이점은 저항기(8770)가 원하는 효과에 대해 원하는 저항을 가질 수 있다는 것이다. 예를 들어, 저항기(8770)는 상대적으로 작은 저항을 가질 수 있으므로, 통과 전압에 누적적으로 추가되는 전압 강하를 낮출 수 있다. 이는 제1 게이트(8753)에 대한 과전압 손상의 가능성을 감소시키며 또한 더 낮은 통과 전압을 사용함으로써 로드(8775)에 대해서도 감소시킨다. 더 낮은 통과 전압이 요구된다면, 드라이버 회로(8730)의 저항기(8770)를 통과한 전압을 증폭시키는 것이 도움이 될 수 있다.
도 88은 다른 실시예로, 즉 제4 터미널(122)을 더 포함하는 장치(8600)와 유사한 장치(8800)를 개념적으로 나타낸다. 장치(8800)의 드라이버 회로(130)는 제2 터미널(120)에 연결되지 않고, 오히려 제3 터미널(121) 및 제4 터미널(122)에서 입력 전압을 유도한다. 제3 터미널(121) 및 제4 터미널(122)은 과전류 조건을 모니터링 하기 위해 주요 전류 경로와 분기된 전기 통신으로 배치되도록 조정된다고 말할 수 있다. 여기서, 전압 컨버터 회로(140)는 제3 터미널(121)과 제4 터미널(122) 사이의 전압과 같은 입력 전압을 수신하고, 그 입력 전압을 변환 전압이나 해제 가능하게 저장된 전압으로 변환하고, 드라이버 회로(130)가 제1 게이트(153)에서의 게이트 전압으로서 이를 인가하도록 구성된다. 제3 터미널(121)과 제4 터미널(122)을 통해 결정되는 과전류 조건 동안, 드라이버 회로(130)는 제1 트랜지스터(150)를 전류 제한 모드나 차단 디플리션 모드로 구동하는 게이트 전압을 인가하도록 구성된다. 정상 전류 조건 또는 이 장치(8800)의 제3 터미널(121)과 제4 터미널(122)을 통해 결정된 과전류 조건 이후의 안전 전류 조건 동안, 드라이버 회로(130)는 제1 트랜지스터(150)를 차단 디플리션 모드에서 벗어나고, 전류 제한 모드에서 벗어나 선택적으로 인핸스먼트 모드로 구동시키도록 구성된다.
중요하게는, 제3 터미널(121)과 제4 터미널(122)은 보호할 회로를 위협하는 과전류 조건을 검출하는 데 유용한 어느 곳에나 배치될 수 있다. 예를 들어, 리튬 이온 배터리와 같은 재충전되는 배터리는 배터리 관리 장치 또는 BMU로 알려진 회로를 자주 사용한다. 회로에 공급되는 전류가 주로 제1 터미널(110), 제1 트랜지스터(150), 및 제2 터미널(120)를 통과한 다음, 배터리에 의해 전력이 공급되고 장치(8800)에 의해 보호되는 회로로 지나갈 수 있도록 장치(8800)를 배치할 수 있다. 제3 터미널(121)과 제4 터미널(122)은 BMU 내부의 저항을 통과해 배치되어 배터리로부터 방출되는 전압을 모니터링할 수 있고, 이에 따라 주요 전류 경로와 분기된 전기 통신에 배치될 수 있다. 그 저항을 통과한 전압의 갑작스런 증가는 선택적으로 자가촉매적으로 전압 컨버터 회로(140)에 의해 변환될 수 있고, 그리고 제1 게이트(153)에서 드라이버 회로(130)에 의해 인가되어 제1 트랜지스터(150)를 전류 제한 모드, 차단 디플리션 모드, 또는 순차적으로 둘 다로 구동시킴으로써, 배터리에 의해 전력이 공급되는 회로를 보호할 수 있다. 이 예는 도 89를 참조하여 더 설명될 수 있다.
도 89는 로드(8975)를 보호하는 제1 터미널(8910), 제2 터미널(8920), 제3 터미널(8921) 및 제4 터미널(8922)을 갖는 장치(8900)를 개략적으로 나타낸다. 제1 터미널(8910)은 제2 터미널(8920)에 연결되는 제1 소스(8952)를 갖는 제1 트랜지스터(8950)의 제1 드레인(8951)에 연결되며, 이는 장치(8900)를 통한 주요 전류 경로를 정의한다. 제1 트랜지스터(8950)는 n-채널, 노멀리 온, 디플리션 모드 장치이다. 드라이버 회로(8930)는 도시된 바와 같이 제1 소스(8952)에 연결되고, 또한 제1 게이트(8953)에서 게이트 전압을 제공한다. 이 게이트 전압은 저항기(8970)를 통과한 전압 강하를 측정함으로써 제3 터미널(8921) 및 제4 터미널(8922)를 거쳐 검출된 전압으로부터 유도된다. 제2 터미널(8920)은 로드(8975)로 주요 전류 경로를 계속 유지한다. 저항기(8970)는 로드(8975)의 보호와 관련된 유용한 저항 또는 전압 강하일 수 있다. 장치(8900)가 제1 터미널(8910)에서 양의 전압을 수신하고 로드(8975)가 접지에 연결될 때, 제3 터미널(8921) 및 제4 터미널(8922)은 주요 전류 경로와 분기된 전기 통신에 배치되어 있다. 이전 단락에서 설명한 예에서, 저항기(8970)는 재충전 가능한 리튬 이온 배터리의 과전압 스파이크와 같은 과전류 조건의 시작을 나타내는 BMU 내의 어딘가에 있는 전압 강하를 나타낼 수 있다.
도 90은 로드(9075)를 보호하는 제1 터미널(9010), 제2 터미널(9020), 및 제3 터미널(9021)을 갖는 장치(9000)의 또 다른 실시예에 대한 배선도를 제공한다. 이 배선도에서, 전원(9090), 로드(9075), 및 금속 산화물 배리스터(9078)도 도시된다. 도 33의 빌딩 블록(8)과 유사한 빌딩 블록(8b, 8c)은 제2 터미널(9020)과 제3 터미널(9021) 사이 또는 보다 구체적으로는 저항기(9070)를 통한 연결부(9012, 9013) 사이에서 검출된 전압을 자가촉매적으로 변환하기에 적합한 병렬-대-직렬 스위치드 커패시터 네트워크의 일부를 형성한다. 저항기(9070)는 도면의 목적으로 추가되었다. 다양한 실시예에서, 적절한 구성요소가 제2 터미널(9020)과 제3 터미널(9021) 사이에 나타날 수 있다. 저항기(9070)를 통과한 전압은 로드(9075)를 보호하기 위해 필요한 경우 자가촉매적으로 변환되어 제1 트랜지스터(9050)를 차단 디플리션 모드로 구동하도록 인가된다. 금속 산화물 배리스터(9078)는 직면하는 과전압 이벤트의 횟수에 의해 결정되는 제한된 수명을 갖는 과전압 서지 보호 장치이다. 일부 환경에서, 제1 트랜지스터(9050)를 차단 디플리션 모드로 보내는 것은 금속 산화물 배리스터(9078) 및 로드(9075)를 보호하여, 금속 산화물 배리스터(9078)의 사용 수명을 연장시킨다.
도 91은 Cockraft-Walton 증폭기 형태의 스위치드 커패시터 네트워크를 포함하는 전압 컨버터 회로의 일 실시예에 대한 배선도를 제공한다. 장치(9100)는 전압 소스(9110)으로부터 진동 입력 전압을 수신하도록 조정된다. 쇼트키 다이오드(9131, 9132, 9133 및 9134)가 이들 커패시터의 상대 전압으로 인해 켜지고 꺼짐에 따라 입력 커패시터(9121, 9122, 9123 및 9124)는 단계적으로 충전되도록 구성된다. 입력 커패시터(9121, 9122, 9123, 9124) 및 출력 커패시터(9125)는 적절한 커패시턴스를 가질 수 있다. 일부 경우, 입력 커패시터는 결합된 입력 커패시턴스를 가질 수 있어, 커패시터(9125)의 출력 커패시턴스에 대한 결합된 입력 커패시턴스의 비가 1보다 클 수 있다. 예를 들어, 입력 커패시터(9121)는 100nF의 커패시턴스를 가질 수 있다. 입력 커패시터(9122)는 50nF의 커패시턴스를 가질 수 있다. 입력 커패시터(9123)는 25nF의 커패시턴스를 가질 수 있다. 그리고 입력 커패시터(9124)는 15nF의 커패시턴스를 가질 수 있다. 출력 커패시터(9125)는 예를 들어, 10nF의 커패시턴스를 가질 수 있다. 이 예에서, 장치(9100)는 전원(9110)으로부터의 입력 전압을 출력 커패시터(9125)에서 이용 가능한 변환 전압으로 변환하도록 구성된 스위치드 커패시터 네트워크를 도시하며, 이때 입력 전압은 결합된 입력 커패시턴스를 갖는 복수의 입력 커패시터(9121, 9122, 9123 및 9124)를 충전시키며, 변환 전압은 출력 커패시턴스(9125)를 충전하도록 조정된다. 출력 커패시턴스에 대한 결합된 입력 커패시턴스의 비가 1보다 크다.
실시예들
실시예 1. 주요 전류 경로를 갖는 회로를 과전류 조건으로부터 보호하는 장치로서, 다음을 포함한다.
주요 전류 경로가 장치를 통과해 지나가도록 구성된 제1 터미널 및 제2 터미널;
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이고, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 배치됨.
드라이버 회로;
여기서 드라이버 회로는 제1 터미널과 제2 터미널 사이의 전압으로부터 단독으로 유도된 입력 전압을 수신하고, 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 하는 전압 컨버터 회로를 포함하며, 드라이버 회로는 제1 소스에 대한 제1 게이트에서의 게이트 전압으로서 해제 가능하게 저장된 전압 또는 그 파생 전압을 인가하도록 구성됨.
제1 터미널에서 제2 터미널까지 제1 양전압 및 정상 전류 조건이 존재하는 경우, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이에 전류를 통과시키도록 구성되며, 그리고
제1 터미널에서 제2 터미널까지 제2 양전압 및 과전류 조건이 존재하는 경우, 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 차단 디플리션 모드로 구동하도록 구성되며, 그리고
장치는 정상 전류 조건 동안 전류가 흐르도록 하고, 과전류 조건 동안 전류가 실질적으로 차단되도록 구성된다.
실시예 2. 실시예 1의 장치로서, 장치는 제1 터미널과 제2 터미널 이외의 다른 터미널을 포함하지 않는다.
실시예 3. 주요 전류 경로를 갖는 회로를 과전류 조건으로부터 보호하는 장치로서, 다음을 포함한다.
주요 전류 경로가 장치를 통과해 지나가도록 구성된 제1 터미널 및 제2 터미널;
제2 터미널과 분기된 전기 통신으로 배치되도록 하는 제3 터미널;
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이고, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 배치됨.
드라이버 회로;
여기서 드라이버 회로는 제2 터미널과 제3 터미널 사이의 전압으로부터 유도된 입력 전압을 수신하고, 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 하는 전압 컨버터 회로를 포함하며, 드라이버 회로는 제1 소스에 대한 제1 게이트에서의 게이트 전압으로서 해제 가능하게 저장된 전압 또는 그 파생 전압을 인가하도록 구성됨.
제2 터미널과 제3 터미널 사이에 제1 터미널에서 제2 터미널까지의 정상 전류 조건을 나타내는 제1 양전압이 존재하는 경우, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이에 전류를 통과시키도록 구성되며, 그리고
제2 터미널과 제3 터미널 사이에 제1 터미널에서 제2 터미널까지의 과전류 조건을 나타내는 제2 양전압이 존재하는 경우, 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 차단 디플리션 모드로 구동하도록 구성되며, 그리고
장치는 정상 전류 조건 동안 전류가 흐르도록 하고, 과전류 조건 동안 전류가 실질적으로 차단되도록 구성된다.
실시예 4. 주요 전류 경로를 갖는 회로를 과전류 조건으로부터 보호하는 장치로서, 다음을 포함한다.
주요 전류 경로가 장치를 통과해 지나가도록 구성된 제1 터미널 및 제2 터미널;
주요 전류 경로와 분기된 전기 통신으로 배치되도록 하는 제3 터미널 및 제4 터미널;
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이고, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 배치됨.
드라이버 회로;
여기서 드라이버 회로는 제3 터미널과 제4 터미널 사이의 전압으로부터 유도된 입력 전압을 수신하고, 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 하는 전압 컨버터 회로를 포함하며, 드라이버 회로는 제1 소스에 대한 제1 게이트에서의 게이트 전압으로서 해제 가능하게 저장된 전압 또는 그 파생 전압을 인가하도록 구성됨.
제3 터미널과 제4 터미널 사이에 제1 터미널에서 제2 터미널까지의 정상 전류 조건을 나타내는 제1 양전압이 존재하는 경우, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이에 전류를 통과시키도록 구성되며, 그리고
제3 터미널과 제4 터미널 사이에 제1 터미널에서 제2 터미널까지의 과전류 조건을 나타내는 제2 양전압이 존재하는 경우, 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 차단 디플리션 모드로 구동하도록 구성되며, 그리고
장치는 정상 전류 조건 동안 전류가 흐르도록 하고, 과전류 조건 동안 전류가 실질적으로 차단되도록 구성된다.
실시예 5. 주요 전류 경로를 갖는 회로를 과전류 조건으로부터 보호하는 장치로서, 다음을 포함한다.
주요 전류 경로가 장치를 통과해 지나가도록 구성된 제1 터미널 및 제2 터미널;
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이고, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 배치됨.
드라이버 회로;
여기서 드라이버 회로는 제1 터미널과 제2 터미널 사이의 전압으로부터 단독으로 유도된 입력 전압을 수신하고, 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 하는 전압 컨버터 회로를 포함하며, 드라이버 회로는 제1 소스에 대한 제1 게이트에서의 게이트 전압으로서 해제 가능하게 저장된 전압 또는 그 파생 전압을 인가하도록 구성됨.
제1 터미널에서 제2 터미널까지 제1 양전압 및 정상 전류 조건이 존재하는 경우, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이에 전류를 통과시키도록 구성되며, 그리고
제1 터미널에서 제2 터미널까지 제2 양전압 및 과전류 조건이 존재하는 경우, 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 차단 디플리션 모드로 구동하도록 구성되며, 그리고
장치는 정상 전류 조건 동안 전류가 흐르도록 하고, 과전류 조건 동안 전류가 실질적으로 차단되도록 구성되며,
전압 컨버터 회로가 입력 전압을 증폭 및 반전시킴으로써 입력 전압을 해제 가능하게 저장된 전압으로 변환하고, 그리고
전압 컨버터 회로가 스위치드 커패시터 네트워크를 포함하고 입력 전압을 100 μs 이내의 해제 가능하게 저장된 전압으로 변환한다.
실시예 6. 실시예 1 내지 5 중 어느 하나의 장치로서, 장치는 보조 전원 없이 작동하도록 구성된다.
실시예 7. 실시예 1 내지 6 중 어느 하나의 장치로서, 장치는 인덕터를 포함하지 않는다.
실시예 8. 실시예 1 내지 7 중 어느 하나의 장치로서, 장치는 트랜스포머를 포함하지 않는다.
실시예 9. 실시예 1 내지 8 중 어느 하나의 장치로서, 제1 터미널에서 제2 터미널까지 제1 양전압 및 정상 전류 조건이 존재하는 경우, 제1 트랜지스터는 인핸스먼트 모드로 작동하도록 구성된다.
실시예 10. 실시예 1 내지 9 중 어느 하나의 장치로서, 과전류 조건은 지속된 과전류 조건이다.
실시예 11. 실시예 1 내지 10 중 어느 하나의 장치로서, 드라이버 회로는 과전류 조건 동안만 드라이버 회로가 게이트 전압을 인가할 수 있도록 구성된 적어도 하나의 스위치 트랜지스터를 더 포함한다.
실시예 12. 실시예 1 내지 11 중 어느 하나의 장치로서, 드라이버 회로는 제1 트랜지스터를 차단 디플리션 모드에서 구동하거나 유지하는 경우에만 드라이버 회로가 게이트 전압을 인가할 수 있도록 구성된 적어도 하나의 스위치 트랜지스터를 더 포함한다.
실시예 13. 실시예 12의 장치로서, 적어도 하나의 스위치 트랜지스터는 저항기와 직렬로 연결된 트랜지스터를 포함한다.
실시예 14. 실시예 11 내지 13 중 어느 하나의 장치로서, 적어도 하나의 스위치 트랜지스터는 푸시-풀 구성의 한 쌍의 트랜지스터를 포함한다.
실시예 15. 실시예 14의 장치로서, 한 쌍의 트랜지스터는 토템 폴 구성의 한 쌍의 바이폴라 접합 트랜지스터를 포함한다.
실시예 16. 실시예 14의 장치로서, 한 쌍의 트랜지스터는 토템 폴 구성의 한 쌍의 MOSFET을 포함한다.
실시예 17. 실시예 1 내지 16 중 어느 하나의 장치로서, 드라이버 회로는 보유 전하를 게이트 전압으로서 인가하도록 구성된 전하 보유 회로를 포함한다.
실시예 18. 실시예 17의 장치로서, 전하 보유 회로는 직렬 전기 통신하는 다이오드 및 커패시터를 포함하고, 커패시터의 음의 단부는 다이오드의 애노드에 전기적으로 연결되어, 커패시터는 다이오드를 통해 충전하지만 다이오드는 커패시터를 방전으로부터 실질적으로 차단하며, 그리고
제1 게이트는 다이오드 및 커패시터 사이에 연결된다.
실시예 19. 실시예 17의 장치로서, 전하 보유 회로는 커패시터에 차단 전하를 보유하도록 구성된 커패시터와 직렬로 연결된 다이오드를 포함한다.
실시예 20. 실시예 19의 장치로서, 커패시터에 인핸스먼트 전하를 보유하도록 구성된 제2 다이오드를 더 포함한다.
실시예 21. 실시예 19 내지 20 중 어느 하나의 장치로서, 커패시터에 디플리션 전하 또는 인핸스먼트 전하를 보유하도록 구성된 트랜지스터를 더 포함한다.
실시예 22. 실시예 21의 장치로서, 트랜지스터는 커패시터에 디플리션 전하를 보유하도록 구성된다.
실시예 23. 실시예 18의 장치로서, 커패시터 상의 전하를 제1 게이트로 향하도록 구성된 트랜지스터를 더 포함한다.
실시예 24. 실시예 17의 장치로서, 전하 보유 회로는 직렬 전기 통신으로 충전되도록 구성된 적어도 하나의 다이오드 및 커패시터를 포함하며, 방전을 위해 병렬 전기 통신으로 스위치되어 제1 게이트 및 제1 소스가 커패시터 및 적어도 하나의 다이오드와 병렬 전기 통신한다.
실시예 25. 실시예 24의 장치로서, 적어도 하나의 다이오드는 직렬 전기 통신하는 복수의 다이오드를 포함한다.
실시예 26. 실시예 17 내지 25 중 어느 하나의 장치로서, 전하 보유 회로는 제1 게이트와 연결된 전하 보유 트랜지스터를 포함한다.
실시예 27. 실시예 26의 장치로서, 전하 보유 트랜지스터는 제1 게이트와 직렬 전기 통신한다.
실시예 28. 실시예 1 내지 27 중 어느 하나의 장치로서, 전압 컨버터 회로는 원-샷 전압 컨버터를 포함한다.
실시예 29. 실시예 1 내지 28 중 어느 하나의 장치로서, 전압 컨버터 회로는 확장 사용 전압 컨버터를 포함한다.
실시예 30. 실시예 29의 장치로서, 확장 사용 전압 컨버터는 오실레이터에 결합된다.
실시예 31. 실시예 30의 장치로서, 오실레이터가 오실레이터-트리거링 전압을 수신한 후에만 오실레이터는 확장 사용 전압 컨버터가 해제 가능하게 저장된 전압을 제공하도록 구성된다.
실시예 32. 실시예 1 내지 31 중 어느 하나의 장치로서, 전압 컨버터 회로는 점프 스타트 전압 컨버터를 포함한다.
실시예 33. 실시예 1 내지 32 중 어느 하나의 장치로서, 전압 컨버터 회로는 입력 전압을 증폭하거나, 감소시키거나, 반전시키거나, 동일하게 하거나, 또는 이들의 둘 이상의 조합으로 조정한다.
실시예 34. 실시예 1 내지 33 중 어느 하나의 장치로서, 전압 컨버터 회로는 입력 전압을 자가촉매적으로 변환하도록 한다.
실시예 35. 실시예 1 내지 34 중 어느 하나의 장치로서, 전압 컨버터 회로는 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크를 포함한다.
실시예 36. 실시예 35의 장치로서, 병렬-대-직렬 스위치드 커패시터 네트워크는 입력 전압을 증폭함으로써 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된다.
실시예 37. 실시예 35 내지 36 중 어느 하나의 장치로서, 병렬-대-직렬 스위치드 커패시터 네트워크는 입력 전압을 해제 가능하게 저장된 전압으로 자가촉매적으로 변환하도록 구성된다.
실시예38. 실시예 35 내지 37 중 어느 하나의 장치로서, 병렬-대-직렬 스위치드 커패시터 네트워크는 다음을 포함한다.
입력 전압에 의해 충전되고 해제 가능하게 저장된 전압을 제공하기 위해 방전되도록 구성된 복수의 커패시터들;
오프 상태에 있을 때 복수의 커패시터들을 병렬 전기적 통신으로 구성하고, 온 상태에 있을 때 복수의 커패시터들을 직렬 전기적 통신으로 구성하는 복수의 트랜지스터들.
실시예 38. 실시예 35 내지 37 중 어느 하나의 장치로서, 병렬-대-직렬 스위치드 커패시터 네트워크는 다음을 포함한다.
입력 전압에 의해 충전되고 해제 가능하게 저장된 전압을 제공하기 위해 방전되도록 구성된 복수의 커패시터들;
순방향 바이어스될 때 복수의 커패시터들을 병렬 전기적 통신으로 구성하고, 역방향 바이어스될 때 복수의 커패시터들을 직렬 전기적 통신으로 구성하는 복수의 다이오드들.
실시예 40. 실시예 1 내지 34 중 어느 하나의 장치로서, 전압 컨버터 회로는 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 스위치드 커패시터 네트워크를 포함한다.
실시예 41. 실시예 39의 장치로서, 스위치드 커패시터 네트워크는 Cockraft-Walton 증폭기 및 Dickson 전하 펌프, 및 이들 조합으로부터 선택된다.
실시예 42. 실시예 1 내지 41 중 어느 하나의 장치로서, 전압 컨버터 회로는 과전류 손상 제한 시간(damage-limiting time) 이내에 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된다.
실시예 43. 실시예 1 내지 42 중 어느 하나의 장치로서, 전압 컨버터 회로는 100 ㎲ 이내에 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된다.
실시예 44. 실시예 1 내지 43 중 어느 하나의 장치로서, 전압 컨버터 회로는 10 ㎲ 이내에 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된다.
실시예 45. 실시예 1 내지 44 중 어느 하나의 장치로서, 전압 컨버터 회로는 1 ㎲ 이내에 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된다.
실시예 46. 실시예 1 내지 45 중 어느 하나의 장치로서, 전압 컨버터 회로는 100 ns 이내에 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된다.
실시예 47. 실시예 1 내지 46 중 어느 하나의 장치로서, 전압 컨버터 회로는 20 ns 이내에 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된다.
실시예 48. 실시예 1 내지 6 및 8 내지 47 중 어느 하나의 장치로서, 전압 컨버터 회로는 인덕터를 포함한다.
실시예 49. 실시예 1 내지 48 중 어느 하나의 장치로서, 전압 컨버터 회로는 커패시터를 포함한다.
실시예 50. 실시예 1 내지 49 중 어느 하나의 장치로서, 드라이버 회로는 해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하도록 구성된 전압 플로팅 회로를 더 포함하며, 드라이버 회로는 플로팅 전압 또는 플로팅 전압의 파생 전압을 게이트 전압으로서 인가하도록 구성된다.
실시예 51. 실시예 50의 장치로서, 전압 플로팅 회로는 커패시터 및 적어도 하나의 트랜지스터를 포함한다.
실시예 52. 실시예 50 내지 51 중 어느 하나의 장치로서, 전압 플로팅 회로는 푸시-풀 구성으로 배치된 한 쌍의 트랜지스터를 포함한다.
실시예 53. 실시예 50 내지 52 중 어느 하나의 장치로서, 전압 플로팅 회로는 커패시터 및 다이오드를 포함하며, 커패시터의 양의 터미널은 다이오드의 캐소드에 연결되고, 커패시터의 음의 터미널은 다이오드의 애노드에 연결된다.
실시예 54. 실시예 50 내지 52 중 어느 하나의 장치로서, 전압 플로팅 회로는 커패시터 및 다이오드를 포함하며, 커패시터의 음의 터미널은 다이오드의 애노드에 연결되고, 그리고
커패시터의 양의 터미널을 다이오드의 캐소드에 선택적으로 연결하여, 커패시터를 다이오드와 병렬로 선택적으로 배치하도록 구성된 플로터 스위치 트랜지스터를 더 포함한다.
실시예 55. 실시예 50 내지 52 중 어느 하나의 장치로서, 전압 플로팅 회로는 커패시터 및 다이오드를 포함하며, 커패시터의 양의 터미널은 다이오드의 캐소드에 연결되고, 그리고
커패시터의 음의 터미널을 다이오드의 애노드에 선택적으로 연결하여, 커패시터를 다이오드와 병렬로 선택적으로 배치하도록 구성된 플로터 스위치 트랜지스터를 더 포함한다.
실시예 56. 실시예 53 내지 55 중 어느 하나의 장치로서, 다이오드의 캐소드는 제1 소스에 더 연결된다.
실시예 57. 실시예 53 내지 55 중 어느 하나의 장치로서, 다이오드의 애노드는 제1 소스에 더 연결된다.
실시예 58. 실시예 50 내지 52 중 어느 하나의 장치로서, 전압 플로팅 회로는 커패시터 및 플로터 충전 트랜지스터(floater charging transistor)를 포함하며, 커패시터는 플로터 충전 트랜지스터의 제1 단부에 직렬로 연결되고, 그리고
커패시터를 플로터 충전 트랜지스터의 제2 단부와 선택적으로 연결하여, 커패시터를 플로터 충전 트랜지스터와 병렬로 유연하게 배치되도록 구성된 플로터 스위치 트랜지스터를 더 포함한다.
실시예 59. 실시예 50 내지 58 중 어느 하나의 장치로서, 전압 플로팅 회로는 과전류 조건 동안에만 해제 가능하게 저장된 전압을 플로팅하도록 구성된다.
실시예 60. 실시예 50 내지 59 중 어느 하나의 장치로서, 전압 플로팅 회로는 드라이버 회로가 제1 트랜지스터를 차단 디플리션 모드로 구동하거나 유지할 때만 해제 가능하게 저장된 전압을 플로팅하도록 구성된다.
실시예 61. 실시예 50 내지 60 중 어느 하나의 장치로서, 전압 플로팅 회로는 원-샷 전압 플로터를 포함하며, 그리고 드라이버 회로는 과전류 조건의 시작 시에만 플로팅 전압 또는 플로팅 전압의 파생을 게이트 전압으로서 인가하도록 구성된다.
실시예 62. 실시예 50 내지 61 중 어느 하나의 장치로서, 전압 플로팅 회로는 확장 사용 전압 플로터를 포함한다.
실시예 63. 실시예 62의 장치로서, 확장 사용 전압 플로터는 오실레이터에 결합된다.
실시예 64. 실시예 63의 장치로서, 오실레이터는 푸시-풀 구성의 한 쌍의 트랜지스터를 변조함으로써 확장 사용 전압 플로터가 해제 가능하게 저장된 전압을 플로팅하게 하도록 구성된다.
실시예 65. 실시예 1 내지 64 중 어느 하나의 장치로서, 제1 터미널과 제2 터미널 사이에 흐르는 전류를 모니터링하고, 전류가 과전류 조건을 나타낼 때 제1 트랜지스터를 차단 디플리션 모드로 구동하도록 드라이버 회로를 구성하는 전류 모니터링 회로를 더 포함한다.
실시예 66. 실시예 65의 장치로서, 전류 모니터링 회로는 제1 터미널과 제2 터미널 사이의 전압을 측정함으로써 전류를 모니터링한다.
실시예 67. 실시예 1 내지 66 중 어느 하나의 장치로서, 과전류 조건이 지속된 과전류 조건이 될 때까지 드라이버 회로가 제1 트랜지스터를 차단 디플리션 모드로 구동하는 것을 지연시키도록 구성된 지연 차단 타이머 회로를 더 포함한다.
실시예 68. 실시예 67의 장치로서, 지연 차단 타이머 회로는 제1 터미널 및 제2 터미널과 병렬로 연결된 저항기 및 커패시터를 포함한다.
실시예 69. 실시예 67의 장치로서, 지연 차단 타이머 회로는 제1 터미널 및 제2 터미널과 병렬로 연결된 지연 차단 트랜지스터 및 커패시터를 포함한다.
실시예 70. 실시예 69의 장치로서, 지연 차단 트랜지스터는 바이폴라 접합 트랜지스터, 인핸스먼트 모드 MOSFET, 디플리션 모드 MOSFET, 제로 임계 트랜지스터, 및 디플리션 모드 JFET에서 선택된다.
실시예 71. 실시예 1 내지 70 중 어느 하나의 장치로서, 장치의 트랜지스터에서 게이트 전압을 감소시키도록 구성된 게이트 보호 회로를 더 포함한다.
실시예 72. 실시예 71의 장치로서, 게이트 보호 회로는 제너 다이오드를 포함한다.
실시예 73. 실시예 71의 장치로서, 게이트 보호 회로는 제1 트랜지스터와 병렬로 연결된 게이트 보호 트랜지스터, 및 게이트 보호 트랜지스터의 게이트와 제2 터미널 사이에 직렬 전기 통신하는 게이트 저항기를 포함한다.
실시예 74. 실시예 1 내지 73 중 어느 하나의 장치로서, 과전류 조건이 더 이상 존재하지 않을 때 드라이버 회로가 제1 트랜지스터를 차단 디플리션 모드에서 벗어나게 구동시키도록 구성된 리셋 회로를 더 포함한다.
실시예 75. 실시예 74의 장치로서, 안전 전류 조건이 지속된 안전 전류 조건이 될 때까지 리셋 회로가 드라이버 회로를 구성하는 것을 지연하도록 구성된 지연 리셋 타이머 회로를 더 포함한다.
실시예 76. 실시예 1 내지 75 중 어느 하나의 장치로서, 제1 트랜지스터와, 그리고 제1 터미널 및 제2 터미널 사이에서 주요 전류 경로에 직렬로 배치된 감지 저항기를 더 포함한다.
실시예 77. 실시예 76의 장치로서, 감지 저항기는 제1 트랜지스터와 제2 터미널 사이에서 직렬로 배치된다.
실시예 78. 실시예 1 내지 77 중 어느 하나의 장치로서, 제1 트랜지스터와, 그리고 제1 터미널과 제2 터미널 사이에서 주요 전류 경로에 직렬로 배치된 온도 반응 소자를 더 포함한다.
실시예 79. 실시예 78의 장치로서, 온도 반응 소자는 미리 결정된 온도 임계값을 초과하는 전류를 차단하도록 구성된 중합체 양의 온도 계수 장치를 포함한다.
실시예 80. 실시예 1 내지 79 중 어느 하나의 장치로서, 하나 이상의 트랜지스터를 더 포함하고, 하나 이상의 트랜지스터의 각 트랜지스터는 제1 드레인과 직접 병렬로 전기 통신하는 드레인, 제1 소스와 직접 병렬로 전기 통신하는 소스, 및 제1 게이트와 병렬 전기 통신하는 게이트를 갖는다.
실시예 81. 실시예 1 내지 80 중 어느 하나의 장치로서, 제2 게이트, 제2 드레인, 및 제2 소스를 갖는 제2 트랜지스터를 더 포함하며, 제2 트랜지스터는 제1 트랜지스터와, 그리고 제1 터미널 및 제2 터미널 사이에서 주요 전류 경로에 직렬로 배치되며, 제2 트랜지스터는 제1 트랜지스터보다 낮은 게이트 커패시턴스를 나타내고, 제2 트랜지스터는 제2 드레인과 제2 소스를 통과한 전압 강하가 제1 게이트에 인가되도록 구성된다.
실시예 82. 실시예 1 내지 81 중 어느 하나의 장치로서, 전압 컨버터 회로를 포함하는 드라이버 회로는 오실레이팅 전압 컨버터 및 플로터 회로를 포함하되,
제1 터미널과 제2 터미널 사이의 전압으로부터 단독으로 유도된 입력 전압을 해제 가능하게 저장된 전압으로 변환하고, 해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하고, 과전류 조건의 발생 시에 제1 소스에 대한 제1 게이트에서의 게이트 전압으로서 해제 가능하게 저장된 전압 또는 그 파생 전압을 인가하고, 적어도 과전류 조건의 기간 동안 차단 전압을 반복적으로 변환, 플로팅, 및 인가하도록 진동하여 제1 트랜지스터를 차단 디플리션 모드로 구동 및 유지시키도록 구성됨으로써, 과전류 조건으로부터 회로를 보호한다.
실시예 83. 실시예 1 내지 82 중 어느 하나의 장치로서, 제1 트랜지스터는 GaN 디플리션 모드 노멀리 온 트랜지스터를 포함한다.
실시예 84. 실시예 83의 장치로서, GaN 디플리션 모드 노멀리 온 트랜지스터는 전계 효과 트랜지스터이다.
실시예 85. 실시예 83의 장치로서, GaN 디플리션 모드 노멀리 온 트랜지스터는 양방향 트랜지스터이다.
실시예 86. 실시예 1 내지 85 중 어느 하나의 장치로서, 제1 양전압 및 정상 전류 조건이 제1 터미널에서 제2 터미널까지 존재하는 경우, 전압 컨버터 회로를 포함하는 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 인핸스먼트 모드로 구동하도록 구성된다.
실시예 87. 실시예 86의 장치로서, 전압 컨버터 회로는 제1 양전압 또는 그 파생 전압을 변환하여 해제 가능하게 저장된 전압을 획득하도록 구성된다.
실시예 88. 실시예 86 내지 87 중 어느 하나의 장치로서, 전압 컨버터 회로는 제1 양전압 또는 그 파생 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하도록 구성된다.
실시예 89. 실시예 1 내지 88 중 어느 하나의 장치로서, 제2 양전압 및 과전류 조건이 제1 터미널에서 제2 터미널까지 안전 전압 및 안전 전류 조건으로 대체될 때, 전압 컨버터 회로를 포함하는 드라이버 회로는 안전 전압 또는 그 파생 전압을 변환하여 안전한 해제 가능하게 저장된 전압을 획득하고, 그리고 안전한 해제 가능하게 저장된 전압 또는 그 안전한 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 인핸스먼트 모드로 구동시키도록 구성된다.
실시예 90. 실시예 89의 장치로서, 전압 컨버터 회로는 안전 전압 또는 그 파생 전압을 자가촉매적으로 변환하여 안전한 해제 가능하게 저장된 전압을 획득하도록 구성된다.
실시예 91. 실시예 89 내지 90 중 어느 하나의 장치로서, 그 안전 파생 전압은 안전한 플로팅 전압이다.
실시예 92. 실시예 1 내지 91 중 어느 하나의 장치를 구성하는 방법으로서, 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 제1 트랜지스터를 배치하는 단계를 포함한다.
실시예 93. 주요 전류 경로를 갖는 회로를 과전류 조건으로부터 보호하는 방법으로서, 회로에 흐르는 모든 전류가 장치를 통해 흐르거나 또는 장치에 의해 차단되도록 하기 위해, 실시예 1 내지 91 중 어느 하나의 장치를 주요 전류 경로에 배치하는 단계를 포함한다.
실시예 94. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
실시예 1 내지 91 중 어느 하나의 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 0이 아닌 전압이 존재할 때, 0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계; 및
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재할 때, 플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 95. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
실시예 1 내지 91 중 어느 하나의 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 0이 아닌 전압 및 과전류 조건이 존재할 때, 0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 96. 실시예 94 내지 95 중 어느 하나의 방법으로서, 0이 아닌 전압을 변환하는 단계는 0이 아닌 전압을 자가촉매적으로 변환하는 단계를 포함한다.
실시예 97. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
실시예 1 내지 91 중 어느 하나의 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 0이 아닌 전압 및 과전류 조건이 존재할 때, 0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 98. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 갖는 장치를 제공하는 단계;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며, 장치는 보조 전력을 수신하지 않도록 구성되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 0이 아닌 전압이 존재할 때, 0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계; 및
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재할 때, 플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 99. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 갖는 장치를 제공하는 단계;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며, 장치는 보조 전력을 수신하지 않도록 구성되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 0이 아닌 전압 및 과전류 조건이 존재할 때, 0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계; 및
플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 100. 실시예 98 내지 99 중 어느 하나의 방법으로서, 해제 가능하게 저장된 전압을 획득하는 단계는 0이 아닌 전압을 자가촉매적으로 변환하는 단계를 포함한다.
실시예 101. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 갖는 장치를 제공하는 단계;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재할 때, 0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 102. 실시예 101의 방법으로서, 0이 아닌 전압은 제1 터미널과 제2 터미널 사이의 전압이거나, 또는 제1 터미널과 제2 터미널 사이의 전압으로부터 유도된다.
실시예 103. 실시예 101의 방법으로서, 0이 아닌 전압은 장치에 공급된 보조 전력으로부터 유도된다.
실시예 104. 실시예 103의 방법으로서, 보조 전력은 배터리, 열 에너지 컨버터, 무선 주파수 컨버터, 광-대-전기 컨버터, 독립 주 전원, 또는 이들 조합으로부터 선택된다.
실시예 105. 실시예 101 내지 102 중 어느 하나의 방법으로서, 장치는 보조 전력을 수신하지 않도록 구성된다.
실시예 106. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 갖는 장치를 제공하는 단계;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재할 때, 0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 107. 실시예 92 내지 106 중 어느 하나의 방법으로서, 제1 터미널과 제2 터미널 사이의 주요 전류 경로는 낮은 저항 경로를 정의하며, 그리고 제1 트랜지스터만 또는 선택적으로 제1 트랜지스터와 병렬로 연결된 하나 이상의 트랜지스터는 낮은 저항 경로에 직렬로 배치된다.
실시예 108. 실시예 94 내지 107 중 어느 하나의 방법으로서, 해제 가능하게 저장된 전압을 획득하는 단계는 0이 아닌 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크를 포함하는 전압 컨버터 회로를 사용한다.
실시예 109. 실시예 108의 방법으로서, 해제 가능하게 저장된 전압을 획득하는 단계는 0이 아닌 전압을 증폭시키는 단계를 포함한다.
실시예 110. 실시예 93 내지 109 중 어느 하나의 방법으로서, 과전류 조건은 지속된 과전류 조건이다.
실시예 111. 실시예 94 내지 110 중 어느 하나의 방법으로서, 변환은 과전류 조건이 존재할 때까지 발생하지 않는다.
실시예 112. 실시예 94 내지 111 중 어느 하나의 방법으로서, 플로팅은 과전류 조건이 존재할 때까지 발생하지 않는다.
실시예 113. 실시예 94 내지 112 중 어느 하나의 방법으로서, 변환은 하나 이상의 증폭, 감소, 반전, 및 동일하게 하는 것을 포함한다.
실시예 114. 실시예 93 내지 113 중 어느 하나의 방법으로서, 장치는 인덕터를 포함하지 않는다.
실시예 115. 실시예 93 내지 113 중 어느 하나의 방법으로서, 장치는 트랜스포머를 포함하지 않는다.
실시예 116. 실시예 94 내지 100 및 106 내지 115 중 어느 하나의 방법으로서, 해제 가능하게 저장된 전압을 플로팅하는 단계는 해제 가능하게 저장된 전압을 스위칭하는 단계를 포함한다.
실시예 117. 실시예 116의 방법으로서, 스위칭하는 단계는 플로팅 스위치 트랜지스터를 사용한다.
실시예 118. 실시예 116의 방법으로서, 스위칭하는 단계는 플로팅 스위치 다이오드를 사용한다.
실시예 119. 실시예 116 내지 118 중 어느 하나의 방법으로서, 스위칭하는 단계는 해제 가능하게 저장된 전압을 다이오드와 병렬로 배치하는 단계를 포함하며, 해제 가능하게 저장된 전압의 양의 단부는 다이오드의 캐소드에 연결되고, 해제 가능하게 저장된 전압의 음의 단부는 다이오드의 애노드에 연결된다.
실시예 120. 실시예 116 내지 118 중 어느 하나의 방법으로서, 스위칭하는 단계는 해제 가능하게 저장된 전압을 플로터 충전 트랜지스터와 병렬로 배치하는 단계를 포함하며, 해제 가능하게 저장된 전압의 제1 리드는 플로터 충전 트랜지스터의 제1 단부와 연결되고, 해제 가능하게 저장된 전압의 제2 리드는 플로터 충전 트랜지스터와 병렬로 유연하게 구성되도록 한다.
실시예 121. 실시예 101 내지 105, 107 내지 111, 및 113 내지 115 중 어느 하나의 방법으로서, 해제 가능하게 저장된 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션으로 구동하는 단계는 해제 가능하게 저장된 전압을 제1 게이트 및 제1 소스와 병렬로 배치하는 단계를 포함한다.
실시예 122. 실시예 94 내지 100 및 106 내지 120 중 어느 하나의 방법으로서, 해제 가능하게 저장된 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션으로 구동하는 단계는 플로팅 전압을 제1 게이트 및 제1 소스와 병렬로 배치하는 단계를 포함한다.
실시예 123. 실시예 93 내지 121 중 어느 하나의 방법으로서, 제1 트랜지스터는 과전류 조건이 존재하지 않을 때 인핸스먼트 모드에 있지 않는다.
실시예 124. 실시예 93 내지 123 중 어느 하나의 방법으로서, 장치는 과전류 조건이 존재하지 않을 때 전압을 증폭 또는 반전시키지 않는다.
실시예 125. 실시예 94 내지 124 중 어느 하나의 방법으로서, 제1 터미널과 제2 터미널 사이의 안전 전압을 결정함으로써 과전류 조건이 더 이상 존재하지 않음을 검출하는 단계;
안전 전압을 변환하여 안전한 해제 가능하게 저장된 전압을 획득하는 단계; 및
안전한 해제 가능하게 저장된 전압을 제1 게이트에 인가하여 제1 트랜지스터를 차단 디플리션 모드에서 벗어나도록 구동시키는 단계를 더 포함하며,
이에 따라 제1 터미널과 제2 터미널 사이에 전류가 흐르도록 한다.
실시예 126. 실시예 125의 방법으로서, 안전한 해제 가능하게 저장된 전압을 제1 게이트에 인가하는 단계는 제1 트랜지스터를 인핸스먼트 모드로 구동시키는 단계를 포함한다.
실시예 127. 실시예 94 내지 124 중 어느 하나의 방법으로서, 제1 터미널과 제2 터미널 사이의 안전 전압을 결정함으로써 과전류 조건이 더 이상 존재하지 않음을 검출하는 단계;
안전 전압을 변환하여 안전한 해제 가능하게 저장된 전압을 획득하는 단계;
안전한 해제 가능하게 저장된 전압을 플로팅하여 안전한 플로팅 전압을 획득하는 단계;
안전한 플로팅 전압을 제1 게이트에 인가하여 제1 트랜지스터를 차단 디플리션 모드에서 벗어나도록 구동시키는 단계를 더 포함하며,
이에 따라 제1 터미널과 제2 터미널 사이에 전류가 흐르도록 한다.
실시예 128. 실시예 127의 방법으로서, 안전한 해제 가능하게 저장된 전압을 제1 게이트에 인가하는 단계는 제1 트랜지스터를 인핸스먼트 모드로 구동시키는 단계를 포함한다.
실시예 129. 실시예 125 내지 128 중 어느 하나의 방법으로서, 안전 전압을 변환하는 단계는 하나 이상의 증폭, 감소, 반전, 및 동일하게 하는 단계를 포함한다.
실시예 130. 실시예 94 내지 96, 98 내지 100, 및 107 내지 129 중 어느 하나의 방법으로서, 0이 아닌 전압을 변환하는 단계는 다음을 포함한다.
2개 이상의 커패시터를 0이 아닌 전압으로부터 충전하는 단계, 여기서 2개 이상의 커패시터는 2개 이상의 커패시터를 병렬로 구성하는 스위칭 장치에 의해 전기적으로 연결되어, 저장 전압을 제공하며,
2개 이상의 커패시터를 직렬로 구성하는 스위칭 장치를 스위칭함으로써 저장 전압을 증폭하는 단계, 이에 따라 해제 가능하게 저장된 전압을 제공하며,
해제 가능하게 저장된 전압은 스위칭을 구동함으로써 증폭에 전력을 공급한다.
실시예 131. 실시예 97 및 101 내지 129 중 어느 하나의 방법으로서, 자가촉매적 변환하는 단계는 다음을 포함한다.
2개 이상의 커패시터를 0이 아닌 전압으로부터 충전하는 단계, 여기서 2개 이상의 커패시터는 2개 이상의 커패시터를 병렬로 구성하는 스위칭 장치에 의해 전기적으로 연결되어, 저장 전압을 제공하며,
2개 이상의 커패시터를 직렬로 구성하는 스위칭 장치를 스위칭함으로써 저장 전압을 증폭하는 단계, 이에 따라 해제 가능하게 저장된 전압을 제공하며,
해제 가능하게 저장된 전압은 스위칭을 구동함으로써 증폭에 전력을 공급한다.
실시예 132. 실시예 97 및 101 내지 129 중 어느 하나의 방법으로서, 자가촉매적 변환하는 단계는 다음을 포함한다.
스위칭 장치에 의해 병렬 전기 통신으로 유연하게 구성된 복수의 커패시터를 제공하는 단계;
복수의 커패시터를 0이 아닌 전압과 병렬로 충전하여, 저장 전압을 획득하는 단계;
스위칭 장치를 스위칭함으로써 저장 전압을 증폭하여, 복수의 커패시터가 직렬로 적어도 부분적으로 전기 연결되어 증폭된 전압을 생성하는 단계;
스위칭을 증폭된 전압으로 구동시킴으로써 증폭된 전압을 증가시켜, 복수의 커패시터가 직렬로 완전히 전기 연결되는 단계;
이에 따라 0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득한다.
실시예 133. 실시예 97 및 101 내지 129 중 어느 하나의 방법으로서, 자가촉매적 변환하는 단계는 다음을 포함한다.
스위칭 장치에 의해 병렬 전기 통신으로 유연하게 구성된 복수의 커패시터를 제공하는 단계;
복수의 커패시터를 입력 전압과 병렬로 충전하는 단계;
스위칭 장치를 부분적으로 스위칭하여, 복수의 커패시터의 일부가 직렬 전기 통신으로 유연하게 구성되도록 하여 부분적 증폭 전압을 제공하는 단계;
부분적 증폭 전압을 사용하여 부분적 스위칭의 적어도 일부를 구동하는 단계;
복수의 커패시터가 전체적으로 직렬 전기 통신할 때까지 부분적으로 스위칭 및 구동을 반복하는 단계;
이에 따라 입력 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득한다.
실시예 134. 실시예 130 내지 133 중 어느 하나의 방법으로서, 스위칭 장치는 병렬 또는 직렬 구성으로 복수의 커패시터를 유연하게 연결하도록 구성된 복수의 트랜지스터를 포함한다.
실시예 135. 실시예 134의 방법으로서, 복수의 커패시터는 복수의 트랜지스터에서 트랜지스터의 게이트의 적어도 일부를 구동하도록 구성된다.
실시예 136. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
실시예 3 내지 4 및 6 내지 91 중 어느 하나의 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기 통신으로 배치하는 단계;
제3 터미널을 제2 터미널과 분기된 전기 통신으로 배치하는 단계, 또는 실시예 4의 제4 터미널이 존재하는 경우 제3 터미널 및 제4 터미널을 주요 전류 경로와 분기된 전기 통신으로 배치하는 단계;
제2 터미널과 제3 터미널 사이에 0이 아닌 전압이 존재할 때, 또는 실시예 4의 제4 터미널이 존재하면 제3 터미널과 제4 터미널 사이에 0이 아닌 전압이 존재할 때, 0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재할 때, 플로팅 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 137. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
실시예 3 내지 4 및 6 내지 91 중 어느 하나의 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기 통신으로 배치하는 단계;
제3 터미널을 제2 터미널과 분기된 전기 통신으로 배치하는 단계, 또는 실시예 4의 제4 터미널이 존재하는 경우 제3 터미널 및 제4 터미널을 주요 전류 경로와 분기된 전기 통신으로 배치하는 단계;
제2 터미널과 제3 터미널 사이에서, 또는 제4 터미널이 존재하면 제3 터미널과 제4 터미널 사이에서 0이 아닌 전압이 존재하고, 그리고 그러한 0이 아닌 전압이 제1 터미널과 제2 터미널 사이에서 과전류 조건이 존재하는 것을 나타내는 경우,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 138. 실시예 136 내지 137 중 어느 하나의 방법으로서, 0이 아닌 전압을 변환하는 단계는 0이 아닌 전압을 자가촉매적으로 변환하는 단계를 포함한다.
실시예 139. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
실시예 3 내지 4 및 6 내지 91 중 어느 하나의 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기 통신으로 배치하는 단계;
제3 터미널을 제2 터미널과 분기된 전기 통신으로 배치하는 단계, 또는 실시예 4의 제4 터미널이 존재하는 경우 제3 터미널 및 제4 터미널을 주요 전류 경로와 분기된 전기 통신으로 배치하는 단계;
제2 터미널과 제3 터미널 사이에서, 또는 제4 터미널이 존재하면 제3 터미널과 제4 터미널 사이에서 0이 아닌 전압이 존재하고, 그리고 그러한 0이 아닌 전압이 제1 터미널과 제2 터미널 사이에서 과전류 조건이 존재하는 것을 나타내는 경우,
0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 140. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터, 여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며,
제2 터미널과 분기된 전기 통신으로 배치되도록 구성된 제3 터미널, 또는 주요 전류 경로와 분기된 전기 통신으로 배치되도록 구성된 제3 터미널 및 제4 터미널을 갖는 장치를 제공하는 단계;
여기서 장치는 보조 전력을 수신하지 않도록 구성되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제3 터미널을 제2 터미널과 분기된 전기 통신으로 배치하는 단계, 또는 제4 터미널이 존재하는 경우 제3 터미널 및 제4 터미널을 주요 전류 경로와 분기된 전기 통신으로 배치하는 단계;
제2 터미널과 제3 터미널 사이에서, 또는 제4 터미널이 존재하면 제3 터미널과 제4 터미널 사이에서 0이 아닌 전압이 존재하는 경우,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
제1 터미널과 제2 터미널 사이에서 과전류 조건이 존재하는 경우, 플로팅 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 141. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터, 여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며,
제2 터미널과 분기된 전기 통신으로 배치되도록 구성된 제3 터미널, 또는 주요 전류 경로와 분기된 전기 통신으로 배치되도록 구성된 제3 터미널 및 제4 터미널을 갖는 장치를 제공하는 단계;
여기서 장치는 보조 전력을 수신하지 않도록 구성되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제3 터미널을 제2 터미널과 분기된 전기 통신으로 배치하는 단계, 또는 제4 터미널이 존재하는 경우 제3 터미널 및 제4 터미널을 주요 전류 경로와 분기된 전기 통신으로 배치하는 단계;
제2 터미널과 제3 터미널 사이에서, 또는 제4 터미널이 존재하면 제3 터미널과 제4 터미널 사이에서 0이 아닌 전압이 존재하고, 그리고 0이 아닌 전압이 제1 터미널과 제2 터미널 사이에서 과전류 조건이 존재하는 것을 나타내는 경우,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 142. 실시예 140 내지 141 중 어느 하나의 방법으로서, 해제 가능하게 저장된 전압을 획득하는 단계는 0이 아닌 전압을 자가촉매적으로 변환하는 단계를 포함한다.
실시예 143. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터, 여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며,
제2 터미널과 분기된 전기 통신으로 배치되도록 구성된 제3 터미널, 또는 주요 전류 경로와 분기된 전기 통신으로 배치되도록 구성된 제3 터미널 및 제4 터미널을 갖는 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제3 터미널을 제2 터미널과 분기된 전기 통신으로 배치하는 단계, 또는 제4 터미널이 존재하는 경우 제3 터미널 및 제4 터미널을 주요 전류 경로와 분기된 전기 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에서 과전류 조건이 존재하는 경우,
0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 144. 실시예 143의 방법으로서, 0이 아닌 전압은 제2 터미널과 제3 터미널 사이의 전압이거나 또는 제2 터미널과 제3 터미널 사이의 전압으로부터 유도된다.
실시예 145. 실시예 144의 방법으로서, 0이 아닌 전압은 제3 터미널과 제4 터미널 사이의 전압이거나 또는 제3 터미널과 제4 터미널 사이의 전압으로부터 유도된다.
실시예 146. 실시예 144의 방법으로서, 0이 아닌 전압은 장치에 공급되는 보조 전력으로부터 유도된다.
실시예 147. 실시예 146의 방법으로서, 보조 전력은 배터리, 열 에너지 컨버터, 무선 주파수 컨버터, 광-대-전기 컨버터, 독립 주 전원, 또는 이들 조합으로부터 선택된다.
실시예 148. 실시예 143 내지 145 중 어느 하나의 방법으로서, 장치는 보조 전력을 수신하지 않도록 구성된다.
실시예 149. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터, 여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며,
제2 터미널과 분기된 전기 통신으로 배치되도록 구성된 제3 터미널, 또는 주요 전류 경로와 분기된 전기 통신으로 배치되도록 구성된 제3 터미널 및 제4 터미널을 갖는 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제3 터미널을 제2 터미널과 분기된 전기 통신으로 배치하는 단계, 또는 제4 터미널이 존재하는 경우 제3 터미널 및 제4 터미널을 주요 전류 경로와 분기된 전기 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에서 과전류 조건이 존재하는 경우,
0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 차단 디플리션 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 모든 전류를 실질적으로 차단하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 150. 실시예 136 내지 149 중 어느 하나의 방법으로서, 제1 터미널 및 제2 터미널 사이의 주요 전류 경로는 낮은 저항 경로를 정의하며, 그리고 제1 트랜지스터만 또는 선택적으로 제1 트랜지스터와 병렬로 연결된 하나 이상의 트랜지스터는 낮은 저항 경로에 직렬로 배치된다.
실시예 151. 실시예 136 내지 150 중 어느 하나의 방법으로서, 해제 가능하게 저장된 전압을 획득하는 단계는 0이 아닌 전압을 해제 가능하게 저장된 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크를 포함하는 전압 컨버터 회로를 사용한다.
실시예 152. 실시예 151의 방법으로서, 해제 가능하게 저장된 전압을 획득하는 단계는 0이 아닌 전압을 증폭시키는 단계를 포함한다.
실시예 153. 실시예 136 내지 152 중 어느 하나의 방법으로서, 과전류 조건은 지속된 과전류 조건이다.
실시예 154. 실시예 136 내지 153 중 어느 하나의 방법으로서, 변환은 과전류 조건이 존재할 때까지 발생하지 않는다.
실시예 155. 실시예 136 내지 154 중 어느 하나의 방법으로서, 플로팅은 과전류 조건이 존재할 때까지 발생하지 않는다.
실시예 156. 실시예 136 내지 155 중 어느 하나의 방법으로서, 변환은 하나 이상의 증폭, 감소, 반전, 및 동일하게 하는 것을 포함한다.
실시예 157. 실시예 136 내지 156 중 어느 하나의 방법으로서, 장치는 인덕터를 포함하지 않는다.
실시예 158. 실시예 136 내지 157 중 어느 하나의 방법으로서, 장치는 트랜스포머를 포함하지 않는다.
실시예 159. 실시예 136 내지 142 및 149 내지 158 중 어느 하나의 방법으로서, 해제 가능하게 저장된 전압을 플로팅하는 단계는 해제 가능하게 저장된 전압을 스위칭하는 단계를 포함한다.
실시예 160. 실시예 159의 방법으로서, 스위칭하는 단계는 플로팅 스위치 트랜지스터를 사용한다.
실시예 161. 실시예 159의 방법으로서, 스위칭하는 단계는 플로팅 스위치 다이오드를 사용한다.
실시예 162. 실시예 159 내지 161 중 어느 하나의 방법으로서, 스위칭하는 단계는 해제 가능하게 저장된 전압을 다이오드와 병렬로 배치하는 단계를 포함하며, 해제 가능하게 저장된 전압의 양의 단부는 다이오드의 캐소드에 연결되고, 해제 가능하게 저장된 전압의 음의 단부는 다이오드의 애노드에 연결된다.
실시예 163. 실시예 159 내지 161 중 어느 하나의 방법으로서, 스위칭하는 단계는 해제 가능하게 저장된 전압을 플로터 충전 트랜지스터와 병렬로 배치하는 단계를 포함하며, 해제 가능하게 저장된 전압의 제1 리드는 플로터 충전 트랜지스터의 제1 단부와 연결되고, 해제 가능하게 저장된 전압의 제2 리드는 플로터 충전 트랜지스터와 병렬로 유연하게 구성되도록 한다.
실시예 164. 실시예 143 내지 148, 150 내지 154, 및 156 내지 158 중 어느 하나의 방법으로서, 해제 가능하게 저장된 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션으로 구동하는 단계는 해제 가능하게 저장된 전압을 제1 게이트 및 제1 소스와 병렬로 배치하는 단계를 포함한다.
실시예 165. 실시예 136 내지 142 및 149 내지 163 중 어느 하나의 방법으로서, 플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 차단 디플리션으로 구동하는 단계는 플로팅 전압을 제1 게이트 및 제1 소스와 병렬로 배치하는 단계를 포함한다.
실시예 166. 실시예 136 내지 165 중 어느 하나의 방법으로서, 제1 트랜지스터는 과전류 조건이 존재하지 않을 때 인핸스먼트 모드에 있지 않는다.
실시예 167. 실시예 136 내지 166 중 어느 하나의 방법으로서, 장치는 과전류 조건이 존재하지 않을 때 전압을 증폭 또는 반전시키지 않는다.
실시예 168. 실시예 136 내지 167 중 어느 하나의 방법으로서, 제1 터미널과, 제2 터미널, 제3 터미널, 및 존재하는 경우에 제4 터미널 중 하나 이상의 사이에서 안전 전압을 결정함으로써 과전류 조건이 더 이상 존재하지 않음을 검출하는 단계;
안전 전압을 변환하여 안전한 해제 가능하게 저장된 전압을 획득하는 단계; 및
안전한 해제 가능하게 저장된 전압을 제1 게이트에 인가하여 제1 트랜지스터를 차단 디플리션 모드에서 벗어나도록 구동시키는 단계를 더 포함하며,
이에 따라 제1 터미널과 제2 터미널 사이에 전류가 흐르도록 한다.
실시예 169. 실시예 168의 방법으로서, 안전한 해제 가능하게 저장된 전압을 제1 게이트에 인가하는 단계는 제1 트랜지스터를 인핸스먼트 모드로 구동시키는 단계를 포함한다.
실시예 170. 실시예 136 내지 167 중 어느 하나의 방법으로서, 제1 터미널과, 제2 터미널, 제3 터미널, 및 존재하는 경우에 제4 터미널 중 하나 이상의 사이에서 안전 전압을 결정함으로써 과전류 조건이 더 이상 존재하지 않음을 검출하는 단계;
안전 전압을 변환하여 안전한 해제 가능하게 저장된 전압을 획득하는 단계;
안전한 해제 가능하게 저장된 전압을 플로팅하여 안전한 플로팅 전압을 획득하는 단계;
안전한 플로팅 전압을 제1 게이트에 인가하여 제1 트랜지스터를 차단 디플리션 모드에서 벗어나도록 구동시키는 단계를 더 포함하며,
이에 따라 제1 터미널과 제2 터미널 사이에 전류가 흐르도록 한다.
실시예 171. 실시예 170의 방법으로서, 안전한 플로팅 전압을 제1 게이트에 인가하는 단계는 제1 트랜지스터를 인핸스먼트 모드로 구동시키는 단계를 포함한다.
실시예 172. 실시예 168 내지 171 중 어느 하나의 방법으로서, 안전 전압을 변환하는 단계는 하나 이상의 증폭, 감소, 반전, 및 동일하게 하는 단계를 포함한다.
실시예 173. 실시예 136 내지 138, 140 내지 142, 및 150 내지 172 중 어느 하나의 방법으로서, 0이 아닌 전압을 변환하는 단계는 다음을 포함한다.
2개 이상의 커패시터를 0이 아닌 전압으로부터 충전하는 단계, 여기서 2개 이상의 커패시터는 2개 이상의 커패시터를 병렬로 구성하는 스위칭 장치에 의해 전기적으로 연결되어, 저장 전압을 제공하며,
2개 이상의 커패시터를 직렬로 구성하는 스위칭 장치를 스위칭함으로써 저장 전압을 증폭하는 단계, 이에 따라 해제 가능하게 저장된 전압을 제공하며,
해제 가능하게 저장된 전압은 스위칭을 구동함으로써 증폭에 전력을 공급한다.
실시예 174. 실시예 139 및 143 내지 172 중 어느 하나의 방법으로서, 자가촉매적 변환하는 단계는 다음을 포함한다.
2개 이상의 커패시터를 0이 아닌 전압으로부터 충전하는 단계, 여기서 2개 이상의 커패시터는 2개 이상의 커패시터를 병렬로 구성하는 스위칭 장치에 의해 전기적으로 연결되어, 저장 전압을 제공하며,
2개 이상의 커패시터를 직렬로 구성하는 스위칭 장치를 스위칭함으로써 저장 전압을 증폭하는 단계, 이에 따라 해제 가능하게 저장된 전압을 제공하며,
해제 가능하게 저장된 전압은 스위칭을 구동함으로써 증폭에 전력을 공급한다.
실시예 175. 실시예 139 및 143 내지 172 중 어느 하나의 방법으로서, 자가촉매적 변환하는 단계는 다음을 포함한다.
스위칭 장치에 의해 병렬 전기 통신으로 유연하게 구성된 복수의 커패시터를 제공하는 단계;
복수의 커패시터를 0이 아닌 전압과 병렬로 충전하여, 저장 전압을 획득하는 단계;
스위칭 장치를 스위칭함으로써 저장 전압을 증폭하여, 복수의 커패시터가 직렬로 적어도 부분적으로 전기 연결되어 증폭된 전압을 생성하는 단계;
스위칭을 증폭된 전압으로 구동시킴으로써 증폭된 전압을 증가시켜, 복수의 커패시터가 직렬로 완전히 전기 연결되는 단계;
이에 따라 0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득한다.
실시예 176. 실시예 139 및 143 내지 172 중 어느 하나의 방법으로서, 자가촉매적 변환하는 단계는 다음을 포함한다.
스위칭 장치에 의해 병렬 전기 통신으로 유연하게 구성된 복수의 커패시터를 제공하는 단계;
복수의 커패시터를 입력 전압과 병렬로 충전하는 단계;
스위칭 장치를 부분적으로 스위칭하여, 복수의 커패시터의 일부가 직렬 전기 통신으로 유연하게 구성되도록 하여 부분적 증폭 전압을 제공하는 단계;
부분적 증폭 전압을 사용하여 부분적 스위칭의 적어도 일부를 구동하는 단계;
복수의 커패시터가 전체적으로 직렬 전기 통신할 때까지 부분적으로 스위칭 및 구동을 반복하는 단계;
이에 따라 입력 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득한다.
실시예 177. 실시예 173 내지 176 중 어느 하나의 방법으로서, 스위칭 장치는 병렬 또는 직렬 구성으로 복수의 커패시터를 유연하게 연결하도록 구성된 복수의 트랜지스터를 포함한다.
실시예 178. 실시예 177의 방법으로서, 복수의 커패시터는 복수의 트랜지스터에서 트랜지스터의 게이트의 적어도 일부를 구동하도록 구성된다.
실시예 179. 전압 컨버터 회로는 다음을 포함한다.
입력 전압을 수신하도록 구성된 제1 입력 리드 및 제2 입력 리드;
변환 전압을 전달하도록 구성된 적어도 하나의 출력 리드; 및
입력 전압을 변환 전압으로 변환하도록 구성된 스위치드 커패시터 네트워크를 포함하며,
스위치드 커패시터 네트워크는 입력 전압을 변환 전압으로 자가촉매적으로 변환하도록 구성된다.
실시예 180. 전압 컨버터 회로는 다음을 포함한다.
입력 전압을 수신하고 변환 전압을 전달하도록 구성된 제1 리드 및 제2 리드; 및
입력 전압을 변환 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크를 포함하며,
병렬-대-직렬 스위치드 커패시터 네트워크는 입력 전압을 변환 전압으로 자가촉매적으로 변환하도록 구성된다.
실시예 181. 전압 컨버터 회로는 다음을 포함한다.
입력 전압을 변환 전압으로 변환하도록 구성된 병렬-대-직렬 스위치드 커패시터 네트워크를 포함하며,
병렬-대-직렬 스위치드 커패시터 네트워크는 입력 전압을 변환 전압으로 자가촉매적으로 변환하도록 구성된다.
실시예 182. 실시예 180 내지 181 중 어느 하나의 전압 컨버터 회로에 있어서, 병렬-대-직렬 스위치드 커패시터 네트워크는 입력 전압을 증폭시킴으로써 입력 전압을 변환 전압으로 변환하도록 구성된다.
실시예 183. 실시예 179의 전압 컨버터 회로에 있어서, 제2 입력 리드 및 제1 출력 리드는 변환 전압을 전달하도록 구성된다.
실시예 184. 실시예 179의 전압 컨버터 회로에 있어서, 제2 출력 리드를 더 포함하며, 제1 출력 리드 및 제2 출력 리드는 변환 전압을 전달하도록 구성된다.
실시예 185. 실시예 179 내지 184 중 어느 하나의 전압 컨버터 회로에 있어서, 스위치드 커패시터 네트워크 또는 병렬-대-직렬 스위치드 커패시터 네트워크는 다음을 포함한다.
입력 전압에 의해 충전되고 변환 전압을 제공하기 위해 방전되도록 구성되는 복수의 커패시터들; 및
"오프" 상태일 때 복수의 커패시터를 병렬 전기 통신으로 구성하고, "온" 상태일 때 복수의 커패시터를 직렬 전기 통신으로 구성하는 복수의 트랜지스터들.
실시예 186. 실시예 179 내지 184 중 어느 하나의 전압 컨버터 회로에 있어서, 스위치드 커패시터 네트워크 또는 병렬-대-직렬 스위치드 커패시터 네트워크는 다음을 포함한다.
입력 전압에 의해 충전되고 변환 전압을 제공하기 위해 방전되도록 구성되는 복수의 커패시터들; 및
순방향 바이어스될 때 복수의 커패시터를 병렬 전기 통신으로 구성하고, 역방향 바이어스될 때 복수의 커패시터를 직렬 전기 통신으로 구성하는 복수의 다이오드들.
실시예 187. 전압 컨버터 회로는 다음을 포함한다.
입력 전압을 수신하도록 구성된 제1 입력 리드 및 제2 입력 리드; 및
변환 전압을 전달하도록 구성된 적어도 하나의 출력 리드를 포함하며,
전압 컨버터 회로는 입력 전압을 변환 전압으로 자가촉매적으로 변환하도록 구성된다.
실시예 188. 실시예 187의 전압 컨버터 회로에 있어서, 입력 전압에 의해 충전되고 변환 전압을 제공하기 위해 방전되도록 구성되는 복수의 커패시터들; 및
"오프" 상태일 때 복수의 커패시터를 병렬 전기 통신으로 구성하고, "온" 상태일 때 복수의 커패시터를 직렬 전기 통신으로 구성하는 복수의 트랜지스터들을 포함하는 병렬-대-직렬 스위치드 커패시터 네트워크를 포함하며,
복수의 트랜지스터들 중 적어도 일부는 변환 전압 또는 그 일부를 수신하여 복수의 트랜지스터를 "온" 상태로 구동하도록 추가로 구성된다.
실시예 189. 게이트를 갖는 트랜지스터를 구동하는 방법으로서, 상기 방법은 다음을 포함한다.
입력 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계; 및
해제 가능하게 저장된 전압을 게이트에 인가하는 단계를 포함하며, 이에 따라 트랜지스터를 구동한다.
실시예 190. 입력 전압을 변환 전압으로 자가촉매적으로 변환하는 방법으로서, 다음을 포함한다.
입력 전압과 병렬 전기 통신하도록 유연하게 구성된 복수의 커패시터를 충전하는 단계;
복수의 커패시터를 고체 상태로 스위칭하여 복수의 커패시터가 직렬 전기 통신으로 유연하게 구성되어 변환 전압을 제공하는 단계를 포함하며,
변환 전압 또는 그 일부는 스위칭의 적어도 일부를 구동함으로써, 입력 전압을 변환 전압으로 자가촉매적으로 변환한다.
실시예 191. 실시예 190의 방법으로서, 고체 상태에서의 스위칭은 복수의 커패시터를 유연하게 구성하는 복수의 트랜지스터에 의해 제공된다.
실시예 192. 실시예 190의 방법으로서, 고체 상태에서의 스위칭은 복수의 커패시터를 유연하게 구성하는 복수의 다이오드에 의해 제공된다.
실시예 193. 실시예 190의 방법으로서, 고체 상태에서의 스위칭은 복수의 커패시터를 유연하게 구성하는 복수의 트랜지스터 및 다이오드에 의해 제공된다.
실시예 194. 실시예 1 내지 91 중 어느 하나의 장치로서, 장치는 약간의 과전류 조건 동안 전류를 제한하고, 극심한 과전류 조건 동안 전류를 실질적으로 차단하도록 더 구성된다.
실시예 195. 실시예 194의 장치로서, 약간의 과전류 조건 동안 제1 트랜지스터를 전류 제한 모드로 구동하고, 극심한 과전류 조건 동안 제1 트랜지스터를 차단 디플리션 모드로 구동하도록 구성된 제한 트랜지스터를 더 포함한다.
실시예 196. 주요 전류 경로를 갖는 회로를 과전류 조건으로부터 보호하는 장치로서, 다음을 포함한다.
주요 전류 경로가 장치를 통과해 지나가도록 구성된 제1 터미널 및 제2 터미널;
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이고, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 배치됨.
드라이버 회로;
여기서 드라이버 회로는 제1 터미널과 제2 터미널 사이의 전압으로부터 단독으로 유도된 입력 전압을 수신하고, 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 하는 전압 컨버터 회로를 포함하며, 드라이버 회로는 제1 소스에 대한 제1 게이트에서의 게이트 전압으로서 해제 가능하게 저장된 전압 또는 그 파생 전압을 인가하도록 구성됨.
제1 터미널에서 제2 터미널까지 제1 양전압 및 정상 전류 조건이 존재하는 경우, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이에 전류를 통과시키도록 구성되며, 그리고
제1 터미널에서 제2 터미널까지 제2 양전압 및 약간의 과전류 조건이 존재하는 경우, 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 전류 제한 모드로 구동하도록 구성되며, 그리고
제1 터미널에서 제2 터미널까지 제3 양전압 및 극심한 과전류 조건이 존재하는 경우, 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 차단 디플리션 모드로 구동하도록 구성되며, 그리고
장치는 정상 전류 조건 동안 전류를 흐르게 하고, 약간의 과전류 조건 동안 전류를 제한하고, 극심한 과전류 조건 동안 전류를 실질적으로 차단하도록 구성된다.
실시예 197. 주요 전류 경로를 갖는 회로를 과전류 조건으로부터 보호하는 장치로서, 다음을 포함한다.
주요 전류 경로가 장치를 통과해 지나가도록 구성된 제1 터미널 및 제2 터미널;
제2 터미널과 분기된 전기 통신으로 배치되도록 하는 제3 터미널, 또는 주요 전류 경로와 분기된 전기 통신으로 배치되도록 하는 제3 터미널 및 제4 터미널;
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이고, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 배치됨.
드라이버 회로;
여기서 드라이버 회로는 제2 터미널과 제3 터미널 사이의, 또는 제4 터미널이 존재하면 제3 터미널과 제4 터미널 사이의 전압으로부터 유도된 입력 전압을 수신하고, 입력 전압을 해제 가능하게 저장된 전압으로 변환하도록 하는 전압 컨버터 회로를 포함하며, 드라이버 회로는 제1 소스에 대한 제1 게이트에서의 게이트 전압으로서 해제 가능하게 저장된 전압 또는 그 파생 전압을 인가하도록 구성됨.
제1 터미널에서 제2 터미널까지 정상 전류 조건이 존재하는 경우, 제1 트랜지스터는 제1 터미널과 제2 터미널 사이에 전류를 통과시키도록 구성되며, 그리고
제1 터미널에서 제2 터미널까지 약간의 과전류 조건이 존재하는 경우, 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 전류 제한 모드로 구동하도록 구성되며, 그리고
제1 터미널에서 제2 터미널까지 극심한 과전류 조건이 존재하는 경우, 드라이버 회로는 해제 가능하게 저장된 전압 또는 그 파생 전압을 게이트 전압으로서 인가함으로써 제1 트랜지스터를 차단 디플리션 모드로 구동하도록 구성되며, 그리고
장치는 정상 전류 조건 동안 전류를 흐르게 하고, 약간의 과전류 조건 동안 전류를 제한하고, 극심한 과전류 조건 동안 전류를 실질적으로 차단하도록 구성된다.
실시예 198. 실시예 194 내지 197 중 어느 하나의 장치로서, 약간의 과전류 조건은 회로에 대한 최대 예상 전류 로드의 10%, 50%, 100%, 200%, 500%, 또는 1000% 이하인 전류를 포함한다.
실시예 199. 실시예 194 내지 197 중 어느 하나의 장치로서, 약간의 과전류 조건은 회로에 대한 최대 예상 전류 로드보다 0.1 A, 0.5 A, 1 A, 5 A, 10 A, 50 A, 100 A, 1000 A, 10,000 A, 또는 100,000 A를 초과하지 않는 전류를 포함한다.
실시예 200. 실시예 194 내지 199 중 어느 하나의 장치로서, 제1 트랜지스터가 전류 제한 모드로 들어갈 때 진동하고, 약간의 과전류 조건 동안 제1 트랜지스터를 전류 제한 모드로 유지하도록 구성된 오실레이터 회를 더 포함한다.
실시예 201. 실시예 194 내지 200 중 어느 하나의 장치로서, 약간의 과전류 조건이 언제 발생하는지를 결정하도록 구성된 비교기를 더 포함한다.
실시예 202. 실시예 194 내지 201 중 어느 하나의 장치로서, 극심한 과전류 조건이 언제 발생하는지를 결정하도록 구성된 비교기를 더 포함한다.
실시예 203. 실시예 194 내지 202 중 어느 하나의 장치로서, 약간의 과전류 조건 또는 극심한 과전류 조건 이후에 제1 트랜지스터를 완전 전도 모드로 구동하도록 구성된 전도 리셋 회로를 포함한다.
실시예 204. 실시예 194 내지 203 중 어느 하나의 장치로서, 극심한 과전류 조건 이후에 제1 트랜지스터를 전류 제한 모드로 구동하도록 구성된 제한 리셋 회로를 더 포함한다.
실시예 205. 실시예 204의 장치로서, 제한 리셋 회로는 극심한 과전류 조건이 종료되었다고 결정하도록 구성된 비교기를 포함한다.
실시예 206. 실시예 204 내지 205 중 어느 하나의 장치로서, 제한 리셋 회로는 극심한 과전류 조건 이후에 제1 트랜지스터를 전류 제한 모드로 구동하는 것을 지연시키도록 구성된 타이머 리셋 회로를 더 포함한다.
실시예 207. 실시예 203 내지 204 중 어느 하나의 장치로서, 시간 간격 내에 과전류 이벤트의 횟수를 카운트하고, 상기 횟수가 미리 선택된 한도에 도달하면 제1 트랜지스터를 완전 전도 모드 또는 차단 디플리션 모드로 래치하도록 구성된 재시도 및 래치 회로를 더 포함한다.
실시예 208. 실시예 194 내지 207 중 어느 하나의 장치를 구성하는 방법으로서, 제1 터미널과 제2 터미널 사이의 주요 전류 경로에 직렬로 제1 트랜지스터를 배치하는 단계를 포함한다.
실시예 209. 주요 전류 경로를 갖는 회로를 과전류 조건으로부터 보호하는 방법으로서, 회로에 흐르는 모든 전류가 장치를 통해 흐르거나, 장치에 의해 제한되거나, 또는 장치에 의해 차단되도록 하기 위해, 실시예 194 내지 207 중 어느 하나의 장치를 주요 전류 경로에 배치하는 단계를 포함한다.
실시예 210. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
실시예 194 내지 207 중 어느 하나의 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나, 장치에 의해 제한되거나, 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에, 또는 제3 터미널이 존재하면 제2 터미널과 제3 터미널 사이에, 또는 제4 터미널이 존재하면 제3 터미널과 제4 터미널 사이에, 0이 아닌 전압이 존재할 때,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재할 때, 플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 전류 제한 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 전류를 제한하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 211. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
실시예 194 내지 207 중 어느 하나의 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나, 장치에 의해 제한되거나, 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재하고, 그리고
제1 터미널과 제2 터미널 사이에, 또는 제3 터미널이 존재하면 제2 터미널과 제3 터미널 사이에, 또는 제4 터미널이 존재하면 제3 터미널과 제4 터미널 사이에, 0이 아닌 전압이 존재할 때,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 전류 제한 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 전류를 제한하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 212. 실시예 210 내지 211 중 어느 하나의 방법으로서, 0이 아닌 전압을 변환하는 단계는 0이 아닌 전압을 자가촉매적으로 변환하는 단계를 포함한다.
실시예 213. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
실시예 194 내지 207 중 어느 하나의 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나, 장치에 의해 제한되거나, 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에 과전류 조건이 존재하고, 그리고
제1 터미널과 제2 터미널 사이에, 또는 제3 터미널이 존재하면 제2 터미널과 제3 터미널 사이에, 또는 제4 터미널이 존재하면 제3 터미널과 제4 터미널 사이에, 0이 아닌 전압이 존재할 때,
0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트로 인가하여 제1 트랜지스터를 전류 제한 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 전류를 제한하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 214. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 갖는 장치를 제공하는 단계;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며, 장치는 보조 전력을 수신하지 않도록 구성됨.
회로에 흐르는 모든 전류가 장치를 통해 흐르거나, 장치에 의해 제한되거나, 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에서 0이 아닌 전압이 존재하는 경우,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
제1 터미널과 제2 터미널 사이에서 과전류 조건이 존재하는 경우, 플로팅 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 전류 제한 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 전류를 제한하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 215. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터를 갖는 장치를 제공하는 단계;
여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며, 장치는 보조 전력을 수신하지 않도록 구성됨.
회로에 흐르는 모든 전류가 장치를 통해 흐르거나, 장치에 의해 제한되거나, 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에서 0이 아닌 전압 및 과전류 조건이 존재하는 경우,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 전류 제한 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 전류를 제한하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 216. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터, 여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며,
제2 터미널과 분기된 전기 통신으로 배치되도록 구성된 제3 터미널, 또는 주요 전류 경로와 분기된 전기 통신으로 배치되도록 구성된 제3 터미널 및 제4 터미널을 갖는 장치를 제공하는 단계;
여기서 장치는 보조 전력을 수신하지 않도록 구성되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나, 장치에 의해 제한되거나, 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제3 터미널을 제2 터미널과 분기된 전기 통신으로 배치하는 단계, 또는 제4 터미널이 존재하는 경우 제3 터미널 및 제4 터미널을 주요 전류 경로와 분기된 전기 통신으로 배치하는 단계;
제2 터미널과 제3 터미널 사이에서, 또는 제4 터미널이 존재하면 제3 터미널과 제4 터미널 사이에서 0이 아닌 전압이 존재하는 경우,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
제1 터미널과 제2 터미널 사이에서 과전류 조건이 존재하는 경우, 플로팅 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 전류 제한 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 전류를 제한하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 217. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터, 여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며,
제2 터미널과 분기된 전기 통신으로 배치되도록 구성된 제3 터미널, 또는 주요 전류 경로와 분기된 전기 통신으로 배치되도록 구성된 제3 터미널 및 제4 터미널을 갖는 장치를 제공하는 단계;
여기서 장치는 보조 전력을 수신하지 않도록 구성되며,
회로에 흐르는 모든 전류가 장치를 통해 흐르거나, 장치에 의해 제한되거나, 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제3 터미널을 제2 터미널과 분기된 전기 통신으로 배치하는 단계, 또는 제4 터미널이 존재하는 경우 제3 터미널 및 제4 터미널을 주요 전류 경로와 분기된 전기 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에서 과전류 조건이 존재하고, 그리고
제2 터미널과 제3 터미널 사이에서, 또는 제4 터미널이 존재하면 제3 터미널과 제4 터미널 사이에서 0이 아닌 전압이 존재하는 경우,
0이 아닌 전압을 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 플로팅하여 플로팅 전압을 획득하는 단계;
플로팅 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 전류 제한 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 전류를 제한하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 218. 실시예 214 내지 217 중 어느 하나의 방법으로서, 해제 가능하게 저장된 전압을 획득하는 단계는 0이 아닌 전압을 자가촉매적으로 변환하는 단계를 포함한다.
실시예 219. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
제1 터미널 및 제2 터미널; 및
제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터, 여기서 제1 트랜지스터는 디플리션 모드, 노멀리 온 트랜지스터이며, 제1 트랜지스터는 제1 터미널 및 제2 터미널 사이의 주요 전류 경로에 직렬로 배치되며,
선택적으로, 제2 터미널과 분기된 전기 통신으로 배치되도록 구성된 제3 터미널, 또는 주요 전류 경로와 분기된 전기 통신으로 배치되도록 구성된 제3 터미널 및 제4 터미널을 갖는 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나, 장치에 의해 제한되거나, 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기적 통신으로 배치하는 단계;
제1 터미널과 제2 터미널 사이에서 과전류 조건이 존재하는 경우,
0이 아닌 전압을 자가촉매적으로 변환하여 해제 가능하게 저장된 전압을 획득하는 단계;
해제 가능하게 저장된 전압을 제1 게이트에 인가하여, 제1 트랜지스터를 전류 제한 모드로 구동하는 단계를 포함하며,
그리하여 제1 터미널과 제2 터미널 사이에 전류를 제한하고,
그리하여 과전류 조건으로부터 회로를 보호한다.
실시예 220. 실시예 219의 방법으로서, 0이 아닌 전압은 제1 터미널과 제2 터미널 사이의 전압이거나 또는 제1 터미널과 제2 터미널 사이의 전압으로부터 유도된다.
실시예 221. 실시예 219의 방법으로서, 0이 아닌 전압은 제2 터미널과 제3 터미널 사이의 전압이거나 또는 제2 터미널과 제3 터미널 사이의 전압으로부터 유도된다.
실시예 222. 실시예 219의 방법으로서, 0이 아닌 전압은 제3 터미널과 제4 터미널 사이의 전압이거나 또는 제3 터미널과 제4 터미널 사이의 전압으로부터 유도된다.
실시예 223. 실시예 219의 방법으로서, 0이 아닌 전압은 장치에 공급되는 보조 전력으로부터 유도된다.
실시예 224. 실시예 223의 방법으로서, 보조 전력은 배터리, 열 에너지 컨버터, 무선 주파수 컨버터, 광-대-전기 컨버터, 독립 주 전원, 또는 이들 조합으로부터 선택된다.
실시예 225. 실시예 219 내지 222 중 어느 하나의 방법으로서, 장치는 보조 전력을 수신하지 않도록 구성된다.
실시예 226. 과전류 조건으로부터 회로를 보호하는 방법으로서, 다음을 포함한다.
실시예 194 내지 207 중 어느 하나의 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나, 장치에 의해 제한되거나, 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기 통신으로 배치하는 단계;
약간의 과전류 조건이 장치에 의해 검출되면, 제1 트랜지스터를 전류 제한 모드로 들어가도록 하는 단계를 포함한다.
실시예 227. 실시예 226의 방법으로서, 약간의 과전류 조건이 가라앉은 것을 검출하는 단계; 및
제1 트랜지스터를 완전 전도 모드로 리셋하게 하는 단계를 더 포함한다.
실시예 228. 실시예 226 내지 227 중 어느 하나의 방법으로서, 주어진 시간 주기 내에 리셋 이벤트의 횟수를 카운팅하는 단계;
주어진 시간 주기 내에 리셋 이벤트의 횟수가 미리 선택된 수를 초과하는 경우, 제1 트랜지스터를 완전 전도 모드 또는 전류 차단 모드로 래치하는 단계를 더 포함한다.
실시예 229. 과전류 조건으로부터 회로를 보호하는 방법으로서,
실시예 194 내지 207 중 어느 하나의 장치를 제공하는 단계;
회로에 흐르는 모든 전류가 장치를 통해 흐르거나, 장치에 의해 제한되거나, 또는 장치에 의해 차단되도록 제1 터미널 및 제2 터미널을 회로에 직렬 전기 통신으로 배치하는 단계;
극심한 과전류 조건이 장치에 의해 검출되면, 제1 트랜지스터를 디플리션 차단 모드로 들어가게 하는 단계를 포함한다.
실시예 230. 실시예 229의 방법으로서, 극심한 과전류 조건이 가라앉은 것을 검출하는 단계; 및
제1 트랜지스터를 전류 제한 모드 또는 완전 전도 모드로 리셋되게 하는 단계를 더 포함한다.
실시예 231. 실시예 230의 방법으로서, 주어진 시간 주기 내에 리셋 이벤트의 횟수를 카운팅하는 단계;
주어진 시간 주기 내에 리셋 이벤트의 횟수가 미리 선택된 수를 초과하는 경우, 제1 트랜지스터를 완전 전도 모드, 전류 제한 모드, 또는 전류 차단 모드로 래치하는 단계를 더 포함한다.
실시예 232. 앞서 언급한 실시예들의 장치 중 어느 하나의 장치로서, 제1 트랜지스터는 MEMS이다.
실시예 233. 앞서 언급한 실시예들의 방법 중 어느 하나의 방법으로서, 제1 트랜지스터는 MEMS이다.
실시예 234. 전압 컨버터 회로는, 입력 전압을 변환 전압으로 변환하도록 구성된 스위치드 커패시터 네트워크를 포함하며, 스위치드 커패시터 네트워크는 복수의 입력 커패시터를 포함하며, 여기서 입력 커패시터는 돌입 전류를 수신하기 위해 서로 직접 병렬 전기 통신한다.
실시예 235. 실시예 234의 전압 컨버터 회로에 있어서, 직접 병렬 전기 통신은 하나 이상의 트랜지스터, 하나 이상의 다이오드, 또는 이들의 조합에 의해 제공된다.
실시예 236. 실시예 234 내지 235 중 어느 하나의 전압 컨버터 회로에 있어서, 직접 병렬 전기 통신은 일정량의 돌입 전류 후에 종료된다.
실시예 237. 실시예 236의 전압 컨버터 회로에 있어서, 일정량의 돌입 전류는 시간의 함수로서 측정된다.
실시예 238. 실시예 236의 전압 컨버터 회로에 있어서, 일정량의 돌입 전류는 전하에 의해 측정된다.
실시예 239. 전압 컨버터 회로는, 입력 전압을 변환 전압으로 변환하도록 구성된 스위치드 커패시터 네트워크를 포함하며,
여기서 입력 전압은 결합된 입력 커패시턴스를 갖는 복수의 입력 커패시터를 충전하고, 변환 전압은 출력 커패시턴스를 충전하도록 구성되며,
여기서 출력 커패시턴스에 대한 결합된 입력 커패시턴스의 비는 1보다 크다.
실시예 240. 전압 컨버터 회로는, 입력 전압을 변환 전압으로 변환하도록 구성된 스위치드 커패시터 네트워크를 포함하며,
여기서 입력 전압은 복수의 입력 커패시터를 충전하고, 각 입력 커패시터는 입력 커패시턴스를 가지며, 변환 전압은 출력 커패시턴스를 충전하도록 구성되며,
여기서 출력 커패시턴스에 대한 복수의 입력 커패시터 중 적어도 하나의 입력 커패시터의 입력 커패시턴스의 비는 1보다 크다.
실시예 241. 실시예 240의 전압 컨버터 회로에 있어서, 복수의 입력 커패시터는 결합된 입력 커패시턴스를 가지며, 출력 커패시턴스에 대한 결합된 입력 커패시턴스의 비는 1보다 크다.
실시예 242. 전압 컨버터 회로는, 입력 전압을 변환 전압으로 변환하도록 구성된 스위치드 커패시터 네트워크를 포함하며,
여기서 입력 전압은 입력 커패시턴스를 갖는 적어도 하나의 입력 커패시터를 충전하고, 변환 전압은 출력 커패시턴스를 충전하도록 구성되며,
여기서 출력 커패시턴스에 대한 입력 커패시턴스의 비는 1보다 크다.
실시예 243. 실시예 234 내지 242 중 어느 하나의 전압 컨버터 회로에 있어서, 복수의 입력 커패시터 중 적어도 하나는 플라잉 커패시터로서 작동하도록 구성된다.
실시예 244. 실시예 242의 전압 컨버터 회로에 있어서, 적어도 하나의 입력 커패시터는 플라잉 커패시터로서 작동하도록 구성된다.
실시예 245. 실시예 234 내지 244 중 어느 하나의 전압 컨버터 회로에 있어서, 스위치드 커패시터 네트워크는 복수의 입력 커패시터를 포함하는 병렬-대-직렬 스위치드 커패시터 네트워크이며, 복수의 입력 커패시터는 플라잉 커패시턴스로서 작동한다.
실시예 246. 실시예 245의 전압 컨버터 회로에 있어서, 출력 커패시턴스에 대한 직렬 구성된 입력 커패시터 중 등가 커패시턴스의 비가 1보다 크다.
실시예 247. 실시예 234 내지 244 중 어느 하나의 전압 컨버터 회로에 있어서, 스위치드 커패시터 네트워크는 Cockraft-Walton 증폭기 및 Dickson 전하 펌프에서 선택된다.
실시예 248. 실시예 234 내지 247 중 어느 하나의 전압 컨버터 회로에 있어서, 변환 전압은 트랜지스터의 게이트에 인가되고, 출력 커패시턴스는 트랜지스터의 게이트 커패시턴스를 포함한다.
실시예 249. 실시예 248의 전압 컨버터 회로에 있어서, 트랜지스터는 실시예 1 내지 91 중 어느 하나의 제1 트랜지스터이다.
실시예 250. 실시예 234 내지 249 중 어느 하나의 전압 컨버터 회로에 있어서, 복수의 입력 커패시터 중 하나의 입력 커패시터는 복수의 다른 입력 커패시터보다 큰 커패시턴스를 가진다.
실시예 251. 실시예 250의 전압 컨버터 회로에 있어서, 복수의 입력 커패시터 중 하나의 입력 커패시터는 복수의 다음 입력 커패시터보다 큰 커패시턴스를 가진다.
실시예 252. 실시예 250의 전압 컨버터 회로에 있어서, 복수의 입력 커패시터 중 하나의 입력 커패시터는 복수의 후속 입력 커패시터보다 큰 커패시턴스를 가진다.
실시예 253. 실시예 234 내지 252 중 어느 하나의 전압 컨버터 회로에 있어서, 복수의 커패시터 중 출력 커패시턴스에 가장 가까운 하나의 입력 커패시터는 출력 커패시턴스보다 큰 입력 커패시턴스를 가진다.
실시예 254. 실시예 234 내지 253 중 어느 하나의 전압 컨버터 회로에 있어서, 출력 커패시턴스보다 큰 플라잉 커패시턴스를 갖는 적어도 하나의 플라잉 커패시터를 포함한다.
실시예 255. 실시예 234 내지 254 중 어느 하나의 전압 컨버터 회로에 있어서, 출력 커패시턴스보다 큰 커패시턴스를 갖는 복수의 플라잉 커패시터 각각을 포함한다.
실시예 256. 실시예 234 내지 255 중 어느 하나의 전압 컨버터 회로에 있어서, 복수의 입력 커패시터 중 제1 입력 커패시터는 100 nF의 커패시턴스 가지며, 복수의 입력 커패시터 중 마지막 입력 커패시터는 14 nF의 커패시턴스를 가진다.
실시예 257. 실시예 234 내지 256 중 어느 하나의 전압 컨버터 회로에 있어서, 복수의 입력 커패시터의 각 입력 커패시터는 복수의 입력 커패시터에서 다음 입력 커패시터보다 큰 커패시턴스를 가지며, 입력 커패시터는 복수 중 가장 작은 커패시턴스를 갖는 출력 커패시턴스에 가장 가깝다.
실시예 258. 입력 전압을 변환 전압으로 변환하기 위해 스위치드 커패시터 네트워크에 필요한 클럭 사이클 수를 감소시키는 방법으로서, 다음을 포함한다.
입력 전압과 출력 커패시턴스 사이의 스위치드 커패시터 네트워크에서 복수의 입력 커패시터를 획득하는 단계, 여기서 각 입력 커패시터는 입력 전압에서 출력 커패시턴스까지의 다음 입력 커패시터보다 큰 커패시턴스를 가지며,
입력 전압으로 제1 입력 커패시터를 충전하는 단계;
복수의 입력 커패시터에서 이전 입력 커패시터로 복수의 입력 커패시터의 후속 입력 커패시터를 충전하는 단계; 및
출력 커패시턴스를 충전하여 변환 전압을 획득하는 단계를 포함한다.
실시예 259. 스위치드 커패시터 네트워크를 포함하는 입력 전압을 해제 가능하게 저장된 전압으로 변환하는 전압 컨버터 회로로서,
고주파 오실레이터 또는 스위치드 커패시터 네트워크에 전류를 공급하도록 구성된 고주파 오실레이터 및 탱크 커패시터를 더 포함한다.
실시예 260. 입력 전압을 해제 가능하게 저장된 전압으로 자가촉매적으로 변환하는 전압 컨버터 회로로서, 전압 컨버터 회로는 약 750 kHz 이상에서 작동하도록 구성된다.
실시예 261. 전압 컨버터 회로로서, 다음을 포함한다.
입력 전압을 변환 전압으로 변환하도록 구성된 스위치드 커패시터 네트워크, 스위치드 커패시터 네트워크는 복수의 입력 커패시터를 포함하고, 그리고
돌입 전류를 복수로 허용하고 복수의 입력 커패시터가 충전된 후 전류를 차단하거나 실질적으로 제한하도록 구성된 복수의 입력 커패시터와 직렬 전기 통신하는 돌입 보호 트랜지스터를 포함한다.
실시예 262. 실시예 261의 전압 컨버터 회로에 있어서, 돌입 보호 트랜지스터는 JFET 또는 디플리션 모드 트랜지스터이다.
실시예 263. 입력 전압을 해제 가능하게 저장된 전압으로 변환하는 전압 컨버터 회로로서, 회로는 2 V/㎲보다 큰 속도로 변화하는 입력 전압을 수신하도록 구성된다.
실시예 264. 입력 전압을 해제 가능하게 저장된 전압으로 변환하는 방법으로서, 2 V/㎲보다 큰 속도로 변화하는 입력 전압을 공급하는 단계를 포함한다.
실시예 265. 입력 전압을 해제 가능하게 저장된 전압으로 변환하는 전압 컨버터 회로로서, 해제 가능하게 저장된 전압은 입력 전압보다 적어도 2배 크며, 변환은 약 100 ㎲ 미만의 시간이 걸린다.
실시예 266. 실시예 265의 전압 컨버터 회로에 있어서, 해제 가능하게 저장된 전압은 입력 전압보다 적어도 3배, 적어도 5배, 적어도 8배, 또는 적어도 10배 크다.
실시예 267. 실시예 265 내지 266 중 어느 하나의 전압 컨버터 회로에 있어서, 변환은 약 50 ㎲ 미만, 약 20 ㎲ 미만, 약 10 ㎲ 미만, 약 5 ㎲ 미만, 또는 약 1 ㎲ 미만의 시간이 걸린다.
실시예 268. 실시예 234 내지 257, 259, 및 261 내지 262 중 어느 하나의 전압 컨버터 회로에 있어서, 스위치드 커패시터 네트워크는 그 입력 커패시터의 커패시턴스와 관련된 각 입력 커패시터에서 전류를 수신하도록 구성된다.
실시예 269. 실시예 260, 263, 및 265 내지 267 중 어느 하나의 전압 컨버터 회로에 있어서, 복수의 입력 커패시터를 포함하는 스위치드 커패시터 네트워크를 포함하며,
여기서 스위치드 커패시터 네트워크는 그 입력 커패시터의 커패시턴스와 관련된 각 입력 커패시터에서 전류를 수신하도록 구성된다.
실시예 270. 실시예 264의 방법에 있어서, 입력 전압을 공급하는 단계는 복수의 입력 커패시터를 포함하는 스위치드 커패시터 네트워크에서 발생하며,
여기서 스위치드 커패시터 네트워크는 입력 커패시터의 커패시턴스와 관련된 각 입력 커패시터에서 전류를 수신하도록 구성된다.
실시예 271. 입력 전압을 변환 전압으로 변환하기 위해 스위치드 커패시터 네트워크에 필요한 클럭 사이클 수를 감소시키는 방법으로서, 다음을 포함한다.
입력 전압과 출력 커패시턴스 사이의 스위치드 커패시터 네트워크에서 복수의 입력 커패시터를 획득하는 단계, 여기서 각 입력 커패시터는 입력 전압에서 출력 커패시턴스까지의 후속 입력 커패시터보다 큰 커패시턴스를 가지며,
입력 전압으로 제1 입력 커패시터를 충전하는 단계;
복수의 입력 커패시터에서 이전 입력 커패시터로 복수의 입력 커패시터의 후속 입력 커패시터를 충전하는 단계; 및
출력 커패시턴스를 충전하여 변환 전압을 획득하는 단계를 포함한다.
실시예 272. 실시예 258 내지 271 중 어느 하나의 방법에 있어서, 스위치드 커패시터 네트워크는 입력 커패시터의 커패시턴스와 관련된 각 입력 커패시터에서 전류를 수신하도록 구성된다.
상술한 바와 같이, 본 발명의 상세한 실시예가 본 명세서에 개시된다. 그러나 개시된 실시예들은 다양한 형태로 구현될 수 있는 본 발명의 예시적인 것에 불과한 것으로 이해되어야 한다. 많은 수정 및 다른 변형이 아래에서 청구되는 본 발명의 의도된 범위 내에 있음을 이해할 것이다. 또한 다양한 실시예들에 대한 전술한 설명이 반드시 배제를 의미하는 것은 아니다. 예를 들어, "일부" 실시예는 본 발명의 범위 내에서 "다른" 및 "추가" 실시예의 전부 또는 일부를 포함할 수 있다. 또한 "하나"는 "하나 및 단지 하나"를 의미하지 않으며, "하나"는 "하나 및 하나 이상"을 의미할 수 있다.

Claims (1)

  1. 주요 전류 경로(primary current path)를 갖는 회로를 과전류 상태로부터 보호하기 위한 장치에 있어서,
    상기 주요 전류 경로가 상기 장치를 통과해 지나가도록 구성된 제1 터미널 및 제2 터미널;
    제1 게이트, 제1 드레인, 및 제1 소스를 포함하는 제1 트랜지스터
    - 상기 제1 트랜지스터는 디플리션 모드(depletion mode), 노멀리 온(normally-on) 트랜지스터이며,
    상기 제1 트랜지스터는 상기 제1 터미널 및 상기 제2 터미널 사이의 상기 주요 전류 경로에 직렬로 배치됨; 및
    드라이버 회로(driver circuitry)를 포함하며,
    상기 드라이버 회로는 상기 제1 터미널과 상기 제2 터미널 사이의 전압으로부터 단독으로 얻어진 입력 전압을 수신하고, 상기 입력 전압을 해제 가능하게 저장된(releasably-stored) 전압으로 변환하도록 하는 전압 컨버터 회로를 포함하며,
    상기 드라이버 회로는 상기 제1 소스에 대한 상기 제1 게이트에서의 게이트 전압으로서 상기 해제 가능하게 저장된 전압 또는 그 파생 전압(derivative voltage)을 인가하도록 구성되며,
    상기 제1 터미널에서 상기 제2 터미널까지 제1 양전압 및 정상 전류(normal current) 조건이 존재할 때,
    상기 제1 트랜지스터는 상기 제1 터미널과 상기 제2 터미널 사이에 전류가 흐르도록 구성되며,
    상기 제1 터미널에서 상기 제2 터미널까지 제2 양전압 및 극심한 과전류(severe overcurrent) 조건이 존재할 때,
    상기 드라이버 회로는 상기 해제 가능하게 저장된 전압 또는 그 파생 전압을 상기 게이트 전압으로서 인가함으로써 상기 제1 트랜지스터를 차단 디플리션 모드(blocking depletion mode)로 구동하도록 구성되며,
    상기 장치는 정상 전류 조건들 동안 전류가 흐르도록 하고 극심한 과전류 조건들 동안 전류가 실질적으로 차단되도록 구성되는 것을 특징으로 하는 장치.
KR1020197005708A 2015-09-21 2016-09-21 회로 보호 및 자가촉매적 전압 변환을 위한 단일 트랜지스터 장치 KR102521293B1 (ko)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
US201562221428P 2015-09-21 2015-09-21
US62/221,428 2015-09-21
US201662281453P 2016-01-21 2016-01-21
US62/281,453 2016-01-21
US201662317092P 2016-04-01 2016-04-01
US62/317,092 2016-04-01
US201662351625P 2016-06-17 2016-06-17
US62/351,625 2016-06-17
KR1020187010578A KR101954213B1 (ko) 2015-09-21 2016-09-21 회로 보호 및 자가촉매적 전압 변환을 위한 단일 트랜지스터 장치
PCT/US2016/052734 WO2017053333A1 (en) 2015-09-21 2016-09-21 One-transistor devices for protecting circuits and autocatalytic voltage conversion therefor

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020187010578A Division KR101954213B1 (ko) 2015-09-21 2016-09-21 회로 보호 및 자가촉매적 전압 변환을 위한 단일 트랜지스터 장치

Publications (2)

Publication Number Publication Date
KR20190025044A true KR20190025044A (ko) 2019-03-08
KR102521293B1 KR102521293B1 (ko) 2023-04-12

Family

ID=58387128

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020187010578A KR101954213B1 (ko) 2015-09-21 2016-09-21 회로 보호 및 자가촉매적 전압 변환을 위한 단일 트랜지스터 장치
KR1020197005708A KR102521293B1 (ko) 2015-09-21 2016-09-21 회로 보호 및 자가촉매적 전압 변환을 위한 단일 트랜지스터 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020187010578A KR101954213B1 (ko) 2015-09-21 2016-09-21 회로 보호 및 자가촉매적 전압 변환을 위한 단일 트랜지스터 장치

Country Status (6)

Country Link
US (4) US10770883B2 (ko)
EP (1) EP3353870B1 (ko)
JP (3) JP6651186B2 (ko)
KR (2) KR101954213B1 (ko)
CN (2) CN108292837B (ko)
WO (1) WO2017053333A1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10205313B2 (en) 2015-07-24 2019-02-12 Symptote Technologies, LLC Two-transistor devices for protecting circuits from sustained overcurrent
CN108292837B (zh) 2015-09-21 2020-01-17 西普托特技术有限责任公司 用于保护电路的单晶体管器件以及方法
DE102017219551A1 (de) * 2017-11-03 2019-05-09 Continental Teves Ag & Co. Ohg Verpolschutzanordnung, Verfahren zum Betrieb der Verpolschutzanordnung und korrespondierende Verwendung
CN108111031B (zh) * 2018-02-06 2024-02-06 苏州力生美半导体有限公司 非隔离式的单芯片ac/dc开关电源控制电路
US11309887B2 (en) 2018-02-09 2022-04-19 Delta Electronics, Inc. Conversion circuit
US10734882B2 (en) * 2018-02-09 2020-08-04 Delta Electronics, Inc. Conversion circuit
US10784768B2 (en) 2018-02-09 2020-09-22 Delta Electronics, Inc. Conversion circuit and conversion circuitry
US10784770B2 (en) 2018-02-09 2020-09-22 Delta Electronics, Inc. Conversion circuit
CN108512535B (zh) * 2018-03-29 2022-01-18 华南理工大学 采用正温度系数热敏电阻补偿的可控硅触发电路
US20190363077A1 (en) * 2018-05-25 2019-11-28 Getac Technology Corporation Electrostatic discharge protection circuit
ES2754800A1 (es) * 2018-10-16 2020-04-20 Univ Miguel Hernandez Dispositivo autoajustable de proteccion de corriente continua
TWI670936B (zh) 2018-10-22 2019-09-01 瑞昱半導體股份有限公司 介面電路以及控制介面電路內之開關電路的方法
CN111130328B (zh) * 2018-10-31 2021-12-28 瑞昱半导体股份有限公司 介面电路以及控制介面电路内的开关电路的方法
CN111224373B (zh) * 2018-11-27 2023-01-06 市光法雷奥（佛山）汽车照明系统有限公司 保护电路、电路及其操作方法、相应的车灯和车辆
DE102018130034B4 (de) * 2018-11-28 2022-09-15 Eberspächer Controls Landau Gmbh & Co. Kg Verfahren zur Überprüfung der Funktionsfähigkeit einer Trennschalteranordnung
JP7175172B2 (ja) * 2018-12-12 2022-11-18 エイブリック株式会社 基準電圧発生装置
EP3675338A3 (en) * 2018-12-28 2020-10-07 Delta Electronics, Inc. Conversion circuit and conversion circuitry
FR3097985A1 (fr) * 2019-06-28 2021-01-01 Stmicroelectronics (Grenoble 2) Sas Compensation de chute de tension de câble
TWI734221B (zh) * 2019-10-16 2021-07-21 立積電子股份有限公司 射頻裝置及其電壓產生裝置
WO2021209650A1 (es) * 2020-04-14 2021-10-21 Ridelin S.L. Circuito de alimentación, dispositivo de seguridad e instalación fotovoltaica
DE102020208058A1 (de) * 2020-06-29 2021-12-30 Siemens Aktiengesellschaft Gleichrichter, Energieversorgungsgerät und Anlage
US11381079B1 (en) 2021-01-27 2022-07-05 Leach International Corporation System for protecting electromechanical switchgears and protection circuits in high-voltage applications
JP7470084B2 (ja) * 2021-09-10 2024-04-17 株式会社東芝 電子回路、電子システム及び駆動方法
US20230170901A1 (en) * 2021-11-23 2023-06-01 Drexel University Fault current bypass based solid state circuit breakers and active clamping snubbers for dc circuit breakers
TWI809662B (zh) * 2022-01-18 2023-07-21 廣達電腦股份有限公司 電子裝置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0197965B1 (en) * 1984-10-01 1991-01-16 AT&T Corp. A field effect transistor current source
KR930703726A (ko) * 1991-01-07 1993-11-30 죤 에버트 벤숀 과전류 보호장치
KR20120072355A (ko) * 2010-12-23 2012-07-03 페어차일드 세미컨덕터 코포레이션 패스 트랜지스터 게이트 전압에 대한 다중 레벨 제어

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3603811A (en) 1969-12-09 1971-09-07 American Optical Corp Two-terminal bipolar self-powered low current limiter
US4376986A (en) 1981-09-30 1983-03-15 Burroughs Corporation Double Lambda diode memory cell
US4744369A (en) * 1986-10-06 1988-05-17 Cherne Medical, Inc. Medical current limiting circuit
JPS6447218A (en) * 1987-08-14 1989-02-21 Mitsubishi Electric Corp Semiconductor interrupter
US4972136A (en) * 1989-11-07 1990-11-20 The United States Of America As Represented By The Secretary Of The Navy Linear power regulator with current limiting and thermal shutdown and recycle
US5191279A (en) 1990-03-15 1993-03-02 Ixys Corporation Current limiting method and apparatus
TW214020B (ko) 1990-10-12 1993-10-01 Raychem Ltd
GB9027111D0 (en) 1990-12-13 1991-02-06 Raychem Ltd Circuit protection device
US5319515A (en) 1990-10-12 1994-06-07 Raychem Limited Circuit protection arrangement
GB9114717D0 (en) * 1991-07-08 1991-08-28 Raychem Ltd Circuit protection arrangement
US5157289A (en) 1991-07-29 1992-10-20 Grumman Aerospace Corporation FET adaptive limiter with high current FET detector
US5291123A (en) 1992-09-09 1994-03-01 Hewlett-Packard Company Precision reference current generator
JP3084982B2 (ja) 1992-11-25 2000-09-04 富士電機株式会社 半導体装置
US5283707A (en) 1992-11-27 1994-02-01 Northern Telecom Limited Inrush current limiting circuit
US5539610A (en) * 1993-05-26 1996-07-23 Siliconix Incorporated Floating drive technique for reverse battery protection
US5742463A (en) 1993-07-01 1998-04-21 The University Of Queensland Protection device using field effect transistors
US6049447A (en) 1993-09-08 2000-04-11 Siemens Ag Current limiting device
US5581433A (en) 1994-04-22 1996-12-03 Unitrode Corporation Electronic circuit breaker
US5585991A (en) 1994-10-19 1996-12-17 Siliconix Incorporated Protective circuit for protecting load against excessive input voltage
DE19631751C1 (de) * 1996-08-06 1997-11-27 Siemens Ag Ansteuerschaltung für einen Leistungs-FET mit sourceseitiger Last
US5748422A (en) * 1996-10-03 1998-05-05 General Motors Corporation Power latch circuit with overvoltage protection
JP3096260B2 (ja) 1997-07-22 2000-10-10 エス・オー・シー株式会社 リセッタブル過電流保護回路素子
FR2766984B1 (fr) 1997-08-01 1999-09-03 Commissariat Energie Atomique Dispositif de protection d'une charge electrique et circuit d'alimentation comportant un tel dispositif
US5805393A (en) 1997-08-29 1998-09-08 Raychem Corporation Overcurrent protection circuit with improved PTC trip endurance
US6331763B1 (en) 1998-04-15 2001-12-18 Tyco Electronics Corporation Devices and methods for protection of rechargeable elements
US5986902A (en) * 1998-06-16 1999-11-16 Lucent Technologies Inc. Integrated protection circuit, method of providing current-limiting and short-circuit protection and converter employing the same
US6181541B1 (en) 1998-10-22 2001-01-30 Shukri Souri Transistor-PTC circuit protection devices
JP3487780B2 (ja) * 1999-03-01 2004-01-19 株式会社岡村研究所 接続切り換え制御キャパシタ電源装置
FI115426B (fi) 2000-12-22 2005-04-29 Iws Int Oy Kulkuneuvon sähkönjakelujärjestelmän älykäs sulakerasia
US20020125507A1 (en) 2001-03-07 2002-09-12 Washburn James Ray Interruptable high-voltage current limiter suitable for monolithic integration
FR2830379B1 (fr) * 2001-10-03 2004-08-06 Agence Spatiale Europeenne Dispositif de protection d'une source de tension et d'une charge alimentee par la source de tension
AUPS045702A0 (en) 2002-02-12 2002-03-07 Fultech Pty Ltd A protection device
TWI225327B (en) * 2003-09-10 2004-12-11 Benq Corp Power protection device and the electronic device having the same
JP4159503B2 (ja) * 2004-04-22 2008-10-01 新電元工業株式会社 過電流保護装置
US7015680B2 (en) 2004-06-10 2006-03-21 Micrel, Incorporated Current-limiting circuitry
US7342433B2 (en) * 2004-11-09 2008-03-11 Fultec Semiconductor, Inc. Apparatus and method for enhanced transient blocking
US7492566B2 (en) 2005-01-14 2009-02-17 Bourns, Inc. Low resistance transient blocking unit
US7928702B2 (en) 2005-04-13 2011-04-19 International Rectifier Corporation Driving circuit for use with high voltage depletion-mode semiconductor switches
US20060238936A1 (en) 2005-04-25 2006-10-26 Blanchard Richard A Apparatus and method for transient blocking employing relays
US7576962B2 (en) 2005-06-16 2009-08-18 Bourns, Inc. Transient blocking apparatus with reset
US20070146020A1 (en) * 2005-11-29 2007-06-28 Advanced Analogic Technologies, Inc High Frequency Power MESFET Gate Drive Circuits
JP5022668B2 (ja) * 2006-10-25 2012-09-12 オンセミコンダクター・トレーディング・リミテッド Ｄｃ／ｄｃコンバータ
US7489182B2 (en) * 2007-05-17 2009-02-10 Richtek Technology Corporation Charge pump start up circuit and method thereof
US7602228B2 (en) * 2007-05-22 2009-10-13 Semisouth Laboratories, Inc. Half-bridge circuits employing normally on switches and methods of preventing unintended current flow therein
US7903382B2 (en) 2007-06-19 2011-03-08 General Electric Company MEMS micro-switch array based on current limiting enabled circuit interrupting apparatus
US8139329B2 (en) 2007-08-03 2012-03-20 Linear Technology Corporation Over-voltage protection circuit
US8643055B2 (en) 2007-09-26 2014-02-04 Stmicroelectronics N.V. Series current limiter device
US20090174362A1 (en) * 2008-01-03 2009-07-09 F.D. Richardson Enterprises, Inc. Doing Business As Richardson Jumpstarters Method and apparatus for providing supplemental power to an engine
US8223467B2 (en) 2008-02-11 2012-07-17 Bourns, Inc. Transient blocking unit using normally-off device to detect current trip threshold
US7777553B2 (en) * 2008-04-08 2010-08-17 Infineon Technologies Austria Ag Simplified switching circuit
WO2009128942A1 (en) 2008-04-16 2009-10-22 Bourns, Inc. Current limiting surge protection device
US8169763B2 (en) 2008-06-26 2012-05-01 Bourns, Inc. Transient blocking unit having an enhancement mode device in the primary current path
US8004122B2 (en) * 2008-08-13 2011-08-23 Zarlink Semiconductor (U.S.) Inc. Bootstrap supply for switched mode power converter
CN101594048B (zh) 2009-03-19 2011-01-19 深圳市联德合微电子有限公司 一种具有过流保护功能的pwm型降压变换器
US8830644B2 (en) * 2009-04-28 2014-09-09 Semiconductor Components Industries, Llc Method for providing over current protection and circuit
US9755630B2 (en) * 2009-04-30 2017-09-05 The United States of America as represented by the Secretary of the Government Solid-state circuit breakers and related circuits
US8729739B2 (en) 2010-04-28 2014-05-20 The United States Of America As Represented By The Secretary Of The Navy Bi-directional circuit breaker
US8004806B2 (en) 2009-05-04 2011-08-23 United Silicon Carbide, Inc. Solid-state disconnect device
US7948729B2 (en) * 2009-06-29 2011-05-24 Summit Microelectronics, Inc. Method and circuit for over-current protection
WO2011015903A1 (en) 2009-08-06 2011-02-10 Freescale Semiconductor, Inc. Electronic device with protection circuit
US8289664B2 (en) 2010-03-08 2012-10-16 Pass & Seymour, Inc. Protective device for an electrical supply facility
US8861164B2 (en) * 2011-02-04 2014-10-14 Fairchild Semiconductor Corporation Integrated overdrive and overvoltage protection device
JP5694020B2 (ja) 2011-03-18 2015-04-01 トランスフォーム・ジャパン株式会社 トランジスタ回路
US8618864B2 (en) * 2011-04-18 2013-12-31 Steven Andrew Robbins Self-powered active rectifier circuit and related method of operation for photovoltaic solar power arrays
US8537517B1 (en) 2011-04-26 2013-09-17 Manufacturing Networks Incorporated System and method for fast-acting power protection
US8635765B2 (en) 2011-06-15 2014-01-28 International Business Machines Corporation Method of forming micro-electrical-mechanical structure (MEMS)
US8570713B2 (en) 2011-06-29 2013-10-29 General Electric Company Electrical distribution system including micro electro-mechanical switch (MEMS) devices
JP5236822B1 (ja) * 2012-01-30 2013-07-17 シャープ株式会社 ドライバ回路
JP5889723B2 (ja) * 2012-06-07 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置
CN104335437B (zh) * 2012-06-15 2017-08-01 苹果公司 电子设备电力保护电路
US8933461B2 (en) * 2012-08-09 2015-01-13 Texas Instruments Incorporated III-nitride enhancement mode transistors with tunable and high gate-source voltage rating
US9310819B2 (en) * 2012-09-07 2016-04-12 Infineon Technologies Americas Corp. Power converter including integrated driver providing overcurrent protection
JP2014121199A (ja) * 2012-12-18 2014-06-30 Asahi Kasei Electronics Co Ltd トランジスタの駆動回路及びそれを用いた半導体遮断器並びにその遮断制御方法
US9692408B2 (en) 2012-12-21 2017-06-27 Gan Systems Inc. Devices and systems comprising drivers for power conversion circuits
JP6110133B2 (ja) * 2012-12-27 2017-04-05 ルネサスエレクトロニクス株式会社 半導体装置および電子制御装置
EP2768102B1 (en) * 2013-02-13 2016-02-10 General Electric Technology GmbH Circuit interruption device
JP2015012706A (ja) * 2013-06-28 2015-01-19 旭化成エレクトロニクス株式会社 トランジスタの駆動回路及びそれを用いた半導体遮断器並びにその遮断制御方法
CN203415972U (zh) * 2013-07-08 2014-01-29 中国航空无线电电子研究所 输入电压浪涌抑制电路
US9484799B2 (en) 2014-01-17 2016-11-01 Linear Technology Corporation Switched capacitor DC-DC converter with reduced in-rush current and fault protection
FR3016751B1 (fr) 2014-01-21 2017-10-06 Mersen France Sb Sas Dispositif de protection d'un circuit contre des surtensions et organe d'alimentation electrique comprenant un tel dispositif
WO2015124884A1 (en) * 2014-02-18 2015-08-27 Ge Aviation Systems Limited Method for limiting current in a circuit
US9543751B2 (en) 2014-03-27 2017-01-10 Illinois Institute Of Technology Self-powered DC solid state circuit breakers
JP6508980B2 (ja) 2015-03-03 2019-05-08 ナカ工業株式会社 手摺用ブラケット
DE102015110893B3 (de) 2015-07-06 2016-03-24 Sartorius Stedim Biotech Gmbh Verfahren zum Messen einer Mehrzahl von Zustandsparametern eines in einem Behälter enthaltenen Fluids
US10205313B2 (en) 2015-07-24 2019-02-12 Symptote Technologies, LLC Two-transistor devices for protecting circuits from sustained overcurrent
CN108292837B (zh) 2015-09-21 2020-01-17 西普托特技术有限责任公司 用于保护电路的单晶体管器件以及方法
US9490798B1 (en) 2015-10-21 2016-11-08 Agileswitch, Llc Gate drive control system for SiC and IGBT power devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0197965B1 (en) * 1984-10-01 1991-01-16 AT&T Corp. A field effect transistor current source
KR930703726A (ko) * 1991-01-07 1993-11-30 죤 에버트 벤숀 과전류 보호장치
KR20120072355A (ko) * 2010-12-23 2012-07-03 페어차일드 세미컨덕터 코포레이션 패스 트랜지스터 게이트 전압에 대한 다중 레벨 제어

Also Published As

Publication number Publication date
EP3353870A4 (en) 2019-09-11
CN110994547A (zh) 2020-04-10
US11962141B2 (en) 2024-04-16
JP6651186B2 (ja) 2020-02-19
JP2018531577A (ja) 2018-10-25
JP6836292B2 (ja) 2021-02-24
CN108292837B (zh) 2020-01-17
US20200366082A1 (en) 2020-11-19
US20180248353A1 (en) 2018-08-30
WO2017053333A1 (en) 2017-03-30
JP7071766B2 (ja) 2022-05-19
KR102521293B1 (ko) 2023-04-12
KR101954213B1 (ko) 2019-03-05
US11355916B2 (en) 2022-06-07
EP3353870A1 (en) 2018-08-01
JP2020054233A (ja) 2020-04-02
CN110994547B (zh) 2022-04-01
US10770883B2 (en) 2020-09-08
US20230352927A1 (en) 2023-11-02
JP2021072772A (ja) 2021-05-06
KR20180042866A (ko) 2018-04-26
US11611206B2 (en) 2023-03-21
EP3353870B1 (en) 2023-06-07
US20220302695A1 (en) 2022-09-22
CN108292837A (zh) 2018-07-17

Similar Documents

Publication Publication Date Title
KR101954213B1 (ko) 회로 보호 및 자가촉매적 전압 변환을 위한 단일 트랜지스터 장치
JP2018531577A6 (ja) 回路を保護するための単一トランジスタデバイスおよびそのための自己触媒電圧変換
TWI506907B (zh) 整合的過電流及過電壓保護裝置及用於過電流及過電壓保護之方法
US10283972B2 (en) Control circuit and method of battery branch in battery system
EP2632048A1 (en) System and method for controlling solid state circuit breakers
US10756538B2 (en) Current limiting for high current drivers
CN210003439U (zh) 点火系统及点火电路
WO2001048578A1 (en) Voltage regulator with improved transient response
JP2011211893A (ja) 遠隔電力制御装置およびその運転方法
US20070035906A1 (en) Transient blocking unit
CN112840517B (zh) 用于低压直流（lvdc）电网的电气保护装置
CN112068633B (zh) 浪涌电流保护电路和固态继电器
EP3714521A1 (en) Protection circuit for a shunt resistor and instrumentation device
CN217469755U (zh) 低电压电源防护电路
US7978455B2 (en) Adaptive transient blocking unit

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant