KR20180084039A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20180084039A
KR20180084039A KR1020187011035A KR20187011035A KR20180084039A KR 20180084039 A KR20180084039 A KR 20180084039A KR 1020187011035 A KR1020187011035 A KR 1020187011035A KR 20187011035 A KR20187011035 A KR 20187011035A KR 20180084039 A KR20180084039 A KR 20180084039A
Authority
KR
South Korea
Prior art keywords
layer
sintered layer
electrode
sintered
sintering
Prior art date
Application number
KR1020187011035A
Other languages
English (en)
Other versions
KR102346773B1 (ko
Inventor
게이스케 오쿠무라
사토시 혼다
Original Assignee
닛토덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛토덴코 가부시키가이샤 filed Critical 닛토덴코 가부시키가이샤
Publication of KR20180084039A publication Critical patent/KR20180084039A/ko
Application granted granted Critical
Publication of KR102346773B1 publication Critical patent/KR102346773B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/01—Manufacture or treatment
    • H01L35/34—
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B22—CASTING; POWDER METALLURGY
    • B22F—WORKING METALLIC POWDER; MANUFACTURE OF ARTICLES FROM METALLIC POWDER; MAKING METALLIC POWDER; APPARATUS OR DEVICES SPECIALLY ADAPTED FOR METALLIC POWDER
    • B22F3/00—Manufacture of workpieces or articles from metallic powder characterised by the manner of compacting or sintering; Apparatus specially adapted therefor ; Presses and furnaces
    • B22F3/10—Sintering only
    • H01L35/08—
    • H01L35/24—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/81—Structural details of the junction
    • H10N10/817—Structural details of the junction the junction being non-separable, e.g. being cemented, sintered or soldered
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/85—Thermoelectric active materials
    • H10N10/856—Thermoelectric active materials comprising organic compositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N19/00—Integrated devices, or assemblies of multiple devices, comprising at least one thermoelectric or thermomagnetic element covered by groups H10N10/00 - H10N15/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/85—Thermoelectric active materials
    • H10N10/851—Thermoelectric active materials comprising inorganic compositions
    • H10N10/852—Thermoelectric active materials comprising inorganic compositions comprising tellurium, selenium or sulfur

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Laminated Bodies (AREA)
  • Die Bonding (AREA)

Abstract

반도체 소자를 2 장의 절연 기판 사이에 두도록 고정시킬 때에, 반도체 소자의 위치 어긋남이나 경사가 발생하는 것을 억제하는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것.
제 1 절연 기판에 형성된 제 1 전극 상에, 제 1 소결전층을 개재하여 반도체 소자가 임시 접착된 적층체를 얻는 공정 A 와, 공정 A 후, 반도체 소자를, 제 1 소결전층과는 반대측에 형성된 제 2 소결전층을 개재하여, 제 2 절연 기판에 형성된 제 2 전극 상에 임시 접착하여, 반도체 장치 전구체를 얻는 공정 B 와, 공정 B 후, 제 1 소결전층과 제 2 소결전층을 동시에 가열하여, 반도체 소자를, 제 1 전극 및 제 2 전극에 접합하는 공정 C 를 포함하는 반도체 장치의 제조 방법.

Description

반도체 장치의 제조 방법
본 발명은, 열전 변환 모듈 등의 반도체 장치의 제조 방법에 관한 것이다.
종래, 열전 변환 모듈로는, 복수의 P 형 열전 소자와 N 형 열전 소자를 교대로 나열하고, 이것들을 2 장의 절연 기판 사이에 두고 고정시킨 구조인 것이 존재한다 (예를 들어, 특허문헌 1 참조). 절연 기판에는, 열전 소자에 대응하는 위치에 전극이 형성되어 있고, P 형 열전 소자와 N 형 열전 소자가 순차 직렬로 전기적으로 접속되어 있다.
특허문헌 1 에는, 이와 같은 열전 변환 모듈의 제조 방법으로서, 절연 기판 및 열전 소자에 부착된 땜납 도금의 적어도 어느 것에 고점착 플럭스를 도포하여 절연 기판에 열전 소자를 임시 고정시키고, 그 후에 열을 가하여 땜납 도금에 의해 납땜하는 것이 기재되어 있다.
특허문헌 1 에서는, 일방의 절연 기판의 전극에 열전 소자의 일방의 면을 임시 고정시킨 후, 가열하여 접합하고 있다. 그 후, 타방의 절연 기판의 전극을 열전 소자의 타방의 면에 접합하고 있다.
일본 공개특허공보 평04-10674호
그러나, 특허문헌 1 의 방법에서는, 접합에 땜납을 사용하고 있으므로, 타방을 접합하기 위해서 가열을 하면, 이미 접합이 완료된 다른 일방도 가열되고 땜납이 재용융되어, 열전 소자의 위치 어긋남이나 경사가 발생할 우려가 있다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 그 목적은, 반도체 소자를 2 장의 절연 기판 사이에 두도록 고정시킬 때에, 반도체 소자의 위치 어긋남이나 경사가 발생하는 것을 억제하는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것에 있다.
본원 발명자들은, 상기 종래의 문제점을 해결하기 위하여, 반도체 장치의 제조 방법에 대해 검토하였다. 그 결과, 하기의 구성을 채용함으로써, 반도체 소자의 위치 어긋남이나 경사가 발생하는 것을 억제하는 것이 가능한 것을 알아내어, 본 발명을 완성시키기에 이르렀다.
즉, 본 발명에 관련된 반도체 장치의 제조 방법은,
제 1 절연 기판에 형성된 제 1 전극 상에, 제 1 소결전층 (燒結前層) 을 개재하여 반도체 소자가 임시 접착된 적층체를 얻는 공정 A 와,
상기 공정 A 후, 상기 반도체 소자를, 상기 제 1 소결전층과는 반대측에 형성된 제 2 소결전층을 개재하여, 제 2 절연 기판에 형성된 제 2 전극 상에 임시 접착하여, 반도체 장치 전구체를 얻는 공정 B 와,
상기 공정 B 후, 상기 제 1 소결전층과 상기 제 2 소결전층을 동시에 가열하여, 상기 반도체 소자를, 상기 제 1 전극 및 상기 제 2 전극에 접합하는 공정 C 를 포함하는 것을 특징으로 한다.
상기 구성에 의하면, 반도체 소자는, 먼저, 제 1 절연 기판에 형성된 제 1 전극과, 제 2 절연 기판에 형성된 제 2 전극에 임시 접착된 상태가 된다. 그 후, 제 1 소결전층과 제 2 소결전층이 동시에 가열되어, 상기 반도체 소자는, 상기 제 1 전극 및 상기 제 2 전극에 접합된다. 요컨대, 1 회의 가열에 의해, 반도체 소자와 제 1 전극이 접합되고, 또한, 반도체 소자와 제 2 전극이 접합된다. 1 회의 가열에 의해 반도체 소자의 양면의 접합이 완료되기 때문에, 소결전층의 재용융과 같은 경우가 발생하지 않는다. 그 결과, 반도체 소자의 위치 어긋남이나 경사가 발생하는 것을 억제할 수 있다.
또, 제 1 소결전층 및 제 2 소결전층에 임시 접착하기 때문에, 반도체 소자의 전도 (轉倒) 방지용의 형틀 등을 사용할 필요가 없다. 그 결과, 형틀이 닿거나 하는 것 등에 의한 반도체 소자의 파손을 방지할 수 있다.
또, 접합재로서의 제 1 소결전층 및 제 2 소결전층을 사용하여 임시 접착하기 때문에, 별도로, 임시 고정용의 테이프나 접착제를 필요로 하지 않는다. 따라서, 경제적으로 우수하다.
상기 구성에 있어서는, 상기 공정 A 후, 또한, 상기 공정 B 전의 단계에서, 상기 반도체 소자는, 일방의 면에 제 1 소결전층이 적층되어 있고, 타방의 면에 제 2 소결전층이 적층되어 있는 것이 바람직하다.
상기 공정 A 후, 또한, 상기 공정 B 전의 단계에서, 상기 반도체 소자의 일방의 면에 제 1 소결전층이 적층되어 있고, 타방의 면에 제 2 소결전층이 적층되어 있으면, 상기 공정 A 후, 제 2 소결전층을 형성하는 공정을 실시하지 않고, 상기 공정 B 를 실시할 수 있다.
상기 구성에 있어서, 일방의 면에 제 1 소결전층이 적층되어 있고, 타방의 면에 제 2 소결전층이 적층되어 있는 상기 반도체 소자는, 하기 공정 X 및 공정 Y에 의해 얻는 것이 바람직하다.
반도체 웨이퍼의 일방의 면에 제 1 소결전층을 형성하고, 타방의 면에 제 2 소결전층을 형성하여, 양면에 소결전층이 형성된 반도체 웨이퍼를 얻는 공정 X,
상기 공정 X 에서 얻어진, 양면에 소결전층이 형성된 반도체 웨이퍼를 개편화하는 공정 Y.
상기 구성에 의하면, 반도체 웨이퍼의 양면에 소결전층이 형성된 상태에서 개편화되기 때문에, 양면에 소결전층이 형성된 반도체 소자를 효율적으로 얻을 수 있다.
상기 구성에 있어서, 상기 제 1 소결전층 및 상기 제 2 소결전층은, 금속계 화합물을 함유하는 것이 바람직하다.
상기 제 1 소결전층 및 상기 제 2 소결전층이 금속계 화합물을 함유하면, 접합 후에는, 전기 저항이 적은 양호한 전기적 접속이 된다.
상기 구성에 있어서, 상기 공정 X 는, 반도체 웨이퍼의 일방의 면에 시트상의 제 1 소결전층을 적층하고, 타방의 면에 시트상의 제 2 소결전층을 적층하여, 양면에 소결전층이 형성된 반도체 웨이퍼를 얻는 공정인 것이 바람직하다.
시트상의 소결전층은, 두께가 비교적 균일하다. 따라서, 상기 구성에 의하면, 시트상의 소결전층을 사용하므로, 반도체 소자의 경사를 보다 억제할 수 있다.
상기 구성에 있어서, 상기 반도체 소자는, 열전 소자인 것이 바람직하다.
상기 반도체 소자가 열전 소자이면, 열전 소자의 위치 어긋남이나 경사가 억제된 열전 변환 모듈로 할 수 있다.
도 1 은, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 2 는, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 3 은, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 4 는, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 5 는, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 6 은, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 7 은, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 8 은, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 9 는, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 10 은, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 11 은, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 12 는, 하중-변위 곡선의 일례를 나타내는 도면이다.
도 13 은, 압자의 투영 화상을 설명하기 위한 도면이다.
이하, 본 실시형태에 관련된 반도체 장치의 제조 방법에 대해 도면을 참조하면서 설명하지만, 그 전에, 본 실시형태에서 사용하는 제 1 소결전층 및 제 2 소결전층에 대해 설명한다.
(제 1 소결전층)
본 실시형태에 관련된 제 1 소결전층 (52) (도 1, 도 4 참조) 은, 가열에 의해 소결층이 되는 층이다.
본 실시형태에서는, 제 1 소결전층이, 가열에 의해 소결층이 되는 층이 1 층 인 경우에 대해 설명하지만, 본 발명은 이 예에 한정되지 않는다. 본 발명에 있어서의, 가열에 의해 소결층이 되는 층은, 가열에 의해 소결층이 되는 층을 복수 적층한 구성이어도 된다.
제 1 소결전층 (52) 의 두께는, 5 ㎛ ∼ 200 ㎛ 인 것이 바람직하고, 보다 바람직하게는 10 ㎛ ∼ 150 ㎛ 이며, 더욱 바람직하게는 15 ㎛ ∼ 100 ㎛ 이다. 가열 전의 제 1 소결전층 (52) 의 두께를 상기 범위로 함으로써, 시트 형상의 유지와 두께 균일성을 확보할 수 있다.
제 1 소결전층 (52) 을, 평행 평판 프레스로, 0.5 ㎫, 10 초, 80 ℃ 의 조건에서, 테스트 칩 (반도체 칩, 세로 2 ㎜ × 가로 2 ㎜, 두께 3 ㎜) 에 첩부한 후의 실온 (24 ℃) 에서의 셰어 강도 (임시 접착시를 상정한 셰어 강도) 는, 0.01 ㎫ ∼ 1.0 ㎫ 의 범위 내인 것이 바람직하고, 보다 바람직하게는 0.1 ㎫ ∼ 0.9 ㎫ 의 범위 내이다.
구체적으로는, 노드슨·어드밴스드·테크놀로지 주식회사 (구 : 데이지·재팬 주식회사) 제조의, 울트라 파인 피치 본딩 대응 본드 테스터 시리즈 5000 을 사용하여, 이하에 나타내는 조건에서 측정한 값이다.
＜셰어 강도 측정 조건＞
로드 셀 : BS250
측정 레인지 : 250 g
시험 종류 : 파괴 시험
테스트 스피드 : 100 ㎛/s
강하 스피드 : 100 ㎛/s
테스트 높이 : 100 ㎛
툴 이동량 : 2000 ㎛
파괴 인식점 : 높음 (90 ％)
제 1 소결전층 (52) 을, 평행 평판 프레스로, 0.5 ㎫, 10 초, 80 ℃ 의 조건에서, 테스트 칩 (반도체 칩, 세로 2 ㎜ × 가로 2 ㎜, 두께 3 ㎜) 에 첩부한 후, 추가로, 평행 평판 프레스로, 1 ㎫, 90 초, 300 ℃ 의 조건에서 가열한 후의 실온 (24 ℃) 에서의 셰어 강도 (가열 접합 후를 상정한 셰어 강도) 는, 2 ㎫ ∼ 100 ㎫ 의 범위 내인 것이 바람직하고, 보다 바람직하게는 10 ㎫ ∼ 90 ㎫ 의 범위 내이다.
구체적으로는, 노드슨·어드밴스드·테크놀로지 주식회사 (구 : 데이지·재팬 주식회사) 제조의, 만능형 본드 테스터 시리즈 4000 을 사용하고, 이하에 나타내는 조건에서 측정한 값이다.
＜셰어 강도 측정 조건＞
로드 셀 : DS100 ㎏
측정 레인지 : 100 ㎏
시험 종류 : 파괴 시험
테스트 스피드 : 100 ㎛/s
강하 스피드 : 100 ㎛/s
테스트 높이 : 100 ㎛
툴 이동량 : 2000 ㎛
파괴 인식점 : 높음 (90 ％)
제 1 소결전층 (52) 은, 하기 가열 조건 A 에 의해 가열한 후의 경도가, 나노 인덴터를 사용한 계측에 있어서, 1.5 ㎬ ∼ 10 ㎬ 의 범위 내인 것이 바람직하다. 상기 경도는, 2.0 ㎬ ∼ 8 ㎬ 의 범위 내인 것이 보다 바람직하고, 2.5 ㎬ ∼ 7 ㎬ 의 범위 내인 것이 더욱 바람직하다. 하기 가열 조건 A 는, 제 1 소결전층 (52) 이 가열에 의해 소결층이 되는 조건을 상정하여 규정한 가열 조건이다. 나노 인덴터를 사용한 경도의 계측 방법은, 실시예에 기재된 방법에 따른다.
＜가열 조건 A＞
제 1 소결전층 (52) 을, 10 ㎫ 의 가압 하에서, 80 ℃ 에서 300 ℃ 까지 승온 속도 1.5 ℃/초로 승온한 후, 300 ℃ 에서 2.5 분간 유지한다.
상기 경도가 1.5 ㎬ 이상이면, 제 1 소결전층 (52) 을 가열하여 얻어지는 소결층은 강고한 것이 된다. 또, 상기 경도가 10 ㎬ 이하이면, 제 1 소결전층 (52) 을 가열하여 얻어지는 소결층은 적당한 유연성을 갖게 된다.
상기 경도는, 금속 미립자의 종류, 함유량, 평균 입경, 열 분해성 바인더의 종류, 함유량, 저비점 바인더의 종류, 함유량, 가열에 의해 소결층을 형성할 때의 가열 조건 (예를 들어, 온도, 시간, 승온 속도 등), 소결층을 형성할 때의 분위기(대기 분위기, 질소 분위기, 또는, 환원 가스 분위기 등) 에 의해 컨트롤할 수 있다.
제 1 소결전층 (52) 은, 하기 가열 조건 A 에 의해 가열한 후의 탄성률이, 나노 인덴터를 사용한 계측에 있어서, 30 ㎬ ∼ 150 ㎬ 의 범위 내인 것이 바람직하다. 상기 탄성률은, 35 ㎬ ∼ 120 ㎬ 의 범위 내인 것이 보다 바람직하고, 40 ㎬ ∼ 100 ㎬ 의 범위 내인 것이 더욱 바람직하다. 하기 가열 조건 A 는, 제 1 소결전층 (52) 이 가열에 의해 소결층이 되는 조건을 상정하여 규정한 가열 조건이다. 나노 인덴터를 사용한 탄성률의 계측 방법은, 실시예에 기재된 방법에 따른다.
＜가열 조건 A＞
제 1 소결전층 (52) 을, 10 ㎫ 의 가압 하에서, 80 ℃ 에서 300 ℃ 까지 승온 속도 1.5 ℃/초로 승온한 후, 300 ℃ 에서 2.5 분간 유지한다.
상기 탄성률이 30 ㎬ 이상이면, 제 1 소결전층 (52) 을 가열하여 얻어지는 소결층은 강고한 것이 된다. 또, 상기 탄성률이 150 ㎬ 이하이면, 제 1 소결전층 (52) 을 가열하여 얻어지는 소결층은 적당한 유연성을 갖게 된다.
상기 탄성률은, 금속 미립자의 종류, 함유량, 평균 입경, 열 분해성 바인더의 종류, 함유량, 저비점 바인더의 종류, 함유량, 가열에 의해 소결층을 형성할 때의 가열 조건 (예를 들어, 온도, 시간, 승온 속도 등), 소결층을 형성할 때의 분위기 (대기 분위기, 질소 분위기, 또는, 환원 가스 분위기 등) 에 의해 컨트롤할 수 있다.
제 1 소결전층 (52) 은, 하기 변형량 계측 방법 B 에 의한 변형량이, 1600 ㎚ ∼ 1900 ㎚ 의 범위 내인 것이 바람직하다. 상기 변형량은, 1620 ㎚ ∼ 1880 ㎚ 의 범위 내인 것이 보다 바람직하고, 1650 ㎚ ∼ 1850 ㎚ 의 범위 내인 것이 더욱 바람직하다.
＜변형량 계측 방법 B＞
(1) 제 1 소결전층 (52) 을, 10 ㎫ 의 가압 하에서, 80 ℃ 에서 300 ℃ 까지 승온 속도 1.5 ℃/초로 승온한 후, 300 ℃ 에서 2.5 분간 유지하여, 변형량 계측용의 층을 얻는 공정,
(2) 상기 변형량 계측용의 층을, 나노 인덴터를 사용하여 압입 깊이 2 ㎛ 로 압입하고, 압입을 해제한 후의, 압입 전으로부터의 변형량을 계측하는 공정.
보다 상세한 상기 변형량의 계측 방법은, 실시예에 기재된 방법에 따른다.
상기 변형량이 1900 ㎚ 이하이면, 얻어지는 소결층은 강고하고, 신뢰성이 향상된다. 한편, 상기 변형량이 1600 ㎚ 이상이면, 탄성 변형 영역을 갖기 때문에, 얻어지는 소결층의 신뢰성이 향상된다.
제 1 소결전층 (52) 은, 대기 분위기 하, 승온 속도 10 ℃/분의 조건에서, 23 ℃ 에서 400 ℃ 까지 승온을 실시한 후의 에너지 분산형 X 선 분석에 의해 얻어지는 탄소 농도가 15 중량％ 이하인 것이 바람직하고, 12 중량％ 이하인 것이 보다 바람직하며, 10 중량％ 이하인 것이 더욱 바람직하다. 상기 탄소 농도가 15 중량％ 이하이면, 제 1 소결전층 (52) 은, 400 ℃ 까지 승온을 실시한 후에는 유기물이 거의 존재하지 않는다. 그 결과, 가열 접합 공정 후에는, 내열성이 우수하여, 고온 환경에 있어서도 높은 신뢰성, 열 특성이 얻어진다.
제 1 소결전층 (52) 은, 대기 분위기 하, 승온 속도 10 ℃/분의 조건에서, 23 ℃ 에서 500 ℃ 까지 시차열 분석을 실시했을 때의 피크가 150 ∼ 350 ℃ 에 존재하는 것이 바람직하고, 170 ∼ 320 ℃ 에 존재하는 것이 보다 바람직하며, 180 ∼ 310 ℃ 에 존재하는 것이 더욱 바람직하다. 상기 피크가 150 ∼ 350 ℃ 에 존재하면, 유기물 (예를 들어, 제 1 소결전층 (52) 을 구성하는 수지 성분) 이 이 온도 영역에서 열 분해되고 있다고 할 수 있다. 그 결과, 가열 접합 공정 후의 내열성이 보다 우수하다.
제 1 소결전층 (52) 은, 금속계 화합물을 함유하는 것이 바람직하다. 상기 금속계 화합물로는, Au 계, Ag 계, Cu 계의 금속 미립자 등을 들 수 있다.
상기 금속 미립자로는, 소결성 금속 입자를 들 수 있다.
상기 소결성 금속 입자로는, 금속 미립자의 응집체를 바람직하게 사용할 수 있다. 금속 미립자로는, 금속으로 이루어지는 미립자 등을 들 수 있다. 상기 금속으로는, 금, 은, 구리, 산화은, 산화구리 등을 들 수 있다. 그 중에서도, 은, 구리, 산화은, 산화구리로 이루어지는 군에서 선택되는 적어도 1 종인 것이 바람직하다. 상기 금속 미립자가, 은, 구리, 산화은, 산화구리로 이루어지는 군에서 선택되는 적어도 1 종이면, 보다 바람직하게 가열 접합할 수 있다.
상기 소결성 금속 입자의 평균 입경은, 바람직하게는 0.0005 ㎛ 이상, 보다 바람직하게는 0.001 ㎛ 이상이다. 평균 입경의 하한으로서, 0.01 ㎛, 0.05 ㎛, 0.1 ㎛ 도 예시할 수 있다. 한편, 소결성 금속 입자의 평균 입경은, 바람직하게는 30 ㎛ 이하, 보다 바람직하게는 25 ㎛ 이하이다. 평균 입경의 상한으로서, 20 ㎛, 15 ㎛, 10 ㎛, 5 ㎛ 도 예시할 수 있다.
상기 소결성 금속 입자의 평균 입경은, 다음의 방법으로 측정한다. 즉, 상기 소결성 금속 입자를 SEM (주사형 전자 현미경) 으로 관찰하여, 평균 입자경을 계측한다. 또한, SEM 관찰은, 예를 들어, 소결성 금속 입자가 마이크로 사이즈인 경우, 5000 배로 관찰하고, 서브미크론 사이즈인 경우, 50000 배로 관찰하고, 나노 사이즈인 경우, 300000 배로 관찰하는 것이 바람직하다.
상기 소결성 금속 입자의 형상은 특별히 한정되지 않고, 예를 들어, 구상, 봉상, 인편상, 부정형상이다.
제 1 소결전층 (52) 은, 제 1 소결전층 (52) 전체에 대해 금속 미립자를 60 ∼ 98 중량％ 의 범위 내에서 함유하는 것이 바람직하다. 상기 금속 미립자의 함유량은, 65 ∼ 97 중량％ 의 범위 내인 것이 보다 바람직하고, 70 ∼ 95 중량％ 의 범위 내인 것이 더욱 바람직하다. 상기 금속 미립자를 60 ∼ 98 중량％ 의 범위 내에서 함유하면, 금속 미립자를 소결, 또는, 용융시켜 2 개의 것 (예를 들어, 반도체 소자와 전극) 을 접합시킬 수 있다.
제 1 소결전층 (52) 은, 저비점 바인더를 함유하는 것이 바람직하다. 상기 저비점 바인더는, 상기 금속 미립자의 취급을 용이하게 하기 위해서 사용된다. 또, 상기 저비점 바인더는, 임의의 기계적 물성을 조정하기 위해서도 사용된다. 구체적으로는, 상기 금속 미립자를 상기 저비점 바인더에 분산시킨 금속 미립자 함유 페이스트로서 사용할 수 있다.
상기 저비점 바인더는, 23 ℃ 에서 액상이다. 본 명세서에 있어서, 「액상」이란, 반액상을 포함한다. 구체적으로, 동적 점탄성 측정 장치 (레오미터)에 의한 점도 측정에 의한 23 ℃ 에 있어서의 점도가 100,000 Pa·s 이하인 것을 말한다.
점도 측정의 조건은, 하기와 같다.
레오미터 : Thermo SCIENTFIC 사 제조 MER III
지그 : 패러렐 플레이트 20 ㎜φ, 갭 100 ㎛, 전단 속도 1/초
상기 저비점 바인더의 구체예로는, 예를 들어, 펜탄올, 헥사놀, 헵탄올, 옥탄올, 1-데카놀, 에틸렌글리콜, 디에틸렌글리콜, 프로필렌글리콜, 부틸렌글리콜, α-테르피네올, 1,6-헥산디올, 이소보르닐시클로헥사놀 (MTPH) 등의 1 가 및 다가 알코올류, 에틸렌글리콜부틸에테르, 에틸렌글리콜페닐에테르, 디에틸렌글리콜메틸에테르, 디에틸렌글리콜에틸에테르, 디에틸렌글리콜부틸에테르, 디에틸렌글리콜이소부틸에테르, 디에틸렌글리콜헥실에테르, 트리에틸렌글리콜메틸에테르, 디에틸렌글리콜디메틸에테르, 디에틸렌글리콜디에틸에테르, 디에틸렌글리콜디부틸에테르, 디에틸렌글리콜부틸메틸에테르, 디에틸렌글리콜이소프로필메틸에테르, 트리에틸렌글리콜디메틸에테르, 트리에틸렌글리콜부틸메틸에테르, 프로필렌글리콜프로필에테르, 디프로필렌글리콜메틸에테르, 디프로필렌글리콜에틸에테르, 디프로필렌글리콜프로필에테르, 디프로필렌글리콜부틸에테르, 디프로필렌글리콜디메틸에테르, 트리 프로필렌글리콜메틸에테르, 트리프로필렌글리콜디메틸에테르 등의 에테르류, 에틸렌글리콜에틸에테르아세테이트, 에틸렌글리콜부틸에테르아세테이트, 디에틸렌글리콜에틸에테르아세테이트, 디에틸렌글리콜부틸에테르아세테이트, 디프로필렌글리콜메틸에테르아세테이트 (DPMA) 등을 들 수 있다. 이것들은 2 종 이상을 병용해도 된다. 그 중에서도, 비점이 상이한 2 종류를 병용하는 것이 바람직하다. 비점이 상이한 2 종류를 사용하면, 시트 형상의 유지 면에서 우수하다.
제 1 소결전층 (52) 은, 23 ℃ 에서 고형의 열 분해성 바인더를 함유하는 것이 바람직하다. 상기 열 분해성 바인더를 함유하면, 가열 접합 공정 전에는, 시트 형상을 유지하기 쉽다. 또, 가열 접합 공정시에 열 분해시키기 쉽다.
본 명세서에 있어서, 「고형」이란, 구체적으로 상기 레오미터에 의한 점도 측정에 의한 23 ℃ 에 있어서의 점도가 100,000 Pa·s 보다 큰 것을 말한다.
본 명세서에 있어서 「열 분해성 바인더」란, 가열 접합 공정에 있어서 열 분해시키는 것이 가능한 바인더를 말한다. 상기 열 분해성 바인더는, 가열 접합 공정 후에는, 소결층 (가열 후의 제 1 소결전층 (52)) 에 거의 잔존하지 않는 것이 바람직하다. 상기 열 분해성 바인더로는, 예를 들어, 제 1 소결전층 (52) 에 함유시켰다고 해도, 대기 분위기 하, 승온 속도 10 ℃/분의 조건에서, 23 ℃ 에서 400 ℃ 까지 승온을 실시한 후의 에너지 분산형 X 선 분석에 의해 얻어지는 탄소 농도가 15 중량％ 이하가 되는 재료를 들 수 있다. 예를 들어, 열 분해성 바인더로서, 보다 열 분해시키기 쉬운 재료를 채용하면, 비교적 함유량을 많게 해도, 가열 접합 공정 후에, 소결층 (가열 후의 제 1 소결전층 (52)) 에 거의 잔존시키지 않게 할 수 있다.
상기 열 분해성 바인더로는, 폴리카보네이트, 아크릴 수지, 에틸셀룰로오스, 폴리비닐알코올 등을 들 수 있다. 이들 재료는 단독으로, 또는, 2 종 이상을 혼합하여 사용할 수 있다. 그 중에서도, 열 분해성이 높다는 관점에서, 폴리카보네이트가 바람직하다.
상기 폴리카보네이트로는, 가열 접합 공정에 있어서 열 분해시키는 것이 가능한 것이면, 특별히 한정되지 않지만, 주사슬의 탄산 에스테르기 (-O-CO-O-) 사이에 방향족 화합물 (예를 들어, 벤젠 고리 등) 을 함유하지 않고, 지방족 사슬로 이루어지는 지방족 폴리카보네이트나, 주사슬의 탄산 에스테르기 (-O-CO-O-) 사이에 방향족 화합물을 함유하는 방향족 폴리카보네이트를 들 수 있다. 그 중에서도, 지방족 폴리카보네이트가 바람직하다.
상기 지방족 폴리카보네이트로는, 폴리에틸렌카보네이트, 폴리프로필렌카보네이트 등을 들 수 있다. 그 중에서도 시트 형성을 위한 바니시 제작에 있어서의 유기 용제에 대한 용해성의 관점에서, 폴리프로필렌카보네이트가 바람직하다.
상기 방향족 폴리카보네이트로는, 주사슬에 비스페놀 A 구조를 함유하는 것 등을 들 수 있다.
상기 폴리카보네이트의 중량 평균 분자량은, 10,000 ∼ 1,000,000 의 범위 내인 것이 바람직하다. 또한, 중량 평균 분자량은, GPC (겔·퍼미에이션·크로마토그래피) 에 의해 측정하고, 폴리스티렌 환산에 의해 산출된 값이다.
상기 아크릴 수지로는, 가열 접합 공정에 있어서 열 분해시키는 것이 가능한 범위에 있어서, 탄소수 30 이하, 특히 탄소수 4 ∼ 18 의 직사슬 혹은 분기의 알킬기를 갖는 아크릴산 또는 메타크릴산의 에스테르의 1 종 또는 2 종 이상을 성분으로 하는 중합체 (아크릴 공중합체) 등을 들 수 있다. 상기 알킬기로는, 예를 들어 메틸기, 에틸기, 프로필기, 이소프로필기, n-부틸기, t-부틸기, 이소부틸기, 아밀기, 이소아밀기, 헥실기, 헵틸기, 시클로헥실기, 2-에틸헥실기, 옥틸기, 이소 옥틸기, 노닐기, 이소노닐기, 데실기, 이소데실기, 운데실기, 라우릴기, 트리데실기, 테트라데실기, 스테아릴기, 옥타데실기, 또는 도데실기 등을 들 수 있다.
또, 중합체 (아크릴 공중합체) 를 형성하는 다른 모노머로는, 특별히 한정되는 것이 아니고, 예를 들어 아크릴산, 메타크릴산, 카르복시에틸아크릴레이트, 카르복시펜틸아크릴레이트, 이타콘산, 말레산, 푸마르산 혹은 크로톤산 등과 같은 카르복실기 함유 모노머, 무수 말레산 혹은 무수 이타콘산 등과 같은 산 무수물 모노머, (메트)아크릴산2-하이드록시에틸, (메트)아크릴산2-하이드록시프로필, (메트)아크릴산4-하이드록시부틸, (메트)아크릴산6-하이드록시헥실, (메트)아크릴산8-하이드록시옥틸, (메트)아크릴산10-하이드록시데실, (메트)아크릴산12-하이드록시라우릴 혹은 (4-하이드록시메틸시클로헥실)-메틸아크릴레이트 등과 같은 하이드록실기 함유 모노머, 스티렌술폰산, 알릴술폰산, 2-(메트)아크릴아미드-2-메틸프로판술폰산, (메트)아크릴아미드프로판술폰산, 술포프로필(메트)아크릴레이트 혹은 (메트)아크릴로일옥시나프탈렌술폰산 등과 같은 술폰산기 함유 모노머, 또는 2-하이드록시에틸아크릴로일포스페이트 등과 같은 인산기 함유 모노머를 들 수 있다.
아크릴 수지 중에서도, 중량 평균 분자량이 1 만 ∼ 100 만인 것이 보다 바람직하고, 3 만 ∼ 70 만인 것이 더욱 바람직하다. 상기 수치 범위 내이면, 가열 접합 공정 전의 접착성 및 가열 접합 공정시에 있어서의 열 분해성이 우수하기 때문이다. 또한, 중량 평균 분자량은, GPC (겔·퍼미에이션·크로마토그래피) 에 의해 측정하고, 폴리스티렌 환산에 의해 산출된 값이다.
또, 아크릴 수지 중에서도, 200 ℃ ∼ 400 ℃ 에서 열 분해되는 아크릴 수지가 바람직하다.
또한, 제 1 소결전층 (52) 에는, 상기 성분 이외에도, 예를 들어, 가소제 등을 적절히 함유해도 된다.
제 1 소결전층 (52) 은, 통상적인 방법으로 제조할 수 있다. 예를 들어, 제 1 소결전층 (52) 을 형성하기 위한 상기 각 성분을 함유하는 바니시를 제작하고, 바니시를 기재 세퍼레이터 상에 소정 두께가 되도록 도포하여 도포막을 형성한 후, 그 도포막을 건조시킴으로써, 제 1 소결전층 (52) 을 제조할 수 있다.
바니시에 사용하는 용매로는 특별히 한정되지 않지만, 상기 각 성분을 균일하게 용해, 혼련 또는 분산시킬 수 있는 유기 용제나 알코올 용제가 바람직하다. 상기 유기 용제로는, 예를 들어, 디메틸포름아미드, 디메틸아세트아미드, N-메틸피롤리돈, 아세톤, 메틸에틸케톤, 시클로헥사논 등의 케톤계 용매, 톨루엔, 자일렌 등을 들 수 있다. 또, 상기 알코올 용제로는, 에틸렌글리콜, 디에틸렌글리콜, 1,2-프로판디올, 1,3-프로판디올, 1,2-부탄디올, 1,3-부탄디올, 1,4-부탄디올, 2-부텐-1,4-디올, 1,2,6-헥산트리올, 글리세린, 옥탄디올, 2-메틸-2,4-펜탄디올, 테르피네올을 들 수 있다.
도포 방법은 특별히 한정되지 않는다. 용제 도공의 방법으로는, 예를 들어, 다이 코터, 그라비아 코터, 롤 코터, 리버스 코터, 콤마 코터, 파이프 독터 코터, 스크린 인쇄 등을 들 수 있다. 그 중에서도, 도포 두께의 균일성이 높다는 점에서, 다이 코터가 바람직하다. 또, 도포막의 건조 조건은 특별히 한정되지 않고, 예를 들어, 건조 온도 70 ∼ 160 ℃, 건조 시간 1 ∼ 5 분간으로 실시할 수 있다. 또한, 도포막을 건조시킨 후에 있어도 용제의 종류에 따라, 용제 전부가 기화되지 않고 도막 중에 남는 경우가 있다.
제 1 소결전층 (52) 이 상기 저비점 바인더를 함유하는 경우, 상기 건조 조건에 따라, 상기 저비점 바인더의 일부가 휘발되는 경우가 있다. 그 때문에, 상기 건조 조건에 따라, 제 1 소결전층 (52) 을 구성하는 각 성분의 비율이 변화된다. 예를 들어, 동일한 바니시로부터 형성한 제 1 소결전층 (52) 이라도, 건조 온도가 높을수록, 또, 건조 시간이 길수록, 제 1 소결전층 (52) 전체에서 차지하는 금속 미립자의 함유량이나, 열 분해성 바인더의 함유량은 많아진다. 따라서, 제 1 소결전층 (52) 중의 금속 미립자나 열 분해성 바인더의 함유량이 원하는 양이 되도록, 상기 건조 조건을 설정하는 것이 바람직하다.
기재 세퍼레이터로는, 폴리에틸렌테레프탈레이트 (PET), 폴리에틸렌, 폴리프로필렌이나, 불소계 박리제, 장사슬 알킬아크릴레이트계 박리제 등의 박리제에 의해 표면 코트된 플라스틱 필름이나 종이 등이 사용 가능하다.
제 1 소결전층 (52) 의 제조 방법으로는, 예를 들어, 상기 각 성분을 믹서로 혼합하고, 얻어진 혼합물을 프레스 성형하여 제 1 소결전층 (52) 을 제조하는 방법등도 바람직하다. 믹서로는 플래네터리 믹서 등을 들 수 있다.
제 1 소결전층 (52) 은, 2 장의 세퍼레이터에 끼워진 양면 세퍼레이터가 부착된 제 1 소결전층 (52) 으로 하는 것이 바람직하다. 즉, 세퍼레이터 (52a), 제 1 소결전층 (52) 및 세퍼레이터 (52b) 가 이 순서로 적층된 양면 세퍼레이터가 부착된 제 1 소결전층 (52) 으로 하는 것이 바람직하다 (도 4 참조). 세퍼레이터 (52a) 및 세퍼레이터 (52b) 로는, 상기 기재 세퍼레이터와 동일한 것을 사용할 수 있다.
(제 2 소결전층)
제 2 소결전층 (54) 은, 제 1 소결전층 (52) 과 동일한 구성을 채용할 수 있다. 제 2 소결전층 (54) 은, 제 1 소결전층 (52) 과 완전히 동일한 구성이어도 되고, 상기 제 1 소결전층 (52) 의 항에서 설명한 범위 내에 있어서, 제 1 소결전층 (52) 과 상이한 구성이어도 된다.
이상, 제 1 소결전층 (52) 및 제 2 소결전층 (54) 에 대해 설명하였다.
다음으로, 본 실시형태에 관련된 반도체 장치의 제조 방법에 대해, 도면을 참조하면서 설명한다.
도 1 ∼ 도 11 은, 본 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
(반도체 장치의 제조 방법)
본 실시형태에 관련된 반도체 장치의 제조 방법은,
제 1 절연 기판에 형성된 제 1 전극 상에, 제 1 소결전층을 개재하여 반도체 소자가 임시 접착된 적층체를 얻는 공정 A 와,
상기 공정 A 후, 상기 반도체 소자를, 상기 제 1 소결전층과는 반대측에 형성된 제 2 소결전층을 개재하여, 제 2 절연 기판에 형성된 제 2 전극 상에 임시 접착하여, 반도체 장치 전구체를 얻는 공정 B 와,
상기 공정 B 후, 상기 제 1 소결전층과 상기 제 2 소결전층을 동시에 가열하여, 상기 반도체 소자를, 상기 제 1 전극 및 상기 제 2 전극에 접합하는 공정 C 를 적어도 포함한다.
[공정 A]
본 실시형태에 관련된 반도체 장치의 제조 방법에 있어서는, 먼저, 도 1 에 나타내는 적층체 (10) 를 얻는다. 적층체 (10) 는, 제 1 절연 기판 (22) 에 형성된 제 1 전극 (24) 상에, 제 1 소결전층 (52) 을 개재하여 반도체 소자 (42) 가 임시 접착된 구성을 갖는다.
또, 적층체 (10) 는, 제 1 절연 기판 (22) 의 이면 (제 1 전극 (24) 형성면과는 반대측의 면) 에 지지층 (26) 을 갖고 있다. 또, 복수의 제 1 전극 (24) 끼리가 도통하는 것을 방지하기 위해서, 각 제 1 전극 (24) 의 외주 부분에는, 커버 레이어 (28) 가 형성되어 있다. 커버 레이어 (28) 는, 제 1 전극 (24) 이 형성되어 있지 않은 제 1 절연 기판 (22) 상에 형성되어 있다. 또한, 본 실시형태와 같이, 커버 레이어 (28) 는, 제 1 전극 (24) 의 외주 부분에 있어서, 일부 제 1 전극 (24) 상에 씌우도록 형성되어 있어도 된다.
이하, 적층체 (10) 를 얻는 구체적인 방법에 대해 설명한다.
적층체 (10) 는, 이하의 공정에 의해 얻을 수 있다.
제 1 절연 기판 (22) 및 제 1 절연 기판 (22) 상에 형성된 제 1 전극 (24) 을 갖는 하 (下) 기판 (20) 을 준비하는 공정 A-1,
일방의 면에 제 1 소결전층 (52) 이 적층되어 있고, 타방의 면에 제 2 소결전층 (54) 이 적층되어 있는 반도체 소자 (42) 를 준비하는 공정 A-2, 및
공정 A-2 에서 준비한 반도체 소자 (42) 를, 제 1 소결전층 (52) 을 개재하여 상기 제 1 전극 (24) 에 임시 접착하는 공정 A-3.
[공정 A-1]
공정 A-1 에서는, 하 기판 (20) 을 준비한다.
도 2 에 나타내는 바와 같이, 하 기판 (20) 은, 제 1 절연 기판 (22) 과, 제 1 절연 기판 (22) 의 일부 상면에 형성된 제 1 전극 (24) 과, 제 1 절연 기판 (22) 의 이면에 적층된 지지층 (26) 과, 커버 레이어 (28) 를 갖는다. 상기 서술한 바와 같이, 커버 레이어 (28) 는, 제 1 전극 (24) 이 형성되어 있지 않은 제 1 절연 기판 (22) 상에 형성되고, 또한, 일부, 제 1 전극 (24) 상에 씌우도록 형성되어 있다.
제 1 절연 기판 (22) 의 재질로는, 전기 절연성을 갖는 것이면, 특별히 한정되지 않지만, 예를 들어, 폴리에스테르계 수지, 에폭시계 수지, 우레탄계 수지, 폴리스티렌계 수지, 폴리에틸렌계 수지, 폴리아미드계 수지, 폴리이미드계 수지, ABS 수지, 폴리카보네이트 수지, 실리콘 수지 등의 수지나, 세라믹스 등을 들 수 있다. 그 중에서도, 내열성의 관점에서, 폴리이미드계 수지, 세라믹스가 바람직하다.
폴리이미드계 수지 등의 수지를 사용한 경우, 제 1 절연 기판 (22) 에 가요성을 갖게 할 수 있다. 또, 세라믹스를 사용한 경우, 제 1 절연 기판 (22) 을 절곡할 수 없는 강고한 것으로 할 수 있다.
제 1 전극 (24) 의 재질로는, 예를 들어, 금, 은, 구리, 니켈, 코발트 등의 각종 금속, 또는 이것들을 주성분으로 하는 각종 합금을 들 수 있다. 본 실시형태에서는, 제 1 전극 (24) 은, 금 전극 (24a) 과 구리 전극 (24b) 을 적층시킨 2층으로 이루어지는 전극이다. 그러나, 본 발명에 있어서, 제 1 전극은, 이 예에 한정되지 않고, 1 층이어도 되고, 3 층 이상이어도 된다.
지지층 (26) 은, 제 1 절연 기판이나 제 1 전극이 가요성을 갖는 경우, 하 기판 (20) 에 탄성 또는 강성을 갖게 하기 위한 층이다. 지지층 (26) 으로는, 예를 들어, 강성을 갖는 판 (예를 들어, 구리판, SUS 판, 알루미늄판, 티탄판 등) 이나, 탄성을 갖는 시트 (동박, SUS 박, 알루미늄박, 폴리이미드 필름, 액정 폴리머 필름, PET 필름 등) 를 들 수 있다.
커버 레이어 (28) 의 재질로는, 전기 절연성을 갖는 것이면, 특별히 한정되지 않지만, 예를 들어, 폴리에스테르계 수지, 에폭시계 수지, 우레탄계 수지, 폴리스티렌계 수지, 폴리에틸렌계 수지, 폴리아미드계 수지, 폴리이미드계 수지, ABS 수지, 폴리카보네이트 수지, 실리콘 수지 등의 수지나 아크릴계 수지 (솔더 레지스트) 등을 들 수 있다. 그 중에서도, 내열성의 관점에서, 폴리이미드계 수지가 바람직하다.
본 실시형태에서는, 하 기판 (20) 이, 제 1 절연 기판 (22) 과, 제 1 전극 (24) 과, 지지층 (26) 과, 커버 레이어 (28) 를 갖는 경우에 대해 설명한다. 그러나, 본 발명에 있어서, 하 기판은, 제 1 절연 기판과 제 1 전극을 갖고 있으면, 이 예에 한정되지 않는다. 지지층 (26) 은 없어도 된다. 또, 커버 레이어 (28) 는 없어도 된다.
[공정 A-2]
공정 A-2 에서는, 일방의 면에 제 1 소결전층 (52) 이 적층되어 있고, 타방의 면에 제 2 소결전층 (54) 이 적층되어 있는 반도체 소자 (42) 를 준비한다.
일방의 면에 제 1 소결전층 (52) 이 적층되어 있고, 타방의 면에 제 2 소결전층 (54) 이 적층되어 있는 반도체 소자 (42) 는, 하기 공정 X 및 공정 Y 에 의해 얻을 수 있다.
반도체 웨이퍼의 일방의 면에 제 1 소결전층을 형성하고, 타방의 면에 제 2 소결전층을 형성하여, 양면에 소결전층이 형성된 반도체 웨이퍼를 얻는 공정 X,
상기 공정 X 에서 얻어진, 양면에 소결전층이 형성된 반도체 웨이퍼를 개편화하는 공정 Y.
[공정 X]
공정 X 에서는, 도 3 에 나타내는 바와 같이, 반도체 웨이퍼 (40) 의 일방의 면에 제 1 소결전층 (52) 을 형성하고, 타방의 면에 제 2 소결전층 (54) 을 형성하여, 양면에 소결전층이 형성된 반도체 웨이퍼를 얻는다.
공정 X 는, 반도체 웨이퍼 (40) 의 일방의 면에 시트상의 제 1 소결전층 (52) 을 적층하고, 타방의 면에 시트상의 제 2 소결전층 (54) 을 적층하여, 양면에 소결전층이 형성된 반도체 웨이퍼를 얻는 공정이어도 된다. 요컨대, 공정 X 는, 제 1 소결전층 및 제 2 소결전층이 시트상이고, 시트상의 제 1 소결전층 (52) 과 시트상의 제 2 소결전층 (54) 을 반도체 웨이퍼 (40) 에 첩부하는 공정이어도 된다.
이 경우, 시트상의 소결전층은, 두께가 비교적 균일하다. 따라서, 이 경우, 반도체 소자의 경사를 보다 억제할 수 있다.
시트상의 소결전층은, 통상, 양면에 세퍼레이터가 첩부된 상태에서 준비한다. 도 4 에는, 시트상의 제 1 소결전층 (52) 의 양면에 세퍼레이터 (52a), 세퍼레이터 (52b) 가 첩부된 상태를 나타내고 있다. 또, 시트상의 제 2 소결전층 (54) 의 양면에 세퍼레이터 (54a), 세퍼레이터 (54b) 가 첩부된 상태를 나타내고 있다.
시트상의 소결전층을 반도체 웨이퍼 (40) 에 첩부할 때에는, 세퍼레이터의 일방을 박리한 후, 첩부한다.
보다 구체적으로는, 도 5 에 나타내는 바와 같이, 먼저, 일방의 세퍼레이터 (52a) 를 박리한 제 1 소결전층 (52) 상에 반도체 웨이퍼 (40) 를 재치 (載置) 하고, 그 위에, 일방의 세퍼레이터 (54a) 를 박리한 제 2 소결전층 (54) 을 재치한다. 그 후, 가압하여 첩부한다. 첩부는, 예를 들어, 도 6 에 나타내는 바와 같이, 하측 가열판 (60) 과 상측 가열판 (62) 사이에 재치하고, 평판 프레스에 의해 실시할 수 있다. 첩부 압력으로는, 0.01 ∼ 10 ㎫ 의 범위 내인 것이 바람직하다. 또, 첩부시의 첩부 온도는 특별히 한정되지 않지만, 예를 들어 23 ∼ 90 ℃ 의 범위 내인 것이 바람직하다.
또한, 하측 가열판 (60) 상에, 일방의 세퍼레이터를 박리한 제 1 소결전층 (52) 을 재치하고, 다음으로, 그 위에 반도체 웨이퍼 (40) 를 재치하고, 다음으로, 일방의 세퍼레이터를 박리한 제 2 소결전층 (54) 을 재치하고, 마지막으로, 하측 가열판 (60) 과 상측 가열판 (62) 으로 가압하여 첩부해도 된다.
[공정 Y]
공정 Y 에서는, 도 7 에 나타내는 바와 같이, 상기 공정 X 에서 얻어진, 양면에 소결전층이 형성된 반도체 웨이퍼 (40) 를 개편화한다.
구체적으로는, 제 1 소결전층 (52) 으로부터 세퍼레이터 (52b) 를 박리하여 다이싱 테이프 (도시 생략) 상에 첩부한다. 다음으로, 제 2 소결전층 (54) 으로부터 세퍼레이터 (54b) 를 박리한다. 그 후, 다이싱하여 개편화한다.
또한, 다이싱 테이프로는, 종래 공지된 것을 채용할 수 있기 때문에, 여기서의 설명은 생략한다. 또, 다이싱 방법으로서도, 종래 공지된 다이싱 장치를 사용하여, 종래 공지된 방법을 채용할 수 있기 때문에 여기서의 설명은 생략한다. 예를 들어, 다이싱 블레이드를 사용한 방법이나, 레이저 조사한 후에 할단하는 방법 등을 들 수 있다.
이상에 의해, 일방의 면에 제 1 소결전층 (52) 이 적층되어 있고, 타방의 면에 제 2 소결전층 (54) 이 적층되어 있는 반도체 소자 (42) 가 얻어진다.
또한, 상기 서술한 실시형태에서는, 다이싱 전에 세퍼레이터 (52b) 및 세퍼레이터 (54b) 를 박리하는 경우에 대해 설명하였다. 그러나, 세퍼레이터 (52b) 및 세퍼레이터 (54b) 를 박리하는 타이밍은 이 예에 한정되지 않는다. 예를 들어, 다이싱 후에 세퍼레이터 (52b) 및 세퍼레이터 (54b) 를 박리하는 것으로 해도 된다. 단, 다이싱 전에 세퍼레이터 (52b) 및 세퍼레이터 (54b) 를 박리하는 경우에는, 개편화되기 전에 일괄하여 세퍼레이터 (52a) 와 세퍼레이터 (52a) 를 박리할 수 있는 점에서 우수하다. 또, 다이싱 후에 세퍼레이터 (52b) 및 세퍼레이터 (54b) 를 박리하는 경우에는, 임시 접착 직전까지, 소결전층을 보호할 수 있는 점에서 우수하다.
상기 서술한 예에서는, 시트상의 제 1 소결전층 및 시트상의 제 2 소결전층을 사용하는 경우에 대해 설명하였다. 그러나, 본 발명은 이 예에 한정되지 않고, 제 1 소결전층을 형성하기 위한 액상의 조성물 및 제 2 소결전층을 형성하기 위한 액상의 조성물을 사용해도 된다.
즉, 공정 X 는, 반도체 웨이퍼 (40) 의 일방의 면에, 제 1 소결전층을 형성하기 위한 액상의 조성물을 도포하여 제 1 소결전층 (52) 을 형성하고, 타방의 면에 제 2 소결전층을 형성하기 위한 액상의 조성물을 도포하여 제 2 소결전층 (54) 을 형성하여, 양면에 소결전층이 형성된 반도체 웨이퍼를 얻는 공정이어도 된다.
또한, 반도체 웨이퍼 (40) 의 일방의 면에 소결전층을 형성하기 위한 액상의 조성물을 도포하고, 타방의 면에 시트상의 소결전층을 첩부하는 것으로 해도 된다.
[공정 A-3]
공정 A-3 에서는, 공정 A-2 에서 준비한 반도체 소자 (42) 를, 제 1 소결전층 (52) 을 개재하여 하 기판 (20) 의 제 1 전극 (24) 에 임시 접착한다 (도 1 참조). 이 공정에서는, 칩 마운터 등을 사용하여, 복수의 반도체 소자 (42) 를 각각 각 제 1 전극 (24) 에 임시 접착한다. 임시 접착 조건으로는, 압력 0.01 ㎫ ∼ 5 ㎫ 로 임시 접착하는 것이 바람직하다. 또, 임시 접착시의 온도는 특별히 한정되지 않지만, 예를 들어 23 ∼ 150 ℃ 의 범위 내인 것이 바람직하다. 또, 가압 시간은, 0.01 ∼ 5 초인 것이 바람직하다.
이상, 적층체 (10) 를 얻는 방법 (공정 A) 에 대해 설명하였다.
[공정 B]
공정 A 후, 반도체 소자 (42) 를, 제 1 소결전층 (52) 과는 반대측에 형성된 제 2 소결전층 (54) 을 개재하여, 제 2 절연 기판 (32) 에 형성된 제 2 전극 (34) 상에 임시 접착하여, 반도체 장치 전구체 (70) (도 9 참조) 를 얻는다.
이하, 반도체 장치 전구체 (70) 를 얻는 구체적인 방법에 대해 설명한다.
반도체 장치 전구체 (70) 는, 이하의 공정에 의해 얻을 수 있다.
제 2 절연 기판 (32) 및 제 2 절연 기판 (32) 상에 형성된 제 2 전극 (34) 을 갖는 상 (上) 기판 (30) 을 준비하는 공정 B-1,
공정 A 에서 얻어진 적층체 (10) 의 반도체 소자 (42) 와, 상 기판 (30) 의 제 2 전극 (34) 을 제 2 소결전층 (54) 을 개재하여 임시 접착하는 공정 B-2.
[공정 B-1]
공정 B-1 에서는, 상 기판 (30) 을 준비한다.
도 8 에 나타내는 바와 같이, 상 기판 (30) 은, 제 2 절연 기판 (32) 과, 제 2 절연 기판 (32) 의 일부 상면에 형성된 제 2 전극 (34) 과, 제 2 절연 기판 (32) 의 이면에 적층된 지지층 (36) 과, 커버 레이어 (38) 를 갖는다. 커버 레이어 (38) 는, 제 2 전극 (34) 이 형성되어 있지 않은 제 2 절연 기판 (32) 상에 형성되고, 또한, 일부, 제 2 전극 (34) 상에 씌우도록 형성되어 있다.
상 기판 (30) 의 제 2 전극 (34) 과 하 기판 (20) 의 제 1 전극 (24) 은, 반도체 장치 (80) (도 11 참조) 가 제조되었을 때에, 대향하는 위치 관계가 되도록 배치되어 있고, 또한, 복수의 반도체 소자 (42) 를 사이에 끼웠을 때에, 이들 복수의 반도체 소자 (42) 가 전기적으로 직렬로 접속되도록 배치되어 있다.
제 2 절연 기판 (32) 의 재질로는, 제 1 절연 기판 (22) 과 동일한 것을 사용할 수 있다.
제 2 전극 (34) 의 재질로는, 제 1 전극 (24) 과 동일한 것을 사용할 수 있다.
지지층 (36) 으로는, 지지층 (26) 과 동일한 구성을 채용할 수 있다.
커버 레이어 (38) 로는, 커버 레이어 (28) 와 동일한 구성을 채용할 수 있다.
[공정 B-2]
공정 B-2 에서는, 도 9 에 나타내는 바와 같이, 공정 A 에서 얻어진 적층체 (10) 의 반도체 소자 (42) 와, 상 기판 (30) 의 제 2 전극 (34) 을 제 2 소결전층 (54) 을 개재하여 임시 접착한다.
이 공정에서는, 적층체 (10) 상에 상 기판 (30) 을 재치하고, 그 후, 상측 가열판 (64) 에 의해 가열함으로써 임시 접착을 실시한다. 임시 접착시의 온도는 특별히 한정되지 않지만, 예를 들어 23 ∼ 150 ℃ 의 범위 내인 것이 바람직하다. 또, 가열 시간은, 1 ∼ 100 초인 것이 바람직하다. 또, 가압을 실시해도 되고, 예를 들어, 압력 0.01 ㎫ ∼ 5 ㎫ 로 임시 접착하는 것이 바람직하다.
이상, 반도체 장치 전구체 (70) 를 얻는 방법 (공정 B) 에 대해 설명하였다.
[공정 C]
상기 공정 B 후, 제 1 소결전층 (52) 과 제 2 소결전층 (54) 을 동시에 가열하여, 반도체 소자 (54) 를 제 1 전극 (24) 및 제 2 전극 (34) 에 접합한다.
이 접합 공정 C (가열 접합 공정) 에서는, 가열에 의해, 제 1 소결전층 (52) 및 제 2 소결전층 (54) 중의 금속 미립자를 소결함과 함께, 필요에 따라 열 분해성 바인더를 열 분해시킨다. 또, 건조 공정에 의해 완전히 휘발되지 않은 잔류 저비점 바인더를 휘발시킨다. 가열 온도는, 바람직하게는 180 ∼ 400 ℃, 보다 바람직하게는 190 ∼ 370 ℃, 더욱 바람직하게는 200 ∼ 350 ℃ 에서 실시할 수 있다. 또, 가열 시간은, 바람직하게는 0.3 ∼ 300 분, 보다 바람직하게는 0.5 ∼ 240 분, 더욱 바람직하게는 1 ∼ 180 분으로 실시할 수 있다. 또, 가열 접합은, 가압 조건 하에서 실시해도 된다. 가압 조건으로는, 1 ∼ 500 ㎏/㎠ 의 범위 내가 바람직하고, 5 ∼ 400 ㎏/㎠ 의 범위 내가 보다 바람직하다. 가압 하에서의 가열 접합은, 예를 들어, 플립칩 본더와 같은 가열과 가압을 동시에 실시할 수 있는 장치로 실시할 수 있다. 또, 도 10 에 나타내는 바와 같이, 하측 가열판 (66) 과 상측 가열판 (68) 을 구비하는 평행 평판 프레스여도 된다. 이상에 의해 반도체 장치 (80) (도 11 참조) 가 얻어진다.
이상, 본 실시형태에 관련된 반도체 장치의 제조 방법에 대해 설명하였다.
반도체 소자 (42) 는, 열전 소자인 것이 바람직하다. 반도체 소자 (42) 가 열전 소자이면, 열전 소자의 위치 어긋남이나 경사가 억제된 열전 변환 모듈로할 수 있다.
또한, 반도체 소자 (42) 가 열전 소자인 경우, 복수의 반도체 소자 (42) 는, 각각 P 형 열전 소자나 N 형 열전 소자이고, 이것들이 교대로, 전기적으로 직렬이 되도록 접속된다.
실시예
이하, 본 발명에 관계되어 실시예를 이용하여 상세하게 설명하지만, 본 발명은 그 요지를 넘지 않는 한, 이하의 실시예에 한정되는 것은 아니다.
실시예에서 사용한 성분에 대해 설명한다.
금속 미립자 함유 페이스트 A : 응용 나노 입자 연구소 제조의 ANP-1 (나노 사이즈의 은 미립자가 저비점 바인더에 분산된 페이스트) 에 함유되는 저비점 바인더의 양을 적절히 조정한 것.
열 분해성 바인더 A (폴리프로필렌카보네이트 수지) : Empower 사 제조의 QPAC40, 23 ℃ 에서 고형
열 분해성 바인더 B (아크릴 수지) : 후지쿠라 화성사 제조의 MM-2002-1, 23 ℃ 에서 고형
유기 용제 A : 메틸에틸케톤 (MEK)
[소결전층의 제작]
표 1 에 기재된 배합비에 따라, 표 1 에 기재된 각 성분 및 용매를, 하이브리드 믹서 (키엔스 제조 HM-500) 의 교반 가마에 넣고, 교반 모드, 3 분으로 교반·혼합하였다.
얻어진 바니시를, 이형 처리 필름 (미츠비시 수지 (주) 제조의 MRA50) 에 도포·건조시켰다. 건조 조건은, 표 1 에 기재된 바와 같이 하였다.
[반도체 장치의 제작 및 평가]
하 기판으로서, 플렉시블 프린트 기판 (FPC) 을 준비하였다. 이 플렉시블 프린트 기판은, 폴리이미드 필름으로 이루어지는 제 1 절연 기판 상에, 금/(무전해) 니켈/구리의 3 층 구성의 제 1 전극이 형성된 것이다. 1 개의 제 1 전극의 형상은, 세로 3 ㎜, 가로 7 ㎜ 이고, 1 개의 제 1 전극에, 중앙에 1 ㎜ 의 간격을 두고 세로 2 ㎜, 가로 2 ㎜ 의 칩이 2 개 탑재되게 된다. 제 1 전극은, 1 ㎜ 의 간격을 두고, 제 1 절연 기판 상에 세로 10 개 × 가로 6 개 배열되어 있다.
또, 상 기판으로서, 상기 하 기판과 동일한 것을 준비하였다.
한편, 두께 2 ㎛ 의 반도체 웨이퍼를 준비하고, 상기 반도체 웨이퍼의 양면에, 실시예의 소결전층을 첩부하였다. 첩부 조건은, 평행 평판 프레스로, 80 ℃, 0.5 ㎫, 10 초로 하였다. 또한, 양면 모두 동일한 소결전층을 첩부하였다.
다음으로, 양면에 소결전층이 첩부된 반도체 웨이퍼를 다이싱 테이프 (닛토 전공사 제조 : NBD-5172K) 에 첩부하였다.
다음으로, 다이싱 장치 (디스코사 제조, 장치명 : DFD-6361) 를 사용하여, 다이싱을 실시하였다. 이로써, 반도체 웨이퍼 및 양면의 소결전층을 개편화하였다. 다이싱 조건은, 다이싱 링 : 2-8-1 (디스코사 제조), 다이싱 속도 30 ㎜/sec, 다이싱 블레이드 : B1A801 5DC320N50M51 (디스코사 제조), 다이싱 블레이드 회전수 : 30000 rpm, 블레이드 높이 : 척 테이블 면으로부터 50 ㎛, 컷 방식 : A 모드/싱글 컷, 웨이퍼 칩 사이즈 : 가로세로 2 ㎜ 로 하였다.
다음으로, 개편화된 반도체 웨이퍼 (이하, 칩이라고도 한다) 를, 하 기판의 전극 상에 임시 접착하였다. 임시 접착 조건은, 칩 마운터로, 80 ℃, 0.5 ㎫, 0.5 초로 하였다.
다음으로, 상 기판을 칩 상에 재치한 후, 임시 접착하였다. 임시 접착 조건은, 평행 평판 프레스로, 80 ℃, 0.5 ㎫, 10 초로 하였다.
다음으로, 평행 평판 프레스로, 온도 300 ℃, 90 초, 1 ㎫ 의 조건에서 가열하였다. 이로써, 칩과 전극을 접합시켰다.
이상에 의해 제작한 샘플에 대해, 칩과 전극의 접합이 되어 있는 것을 ○, 접합이 되어 있지 않은 경우를 × 로 하여 평가하였다. 결과를 표 1 에 나타낸다.
[임시 접착 셰어 강도의 측정]
실시예에서 제작한 소결전층을, 평행 평판 프레스로, 0.5 ㎫, 10 초, 80 ℃ 의 조건에서, 테스트 칩 (반도체 칩, 세로 2 ㎜ × 가로 2 ㎜, 두께 3 ㎜) 에 첩부하였다. 다음으로, 실온 (24 ℃) 에서의 셰어 강도 (임시 접착시를 상정한 셰어 강도) 를 측정하였다.
구체적으로는, 노드슨·어드밴스드·테크놀로지 주식회사 (구 : 데이지·재팬 주식회사) 제조의, 울트라 파인 피치 본딩 대응 본드 테스터 시리즈 5000 을 사용하고, 이하에 나타내는 조건에서 측정하였다. 결과를 표 1 에 나타낸다.
또한, 본 측정에서는, 박리하기 전에 테스트 칩이 파괴되어 있다. 따라서, 표에는 파괴시의 값을 기재하고 있다. 그 때문에, 실제의 셰어 강도는 이 값보다 높아진다. 또, 표에는, 파괴시의 계면이 어느 부분이었던 것인지도 나타내었다.
＜셰어 강도 측정 조건＞
로드 셀 : BS250
측정 레인지 : 250 g
시험 종류 : 파괴 시험
테스트 스피드 : 100 ㎛/s
강하 스피드 : 100 ㎛/s
테스트 높이 : 100 ㎛
툴 이동량 : 2000 ㎛
파괴 인식점 : 높음 (90 ％)
[소결 후 셰어 강도의 측정]
실시예에서 제작한 소결전층을, 평행 평판 프레스로, 0.5 ㎫, 10 초, 80 ℃ 의 조건에서, 테스트 칩 (반도체 칩, 세로 2 ㎜ × 가로 2 ㎜, 두께 3 ㎜) 에 첩부하였다. 다음으로 평행 평판 프레스로, 1 ㎫, 90 초, 300 ℃ 의 조건에서 가열하였다. 이로써, 소결전층을 소결층으로 하였다. 그 후, 실온 (24 ℃) 에서의 셰어 강도 (가열 접합 후를 상정한 셰어 강도) 를 측정하였다.
구체적으로는, 노드슨·어드밴스드·테크놀로지 주식회사 (구 : 데이지·재팬 주식회사) 제조의, 만능형 본드 테스터 시리즈 4000 을 사용하고, 이하에 나타내는 조건에서 측정하였다.
또한, 본 측정에서는, 박리하기 전에 테스트 칩이 파괴되어 있다. 따라서, 표에는 파괴시의 값을 기재하고 있다. 그 때문에, 실제의 셰어 강도는 이 값보다 높아진다. 또, 표에는, 파괴시의 계면이 어느 부분이었던 것인지도 나타내었다.
＜셰어 강도 측정 조건＞
로드 셀 : DS100 ㎏
측정 레인지 : 100 ㎏
시험 종류 : 파괴 시험
테스트 스피드 : 100 ㎛/s
강하 스피드 : 100 ㎛/s
테스트 높이 : 100 ㎛
툴 이동량 : 2000 ㎛
파괴 인식점 : 높음 (90 ％)
[나노 인덴터를 사용한 계측]
이면에 Ni 층 (두께 2 ∼ 5 ㎛ (평균 : 약 3.5 ㎛)) 과 Au 층 (두께 50 ㎚) 이 이 순서로 형성된 반도체 칩 (비스무트-텔루르 합금 (BiTe) 칩) 을 준비하였다. 반도체 칩의 두께는, 500 ㎛, 세로 5 ㎜, 가로 5 ㎜ 이다. 준비한 반도체 칩의 Au 층면에 실시예의 소결전층을 각각 첩합 (貼合) 하였다.
첩합 조건은, 평행 평판 프레스로 0.5 ㎫, 10 초, 80 ℃ 로 하였다.
Ag 층 (두께 5 ㎛) 으로 전체가 덮인 구리판 (구리판의 두께 3 ㎜) 을 준비하였다. 준비한 구리판 상에, 반도체 칩이 부착된 소결전층을 하기 조건에서 접합시켰다. 이로써, 평가용 샘플을 얻었다. 접합에는, 소결 장치 (하쿠토사 제조, HTM-3000) 를 사용하였다.
＜접합 조건＞
10 ㎫ 의 가압 (평판 프레스) 하에서, 80 ℃ 에서 300 ℃ 까지 승온 속도 1.5 ℃/초로 승온한 후, 300 ℃ 에서 2.5 분간 유지하였다. 그 후, 170 ℃ 가 될 때까지 공랭하고, 그 후, 80 ℃ 가 될 때까지 수랭하였다. 또한, 수랭은, 가압판 내에 부설된 수랭식 냉각판에 의한 것이다.
그 후, 샘플을 에폭시 수지 (SCANDIA 사의 경화 수지 (2 액 타입, SCANDIPLEX A, SCANDIPLEX B)) 에 포매하였다.
＜포매 조건＞
SCANDIPLEX A : SCANDIPLEX B = 9 : 4 (체적비)
45 ℃ 에서, 1 ∼ 2 시간 방치
포매 후, 기계 연마법에 의해, 반도체 칩의 대각선 상의 단면을 노출시켰다. 기계 연마는, 조 (粗) 연마를 실시하고 나서, 정밀 연마를 실시하였다. 조연마의 연마 장치는, Struers 제조, RotoPol-31 을 사용하였다. 또, 정밀 연마의 연마 장치는, ALLIED 제조, 정밀 연마 장치 MultiPrep 를 사용하였다. 조연마 조건 및 정밀 연마 조건은 하기와 같이 하였다.
＜조연마 조건＞
내수 연마지 : Struers 사, SiC Foil ＃220
원반 회전수 : 150 rpm
＜정밀 연마 조건＞
내수 연마지 : Struers 사, SiC Foil ＃220, ＃1000
원반 회전수 : 100 rpm
하중 : 200 ∼ 500 g
그 후, 노출면의 중앙 부근을 이온 폴리싱하였다. 장치는, JEOL 사 제조의 크로스 섹션 폴리셔 SM-09010 을 사용하고, 이온 폴리싱의 조건은 하기와 같이 하였다.
＜이온 폴리싱 조건＞
가속 전압 5 ∼ 6 ㎸
가공 시간 8 ∼ 10 시간
차폐판으로부터의 돌출량 25 ∼ 50 ㎛
노출된 소결층의 단면의 중앙, 및 중앙으로부터 좌우 20 ㎛ 의 합계 3 점에 대해, 나노 인덴터 (Hysitron Inc 사 제조, Tribo indeter) 를 사용하여, 하기 압입 조건에서 압입을 실시하였다. 이로써, 가중-변위 곡선을 얻었다. 또, 압자의 투영 화상 (압자의 압입에 의해 생긴 흔적의 화상) 을 얻었다.
＜압입 조건＞
사용 압자 : Berkovich [삼각뿔형]
측정 방법 : 단일 압입 측정 모드
측정 온도 : 25 ℃ (실온)
압입 깊이 설정 : 2 ㎛
하중-변위 곡선과 압자의 투영 면적으로부터, 경도, 탄성률, 변형량의 값을 산출에 의해 얻었다. 경도 및 탄성률의 상세한 산출은 장치에 의해 실시된다. 상세한 산출 방법은, 구체적으로는, 예를 들어, Handbook of Micro/nano Tribology (Second Edition) Edited by Bharat Bhushan, CRC Press (ISBN 0-8493-8402-8) 에 설명되어 있기 때문에, 여기서의 설명은 생략한다. 결과를 표 1 에 나타낸다.
여기서, 하중-변위 곡선에 대해 설명한다. 도 12 는, 하중-변위 곡선의 일례를 나타내는 도면이다. 가로축이 변위량 (압입량) 이고, 세로축이 가중이다. 압입시에는, 압입과 함께, 가중이 더해지기 때문에, 변위량 0 또한 가중 0의 위치로부터, 우측 상향으로 플롯이 되어 간다. 그 후, 변위량이 2 ㎛ 가 된 시점에서 압입을 해제하면, 변형된 접합층이 일부 복원된다. 이 때, 가중이 0 이 되었을 때의 변위를 판독하여, 변형량으로 한다.
다음으로, 압자의 투영 화상에 대해 설명한다. 도 13 은, 압자의 투영 화상을 설명하기 위한 도면이다. 도 13 중, 하층이 구리판이고, 중앙층이 소결층이며, 상층이 반도체 칩이다. 소결층 상에 있는 흑색의 삼각형이 압자를 압입한 후의 흔적 (투영 화상) 이다. 압자의 투영 면적은, 이 화상의 면적으로부터 구한다. 또한, 도 13 은, 나노 인덴터를 사용한 압자의 투영 화상을 설명하기 위한 도면이고, 실시예, 비교예의 것은 아니다.
Figure pct00001
10 : 적층체
20 : 하 기판
22 : 제 1 절연 기판
24 : 제 1 전극
26 : 지지층
28 : 커버 레이어
30 : 상 기판
32 : 제 2 절연 기판
34 : 제 2 전극
36 : 지지층
38 : 커버 레이어
40 : 반도체 웨이퍼
42 : 반도체 소자
52 : 제 1 소결전층
52a, 52b : 세퍼레이터
54 : 제 2 소결전층
54a, 54b : 세퍼레이터
70 : 반도체 장치 전구체
80 : 반도체 장치

Claims (6)

  1. 제 1 절연 기판에 형성된 제 1 전극 상에, 제 1 소결전층을 개재하여 반도체 소자가 임시 접착된 적층체를 얻는 공정 A 와,
    상기 공정 A 후, 상기 반도체 소자를, 상기 제 1 소결전층과는 반대측에 형성된 제 2 소결전층을 개재하여, 제 2 절연 기판에 형성된 제 2 전극 상에 임시 접착하여, 반도체 장치 전구체를 얻는 공정 B 와,
    상기 공정 B 후, 상기 제 1 소결전층과 상기 제 2 소결전층을 동시에 가열하여, 상기 반도체 소자를, 상기 제 1 전극 및 상기 제 2 전극에 접합하는 공정 C 를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 공정 A 후, 또한, 상기 공정 B 전의 단계에서, 상기 반도체 소자는, 일방의 면에 제 1 소결전층이 적층되어 있고, 타방의 면에 제 2 소결전층이 적층되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    일방의 면에 제 1 소결전층이 적층되어 있고, 타방의 면에 제 2 소결전층이 적층되어 있는 상기 반도체 소자는, 하기 공정 X 및 공정 Y 에 의해 얻는 것을 특징으로 하는 반도체 장치의 제조 방법.
    반도체 웨이퍼의 일방의 면에 제 1 소결전층을 형성하고, 타방의 면에 제 2 소결전층을 형성하여, 양면에 소결전층이 형성된 반도체 웨이퍼를 얻는 공정 X,
    상기 공정 X 에서 얻어진, 양면에 소결전층이 형성된 반도체 웨이퍼를 개편화하는 공정 Y.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 소결전층 및 상기 제 2 소결전층은, 금속계 화합물을 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 공정 X 는, 반도체 웨이퍼의 일방의 면에 시트상의 제 1 소결전층을 적층하고, 타방의 면에 시트상의 제 2 소결전층을 적층하여, 양면에 소결전층이 형성된 반도체 웨이퍼를 얻는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체 소자는, 열전 소자인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020187011035A 2015-11-18 2016-10-04 반도체 장치의 제조 방법 KR102346773B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015225440A JP6721317B2 (ja) 2015-11-18 2015-11-18 半導体装置の製造方法
JPJP-P-2015-225440 2015-11-18
PCT/JP2016/079522 WO2017086043A1 (ja) 2015-11-18 2016-10-04 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20180084039A true KR20180084039A (ko) 2018-07-24
KR102346773B1 KR102346773B1 (ko) 2022-01-03

Family

ID=58719257

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187011035A KR102346773B1 (ko) 2015-11-18 2016-10-04 반도체 장치의 제조 방법

Country Status (7)

Country Link
US (1) US10998484B2 (ko)
EP (1) EP3379588B1 (ko)
JP (1) JP6721317B2 (ko)
KR (1) KR102346773B1 (ko)
CN (1) CN108352437B (ko)
TW (1) TWI707485B (ko)
WO (1) WO2017086043A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015123585A1 (en) 2014-02-14 2015-08-20 Gentherm Incorporated Conductive convective climate controlled seat
US11639816B2 (en) 2014-11-14 2023-05-02 Gentherm Incorporated Heating and cooling technologies including temperature regulating pad wrap and technologies with liquid system
US11857004B2 (en) 2014-11-14 2024-01-02 Gentherm Incorporated Heating and cooling technologies
JP6796937B2 (ja) * 2016-03-16 2020-12-09 日東電工株式会社 接合体の製造方法
JP6967839B2 (ja) * 2016-03-23 2021-11-17 日東電工株式会社 加熱接合用シート、ダイシングテープ付き加熱接合用シート、及び、接合体の製造方法、パワー半導体装置
US10449638B2 (en) * 2016-03-31 2019-10-22 Tamura Corporation Solder composition and electronic board
JP7486949B2 (ja) * 2017-03-16 2024-05-20 リンテック株式会社 熱電変換モジュール用電極材料及びそれを用いた熱電変換モジュール
CN107359233B (zh) * 2017-06-27 2019-12-27 秦皇岛富连京电子股份有限公司 一种超微型半导体致冷器件的制作工艺
CN111247647A (zh) * 2017-10-24 2020-06-05 日立化成株式会社 热电转换模块的制造方法、热电转换模块及热电转换模块用接合材料
CN111656546B (zh) * 2018-01-23 2024-04-16 Lg伊诺特有限公司 热电模块
JP2019220546A (ja) * 2018-06-19 2019-12-26 三菱マテリアル株式会社 熱電変換モジュール、及び、熱電変換モジュールの製造方法
US10991869B2 (en) 2018-07-30 2021-04-27 Gentherm Incorporated Thermoelectric device having a plurality of sealing materials
KR20210095206A (ko) 2018-11-30 2021-07-30 젠썸 인코포레이티드 열전 공조 시스템 및 방법
US11152557B2 (en) 2019-02-20 2021-10-19 Gentherm Incorporated Thermoelectric module with integrated printed circuit board
CN109947154B (zh) * 2019-02-28 2023-05-23 深圳市新浦自动化设备有限公司 电池化成夹具控温装置及电池化成控温方法
JP7252798B2 (ja) * 2019-03-15 2023-04-05 日東電工株式会社 焼結接合用シートおよび基材付き焼結接合用シート
CN113130731A (zh) * 2019-12-30 2021-07-16 华为技术有限公司 热电制冷器、热电制冷器的制备方法和电子设备
JP2021125645A (ja) * 2020-02-07 2021-08-30 三菱マテリアル株式会社 熱電変換構造体
US20230133754A1 (en) * 2020-03-25 2023-05-04 Lintec Corporation Thermoelectric conversion module

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0410674A (ja) 1990-04-27 1992-01-14 Komatsu Ltd 熱電モジュールの製造方法
JP2000349350A (ja) * 1999-06-03 2000-12-15 Yamaha Corp 熱電モジュールの製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864875A (ja) * 1994-08-25 1996-03-08 Sharp Corp 熱電変換装置の製造方法
JPH08186298A (ja) * 1994-12-28 1996-07-16 Sharp Corp 熱電変換装置の製造方法
JPH1070318A (ja) * 1996-08-27 1998-03-10 Kubota Corp 熱電材料成形体の製造方法
JPH10313134A (ja) * 1997-05-14 1998-11-24 Kubota Corp 熱電モジュールの製造方法
EP0827215A3 (en) 1996-08-27 2000-09-20 Kubota Corporation Thermoelectric modules and thermoelectric elements
JP3840132B2 (ja) * 2002-03-27 2006-11-01 京セラ株式会社 ペルチェ素子搭載用配線基板
JP4383056B2 (ja) * 2003-01-09 2009-12-16 古河電気工業株式会社 熱電素子モジュールの製造方法
JP4912991B2 (ja) 2007-09-07 2012-04-11 住友化学株式会社 熱電変換素子の製造方法
JP5241928B2 (ja) 2009-02-05 2013-07-17 エルジー・ケム・リミテッド 熱電素子モジュール及び熱電素子の製造方法
JP2012015220A (ja) 2010-06-30 2012-01-19 Toyota Industries Corp 素子の接合構造および接合方法
JP5733678B2 (ja) * 2010-12-24 2015-06-10 日立化成株式会社 熱電変換モジュールおよびその製造方法
CN103311423B (zh) 2012-02-17 2017-06-30 雅马哈株式会社 热电转换组件及热电转换组件的制造方法
US8956905B2 (en) * 2013-02-01 2015-02-17 Berken Energy Llc Methods for thick films thermoelectric device fabrication
JP6136591B2 (ja) * 2013-06-03 2017-05-31 ヤマハ株式会社 熱電変換部品
CN103928605B (zh) 2014-04-30 2017-05-24 中国科学院上海高等研究院 一种热电器件单元的制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0410674A (ja) 1990-04-27 1992-01-14 Komatsu Ltd 熱電モジュールの製造方法
JP2000349350A (ja) * 1999-06-03 2000-12-15 Yamaha Corp 熱電モジュールの製造方法

Also Published As

Publication number Publication date
US10998484B2 (en) 2021-05-04
TWI707485B (zh) 2020-10-11
EP3379588B1 (en) 2020-03-11
EP3379588A1 (en) 2018-09-26
CN108352437B (zh) 2022-01-11
CN108352437A (zh) 2018-07-31
KR102346773B1 (ko) 2022-01-03
JP6721317B2 (ja) 2020-07-15
TW201729438A (zh) 2017-08-16
US20190051807A1 (en) 2019-02-14
EP3379588A4 (en) 2018-11-14
JP2017098282A (ja) 2017-06-01
WO2017086043A1 (ja) 2017-05-26

Similar Documents

Publication Publication Date Title
KR20180084039A (ko) 반도체 장치의 제조 방법
CN110476233B (zh) 加热接合用片和带有加热接合用片的切割带
TWI751134B (zh) 加熱接合用片材、附切晶帶加熱接合用片材、以及、接合體之製造方法、電力半導體裝置
EP3358606A1 (en) Thermal bonding sheet, and thermal bonding sheet with dicing tape
EP3517586B1 (en) Heat bonding sheet, and heat bonding sheet with dicing tape
JP2017069560A (ja) 加熱接合用シート、及び、ダイシングテープ付き加熱接合用シート
CN111328302B (zh) 烧结接合用组合物、烧结接合用片、及带烧结接合用片的切割带
TWI814750B (zh) 燒結接合用組合物、燒結接合用片材、及附有燒結接合用片材之切割帶
CN111383934A (zh) 半导体装置制造方法
TW202039139A (zh) 燒結接合用片材、附有基材之燒結接合用片材、及附有燒結接合用材料層之半導體晶片
JP2017069559A (ja) パワー半導体装置の製造方法
JP2023071703A (ja) 焼結接合用シートおよび基材付き焼結接合用シート
EP3709349A1 (en) Sheet for sintering bonding with base material
JP2020122218A (ja) 加熱接合用シート、ダイシングテープ付き加熱接合用シート、及び、接合体の製造方法、パワー半導体装置
WO2017057429A1 (ja) 加熱接合用シート、及び、ダイシングテープ付き加熱接合用シート

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant